DE3872807T2 - Steuerschaltung fuer eine esdi-schnittstelle. - Google Patents

Description

• Die Erfindung betrifft eine Steuerschaltung für eine ESDI-Schnittstelle. In jüngster Zeit wurde für Datenverarbeitungssysteine eine als ESDI bezeichnete Schnittstelle eingeführt (Enhanced Small Device Interface). Es handelt sich um eine Schnittstelle vom Serientyp, welche zur Übertragung binärer Informationen eine geringe Anzahl von Leitungen benötigt und für den Anschluß von Steuereinheiten an Plattenspeicher gut geeignet ist. Die ESDI Schnittstelle hat sechs Leitungen. Eine erste Leitung COMMAND wird zur Übertragung eines aus 16 Bit zuzüglich eines Ungleich-Paritätsprüfungsbits bestehenden Befehls in Serienform von der Steuereinheit zu einer Peripherieeinheit benutzt. Eine zweite Leitung CONF.STATUS wird zur ebenfalls seriellen Übertragung einer Information hinsichtlich des Zustands und der Eigenschaften der Peripherieeinheit von der Peripherieeinheit an die Steuereinheit verwendet. Diese Information besteht aus 16 Bit zuzüglich eines Ungleich-Paritätsprüfbits. Der Informationsaustausch erfolgt durch einen über zwei Steuerleitungen TRANSFER REQUEST und ACKNOWLEDGE geführten Wechseldialog. Die Steuereinheit beginnt jeweils den Dialog durch Aussenden eines Befehls, selbst dann, wenn der Empfang von Peripheriezustandsinformation erwartet wird.
• Die Schnittstellenprotokoll-Logik ist in bezug auf den elektrischen Pegel der Signale invertiert: Mit anderen Worten ein Signal wird bestätigt beim Signalpegel 0, und es wird unbestätigt oder negiert bei einem positiven elektrischen Pegel. Zur Steuerung der Schnittstellenlogik gibt die Steuereinheit ein erstes Informationsbit auf die Leitung COMMAND und bestätigt ein Signal REQ auf der Leitung TRANSFER REQUEST (Übertragungsanforderung), nachfolgend TR genannt. Beim Empfang des Signals REQ antwortet die Peripherieeinheit durch Bestätigen eines Signals ACK auf der Leitung ACKNOWLEDGE (Bestätigung). Beim Eingang des Signals ACK verneint die Steuereinheit die Bestätigung des Signals REQ, und das auf der Leitung COMMAND anstehende Informationsbit wird durch ein neues Informationsbit ersetzt. Beim Empfang des Signals REQ mit einem logischen Pegel 0 setzt die Peripherieeinheit das Signal ACK auf logisch 0. Sobald die Steuereinheit dieses Signal ACK auf dem logischen Pegel 0 erhält, bestätigt sie erneut ein Signal REQ usw., bis alle 17 Informationsbits übertragen sind.
• Sofern die übertragene Befehlsinformation den Empfang von Zustandsinformationen erfordert, bestätigt die Steuereinheit erneut das Signal REQ, sobald die 17 Bits an die Peripherieeinheit übertragen sind. Als Antwort auf eine solche Anforderung gibt die Peripherieeinheit ein erstes Informationsbit auf die Leitung CONF.STATUS und bestätigt dann das Signal ACK. Beim Empfang des bestätigten Signals ACK lädt die Steuereinheit das Informationsbit in ein Register und entfernt oder verneint das Signal REQ. Beim Eingang dieses verneinten Signals REQ verneint die Peripherieeinheit das Signal ACK.
• Empfängt die Steuereinheit ein Signal ACK auf dem elektrischen Pegel 1, so bestätigt sie erneut das Signal REQ zur Anforderung eines zweiten Zustandsinformationsbits usw., bis das 17. Bit empfangen ist. In diesem Fall bestätigt die Steuereinheit das Signal REQ nicht mehr, um die Übertragung zu beenden.
• Die anderen beiden Schnittstellenleitungen, genannt CC (COMMAND COMPLETE) und ATT (ATTENTION) werden von der Peripherieeinheit benutzt. Mit dem ersten Signal wird der Steuereinheit mitgeteilt, daß die Peripherieeinheit für den Empfang eines Befehls bereit ist, weil der vorhergehende Befehl ausgeführt ist. Insbesondere wenn der Befehl eine Anforderung zum Empfang von Zustandsinformation war, so informiert die erste Schnittstellenleitung, daß die Übertragung erfolgt ist und die zweite meldet der Steuereinheit, daß innerhalb der Peripherieeinheit eine Zustandsänderung stattgefunden hat und die Steuereinheit aufgefordert wird, einen Zustandslesedialog abzuwickeln, und zwar im Anschluß an den zugehörigen Befehl.
• Das Signal CC wird bestätigt auf dem elektrischen Pegel 0 und steigt auf einen positiven elektrischen Signalpegel, sobald der Empfang von Befehlsinformation beginnt. Es fällt auf 0, wenn der empfangene Befehl ausgeführt ist. Auf der Leitung ATT ist das Signal normalerweise auf positivem elektrischen Pegel und fällt auf Null, sobald das Signal bestätigt wird. Die vorangehende Beschreibung des ESDI-Schnittstellen- Kommunikationsprotokolls ist für das Verständnis von Umfang und Vorteilen der Erfindung von Bedeutung.
• Eine Steuerschaltung für eine ESDI-Schnittstelle umfaßt allgemein Einrichtungen zum Senden und Empfangen von Informationen in serieller Form, einen Zeitgeber zur Taktgabe für die Übertragungsoperationen sowie Zähleinrichtungen zum Zählen der Anzahl der gesendeten und empfangenen Bits. Obwohl die Anmelderin kein die Steuerschaltung für eine ESDI-Schnittstelle beschreibendes Dokument kennt, ist es im Prinzip möglich, als naheliegende Maßnahme eine Steuerschaltung zu entwerfen mit einem Schieberegister zur Umwandlung der Ausgangsdaten der Steuereinrichtung in serielle Form, einem Schieberegister zum seriellen Empfang und zum parallelen Lesen seriell dem Eingang zugeführter Daten, einem Zähler zum Zählen der gesendeten und empfangenen Bits sowie Zeitgeberschaltungen für die zeitliche Steuerung des Dialogs.
• Eine solche Ausführungsform wäre komplex und teuer. Diese Nachteile werden durch die ESDI-Schnittstellensteuerschaltung gemäß Anspruch 1 überwunden. Die sich hieraus ergebende Steuerschaltung ist sehr einfach und preisgünstig.
• Gemäß der beanspruchten Erfindung wird ein einziges Schieberegister zum Umsetzen einer zu übertragenden parallelen Befehlsinformation Bit für Bit in serielle Form benutzt, sowie zum Erzeugen einer Zustandsinformation in paralleler Form benutzt, welche in serieller Form empfangen wird.
• Ferner wird das gleiche Schieberegister mit Steuerinformationen auf einem vorgegebenen elektrischen Pegel geladen, so daß der Zustand des Schieberegisters die Zahl der gesendeten oder empfangenen Bits definiert und den Vorgang anzuhalten gestattet, ohne einen Zähler zu benötigen.
• Das Schieberegister wird von zwei Firmware-Befehlen aktiviert, welche den Zustand von zwei Steuer-Flip-Flops als Funktion der auszuführenden Operationen vorgeben und Steuersignale an eine Zeitgeberlogik liefern. Die Zeitgeberlogik wird von einem der Firmware-Befehle ausgelöst und erzeugt ein Signal REQ sowie ein Taktsignal für das Schieberegister. Sie wird im aktiven Zustand durch Signale ACK gehalten, welche von der Peripherieeinheit kommen, und wird deaktiviert durch die in das Schieberegister geladene Steuerinformation. Diese Steuerinformation setzt ferner eines der beiden Flip-Flops zurück. Diese und andere Merkmale der Erfindung werden deutlicher aus der nachfolgenden Beschreibung einer bevorzugten Ausführungsform sowie aus den beigefügten Zeichnungen, in denen
• - Figur 1 eine bevorzugte Ausführungsform der Steuerschaltung gemäß der Erfindung zeigt;
• - Figur 2 als Zeitdiagrainin den Betrieb der Schaltung nach Figur 1 beim Senden eines Befehls wiedergibt;
• - Figur 3 das Zeitdiagramm des Betriebs der Schaltung nach Figur 1 beim Empfang einer Zustandsinformation zeigt;
• - Figur 4 in Tabellenform den Zustand des Schieberegisters gemäß Figur 1 wiedergibt.
• In der Schaltung gemäß Figur 1 umfaßt die Steuerschaltung ein Schieberegister 1, vier JK-Flip-Flops 2, 3, 4, 5, einen invertierenden Empfänger 6, eine invertierende Treiberschaltung 7, drei ODER-Gatter 12, 13, 14 mit jeweils zwei Eingängen, ein ODER-Gatter 15 mit drei Eingängen, drei UND-Gatter 16, 17, 18 mit drei Eingängen sowie zwei NAND-Gatter 19, 20 mit je zwei Eingängen, ein Exklusiv-ODER-Gatter 21, einen 2-Weg-Multiplexer 22, ein Verzögerungselement 23, drei Inverter 24, 29, 30, einen Paritätsgenerator 25, ein UND-Gatter 26 mit 17 Eingängen sowie eine Gruppe von 16 Treiberschaltungen 27.
• Die ESDI-Schnittstellensteuerschaltung ist Teil einer Peripheriegerätesteuereinrichtung und mit anderen Teilen der Steuereinrichtung über Anschlüsse verbunden, welche auf der linken Seite von Figur 1 dargestellt sind. Diese Anschlüsse umfassen einen Zweirichtungsbus IBUS mit 16 Leitungen und drei jeweils mit dem Namen der von der Steuereinrichtung ausgegebenen entsprechenden Mikrobefehle bezeichnete Steuerleitungen, nämlich DWC, DS3417 und RCFS.
• Die Schnittstellenanschlüsse sind auf der rechten Seite von Figur 1 wiedergegeben: Sie umfassen eine Leitung ACK für den Empfang des Bestätigungssignals (ACKNOWLEDGE), eine Leitung REQ zum Aussenden eines Übertragungsanforderungssignals (TRANSFER REQUEST) an die Peripherieeinheit, eine Leitung CONF.STATUS für den Empfang der seriellen Zustandsinformation von der Peripherieeinheit, eine Leitung COMMAND zum Senden serieller Befehlsinformationen an die Peripherieeinheit und die Leitungen ATT und CC für den Empfang des Signals "Achtung" (ATTENTION) und des Signals "Befehl vollständig" (COMAAND COMPLETE), welche von der Peripherieeinheit abgegeben werden. Die beiden letztgenannten Signale werden über Empfänger 9, 10 an Steuerelemente weitergegeben, welche nicht dargestellt sind, weil sie außerhalb der Erfindung liegen und für deren Verständnis nicht erforderlich sind.
• Die Zeitgeberlogik umfaßt im wesentlichen das Flip-Flop 3, die Gatter 16, 13, 19, den Inverter 24, den invertierenden Empfänger 6 sowie das Verzögerungselemente 23. Sie liefert das Signal REQ und verknöpft das Signal REQ mit dem empfangenen Signal ACK. Das Flip-Flop 3 ist normalerweise zurückgesetzt und hat JK-Eingänge, welche an die Potentiale 1 und 0 angeschlossen sind, so daß es bei einem am Takteingang empfangenen positiven Übergang (von 0 auf 1) umschaltet. Der Takteingang liegt am Ausgang des UND-Gatters 16 und empfängt von dort das Signal DCLREQ. Das UND-Gatter 16 erhält an seinem ersten Eingang das Signal DS3417, welches normalerweise auf dem Pegel 1 liegt und bestätigt wird, wenn es auf den Pegel 0 fällt. Ein zweiter Eingang des UND-Gatters 16 ist mit dem Ausgang des NAND-Gatters 19 verbunden und ein dritter Eingang mit dem Ausgang des ODER-Gatters 13. Die Gatter 19 und 13 erhalten an einem Eingang das Signal ACKN vom Ausgang des invertierenden Empfängers 6, welches das invertierte Signal des Signals ACK ist. Das Signal ACKN gelangt ferner an den Eingang des Inverters 24, der ein Ausgangssignal ACK1 abgibt. Dieses gelangt zum Verzögerungseleinent 23, welches beispielsweise eine feste Verzögerungszeit von 100 nsec hat. Sein Ausgang ist mit dem zweiten Eingang der Gatter 19 und 13 verbunden. Es ist leicht erkennbar, daß im Falle, daß D53417 = 1 ist, das Signal DCLREQ am Ausgang des Gatters 16 den elektrischen Pegel 1 hat unabhängig vom Pegel des Signals ACK. Bei jedem Übergang des Signals ACK von 1 auf 0 oder von 0 auf 1 fällt jedoch das Signal DCLREQ für eine Dauer von 100 nsec (oder etwas länger, falls die Laufzeitverzögerung des Inverters 24 mit in Rechnung gestellt wird,) auf 0. Der direkte Ausgang des Flip-Flops 3 ist an den Eingang der invertierenden Treiberstufe 7 angeschlossen. Es ist folglich klar, daß ein Signal DERQ normalerweise auf dem Pegel 0 am direkten Ausgang des Flip-Flops 3 ansteht, welches normalerweise zurückgesetzt ist. Mit der Bestätigung des Signals DS3417 und seiner nachfolgenden Negation wird ein Taktsignalübergang an das Flip-Flop 3 angelegt, welches umschaltet und gesetzt wird. Das Signal DREQ steigt auf 1 und das Signal REQ wird bestätigt. Beim Empfang dieses bestätigten Signals REQ antwortet die Peripherieeinheit durch die Bestätigung ACK. Folglich wird das Signal DCLREQ für eine Zeitdauer von 100 nsec auf 0 abgesenkt, wonach das Flip-Flop 3 umschaltet und erneut das Signal DREQ auf 0 abfällt und das Signal REQ auf 1 ansteigt. Beim Empfang des Signals REQ = 1 hebt die Peripherieeinheit das Signal ACK wieder auf 1 an. Dies bewirkt nach 100 nsec ein neues Umschalten des Flip-Flops 3 und eine erneute Bestätigung des Signals REQ.
• Dieser Prozeß läuft auf unbestimmte Dauer weiter bis das Flip-Flop durch die Steuerlogikschaltung bestehend aus den Gattern 14, 15, 18 und dem Flip-Flop 4 in den Rücksetzzustand gebracht wird. Das wird später erläutert. Der Rücksetz-(Setz)-Zustand des Flip-Flops 3 und der anderen Flop-Flops in Figur 1 wird durch ein elektrisches Signal vom Pegel 0 am Rücksetz-(Setz)-Eingang bestimmt.
• Das Register 1 kann durch Kaskadenschaltung von fünf integrierten Schaltkreisen des Typs 74F195 realisiert werden. Es besteht aus 20 Zellen (C1, C2 ... C20) und hat einen Takteingang CK sowie einen Steuereingang PE zum parallelen Laden.
• Die erste Zelle weist einen Serieneingang SI und einen Paralleleingang PI00 auf. Die übrigen Zellen sind mit parallelen Eingängen PI01, PI02, ... PI19 ausgestattet. Jede Zelle hat einen Ausgang SER00, SER01, ... SER19. Befindet sich das Signal am Eingang PE auf dem elektrischen Pegel 0, so bewirkt ein Übergang am Takteingang CK von 0 auf 1 ein paralleles Laden des Registers mit den Informationsbits, welche an den Paralleleingängen stehen. Befindet sich das Signal am Eingang PE auf dem Pegel 1, so führt ein Übergang von 0 auf 1 am Takteingang zum Laden der ersten Zelle mit dem an ihrem Eingang SI vorhandenen Pegel, sowie zur Verschiebung des elektrischen Zustandes jeder Zelle von einer Zelle an die nächste. Der Takteingang des Registers 1 ist an den Ausgang des UND-Gatters 17 angeschlossen, welches an einem Eingang den Befehl DWC, normalerweise auf dem Pegel 1, empfängt, welcher von der Steuereinrichtung erzeugt wird. Das UND-Gatter 17 ist mit einem zweiten Eingang an den Ausgang des ODER-Gatters 12 und mit einem dritten Eingang an den Ausgang des NAND-Gatters 20 angeschlossen. Der direkte Ausgang des Flip-Flops 2 steht mit einem Eingang der Gatter 12 und 20 in Verbindung. Das Gatter 12 empfängt an einem zweiten Eingang das Signal ACKN, und das Gatter 20 erhält an seinem zweiten Eingang das Signal DREQ. Das Flip-Flop 2 vom JK-Typ empfängt an seinem Setzeingang den Befehl DWC und an seinem Takteingang das Signal ACK1. Der Eingang K ist an den Ausgang SER00 des Registers 1 angeschlossen und erhält das Signal SER00. Der Eingang J liegt auf 0.
• Das Flip-Flop 2 und die Gatter 12, 20, 17 bilden eine Steuerlogikschaltung zum Aktivieren des Schieberegisters 1, welches am Eingang PE den Befehl DWC empfängt, der normalerweise auf 1 liegt und durch die beiden in Kaskade geschalteten Inverter 29 und 30 um einen geeigneten Betrag verzögert ist. Im Ruhezustand ist das Flip-Flop 2 zurückgesetzt, und am direkten Ausgang ist ein Signal DWR vom Pegel 0 vorhanden. Man sieht sofort, daß im Ruhezustand das Signal DCLK am Ausgang des Gatters 17 auf 0 liegt, weil ACKN = 0 und DWR = 0, und der Ausgang des Gatters 12 befindet sich dadurch ebenfalls auf dem Pegel 0. Umgekehrt ist im Fall von DREQ = 0 der Ausgang des NAND-Gatters 20 gleich 1.
• Wird der Befehl DWC bestätigt, so wird das Flip-Flop 2 gesetzt, und das Signal DWR steigt auf 1 an. Das Signal DCLK bleibt gleich Null, weil DWC gleich Null ist. Wenn jedoch DWC auf 1 zurückkehrt, steigt das Signal DCLK auf 1 und infolge der Verzögerung ist DWC am Eingang PE ebenfalls noch auf 1, so daß das Register 1 parallel geladen wird. Nachdem durch das Anlegen des nächsten Befehls DS3417 bewirkten Start der Zeitgeberlogikschaltung verursacht nachfolgend das Ansteigen des Signals DREQ auf 1 das Absinken des Signals DLCK auf 0. Der anschließende Abfall des Signals DREQ auf 0 bewirkt einen erneuten Anstieg des Signals DLCK auf 1. Solange das Flip-Flop 2 gesetzt ist, empfängt das Register 1 folglich einen Taktimpuls am Ende jeder Bestätigung des Signals REQ, und mit dem Signal DWC = 1 erfolgt beim Auftreten jedes Taktsignals eine Verschiebung des Inhalts des Registers 1 um einen Schritt, wobei die erste Zelle mit dem Pegel am Serieneingang SI geladen wird.
• Wird das Flip-Flop 2 zurückgesetzt (DWR = 0), so überträgt das Signal DLCK den Zustand des Signals ACKN, so daß eine Verschiebung des Inhalts des Registers 1 um einen Schritt bei jeder Bestätigung des Signals ACK auftritt und die erste Zelle des Registers 1 mit dem Signal am Serieneingang SI geladen wird. Dieser Eingang SI des Registers 1 ist mit dem Eingang des Multiplexers 22 verbunden. Dieser ist mit einem ersten Eingang an den Ausgang des Empfängers 8 angeschlossen, durch den die seriellen Zustandsinformationsbits empfangen werden. Ein zweiter Eingang steht mit dem Ausgang des NAND-Gatters 26 in Verbindung und erhält von dort ein Signal NALL1 (nicht alles 1). Der Multiplexer 22 empfängt an einem Steuereingang das Signal DWR vom Ausgang des Flip-Flops 2. Befindet sich das Signal DWR auf dem Pegel 1, so wird der zweite Eingang ausgewählt und bei DWR = 0 der erste Eingang.
• Die parallelen Eingänge des Registers 1 sind wie folgt angeschlossen:
• - Der Eingang PI00 liegt ständig auf 1.
• - Die Eingänge PI01 und PI02 sind ständig mit 0 verbunden.
• - Der Eingang PI03 ist mit dem Ausgang des Paritätsbitgenerators 25 verbunden, dessen Eingänge mit dem Kanal IBUS in Verbindung stehen.
• - 16 Eingänge von PI04 bis PI19 sind jeweils an eine entsprechende Leitung des Kanals IBUS angeschlossen.
• - Die Ausgänge des Registers 1 sind wie folgt angeschlossen:
• - 17 Ausgänge von SER00 bis SER16 sind jeweils an einen Eingang einer Treiberschaltung 27 angeschlossen, deren Ausgänge mit dem Kanal IBUS in Verbindung stehen. Die Gruppe von Treiberschaltungen 27 wird durch einen Befehl RCFS vom Pegel 0 aktiviert und ist ansonsten abgeschaltet. Dieses Signal RCFS wird von der Steuereinheit erzeugt.
• - Der Ausgang SER19 ist über eine Treiberschaltung 11 mit der Schnittstellenleitung COMMAND verbunden.
• - Der Ausgang SER00 ist, wie bereits erwähnt, mit dem K-Eingang des Flip-Flops 2 verbunden. Er liegt ferner an einem Eingang des Exklusiv-ODER-Gatters 21, welches an einem zweiten Eingang das Signal PCK vom Ausgang des Paritätsgenerators 25 erhält. Der Ausgang des Gatters 21 ist mit den JK-Eingängen des Flip-Flops 5 verbunden, das an seinem Takteingang den Befehl RCFS und an seinem Rückstelleingang den Befehl DWC empfängt.
• - Das Signal SER17 am Ausgang gelangt zum Eingang des ODER- Gatters 15 der Steuerlogikschaltung.
• Die Steuerlogikschaltung hat die Funktion, das Flip-Flop 3 zurückzusetzen und die Erzeugung von Übertragungsanforderungen zu beenden. Sie wird durch die Befehle DWC sowie DS3417 aktiviert und umfaßt die Flip-Flops 2, 4 und die Gatter 14, 15, 18.
• Das JK-Flip-Flop 4 ist mit seinen JK-Eingängen an die Leitung IDB00 des Kanals IBUS angeschlossen, während sein direkter Ausgang an einen Eingang des Gatters 14 geführt ist. Der Befehl DS3417 wird dem Takteingang zugeführt und ein Initialisierungs-Rücksetzbefehl RST dem Rücksetzeingang. Beim Erscheinen des Befehls DS3417 wird das Flip-Flop 4 gesetzt und hebt den Pegel auf der Leitung IDB00 auf 1 an. Dies zeigt an, daß die Länge der angeforderten Übertragung 34 Bits beträgt, von denen 17 zu senden und 17 zu empfangen sind. Beträgt die Übertragungslänge nur 17 Bit, welche zu senden sind, so wird das Flip-Flop 4 in seinem zurückgesetzten Zustand bestätigt (elektrischer Pegel 0 an der Leitung IDB800). Dementsprechend wird ein Signal D34 auf dem Pegel 1 oder 0 einem Eingang des ODER-Gatters 14 zugeleitet, welches an einem zweiten Eingang das Signal DWR erhält. Der Ausgang des Gatters 14 ist an einen ersten Eingang eines UND-Gatters 18 angeschlossen, dem am zweiten Eingang das Rücksetzsignal RST zugeführt wird und dessen dritter Eingang an den Ausgang des ODER-Gatters 14 angeschlossen ist. Das Gatter 18 erhält an seinen Eingängen die Signale DCLK, SER17 sowie DWR.
• Die Arbeitsweise der Steuerlogikschaltung ist folgende:
• Soll die Steuereinrichtung eine Übertragungsoperation beginnen, so setzt sie mit einem Befehl DWC das Flip-Flop 2, und mit dem gleichen Befehl wird das Register 1 parallel mit der Information geladen, welche sich auf dem Kanal IBUS befindet, sowie mit der Information an den Eingängen PI00, PI01, PI02, PI03. Da die Signale SER01 und SER02 gleich Null sind, befindet sich das Signal NALL auf dem Pegel 1. Mit dem Setzen des Flip-Flops 2 steigt das Signal DWR auf 1 an. Dies bewirkt eine Beseitigung des erzwungenen Rücksetzzustandes am Flip-Flop 3 und die Auswahl des Signals NALL1 am Eingang des Multiplexers 22. Unmittelbar danach startet die Steuereinrichtung mit dem Befehl DS3417 die Zeitgeberlogik und setzt zur gleichen Zeit ggf. das Flip-Flop 4.
• Eine Übertragungsfolge beginnt, welche die 17-malige Bestätigung des Signals REQ einschließt und den Empfang des zugehörigen Signals ACK. Folglich empfängt das Register 1 siebzehn Taktimpulse, welche das Verschieben seines Inhalts an den Ausgang SER19 bewirken und die anschließende serielle Übertragung der Information. Da NALL1 = 1 ist, steigen die Ausgänge SR00 bis SR16 nacheinander auf 1 an. Mit dem sechzehnten vom Register 1 empfangenen Taktimpuls fällt das Signal NALL1 auf 0. Mit dem siebzehnten empfangenen Taktimpuls wird die erste Zelle des Registers mit dem Pegel Null geladen, und das Signal SER00 fällt auf Null.
• Der nächstfolgende Anstieg des Signals ACK1 auf 1, der die siebzehnte Übertragungsanforderung beschließt, durch die das anfänglich in die vierte Zelle geladene Paritätsbit übertragen wird, führt zum Rücksetzen des Flip-Flops 2. Das Signal DWR fällt auf Null und für den Fall D34 = 0, wird das Flip-Flop 3 in den Rücksetzzustand gezwungen und sperrt die Erzeugung weiterer Anforderungen. Ist im Gegensatz hierzu D34 = 1, so wird das Flip-Flop 3 nicht in den Rücksetzzustand gebracht, weil D34 = 1 den Abfall des Signals DWR auf Null maskiert, welches dem ODER-Gatter 14 zugeleitet wird. Das Flip-Flop 3 schaltet weiterhin um und erzeugt neue Übertragungsanforderungen.
• Es ist jedoch wegen DWR = 0 für das folgende zu beachten, daß der Multiplexer 22 dem SI-Eingang des Registers 1 die seriellen Daten auf der Leitung CONF STATUS überträgt und daß das Taktsignal, welche das Laden und Verschieben des Registers 1 steuert, dem Signal ACKN entspricht, welches über das Gatter 12 übertragen wird, zur Bestätigung des Antwortsignals ACK von der Peripherieeinheit. Es ist ferner zu bemerken, daß beginnend mit der siebzehnten Übertragungsanforderung das Signal SER17 den Pegel 1 hat und diesen für alle weiteren Übertragungsanforderungen beibehält. Folglich hat ein Abfallen des Signals DWR auf Null am Eingang des ODER-Gatters 15 kein Rücksetzen des Flip-Flops 3 zur Folge.
• Erst bei Bestätigung des siebzehnten Signals ACK im Anschluß an das Rücksetzen des Flip-Flops 2 (das ist das vierunddreißigste nach dem Beginn der Übertragungsoperation) fällt das Signal SER17 auf Null, wobei jedoch seine Rücksetzwirkung auf das Flip-Flop 3 durch das Signal DCLK solange maskiert wird, wie das Signal ACK bestätigt ist. Inzwischen bewirkt der Empfang des bestätigten Signals ACK das Rücksetzen des Flip-Flops 3 mit einer Verzögerung von 100nsec. Beim Verschwinden des Signals ACK hält der Abfall des Signals DCLK auf Null das Flip-Flop 3 im zurückgesetzten Zustand.
• Mit der vierunddreißigsten Bestätigung des Signals ACK ist die Übertragung der Zustandsinformationen zur Steuereinrichtung beendet, und das Signal SER00 bildet das Paritätsbit der empfangenen Information. Mit dem Abschluß der Übertragung kann die Peripherieeinheit das Signal CC bestätigen, wonach die Steuereinrichtung den Befehl RCFS = 0 erzeugt, der durch Aktivierung der Treibergruppe 27 die Übertragung des Inhalts (SER01 bis SER16) des Registers 1 an den Kanal IBUS bewirkt.
• Die auf dem Kanal IBUS befindliche Information wird vom Paritätsgenerator 25 empfangen, der ein Paritätsbit PCK erzeugt. Dieses wird dem Gatter 21 zugeführt und mit dem als Signal SER00 verfügbaren übertragenen Paritätsbit verglichen. Wenn am Ende des Befehls RCFS die beiden Paritätsbits nicht übereinstimmen, wird das Flip-Flop 5 gesetzt und erzeugt eine Fehleranzeige.
• Der Betrieb der beschriebenen Schaltung kann allgemein anhand der Zeitdiagramme der Figuren 2 und 3 betrachtet werden, in denen der elektrische Pegel einiger der Befehle und Signale dargestellt ist.
• In Figur 2 wird die Betriebsweise der Schaltung dargestellt für den Fall, daß nur eine Befehlsübertragung angefordert wird. Zur Startzeit to bestätigt die Steuereinrichtung den Befehl DWC, wodurch das Signal DWR auf 1 ansteigt, das Flip-Flop 2 gesetzt wird und mit dem Signalanstieg auch das Signal RS am Ausgang des Gatters 18 ansteigt. Zu einer nachfolgenden Zeit TOPL wird der Befehl DWC weggenommen, und das Signal DCLK steigt auf 1 an. Das Register 1 wird parallel geladen. Zu einer nachfolgenden Zeit t1 bestätigt die Steuereinrichtung den Befehl DS3417. Damit fällt das Signal DCLREQ auf Null. An einem nachfolgenden Zeitpunkt T1R wird der Befehl DS3417 weggenommen, und das Signal DCLREQ steigt wiederum auf 1 an, während das Signal DCLK auf 0 abfällt. Beim Empfang des Signals ACK steigt das bestätigte Signal ACKN auf 1, und folglich fällt das Signal DCLREQ für eine Zeitdauer von 100 nsec auf Null. Steigt das Signal DCLREQ zur Zeit T1S erneut auf 1 an, so schaltet das Flip-Flop 3 um, und das Signal DREQ fällt auf 0. Das Signal DCLK steigt auf 1 und bewirkt eine Verschiebung im Schieberegister 1 um einen Schritt. Beide Signale NALL 1 und SER00 bleiben auf dem Pegel 1. Wird das Signal REQ weggenommen, so schaltet die Peripherieeinheit das Signal ACK ab, und das Signal ACKN fällt wieder auf Null, wodurch auch das Signal DCLREQ für eine Zeitdauer von 100 nsec auf 0 absinkt. Steigt das Signal DCLREQ wieder auf 1, so schaltet das Flip-Flop 3 in den Setzzustand, und das Signal DREQ steigt auf 1, während das Signal DCLK auf 0 abfällt.
• Damit beginnt eine zweite Übertragungsanforderung. Der Prozeß läuft in der gleichen Weise weiter, indem 16 nachfolgende Übertragungsanforderungen erzeugt werden. Sobald das der sechzehnten Übertragungsanforderung zugeordnete Signal ACK empfangen wird, fällt das Signal DCLREQ für 100 nsec auf 0. Steigt das Signal DCLREQ erneut auf 1, so fällt das Signal DREQ auf 0, und das Signal DCLK geht auf 1, wodurch zur Zeit T16S eine sechzehnte Verschiebeoperation im Schieberegister 1 durchgeführt wird. Durch diese Operation wird das Paritätsbit in die letzte Zelle des Registers 1 eingeschoben und ist am Ausgang SER19 verfügbar. Die Zelle 17 wird mit einem Bit 1 geladen, so daß alle Ausgänge von SER00 bis SER16 den Pegel 1 haben. Folglich fällt das Signal NALL1 auf 0.
• Zu einer späteren Zeit T17R wird eine neue Übertragungsanforderung bestätigt, und beim nachfolgenden Empfang des Signals ACK = 0 wird eine weitere Verschiebeoperation im Register 1 (T17S) gesteuert. Im Anschluß an diese Verschiebeoperation wird die erste Zelle des Registers 1 auf Null gesetzt, und das Signal SER00 fällt auf 0. Beim Wegfall des Signals ACK zur Zeit TR wird das Flip-Flop 2 zurückgesetzt, und das Signal DWR sinkt auf Null. Damit geht auch das Signal RS auf Null und hält das Flip-Flop 3 im zurückgesetzten Zustand, so daß es nicht umschaltet, wenn die nächste Anstiegsflanke des Signals DCLREQ empfangen wird. Damit ist die Übertragungsoperation beendet.
• Figur 3 zeigt zum Teil als Zeitdiagramm die Übertragungsoperation für Befehlsübertragung und Zustandssignalempfang. Die Anfangsphase unterscheidet sich vom zuvor Beschriebenen nicht, deshalb Figur 3 den Zustand mehrerer Signale zum Zeitpunkt T17S wiedergibt. Sie zeigt ferner den Zustand der Signale D34 am Ausgang des Flip-Flops 4, SER17, CC und RCFS. Insbesondere das Signal SER17 beginnt im Zeitpunkt T17S mit dem Wert 1. Da das Signal D34 = 1 ist, wird zur Zeit T18R eine neue Übertragungsanforderung bestätigt, selbst, wenn DWR = 0 ist. Außerdem wird da DWR = 0 der Multiplexer 22 auf den Empfang der ersten Zustandsinformation auf der Leitung CONF STATUS gesetzt. Zur Zeit T18S steigt mit der Bestätigung des Signals ACK und damit der Lieferung des ersten Zustandsinformationsbits von der Peripherieeinheit das Signal DCLK auf 1 und bewirkt eine Lade- und Verschiebeoperation im Register 1. Das erste Bit wird empfangen und in die Zelle C1 geladen. Es ist am Ausgang SER00 verfügbar. Der Ausgang SER17 wird auf dem Pegel 1 gehalten.
• Der Prozeß läuft weiter mit der Erzeugung von sechzehn weiteren Übertragungsanforderungen zu den Zeitpunkten T19R bis T34R und mit dem Empfang entsprechender Bestätigungen des Signals ACK. Beim Empfang der letzten Bestätigung des Signal ACK zur Zeit T34S wird eine letzte Verschiebeoperation im Register 1 ausgelöst. Durch diese Operation wird der zuvor zur Zeit T17S (Fig. 2) in die erste Registerzelle C1 geladene Pegel 0 von der Zelle 17 in die Zelle 18 des Registers verschoben, und das Signal SER17 fällt auf Null. Folglich fällt zur Zeit TR2, wenn das Signal DCLK auf Null fällt, das Signal RS auf Null und hält das Flip-Flop 3 zurückgesetzt. Anschließend bestätigt die Peripherieeinheit das Signal CC (Befehl ausgeführt), und beim Empfang dieses Signals kann die Steuereinheit den Befehl RCFS für die Übertragung der Information in den Zellen C2 bis C17 über die Treiberschaltungen 27 auf den Kanal IBUS bewirken.
• Figur 4 zeigt in Tabellenform den Zustand des Registers 1 und des Signals NALL1 am Ausgang des Gatters 26, jeweils in Abhängigkeit von der Zeit. Jeder Zeile der Tabelle entspricht ein Registerausgangssignal von SER00 bis SER19. Die letzte Zeile mit NALL1 bezeichnet entspricht dem Zustand am Ausgang des Gatters 26. Die Zeit wird definiert durch Zeitpunkte TOPL des parallelen Ladens des Registers 1 und durch Zeitpunkte T1S bis T34S nachfolgender Verschiebebefehle.
• Am Anfang zur Zeit TOPL wird das Register 1 parallel mit der zu übertragenden Information geladen: Eine Ordnungszahl 1 bis 16 ist jedem der verschiedenen Bits zugeordnet. Diese Bits stehen in den Zellen C5 bis C20 und an den entsprechenden Ausgängen SER04 bis SER19 zur Verfügung. Ein Paritätsbit CH wird in die Zelle C4 geladen und steht am Ausgang SER03. In die erste Zelle wird ein Pegel 1 und in die zweite und dritte Zelle jeweils ein Pegel 0 geladen. Das Laden dieser Informationen ist für die Steuerung der Schaltung wichtig.
• Tatsächlich schreitet, sobald die Schaltung durch die Startbef ehle DS3417 und DWC eingestellt ist, die Operation unter der Steuerung solcher Steuerinformationen voran als Funktion der Position der Steuerinformation im Register und damit als Folge der Verschiebeoperationen. Mit den Verschiebebefehlen T1S bis T16S werden verschiedene Bits der zu übertragenden Informationen im Anschluß an das erste Bit am Ausgang SER19 im Serienbetrieb verfügbar gemacht. Zur gleichen Zeit wird die an den Ausgängen SER00, SER01, SER02 stehende Steuerinformation 100 an die nachfolgenden Ausgänge verschoben. Die anfängliche Anwesenheit eines Signals 0 in der dem Ausgang SER01 entsprechenden Zelle stellt sicher, daß unabhängig vom logischen/elektrischen Pegel der zu übertragenden Informationsbits das Signal NALL1 während der Folge von 15 Verschiebebefehlen auf dem Pegel 1 gehalten wird. Aufgrund dieser Befehle werden die verschiedenen Registerzellen beginnend mit der ersten Zelle mit einer 1 geladen. Mit dem Befehl T16S steigt auch der Pegel SER16 auf 1 und das Signal NALL1 fällt auf Null. Mit dem siebzehnten Verschiebebefehl T17S wird der Ausgang SER00 auf Null geschaltet und beendet die Übertragungsoperation. Wird durch die anfängliche Einstellung der Steuerschaltung der Empfang einer Zustandsinformation vorausgesehen, so bewirkt das Signal SER00 auf dem Pegel 0 beim Rücksetzen des Flip-Flops 2 (DWC = 0) den Beginn der Empfangsoperation und hält diese an, wenn der zur Zeit T17S am Ausgang SER00 stehende Pegel 0 zur Zeit T34S zum Ausgang SER17 übertragen ist.
• Es ist offensichtlich, daß die beschriebene Schaltung eine bevorzugte Ausführungsform der Erfindung darstellt und zahlreiche Änderungen vorgesehen werden können. Beispielsweise kann das Schieberegister eine Anzahl N + 2 von Zellen haben, wobei N die Anzahl der die zu übertragende binäre Information bildenden Bits darstellt. In diesem Fall besteht die in die erste Registerzelle des Registers geladene Steuerinformation aus nur zwei Bits, beispielsweise 1 und 0 oder 0 und 1. Mit anderen Worten besteht die einzige Forderung darin, daß die Steuerinformation zwei Bits von unterschiedlichem logischen/elektrischen Pegel aufweist, und der Pegel unabhängig von der zu übertragenden Information bekannt ist. Sobald dieser Zustand erfüllt ist, können angesichts der vorangehenden Beschreibung die erforderlichen Schaltungsänderungen vorgenommen werden, um die Position der Steuerinformation während der verschiedenen Verschiebeoperationen festzustellen und den Betrieb der Schaltung so zu steuern, daß die erforderliche Anzahl von Verschiebeoperationen und das Senden/Empfangen binärer Codes in serieller Form bewirkt wird.

Claims (3)

1. Steuerschaltung für eine ESDI-Schnittstelle zur seriellen Übertragung eines ersten N-Bit-Binärcodes vom Ausgang einer Steuereinheit über eine erste Schnittstellenleitung (COMMAND) an eine Peripherieeinheit sowie zum seriellen Empfang eines zweiten N-Bit-Binärcodes vom Ausgang der Peripherieeinheit über eine zweite Schnittstellenleitung (CONF.STATUS) an die Steuereinheit, wobei die Steuerschaltung Teil der Steuereinheit ist, mit:

- einem ersten Flip-Flop (2) zum Festhalten eines ersten Übertragungsbefehls (DWC) der Steuereinrichtung, wobei das erste Flip-Flop durch den ersten Übertragungsbefehl in einen ersten Zustand gesetzt wird;

- einem zweiten Flip-Flop (4), welches durch einen Aktivierungsbefehl (DS 3417) der Steuereinrichtung in einen ersten oder zweiten Zustand gesetzt wird und anzeigt, daß die Übertragung nur von der Steuereinheit zur Peripherieeinheit oder von der Steuereinheit zur Peripherieeinheit gefolgt vom Empfang des zweiten, von der Peripherieeinheit kommenden Binärcodes durch die Steuereinheit geschieht;

- einem erstmalig durch den Aktivierungsbefehl und nachfolgend beim Empfang eines Schnittstellenbestätigungssignals (ACK) von der Peripherieeinheit getriggerten Zeitgeber (3, 13, 16, 17, 19, 20, 23, 24) zur Erzeugung eines Übertragungsanforderungssignals (REQ), welches mit dem Schnittstellenbestätigungssignals und einem entsprechenden Taktsignal (DCLK) verknüpft ist;

- einem Schieberegister (1) mit wenigstens N+2 geordneten Stufen (C1,..C20), einem seriellen Eingang (SI), mehreren Paralleleingängen (PI00,..PI03), - jeweils einem für jede Stufe -, sowie mehreren Ausgängen (SER00,..SER19), - jeweils einen für jede Stufe -, wobei das Schieberegister (1) durch das Taktsignal (DCLK) zum Verschieben des Inhalts einer Stufe gesteuert wird und vom ersten Übertragungsbefehl (DWC) in folgender Weise parallel geladen wird:

Die letzten N-Stufen mit dem seriell auf der ersten Schnittstellenleitung (COMMAND) zu übertragenden ersten Binärcode,

die erste Stufe (C1) mit einem Steuerbit auf einem ersten vorgegebenen Pegel, und

zumindest die zweite Stufe (C2) mit einem Trennbit, dessen logischer Pegel von dem des Steuerbits abweicht;

- einer an den Ausgang jeder der ersten N-1 Stufen angeschlossenen ersten Logikschaltung (26) zum Erzeugen eines Anzeigesignals (NALL1) entweder auf einem ersten vorgegebenen logischen Pegel oder auf einem hierzu inversen logischen Pegel, um anzuzeigen, daß von den N-1 Stufen entweder wenigstens nicht alle oder alle sich auf dem vorgegebenen logischen Pegel befinden;

- einer zweiten Logikschaltung (22), welche zum seriellen Empfang des zweiten Binärcodes als Eingangssignale ein den Zustand des ersten Flip-Flops (2) kennzeichnendes Signal (DWR), das Anzeigesignal (NALL1) sowie ein den logischen Pegel der zweiten Schnittsstellenleitung (CONF.STATUS) kennzeichnendes Signal empfängt und dem seriellen Eingang (SI) des Schieberegisters (1) entweder bei im ersten Zustand befindlichem ersten Flip-Flop (2) das Anzeigesignal (NALL1) oder bei in einem anderen als dem ersten Zustand befindlichem ersten Flip-Flop (2) das den logischen Pegel der zweiten Schnittstellenleitung (CONF.STATUS) kennzeichnende Signal zuführt; und

- einer dritten Logikschaltung (14, 15, 18), welche als Eingangssignal das den Zustand des ersten Flip-Flops (2) kennzeichnende Signal (DWR), ein den Zustand des zweiten Flop-Flops (4) kennzeichnendes Signal (D34) sowie ein den Zustand einer bestimmten Stufe (C18) des Schieberegisters kennzeichnendes Signal empfängt, um abhängig vom Zustand des zweiten Flip-Flops den Zeitgeber nach N bzw. 2N Übertragungsanforderungssignalen zu deaktivieren, wobei das erste Flip-Flop (2) in einen zweiten Zustand zurückgesetzt wird, wenn das Ausgangssignal (SER00) der ersten Stufe (C1) sich nicht auf dem ersten vorgegebenen Pegel befindet.

2. Steuerschaltung nach Anspruch 1, bei der das Schieberegister (1) N+2 Stufen aufweist und die vorgegebene Stufe (C18) die N-te ist.

3. Steuerschaltung nach Anspruch 1, wobei das Schieberegister (1) N+3 Stufen hat und die zweite (C2) sowie die dritte Stufe (C3) parallel je mit dem Trennbit geladen werden und die erste Logikschaltung (26) an den Ausgang der ersten N Stufen angeschlossen und die vorgegebene Stufe (C18) die (N+1)-ste Stufe ist.