JP2006318480A - メモリシステム、および、メモリシステムのメモリチップにアクセスする方法 - Google Patents

Abstract

【課題】全体的な電力消費量を、できるだけ低く抑える。
【解決手段】メモリシステム及び方法が開示されている。一実施形態では、メモリシステムは、メモリコントローラと少なくとも１つのメモリモジュールとを備え、メモリモジュール上には、一定数の半導体メモリチップと接続線とが、それぞれ特定の接続形態で配置されている。接続線は、第１接続線を備えている。第１接続線は、メモリコントローラからメモリモジュール上の少なくとも１つのメモリチップへ、および、メモリチップからメモリコントローラへ、それぞれ、プロトコルに基づき、データおよび命令信号ストリームを伝送するための伝送チャネルを形成する。第２接続線は、メモリコントローラからメモリモジュール上の少なくとも１つのメモリチップへ、独立に配線されている。これは、データおよび命令信号ストリームとは別に、選択情報を、少なくとも１つのメモリチップへ直接伝送するためである。
【選択図】図３

Description

本発明は、メモリコントローラと、少なくとも１つのメモリモジュールとを備え、メモリモジュール上に一定数の半導体メモリチップと接続線とが特定の接続形態で配置されているメモリシステムに関するものである。また、本発明は、このようなメモリシステムの半導体メモリチップにアクセスする方法に関するものである。

高速半導体メモリにおける最近の開発により、高速信号伝送速度は、例えば最大で７Ｇｂｉｔ／秒になりつつある。このような高速信号伝送速度では、メモリコントローラからメモリモジュール上のメモリチップにアクセスするための適切な接続形態、および、適切なアクセス方法の実施に関して、注意深く設計を考慮する必要がある。

添付の図１に、従来知られている共有ループ構成の一例の機能ブロック図を示す。この構成は、一定数のメモリチップ（例えばＤＲＡＭチップ）を、メモリコントローラ１５０との接続を考慮しながら、メモリモジュール１００上にどのように配置するか、についての考えられる１つの解決策である。メモリモジュール１００（例えばＤＩＭＭ）上には、メモリチップ（またはメモリランク）１１０・１２０・１３０・１４０が、以下のように配置されている。すなわち、メモリチップ１１０・１２０・１３０・１４０は、命令およびデータ信号ストリームＣａｗＤが、メモリコントローラ１５０から第１伝送チャネル１０２を介して第１メモリチップ１１０へ伝送され、第１メモリチップ１１０から第２伝送チャネル１１２を介して第２メモリチップ１２０へ伝送され、第２メモリチップ１２０から第３伝送チャネル１２２を介して第３メモリチップ１３０へ伝送され、第３メモリチップ１３０から第４伝送チャネル１３２を介して第４メモリチップ１４０へ伝送され、第４メモリチップ１４０から第５伝送チャネル１４２を介してメモリコントローラ１５０へ戻されるように配置されている。

上記の例の共有ループ構成では、メモリモジュール１００は、例えば、同じ機能性を有する４つのＤＤＲ−ＤＲＡＭメモリチップが配置されているＤＩＭＭでもよい。信号ストリームＣａｗＤにおけるデータおよび命令信号は、プロトコルに基づくものであり、伝送チャネルを形成する接続線は、ＤＤＲ−ＤＲＡＭを、上述したように、また、図１に示したように、連続した順序で接続している。すなわち、データおよび命令信号ストリームＣａｗＤは、一方向にのみ流れることができる。

さらに従来知られている放射状接続形態構成の一例を、添付の図２の機能ブロック図に示す。この構成も、メモリモジュール２００上にメモリチップを配置し、メモリチップをメモリコントローラ２５０に接続するために適切なものである。メモリモジュール２００上には、４つのメモリチップ（例えば、ＤＤＲ−ＤＲＡＭチップ２１０・２２０・２３０・２４０）が、以下のように配置されている。すなわち、４つのメモリチップは、命令およびデータ信号ストリームＣａｗＤが、メモリコントローラ２５０からひとつの専用メモリチップ２１０（以下では「マスター」メモリチップと称する）へ伝送され、この専用メモリチップ２１０からメモリコントローラ２５０へ戻される（読み込みデータｒＤ）ように配置されている。さらに、命令およびデータ信号ストリームＣａｗＤをマスターメモリチップ２１０から第１メモリチップ２２０または第２メモリチップ２３０または第３メモリチップ２４０へ伝送することができ、これらのメモリチップからマスターメモリチップ２１０へ戻すことができる。図１に示す共有ループ構成と同様に、図２に示す放射状接続形態の信号ストリームＣａｗＤのデータおよび命令信号は、プロトコルに基づいている。

図１および図２に例示するメモリモジュール１００およびメモリモジュール２００上のメモリチップに非常に柔軟にアクセスする必要があるので、特定の動作（例えば、セットアップ動作）を、事前に、すなわち、プロトコルに基づく実際の命令およびデータストリームがメモリチップに到達するよりも前に、行う必要がある。特に、図１に示す共有ループ接続形態のメモリチップ１１０・１２０・１３０・１４０、および、図２に示す放射状接続形態のマスターメモリチップ２１０は、非常に迅速かつ簡単に再送信（re-derive）タスクとデータ処理タスクとを分離する必要がある。さらに、電力消費および関連する熱効果は、共有ループ接続形態でも、放射状接続形態でも重要な問題である。全体的な電力消費量を、できるだけ低く抑える必要がある。

これまで、ランク選択命令またはクロックイネーブル命令を伝送すること、または、標準的な、命令およびデータストリームにおける、プロトコルに基づくフレーム内ではクロックイネーブル命令を伝送しないことさえ提案されている。このことは、あまり柔軟性がない。その理由を以下に列挙する。
ａ）ランク選択情報またはクロックイネーブル情報が何であるかを明らかにために、フレームを解読する必要がある。すなわち、例えば、図１の共有ループ接続形態の第１メモリチップ１１０、第２メモリチップ１２０、第３メモリチップ１３０、または、第４メモリチップ１４０、もしくは、図２の放射状接続形態ではマスターメモリチップ２１０、メモリチップ２２０、メモリチップ２３０、または、メモリチップ２４０のどのメモリチップが、データ処理、再送信、または、低電待機モードのためにアドレスされるのかを明らかにするために、フレームを解読する必要がある。
ｂ）特定のセットアップ手続きまたは電力に関連する特定の手続きのためにメモリチップに事前にアクセスできない。
ｃ）命令およびデータストリームから独立してメモリチップにアクセスできない。
ｄ）図１の共有ループ接続形態のメモリチップ、および、図２の放射状接続形態のマスターメモリチップ２１０は、再送信手続きとメモリチップ読み込み／書き込み手続きとをプロトコルに含まれるランク選択によって分離する必要があり、このことにより論理的に複雑になる。
ｅ）プロトコルにランク選択命令とクロックイネーブル情報とが含まれている場合、これらのランク選択命令とクロックイネーブル情報とを復号する必要があるので、たとえ、再送信だけをメモリチップにおいて実施する必要があるとしても、チップにメインブロックが含まれおり、それゆえ、電力消費量が増える。

本発明の実施形態は、メモリシステムおよびメモリシステムにアクセスする方法を提供する。一実施形態では、本発明は、メモリコントローラと、少なくともひとつのメモリモジュールとを備え、上記メモリモジュール上には、一定数の半導体メモリチップおよび接続線がそれぞれ特定の接続形態で配置されているメモリシステムを提供する。第１接続線は、メモリコントローラからメモリモジュール上の少なくとも１つのメモリチップへ、および、メモリチップからメモリコントローラへ、プロトコルに基づき、データおよび命令信号ストリームを伝送するための伝送チャネルを形成する。第２接続線は、メモリコントローラからメモリモジュール上の少なくとも１つのメモリチップへ、独立に配線されている。これは、データおよび命令信号ストリームとは別に、選択情報を、少なくとも１つのメモリチップへ直接伝送するためである。

本発明に係るメモリシステムは、以上のように、メモリコントローラと、少なくともひとつのメモリモジュールとを備え、上記メモリモジュール上には、複数の半導体メモリチップおよび接続線が特定の接続形態で配置されており、上記接続線は、第１接続線および第２接続線を備えており、上記第１接続線は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、および、当該メモリチップから上記メモリコントローラへ、プロトコルに基づき、データおよび命令信号ストリームを伝送するための伝送チャネルを形成し、上記第２接続線は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、独立に直接配線されており、上記データおよび命令信号ストリームとは独立に、選択情報を、上記少なくとも１つのメモリチップへ伝送する構成である。

それゆえ、電力消費量を低減することができるという効果を奏する。

添付の図は、本発明をさらに理解するためのものであり、この明細書に組み込まれており、この明細書の一部を構成するものである。これらの図は、本発明の実施形態を示し、その説明文と共に、本発明の原理を説明する役割を果たしている。本発明の他の実施形態、および、本発明の意図する利点の多くは、以下の詳しい説明を参照することによってよりよく理解されるにつれて、容易に分かるであろう。図に示す部材は、必ずしも相互に相対的縮尺を有するものではない。類似の参照符合は、対応する同様の部分を示す。

以下の詳細な説明では、添付の図を参照する。添付の図は詳細な説明の一部を成している。また、図面には、説明のため、本発明を実施することのできる具体的な実施形態を示している。この点に関して、「上」「下」「正面」「背面」「先」「後」などの方向を示す用語は、図示した図の方向に関して使用されるものである。本発明の実施形態の部材は、多数の様々な方向に配置することができるので、方向を示す用語は、説明を目的として使用されるものであり、決して制限的なものではない。他の実施形態を使用してもよいし、本発明の範囲に反することなく、構造的な、または論理的な変更を行ってもよい。したがって、以下の詳細な説明は、制限的な意味で受け取られるべきではなく、本発明の範囲は、添付の請求項によって定義される。

本発明は、一実施形態では、メモリモジュール上のメモリチップへのアクセスを非常に柔軟かつ迅速にすることができるメモリシステムを提供する。また、本発明により、特定の動作（すなわち、セットアップ動作、電力ダウン動作、および、電力オン動作）を、事前に（すなわち、プロトコルに基づく実際の命令およびデータストリームがメモリチップに到達するよりも前に）、命令およびデータストリームから独立して実施できるようになる。

他の実施形態では、本発明は、メモリモジュール上のメモリチップに柔軟にアクセスする方法であって、特定の動作（例えば電力オンまたは電力ダウンのためのセットアップ動作など）を、事前に（すなわち、プロトコルに基づく実際の命令およびデータストリームがメモリチップに到達する前に）、命令およびデータストリームから独立して実施することのできる方法を提供する。

本発明は、一実施形態では、メモリコントローラと少なくとも１つのメモリモジュールとを備え、メモリモジュール上に一定数の半導体メモリチップと接続線とがそれぞれ特定の接続形態で配置されているメモリシステムを提供する。上記接続線は、第１接続線と、第２接続線とを含んでいる。第１接続線は、データおよび命令信号ストリームを、メモリコントローラからメモリモジュール上のメモリチップの少なくとも１つへ、および、メモリチップからメモリコントローラへそれぞれプロトコルに基づいて伝送するための伝送チャネルを形成している。第２接続線は、選択情報を、データおよび命令信号ストリームとは別に、少なくとも１つのメモリチップへ伝送するため、メモリコントローラには接続されずに、メモリモジュール上のメモリチップの少なくとも１つに直接配線されている。

本発明の上記実施形態のメモリシステムでは、選択情報（すなわち、ランク信号および／またはクロックイネーブル信号）は、通常のプロトコルに基づく命令およびデータストリームからは分離されている。さらに、独立した選択情報は、第２接続線を介して、メモリコントローラからメモリモジュールへ直接接続される。この構造は、
ａ）セットアップ動作および電力低減動作を事前に実施する柔軟性、および
ｂ）特定の動作（例えば、電力低減動作）を、命令およびデータストリームから独立して実施する柔軟性を提供し、
ｃ）第２接続線を介して別々に情報を伝送することにより、効果的な電力低減技術を可能にし、
ｄ）メモリチップ（例えば、マスターメモリチップ）において、再送信命令と実際のデータ処理命令とを効率的に分離でき、したがって、配線上での通信量が低減され、
ｅ）特定のメモリチップ（例えば、マスターメモリチップ）において、データ処理が実施されている間に、並行して再送信をすることができ、
ｆ）どのメモリチップをデータ処理モードにし、どのメモリチップを低電力モードにしておく必要があるかに関する、プロトコルに基づく、命令およびデータストリームを解読する必要がなくなるので、電力消費量が低減される。

半導体メモリチップが、放射状接続形態で、メモリモジュール上に配置されており、少なくとも１つのメモリチップは、専用マスターメモリチップである本発明のメモリシステムの一実施形態では、メモリコントローラからの第１接続線およびメモリコントローラへの第１接続線は、少なくともデータおよび命令信号のための再送信機能を有するマスターメモリチップだけに接続されている。メモリモジュール上の他のメモリチップは、それぞれ、放射状接続形態を形成しながら、第１接続線によってマスターメモリチップだけに接続されている。

半導体メモリチップが放射状接続形態で配置されている、この実施形態では、第２接続線は、独立した選択情報を伝送するために、メモリコントローラを、ポイント・ツー・ポイント接続によって、マスターメモリチップだけに接続している。

その有利な発展形態では、第２接続線は、マスターメモリチップを、さらに、メモリモジュール上の他のメモリチップの各々に接続しており、マスターメモリチップは、独立した選択情報のためにも再送信機能を有している。

半導体メモリチップが放射状接続形態で配置されている本発明のこのメモリシステムの実施形態では、別のバージョンの第２接続配線は、マスターメモリチップおよび他のすべてのメモリチップをメモリコントローラに並列に接続している。

本発明のメモリシステムの第２の好ましい実施形態では、半導体メモリチップは、メモリモジュール上に、共有ループ接続形態またはループ順方向接続形態で配置されている。第１接続線は、メモリコントローラを、第１メモリチップと、同一の伝送方向におけるループの最後のメモリチップとに接続している。また、メモリモジュール上のすべてのメモリチップは、少なくともデータおよび命令信号のための再送信機能を有している。その結果、各メモリチップは、第１接続線を介して、ループにおいて隣接するメモリチップにそれぞれ接続されている。

好ましい第２実施形態では、第２接続線は、メモリモジュール上のすべてのメモリチップを、メモリコントローラに並列に接続するように配置されていてもよい。

第２実施形態の別のバージョンでは、第２接続線は、メモリモジュール上のすべてのメモリチップを、放射状接続形態でメモリコントローラに接続している。

第２実施形態のさらに別のバージョンでは、第２接続線は、メモリコントローラをメモリチップにフライバイ（fly-by）接続形態で接続している。その結果、メモリコントローラとメモリモジュール上の１番目から最後までのメモリチップとは、同一の伝送方向に接続されており、メモリモジュール上の１番目から、最後の１つ前までのメモリチップは、独立した選択情報のためにも再送信機能を有している。

本発明のメモリシステムの一実施形態では、少なくとも４つのメモリチップが、メモリモジュール上に配置されており、第２接続線は、独立した選択信号を少なくとも２ビット信号として伝送するために、少なくとも２つの並列接続線を含んでいる。

独立した選択情報は、メモリチップによって構成されたメモリランクを選択するためのランク選択信号を含んでいてもよい。他の実施例では、独立した選択情報は、メモリチップの独立したクロッキングをイネーブル／ディスエーブルするためのクロックイネーブル信号を含んでいる。

本発明のメモリシステムでは、メモリチップは、ＤＤＲ−ＤＲＡＭメモリチップを含んでいてもよい。

本発明の第２の重要な観点では、メモリコントローラと少なくとも１つのメモリモジュールとを備え、メモリモジュール上に一定数の半導体メモリチップと接続線とがそれぞれ特定の接続形態で配置されているメモリシステムにおいて、本発明は、半導体メモリチップにアクセスする方法であって、第１接続線をメモリコントローラとメモリモジュール上の半導体メモリチップの少なくとも１つとの間に設ける工程と、第１接続線によって形成されるチャネルを介して、プロトコルに基づく、データおよび命令信号ストリームを、メモリコントローラからメモリモジュール上の半導体メモリチップの少なくとも１つへ、および、メモリチップからメモリコントローラへそれぞれ伝送する工程と、第１接続線とは別に、メモリコントローラから直接半導体メモリ上のメモリチップの１つへ第２接続線を設ける工程と、データおよび命令信号ストリームとは別に、選択情報を、第２接続線を介して、メモリコントローラから、メモリモジュール上のメモリチップの少なくとも１つへ伝送する工程と、を含み、上記選択情報に応じて、上記少なくとも１つのメモリチップの所定の機能がイネーブル／ディスエーブルされる方法を提供する。

本発明は、共有ループまたは放射状接続形態で配置されているメモリシステム、および、ループ順方向構成を有するメモリシステムの例について説明されている。

以下に、添付の図３〜５を参照して本発明のメモリシステムの第１実施形態について説明する。本実施形態では、メモリチップがメモリボード上に放射状接続形態で配置されている。

本発明の第１の好ましい実施形態のメモリシステムの第１バージョンを、図３に概略的に示す。この第１バージョンは、メモリモジュール１上に放射状構成で配置された例えば４つのメモリチップ１０（Ｍ）・２０・３０・４０を備えている。第１メモリチップ、すなわち、メモリチップ１０（Ｍ）は、専用メモリチップ（以下ではマスターメモリチップと称される）であり、双方向第１接続線１３ａ・１３ｂ・１３ｃ・１３ｄを介して、一方の側はメモリコントローラ５１と接続されており、他方の側は３つのスレーブメモリチップ２０・３０・４０に放射状接続形態で接続されている。第１接続線１３ａ・１３ｂ・１３ｃ・１３ｄは、図２を参照して行った説明の冒頭部分で説明したように、データおよび命令信号ストリームのプロトコルに基づく伝送のためのチャネルを形成している。データおよび命令信号ストリームは、メモリコントローラ５１から、まず、マスターメモリチップ１０（Ｍ）へ伝送され、次に、マスターメモリチップ１０（Ｍ）から、スレーブメモリチップ２０、３０または４０へそれぞれ伝送され、さらに、スレーブメモリチップ２０、３０または４０から、マスターメモリチップ１０（Ｍ）へ伝送され、マスターメモリチップ１０（Ｍ）からメモリコントローラ５１へ戻される。

第１の好ましい実施形態のメモリシステムは、第２接続線１２をさらに備えている。第２接続線１２は、メモリコントローラ５１を、マスターメモリチップ１０（Ｍ）に直接接続しており、選択情報を、メモリコントローラ５１からマスターメモリチップ１０（Ｍ）へ、独立に伝送するために設けられている。独立に伝送する、とは、この選択情報を、第１接続線を介して伝送されるデータおよび命令信号ストリームとは別に伝送する、ということを意味している。

選択情報は、ループトラフとそこにおけるデータ処理タスクとを区別するために重要度の最も高いマスターメモリチップ１０（Ｍ）から伝送されるランク選択信号を含んでいてもよい。さらに、独立した選択情報は、高性能電力低減動作を行えるようにするためのクロックイネーブル信号を含んでいてもよい。

図４に記載のような本発明のメモリシステムの第１実施形態の第２バージョンも、第１接続線１３ａ・１３ｂ・１３ｃ・１３ｄを介したメモリモジュール２上のマスターメモリチップ１０（Ｍ）とスレーブメモリチップ２０・３０・４０との接続に関しては、図３に示す発明のメモリシステムのバージョンのように放射状接続形態で配置されている。しかしながら、図４に示す別のバージョンでは、第２接続線１２ａ・１２ｂ・１２ｃ・１２ｄは、マスターメモリチップ１０（Ｍ）へ選択情報を伝送するために、メモリコントローラ５２をマスターメモリチップ１０（Ｍ）に接続しているだけではなく、第１接続線１３ｂ・１３ｃ・１３ｄによって形成される伝送チャネルとは別に、マスターメモリチップ１０（Ｍ）を、スレーブメモリチップ２０・３０・４０の各々に接続している。このバージョンでは、マスターメモリチップ１０（Ｍ）は、メモリコントローラ５２から受信した独立した選択情報をスレーブメモリチップ２０、３０または４０へ再送信するための再送信機能をさらに備えている。

図３を参照して既に説明した本発明のメモリシステムのバージョンでのように、独立した選択情報は、メモリチップ１０（Ｍ）、２０、３０または４０を事前にセットアップし、これらにアクセスするために、ランク選択信号を含んでいてもよい。または、独立した選択信号は、マスターメモリチップ１０（Ｍ）においてだけではなく、スレーブメモリチップ２０・３０・４０においても高性能電力低減処置を行えるように、クロックイネーブル信号を含んでいてもよい。

図５は、第１の好ましい実施形態の第３バージョンを概略的に示す機能ブロック図を示している。この場合、マスターメモリチップ１０（Ｍ）およびスレーブメモリチップ２０・３０・４０は、メモリモジュール３上に放射状接続形態で配置されており、プロトコルに基づく、データおよび命令信号ストリームを伝送するための第１接続線１３ａ・１３ｂ・１３ｃ・１３ｄを介して相互に接続されており、メモリコントローラ５３とも接続されている。しかしながら、第２接続線の配置は、図３に示す第１バージョンおよび図４の第２バージョンの配線とは異なっている。すなわち、図５の第２接続線は、マスターメモリチップ１０（Ｍ）とスレーブメモリチップ２０・３０・４０とを、メモリコントローラ５３に並列に接続している。図４に概略的に示したバージョンにおけるように、独立した選択情報は、メモリチップを事前にセットアップし、これらにアクセスするための柔軟性を高くするランク選択信号と、命令およびデータストリームとは独立に特定の電力低減動作を行うためのクロック信号とを含んでいてもよい。その場合、データ書き込みまたは読み込み処理に使用されないメモリチップの電力消費量を効果的に低減することができる。

本発明のメモリシステムの第１の好ましい実施形態は、メモリモジュール（例えば、ＤＩＭＭ）上に、メモリコントローラとの接続も考慮しながら、ＤＤＲ−ＤＲＡＭなどのメモリチップをどのようにアレンジするかについての好ましい解決策として、放射状接続形態構成に言及している。この放射状接続形態では、メモリモジュール上のメモリチップは、命令およびデータストリームが、メモリコントローラとマスターメモリチップと第１スレーブメモリチップまたは第２スレーブメモリチップまたは第３スレーブメモリチップとの間を伝送されるように配置されている。データおよび命令ストリームは、プロトコルに基づいている。第１接続線とは別に第２接続線を配線することにより、独立した選択情報を、メモリコントローラから例えばメモリモジュール上の少なくとも１つのメモリチップ、例えばマスターチップへ直接伝送することができる。このよう独立に伝送される選択情報は、ランク選択信号を含んでいてもよい。ランク選択信号を使用して、少なくともマスターメモリチップにおいてセットアップ手続きを行うことができ、または、第１〜第３スレーブメモリチップにおける特定のデータ処理タスクを事前指示することができる。さらに、選択情報は、クロックイネーブル信号を含んでいてもよい。クロックイネーブル信号により、高性能電力低減処置が可能となる。なぜなら、どのメモリチップをデータ処理モードにする必要があるか、および、どのメモリチップを低電力モードにしておく必要があるかを解読することが不要になるからである。

独立した選択情報を第２接続線を介して伝送するために、バスの幅を任意に設定できる。バスの幅は、主に、伝送される情報の量と、メモリモジュール上の利用可能な面積と、アクセスされるメモリチップの数とによって決まる。図３から図５に示す機能ブロック図を参照して上述した３つの別のバージョンでは、独立した選択情報をメモリモジュール上で様々な方法で伝送することができる。これらのバージョンのすべてにおいて、第２接続線は、メモリコントローラを、メモリモジュールに、ポイント・ツー・ポイントの方法で接続している。メモリモジュール上では異なる配線方法も考えられる。例えば、以下の配線方法が考えられる。
ａ）唯一のマスターメモリチップ１０（Ｍ）が接続されている（図３）。
ｂ）第２接続線は、まずマスターメモリチップ１０（Ｍ）に接続されており、マスターメモリチップ１０（Ｍ）が、独立した選択情報をスレーブメモリチップ２０・３０・４０へ再送信する（図４）。
ｃ）唯一のマスターメモリチップ１０（Ｍ）がメモリコントローラに直接接続されており、スレーブメモリチップ２０・３０・４０への選択情報は、プロトコルに含まれている（図３）。
ｄ）すべてのメモリチップに対して第２接続線が並列に接続されている（フライバイ接続形態または放射状接続形態）（図５）。

本発明のメモリシステムの第２実施形態は、ループ順方向および共有ループ構成に言及している。これらの構成は、メモリチップ（例えば、ＤＤＲ−ＤＲＡＭ）を、メモリコントローラとの接続についても考慮しながら、ＤＩＭＭなどのメモリモジュール上にどのように配置するかについての第２の好ましい解決策である。この構成（共有ループ構成については、説明の冒頭部分に記載した図１も参照）では、メモリモジュール上のメモリチップは、命令およびデータストリームが、メモリコントローラから第１メモリチップ、第２メモリチップ、第３メモリチップを経て第４メモリチップへ伝送され、第４メモリチップからメモリコントローラへ戻されるように配置されている。この接続形態でも、データおよび命令ストリームは、プロトコルに基づくものであり、メモリチップをこの連続した順序で接続している。データおよび命令ストリームは、一方向だけに流れることが可能である。

メモリモジュール上のメモリチップは、非常に柔軟にアクセスされる必要があるので、本発明のメモリシステムの第２実施形態は、ランク選択信号および／またはクロックイネーブル信号を含む選択信号を、第２接続線を介して独立に伝送することを提案している。なお、第２接続線は、データおよび命令信号ストリームをメモリコントローラからメモリモジュール上のメモリチップの少なくとも１つに伝送する第１接続線とは別に配線されている。メモリチップは、アクセスされていない時は常に遮断されているならば、別々のランク選択信号およびクロックイネーブル信号を、１つの信号にまとめることができる。

さらに、第２の好ましい実施形態では、よりいっそうの柔軟性が達成される。なぜなら、ランク選択信号および／またはクロックイネーブル信号は、独立に伝送され、ポイント・ツー・ポイントの方法で、メモリコントローラから、メモリモジュールに直接接続されているからである。このようなランク選択信号を使用して、メモリチップにおいてセットアップ手続きを実施することができ、または、特定のデータ処理タスクを事前に指示することができる。さらに、この実施形態では、独立した選択情報を伝送するための第２接続線のバスの幅は、伝送される情報の量と、メモリモジュール上の利用可能な面積との双方に依存している。

図６および図７に示す機能ブロック図によれば、第２接続線を、異なる方法でメモリモジュール上に配線することができる。

選択情報は、クロックイネーブル信号をさらに含んでいてもよい。クロックイネーブル信号を使用して、メモリチップにおいてクロックをスイッチオン／オフすることができる。したがって、電力が節約される。電力消費については、２つのモード、すなわち、再送信モードとデータ処理モードとが注目される。クロックイネーブル信号は、データおよび命令信号ストリームとは別に、第２接続線を介して伝送されるので、どのメモリチップをデータ処理モードにする必要があるか、および、どのメモリチップを低電力モードにしておく必要があるかについての解読を行う必要がなくなり、独立したクロックイネーブル信号によって直接指示される。

図６に示すようなループ順方向構成を有するメモリシステムに適用される第２実施形態の第１バージョンでは、４つのメモリランクを構成している４つのメモリチップ１０・２０・３０・４０が、メモリモジュール４上に配置されている。伝送チャネル１１・２１・３１・４１・５１は、メモリコントローラ５４と、第１メモリチップ１０と、第２メモリチップ２０と、第３メモリチップ３０と、第４メモリチップ４０と、メモリコントローラ５４との間にそれぞれ配置されている。上記伝送チャネルの第１接続線１３ａ＿ＣＡｗＤ・１３ｂ＿ＣＡｗＤ・１３ｂ＿ｒＤ・１３ｃ＿ＣＡｗＤ・１３ｃ＿ｒＤ・１３ｄ＿ＣＡｗＤ・１３ｄ＿ｒＤ・１３ｅ＿ｒＤは、書き込み信号、アドレス信号、および命令信号ＣＡｗＤを伝送するための接続線１３ａ＿ＣＡｗＤ・１３ｂ＿ＣＡｗＤ・１３ｃ＿ＣＡｗＤ・１３ｄ＿ＣＡｗＤおよび、読み込み信号ｒＤを伝送するための接続線１３ｂ＿ｒＤ・１３ｃ＿ｒＤ・１３ｄ＿ｒＤ・１３ｅ＿ｒＤとに分離して、プロトコルに基づく、データおよび命令信号ストリームを伝送するための順方向ループ構成で配置されている。

第２接続線１２ａ・１２ｂ・１２ｃ・１２ｄは、選択情報を伝送するための第１接続線１３ａ＿ＣＡｗＤ・１３ｂ＿ＣＡｗＤ・１３ｂ＿ｒＤ・１３ｃ＿ＣＡｗＤ・１３ｃ＿ｒＤ・１３ｄ＿ＣＡｗＤ・１３ｄ＿ｒＤ・１３ｅ＿ｒＤとは別に、フライバイ構成で設けられている。上記選択情報は、すなわち、メモリモジュール４において、メモリコントローラ５４から第１メモリチップ１０へ、第１メモリチップ１０から第２メモリチップ２０へ、第２メモリチップ２０から第３メモリチップ３０へ、第３メモリチップ３０から第４メモリチップ４０へ伝送されるクロックイネーブル信号および／またはランク選択信号である。

図７に示す共有ループ接続形態で配置されたメモリシステムの機能ブロック図では、メモリコントローラ５５からメモリモジュール５上のメモリチップ１０・２０・３０・４０へ、第２接続線が異なる方法で接続されている構成が示されている。

図７に示すメモリシステムでは、第２接続線１２は、メモリモジュール５上に、放射状接続形態で配置されている。

さらに別のバージョン（図示せず）によれば、接続の種類は、第２接続線１２の並列接続であってもよい。しかしながら、この並列接続は、メモリモジュール上のピン数が多いという欠点を有している。

さらに、本発明を、放射状接続形態とループ順方向接続形態との組み合わせを有するメモリシステムに適用できる。２つのマスターチップを設けるという可能性もあるし、ＣＡｗＤとｒＤとのための接続線を組み合わせるという可能性もある。例えば、ポイント・ツー・３ポイント接続様式のＣａｗＤとループ順方向接続形態のｒＤとを組み合わせるという可能性もある。さらに、本説明および関連する図６および図７は、ポイント・ツー・ポイント接続として配置されたＣＡｗＤとｒＤバス（第１接続線）とを常に説明し、図示している。しかしながら、当業者は、以下に記す接続の別の種類を認識するであろう。すなわち、
１．）ＣＡｗＤバスに対しては、
メモリチップ１０からのポイント・ツー・ポイント接続、および、
第１メモリチップ１０から他のメモリチップ２０・３０・４０へのポイント・ツー・３ポイント接続を、
２．）ｒＤバスに対しては、
メモリチップを２つのグループに別々に配置でき、各グループは、４ビットのｒＤバス幅を有しており、したがって、メモリコントローラ５４・５５に対しては８ビットのｒＤバスとなるということ、
を認識するであろう。しかしながら、これらの別の接続は、複数の例の１つである。

本発明では、メモリコントローラから、直接、メモリモジュール上のメモリチップの１つへ、独立した第２接続線を設けることが重要である。一方、ＣＡｗＤおよびｒＤ信号ストリームを伝送する第１接続線は、多数の様々な接続形態を有していてもよい。すなわち、ｒＤおよびＣＡｗＤバスの接続形態の詳細は、本発明にとって重要なものではない。

当業者は、上述の説明は、半導体メモリチップにアクセスする方法も含んでいることを容易に認識するであろう。この方法は、第１接続線を、メモリコントローラとメモリモジュール上の半導体メモリチップの少なくとも１つとの間に設ける工程と、第１接続線によって形成されるチャネルを介して、プロトコルに基づく、データおよび命令信号ストリームをメモリコントローラからメモリモジュール上の半導体メモリチップの少なくとも１つへ伝送し、さらに、半導体メモリチップからメモリコントローラへ伝送する工程と、第１接続線とは別に、メモリコントローラから、直接、メモリモジュール上のメモリチップの少なくとも１つへ第２接続線を設ける工程と、データおよび命令信号ストリームとは別に、選択情報を、第２接続線を介して、メモリコントローラからメモリモジュール上のメモリチップの少なくとも１つへ伝送する工程とを含み、上記選択情報に応じて、少なくとも１つのメモリチップの所定の機能がイネーブル／ディスエーブルされる。

本発明のメモリシステムの好ましい実施形態に関する上述の説明では、４つのメモリチップが、各メモリモジュール１〜５に配置されている。したがって、メモリコントローラから少なくとも１つのメモリチップ（例えば、マスターメモリチップ１０（Ｍ））への第２接続線の２ビット接続は、選択情報を２ビット信号として伝送するために十分なものである。

しかしながら、１つのメモリモジュールに４つのメモリチップが配置されているのは、単に一例であり、メモリモジュール上には様々な数のメモリチップを配置することができる。したがって、独立した選択情報のビットの数、すなわち、第２接続線のバスの幅は、伝送される情報の量、メモリモジュール上の利用可能な面積およびピン数に依存しているだけではなく、メモリモジュール上に配置されたメモリチップの数にも依存している。

既述の通り、独立した選択情報は、メモリランク（上記実施形態では、メモリチップの１つを指す）を選択するためのランク選択信号、および／または、メモリチップの別々のクロッキングをイネーブル／ディスエーブルするためのクロックイネーブル信号を含んでいてもよい。したがって、電力消費量を効果的に低減することができる。なぜなら、どのメモリチップをデータ処理モードにし、どのメモリチップを低電力モードにしておく必要があるかを解読することが不要になるからである。

さらに、本発明の好ましい実施形態において言及されたメモリチップは、例えば、伝送速度の高い（例えば、７Ｇｂｉｔ／秒に至る）高速ＤＤＲ−ＤＲＡＭメモリチップを含んでいてもよい。したがって、それぞれ最大２０Ｗに至る電力消費と、関連する熱効果とは、本発明で言及される重要な要素である。

ここでは、具体的な実施形態を図示し、説明してきたが、当業者は、本発明の範囲に反することなく、図示し、説明してきた実施形態を様々な別のおよび／または均等な実施例に置換してもよいことを理解するであろう。本願は、ここで説明した具体的な実施形態の任意の応用または変形例を含むことを意図している。したがって、本発明は、請求項およびその均等物によってのみ制限される。

共有ループ接続形態で配置された従来技術のメモリシステムの第１例を概略的に示す機能ブロック図である。 メモリチップが放射状接続形態で配置されている従来技術のメモリシステムの第２例を概略的に示す機能ブロック図である。 メモリチップが放射状接続形態で配置されている本発明の第１実施形態のメモリシステムの第１バージョンを概略的に示す機能ブロック図である。 メモリチップが放射状接続形態で配置されている本発明の第１実施形態のメモリシステムの第２代替バージョンを概略的に示す機能ブロック図である。 メモリチップが放射状接続形態で配置されている本発明の第１実施形態のメモリシステムの第３代替バージョンを概略的に示す機能ブロック図である。 メモリチップがループ順方向接続形態で配置されている本発明の第２実施形態のメモリシステムの第１バージョンを概略的に示す機能ブロック図である。 メモリチップが共有ルー構成で配置されている本発明の第２実施形態のメモリシステムの代替バージョンを概略的に示す機能ブロック図である。

Claims (29)

1. メモリコントローラと、
   少なくともひとつのメモリモジュールとを備え、
   上記メモリモジュール上には、複数の半導体メモリチップおよび接続線が特定の接続形態で配置されており、
   上記接続線は、第１接続線および第２接続線を備えており、
   上記第１接続線は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、および、当該メモリチップから上記メモリコントローラへ、プロトコルに基づき、データおよび命令信号ストリームを伝送するための伝送チャネルを形成し、
   上記第２接続線は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、独立に直接配線されており、上記データおよび命令信号ストリームとは独立に、選択情報を、上記少なくとも１つのメモリチップへ伝送することを特徴とするメモリシステム。
2. 上記半導体メモリチップは、上記メモリモジュール上において放射状接続形態で配置されており、
   上記少なくとも１つのメモリチップは、専用のマスターメモリチップであり、
   上記第１接続線は、少なくとも上記データおよび命令信号を再送信する機能を有する上記マスターメモリチップにのみ接続されており、
   上記メモリモジュール上の他のメモリチップは、それぞれ上記第１接続線によって上記マスターメモリチップにのみ接続されており、放射状接続形態を形成していることを特徴とする請求項１に記載のメモリシステム。
3. 上記選択情報を伝送する上記第２接続線は、上記メモリコントローラを上記マスターメモリチップにのみ接続していることを特徴とする請求項２に記載のメモリシステム。
4. 上記第２接続線は、さらに、上記マスターメモリチップを他のメモリチップのそれぞれと接続することにより、上記選択情報を上記メモリモジュールに伝送し、
   上記マスターメモリチップは、独立した上記選択情報に対しても再送信機能を有していることを特徴とする請求項３に記載のメモリシステム。
5. 上記選択情報を伝送する上記第２接続線は、上記マスターメモリチップおよび他のすべてのメモリチップを上記メモリコントローラに並列に接続していることを特徴とする請求項２に記載のメモリシステム。
6. 上記半導体メモリチップは、上記メモリモジュール上に、共有ループ接続形態またはループ順方向接続形態で配置されており、
   上記第１接続線は、上記メモリコントローラと、第１メモリチップおよびループの最後のメモリチップとを同一の伝送方向に接続し、
   上記メモリモジュール上のすべてのメモリチップは、少なくとも上記データおよび命令信号を再送信する機能を有しており、各メモリチップは、それぞれ上記第１接続線によって、上記ループにおいて隣接するメモリチップに接続されていることを特徴とする請求項１に記載のメモリシステム。
7. 上記選択情報を伝送する上記第２接続線は、上記メモリモジュール上のすべてのメモリチップを上記メモリコントローラに並列に接続していることを特徴とする請求項６に記載のメモリシステム。
8. 上記選択情報を伝送する上記第２接続線は、上記メモリモジュール上のすべてのメモリチップを上記メモリコントローラに放射状接続形態で接続していることを特徴とする請求項６に記載のメモリシステム。
9. 上記選択情報を伝送する上記第２接続線は、上記メモリコントローラを上記メモリモジュール上のメモリチップに、フライバイ接続形態で接続しており、
   上記第２接続線は、上記メモリコントローラを上記第１メモリチップに接続し、当該第１メモリチップを、上記メモリモジュール上において、最後のメモリチップに至るまで、他のすべてのメモリチップに順に接続し、上記選択情報を同一の伝送方法へ伝送し、
   上記メモリモジュール上の、上記第１メモリチップから最後のメモリチップのひとつ前までのメモリチップは、上記選択情報に対しても再送信機能を有していることを特徴とする請求項６に記載のメモリシステム。
10. 少なくとも４つのメモリチップが上記メモリモジュール上に配されており、
    上記第２接続線は、少なくとも２つの並列な接続線を含んでおり、独立した選択情報を少なくとも２ビット信号として伝送することを特徴とする請求項１に記載のメモリシステム。
11. 上記独立した選択情報は、メモリランクを選択するためのランク選択信号を含んでいることを特徴とする請求項１に記載のメモリシステム。
12. 異なる上記メモリランクは、それぞれ上記メモリチップのひとつを示していることを特徴とする請求項１１に記載のメモリシステム。
13. 上記独立した選択情報は、上記メモリチップの独立したクロッキングをイネーブルおよびディスエーブルするためのクロックイネーブル信号を含んでいることを特徴とする請求項１に記載のメモリシステム。
14. 上記メモリチップは、ＤＤＲ−ＤＲＡＭメモリチップを備えていることを特徴とする請求項１に記載のメモリシステム。
15. メモリコントローラと、少なくともひとつのメモリモジュールとを備え、上記メモリモジュール上には、一定数の半導体メモリチップおよび接続線がそれぞれ特定の接続形態で配置されているメモリシステムにおいて、上記半導体メモリチップにアクセスする方法であって、
    上記メモリコントローラと上記メモリモジュール上の少なくとも１つの半導体メモリチップとの間に第１接続線を設ける工程と、
    上記第１接続線によって形成されるチャネルを介して、プロトコルに基づく、データおよび命令信号ストリームを、上記メモリコントローラから上記メモリモジュール上の少なくとも１つの半導体メモリチップへ、および、当該半導体メモリチップから上記メモリコントローラへそれぞれ伝送する工程と、
    上記第１接続線とは別に、第２接続線を、上記メモリコントローラから、直接、上記メモリモジュール上の少なくとも１つのメモリチップへ設ける工程と、
    上記データおよび命令信号ストリームとは別に、選択情報を、上記第２接続線を介して、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ伝送する工程とを含み、
    上記選択情報に応じて、上記少なくとも１つのメモリチップが有する所定の機能がイネーブル/ディスエーブルされることを特徴とする方法。
16. 上記半導体メモリチップは、上記メモリモジュール上において放射状接続形態で配置されており、
    上記少なくとも１つのメモリチップを専用のマスターメモリチップとして設け、当該マスターメモリチップに、少なくとも上記データおよび命令信号を再送信する機能を付与する工程と、
    上記第１接続線を上記メモリコントローラから上記マスターメモリチップへ接続し、かつ当該第１接続線を上記マスターメモリチップから上記メモリモジュール上の他のメモリチップへ放射状接続形態で接続する工程とをさらに含むことを特徴とする請求項１５に記載の方法。
17. 上記選択情報を伝送するために、上記第２接続線を上記メモリコントローラから上記マスターメモリチップへのみ接続する工程をさらに含むことを特徴とする請求項１６に記載の方法。
18. 上記独立した選択信号を伝送するために、上記第２接続線は、さらに上記マスターメモリチップから上記メモリモジュール上の他のメモリチップへそれぞれ配線されており、
    上記マスターメモリチップの再送信機能は、上記選択信号を再送信するためにも付与されていることを特徴とする請求項１７に記載の方法。
19. 上記第２接続線は、上記マスターメモリチップと他のすべてのメモリチップとを上記メモリコントローラに並列に接続し、
    上記選択情報は、上記メモリコントローラから上記メモリモジュール上のすべてのメモリチップへ並列に伝送されることを特徴とする請求項１６に記載の方法。
20. 上記半導体メモリチップは、上記メモリモジュール上において共有ループまたはループ順方向接続形態で配置されており、
    上記第１接続線は、上記メモリコントローラを上記ループの第１メモリチップおよび最後のメモリチップへ同一の伝送方向で接続し、
    上記メモリモジュール上のすべてのメモリチップに、少なくとも上記データおよび命令信号を再送信するための再送信機能を付与する工程をさらに含み、
    上記メモリモジュール上の各メモリチップは、上記第１接続線によって、上記ループにおいて隣接するメモリチップにそれぞれ接続されることを特徴とする請求項１５に記載の方法。
21. 上記メモリモジュール上のすべてのメモリチップを、上記メモリコントローラに並列に接続する上記第２接続線を設ける工程と、
    上記第２接続線を介して上記選択情報を、上記メモリコントローラから上記メモリモジュール上のすべてのメモリチップへ並列に伝送する工程とを含むことを特徴とする請求項２０に記載の方法。
22. 上記第２接続線は、すべての上記メモリチップを、放射状接続形態で接続するために上記メモリモジュール上に配されており、
    放射状接続形態で配されている上記第２接続線を介して上記選択情報を、上記メモリコントローラから上記メモリモジュール上のすべてのメモリチップへ伝送する工程を含むことを特徴とする請求項２０に記載の方法。
23. 上記メモリコントローラを上記メモリモジュール上のメモリチップにフライバイ接続形態で接続する第２接続線を設ける工程をさらに含み、
    上記選択情報は、上記メモリコントローラから第１メモリチップへ、および、当該第１メモリチップから、最後のメモリチップまでの上記メモリモジュール上の他のすべてのメモリチップへ同一の伝送方法で伝送され、
    上記メモリモジュール上の、上記第１メモリチップから最後のメモリチップのひとつ前のメモリチップまでのメモリチップに、上記選択情報も再送信する再送信機能を付与する工程をさらに含むことを特徴とする請求項２０に記載の方法。
24. 少なくとも４つのメモリチップが上記メモリモジュール上に配されており、
    上記第２接続線は、少なくとも２つの並列な第２接続線として配線されており、
    上記選択情報を少なくとも２ビット信号として伝送する工程を含むことを特徴とする請求項１５に記載の方法。
25. メモリコントローラと、少なくともひとつのメモリモジュールとを備え、上記メモリモジュール上には、一定数の半導体メモリチップおよび接続線がそれぞれ特定の接続形態で配置されているメモリシステムにおいて、上記半導体メモリチップにアクセスする方法であって、
    上記メモリコントローラと上記メモリモジュール上の少なくとも１つの半導体メモリチップとの間に第１接続線を設ける工程と、
    上記第１接続線によって形成されるチャネルを介して、プロトコルに基づく、データおよび命令信号ストリームを、上記メモリコントローラから上記メモリモジュール上の少なくとも１つの半導体メモリチップへ、および、当該半導体メモリチップから上記メモリコントローラへそれぞれ伝送する工程と、
    上記第１接続線とは別に、第２接続線を、上記メモリコントローラから、直接、上記メモリモジュール上の少なくとも１つのメモリチップへ設ける工程と、
    上記データおよび命令信号ストリームとは別に、選択情報を、上記第２接続線を介して、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ伝送する工程とを含み、
    上記選択情報に応じて、上記少なくとも１つのメモリチップが有する所定の機能がイネーブル/ディスエーブルされ、
    上記選択情報は、上記メモリモジュール上のメモリランクを選択するためのランク選択信号として伝送されることを特徴とする方法。
26. 異なる上記ランク選択信号は、それぞれ上記メモリチップのひとつを示していることを特徴とする請求項２５に記載の方法。
27. 上記選択情報は、上記メモリチップの独立したクロッキングをイネーブルおよびディスエーブルするためのクロックイネーブル信号を伝送することを特徴とする請求項１５に記載の方法。
28. 上記メモリチップは、ＤＤＲ−ＤＲＡＭメモリチップとして設けられていることを特徴とする請求項１５に記載の方法。
29. メモリコントローラと、
    少なくともひとつのメモリモジュールとを備え、
    上記メモリモジュール上には、複数の半導体メモリチップおよび接続線が特定の接続形態で配置されており、
    上記接続線は、第１接続手段および第２接続手段を備えており、
    上記第１接続手段は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、および、当該メモリチップから上記メモリコントローラへ、プロトコルに基づき、データおよび命令信号ストリームを伝送するための伝送チャネルを形成し、
    上記第２接続手段は、上記メモリコントローラから上記メモリモジュール上の少なくとも１つのメモリチップへ、独立に直接配線されており、上記データおよび命令信号ストリームとは独立に、選択情報を、上記少なくとも１つのメモリチップへ伝送することを特徴とするメモリシステム。

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