JP2011165240A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルを駆動するドライバをメモリセルアレイ下に配置する。
【解決手段】メモリセルＭＣの書き込み時にプログラム電圧ＶＵＸをメモリセルＭＣに印加する書き込みドライバ１７を３次元メモリセルアレイＭＣＡ下に分散して配置し、プログラム電圧ＶＵＸを書き込みドライバ１７にて発生させる制御を行うプログラム電圧制御回路２７を３次元メモリセルアレイＭＣＡの周辺に配置する。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に、ワード線またはビット線を駆動するドライバを３次元メモリセルアレイ下に分散配置する方法に適用して好適なものである。

クロスポイント型メモリやＮＡＮＤ型フラッシュメモリなどでは、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成するために、積層型メモリが注目されている。このような積層型メモリでは、チップサイズを縮小するために、センスアンプやデコーダがメモリセルアレイ下に配置されることがある（非特許文献１）。

しかしながら、従来の積層型メモリでは、メモリセルを駆動するドライバは、メモリセルアレイの周辺部に配置されている。このため、ドライバの負荷が大きいと、ドライバの面積が増大し、チップサイズの増大を招くという問題があった。

Ｍａｒｋ Ｊｏｈｎｓｏｎ，Ａｌｉ Ａｌ−Ｓｈａｍｍａ，Ｄｅｒｅｋ Ｂｏｓｃｈ， Ｍａｔｔｈｅｗ Ｃｒｏｗｌｅｙ，Ｍｉｃｈａｅｌ Ｆａｒｍｗａｌｄ，Ｌｕｃａ Ｆａｓｏｌｉ，Ａｌｐｅｒ Ｉｌｋｂａｈａｒ，Ｂｅｎｄｉｋ Ｋｌｅｖｅｌａｎｄ，Ｔｈｏｍａｓ Ｌｅｅ，Ｔｚ−ｙｉ Ｌｉｕ，Ｑｕａｎｇ Ｎｇｕｙｅｎ，Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ，Ｋｅｎｎｅｔｈ Ｓｏ ａｎｄ Ｔｙｌｅｒ Ｔｈｏｒｐ，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３８， ＮＯ． １１， ＮＯＶＥＭＢＥＲ ２００３，‘５１２−Ｍｂ ＰＲＯＭ Ｗｉｔｈ ａ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙ ｏｆＤｉｏｄｅ／Ａｎｔｉｆｕｓｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ’

本発明の目的は、メモリセルを駆動するドライバをメモリセルアレイ下に配置することが可能な半導体記憶装置を提供することである。

本発明の一態様によれば、メモリセルが３次元的に配置された３次元メモリセルアレイと、前記３次元メモリセルアレイ下に分散して配置され、前記メモリセルの書き込み時に第１のプログラム電圧を前記メモリセルに印加する書き込みドライバと、前記３次元メモリセルアレイの周辺に配置され、前記第１のプログラム電圧を前記書き込みドライバにて発生させる制御を行う第１のプログラム電圧制御回路とを備えることを特徴とする半導体記憶装置を提供する。

本発明によれば、メモリセルを駆動するドライバをメモリセルアレイ下に配置することが可能となる。

図１（ａ）は、本発明の一実施形態に係る半導体記憶装置のレイアウト構成を示す平面図、図１（ｂ）は、図１（ａ）のベイのレイアウト構成を示す平面図、図１（ｃ）は、図１（ｂ）のブロックのレイアウト構成をメモリセルアレイの配置位置と対応させて示す斜視図である。 図２は、図１のメモリセルアレイの概略構成を示す回路図である。 図３は、メモリセルの書き込み時に選択セルおよび非選択セルに印加される電圧を示す図である。 図４は、図３のプログラム電圧ＶＷＲ、ＶＵＸを発生するプログラム電圧発生回路の概略構成を示すブロック図である。 図５は、図１（ａ）の切替スイッチの配置例を概略的に示す平面図である。 図６は、センスポイントの位置依存性を示す図である。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

図１（ａ）は、本発明の一実施形態に係る半導体記憶装置のレイアウト構成を示す平面図、図１（ｂ）は、図１（ａ）のベイのレイアウト構成を示す平面図、図１（ｃ）は、図１（ｂ）のブロックのレイアウト構成をメモリセルアレイの配置位置と対応させて示す斜視図である。
図１において、半導体チップ１には、セルアレイ領域ＲＹ１および周辺領域ＲＹ２が設けられている。ここで、セルアレイ領域ＲＹ１はベイ３ごとに区画され、ベイ３の両側には、ブロック選択を行うグローバルロウデコーダ２が配置されている。なお、図１の例では、８個のベイ３が設けられている。

各ベイ３はストライプごとに分割され、各ストライプには複数のブロック１１が配列されている。なお、図１の例では、３２個のブロック１１がストライプごとに設けられている。

ここで、各ブロック１１には、ビット線ＢＬを選択するビット線ドライバ１２、ワード線ＷＬを選択するワード線ドライバ１４、メモリセルが読み出された信号に基づいてメモリセルに記憶されているデータを検出するセンスアンプ１６、メモリセルの書き込み時にプログラム電圧ＶＵＸを非選択セルに印加する書き込みドライバ１７、メモリセルの書き込み時にプログラム電圧ＶＷＲを選択セルに印加するチャージポンプ回路１９およびセンスアンプ１６を全てのビット線ＢＬに行渡らせるカラムマルチプレクサ２０が設けられている。

また、セルアレイ領域ＲＹ１では、３次元メモリセルアレイＭＣＡが半導体チップ１上に配置されている。３次元メモリセルアレイＭＣＡには、メモリセルアレイＭＡが複数積層されている。メモリセルアレイＭＡには、ワード線ＷＬがロウ方向に形成され、ビット線ＢＬがカラム方向に形成されている。なお、３次元メモリセルアレイＭＣＡは、例えば、８３２０本のワード線ＷＬおよび２１７６本のビット線ＢＬを有するメモリセルアレイＭＡをブロック１１ごとに８層分設けることができる。

そして、３次元メモリセルアレイＭＣＡ下に複数のブロック１１が配列されることで、ビット線ドライバ１２、ワード線ドライバ１４、センスアンプ１６、書き込みドライバ１７、チャージポンプ回路１９およびカラムマルチプレクサ２０が３次元メモリセルアレイＭＣＡ下に分散して配置されている。

また、周辺領域ＲＹ２には、ロウまたはカラムの信号を出力するストライプバッファ４、外部に出力されるデータをページ単位で記憶するページレジスタ５、書き込みドライバ１７やチャージポンプ回路１９などの制御を行うアナログ回路６、切替スイッチ１０などの制御を行う制御回路７、カラム用の冗長回路８、外部と信号や電源のやり取りを行うパッド電極９および書き込みドライバ１７にて印加されるプログラム電圧ＶＵＸの検出位置を切り替える切替スイッチ１０が配置されている。なお、制御回路７は、書き込みが行われる選択セルの位置に基づいて切替スイッチ１０を制御することができる。例えば、切替スイッチ１０をベイ３ごとに配置し、プログラム電圧ＶＵＸの検出位置がアクティブになるベイ３の近傍にくるように切替スイッチ１０を制御することができる。

図２は、図１のメモリセルアレイの概略構成を示す回路図である。
図２において、図１のメモリセルアレイＭＡには、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。そして、同一ロウのメモリセルＭＣの一端は同一のワード線ＷＬに接続され、同一カラムのメモリセルＭＣの他端は同一のビット線ＢＬに接続されている。

ここで、メモリセルＭＣとしては、可変抵抗素子Ｒと非オーミック素子Ｄとの直列回路を用いることができる。非オーミック素子Ｄとしては、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造またはＳＩＳ構造（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）を用いることができる。例えば、非オーミック素子ＤとしてＰＩＮダイオードを用いる場合、非オーミック素子Ｄの材料は、例えば、多結晶シリコン膜を用いることができる。なお、非オーミック素子Ｄは、選択セルの可変抵抗素子Ｒに順バイアスが印加された場合、非選択セルに逆バイアスが印加された場合においても、非選択セルの可変抵抗素子Ｒに逆バイアスが印加されるのを防止することができる。

可変抵抗素子Ｒは、例えば、少なくとも２種類の陽イオン元素を有する複合化合物から構成することができる。具体的には、スピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）、ぺロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成することができる。

図３は、メモリセルの書き込み時に選択セルおよび非選択セルに印加される電圧を示す図である。
図３において、メモリセルの書き込み時において、図１の書き込みドライバ１７ではプログラム電圧ＶＵＸ、ＶＵＢが発生され、図１のチャージポンプ回路１９ではプログラム電圧ＶＷＲが発生される。そして、ワード線ドライバ１４にて選択されたワード線ＷＬに低電圧ＶＳＳが印加され、ワード線ドライバ１４にて選択されてないワード線ＷＬに書き込みドライバ１７を介してプログラム電圧ＶＵＸが印加される。また、ビット線ドライバ１２にて選択されたビット線ＢＬにチャージポンプ回路１９を介してプログラム電圧ＶＷＲが印加され、ビット線ドライバ１２にて選択されてないビット線ＢＬに書き込みドライバ１７を介してプログラム電圧ＶＵＢが印加される。

なお、プログラム電圧ＶＷＲの値はプログラム電圧ＶＵＸの値より大きく、プログラム電圧ＶＵＸの値はプログラム電圧ＶＵＢの値より大きく、プログラム電圧ＶＵＢの値は低電圧ＶＳＳの値より大きくすることができる。また、プログラム電圧ＶＵＸは、プログラム電圧ＶＷＲを降下させることにより生成することができる。

この結果、選択ロウおよび選択カラムに接続された選択セルＭＣ１には、プログラム電圧ＶＷＲと低電圧ＶＳＳとの差分が印加され、選択セルＭＣ１に書き込みが行われる。
一方、非選択ロウおよび非選択カラムに接続された非選択セルＭＣ２には、プログラム電圧ＶＵＸとプログラム電圧ＶＵＢとの差分が印加され、非選択セルＭＣ２の書き込みが禁止される。
また、非選択ロウおよび選択カラムに接続された非選択セルＭＣ３には、プログラム電圧ＶＷＲとプログラム電圧ＶＵＸとの差分が印加され、非選択セルＭＣ３の書き込みが禁止される。
また、選択ロウおよび非選択カラムに接続された非選択セルＭＣ４には、プログラム電圧ＶＵＢと低電圧ＶＳＳとの差分が印加され、非選択セルＭＣ４の書き込みが禁止される。

図４は、図３のプログラム電圧ＶＷＲ、ＶＵＸを発生するプログラム電圧発生回路の概略構成を示すブロック図である。
図４において、プログラム電圧発生回路３９には、チャージポンプ回路１９およびプログラム電圧制御回路２９が設けられている。プログラム電圧発生回路３７には、書き込みドライバ１７およびプログラム電圧制御回路２７が設けられている。なお、プログラム電圧制御回路２７、２９は、図１のアナログ回路６に設けることができる。また、チャージポンプ回路１９および書き込みドライバ１７は、図１のブロック１１ごとに３次元メモリセルアレイＭＣＡ下に分散配置することができる。

ここで、書き込みドライバ１７には、プログラム電圧ＶＵＸを生成するＰチャンネル電界効果トランジスタ２４が設けられている。プログラム電圧制御回路２９には、抵抗Ｒ１、Ｒ２、コンパレータ２１、ＶＣＯバイアス回路２２および電圧制御発振器２３が設けられている。プログラム電圧制御回路２７には、抵抗Ｒ３、Ｒ４およびコンパレータ２５が設けられている。

そして、抵抗Ｒ１、Ｒ２は互いに直列接続され、抵抗Ｒ１、Ｒ２の接続点はコンパレータ２１の一方の入力端子に接続されている。コンパレータ２１の出力は電圧制御発振器２３に接続され、電圧制御発振器２３の出力はチャージポンプ回路１９に接続されている。また、チャージポンプ回路１９の出力は、抵抗Ｒ１を介してコンパレータ２１の一方の入力端子に接続されるとともに、Ｐチャンネル電界効果トランジスタ２４のソースに接続されている。

また、抵抗Ｒ３、Ｒ４は互いに直列接続され、抵抗Ｒ３、Ｒ４の接続点はコンパレータ２５の一方の入力端子に接続されている。コンパレータ２５の出力はＰチャンネル電界効果トランジスタ２４のゲートに接続され、Ｐチャンネル電界効果トランジスタ２４のドレインは抵抗Ｒ３を介してコンパレータ２５の一方の入力端子に接続されている。

そして、チャージポンプ回路１９にて生成されたプログラム電圧ＶＷＲは抵抗Ｒ１、Ｒ２にて分圧され、その分圧電圧がコンパレータ２１にてバンドギャップレファレンス電圧Ｖ_ＢＧと比較され、その比較結果が電圧制御発振器２３に出力される。そして、電圧制御発振器２３において、電圧制御発振器２３からの出力に応じてクロック信号ＣＬＫの周波数が制御され、そのクロック信号ＣＬＫに従ってチャージポンプ回路１９が駆動されることで、プログラム電圧ＶＷＲの分圧電圧がバンドギャップレファレンス電圧Ｖ_ＢＧと一致するように制御される。

チャージポンプ回路１９にて生成されたプログラム電圧ＶＷＲは、Ｐチャンネル電界効果トランジスタ２４のソースに供給され、Ｐチャンネル電界効果トランジスタ２４にて降下されることで、プログラム電圧ＶＵＸが生成される。そして、Ｐチャンネル電界効果トランジスタ２４にて生成されたプログラム電圧ＶＵＸは抵抗Ｒ３、Ｒ４にて分圧され、その分圧電圧がコンパレータ２５にてバンドギャップレファレンス電圧Ｖ_ＢＧと比較され、その比較結果がＰチャンネル電界効果トランジスタ２４のゲートに出力される。そして、コンパレータ２５の出力に従ってＰチャンネル電界効果トランジスタ２４のゲート電位が制御されることで、プログラム電圧ＶＵＸの分圧電圧がバンドギャップレファレンス電圧Ｖ_ＢＧと一致するように制御される。

ここで、チャージポンプ回路１９および書き込みドライバ１７をブロック１１ごとに分散させることにより、ビット線ドライバ１２、ワード線ドライバ１４およびセンスアンプ１６が３次元メモリセルアレイＭＣＡ下に配置することを可能としつつ、チャージポンプ回路１９および書き込みドライバ１７を３次元メモリセルアレイＭＣＡ下に配置することができる。このため、３次元メモリセルアレイＭＣＡ全体のワード線ＷＬおよびビット線の容量が大きいために、これらのワード線ＷＬおよびビット線を駆動するドライバの面積が増大する場合においても、このようなドライバを周辺領域ＲＹ２に配置する必要がなくなることから、チップサイズを小さくすることができる。

図５は、図１（ａ）の切替スイッチの配置例を概略的に示す平面図である。
図５において、図１の切替スイッチ１０として、切替スイッチＳＷ１〜ＳＷ３が設けられている。なお、切替スイッチＳＷ１〜ＳＷ３は、例えば、ベイ８ごとに設けることができる。あるいは、切替スイッチＳＷ１〜ＳＷ３は、ストライプごとに設けるようにしてもよいし、ブロック１１ごとに設けるようにしてもよい。

ここで、例えば、切替スイッチＳＷ１には、インバータ３１、Ｎチャンネル電界効果トランジスタ３２およびＰチャンネル電界効果トランジスタ３３が設けられ、トランスファーゲートが構成されている。

また、プログラム電圧ＶＵＸをワード線ＷＬに印加するＰチャンネル電界効果トランジスタ２４がブロック１１ごとに設けられ、Ｐチャンネル電界効果トランジスタ２４のソースは、選択スイッチＳＷをそれぞれ介してチャージポンプ回路１９の出力に接続されている。なお、選択スイッチＳＷは、図１のワード線ドライバ１４に設けることができる。

そして、ベイ８のうちのいずれかがアクティブにされ、そのアクティブにされたベイ８に含まれるメモリセルＭＣに書き込みが行われるものとする。この場合、そのベイ８に対応して配置された切替スイッチＳＷ１〜ＳＷ３がオンされることで、そのベイ３の近傍のワード線ＷＬのみがコンパレータ２５に接続され、プログラム電圧ＶＵＸの検出位置Ｐ１〜Ｐ３がそのベイ３の近傍に設定される。

また、非選択ロウのワード線ＷＬが選択スイッチＳＷにて選択され、その非選択ロウのワード線ＷＬにＰチャンネル電界効果トランジスタ２４を介してプログラム電圧ＶＵＸが印加される。また、アクティブにされたベイ８に対応する選択ロウのワード線ＷＬには、チャージポンプ回路１９を介してプログラム電圧ＶＷＲが印加される。

そして、切替スイッチＳＷ１〜ＳＷ３にて設定された検出位置Ｐ１〜Ｐ３のプログラム電圧ＶＵＸは、図４の抵抗Ｒ３、Ｒ４にて分圧され、その分圧電圧がコンパレータ２５にて参照電圧Ｖｒｅｆと比較される。なお、参照電圧Ｖｒｅｆとしては、例えば、バンドギャップレファレンス電圧Ｖ_ＢＧを用いることができる。そして、コンパレータ２５の出力に従ってＰチャンネル電界効果トランジスタ２４のゲート電位が制御されることで、検出位置Ｐ１〜Ｐ３でのプログラム電圧ＶＵＸの分圧電圧が参照電圧Ｖｒｅｆと一致するように制御される。

ここで、書き込みが行われるメモリセルＭＣの位置に応じてプログラム電圧ＶＵＸの検出位置Ｐ１〜Ｐ３を切り替えることにより、書き込みドライバ１７が分散配置されている場合においても、書き込みが行われるメモリセルＭＣの近傍のプログラム電圧ＶＵＸを参照電圧Ｖｒｅｆと比較させることができ、プログラム電圧ＶＵＸの精度を向上させることができる。

図６は、センスポイントの位置依存性を示す図である。
図６（ａ）において、セルアレイ領域ＲＹ１の最も下のｂ点の位置にあるベイ３に書き込みを行う選択セルがあるものとする。この場合、ｂ点の位置にあるベイ３の非選択セルには逆バイアスが印加され、オフリーク電流が流れるため、ベイ３は電流源として作用し、電圧降下が発生する。例えば、１個のメモリセルＭＣに４０ｐＡのオフリーク電流が流れるとすると、例えば、ブロック１１（例えば、４Ｋ×８Ｋ）単位では、１．２ｍＡのオフリーク電流が流れ、比較的大きな電圧降下が発生する。

ここで、セルアレイ領域ＲＹ１の中央のａ点の位置に検出位置Ｐ２が設定されているものとすると、プログラム電圧ＶＵＸがｂ点の位置にあるベイ３の電流源に引きずられて降下した場合においても、降下前のプログラム電圧ＶＵＸがコンパレータ２５にて参照電圧Ｖｒｅｆと比較される。このため、図６（ｃ）のＰ２に示すように、ｂ点の位置にあるベイ３のプログラム電圧ＶＵＸが参照電圧Ｖｒｅｆに満たなくなり、誤書き込みが発生する恐れある。

一方、図６（ｂ）において、セルアレイ領域ＲＹ１の最も下のｂ点の位置に検出位置Ｐ３が設定されているものとすると、プログラム電圧ＶＵＸがｂ点の位置にあるベイ３の電流源に引きずられて降下した場合においても、降下後のプログラム電圧ＶＵＸをコンパレータ２５にて参照電圧Ｖｒｅｆと比較させることができる。このため、図６（ｃ）のＰ３に示すように、ｂ点の位置にあるベイ３のプログラム電圧ＶＵＸを参照電圧Ｖｒｅｆと一致させることができ、誤書き込みを防止することができる。

ＲＹ１ セルアレイ領域、ＲＹ２ 周辺領域、１ 半導体チップ、２ グローバルロウデコーダ、３ ベイ、４ ストライプバッファ、５ ページレジスタ、６ アナログ回路、７ 制御回路、８ 冗長回路、９ パッド電極、１０ 切替スイッチ、１１ ブロック、１２ ビット線ドライバ、１４ ワード線ドライバ、１６ センスアンプ、１７ 書き込みドライバ、１９ チャージポンプ回路、２０ カラムマルチプレクサ、ＭＡ メモリセルアレイ、ＭＣＡ ３次元メモリセルアレイ、ＷＬ ワード線、ＢＬ ビット線、ＭＣ メモリセル、Ｒ 可変抵抗素子、Ｄ 非オーミック素子、Ｒ１〜Ｒ４ 抵抗、２１、２５ コンパレータ、２２ ＶＣＯバイアス回路、２３ 電圧制御発振器、２４、３３ Ｐチャンネル電界効果トランジスタ、２７、２９ プログラム電圧制御回路、ＳＷ 選択スイッチ、ＳＷ１〜ＳＷ３ 切替スイッチ、３１ インバータ、３２ Ｎチャンネル電界効果トランジスタ、３７、３９ プログラム電圧発生回路

Claims (10)

1. メモリセルが３次元的に配置された３次元メモリセルアレイと、
   前記３次元メモリセルアレイ下に分散して配置され、前記メモリセルの書き込み時に第１のプログラム電圧を前記メモリセルに印加する書き込みドライバと、
   前記３次元メモリセルアレイの周辺に配置され、前記第１のプログラム電圧を前記書き込みドライバにて発生させる制御を行う第１のプログラム電圧制御回路とを備えることを特徴とする半導体記憶装置。
2. 前記第１のプログラムは、選択セルの書き込み時に非選択セルに印加されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記３次元メモリセルアレイ下に分散して配置され、前記メモリセルの書き込み時に前記選択セルに第２のプログラム電圧を印加するチャージポンプ回路と、
   前記３次元メモリセルアレイの周辺に配置され、前記第２のプログラム電圧を前記チャージポンプ回路にて発生させる制御を行う第２のプログラム電圧制御回路とを備えることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記書き込みドライバは、前記第２のプログラム電圧を降圧させることにより、前記第１のプログラム電圧を発生することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１のプログラム電圧制御回路は、前記書き込みドライバにて印加される第１のプログラム電圧を参照電圧と比較するコンパレータを備え、前記コンパレータの出力に基づいて前記書き込みドライバを制御することを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
6. 前記コンパレータにて比較される前記第１のプログラム電圧の検出位置を切り替える切替スイッチを備えることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記切替スイッチはトランスファーゲートであることを特徴とする請求項６に記載の半導体記憶装置。
8. 書き込みが行われる選択セルの位置に基づいて前記切替スイッチを制御する制御回路を備えることを特徴とする請求項６または７に記載の半導体記憶装置。
9. 前記制御回路は、前記３次元メモリセルアレイを区画するベイごとに前記切替スイッチを制御することを特徴とする請求項８に記載の半導体記憶装置。
10. 前記３次元メモリセルアレイの下層は複数のブロックに区画され、前記書き込みドライバは前記ブロックごとに配置されていることを特徴とする請求項１に記載の半導体記憶装置。

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