KR102387871B1 - 적층 메모리 다이와 데이터 통신 - Google Patents
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Abstract
적층 메모리 다이와 데이터를 통신하기 위한 방법, 시스템 및 디바이스가 설명된다. 제 1 반도체 다이는 1 비트의 데이터를 나타내는 2 개의 신호 레벨을 포함하는 바이너리-심볼 신호를 사용하여 외부 컴퓨팅 디바이스와 통신할 수 있다. 반도체 다이는 서로 적층될 수 있고 바이너리-심볼 신호에 기초하여 생성된 내부 신호를 릴레이하기 위한 내부 상호 접속(예를 들어, 관통 실리콘 비아)를 포함할 수 있다. 내부 신호는 1 비트 초과의 데이터를 나타내기 위해 3 개 이상의 레벨을 포함하는 변조 방식을 사용하여 변조된 멀티 심볼 신호일 수 있다. 멀티-레벨 심볼 신호는 내부 상호 접속을 단순화할 수 있다. 제 2 반도체 다이는 멀티-레벨 심볼 신호를 수신하고 제 2 반도체 다이 위에 위치한 반도체 다이로 재전송하도록 구성될 수 있다.
Description
관련 출원(들)과의 상호 인용
본 특허 출원은 "적층 다이를 포함하는 단순화된 패키징"을 명칭으로 2018년 9월 25일자로 출원된 하스번(Hasbun) 등의 PCT 출원 번호 PCT/US2018/052705의 우선권을 주장하고, 이는 "적층 메모리 다이와 데이터 통신"을 명칭으로 2018년 5월 11일자로 출원된 하스번 등의 미국 특허출원 제15/977,818호의 우선권을 주장하며, 이는 "적층 다이를 포함하는 단순화된 패키징"을 명칭으로 2017년 10월 2일자로 출원된 하스번 등의 미국 가특허출원 제62/567,021호의 이익 및 우선권을 주장하는 바, 이들 각각은 양수인에게 양도되었으며 그 전체가 참고로 본원에 명시적으로 인용된다.
하기 내용은 일반적으로 메모리 디바이스에서 시그널링(signaling)을 사용하는 것에 관한 것이다. 메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스와 관련된 정보를 저장하는데 널리 사용된다. 정보는 메모리 셀의 상이한 상태를 프로그래밍함으로써 저장된다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예를 들어 FeRAM은 외부 전원이 없는 경우에도 장기간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 구조를 사용할 수 있지만, 저장 디바이스로서 강유전성 커패시터를 사용하기 때문에 비-휘발성 특성을 가질 수 있다.
일반적으로, 메모리 디바이스의 개선은 다른 메트릭(metric) 중에서 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다.
도 1은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 2는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 3은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 4는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 다이어그램의 예를 예시한다.
도 5는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 다이어그램의 예를 예시한다.
도 6은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 7은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 8은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 9는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 10은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 11은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 12는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 13은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 14는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 15는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형(waveform)의 다이어그램의 예를 예시한다.
도 16은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형의 다이어그램의 예를 예시한다.
도 17은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형의 다이어그램의 예를 예시한다.
도 18은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 19는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 20은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 21은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 22는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 23은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 디바이스의 다이어그램을 예시한다.
도 24는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 제어기를 포함하는 시스템의 다이어그램을 예시한다.
도 25 내지 도 28은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 방법을 예시한다.
도 2는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 3은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 4는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 다이어그램의 예를 예시한다.
도 5는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 다이어그램의 예를 예시한다.
도 6은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 7은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 8은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 9는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 10은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 11은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 12는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 13은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 14는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 회로의 예를 예시한다.
도 15는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형(waveform)의 다이어그램의 예를 예시한다.
도 16은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형의 다이어그램의 예를 예시한다.
도 17은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 파형의 다이어그램의 예를 예시한다.
도 18은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 19는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 20은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 디바이스의 예를 예시한다.
도 21은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 22는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 프로세스 흐름도의 예를 예시한다.
도 23은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 디바이스의 다이어그램을 예시한다.
도 24는 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 메모리 제어기를 포함하는 시스템의 다이어그램을 예시한다.
도 25 내지 도 28은 본 발명의 예에 따른 적층 메모리 다이와의 데이터 통신을 지원하는 방법을 예시한다.
메모리 시스템은 서로에 대해 적층된 여러 반도체 다이를 포함하는 반도체 패키지와 전기적으로 연결된 컴퓨팅 디바이스 또는 호스트를 포함할 수 있다. 반도체 다이는 동일하거나 상이한 메모리 기술, 예를 들어 DRAM, Not-AND(NAND), FeRAM, PCM(예를 들어, 3-D XPoint™또는 이들의 조합을 사용하는 메모리 다이일 수 있다. 일부 경우에, 다른 다이는 스택에서의 다른 다이와는 다른 메모리 기술을 사용할 수 있다. 일부 예에서, 컴퓨팅 디바이스는 반도체 패키지 외부에 있을 수 있고 제 1 신호 경로를 통해 반도체 패키지의 구성요소와 정보를 교환할 수 있다. 제 1 신호 경로를 통해 교환되는 정보는 1 비트의 데이터를 나타내기 위해 2 개의 심볼(예를 들어, 2 개의 전압 레벨)을 포함하는 변조 방식으로 인코딩된 바이너리-심볼 신호일 수 있다.
일부 예에서, 제 1 다이는 컴퓨팅 디바이스와 정보를 교환하도록 구성될 수 있다. 제 1 다이는 컴퓨팅 디바이스로부터 바이너리-심볼 신호를 수신하고, 1 비트 초과의 데이터를 나타내기 위해 3 개 이상의 심벌을 포함하는 변조 방식으로 인코딩된 멀티 심볼 신호를 생성할 수 있다. 일부 경우에, 멀티-심볼 신호는 적어도 3 개의 전압 레벨(예를 들어, PAM4 신호)을 갖는 펄스 진폭 변조(PAM) 신호일 수 있다. 제 1 다이는 반도체 패키지 내부의 제 2 신호 경로를 통해 멀티-심볼 신호를 그 안의 다른 메모리 다이로 보낼 수 있다. 메모리 다이는 정보를 추출하기 위해 멀티-심볼 신호를 수신 및 디코딩하는 수신기(receiver)를 포함할 수 있다. 제 1 다이는 또한 칩 인에이블(Chip Enable, CE) 신호를 다른 메모리 다이로 보내 타겟 메모리 다이를 지정하여 멀티-심볼 신호를 수신할 수 있다. CE 신호는 또한 일부 경우에 멀티-심볼 신호로 변조될 수 있다.
멀티-심볼 신호가 1 비트 초과의 데이터 비트를 나타낼 수 있기 때문에 반도체 패키지 내부에서 멀티-심볼 신호를 사용하는 것은 2개의 다이 사이의 내부 상호 접속을 단순화할 수 있다. 일부 경우에, 내부 상호 접속은 관통-실리콘 비아(through-silicon via, TSV)를 포함할 수 있다. 반도체 패키지에서의 하나 이상의 다이는 멀티-레벨 신호를 릴레이하기 위해 다수의 TSV를 포함할 수 있다. 멀티-심볼 신호(예를 들어, PAM4 신호)를 이용하는 것은 다수의 TSV를 감소(예를 들어, 바이너리-심볼 신호를 이용하는 것과 관련된 TSV의 수와 비교할 때 TSV의 수를 감소)시킬 수 있고, 따라서 메모리 다이에서 TSV에 의해 점유되는 면적뿐만 아니라 TSV와 관련된 다양한 기생 구성요소(예를 들어, 저항 및 커패시턴스)을 감소시킬 수 있다. 다이 면적 및 기생 구성요소의 이러한 감소는 메모리 시스템을 개선하는데 유리할 수 있다.
적층된 메모리 다이의 수가 증가함에 따라, 멀티-심볼 신호는, 수신 메모리 다이(예를 들어, 스택의 최고)가 멀티 심볼 신호를 성공적으로 디코딩할 수 없도록 내부 상호 접속(예를 들어, TSV)을 포함하는 신호 전송 라인을 통해 저하될 수 있다. 일부 경우에, 지터(jitter), 왜곡 및 감소된 진폭과 결합된 확장된 상승 및 하강 시간이 멀티-심볼 신호의 저하에 기여할 수 있다. 따라서, 멀티 심볼 신호의 리피터(repeater)가 추가되어, 리피터가 멀티 심볼 신호를 수신하여 신호 전송 라인에서 리피터보다 높게 위치되는 메모리 다이로 재전송할 수 있다. 리피터 아래에 위치한 메모리 다이는 제 1 계층(tier)으로 지칭될 수 있는 한편, 리피터 위에 위치된 메모리 다이는 제 2 계층으로 지칭될 수 있다. 제 1 다이(이는 또한 메인 마스터로 지칭될 수도 있음)는 리피터와 통신하고 제 2 계층에서 메모리 다이 액세스를 조정하도록 구성될 수 있다. 일부 경우에, 제 1 시간 기간 동안, 제 1 다이는 제 1 계층에서 메모리 다이에 액세스할 수 있는 한편, 제 2 계층에서 메모리 다이는 격리된다. 제 1 시간 지속기간 이후의 제 2 시간 지속기간 동안, 제 1 다이는 리피터와 협력하여 제 2 계층에서 메모리 다이에 액세스할 수 있는 한편, 제 1 계층에서의 메모리 다이는 격리된다. 다른 경우에, 내부 상호 접속(예를 들어 TSV)의 추가 세트가 추가되어, 제 1 다이가 제 1 계층에서의 메모리 다이 및 제 2 계층에서의 메모리 다이에 함께 또는 동시에 액세스 가능하도록 할 수 있다(예를 들어, 추가 TSV 세트를 통해 메인 마스터와 통신하도록 구성된 리피터와 협력함으로써).
위에서 소개된 본 개시의 특징들은 예시적인 메모리 디바이스 및 다른 다양한 구성요소와 관련하여 아래에서 추가로 설명된다. 멀티-심볼 시그널링을 지원하는 메모리 디바이스에 대한 특정의 예가 설명된다. 본 개시의 이들 및 다른 특징들은 멀티-심볼 시그널링과 관련된 장치 다이어그램, 시스템 다이어그램 및 흐름도에 의해 추가로 예시되며, 이들을 참조하여 설명된다.
도 1은 본 발명의 다양한 실시예에 따른 메모리 디바이스를 포함하는 예시적인 시스템(100)을 예시한다. 메모리 디바이스는 전자 메모리 장치로도 지칭될 수 있다. 시스템(100)은 그 내부의 구성요소들 상호간에 다양한 신호 변조 방식을 사용하여 통신하도록 구성될 수 있다. 시스템(100)은 내부 멀티-심볼 신호가 외부 바이너리-심볼 신호에 기초하여 생성될 수 있는 반도체 패키지를 포함할 수 있다. 반도체 패키지는 정보 및 추가 부분을 저장하는 다수의 메모리 다이를 포함하여 내부 멀티-심볼 신호의 전송을 용이하게 할 수 있다. 시스템(100)은 복수의 메모리 다이(105) 및 메모리 제어기(110)를 포함할 수 있다. 메모리 다이(105)는 하나 이상의 내부 신호 경로(115)를 사용하여 메모리 제어기(110)와 연결될 수 있다. 각각의 내부 신호 경로(115)는 메모리 제어기(110)와 하나 이상의 메모리 다이(105) 사이의 데이터를 나타내는 내부 신호(예를 들어, 바이너리-심볼 신호, 멀티-심볼 신호)를 통신하도록 구성될 수 있다. 일부 예에서, 내부 신호 경로(115)는 내부의 다양한 구성요소들 중에서 반도체 패키지 내부의 내부 신호를 송신 및 수신하는데 사용될 수 있다.
일부 경우에, 시스템(100)은 프로세서(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU)) 또는 시스템-온-칩(system on chip, SoC)과 같은 컴퓨팅 디바이스(120)를 포함한다. 컴퓨팅 디바이스(120)를 포함하는 시스템(100)은 더 큰 시스템(예를 들어, 랩톱, 서버, 개인용 컴퓨팅 디바이스, 스마트폰, 개인용 컴퓨터)의 서브 시스템일 수 있다. 어느 경우이든, 컴퓨팅 디바이스(120)는 제 1 신호 경로(125)를 통해 통신되는 신호를 사용하여 메모리 제어기(110)와 정보를 교환할 수 있다.
메모리 다이(105)는 상이한 논리 상태들을 저장하도록 프로그래밍 가능할 수 있는 복수의 메모리 셀(도 2에 도시되고 이를 참조하여 설명된 바와 같음)을 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 하나 이상의 논리 상태(예를 들어, 논리 '0', 논리 '1', 논리 '00', 논리 '01' 논리 '10', 논리 '11')를 저장하도록 프로그래밍될 수 있다. 메모리 다이(105)의 메모리 셀은 DRAM, FeRAM, PCM, 3DXP 메모리, NAND 메모리, Not-OR(NOR), 또는 이들의 조합을 포함하여, 데이터를 저장하기 위해 임의의 수의 저장 기술을 사용할 수 있다. 일부 경우에, 시스템(100)의 제 1 메모리 다이(105)는 제 1 메모리 기술(예를 들어, NAND 플래시 메모리)을 사용할 수 있고 시스템(100)의 제 2 메모리 다이(105)는 제 1 메모리 기술과 다른 제 2 메모리 기술(예를 들어, FeRAM)을 사용할 수 있다.
일부 경우에, 메모리 다이(105)는 메모리 셀의 2 차원(2D) 어레이의 예일 수 있다. 또는, 메모리 다이(105)는 3 차원(3D) 어레이의 예일 수 있으며, 여기서 다수의 메모리 셀의 다수의 2D 어레이가 서로의 위에 형성된다. 이러한 구성은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있다. 이어서, 이는 생산 비용을 줄이거나 메모리 어레이의 성능을 향상시키거나 둘 다를 행할 수 있다. 어레이의 각 레벨은 각 레벨에 걸친 메모리 셀이 서로 대략 정렬되어 메모리 셀 스택(stack)을 형성할 수 있도록 위치될 수 있다. 일부 경우에, 메모리 다이(105)는 서로 직접 적층될 수 있다. 다른 경우에, 메모리 다이(105) 중 하나 이상은 (예를 들어, 상이한 메모리 스택에서) 메모리 다이의 스택으로부터 떨어져 위치될 수 있다.
메모리 다이(105)는 하나 이상의 비아(via)(130)(예를 들어, 관통 실리콘 비아(TSV))를 포함할 수 있다. 일부 경우에, 하나 이상의 비아(130)는 내부 신호 경로(115)의 일부일 수 있고 유사한 기능을 수행할 수 있다. 비아(130)는, 예를 들어 메모리 다이(105)가 서로 적층될 때 메모리 다이(105) 사이에서 통신하는데 사용될 수 있다. 일부 비아(130)는 메모리 제어기(110)와 메모리 다이(105) 중 적어도 일부 사이의 통신을 촉진하는데 사용될 수 있다. 일부 경우에, 단일 비아(130)는 다수의 메모리 다이(105)와 연결될 수 있다. 일부 경우에, 각각의 메모리 다이(105)는 비아(130)를 포함할 수 있다.
메모리 제어기(110)는 하나 이상의 다양한 구성요소(예를 들어, 로우 디코더(row decoder), 칼럼(column decoder), 감지 구성요소)를 통해 메모리 다이(105) 내의 메모리 셀의 동작(예를 들어, 판독(read), 기록(write), 재-기록(re-write), 리프레시(refresh), 방전(discharge))을 제어할 수 있다. 일부 경우에, 로우 디코더, 칼럼 디코더 또는 감지 구성요소, 또는 일부 조합은 메모리 제어기(110)와 함께 위치될 수 있다. 메모리 제어기(110)는 원하는 워드(word) 라인 및 디지트(digit) 라인을 활성화하기 위해 로우 및 칼럼 어드레스 신호를 생성할 수 있다. 다른 예에서, 메모리 제어기(110)는 시스템(100)의 동작 동안 사용되는 다양한 전압 또는 전류, 또는 둘 다를 제어할 수 있다. 예를 들어, 메모리 제어기(110)는 하나 이상의 메모리 셀에 액세스한 후 워드 라인 또는 디지트 라인에 방전 전압을 인가할 수 있다. 일반적으로, 본원에서 논의된 인가 전압 또는 전류의 진폭, 형상 또는 지속기간은 조정되거나 변화될 수 있으며 시스템(100)의 동작과 관련하여 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 다이(105) 내의 하나, 다수 또는 모든 메모리 셀이 동시에 액세스될 수 있다. 예를 들어, 메모리 다이(105)의 다수의 메모리 셀 또는 모든 메모리 셀은, 다수의 메모리 셀 또는 모든 메모리 셀이 단일 논리 상태(예를 들어, 논리 '0')로 설정될 수 있는 리셋(reset) 동작 동안 동시에 액세스될 수 있다.
일부 경우에, 메모리 제어기(110)는 컴퓨팅 디바이스(120)의 일부로서 통합될 수 있다. 예를 들어, 컴퓨팅 디바이스(120)의 프로세서는 시스템(100)의 다양한 양태를 제어하거나 다양한 동작 또는 작동을 개시하도록 구성된 하나 이상의 프로세스, 동작 또는 절차를 실행할 수 있다. 일부 경우에, 메모리 제어기(110)는 메모리 다이(105)의 스택에서 버퍼의 일부로서 통합될 수 있다. 예를 들어, 메모리 제어기(110)는 시스템(100)의 다양한 양태를 제어하거나 다양한 동작 또는 작동을 개시하도록 구성된 하나 이상의 프로세스, 동작 또는 절차를 실행할 수 있는 반도체 다이의 예일 수 있다.
메모리 제어기(110)는, 시스템(100) 내에서 멀티-심볼 신호(즉, M이 3보다 크거나 같은 M-진 변조 방식을 사용하여 변조된 신호)(예를 들어, 내부 신호 경로(115)을 가로 질러 통신되는 내부 신호), 및/또는 다른 구성요소와의 멀티-심볼 신호(예를 들어, 제 1 신호 경로(125)를 가로 질러 통신되는 외부 신호)를 통신하도록 구성된 멀티-심볼 신호 구성요소(135)를 포함할 수 있다. 멀티-심볼 신호 구성요소(135)는 바이너리-심볼 신호의 수신에 기초하여 멀티-심볼 신호를 생성하는 전압 드라이버 또는 전류 드라이버를 포함할 수 있다. 일부 예에서, 드라이버는 적어도 3 개의 전압(또는 전류) 레벨을 갖는 PAM 신호를 생성할 수 있다. 메모리 제어기(110)는 멀티-심볼 신호들을 생성하는 변조 방식을 적용하기 전에 들어오는 바이너리-심볼 신호들을 멀티플렉싱하기 위한 역직렬화기를 포함할 수 있다. 메모리 다이(105)는 멀티 심볼 신호를 수신 및 디코딩하는 수신기를 포함할 수 있다. 메모리 제어기(110)는 CE 심볼을 메모리 다이(105)에 송신하여 멀티-심볼 신호들의 타겟 수신자(recipient)를 지정할 수 있다. CE 신호는 일부 경우에 멀티-심볼 신호일 수 있다.
일부 경우에, 메모리 제어기(110)는 바이너리-심볼 신호를 멀티-심볼 신호와 동시에 통신하도록 구성될 수 있다. 멀티-심볼 신호 및 바이너리-심볼 신호의 통신과 관련된 특징 및 기능은 메모리 저장장치(storage) 이외의 디바이스 및 컨텍스트(context)에서 구현될 수 있다. 예를 들어, 본원에 설명된 기능의 특징은 개인용 컴퓨팅 디바이스, 랩탑, 서버, 휴대용 통신 디바이스 또는 이들의 조합에서 구현될 수 있다.
도 2는 본 발명의 다양한 예에 따른 회로(200)의 예를 예시한다. 회로(200)는 하나 이상의 메모리 다이(105)의 일부일 수 있는 메모리 셀(205)의 예를 예시할 수 있다. 회로(200)는 디지트 라인(210) 및 전압원(215)과 연결된 메모리 셀(205)을 포함할 수 있다.
메모리 셀(205)은 임의의 유형의 메모리 기술(예를 들어, DRAM, FeRAM, PCM, NAND, NOR)을 구현할 수 있다. 이와 같이, 회로(200)의 일부 양태는 메모리 셀(205)에 의해 구현되는 메모리 기술에 기초할 수 있다. 예를 들어, 메모리 셀(205)이 FeRAM 메모리 셀인 경우, 전압원(215)은 플레이트(plate) 드라이버와 연결된 플레이트 또는 플레이트 라인의 예일 수 있다. 메모리 셀(205)이 DRAM 메모리 셀인 경우, 전압원(215)은 접지 또는 가상 접지(virtual ground)의 예일 수 있다. 통상의 기술자는 상이한 메모리 기술들 사이의 메모리 셀(205)의 차이를 이해하고 인식할 것이다.
메모리 셀(205)은 커패시터(220) 및 선택(selection) 구성요소(225)를 포함할 수 있다. 일부 경우에, 커패시터(220)는 PCM 메모리 셀의 경우에서와 같이 저항기 유형 디바이스이거나 이를 포함할 수 있다. 메모리 셀(205)은 커패시터(220)에 프로그래밍 가능 상태를 나타내는 전하를 저장할 수 있고; 예를 들어, 충전 및 비충전 커패시터는 각각 2 개의 논리 상태를 나타낼 수 있다. DRAM 메모리 셀은 절연 재료로서 유전체 재료를 갖는 커패시터를 포함할 수 있다. 예를 들어, 유전체 재료는 선형 또는 파라-전기 분극 특성을 가질 수 있고 강유전체 메모리 셀은 절연 재료로서 강유전체 재료를 갖는 커패시터를 포함할 수 있다. 저장 매체가 FeRAM을 포함하는 경우에, 강유전성 커패시터의 전하의 상이한 레벨은 상이한 논리 상태를 나타낼 수 있다.
메모리 다이(105)의 메모리 셀(205)은 워드 라인(230), 디지트 라인(210), 일부 유형의 메모리 기술에서 플레이트 라인, 또는 이들의 조합의 다양한 조합을 이용하여 (예를 들어, 판독 동작, 기록 동작 또는 다른 동작 동안) 액세스될 수 있다. 일부 경우에, 일부 메모리 셀(205)은 액세스 라인(예를 들어, 디지트 라인, 워드 라인, 플레이트 라인)을 다른 메모리 셀과 공유할 수 있다. 예를 들어, 디지트 라인(210)은 동일한 칼럼에서 메모리 셀(205)과 공유될 수 있고, 워드 라인(230)은 동일한 로우에서 메모리 셀과 공유될 수 있다. 일부 경우에, 플레이트 라인은 동일한 섹션, 타일(tile), 데크(deck) 또는 다수의 데크에서 메모리 셀과 공유될 수 있다. 전술한 바와 같이, 메모리 셀(205)의 커패시터(220)를 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다.
메모리 셀(205)의 커패시터(220)의 저장된 상태는 다양한 구성요소들을 동작시킴으로써 판독 또는 감지될 수 있다. 커패시터(220)는 디지트 라인(210)과 전자 통신될 수 있다. 커패시터(220)는 선택 구성요소(225)가 비활성화될 때 디지트 라인(210)으로부터 분리될 수 있고, 커패시터(220)는 선택 구성요소(225)가 활성화될 때(예를 들어, 워드 라인(230)에 의해) 디지트 라인(210)과 연결될 수 있다. 활성화 선택 구성요소(225)는 일부 예에서 메모리 셀(205)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 구성요소(225)는 트랜지스터일 수 있고, 그 동작은, 전압 크기가 트랜지스터의 임계 크기보다 큰 경우에 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있다. 워드 라인(230)은 메모리 제어기(110)로부터 수신된 명령에 기초하여 선택 구성요소(225)를 활성화할 수 있다. 예를 들어, 메모리 제어기(110)는 워드 라인(230)의 바이어싱(biasing)을 제어하여 선택 구성요소(225)를 선택적으로 활성화/비활성화할 수 있고, 이에 의해 메모리 셀(205)의 커패시터(220)를 디지트 라인(210)과 접속할 수 있다.
디지트 라인(210)의 전압 변화는 일부 예에서 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 즉, 전하가 디지트 라인(210)을 통해 흐를 때, 약간의 유한한 양의 전하가 디지트 라인(210)에 저장될 수 있고, 결과적인 전압은 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인의 치수를 포함한 물리적 특성에 의존할 수 있다. 디지트 라인(210)은 메모리 다이(105)의 많은 메모리 셀을 접속할 수 있어서, 디지트 라인(210)은 무시할 수 없는 커패시턴스(예를 들어, 피코패러드(pF) 정도로)를 초래하는 길이를 가질 수 있다. 그 다음, 메모리 셀에 저장된 논리 상태를 결정하기 위해, 디지트 라인(210)의 생성된 전압은 감지 구성요소(240)에 의해 기준 전압과 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다. 감지 구성요소(240)는 디지트 라인(210)과 연결될 수 있다.
감지 구성요소(240)는 신호의 차이를 감지 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 감지 구성요소(240)는 디지트 라인(210) 및 기준 전압일 수 있는 기준 라인(245)의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 더 높거나(예를 들어, 포지티브) 또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인이 기준 라인보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 포지티브 공급 전압으로 구동될 수 있다.
일부 경우에, 감지 증폭기는 디지트 라인을 공급 전압으로 구동할 수 있다. 그 다음, 감지 구성요소(240)는 감지 증폭기의 출력 및/또는 디지트 라인(210)의 전압을 래치할 수 있으며, 이는 메모리 셀에 저장된 상태(예를 들어, 논리 '1')를 결정하는데 사용될 수 있다. 대안적으로, 예를 들어, 디지트 라인(210)이 기준 라인(245)보다 낮은 전압을 갖는 경우, 감지 증폭기 출력은 네거티브 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(240)는 메모리 셀(205)에 저장된 상태(예를 들어, 논리 '0')를 결정하기 위해 감지 증폭기 출력을 유사하게 래치할 수 있다. 그 다음, 메모리 셀(205)의 래치된 논리 상태는 예를 들어 하나 이상의 내부 신호 경로(115) 또는 비아(130)를 사용하여 메모리 제어기(110)로 출력될 수 있다.
메모리 셀을 기록하기 위해, 전압이 메모리 셀(205)의 커패시터(220)에 걸쳐 인가될 수 있다. 메모리 셀(205)을 기록하기 위해 다양한 방법이 사용될 수 있다. 일 예에서, 선택 구성요소(225)는 커패시터(220)를 디지트 라인(210)에 전기적으로 접속하기 위해 워드 라인(230)을 통해 활성화될 수 있다. 제 1 셀 플레이트(예를 들어, 전압원(215)을 통해) 및 제 2 셀 플레이트(예를 들어, 디지트 라인(210)을 통해)의 전압을 제어함으로써 커패시터(220)에 걸쳐 전압이 인가될 수 있다. 논리 '0'을 기록하기 위해, 셀 플레이트는 높게 취해질 수 있다(예를 들어, 전압 레벨이 "높은" 전압인 미리 정해진 전압보다 증가될 수 있다). 즉, 포지티브 전압이 플레이트 라인에 인가될 수 있고, 셀 바닥은 낮게 취해질 수 있다(예를 들어, 실질적으로 접지하거나 또는 네거티브 전압을 디지트 라인에 인가함). 셀 플레이트가 낮게 취해지고 셀 바닥이 높게 취해지는 경우에, 논리 '1'을 기록하기 위해 반대의 프로세스가 수행될 수 있다.
일부 경우에, CE 신호는 메모리 다이(105)에서 회로(200)의 다양한 동작을 제어할 수 있다. CE 신호는 바이너리-심볼 신호 또는 멀티-심볼 신호일 수 있다. CE 신호는 내부 멀티-심볼 신호를 수신하기 위해 메모리 다이의 스택 중에서 타겟 수신자(예를 들어, 특정 메모리 다이)를 지정한다. 타겟 메모리 다이는, 내부 멀티-심볼 신호가 수신하기 위한 것임을 결정할 때, 다양한 구성요소들(예를 들어, 디지트 라인(210), 워드 라인(230), 선택 구성요소(225), 감지 구성요소(240))을 활성화하여 메모리 셀(205)로부터 판독하거나 또는 메모리 셀에 기록할 수 있다. 일부 예에서, 디지트 라인(210)은 내부 데이터 버스(도시되지 않음)를 사용하여 메모리 셀(205) 내외부로 데이터를 전달하도록 구성될 수 있다. 내부 데이터 버스는 3 개 이상의 레벨을 포함하는 변조 방식을 사용하여 변조된 멀티-심볼 신호를 전달하도록 구성될 수 있다. 메모리 다이(105)는 추가로 내부 심볼 버스를 통해 송수신하기 위해 멀티 심볼 신호를 생성 및 디코딩하도록 구성될 수 있다.
도 3은 본 발명의 다양한 예에 따른 회로(300)의 예를 예시한다. 회로(300)는 적어도 하나의 메모리 다이(305)를 메모리 제어기(310)와 연결하는 하나 이상의 내부 신호 경로(315-a 내지 315-N)를 포함할 수 있다. 내부 신호 경로(315)는 멀티-심볼 신호(320), 또는 바이너리-심볼 신호(325) 또는 둘 다를 통신하도록 구성될 수 있다. 일부 경우에, 제 1 내부 신호 경로(315-a)는 제 1 신호 유형(예를 들어, 멀티-심볼 신호(320))을 통신하기 위해 전용될 수 있다. 일부 경우에, 제 2 내부 신호 경로(315-b)는 제 2의 상이한 신호 유형(예를 들어, 바이너리-심볼 신호(325))을 통신하기 위해 전용될 수 있다. 일부 경우에, 내부 신호 경로(315)는 하나 이상의 비아 또는 TSV를 포함하거나 이를 통해 라우팅(routing)될 수 있다. 메모리 다이(305)는 도 1을 참조하여 설명된 메모리 다이(105)의 예일 수 있다. 메모리 제어기(310)는 도 1을 참조하여 설명된 메모리 제어기(110)의 예일 수 있다. 내부 신호 경로(315)는 도 1을 참조하여 설명된 신호 경로(115)의 예일 수 있다.
메모리 디바이스는 주파수 자원(resource)의 주어진 대역폭을 사용하여 전송되는 정보의 양을 증가시키기 위해 멀티 심볼 시그널링을 사용할 수 있다(예를 들어, 내부 신호는 멀티 심볼 신호의 예일 수 있다). 일부 경우에, 메모리 제어기(310)는 하나 이상의 파라미터에 기초하여 신호에 적용되는 변조 방식(예를 들어, 바이너리-심볼 또는 멀티-심볼)의 유형을 선택하도록 구성될 수 있다. 이러한 파라미터는 메모리 디바이스의 전력 소비 파라미터, 메모리 디바이스를 사용하여 구현되는 애플리케이션의 성능 요건, 다른 파라미터 또는 이들의 조합을 포함할 수 있다.
바이너리-심볼 신호(325)에서, 변조 방식은 최대 2 개의 논리 상태(예를 들어, 논리 상태 '0' 또는 논리 상태 '1')를 나타내는데 사용되는 2 개의 심벌(예를 들어, 2 개의 전압 레벨)을 포함한다. 멀티-심볼 신호(320)에서, 변조 방식은 3 개 이상의 논리 상태를 나타내는데 사용될 수 있는 더 큰 심볼 라이브러리를 포함할 수 있다. 예를 들어, 멀티-심볼 신호(320)가 4 개의 고유한 심벌을 포함하는 변조 방식으로 변조되면, 멀티-심볼 신호(320)는 최대 4 개의 논리 상태 '00', '01', '10' 및 '11'를 나타내는데 사용될 수 있다. 결과적으로, 다수의 데이터 비트가 단일 심볼 내에 포함될 수 있으며, 이에 의해 주어진 대역폭을 사용하여 통신되는 데이터의 양을 증가시킬 수 있다.
멀티-심볼 신호(320)는 데이터(예를 들어, 2 개 이상의 데이터 비트)를 나타내는 3 개 이상의 고유 심볼을 포함하는 변조 방식을 사용하여 변조되는 임의의 신호일 수 있다. M-진(M-ary) 신호는, M이 변조 방식에서 가능한 고유 심볼의 수(예를 들어, 레벨, 또는 다른 조건 또는 조건들의 조합)를 나타내는 변조 방식을 사용하여 변조된다. 멀티-심볼 신호(320)는 M이 3보다 크거나 같은 임의의 M-진 변조 방식의 예일 수 있다. 멀티-심볼 신호(320) 또는 멀티-심볼 변조 방식은 일부 경우에 비-바이너리 신호 또는 비-바이너리 변조 방식으로 지칭될 수 있다. 멀티-심볼 신호와 관련된 멀티-심볼(또는 M-진) 변조 방식의 예는 펄스 진폭 변조(PAM) 방식, 직교 진폭 변조(Quadrature Amplitude Modulation, QAM) 방식, 직교 위상 편이 변조(quadrature phase shift keying, QPSK) 방식 및/또는 기타를 포함할 수 있지만, 이에 제한되지는 않는다.
바이너리-심볼 신호(325)는 하나의 데이터 비트를 나타내는 2 개의 고유한 심볼을 포함하는 변조 방식을 사용하여 변조되는 임의의 신호일 수 있다. 바이너리-심볼 신호(325)는 M이 2인 M-진 변조 방식의 예일 수 있다. 바이너리-심볼 신호와 관련된 바이너리-심볼 변조 방식의 예는 비-영복귀(NRZ), 단극 인코딩, 양극(bipolar) 인코딩, 맨체스터(Manchester) 인코딩, PAM2 및/또는 기타를 포함하지만 이에 제한되지는 않는다.
일부 경우에, 다양한 신호의 변조 방식은 신호의 진폭(또는 레벨)(예를 들어, 전압 진폭 또는 전류 진폭)으로 정보를 인코딩하는 PAM4 및/또는 NRZ와 같은 진폭 변조 방식일 수 있다. 변조 방식의 심볼은 레벨, 진폭 또는 신호 강도로 지칭될 수 있다. 예를 들어, 신호의 제 1 레벨은 '00'을 나타낼 수 있고, 제 2 레벨은 '01'를 나타낼 수 있고, 제 3 레벨은 '10'을 나타낼 수 있고, 제 4 레벨은 ''11'을 나타낼 수 있다. 일부 경우에, 진폭 변조 방식의 단일 심볼은 단일 심볼 지속기간 동안 적용된 일정한 레벨일 수 있거나, 단일 심볼 지속기간 동안 적용된 2 이상의 레벨일 수 있다. 본원에 설명된 특징의 기능은 위상 변조 방식, 위상-편이 키잉(keying) 변조 방식, 주파수 편이 키잉 변조 방식, 진폭-편이 키잉 변조 방식, 온-오프 키잉(on-off Keying, OOK) 변조 방식, 직교 주파수-분할 멀티플렉싱(OFDM) 변조 방식, 확산 스펙트럼 변조 방식, 시간-기반 변조 방식 또는 이들의 조합과 같은 다른 유형의 변조 방식으로 적용할 수 있다. 이와 같이, 변조 방식의 심볼 또는 레벨은 진폭(예를 들어, 위상, 시간, 주파수) 이외의 신호 파라미터와 관련될 수 있다.
일부 예에서, 일부 멀티-심볼 시그널링 방식은 바이너리-심볼 시그널링 방식에서의 심볼보다 작은 전압 차이(또는 다른 가변 신호 파라미터 측정치)에 의해 분리된 심볼을 포함한다. 일부 예에서, 더 작은 전압 분리는 멀티-심볼 신호(320)를 노이즈(noise) 및 다른 요인에 의해 야기되는 에러에 더 민감하게 만들 수 있다. 그러나, 멀티-심볼 신호(320)에서 심볼의 전압 분리는 전송된 신호의 피크-투-피크(peak-to-peak) 전송 전력을 증가시킴으로써 확장될 수 있다. 그러나, 일부 상황에서, 그러한 피크-투-피크 전송 전력의 증가는 고정 전력 공급 전압, 고정 신호 전력 요건 또는 기타 요인으로 인해 불가능하거나 어려울 수 있다. 결과적으로, 멀티-레벨 시그널링을 구현하기 위해, 바이너리-심볼 신호(325)와 비교할 때, 전송기(transmitter)는 더 많은 전력을 이용할 수 있고/있거나 수신기(receiver)는 증가된 에러율(rate)에 민감할 수 있다. 이러한 더 작은 전압 차이 및 관련 측면에도 불구하고, 멀티-레벨 시그널링은 뚜렷하고 유리한 구현을 용이하게 한다. 예를 들어, 멀티-레벨 시그널링은 바이너리-레벨 신호보다 유한한 양의 통신 자원이 주어지면 더 많은 정보를 통신한다.
반도체 패키지 내에 적층된 메모리 다이들 사이에서 멀티-심볼 시그널링을 이용하면 시스템(100)의 성능을 향상시킬 수 있다. 반도체 패키지 내부의 멀티-심볼 신호는 다수의 내부 상호 접속(interconnect)(예를 들어, TSV)을 감소시킬 수 있다. 내부 상호 접속(예를 들어, TSV)의 수가 감소하면 메모리 다이 영역을 감소시켜 제조 비용을 감소시킬 수 있다. 또한, 감소된 수의 내부 상호 접속(예를 들어, TSV)은 내부 상호 접속과 관련된 다양한 기생(parasitic) 구성요소(예를 들어, 저항, 커패시턴스)를 감소시켜 내부 상호 접속을 통해 전송되는 동안 멀티-심볼 신호의 열화와 관련된 다양한 문제를 완화할 수 있다.
일부 경우에서, 멀티-심볼 신호(320) 및 바이너리-심볼 신호(325)의 통신과 관련된 특징 및 기능은 메모리 저장장치 이외의 디바이스 및 컨텍스트에서 구현될 수 있다. 예를 들어, 본원에 설명된 기능의 특징은 개인용 컴퓨팅 디바이스, 랩탑, 서버, 휴대용 통신 디바이스 또는 이들의 조합에서 구현될 수 있다.
도 4 내지 6은 바이너리-심볼 신호, 멀티-심볼 신호 또는 이들의 조합을 사용하여 데이터를 통신하도록 구성된 메모리 디바이스를 예시한다. 메모리 디바이스는 서로 적층된 여러 반도체 다이를 포함하는 반도체 패키지와 전기적으로 연결된 컴퓨팅 디바이스를 포함할 수 있다. 컴퓨팅 디바이스는 1 비트의 데이터를 나타내는 2 개의 심볼(예를 들어, 2 개의 전압 레벨)을 포함하는 변조 방식으로 인코딩된 바이너리-심볼 신호를 사용하여 제 1 신호 경로를 통해 호스트와 정보를 교환할 수 있다. 컴퓨팅 디바이스는 바이너리-심볼 신호의 수신에 기초하여 1 비트 초과의 데이터를 나타내기 위해 3 개 이상의 심벌을 포함하는 변조 방식으로 인코딩된 멀티-심볼 신호를 생성할 수 있다. 컴퓨팅 디바이스는 내부 신호 경로(예를 들어, TSV)의 세트를 통해 멀티-심볼 신호를 반도체 패키지 내부의 다른 반도체 다이로 전송할 수 있다. 도 4 내지 6을 참조하여 설명된 특징 및/또는 기능은 도 1 내지 3 및 도 7 내지 22를 참조하여 설명된 바와 같은 메모리 디바이스의 다른 양태의 특징 및/또는 기능과 결합될 수 있다.
도 4는 본 발명의 다양한 예에 따른 메모리 시스템 인터페이스 및 관련 예시적 회로(401), 전압 드라이버(402) 및 전류 드라이버(403)의 예시적인 다이어그램을 예시한다. 메모리 제어기(405)는 컴퓨팅 디바이스(120-a)로부터 제 1 신호(410)를 수신하고 제 1 신호(410)에 포함된 정보를 처리하여 제 2 신호(415)를 생성할 수 있다. 메모리 제어기(405)는 도 1을 참조하여 설명된 메모리 제어기(110)의 예일 수 있다. 일부 예에서, 제 1 신호(410)는 2 개의 레벨로 구성된 바이너리-심볼 신호일 수 있다. 일부 예에서, 제 1 신호(410)는 1 비트의 데이터를 나타내는 2 개의 고유 심볼을 포함하는 변조 방식을 사용하여 인코딩될 수 있다.
일부 예에서, 제 2 신호(415)는 1 비트 초과의 데이터를 나타내는 3 개 이상의 고유한 심볼을 포함하는 변조 방식을 사용하는 멀티-심볼 신호일 수 있다. 일부 예에서, 제 1 신호(410)는 NRZ 변조 방식을 사용하여 인코딩될 수 있고 제 2 신호(415)는 PAM 방식으로 인코딩될 수 있다. PAM 방식으로 인코딩된 제 2 신호(415)의 예는 도 3을 참조하여 설명된 4 개의 신호 레벨로 구성된 PAM4 신호일 수 있다.
일부 예에서, 메모리 제어기(405)는 반도체 패키지(480)의 외부에 위치된 컴퓨팅 디바이스(120-a)와 전기적으로 연결될 수 있는 반도체 패키지(480) 내에 위치될 수 있다. 컴퓨팅 디바이스(120-a)는 시스템-온-칩(SoC) 또는 프로세서(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU))일 수 있다. 반도체 패키지(480)는 DRAM, NAND, FeRAM 또는 3DXP 기술을 이용하는 메모리 칩과 같이, 메모리 제어기(405)와 전기적으로 연결된 다른 반도체 다이(이는 반도체 칩으로도 지칭될 수 있으며, 도시되지 않음)를 포함할 수 있다. 일부 예에서, 제 2 신호(415)는 내부의 다양한 구성요소들 중에서 반도체 패키지(480) 내에서 인코딩된 정보를 송신 및 수신하는데 사용될 수 있다.
메모리 제어기(405)는 제 1 신호(410)의 수신에 기초하여 제 2 신호(415)를 생성하도록 구성된 전압 드라이버(402)를 포함할 수 있다. 전압 드라이버(402)는 도 1을 참조하여 설명된 멀티-심볼 신호 구성요소(135)의 일부일 수 있다. 제 1 신호(410)는 신호(410)의 제 1 비트(예를 들어, 최하위 비트(LSB))에 대응하는 제 1 신호(410-a)를 포함할 수 있다. 일부 예에서, 제 1 신호(410-a)는 1X 상보형 금속 산화물 반도체(CMOS) 브랜치(branch)(420)의 입력에 접속될 수 있다. 또한, 제 1 신호(410)는 제 1 신호(410)의 제 2 비트(예를 들어, 최상위 비트(MSB))에 대응하는 제 1 신호(410-b)를 포함할 수 있다.
일부 예에서, 제 1 신호(410-b)는 2X CMOS 브랜치(430)의 입력에 접속될 수 있다. 1X CMOS 브랜치(420)는 1X 전압 노드(421)에 접속될 수 있는 한편, 2X CMOS 브랜치(430)는 2X 전압 노드(431)에 접속될 수 있다. 전압 드라이버(402)에서 설명 1X 또는 2X는 동작 전압을 CMOS 브랜치에 공급하는 전압 값을 나타낼 수 있다. 예를 들어, 2X CMOS 브랜치(430)는 1X 전압 노드(421)의 전압(예를 들어, 0.8V)의 대략 2 배인 전압(예를 들어, 1.6V)을 갖는 2X 전압 노드(431)에 접속될 수 있다. 1X CMOS 브랜치(420) 및 2X CMOS 브랜치(430)의 출력 노드는 제 2 신호(415-a)를 생성하도록 접속될 수 있다. 전압 드라이버(402)는 제 1 신호(410-a)와 제 1 신호(410-b)의 4 개의 상이한 조합, 예를 들어 00, 01, 10 또는 11에 의해 결정될 수 있는 4 개의 전압 레벨과 관련된 제 2 신호(415-a)를 생성할 수 있다.
메모리 제어기(405)는 제 1 신호(410)의 수신에 기초하여 제 2 신호(415)를 생성하도록 구성된 전류 드라이버(403)를 포함할 수 있다. 전류 드라이버(403)는 도 1을 참조하여 설명된 멀티-심볼 신호 구성요소(135)의 일부일 수 있다. 제 1 신호(410)는 신호(410)의 제 1 비트(예를 들어, 최하위 비트(LSB))에 대응하는 제 1 신호(410-c)를 포함할 수 있다. 일부 예에서, 제 1 신호(410-c)는 1X n-유형 MOS(NMOS) 디바이스(440)의 게이트에 접속될 수 있다. 또한, 제 1 신호(410)는 제 1 신호(410)의 제 2 비트(예를 들어, 최상위 비트(MSB))에 대응하는 제 1 신호(410-d)를 포함할 수 있다. 일부 예에서, 제 1 신호(410-d)는 2X NMOS 디바이스(450)의 게이트에 접속될 수 있다.
전류 드라이버(403)에서의 설명 1X 또는 2X는 NMOS 디바이스가 전도할 수 있는 전류 값을 나타낼 수 있다. 예를 들어, 2X NMOS 디바이스(450)는 1X NMOS 디바이스(440)가 전도할 수 있는 전류(예를 들어, 250 μA)의 대략 2 배인 전류(예를 들어, 500 마이크로 암페어, μA)를 전도할 수 있다. 1X NMOS 디바이스(440) 및 2X NMOS 디바이스(450)의 드레인(drain) 노드는 저항성 부하(460)를 통해 흐르는 전류의 형태로 제 2 신호(415-b)를 생성하도록 접속된다. 저항성 부하(460)는 1X NMOS 디바이스(440) 및 2X NMOS 디바이스(450)의 드레인 노드에 접속된 회로의 등가 저항을 나타낼 수 있다. 전류 드라이버(403)는 제 1 신호(410-c)와 제 1 신호(410-d)의 4 개의 상이한 조합, 예를 들어 00, 01, 10 또는 11에 의해 결정될 수 있는 4 개의 전류 레벨과 관련된 제 2 신호(415-b)를 생성할 수 있다.
전압 드라이버(402) 및 전류 드라이버(403)에 묘사된 특정 구성, 예를 들어, 전압 드라이버(402)에서 1X CMOS 브랜치(420)에 접속된 LSB 신호(410-a) 및 2X CMOS 브랜치(430)에 접속된 MSB 신호(410-b), 또는 전류 드라이버(403)에서 1X NMOS 디바이스(440)에 접속된 LSB 신호(410-c) 및 2X NMOS 디바이스(450)에 접속된 MSB 신호(410-b)는 4 개의 신호 레벨(예를 들어, 전압 진폭 또는 전류 진폭)을 포함하는 제 2 신호(415)를 생성하도록 구성될 수 있는 메모리 제어기(405)의 기능을 예시하는 가능한 예를 나타낼 수 있다.
회로의 다른 구성이 2 개의 신호 레벨을 포함하는 제 1 신호(410)를 수신하는 것에 기초하여 4 개의 신호 레벨을 포함하는 제 2 신호(415)를 생성할 수 있다. 예를 들어, NMOS 디바이스(440 또는 450)는 일부 예에서 p-유형 MOS(PMOS) 디바이스로 대체될 수 있다. 또한, 상이한 회로 또는 회로들이 적어도 3 개 이상의 상이한 신호 레벨을 포함하는 제 2 신호(415)를 생성하여 제 2 신호(415)가 1 비트 초과의 데이터를 인코딩하도록 사용될 수 있다. 또한, 전압 드라이버(402) 및 전류 드라이버(403)는 다른 회로 구성요소를 포함하여(예를 들어, 각각의 CMOS 브랜치(420 또는 430)는 저항성 네트워크 또는 다른 회로 구성요소(예시되지 않음)를 포함하여) 다양한 문제(예를 들어, 제 2 신호(415)의 폭 및 개방의 지터(jitter), 왜곡, 열화)를 완화시키는 강력한 제 2 신호(415)를 생성할 수 있다.
제 2 신호(415)는 1 비트 초과의 정보를 인코딩하기 위해 적어도 3 개의 레벨을 포함하는 변조 방식을 사용하여 변조될 수 있다. 제 2 신호(415)는, 반도체 다이 또는 칩(예를 들어, DRAM, NAND, FeRAM 또는 3DXP 메모리 기술을 사용하는 메모리 칩, 또는 그러한 메모리 칩의 조합)을 포함할 수 있는 반도체 패키지(480) 내의 다양한 부분들 사이에서 인코딩된 정보를 송신 및 수신하는데 사용될 수 있다. 1 비트 초과의 정보를 나타내는 제 2 신호(415)의 결과로서, 반도체 패키지(480) 내의 2 개의 반도체 다이 사이의 다수의 상호 접속(예를 들어, TSV)이 감소될 수 있다.
일부 예에서, 제 2 신호(415)는, 제 2 신호(415)의 단일 레벨이 2 비트의 정보(예를 들어, 00, 01, 10 또는 11)를 나타내고 제 2 신호(415)를 운반하는 TSV의 수가 1 비트의 정보(예를 들어, 0 또는 1)를 나타내는 제 2 신호를 운반하는 TSV의 수와 비교할 때 절반으로 감소될 수 있도록 변조될 수 있다. TSV의 수를 감소시킴으로써, TSV에 의해 점유되는 다이 영역이 또한 감소될 수 있다. 또한, TSV와 관련된 다양한 회로(예를 들어, 수신기, 드라이버)가 제거될 수 있다.
예를 들어, 내부 상호 접속(예를 들어, TSV)을 통해 접속된 다수의 메모리 칩을 포함하는 반도체 패키지는 제 1 다수의 상호 접속(예를 들어, 11 개의 TSV)에 접속된 하나의 외부 핀을 갖도록 구성될 수 있다. 외부 핀과 제 1 다수의 상호 접속 사이의 금속 라우팅은 기생 구성요소(예를 들어, 저항 및 커패시턴스)의 중요한 소스(source)가 될 수 있다. 2 비트의 정보를 나타내는 제 2 신호(415)는 상호 접속의 수를 감소시킬 수 있고(예를 들어, 11 개의 TSV에서 6 개의 TSV로) 수반되는 기생 구성요소의 감소는 반도체 패키지를 포함하는 메모리 시스템의 성능을 개선할 수 있다
도 5는 본 발명의 다양한 예에 따른 메모리 시스템 인터페이스 및 관련 예시적 회로(501), 역직렬화기(deserializer, 502)의 예시적인 다이어그램을 예시한다. 메모리 제어기(505)는 도 4를 참조하여 설명된 메모리 제어기(405)의 예일 수 있다. 제 1 신호(510) 및 제 2 신호(515)는 도 4을 참조하여 설명된 제 1 신호(410) 및 제 2 신호(415)의 예일 수 있다. 직렬화기/역직렬화기(520)는 컴퓨팅 디바이스(120-b)로부터 제 1 신호(510)를 수신하고 역직렬화된 신호(525)를 생성할 수 있다. 직렬화기/역직렬화기(520)는 일부 경우에 SerDes 기능 블록으로 지칭될 수 있다. 메모리 제어기(505)는 역직렬화된 신호(525)를 수신하여 제 2 신호(515)를 생성할 수 있다. 일부 예에서, 메모리 제어기(505)는 직렬화기/역직렬화기(520)를 포함할 수 있다.
직렬화기/역직렬화기(520)는 제 1 신호(510)의 수신에 기초하여 역직렬화된 신호(525)를 생성하기 위해 역직렬화기(502)를 포함할 수 있다. 역직렬화기(502)는 비교기(comparator, 530-a, 530-b) 및 멀티플렉서(multiplexer, 540)를 포함할 수 있다. 역직렬화기(502)는, 제 1 클록(clock) 신호(545-a)가 제 1 비교기(530-a)와 관련될 수 있고 제 2 클록 신호(545-b)가 제 2 비교기(530-b)와 관련될 수 있는 2-상 클록 시스템으로 동작할 수 있다. 일부 예에서, 각각의 비교기(530-a, 530-b)는 제 1 신호(510-a) 및 Vref 신호(550)가 공급될 수 있다. Vref 신호(550)는 Vref 신호(550)와 제 1 신호(510-a)를 비교함으로써 출력을 생성하기 위해 비교기(530-a, 530-b)에 대한 기준 전압을 제공할 수 있다.
일부 예에서, 제 1 비교기(530-a)는 제 1 클럭 신호(545-a)의 상승 에지(rising edge) 상에서 제 1 신호(510-a)의 짝수 비트에 포함된 정보를 캡처하도록 구성될 수 있다. 또한, 제 2 비교기(530-b)는 제 2 클럭 신호(545-b)의 상승 에지 상에서 제 1 신호(510-a)의 홀수 비트에 포함된 정보를 캡처하도록 구성될 수 있다. 이어서, 멀티플렉서(540)가 비교기(530-a, 530-b)의 출력 신호를 정렬하여 역직렬화된 신호(525-a)를 생성할 수 있다.
역직렬화기(502)에 묘사된 특정 구성, 예를 들어, 2 상 클록 시스템을 사용하여 홀수 비트 및 짝수 비트를 역직렬화하는 것은 직렬화기/역직렬화기(520)의 기능을 예시하는 예를 나타낼 수 있다. 회로의 다른 구성은 2:1 역직렬화 계수를 갖는 역직렬화된 신호(525)를 생성하는 것이 가능할 수 있다. 예를 들어, 단일 위상 클록 시스템은 단일 클록 신호의 상승 에지에서 홀수 비트를 캡처하는데 사용될 수 있는 한편, 단일 클록 신호의 하강 에지에서 짝수 비트가 캡처될 수 있다. 또한, 2:1 이외의 직렬화 계수(예를 들어, 4:1 또는 8:1)를 갖는 역직렬화된 신호(525)를 생성하기 위해 상이한 회로가 사용될 수 있다.
도 6은 본 발명의 다양한 예에 따른 메모리 시스템의 예시적인 다이어그램(601)을 예시한다. 다이어그램(601)은 반도체 패키지(680) 내에 위치된 메모리 제어기(605)를 예시한다. 메모리 제어기(605)는 도 4 및 5를 참조하여 설명된 메모리 제어기(405 또는 505)의 예일 수 있다. 반도체 패키지(680)는 도 4 및 5를 참조하여 설명된 반도체 패키지(480 또는 580)의 예일 수 있다. 일부 경우에서, 메모리 제어기(605)는 또한 도 5를 참조하여 설명된 직렬화기/역직렬화기(520)를 포함할 수 있다. 메모리 제어기(605)는 컴퓨팅 디바이스(120-c)로부터 제 1 신호(610)를 수신할 수 있다.
일부 경우에, 컴퓨팅 디바이스(120)는 호스트 디바이스로 지칭될 수 있다. 제 1 신호(610)는 도 4 및 5를 참조하여 설명한 제 1 신호(410 또는 510)의 예일 수 있다. 일부 경우에, 제 1 신호(610)는 2 개의 신호 레벨을 포함하는 바이너리 신호일 수 있다. 일부 경우에, 제 1 신호(610)는 1 비트의 데이터를 나타내는 2 개의 고유한 심볼을 포함하는 변조 방식을 사용하여 인코딩될 수 있다. 메모리 제어기(605)는 컴퓨팅 디바이스(120-c)로부터의 제 1 신호(610)로부터의 정보에 기초하여 제 2 신호(620)를 생성할 수 있다. 제 2 신호(620)는 도 4 및 5를 참조하여 설명된 제 2 신호(415 또는 515)의 예일 수 있다. 일부 경우에, 제 2 신호(620)는 PAM 방식으로 인코딩될 수 있다. 일부 경우에, 제 2 신호(620)는 4 개의 신호 레벨로 구성된 PAM4 신호일 수 있다.
반도체 패키지(680)는 일부 경우에 메모리 제어기(605) 위에 위치된 하나 이상의 메모리 다이(625)(이는 칩, 반도체 칩 및/또는 반도체 다이로도 지칭될 수 있음)를 포함할 수 있다. 메모리 다이(625)는 도 1을 참조하여 설명된 메모리 다이(105)의 예일 수 있다. 메모리 다이(625, 626)의 개별 다이는 상이한 메모리 기술, 예를 들어 DRAM, NAND, FeRAM, 3DXP 또는 이들의 조합을 이용할 수 있다. 일부 경우에, 다른 다이는 메모리 스택에서의 다른 다이와 상이한 메모리 기술을 사용할 수 있다. 일부 예에서, 반도체 패키지(680)는 제 1 다수(예를 들어, 8 개의 메모리 다이)의 메모리 다이(625)를 포함할 수 있다.
메모리 다이(625)는 메모리 제어기(605)와 전기적으로 연결되고 서로 직접 적층될 수 있다. 일부 경우에, 메모리 다이(625)는 반도체 패키지(680)와는 상이한 자체 패키지를 갖는 메모리 다이를 포함할 수 있다. 일부 경우에, 메모리 다이(625)는 제 2 신호(620)를 릴레이(relay)하기 위해 TSV(621)의 세트를 갖는 하나 이상의 다이를 포함할 수 있다. 다시 말해, 메모리 다이(625)는 TSV(621)의 세트를 통해 제 2 신호(620)를 릴레이할 수 있다. 일부 예에서, 메모리 다이(625)의 최상위 메모리 다이(예를 들어, 메모리 다이(625-n))는 최상위 메모리 다이가 제 2 신호(620)를 더 멀리 릴레이할 필요가 없을 때(리피터(repeater, 607) 및 제 2 세트의 메모리 다이(626)가 없는 경우) TSV를 갖지 않을 수 있다. 일부 예에서, 메모리 다이(625)의 각각의 메모리 다이는 제 2 신호(620)를 수신 및 디코딩하도록 구성된 수신기(도시되지 않음)를 포함할 수 있다.
메모리 제어기(605)는 메모리 제어기(605)가 TSV(621)의 세트를 통해 제 2 신호(620)를 전송할 때 칩 인에이블(Chip Enable, CE) 신호를 메모리 다이(625)에 보낼 수 있다. CE 신호는 제 2 신호(620)를 수신하기 위해 메모리 다이(625) 중에서 타겟 메모리 다이(예를 들어, 625-a 또는 다이어그램(601)에 묘사된 메모리 다이(625) 중 임의의 하나)를 지정한다. 일부 예에서, 메모리 제어기(605)는 CE 신호를 타겟 메모리 다이로 직접 보낼 수 있다. 타겟 메모리 다이(예를 들어, 메모리 다이(625-a))가 CE 신호를 수신할 때, 타겟 메모리 다이(예를 들어, 메모리 다이(625-a))는 그의 수신기를 활성화하여 제 2 신호(620)를 수신하고 그 안에 포함된 정보를 디코딩할 수 있다.
다른 메모리 다이(예를 들어, 625-a 이외의 메모리 다이(625))는 그의 수신기를 활성화시키는 것과 관련된 전력 소비를 피하기 위해 그의 수신기을 활성화시키지 않을 수 있다. 일부 예에서, CE 신호는 예를 들어 PAM 방식을 사용하여 인코딩될 수 있다. 그러한 경우에, 메모리 다이(625)의 하나 이상의 메모리 다이는 CE 신호를 디코딩하여 제 2 신호(620)가 수신할 대상인지를 결정하도록 구성된 다른 수신기를 포함할 수 있다. 타겟 메모리 다이(예를 들어, 메모리 다이(625-a))는 제 2 신호(620)가 수신하기 위한 것으로 결정될 때, 제 2 신호(620)를 수신하고 그에 포함된 정보를 디코딩하도록 구성된 그의 수신기를 활성화시킬 수 있다.
다이어그램(601)은 반도체 패키지(680) 내에 공존하는 리피터(607) 및 제 2 세트의 메모리 다이(626)를 추가로 예시한다. 리피터(607) 및 제 2 세트의 메모리 다이(626)는 제 1 세트의 메모리 다이(625) 위에 위치될 수 있다. 제 2 세트의 메모리 다이(626)(예를 들어, 메모리 다이(626-a 내지 626-m))는 동일하거나 상이한 메모리 기술, 예를 들어 DRAM, NAND, FeRAM, 3DXP, 또는 이들의 조합을 사용하는 하나 이상의 메모리 칩 또는 다이일 수 있다. 일부 경우에, 메모리 다이(626)는 제 2 신호(620)를 포함하는 멀티-레벨 신호를 릴레이하기 위해 TSV(622)의 세트를 갖는 하나 이상의 다이를 포함할 수 있다. 일부 예에서, 최상위 메모리 다이(예를 들어, 메모리 다이(626-m))는 최상위 메모리 다이가 신호를 더 멀리 릴레이할 필요가 없을 때 TSV를 포함하지 않을 수 있다. 일부 예에서, 메모리 다이(626)의 각각의 메모리 다이는 신호을 수신 및 디코딩하도록 구성된 수신기(도시되지 않음)를 포함할 수 있다.
리피터(607)는 제 2 신호(620)가 이동하는 수직 거리와 관련된 문제를 완화할 수 있다. 이러한 문제는 일부 경우에 Z-높이 제한 문제로 지칭될 수 있다. Z-높이 제한 문제는, 제 1 다수의 메모리 다이(625)(예를 들어, 8 개의 메모리 다이)가 다음 메모리 다이(예를 들어, 리피터(607)가 없는 메모리 다이(626-a))에서 수신된 제 2 신호(620)의 열화를 초래하기에 충분히 길 수 있는 수직 거리를 생성할 때 발생할 수 있다. 결과적으로, 제 2 신호(620)의 열화로 인해 제 2 신호(620)의 디코딩 실패가 발생할 수 있다(예를 들어, 리피터(607)가 없는 메모리 다이(626-a)에서). 일부 예에서, 지터, 왜곡, 및 감소된 진폭과 결합된 연장된 상승 및 하강 시간은 제 1 다수의 메모리 다이(625)와 관련된 수직 거리를 이동한 후 제 2 신호(620)의 열화에 기여할 수 있다.
리피터(607)는 제 1 세트의 TSV(621)를 통해 제 1 다수의 메모리 다이(625)와, 제 2 세트의 TSV(622)를 통해 제 2 다수의 메모리 다이(626)와 전기적으로 연결될 수 있다. 리피터(607)는, 제 1 세트의 TSV(621)를 통해 제 2 신호(620)를 수신하고 제 1 다수의 메모리 다이(625) 위에 위치한 제 2 다수의 메모리 다이(626)로 제 2 세트의 TSV(622)를 통해 제 2 신호(620)를 재전송하도록 구성될 수 있다. 리피터(607)는 그의 신호 재전송 기능에 비추어 리-드라이버(re-driver)로 지칭될 수 있다. 일부 예에서, 제 1 다수의 메모리 다이(625)는 제 1 계층(tier)으로 지칭될 수 있는 한편, 제 2 다수의 메모리 다이(626)는 제 2 계층으로 지칭될 수 있다.
전술한 바와 같이, 일부 예에서, 제 1 다수의 메모리 다이(625)는 제 2 신호(620)가 릴레이될 수 있는 제 1 세트의 TSV(621)을 포함할 수 있다. 또한, 일부 예에서, 제 2 다수의 메모리 다이(626)는 제 2 신호(620)가 릴레이될 수 있는 제 2 세트의 TSV(622)를 포함할 수 있다. 메모리 제어기(605)는 메모리 제어기(605)가 제 2 다수의 메모리 다이(626)에 제 2 신호(620)를 전송할 때 리피터(607)와 통신하도록 구성된 메인 마스터(main master)로 지칭될 수 있다. 일부 예에서, 메모리 제어기(605)를 리피터(607)와 직접 연결하기 위해 통과-관통(pass-through) TSV(도시되지 않음)의 세트가 이용될 수 있다. 통과-관통 TSV는, TSV의 제 1 또는 제 2 세트와 관련된 다양한 회로가 없는 메모리 제어기 (605)와 리피터(607) 사이의 비교적 더 간단한 신호 성질로 인해 제 1 세트의 TSV (621) 또는 제 2 세트의 TSV (622)와는 상이한 (예를 들어, 물리적 치수가 더 작고 개수가 더 적은) 구조적 특징으로 구성될 수 있다.
메모리 제어기(605)는, 제 2 계층에서 제 2 다수의 메모리 다이(626)에 제 2 신호(620)를 전달할 때, 제 1 계층에서 메모리 다이(625)에 액세스하는 것이 제한될 수 있다. 제한은, 제 1 다수의 메모리 다이(625)와 관련된 제 1 세트의 TSV(621)가 제 2 신호(620)을 수신 및 재전송하는 리피터(607)과 관련하여 제 2 다수의 메모리 다이(626)에 제 2 신호(620)를 릴레이하는데 사용될 수 있다는 사실에 기인한다. 다시 말해서, 제 1 계층에서 제 1 다수의 메모리 다이(625)에 액세스하고 제 2 계층에서 제 2 다수의 메모리 다이(626)에 액세스하는 것은 시-분할 방식으로 수행될 수 있다.
일부 예에서, 제 1 시간 지속기간 동안, 메모리 제어기(605)는 제 1 계층에서 제 1 다수의 메모리 다이(625)에 액세스할 수 있는 한편, 제 2 계층에서 제 2 다수의 메모리 다이(626)는 격리될 수 있다. 제 1 시간 지속기간 이후의 제 2 시간 지속기간 동안, 메모리 제어기(605)(예를 들어, 메인 마스터)는 리피터(607)(예를 들어, 재-드라이버)와 협력하여 제 1 세트의 TSV(621) 및 제 2 세트의 TSV(622)를 통해 제 2 계층에서 제 2 다수의 메모리 다이(626)에 액세스할 수 있는 한편, 제 1 계층에서 제 1 다수의 메모리 다이(625)는 격리된다.
다이어그램(601)은 반도체 패키지(680) 내에 공존하는 제 3 세트의 TSV(623)를 추가로 예시한다. 제 3 세트의 TSV(623)는 메모리 제어기(605) 및 리피터(607)와 전기적으로 연결될 수 있다. 도 6에서 제 3 세트의 TSV(623)의 단일 표현은 묘사된 특징의 가시성 및 명확성을 증가시키기 위한 노력으로 예시되어 있다. 추가 구성이 고려된다. 제 3 세트의 TSV(623)는 제 1 계층에서 제 1 다수의 메모리 다이(625) 및 제 2 계층에서 제 2 다수의 메모리 다이(626)에 액세스하는 시-분할 방식과 관련된 문제를 완화할 수 있다. 메모리 제어기(605)는 신호(620-a)를 생성하여 제 3 세트의 TSV(623)를 통해 송신할 수 있다. 신호(620-a)는 제 1 다수의 메모리 다이(625)를 우회하는 성질로 인해 제 2 신호(620)의 변형된 예로서 고려될 수 있다.
예를 들어, 신호(620-a)는, 신호(620-a)가 제 1 다수의 메모리 다이(625)를 통해 이동하는 제 2 신호(620)와 관련된 열화에 덜 민감할 수 있다는 점을 제외하고는, 제 2 신호(620)와 동일할 수 있다. 제 3 세트의 TSV(623)는 제 1 세트의 TSV(621) 또는 제 2 세트의 TSV(622)의 구조적 특징(예를 들어, 물리적 치수 및 수에서 유사한)으로 구성될 수 있다. 메모리 제어기(605)는 메모리 제어기(605)가 제 3 세트의 TSV(623)를 통해 제 2 다수의 메모리 다이(626)에 신호(620-a)를 송신할 때 리피터(607)와 통신하도록 구성될 수 있다. 또한, 리피터(607)는 제 3 세트의 TSV(623)를 통해 신호(620-a)를 수신하고 제 2 세트의 TSV(622)를 통해 제 2 다수의 메모리 다이(626)로 신호(620-a)를 재전송하도록 구성될 수 있다.
일부 예에서, 제 3 세트의 TSV(623)의 추가는 메모리 제어기(605)가 함께(적어도 부분적으로 중첩하는 기간 동안) 또는 동시에 제 1 다수의 메모리 다이(625) 및 제 2 다수의 메모리 다이(626)에 액세스 가능하게 할 수 있다. 다시 말해, 메모리 제어기(605)는 제 1 계층의 제 1 다수의 메모리 다이(625)에 제 2 신호(620)를 전달할 때, 제 2 계층의 제 2 다수의 메모리 다이와 독립적으로 동작할 수 있다. 동시에, 또는 적어도 부분적으로 중첩하는 기간 동안(예를 들어, 함께), 메모리 제어기(605)(예를 들어, 메인 마스터)는 리피터(607)(예를 들어, 재-드라이버)와 협력하여, 제 2 신호 (620)와 병렬로 신호(620-a)를 릴레이하는 제 3 세트의 TSV(623)의 존재로 인해 제 2 계층의 제 2 다수의 메모리 다이(626)에 액세스 할 수 있다. 따라서, 다이어그램(601)에 묘사된 구성은 메모리 시스템의 성능을 향상시키기 위해 제 1 및 제 2 계층에서 확장된 메모리 용량의 지원을 허용할 수 있다.
일부 실시형태에서, 장치가 설명된다. 장치는 제 1 복수의 메모리 다이를 포함할 수 있고, 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 1 관통 실리콘 비아(TSV) 및 제 1 복수의 메모리 다이와 연결된 제어기를 포함한다. 일부 경우에, 제어기는, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하고 제 2 신호를 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하도록 동작 가능할 수 있다.
일부 경우에, 장치는 제 2 복수의 메모리 다이를 추가로 포함할 수 있고, 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이는 제 2 TSV, 및 제 1 TSV를 통해 제 1 복수의 메모리 다이와 연결되고 제 2 TSV를 통해 제 2 복수의 메모리 다이와 연결된 제 2 제어기를 포함한다. 일부 경우에, 제 2 제어기는 제 1 TSV를 통해 제 2 신호를 수신하고 제 2 신호의 수신에 적어도 부분적으로 기초하여 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 제 2 신호를 재전송하도록 동작 가능할 수 있다.
일부 경우에, 제어기는 제 1 시간 지속기간 동안 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있고, 제어기는, 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안, 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련하여 제 1 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있다.
일부 경우에, 장치는 제어기 및 제 2 제어기와 연결된 제 3 TSV를 추가로 포함할 수 있고, 제 3 TSV는 제 1 복수의 메모리 다이를 우회하도록 구성된다. 일부 경우에, 제어기는 제 1 TSV를 통해 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 그리고 제 3 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있으며, 여기서 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하는 것은 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련된다.
일부 경우에, 장치는 제어기 위에 위치한 제 1 복수의 메모리 다이, 제 1 복수의 메모리 다이 위에 위치한 제 2 제어기 및 제 2 제어기 위에 위치한 제 2 복수의 메모리 다이를 포함할 수 있는 패키지-온-패키지 스택으로 구성될 수 있다. 일부 경우에, 제 2 제어기는 제어기와 상이할 수 있다.
일부 실시형태에서, 장치가 설명된다. 장치는 제 1 복수의 메모리 다이(제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 1 관통 실리콘 비아(TSV)를 포함함), 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하기 위한 수단, 및 제 2 신호를 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 제 2 복수의 메모리 다이를 추가로 포함할 수 있고, 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이는 제 2 TSV, 제 1 TSV를 통해 제 2 신호를 수신하기 위한 수단, 및 제 2 신호의 수신에 적어도 부분적으로 기초하여 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 제 2 신호를 재전송하기 위한 수단을 포함한다.
일부 경우에, 장치는 제 1 시간 지속기간 동안에 제 2 신호를 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하기 위한 수단, 및 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안에 제 2 신호의 재전송과 관련하여 제 1 TSV를 통해 제 2 복수의 메모리 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 수단을 추가로 포함할 수 있다. 일부 경우에, 장치는 제 2 신호를 제 1 TSV를 통해 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하고 제 1 복수의 메모리 다이를 우회하도록 구성된 제 3 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하기 위한 수단을 추가로 포함할 수 있으며, 여기서 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로의 전송은 제 2 신호의 재전송과 관련된다.
일부 실시형태에서, 장치가 설명된다. 장치는 호스트 디바이스 및 복수의 메모리 다이와 연결된 메모리 제어기를 포함할 수 있다. 일부 경우에, 메모리 제어기는, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 호스트 디바이스로부터 수신하고, 제 1 신호의 수신에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하며, 제 2 신호를 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하도록 동작 가능할 수 있다.
일부 경우에, 메모리 제어기는 제 1 신호를 수신한 후에 제 1 신호를 역직렬화하도록 동작 가능할 수 있고, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 적어도 부분적으로 기초한다. 일부 경우에, 메모리 제어기는 제 2 신호의 생성에 적어도 부분적으로 기초하여 제 3 신호를 생성하고 제 2 신호의 전송과 동시에 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 3 신호를 전송하도록 동작 가능할 수 있다.
일부 실시형태에서, 장치가 설명된다. 장치는 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 호스트 디바이스로부터 수신하기 위한 수단, 제 1 신호의 수신에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하기 위한 수단, 및 제 2 신호를 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하기 위한 수단을 포함할 수 있다.
일부 경우에, 장치는 제 1 신호를 수신한 후에 제 1 신호를 역직렬화하기 위한 수단을 추가로 포함할 수 있고, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 적어도 부분적으로 기초한다. 일부 경우에, 장치는 제 2 신호의 생성에 적어도 부분적으로 기초하여 제 3 신호를 생성하기 위한 수단, 및 제 2 신호를 전송하는 것과 동시에 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 3 신호를 전송하기 위한 수단을 추가로 포함할 수 있다.
도 7 내지 도 8은 메모리 디바이스에서 특정 유형의 신호(예를 들어, 바이너리-심볼 신호 또는 멀티-심볼 신호)를 통신하기 위한 신호 경로를 사용하여 하나 이상의 바이너리-심볼 신호(들) 및/또는 하나 이상의 멀티-심볼 신호(들)를 통신하도록 구성된 메모리 디바이스를 예시한다. 메모리 디바이스는 각각 NRZ 및 PAM과 같은 바이너리 또는 멀티-레벨 시그널링을 사용하여 메모리 디바이스에서 다수의 채널을 통해 데이터를 전달할 수 있다. 신호는 상이한 전용 신호 경로를 통해 전송될 수 있으며, 이는 개선된 판독 및 기록 시간, 감소된 전력 소비 및/또는 향상된 메모리 디바이스의 신뢰성을 초래할 수 있다. 도 7 및 8을 참조하여 설명된 특징 및/또는 기능은 도 1 내지 6 및 도 9 내지 22를 참조하여 설명된 바와 같은 메모리 디바이스의 다른 양태의 특징 및/또는 기능과 결합될 수 있다.
도 7은 본 발명의 다양한 예에 따른 예시적인 메모리 디바이스(700)를 예시한다. 메모리 디바이스(700)는 도 1을 참조하여 설명된 바와 같은 시스템(100)의 예일 수 있다. 메모리 디바이스(700)는 메모리 제어기(705), 제 1 메모리 다이(710), 제 2 메모리 다이(715), 호스트(740)를 포함할 수 있다. 일부 예에서, 메모리 제어기(705)는 인코더(745) 및 경로 선택 구성요소(750)를 포함할 수 있고, 다른 예에서, 제 1 메모리 다이(710)는 제 1 신호 경로(720) 및 제 2 신호 경로(725)에 의해 메모리 제어기(705)와 연결될 수 있다.
제 2 메모리 다이(715)는 제 3 신호 경로(730) 및 제 4 신호 경로(735)를 통해 메모리 제어기(705)와 연결될 수 있다. 일부 예에서, 제 1 신호 경로(720), 제 2 신호 경로(725), 제 3 신호 경로(730) 및 제 4 신호 경로(735)는 도 1을 참조하여 설명된 바와 같은 내부 신호 경로(115)의 개별적인 예일 수 있다. 다른 예에서, 제 1 메모리 다이(710) 및 제 2 메모리 다이(715)는 도 1을 참조하여 설명된 바와 같은 메모리 다이(105)의 개별 예일 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 메모리 제어기(705)는 도 1을 참조하여 설명된 바와 같은 메모리 제어기(110)의 예일 수 있다. 다른 예에서, 호스트(740)는 도 1을 참조하여 설명된 바와 같은 컴퓨팅 디바이스(120)의 예일 수 있다.
제 1 메모리 다이(710)는 제 1 메모리 다이(710)의 복수의 메모리 셀로 지칭될 수 있는 하나 이상의 메모리 셀(예시되지 않음)을 포함할 수 있다. 일부 예에서, 메모리 제어기(705)는 제 1 신호 경로(720) 및 제 2 신호 경로(725)를 통해 하나 이상의 신호를 메모리 다이(710)의 복수의 메모리 셀에 통신할 수 있다. 예를 들어, 제 1 신호 경로(720)는 메모리 제어기(705) 및 제 1 메모리 다이(710)와 연결될 수 있고, 멀티 레벨 신호를 제 1 메모리 다이(710)에 통신하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 제 2 신호 경로(725)는 메모리 제어기(705) 및 제 1 메모리 다이(710)와 연결될 수 있고 바이너리-심볼 신호를 제 1 메모리 다이(710)에 통신하도록 구성될 수 있다.
다른 예에서, 제 1 신호 경로(720) 및 제 2 신호 경로(725) 각각은 멀티-레벨 신호 또는 바이너리-심볼 신호를 제 1 메모리 다이(710)에 통신하도록 구성될 수 있다. 일부 예에서, 각각의 신호 경로는 전용 신호 유형을 통신하도록 구성될 수 있다. 예를 들어, 제 1 신호 경로(720) 및 제 2 신호 경로(725)는 바이너리-심볼 신호를 전송하도록 구성될 수 있다. 다른 예에서, 제 3 신호 경로(730) 및 제 4 신호 경로(735)는 멀티-레벨 신호를 전송하도록 구성될 수 있다. 다른 예에서, 제 1 신호 경로(720), 제 2 신호 경로(725), 제 3 신호 경로(730) 및 제 4 신호 경로(735) 중 임의의 것이 바이너리-심볼 신호 또는 멀티-레벨 신호를 통신하도록 구성될 수 있다.
메모리 다이(715)는 (예를 들어, 도 2를 참조하여 설명된 바와 같은) 하나 이상의 메모리 셀을 포함할 수 있으며, 이는 제 2 메모리 다이(715)의 복수의 메모리 셀로 지칭될 수 있다. 일부 예에서, 메모리 제어기(705)는 제 3 신호 경로(730) 및 제 4 신호 경로(735)를 통해 하나 이상의 신호를 메모리 다이(710)의 복수의 메모리 셀에 통신할 수 있다. 예를 들어, 제 3 신호 경로(730)는 메모리 제어기(705) 및 제 2 메모리 다이(715)와 연결될 수 있고, 멀티-레벨 신호를 제 2 메모리 다이(715)에 통신하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 제 4 신호 경로(735)는 메모리 제어기(705) 및 제 2 메모리 다이(715)와 연결될 수 있고 바이너리-심볼 신호를 제 2 메모리 다이(715)에 통신하도록 구성될 수 있다. 다른 예에서, 제 3 신호 경로(730) 및 제 4 신호 경로(735) 각각은 멀티 레벨 신호 또는 바이너리-심볼 신호를 제 2 메모리 다이(710)에 통신하도록 구성될 수 있다.
일부 예에서, 경로 선택 구성요소(750)는 하나 이상의 경로의 선택을 용이하게 할 수 있다. 예를 들어, 경로 선택 구성요소(750)는 제 1 메모리 경로(720)를 선택하여 신호를 제 1 메모리 다이(710)에 통신할 수 있다. 다른 예에서, 경로 선택 구성요소(750)는 제 3 신호 경로(730)를 선택하여 신호를 제 2 메모리 다이(715)에 통신할 수 있다. 임의의 예에서, 경로 선택 구성요소(750)는 신호의 유형(예를 들어, 바이너리-심볼 신호), 전달되는 데이터의 유형(예를 들어, 제어 데이터), 또는 데이터 전달을 위한 채널의 가용성에 기초하여 하나 이상의 신호 경로를 선택할 수 있다.
추가적인 예에서, 제 1 메모리 다이(710) 및 제 2 메모리 다이(715) 각각은 CE 신호(예를 들어, 칩-인에이블)에 응답하여 멀티-레벨 또는 바이너리-심볼 신호를 수신할 수 있다. 예를 들어, 메모리 제어기(705)는 CE 신호를 제 1 메모리 다이(710) 또는 제 2 메모리 다이(715) 중 하나로 전송할 수 있다. CE 신호를 수신할 때, 제 1 메모리 다이(710) 또는 제 2 메모리 다이(715) 중 하나는 멀티-레벨 또는 바이너리-심볼 신호를 전송하도록 메모리 제어기(705)에 표시할 수 있다.
일부 예에서, 메모리 디바이스(700)는 임의의 신호 경로를 따라 멀티-레벨 신호 또는 바이너리-레벨 신호를 통신하도록 구성된 버스(bus) 바이너리-심볼 신호를 포함할 수 있다. 멀티-레벨 신호 또는 바이너리-심볼 신호를 통신할 때, 버스 또는 메모리 제어기(705)는 시스템 클록의 타이밍에 기초하여 신호를 통신할 수 있다. 일부 예에서, 시스템 클록은 (예를 들어, 집적된) 메모리 제어기(705)와 관련될 수 있다. 다른 예에서, 시스템 클록은 메모리 제어기(705) 외부에 있을 수 있다. 예를 들어, 메모리 제어기(705)는 시스템 클록의 상승 에지, 시스템 클록의 하강 에지, 또는 둘 모두 동안 멀티-레벨 신호, 바이너리-레벨 신호 또는 둘 다를 전송할 수 있다.
멀티-레벨 신호 및 바이너리 심벌 신호 각각에서 특정 데이터가 전송될 수 있다. 예를 들어, 멀티 레벨 신호는 제어 데이터를 포함할 수 있고 바이너리 레벨 신호는 메타 데이터(metadata)를 포함할 수 있다. 다른 예에서, 멀티-레벨 신호는 메타 데이터를 포함할 수 있고 바이너리 레벨 신호는 제어 데이터를 포함할 수 있다. 추가의 예에서, 멀티 레벨 신호는 메타 데이터 또는 제어 데이터를 포함할 수 있고, 바이너리-심볼 신호는 메타 데이터 또는 제어 데이터를 포함할 수 있다. 다른 예에서, 멀티-레벨 신호 또는 바이너리-심볼 신호는 저장 데이터를 포함할 수 있다. 저장 데이터는 제 1 메모리 다이(710) 또는 제 2 메모리 다이(715)의 하나 이상의 메모리 셀에 대응할 수 있다. 일부 예에서, 메타 데이터 및 제어 데이터 중 하나 또는 둘 모두는 하나 이상의 메모리 디바이스 또는 단일 메모리 디바이스의 하나 이상의 스택으로 전송될 수 있다. 다른 예에서, 메타 데이터 및 제어 데이터 중 하나 또는 둘 모두는 하나 초과의 메모리 디바이스에 중복적으로 저장될 수 있다. 예를 들어, 메타 데이터 및 제어 데이터 중 하나 또는 둘 모두는 장기 백업 데이터로서 NAND 디바이스에 저장될 수 있고, NAND 디바이스 및 DRAM 디바이스 모두로 전송될 수 있다.
임의의 구성에서, 멀티-레벨 신호 및 바이너리-심볼 신호는 메모리 제어기(705)에 의해 동시에 전송될 수 있다. 예를 들어, 멀티-레벨 신호의 적어도 일부가 제 1 메모리 다이(710)에 전송될 수 있고, 동시에 바이너리-심볼 신호의 적어도 일부가 제 2 메모리 다이(715)에 전송될 수 있다. 신호는 각각의 신호의 일부 또는 전체가 동시에 - 예를 들어 메모리 제어기(705)의 시스템 클록의 상승 에지 동안에 - 통신되도록 전송될 수 있다.
멀티-레벨 및 바이너리 레벨 신호 각각은 변조 방식을 사용하여 변조될 수 있다. 일부 예에서, 멀티-레벨 및 바이너리 레벨 신호는 인코더(745)를 통해 변조될 수 있다. 예를 들어, 멀티-레벨 신호는 펄스 진폭 변조(PAM) 변조 방식을 사용하여 변조될 수 있고, 바이너리-심볼 신호는 비-영복귀(NRZ) 방식을 사용하여 변조될 수 있다. PAM 변조 방식에서, 멀티 레벨 시그널링은 PAM4 시그널링, PAM8 시그널링 등을 포함할 수 있다. 이 변조 방식에서, 예를 들어, 데이터(예를 들어, 제어 데이터 또는 메타 데이터)는 신호의 진폭으로 인코딩될 수 있다. 진폭 또는 단일 심볼은 1 비트의 데이터를 나타낼 수 있다. 다른 예에서, 진폭, 또는 단일 심볼은 2 비트 이상의 데이터를 나타낼 수 있다.
신호는 예를 들어 주어진 기간 동안 신호의 진폭 레벨을 검출함으로써 복조될 수 있다. 다른 예에서, 바이너리 레벨 신호는 2-레벨 진폭 변조 방식(예를 들어, NRZ) 변조 방식을 사용하여 변조될 수 있다. 이러한 예에서, 논리 "1"은 제 1 전압 레벨(예를 들어, 포지티브 전압)에 의해 표현될 수 있고, 논리 "0"은 제 2 전압 레벨(예를 들어, 네거티브 전압)에 의해 표현될 수 있다. 다른 예에서, 2-레벨 진폭 변조 방식은 비-영복귀 레벨(NRZ(L)), 비-영복귀 인버티드(inverted)(NRZ(I)), 비-영복귀 마크(mark)(NRZ(M)), 비-영복귀 스페이스(NRZ(S)) 또는 비-영복귀 체인지(NRZ(C)) 변조 방식을 포함할 수 있다.
도 8은 본 발명의 다양한 예에 따른 예시적인 프로세스 흐름도(800)를 예시한다. 프로세스 흐름도(800)는 도 7을 참조하여 설명된 바와 같이 메모리 디바이스(700)에 의해 수행되는 하나 이상의 동작을 예시할 수 있다. 프로세스 흐름도(800)는 메모리 제어기(805), 메모리 다이(810) 및 메모리 다이(815)에 의해 수행되는 동작을 포함할 수 있다. 일부 예에서, 메모리 제어기(805), 메모리 다이(810) 및 메모리 다이(815)는 각각 도 1을 참조하여 설명된 바와 같이 메모리 제어기(705), 메모리 다이(710) 및 메모리 다이(715)의 예일 수 있다. 다른 예에서, 메모리 다이(810) 및 메모리 다이(815)는 각각 제 1 메모리 다이(810) 및 제 2 메모리 다이(815)로 지칭될 수 있다.
블록(820)에서, 메모리 제어기(805)는 제 1 메모리 다이(810)에 통신될 제 1 데이터를 식별할 수 있다. 제 1 메모리 다이(810)는 예를 들어 복수의 메모리 셀로 지칭될 수 있는 하나 이상의 메모리 셀을 포함할 수 있다. 일부 예에서, 제 1 메모리 다이(810)는 강유전성 메모리 셀, 동적 랜덤 액세스 메모리 셀, NAND 메모리 셀, NOR 메모리 셀 또는 이들의 조합을 포함할 수 있다. 제 1 데이터는 예를 들어 메타 데이터 또는 제어 데이터를 포함할 수 있고, 도 1을 참조하여 설명된 바와 같이 호스트 컴퓨팅 디바이스(120)를 통해 메모리 제어기(805)에 제공될 수 있다.
다른 예에서, 저장 데이터는 도 1을 참조하여 설명된 바와 같이 호스트 컴퓨팅 디바이스(120)를 통해 메모리 제어기(805)에 제공될 수 있다. 일부 예에서, 저장 데이터는 제 1 메모리 다이(810) 또는 제 2 메모리 다이(815)의 하나 이상의 메모리 셀과 관련될 수 있다. 제 1 데이터를 식별하면, 메모리 제어기(805)는 블록(825)에서 데이터에 대한 변조 방식을 결정할 수 있다. 도 7을 참조하여 전술한 바와 같이, 제 1 데이터는 멀티-심볼 변조 방식(예를 들어, PAM) 또는 바이너리-심볼 변조 방식(예를 들어, NRZ)을 사용하여 변조될 수 있으며, 이는 각각 멀티-레벨 및 바이너리-심볼 신호에 대응할 수 있다.
블록(830)에서, 메모리 제어기(805)는 제 1 데이터를 통신하기 위한 신호 경로를 선택할 수 있다. 신호 경로는 예를 들어 도 7을 참조하여 설명된 바와 같이 제 1 신호 경로(720), 제 2 신호 경로(725), 제 3 신호 경로(730) 또는 제 4 신호 경로(735) 중 하나일 수 있다. 또한, 도 7을 참조하여 설명된 바와 같이, 신호 경로는 관통 실리콘 비아(TSV)에서의 도체일 수 있다. 일단 신호 경로가 선택되면, 전송(235)을 통해, 메모리 제어기(805)는 변조 방식을 이용하여 변조된 제 1 신호를 결정된 신호 경로를 이용하여 제 1 메모리 다이(810)로 통신할 수 있다. 일부 경우에, 메모리 제어기(805)는 신호 경로를 선택할 수 있다. 메모리 제어기(805)는 신호 경로의 하나 이상의 능력(예를 들어, 대역폭) 또는 신호 경로의 가용성을 식별하여 신호를 전송할 수 있다.
예를 들어, 메모리 제어기(805)는 신호 경로를 사용하여 통신될 수 있는 신호의 유형을 식별할 수 있다. 신호 경로가 전송을 요청하는 신호의 유형을 통신하도록 구성되면(예를 들어, 신호는 멀티-심볼 신호이고, 신호 경로는 멀티-심볼 신호를 통신하도록 구성됨), 메모리 제어기(805)는 주어진 신호 경로를 선택할 수 있다. 일부 경우에, 신호 경로를 선택할 때 신호 경로의 가용성(예를 들어, 대역폭)이 또한 고려될 수 있다. 다른 예에서, 신호 경로는 전송된 신호의 유형(예를 들어, 바이너리-심볼 신호)에 기초하여 메모리 제어기(805)에 의해 선택될 수 있다. 제 1 신호를 통신함에 있어서, 메모리 제어기(805)는 시스템 클록의 타이밍에 기초하여 제 1 신호를 통신할 수 있다. 일부 예에서, 시스템 클록은 (예를 들어, 집적된) 메모리 제어기(805)와 관련될 수 있다. 다른 예에서, 시스템 클록은 메모리 제어기(805) 외부에 있을 수 있다. 예를 들어, 메모리 제어기(805)는 시스템 클록의 상승 에지, 시스템 클록의 하강 에지, 또는 둘 모두 동안 제 1 신호를 전송할 수 있다.
예로서, 메모리 제어기(805)는 제 1 메모리 다이(810)와 통신될 제어 데이터를 식별할 수 있다. 제어 데이터를 식별할 때, 메모리 제어기(805)는 PAM 변조 방식을 선택하여 제어 데이터를 멀티-심볼 신호로 인코딩할 수 있고, (도 7을 참조하여 설명된 바와 같이) 제 1 신호 경로(720)를 선택하여 제어 데이터로 인코딩된 멀티-심볼 신호를 통신할 수 있다. 신호 경로(720)의 선택은 적어도 PAM 변조 방식의 결정의 일부에 기초할 수 있다. 일부 예에서, 다른 신호 경로(예를 들어, 제 3 신호 경로(730))를 선택하는 것은 다른 변조 방식(예를 들어, NRZ 변조 방식)을 선택하는 것에 적어도 부분적으로 기초할 수 있다. 어느 한 예에서, 메모리 제어기(805)는 PAM 변조 방식을 사용하여 변조된 제 1 신호를 제 1 신호 경로(예를 들어, 신호 경로(720))를 사용하여 제 1 메모리 다이(810)에 통신할 수 있다.
다른 예에서, 메모리 제어기(805)는 블록(840)에서 제 2 데이터를 식별할 수 있다. 제 2 데이터는 예를 들어 메타 데이터 또는 제어 데이터를 포함할 수 있고 호스트(예시되지 않음)를 통해 메모리 제어기(805)에 제공될 수 있다. 다른 예에서, 제 2 데이터는 제 1 메모리 다이(810) 또는 제 2 메모리 다이(815)와 관련될 수 있는 저장 데이터를 포함할 수 있다. 일부 예에서, 제 2 데이터는 식별된 제 1 데이터와 동일한 데이터 유형일 수 있고, 다른 예에서, 제 2 데이터는 식별된 제 1 데이터와 다른 데이터 유형(예를 들어, 메타 데이터)일 수 있다. 제 2 데이터를 식별할 때, 메모리 제어기(805)는 블록(845)에서 데이터에 대한 변조 방식을 결정할 수 있다. 전술한 바와 같이, 제 2 데이터는 멀티-심볼 변조 방식(예를 들어, PAM4) 또는 바이너리-심볼 변조 방식(예를 들어, NRZ) 변조 방식을 사용하여 변조될 수 있다.
블록(850)에서, 메모리 제어기(805)는 제 2 데이터를 통신하기 위한 신호 경로를 선택할 수 있다. 신호 경로는 예를 들어 도 7을 참조하여 설명된 바와 같이 제 1 신호 경로(720), 제 2 신호 경로(725), 제 3 신호 경로(730) 또는 제 4 신호 경로(735) 중 하나일 수 있다. 또한 전술한 바와 같이, 신호 경로는 TSV에서의 도체일 수 있다. 일부 예에서, 신호 경로는 제 1 신호를 통신하는데 사용되는 것과 동일한 유형의 신호 경로일 수 있고, 다른 예에서 신호 경로는 제 1 신호를 통신하는데 사용되는 것과 다른 유형의 신호 경로일 수 있다.
일단 신호 경로가 선택되면, 블록(850)에서, 메모리 제어기(805)는 변조 방식을 이용하여 변조된 제 2 신호를 결정된 신호 경로를 이용하여 제 1 메모리 다이(810)로 통신할 수 있다. 이것은 전송(855)을 통해 발생할 수 있다. 제 2 신호를 통신함에 있어서, 메모리 제어기(805)는 시스템 클록의 타이밍에 기초하여 제 1 신호를 통신할 수 있다. 예를 들어, 메모리 제어기(805)는 시스템 클록의 상승 에지, 시스템 클록의 하강 에지, 또는 둘 모두 동안 제 2 신호를 전송할 수 있다. 추가의 예에서, 메모리 제어기(805)는 제 1 신호 및 제 2 신호를 동시에 전송할 수 있다. 예를 들어, 제 1 신호의 적어도 일부는 제 1 메모리 다이(810)로 전송될 수 있고, 동시에 제 2 신호의 적어도 일부는 제 2 메모리 다이(815)로 전송될 수 있다. 신호는 각각의 신호의 일부 또는 전체가 동시에 - 예를 들어 메모리 제어기(805)의 시스템 클록의 상승 에지 동안 - 통신되도록 전송될 수 있다.
예로서, 메모리 제어기(805)는 제 1 메모리 다이(810)와 통신될 제 2 제어 데이터를 식별할 수 있다. 제 2 제어 데이터를 식별할 때, 메모리 제어기(805)는 제 2 제어 데이터에 대한 NRZ 변조 방식을 결정하고, 예를 들어 (도 7을 참조하여 설명된 바와 같이) 제 2 신호 경로(725)를 선택하여 제어 데이터를 통신할 수 있다. 신호 경로(725)의 선택은 적어도 NRZ 변조 방식의 결정의 일부에 기초할 수 있다. 따라서, 메모리 제어기(805)는 NRZ 변조 방식을 사용하여 변조된 제 2 신호를 제 2 신호 경로(예를 들어, 신호 경로(720))를 사용하여 제 1 메모리 다이(810)에 통신할 수 있다.
추가적인 예에서, 전송(860)을 통해, 메모리 제어기(805)는 제 1 신호를 제 2 메모리 다이(815)에 통신할 수 있다. 제 2 메모리 다이(815)는 예를 들어 복수의 메모리 셀로 지칭될 수 있는 하나 이상의 메모리 셀을 포함할 수 있다. 일부 예에서, 제 2 메모리 다이(815)의 복수의 메모리 셀은 제 1 메모리 다이(810)와는 상이한 유형의 메모리 셀을 포함할 수 있다.
예를 들어, 위에서, 제 1 데이터는 제어 데이터를 포함할 수 있고 멀티-심볼 변조 방식을 사용하여 변조될 수 있다. 제 1 데이터는 예를 들어 제 3 신호 경로(예를 들어, 도 7을 참조하여 설명된 바와 같은 신호 경로(730))를 통해 제 2 메모리 다이(815)에 통신될 수 있다. 그러나, 다른 예에서, 제 1 데이터는 상이한 유형의 데이터를 포함할 수 있고/있거나 NRZ 변조 방식을 사용하여 변조될 수 있다. 어느 경우이든, 변조 방식은 제 1 데이터(예를 들어, 제어 데이터)의 데이터 유형에 적어도 부분적으로 기초할 수 있다. 그 다음, 제 1 데이터는 예를 들어 상이한 신호 경로(예를 들어, 도 7을 참조하여 설명된 바와 같은 제 4 신호 경로(735))를 통해 제 2 메모리 다이(815)에 통신될 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 전송(865)을 통해, 메모리 제어기(805)는 제 2 신호를 제 2 메모리 다이(815)에 통신할 수 있다. 예로서, 위에서, 제 2 데이터는 메타 데이터를 포함할 수 있고 NRZ 변조 방식을 사용하여 변조될 수 있다. 제 2 데이터는 예를 들어 제 4 신호 경로(예를 들어, 도 1을 참조하여 설명된 바와 같은 신호 경로(735))를 통해 제 2 메모리 다이(815)에 통신될 수 있다. 그러나, 다른 예에서, 제 2 데이터는 상이한 유형의 데이터를 포함할 수 있고/있거나 PAM 변조 방식을 사용하여 변조될 수 있다. 어느 경우이든, 변조 방식은 제 1 데이터 또는 제 2 데이터(예를 들어, 제어 데이터)의 데이터 유형에 적어도 부분적으로 기초할 수 있다. 그 다음, 제 2 데이터는 예를 들어 상이한 신호 경로(예를 들어, 도 1을 참조하여 설명된 바와 같은 제 3 신호 경로(730))를 통해 제 2 메모리 다이(815)에 통신될 수 있다.
도 9 내지 13은 멀티-심볼 시그널링 및 바이너리-심볼 시그널링을 모두 지원하도록 구성되고 데이터 전달 속도를 조정하거나 출력 핀 카운트를 감소시키기 위해(예를 들어, 시그널링 방식에서 활성인 출력 핀의 수를 낮춤) 다양한 시그널링 모드를 이용할 수 있는 메모리 디바이스를 예시한다. 일부 경우에, 메모리 디바이스는 버퍼와 연결된 메모리 어레이를 포함할 수 있고, 여기서 버퍼는 비트 쌍과 같은 하나 초과의 비트를 포함하는 비트 그룹을 출력하도록 구성된 멀티플렉서에 연결된다. 또한, 멀티플렉서는 드라이버에 연결될 수 있으며, 여기서 드라이버는 비트 그룹을 나타내는 심볼을 생성하도록 구성될 수 있다. 심벌은 정수의 비트 수(예를 들어, 2 비트를 나타내는 PAM4 심벌) 또는 비-정수의 비트 수(예를 들어, 1 초과 2 미만의 비트를 나타내는 PAM3 심벌)를 나타낼 수 있다. 비트 그룹을 나타내는 심볼은 메모리 디바이스의 출력 핀 상에서 출력될 수 있다. 도 9 내지 13을 참조하여 설명된 특징 및/또는 기능은 도 1 내지 8 및 도 14 내지 22를 참조하여 설명된 바와 같은 메모리 디바이스의 다른 양태의 특징 및/또는 기능과 결합될 수 있다.
도 9는 본 발명의 다양한 예에 따른 예시적인 회로(900)를 예시한다. 회로(900)는 메모리 어레이(905), 출력 회로(935) 및 출력 핀(925)을 포함할 수 있다. 출력 회로(935)는 버퍼(910), 멀티플렉서(915) 및 드라이버(920)를 포함할 수 있다.
메모리 어레이(905)는 데이터를 저장할 수 있고, 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합일 수 있는 복수의 메모리 셀을 포함할 수 있다. 메모리 어레이(905)는 하나 이상의 메모리 다이(예를 들어, 도 1을 참조하여 설명된 메모리 다이(105))를 포함할 수 있다. 일부 예에서, 메모리 어레이(905)는 출력 회로(935)와 연결될 수 있고, 출력 회로(935) 내에서 버퍼(910)와 직접 또는 간접적으로 연결될 수 있다. 예를 들어, 메모리 어레이(905)는 버퍼(910)가 또한 연결되는 데이터 버스와 연결될 수 있다. 데이터 버스는 직렬 또는 병렬 데이터 버스일 수 있다. 회로(900)에 도시되지 않은 다른 구성요소는 또한 하나 이상의 메모리 제어기, 메모리 감지 구성요소, 로우 또는 칼럼 디코더, 클록 신호 또는 다른 출력 회로와 같은 데이터 버스에 연결될 수 있다.
메모리 어레이(905)에 저장된 데이터는 하나 이상의 메모리 감지 구성요소에 의해 감지되거나 판독될 수 있고, 버퍼(910)는 이러한 비트를 멀티플렉서(915)에 공급하기 전에 약간의 시간 동안 메모리 어레이(905)에 저장된 데이터를 반영하는 비트를 저장할 수 있다. 버퍼(910)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있다 - 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 버퍼가 버퍼(910) 내에 포함될 수 있다. 예를 들어, 버퍼(910)는 적어도 제 1 버퍼 및 제 2 버퍼를 포함할 수 있다. 버퍼(910)에 포함된 버퍼는 선입 선출(first-in first-out, FIFO) 버퍼의 예일 수 있다.
버퍼(910)는 한번에 예를 들어 병렬 인터페이스를 통해 다수의 비트를 멀티플렉서(915)에 공급할 수 있다. 예를 들어, 버퍼(910)는 일부 예에서 8 개의 비트를 멀티플렉서(915)에 병렬로 공급할 수 있다. 또한, 버퍼(910)는 비트를 멀티플렉서(915)에 간헐적으로 공급할 수 있다. 예를 들어, 버퍼(910)는 멀티플렉서(915)에 비트 그룹을 공급하고 후속하는 비트 그룹을 멀티플렉서(915)에 공급하기 전에 다수의 클록 사이클을 대기할 수 있고, 비트 그룹들 사이의 클록 사이클의 수는 선행하는 비트 그룹을 처리하거나 적어도 부분적으로 처리하기 위해 멀티플렉서(915)에 의해 요구되는 클록 사이클의 수에 적어도 부분적으로 기초할 수 있다.
일부 경우에 직렬화기로도 지칭될 수 있는 멀티플렉서(915)는 비트 그룹을 버퍼(910)로부터, 예컨대 병렬로 버퍼(910)에 의해 출력된 비트를 수신하고, 수신된 비트를 직렬로 출력할 수 있다. 따라서, 멀티플렉서(915)는 병렬-투-직렬(parallel to serial) 변환기로서 작용할 수 있다 - 예를 들어, 멀티플렉서(915)는 버퍼(910)로부터 병렬 비트를 수신하여 대응하는 직렬 비트를 출력할 수 있다.
일부 경우에, 멀티플렉서(915)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있으며, 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 멀티플렉서가 멀티플렉서(915) 내에 포함될 수 있다. 멀티플렉서(915)의 부분들은 서로 병렬로, 서로 직렬로, 또는 약간의 다른 캐스케이드(cascaded) 방식으로(예를 들어, 멀티플렉싱의 다중 스테이지로서) 배열될 수 있다. 예를 들어, 회로(900)에 도시된 바와 같이, 멀티플렉서(915)는 제 1 멀티플렉서(915-a), 제 2 멀티플렉서(915-b) 및 제 3 멀티플렉서(915-c)를 포함할 수 있다. 멀티플렉서(915-a)는 버퍼(910)의 제 1 버퍼에 의해 출력된 비트를 처리하도록 구성될 수 있는 제 1 멀티플렉서의 예일 수 있다.
멀티플렉서(915-b)는 버퍼(910)의 제 2 버퍼에 의해 출력된 비트를 처리하도록 구성될 수 있는 제 2 멀티플렉서의 예일 수 있다. 일부 예에서, 제 1 멀티플렉서(915-a) 및 제 2 멀티플렉서(915-b)는 모두 동일한 수의 비트들을 직렬화할 수 있다. 예를 들어, 제 1 멀티플렉서(915-a) 및 제 2 멀티플렉서(915-b)는 모두 4-투-1(four-to-one) 멀티플렉서일 수 있고(예를 들어, 4 개의 병렬 입력을 통해 4 개의 비트를 수신할 수 있고 단일 직렬 출력을 통해 이들 4 개의 비트를 직렬로 출력할 수 있음), 따라서 전체적으로 8-투-2 멀티플렉서를 포함한다. 제 3 멀티플렉서(915-c)는 제 1 멀티플렉서(915-a), 제 2 멀티플렉서(915-b) 및 제 3 멀티플렉서(915-b)가 전체적으로 8-투-1 멀티플렉서로서 작용하도록 제 1 멀티플렉서(915-a) 및 제 2 멀티플렉서(915-b)의 각각의 출력을 직렬화하는 2-투-1 멀티플렉서일 수 있다. 예를 들어, 멀티플렉서(915-c)는 멀티플렉서(915-a)로부터 1 비트의 정보, 멀티플렉서(915-b)로부터 1 비트의 정보를 각각 다른 병렬 입력을 통해 수신하고, 이들 2 개의 비트를 단일 직렬 출력을 통해 직렬로 출력할 수 있다. 일부 경우에, 버퍼(910)는 멀티플렉서(915)에 비트를 공급한 다음, 추가 비트를 멀티플렉서(915)에 공급하기 전에 미리 정해진 수의 클록 사이클을 대기할 수 있다.
일부 예에서, 멀티플렉서(915)는 드라이버(920)와 연결될 수 있다. 드라이버(920)는 또한 출력 핀(925)과 연결될 수 있다. 드라이버(920)는 멀티플렉서(915)로부터 비트를 수신하고, 멀티플렉서(915)로부터 수신된 각각의 비트를 나타내는 심볼을 생성하고, 이러한 심볼을 출력 핀(925)에 공급하도록 구성될 수 있다. 예를 들어, 드라이버(920)는 2-레벨 신호 드라이버일 수 있고 멀티플렉서(915)에 의해 출력된 각각의 비트에 대한 심볼을 생성하고 그 심볼을 출력 핀(925)에 공급할 수 있다. 일부 경우에, 2-레벨 신호 드라이버는 비-영복귀(NRZ) 변조 방식, 단극 인코딩 변조 방식, 양극 인코딩 변조 방식, 맨체스터 인코딩 변조 방식, PAM2 변조 방식 및/또는 기타를 사용하여 데이터를 인코딩한다.
일부 경우에, 메모리 어레이(905)는 복수의 회로(900)에 연결될 수 있다. 예를 들어, 메모리 어레이(905)는 8 개의 회로(900)에 연결될 수 있고, 전체적으로 이들 8 개의 회로(900)는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지, 또는 콜록 신호의 각 상승 및 하강 에지에서 8 개의 2-레벨 신호 심볼(메모리 어레이(905) 내에 저장된 8 비트의 정보를 전체적으로 표시함)을 출력하도록 구성될 수 있다. 이들은 x8(또는 바이트 모드) 2-레벨 신호 동작 모드의 예일 수 있다. 다른 예로서, 메모리 어레이(905)는 16 개의 회로(900)에 연결될 수 있고, 전체적으로 이들 16 개의 회로(900)는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지, 또는 콜록 신호의 각 상승 및 하강 에지에서 16 개의 2-레벨 신호 심볼(메모리 어레이(905) 내에 저장된 16 비트의 정보를 전체적으로 표시함)을 출력하도록 구성될 수 있다. 이들은 x16 레벨 신호 동작 모드의 예일 수 있다. 당업자는 다른 수의 회로(900)가 2-레벨 신호 동작 모드에서 이용될 수 있다는 것을 이해할 것이다.
도 10은 본 발명의 다양한 예에 따른 예시적인 회로(1000)를 예시한다. 회로(1000)는 메모리 어레이(1005), 출력 회로(1035) 및 출력 핀(1025)을 포함할 수 있다. 출력 회로(1035)는 버퍼(1010), 멀티플렉서(1015) 및 드라이버(1020)를 포함할 수 있다.
메모리 어레이(1005)는 데이터를 저장할 수 있고, 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합일 수 있는 복수의 메모리 셀을 포함할 수 있다. 일부 예에서, 메모리 어레이(1005)는 출력 회로(1035)와 연결될 수 있고, 출력 회로(1035) 내에서 버퍼(1010)와 직접 또는 간접적으로 연결될 수 있다. 예를 들어, 메모리 어레이(1005)는 버퍼(1010)가 또한 연결되는 데이터 버스와 연결될 수 있다. 데이터 버스는 직렬 또는 병렬 데이터 버스일 수 있다. 회로(1000)에 도시되지 않은 다른 구성요소는 또한 데이터 버스, 예컨대 하나 이상의 메모리 제어기, 메모리 감지 구성요소, 로우 또는 칼럼 디코더, 클록 신호 또는 다른 출력 회로에 연결될 수 있다.
메모리 어레이(1005)에 저장된 데이터는 하나 이상의 메모리 감지 구성요소에 의해 감지되거나 판독될 수 있고, 버퍼(1010)는 이러한 비트를 멀티플렉서(1015)에 공급하기 전에 메모리 어레이(1005)에 저장된 데이터를 반영하는 비트를 약간의 시간 동안 저장할 수 있다. 버퍼(1010)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있다 - 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 버퍼가 버퍼(1010) 내에 포함될 수 있다. 예를 들어, 버퍼(1010)는 적어도 제 1 버퍼(1010-a) 및 제 2 버퍼(1010-b)를 포함할 수 있다.
버퍼(1010-a) 및 버퍼(1010-b)는 FIFO 버퍼의 예일 수 있다. 제 1 버퍼(1010-a)는 메모리 어레이(1005)의 제 1 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있고, 제 2 버퍼(1010-b)는 메모리 어레이(1005)의 제 2 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있다. 일부 경우에, 메모리 어레이(1005)의 제 1 부분은 메모리 어레이(1005)의 제 2 부분보다 버퍼(1010)에 더 가깝다. 버퍼(1010)는 한번에 예를 들어 병렬 인터페이스를 통해 멀티플렉서(1015)에 다수의 비트를 공급할 수 있다. 일부 경우에, 제 1 버퍼(1010-a) 및 제 2 버퍼(1010-b)는 메모리 어레이(1005) 내의 동일한 메모리 셀에 저장된 데이터를 포함하여, 메모리 어레이(1005)의 동일한 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있다(예를 들어, 메모리 셀은 비-바이너리 심볼의 저장을 지원하는 메모리 셀, 예컨대 4 개의 논리 상태 중 하나로 프로그래밍 가능한 쿼드(quad)-레벨 NAND 메모리 셀일 수 있고, 제 1 버퍼(1010-a)는 제 1 비트를 처리할 수 있고, 제 2 버퍼(1010-b)는 제 2 비트를 처리할 수 있으며, 상기 제 1 비트 및 제 2 비트는 메모리 셀에 의해 저장된 데이터를 전체적으로 나타낸다).
예를 들어, 버퍼(1010)는 일부 예에서 8 개의 비트를 멀티플렉서(1015)에 병렬로 공급할 수 있다. 또한, 버퍼(1010)는 비트를 멀티플렉서(1015)에 간헐적으로 공급할 수 있다. 예를 들어, 버퍼(1010)는 멀티플렉서(1015)에 비트 그룹을 공급하고 후속하는 비트 그룹을 멀티플렉서(1015)에 공급하기 전에 다수의 클록 사이클을 대기할 수 있고, 비트 그룹들 사이의 클록 사이클의 수는 선행하는 비트 그룹을 처리하거나 적어도 부분적으로 처리하기 위해 멀티플렉서(1015)에 의해 요구되는 클록 사이클의 수에 적어도 부분적으로 기초할 수 있다.
멀티플렉서(1015)는 비트의 그룹을 버퍼(1010)로부터, 예컨대 병렬로 버퍼(1010)에 의해 출력된 비트를 몇 개의 병렬 입력을 통해 수신하고, 다른 수의 병렬 출력을 통해 수신된 비트를 출력할 수 있다. 일부 경우에, 멀티플렉서(1015)는 멀티플렉서(1015)가 버퍼(1010)로부터 비트를 수신한 경로인 병렬 입력의 수보다 더 적은 수의 병렬 출력을 통해 비트를 출력할 수 있다. 예를 들어, 멀티플렉서(1015)는 버퍼(1010)로부터 8 개의 비트를 병렬로 수신하고 2 개의 병렬 출력을 통해 - 예를 들어, 비트 쌍으로서 - 이들 비트를 출력할 수 있다. 비트 쌍은 메모리 어레이(1005) 내에 저장된 데이터를 나타낼 수 있다. 따라서, 멀티플렉서(1015)는 부분적 병렬-투-직렬 변환기(partial parallel to serial converter) 또는 부분적 직렬화기로서 작용할 수 있다.
일부 경우에, 멀티플렉서(1015)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있다 - 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 멀티플렉서는 멀티플렉서(1015) 내에 포함될 수 있다. 멀티플렉서(1015)의 부분들은 서로 병렬로, 서로 직렬로 또는 약간의 다른 캐스케이드 방식으로(예를 들어, 멀티플렉싱의 다수의 스테이지로서) 배열될 수 있다. 예를 들어, 회로(1000)에 도시된 바와 같이, 멀티플렉서(1015)는 제 1 멀티플렉서(1015-a) 및 제 2 멀티플렉서(1015-b)를 포함할 수 있다.
제 1 멀티플렉서(1015-a)는 제 1 버퍼(1010-a)에 의해 출력된 비트을 처리하도록 구성될 수 있는 멀티플렉서의 예일 수 있다. 제 2 멀티플렉서(1015-b)는 제 2 버퍼(1010-b)에 의해 출력된 비트을 처리하도록 구성될 수 있는 멀티플렉서의 예일 수 있다. 제 1 멀티플렉서(1015-a)는 비트 그룹(예를 들어, 비트 쌍)의 제 1 비트를 드라이버(1020)에 출력할 수 있고, 제 2 멀티플렉서(1015-b)는 비트 그룹(예를 들어, 비트 쌍)의 제 2 비트를 드라이버(1020)에 출력할 수 있다. 제 1 멀티플렉서(1015-a)는 제 1 버퍼(1010-a)로부터 출력된 비트 쌍의 제 1 비트를 처리할 수 있는 한편, 제 2 멀티플렉서(1015-b)는 제 2 버퍼(1010-b)로부터 출력된 비트 쌍의 제 2 비트를 처리할 수 있다.
일부 예에서, 비트 쌍의 제 1 비트는 메모리 어레이(1005)의 제 1 부분 내에 저장된 데이터를 나타낼 수 있다. 비트 쌍의 제 2 비트는 메모리 어레이(1005)의 제 1 부분과 다른 메모리 어레이(1005)의 제 2 부분 내에 저장된 데이터를 나타낸다. 일부 경우에, 메모리 어레이(1005)의 제 1 부분은 메모리 어레이(1005)의 제 2 부분보다 버퍼(1010)에 더 가깝다. 버퍼(1010)는 한번에 예를 들어 병렬 인터페이스를 통해 멀티플렉서(1015)에 다수의 비트를 공급할 수 있다.
일부 경우에, 비트 쌍의 제 1 비트 및 비트 쌍의 제 2 비트는 메모리 어레이(1005) 내의 동일한 메모리 셀에 저장된 데이터를 포함하여 동일한 부분 또는 메모리 어레이(1005)에 저장된 데이터를 나타낼 수 있다(예를 들어, 메모리 셀은 비-바이너리 심볼의 저장을 지원하는 메모리 셀, 예컨대 4 개의 논리 상태 중 하나로 프로그래밍 가능한 쿼드(quad)-레벨 NAND 메모리 셀일 수 있고, 제 1 버퍼(1010-a)는 제 1 비트를 처리할 수 있고, 제 2 버퍼(1010-b)는 제 2 비트를 처리할 수 있으며, 상기 제 1 비트 및 제 2 비트는 메모리 셀에 의해 저장된 데이터를 전체적으로 나타낸다).
일부 예에서, 제 1 멀티플렉서(1015-a) 및 제 2 멀티플렉서(1015-b)는 각각 4-투-1 멀티플렉서의 예일 수 있고, 따라서 제 1 멀티플렉서(1015-a) 및 제 2 멀티플렉서(1015-b)는 전체적으로 8-투-2 멀티플렉서를 포함할 수 있다. 당업자는 멀티플렉서(1015)가 2 초과의 비트를 포함하는 그룹을 출력하도록(예를 들어, 2 초과의 병렬 출력을 통해) 구성될 수 있다는 것을 이해할 것이다.
일부 예에서, 멀티플렉서(1015)는 드라이버(1020)와 연결될 수 있다. 드라이버(1020)는 또한 출력 핀(1025)과 연결될 수 있다. 드라이버(1020)는 멀티플렉서(1015)로부터 비트 그룹(예를 들어, 비트 쌍)을 수신하고, 멀티플렉서(1015)로부터 수신된 각각의 비트 그룹을 나타내는 심볼을 생성하고, 이러한 심볼을 출력 핀(1025)에 공급하도록 구성될 수 있다. 예를 들어, 드라이버(1020)는 멀티플렉서(1015-a)로부터 비트 쌍의 하나의 비트 및 멀티플렉서(1015-b)로부터 비트 쌍의 다른 비트를 수신하고, 비트 쌍을 나타내는 심볼을 생성하고, 비트 쌍을 나타내는 심볼을 출력 핀(1025)에 공급할 수 있다.
일부 경우에, 드라이버(1020)는 펄스 진폭 변조(PAM) 드라이버일 수 있고, 비트 쌍을 나타내는 심볼은 멀티-심볼 신호(예를 들어, PAM4) 심볼일 수 있다. 다른 경우에, 드라이버(1020)는 2 초과의 비트(예를 들어, 3 비트, 4 비트, 5 비트, 6 비트, 7 비트, 8 비트)를 포함하는 멀티플렉서(1015)로부터 비트 그룹을 수신할 수 있고, 드라이버(1020)는 각각 2 초과의 비트을 나타내는 심볼들을 생성할 수 있다. 예를 들어, 드라이버(1020)는 멀티플렉서(1015)로부터 3 비트의 그룹을 수신하고 각 비트 그룹을 나타내는 멀티-심볼 신호 심볼(예를 들어, PAM8 심볼)을 생성할 수 있다.
일부 경우에, 메모리 어레이(1005)는 복수의 회로(1000)에 연결될 수 있다. 예를 들어, 메모리 어레이(1005)는 다수의 회로(1000)(일부 경우에는 8 개의 회로)에 연결될 수 있고, 전체적으로, 회로(1000)의 그 수는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지, 또는 클록 신호의 각 상승 및 하강 에지에서 유사한 수의 멀티-심볼 신호 심볼을 출력하도록 구성될 수 있다. 예를 들어, 각각의 회로(1000)는 멀티-레벨 변조 방식의 심볼을 출력할 수 있으며, 여기서 심볼은 2 비트의 데이터를 나타낸다. 8 개의 회로(1000)가 있다면, 전체적으로 8 개의 심볼은 메모리 어레이(1005)에 저장된 16 비트의 데이터를 나타낼 것이다.
이들은 x8 멀티-심볼 신호 동작 모드의 예일 수 있다. 다른 예로서, 메모리 어레이(1005)는 16 개의 회로(1000)에 연결될 수 있고, 전체적으로 이들 16 개의 회로는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지 또는 클록 신호의 각 상승 및 하강 에지에서 16 개의 멀티-심볼 신호 심볼(예를 들어, 메모리 어레이(1005) 내에 저장된 32 비트의 정보를 전체적으로 나타내는 16 개의 PAM4 심볼)을 출력하도록 구성될 수 있다. 이들은 x16 멀티-심볼 신호 동작 모드의 예일 수 있다. 당업자는 다른 수의 추가 회로(1000)가 멀티-심볼 신호 동작 모드에서 이용될 수 있다는 것을 이해할 것이다.
일부 예에서, 회로(1000)는 회로(900)의 출력 데이터 속도의 2배를 제공하면서 회로(900)와 동일한 심볼 속도(보(baud) 속도로도 공지될 수 있음)로 동작될 수 있다. 일부 예에서, 회로(1000)는 회로(900)와 동일한 핀당 출력 데이터 속도(핀당 대역폭으로도 공지될 수 있음)를 제공하면서 회로(900)의 심볼 속도(보 속도로도 공지될 수 있음)의 절반에서 동작될 수 있다. 따라서, 회로(1000)는 심볼 속도의 감소를 허용하면서 (예를 들어, 심볼 속도가 의존할 수 있는 클록 속도의 감소를 허용하면서) 회로(900)와 동일한 핀당 데이터 속도를 유리하게 제공할 수 있으며, 이는 회로(1000) 및 그와 연결된 시스템 또는 회로의 신뢰성, 견고성 또는 전력 소비를 향상시킬 수 있다.
일부 예에서, 회로(1000)는 회로(900)로부터 제 3 멀티플렉서(915-c)를 비활성화 또는 우회함으로써 얻어질 수 있다. 드라이버(1020)는 멀티-심볼 신호 드라이버 및 바이너리-심볼 신호 드라이버를 모두 포함하고, 멀티플렉서(1015)로부터 수신된 각 비트 그룹에 대한 멀티-심볼 신호 심볼 및 멀티플렉서(1015)로부터 수신된 각 비트에 대한 바이너리-심볼 신호 심볼을 생성하도록 구성될 수 있다.
도 11은 본 발명의 다양한 예에 따른 예시적인 회로(1100)를 예시한다. 회로(1100)는 메모리 어레이(1105), 출력 회로(1135) 및 출력 핀(1125)을 포함할 수 있다. 출력 회로(1135)는 버퍼(1110), 멀티플렉서(1115) 및 드라이버(1120)를 포함할 수 있다. 회로(1100)는 회로(900) 또는 회로(1000)의 하나 이상의 양태를 예시할 수 있다.
메모리 어레이(1105)는 데이터를 저장할 수 있고, 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합일 수 있는 복수의 메모리 셀을 포함할 수 있다. 일부 예에서, 메모리 어레이(1105)는 출력 회로(1135)와 연결될 수 있고, 출력 회로(1135) 내에서 버퍼(1110)와 직접 또는 간접적으로 연결될 수 있다. 예를 들어, 메모리 어레이(1105)는 버퍼(1110)가 또한 연결되는 데이터 버스와 연결될 수 있다. 데이터 버스는 직렬 또는 병렬 데이터 버스일 수 있다. 회로(1100)에 도시되지 않은 다른 구성요소는 또한 데이터 버스, 예컨대 하나 이상의 메모리 제어기, 메모리 감지 구성요소, 로우 또는 칼럼 디코더, 클록 신호 또는 다른 출력 회로에 연결될 수 있다.
메모리 어레이(1105)에 저장된 데이터는 하나 이상의 메모리 감지 구성요소에 의해 감지되거나 판독될 수 있고, 버퍼(1110)는 이러한 비트를 멀티플렉서(1115)에 공급하기 전에 약간의 시간 동안 메모리 어레이(1105)에 저장된 데이터를 반영하는 비트를 저장할 수 있다. 버퍼(1110)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있다 - 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 버퍼가 버퍼(1110) 내에 포함될 수 있다.
예를 들어, 버퍼(1110)는 적어도 제 1 버퍼(1110-a) 및 제 2 버퍼(1110-b)를 포함할 수 있다. 버퍼(1110-a) 및 버퍼(1110-b)는 FIFO 버퍼의 예일 수 있다. 제 1 버퍼(1110-a)는 메모리 어레이(1105)의 제 1 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있고, 제 2 버퍼(1110-b)는 메모리 어레이(1105)의 제 2 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있다. 일부 경우에, 메모리 어레이(1105)의 제 1 부분은 메모리 어레이(1105)의 제 2 부분보다 버퍼(1110)에 더 가깝다. 일부 경우에, 제 1 버퍼(1110-a) 및 제 2 버퍼(1110-b)는 메모리 어레이(1105) 내의 동일한 메모리 셀에 저장된 데이터를 포함하여, 메모리 어레이(1105)의 동일한 부분에 저장된 데이터에 대응하는 비트를 처리할 수 있다(예를 들어, 메모리 셀은 비-바이너리 심볼의 저장을 지원하는 메모리 셀, 예컨대 4 개의 논리 상태 중 하나로 프로그래밍 가능한 쿼드-레벨 NAND 메모리 셀일 수 있고, 제 1 버퍼(1010-a)는 제 1 비트를 처리할 수 있고, 제 2 버퍼(1010-b)는 제 2 비트를 처리할 수 있으며, 상기 제 1 비트 및 제 2 비트는 메모리 셀에 의해 저장된 데이터를 전체적으로 나타낸다).
버퍼(1110)는 한번에 예를 들어 병렬 인터페이스를 통해 다수의 비트를 멀티플렉서(1115)에 공급할 수 있다. 또한, 버퍼(1110)는 비트을 멀티플렉서(1115)에 간헐적으로 공급할 수 있다. 예를 들어, 버퍼(1110)는 멀티플렉서(1115)에 비트 그룹을 공급하고 후속하는 비트 그룹을 멀티플렉서(1115)에 공급하기 전에 다수의 클록 사이클을 대기할 수 있으며, 비트 그룹들 사이의 클록 사이클의 수는 선행하는 비트 그룹을 처리하거나 적어도 부분적으로 처리하기 위해 멀티플렉서(1115)에 의해 요구되는 클록 사이클의 수에 적어도 부분적으로 기초할 수 있다.
멀티플렉서(1115)는 비트의 그룹을 버퍼(1110)로부터, 예컨대 병렬로 버퍼(1110)에 의해 출력된 비트를 몇몇 수의 병렬 입력을 통해 수신할 수 있고, 상이한 수의 병렬 출력을 통해 수신된 비트를 출력할 수 있다. 일부 경우에, 멀티플렉서(1115)는 멀티플렉서(1115)가 버퍼(1110)로부터 비트를 수신한 경로인 병렬 입력의 수보다 적은 수의 병렬 출력을 통해 비트를 출력할 수 있다. 예를 들어, 멀티플렉서(1115)는 버퍼(1110)로부터 16 개의 비트를 병렬로 수신하고, 이들 비트를 2 개의 병렬 출력을 통해, 예를 들어 비트 쌍으로서 출력할 수 있다. 비트 쌍은 메모리 어레이(1105) 내에 저장된 데이터를 나타낼 수 있다. 따라서, 멀티플렉서(1115)는 부분적 병렬-투-직렬 변환기 또는 부분적 직렬화기로서 작용할 수 있다.
일부 경우에, 멀티플렉서(1115)는 다수의 논리적으로 또는 물리적으로 별개의 부분을 포함할 수 있으며, 예를 들어, 하나 이상의 논리적으로 또는 물리적으로 별개의 멀티플렉서가 멀티플렉서(1115) 내에 포함될 수 있다. 멀티플렉서(1115)의 부분들은 서로 병렬로, 서로 직렬로, 또는 약간의 다른 캐스케이드 방식으로(예를 들어, 멀티플렉싱의 다수의 스테이지로서) 배열될 수 있다. 예를 들어, 회로(1100)에 도시된 바와 같이, 멀티플렉서(1115)는 제 1 멀티플렉서(1115-a), 제 2 멀티플렉서(1115-b), 제 3 멀티플렉서(1115-c), 제 4 멀티플렉서(1115-d), 제 5 멀티플렉서(1115-e) 및 제 6 멀티플렉서(1115-f)를 포함할 수 있다.
멀티플렉서(1115-a)는 버퍼(1110)의 제 1 버퍼(1110-a)에 의해 출력된 비트를 처리하도록 구성될 수 있는 제 1 멀티플렉서의 예일 수 있다. 멀티플렉서(1115-b)는 버퍼(1110)의 제 1 버퍼(1110-a)에 의해 출력되는 추가 비트를 처리하도록 구성될 수 있는 제 2 멀티플렉서의 예일 수 있다. 일부 예에서, 제 1 멀티플렉서(1115-a) 및 제 2 멀티플렉서(1115-b)는 모두 동일한 수의 비트을 직렬화할 수 있다. 예를 들어, 제 1 멀티플렉서(1115-a) 및 제 2 멀티플렉서(1115-b)는 모두 4-투-1 멀티플렉서일 수 있고(예를 들어, 4 개의 병렬 입력을 통해 4 개의 비트를 수신할 수 있고 단일 직렬 출력을 통해 이들 4 개의 비트를 직렬로 출력할 수 있음), 따라서 전체적으로 8-투-2 멀티플렉서를 포함한다. 제 3 멀티플렉서(1115-c)는 제 1 멀티플렉서(1115-a), 제 2 멀티플렉서(1115-b) 및 제 3 멀티플렉서(1115-c)가 전체적으로 8-투-1 멀티플렉서로서 작용하도록 2-투-1 멀티플렉서일 수 있다. 예를 들어, 제 3 멀티플렉서(1115-c)는 제 1 멀티플렉서(1115-a)로부터 1 비트의 정보 및 제 2 멀티플렉서(1115-b)로부터 1 비트의 정보를 각각 다른 병렬 입력을 통해 수신할 수 있고, 이들 2 개의 비트를 단일 직렬 출력을 통해 직렬로 출력할 수 있다.
일부 예에서, 멀티플렉서(1115)는 제 4 멀티플렉서(1115-d), 제 5 멀티플렉서(1115-e) 및 제 6 멀티플렉서(1115-f)를 추가로 포함할 수 있다. 멀티플렉서(1115-d)는 버퍼(1110)의 제 2 버퍼(1110-b)에 의해 출력된 비트를 처리하도록 구성될 수 있는 제 1 멀티플렉서의 예일 수 있다. 멀티플렉서(1115-e)는 버퍼(1110)의 제 2 버퍼(1110-b)에 의해 출력된 비트를 처리하도록 구성될 수 있는 제 2 멀티플렉서의 예일 수 있다. 일부 예에서, 제 4 멀티플렉서(1115-d) 및 제 5 멀티플렉서(1115-e)는 모두 동일한 수의 비트들을 직렬화할 수 있다.
예를 들어, 제 4 멀티플렉서(1115-d) 및 제 5 멀티플렉서(1115-e)는 모두 4-투-1 멀티플렉서일 수 있고(예를 들어, 4 개의 병렬 입력을 통해 4 개의 비트를 수신할 수 있고 단일 직렬 출력을 통해 이들 4 개의 비트를 직렬로 출력할 수 있음), 따라서 전체적으로 8-투-2 멀티플렉서를 포함한다. 제 6 멀티플렉서(1115-f)는 제 4 멀티플렉서(1115-d), 제 5 멀티플렉서(1115-e) 및 제 6 멀티플렉서(1115-f)가 전체적으로 8-투-1 멀티플렉서로서 작용하도록 2-투-1 멀티플렉서일 수 있다. 예를 들어, 제 6 멀티플렉서(1115-f)는 제 4 멀티플렉서(1115-d)로부터 1 비트의 정보 및 제 5 멀티플렉서(1115-e)로부터 1 비트의 정보를 각각 다른 병렬 입력을 통해 수신할 수 있고, 2 개의 비트를 단일 직렬 출력을 통해 직렬로 출력할 수 있다.
따라서, 멀티플렉서(1115)는 병렬로 배열된 2 개의 8-투-1 멀티플렉서를 포함하고 각 8-투-1 멀티플렉서가 버퍼(1110)의 상이한 부분으로부터의 비트를 처리하는 16-투-2 멀티플렉서로서 작용할 수 있다. 당업자는 2 초과의 비트를 포함하는 그룹을 (예를 들어, 2 초과의 병렬 출력을 통해) 출력하도록 구성될 수 있다는 것을 이해할 것이다.
일부 예에서, 멀티플렉서(1115)는 드라이버(1120)와 연결될 수 있다. 드라이버(1120)는 또한 출력 핀(1125)과 연결될 수 있다. 드라이버(1120)는 멀티플렉서(1115)로부터 비트 그룹 - 예를 들어, 비트 쌍 - 을 수신하고, 멀티플렉서(1115)로부터 수신된 각 비트 그룹을 나타내는 심볼을 생성하고, 이러한 심볼을 출력 핀(1125)에 공급하도록 구성될 수 있다. 예를 들어, 드라이버(1120)는 제 3 멀티플렉서(1115-c)로부터 비트 쌍의 하나의 비트를 수신하고 제 6 멀티플렉서(1115-f)로부터 비트 쌍의 다른 비트를 수신하고, 비트 쌍을 나타내는 심볼을 생성하고, 비트 쌍을 나타내는 심볼을 출력 핀(1125)에 공급할 수 있다.
일부 경우에, 드라이버(1120)는 멀티 심볼 신호 드라이버일 수 있고, 비트 쌍을 나타내는 심볼은 멀티 심볼 신호 심볼일 수 있다. 다른 경우에, 드라이버(1120)는 2 초과의 비트를 포함하는 멀티플렉서(1115)로부터 비트 그룹을 수신할 수 있고, 드라이버(1120)는 2 초과의 비트를 각각 나타내는 심볼을 생성할 수 있다. 예를 들어, 드라이버(1120)는 멀티플렉서(1115)로부터 3 비트의 그룹을 수신하고 각각의 비트 그룹을 나타내는 멀티-심볼 신호 심볼(예를 들어, PAM8 심볼)을 생성할 수 있다.
일부 경우에, 메모리 어레이(1105)는 복수의 회로(1100)에 연결될 수 있다. 예를 들어, 메모리 어레이(1105)는 8 개의 회로(1100)에 연결될 수 있고, 전체적으로 8 개의 회로는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지, 또는 클록 신호의 각 상승 및 하강 에지에서 8 개의 멀티-심볼 신호 심볼(예를 들어, 메모리 어레이(1105) 내에 저장된 16 비트의 정보를 전체적으로 나타내는 8 개의 PAM4 심볼)을 출력하도록 구성될 수 있다. 이들은 x8 멀티-심볼 신호 동작 모드의 추가적인 예일 수 있다.
다른 예로서, 메모리 어레이(1105)는 16 개의 회로(1100)에 연결될 수 있고, 전체적으로 이들 16 개의 회로는 클록 신호의 각 상승 에지, 클록 신호의 각 하강 에지 또는 클록 신호의 각 상승 및 하강 에지에서 16 개의 멀티-심볼 신호 심볼(예를 들어, 메모리 어레이(1105) 내에 저장된 32 비트 정보를 전체적으로 나타내는 16 개의 PAM4 심볼)을 출력하도록 구성될 수 있다. 이들은 x16 멀티-심볼 신호 동작 모드의 추가적인 예일 수 있다. 당업자는 다른 수의 추가 회로(1100)가 멀티-레벨 신호 동작 모드에서 이용될 수 있다는 것을 이해할 것이다.
일부 예에서, 회로(1100)는 회로(900)의 핀당 출력 데이터 속도의 2 배를 제공하면서 회로(900)와 동일한 심볼 속도에서 동작될 수 있다. 따라서, 회로(1100)는 심볼 속도의 증가를 요구하지 않으면서(예를 들어, 심볼 속도가 의존할 수 있는 클록 속도의 증가를 요구하지 않으면서) 메모리 어레이에 저장된 데이터가 출력될 수 있는 핀당 데이터 속도의 증가를 유리하게 제공할 수 있다.
일부 예에서, 회로(900)는 멀티플렉서(1115) 내에서 8-투-1 멀티플렉서를 비활성화하거나 우회함으로써 (예를 들어, 제 1 멀티플렉서(1115-a), 제 2 멀티플렉서(1115-b), 및 제 3 멀티플렉서(1115-c, 또는 제 4 멀티플렉서(1115-d), 제 5 멀티플렉서(1115-e) 및 제 6 멀티플렉서(1115-f)를 비활성화하거나 우회함으로써) 회로(1100)으로부터 얻어질 수 있다. 드라이버(1120)는 멀티-심볼 신호 드라이버 및 바이너리-심볼 신호 드라이버를 모두 포함하고, 멀티플렉서(915)로부터 수신된 각 비트 그룹에 대한 멀티-심볼 신호 심볼 및 멀티플렉서(915)로부터 수신된 각각의 비트에 대한 바이너리-심볼 신호 심볼을 생성하도록 구성될 수 있다.
일부 예에서, 회로(1000)는, 멀티플렉서(1115) 내에서 8-투-1 멀티플렉서를 비활성화하거나 우회하고(예를 들어, 제 1 멀티플렉서(1115-a), 제 2 멀티플렉서(1115-b) 및 제 3 멀티플렉서(1115-c, 또는 제 4 멀티플렉서(1115-d), 제 5 멀티플렉서(1115-e) 및 제 6 멀티플렉서(1115-f)를 비활성화하거나 우회하고), 또한 나머지 2-투-1 멀티플렉서를 비활성화(예를 들어, 제 3 멀티플렉서(1115-c) 또는 제 6 멀티플렉서(1115-f)를 비활성화하거나 우회)함으로써 회로(1100)으로부터 얻어질 수 있다.
도 12는 본 발명의 다양한 예에 따른 예시적인 회로(1200)를 예시한다. 회로(1200)는 메모리 어레이(1205), 출력 회로(1235) 및 출력 핀(1225)을 포함할 수 있다. 출력 회로(1235)는 버퍼(1210), 멀티플렉서(1215), 제 1 드라이버(1220-a) 및 제 2 드라이버(1220-b)를 포함할 수 있다. 출력 회로(1235)는 도 9, 10 및 11을 참조하여 설명된 출력 회로(935, 1035 또는 1135)의 양태를 포함할 수 있다.
메모리 어레이(1205)는 데이터를 저장할 수 있고, 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합일 수 있는 복수의 메모리 셀을 포함할 수 있다. 일부 예에서, 메모리 어레이(1205)는 출력 회로(1235)와 연결될 수 있고, 출력 회로(1235) 내에서 버퍼(1210)와 직접 또는 간접적으로 연결될 수 있다. 예를 들어, 메모리 어레이(1205)는 버퍼(1210)가 또한 연결되는 데이터 버스와 연결될 수 있다. 데이터 버스는 직렬 또는 병렬 데이터 버스일 수 있다. 회로(1200)에 도시되지 않은 다른 구성요소가 또한 데이터 버스, 예컨대 하나 이상의 메모리 제어기, 메모리 감지 구성요소, 로우 또는 칼럼 디코더, 클록 신호 또는 다른 출력 회로에 연결될 수 있다.
메모리 어레이(1205)에 저장된 데이터는 하나 이상의 메모리 감지 구성요소에 의해 감지되거나 판독될 수 있고, 버퍼(1210)는 비트를 멀티플렉서(1215)에 공급하기 전에 약간의 시간 동안 메모리 어레이(1205)에 저장된 데이터를 반영하는 비트를 저장할 수 있다. 버퍼(1210)는 도 9, 10 및 11을 참조하여 설명된 버퍼(910, 1010, 또는 1110)의 양태를 포함할 수 있다.
멀티플렉서(1215)는 버퍼(1210)에 의해 출력된 비트를 처리하도록 구성될 수 있는 멀티플렉서의 예일 수 있다. 일부 경우에서, 멀티플렉서(1215)는 도 9, 10 및 11을 참조하여 설명된 멀티플렉서(915, 1015 또는 1115)의 양태를 포함할 수 있다. 메모리 제어기는 비트 그룹(예를 들어, 비트 쌍) 또는 단일 비트를 출력하도록 멀티플렉서(1215)를 구성할 수 있다. 일부 경우에, 비트 쌍은 메모리 어레이(1205) 내에 저장된 데이터를 나타낼 수 있다. 멀티플렉서(1215)는 제 1 드라이버(1220-a) 및 제 2 드라이버(1220-b)와 연결될 수 있다. 일부 경우에, 제 2 드라이버(1220-b)는 제 1 드라이버(1220-a)와 병렬일 수 있다. 제 1 드라이버(1220-a) 및 제 2 드라이버(1220-b)는 또한 출력 핀(1225)과 연결될 수 있다.
일부 예에서, 제 1 드라이버(1220-a)는 멀티플렉서(1215)로부터 비트 쌍을 수신하고, 멀티플렉서(1215)로부터 수신된 비트 쌍을 나타내는 심볼을 생성하고, 이러한 심볼을 출력 핀(1225)에 공급하도록 구성될 수 있다. 예를 들어, 제 1 드라이버(1220-a)는 멀티-레벨 신호 드라이버일 수 있고 멀티플렉서(1215)에 의해 출력된 각각의 비트 쌍에 대한 멀티-레벨 신호 심볼을 생성하고 이들 멀티-레벨 신호 심볼을 출력 핀(1225)에 공급할 수 있다.
일부 경우에, 제 2 드라이버(1220-b)는 멀티플렉서(1215)로부터 비트를 수신하고, 멀티플렉서(1215)로부터 수신된 각각의 비트를 나타내는 심볼을 생성하고, 이러한 심볼을 출력 핀(1225)에 공급하도록 구성될 수 있다. 예를 들어, 제 2 드라이버(1220-b)는 바이너리-심볼 신호 드라이버일 수 있고 멀티플렉서(1215)에 의해 출력된 각각의 비트에 대해 바이너리-심볼 신호 심볼을 생성하고 이 바이너리-심볼 신호 심볼을 출력 핀(1225)에 공급할 수 있다.
일부 경우에, 메모리 어레이(1205)는 복수의 회로(1200)에 연결될 수 있고, 메모리 제어기는 바이너리-심볼 신호 또는 멀티-심볼 신호(예를 들어, PAM4) 동작 모드를 구현하도록 복수의 회로(1200) 중 하나 이상을 구성할 수 있다.
도 13은 본 발명의 다양한 예에 따른 예시적인 회로(1300)를 예시한다. 회로(1300)는 메모리 어레이(1305), 메모리 제어기(1310), 데이터 버스(1315), 출력 회로(1335) 및 출력 핀(1325)을 포함할 수 있다. 메모리 어레이(1305)는 도 9 내지 12를 참조하여 설명된 메모리 어레이(905, 1005, 1105 및 1205)의 예일 수 있다. 출력 핀(1325)은 도 9 내지 12를 참조하여 설명된 바와 같은 출력 핀(925, 1025, 1125 및 1215)의 예일 수 있다. 출력 회로(1335)는 9 내지 12 를 참조하여 설명된 바와 같은 출력 회로(935, 1035, 1135 및 1235)의 예일 수 있다. 회로(1300)는 회로(900, 1000, 1100 및 1200)의 하나 이상의 양태를 포함할 수 있다.
메모리 어레이(1305)는 데이터를 저장할 수 있고, 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합일 수 있는 복수의 메모리 셀을 포함할 수 있다. 일부 예에서, 메모리 어레이(1305)는 출력 회로(1335)와 연결될 수 있다. 예를 들어, 메모리 어레이(1305)는 출력 회로(1335)가 또한 연결되는 데이터 버스(1315)와 연결될 수 있다. 데이터 버스(1315)는 직렬 데이터 버스 또는 병렬 데이터 버스일 수 있다. 메모리 제어기(1310)는 또한 데이터 버스(1315)에 연결될 수 있다. 회로(1300)에 도시되지 않은 다른 구성요소가 또한 데이터 버스(1315), 예컨대 하나 이상의 메모리 감지 구성요소, 로우 또는 칼럼 디코더, 클럭 신호 또는 기타 출력 회로에 연결될 수 있다
일부 예에서, 데이터 버스(1315)는 4, 8, 16 또는 32 개의 출력 회로(1335)에 연결될 수 있고, 전체적으로, 이들 출력 회로(1335)는 메모리 제어기(1310)에 의해 각각의 출력 바이너리-심볼 신호 심볼(전체적으로 메모리 어레이(1305) 내에 저장된 4, 8, 16 또는 32 비트의 정보를 나타냄)로 구성될 수 있다. 이들 동작 모드는 각각 x4, x8(또는 바이트 모드), x16 또는 x32 바이너리-심볼 신호 동작 모드로 지칭될 수 있다.
일부 경우에, 데이터 버스(1315)는 4 개, 8 개, 16 개 또는 32 개의 출력 회로(1335)에 연결될 수 있고, 전체적으로 이들 회로는 메모리 제어기(1310)에 의해 각각의 출력 멀티-심볼 신호 심볼(전체적으로 메모리 어레이(1305) 내에 저장된 8, 16, 32, 또는 64 비트의 정보를 나타냄)로 구성될 수 있다. 이들 동작 모드는 각각 x4, x8, x16 또는 x32 멀티-심볼 신호 동작 모드로 지칭될 수 있다.
일부 예에서, 메모리 제어기(1310)는 비활동 기간(유휴 시간으로 지칭될 수 있음), 또는 시간의 임계 지속기간보다 크거나 같은 약간의 시간 지속기간 동안 임계 데이터 속도 미만의 출력 데이터 속도의 기간을 검출한 다음, 신호를 전송하여 작동 모드를 스위칭할 수 있다. 예를 들어, 메모리 제어기(1310)는 하나 이상의 출력 핀과 관련된 심볼 속도(이는 관련된 클록 속도를 식별하는 것을 포함할 수 있음)를 모니터링하고, 심볼 속도에 기초하여 하나 이상의 출력 핀에 대한 데이터 속도를 결정하고(예를 들어, 현재의(current) 시그널링 모드에 기초하여 메모리 제어기(1310)에게 알려질 수 있는, 각각의 심볼이 얼마나 많은 비트를 나타내는 지에 기초하여), 그 데이터 속도를 하나 이상의 임계 데이터 속도와 비교하고, 데이터 속도가 임계 데이터 속도보다 높거나 낮은 시간의 길이를 결정하며, 바이너리-심볼 신호 또는 멀티-심볼 신호의 차수(order) 사이의 하나 이상의 출력 핀에서 시그널링 모드를 조정하고, 대안적으로 또는 추가적으로 활성 출력 핀의 수를 조정하여, 관찰된 조건에 기초하여 출력 데이터 속도, 활성 출력 핀의 수, 또는 전력 소비를 최적화할 수 있다.
예를 들어, 회로(1300)는 8 개의 출력 회로(1335)를 동작시키는 것에서 16 개의 출력 회로(1335)를 동작시키는 것으로 스위칭할 수 있다. 즉, 몇몇 수의 출력 핀(1325) 상에 멀티-레벨 신호 심볼을 출력하는 시그널링 모드는 디세이블(disable)될 수 있고, 동일하거나 상이하거나 추가적인 출력 핀(1325) 상에 2-레벨 신호 심볼을 출력하는 시그널링 모드는 활성화될 수 있다. 일부 예에서, 회로(1300)는 동일한 다이(즉, 동일한 실리콘 조각(piece))상에서 8 개의 출력 회로(1335) 또는 16 개의 출력 회로(1335)를 동작시킬 수 있다. 일부 경우에, 회로(1300)는 외부 마스터 구성요소에 대한 슬레이브(slave)로서 작용할 수 있고, 메모리 제어기(1310)는 바이너리-심볼 신호 또는 멀티-심볼 신호의 차수 사이의 하나 이상의 출력 핀에서 시그널링 모드를 조정할 수 있거나, 또는 대안적으로 또는 부가적으로 마스터 구성요소로부터의 명령어(command)에 따라 활성 출력 핀의 수를 조정할 수 있다.
일부 예에서, 메모리 제어기(1310)는 회로(1300)에 대한 제 1 시그널링 모드를 결정하도록 구성되고 각각이 메모리 어레이(1305)에 의해 출력된 2 이상의 비트를 나타내는 비-바이너리 심볼을 생성하도록 하나 이상의 출력 회로(1335)를 구성할 수 있다. 예를 들어, 제 1 시그널링 모드는 x8 멀티-심볼 신호 동작 모드 또는 x16 멀티-심볼 신호 동작 모드의 예일 수 있다. 일부 경우에, 메모리 제어기(1310)는 회로(1300)에 대한 제 2 시그널링 모드를 결정하도록 구성되고 각각이 메모리 어레이(1305)에 의해 출력된 2 미만의 비트를 나타내는 바이너리-심볼을 생성하도록 하나 이상의 출력 회로(1335)를 구성할 수 있다.
예를 들어, 제 2 시그널링 모드는 x8 바이너리 심벌 신호 동작 모드 또는 x16 바이너리 심벌 신호 동작 모드의 예일 수 있다. 일부 경우에, 제 1 시그널링 모드 및 제 2 시그널링 모드는 동일한 심볼 속도를 사용할 수 있다. 다른 예에서, 제 1 시그널링 모드 및 제 2 시그널링 모드는 상이한 심볼 속도를 사용할 수 있다. 예를 들어, 멀티-심볼 신호(예를 들어, PAM4) 동작 모드는 바이너리-심볼 신호 동작 모드에 사용되는 심벌 속도보다 작은(예를 들어, 절반) 심벌 속도를 이용하고 견고성, 신뢰성 또는 전력 소비 특성이 개선되지만 동일한 핀당 데이터 속도를 제공할 수 있거나 또는 동일한 심볼 속도를 이용하고 더 큰(예를 들어, 2배) 핀당 데이터 속도를 제공할 수 있다.
일부 경우에, 제 2 시그널링 모드는 이용 가능한 I/O 핀의 절반을 사용하여 메모리 디바이스에서 전체 대역폭을 지원하도록 구성될 수 있다. PAM4 시그널링을 메모리 디바이스의 I/O 핀의 1/2에 적용함으로써, 모든 I/O 핀 및 NRZ 시그널링을 이용하는 것과 동일한 대역폭이 달성될 수 있다. 그러한 구성은 다이당 I/O 핀 카운트를 감소시킴으로써 채널과 연결될 수 있는 메모리 다이의 수를 증가시킬 수 있다. 일부 예에서, 8 개의 I/O 핀이 연결될 수 있고 다른 8 개의 I/O 핀이 연결되지 않을 수 있으며, 따라서 모드-스위칭이 이용 불가능할 수 있다. 메모리 디바이스는 연결된 8 개의 I/O 핀을 PAM4 또는 NRZ 모드로 작동할 수 있다.
일부 경우에, 각각의 출력 회로(1335)는 멀티플렉서를 포함할 수 있다. 예를 들어, 메모리 제어기(1310)는 제 1 시그널링 모드 동안 제 1 출력 유형을 출력하도록 적어도 8 개의 출력 회로(1335)의 멀티플렉서를 구성할 수 있다. 예를 들어, 제 1 출력 유형은 비트 그룹(예를 들어, 비트 쌍)일 수 있고 멀티-심볼 신호(예를 들어, PAM4) 동작 모드에 대응할 수 있다. 다른 예에서, 메모리 제어기(1310)는 제 2 시그널링 모드 동안 제 2 출력 유형을 출력하도록 적어도 16 개의 출력 회로(1335)의 멀티플렉서를 구성할 수 있다.
예를 들어, 제 2 출력 유형은 비트일 수 있고 바이너리-심벌 신호 동작 모드에 대응할 수 있다. 메모리 제어기(1310)는 또한 시간의 지속기간 동안 메모리 어레이(1305)와 관련된 데이터 속도를 검출하고 검출된 데이터 속도에 기초하여 동작 모드를 결정(예를 들어, 바이너리-심볼 신호 심벌, 멀티-심벌 신호 심벌, 또는 다른 유형의 심벌을 출력 할지를 결정하거나, 심볼을 출력하는 경로인 출력 핀(1325)의 수를 결정하거나, 또는 심볼 속도를 결정)할 수 있다.
예를 들어, 데이터 속도가 임계 데이터 속도보다 높다면, 더 높은 차수의 심볼(예를 들어, 바이너리-심볼 신호보다는 멀티-심볼 신호), 더 많은 수의 출력 핀(1325)(예를 들어, x8이 아닌 x16), 더 높은 심볼 속도 또는 이들의 조합을 사용하는 제 1 시그널링 모드가 결정되어 예를 들어 더 높은 데이터 속도를 지원할 수 있다. 다른 예로서, 데이터 속도가 임계 데이터 속도 미만이면, 더 적은 차수의 심볼(예를 들어, 멀티-심볼 신호보다는 바이너리-심볼 신호), 더 적은 수의 출력 핀(1325)(예를 들어, x16보다는 오히려 x8), 더 낮은 심벌 속도 또는 이들의 조합을 사용하는 제 2 시그널링 모드가 결정되어 예를 들어 전력을 절약하거나 출력 신호의 신뢰성 또는 견고성을 개선하면서 더 낮은 데이터 속도를 지원할 수 있다.
도 14 내지 19는 메모리 디바이스, 파형, 및 메모리 디바이스와 관련된 하나 이상의 파라미터에 기초하여 변조 방식을 동적으로 선택하기 위한 프로세스를 예시한다. 예를 들어, 메모리 디바이스는 변조 방식들 및 일부 경우에는 주파수들 사이에서 동적으로 스위칭할 수 있어서, 대역폭 또는 전력과 같은 동작 파라미터가 수용되거나 만족될 수 있다. 상이한 변조 방식 및 주파수에서 통신하는 것은 제공된 대역폭 및 전력 소비의 양 변화를 초래하기 때문에, 메모리 디바이스는 과도한 전력을 소비하지 않으면서 적절한 대역폭을 제공하는 변조 방식 및 주파수의 조합을 선택할 수 있다. 도 14 내지 도 19를 참조하여 설명된 특징 및/또는 기능은 도 1 내지 13 및 20 내지 22를 참조하여 설명된 바와 같은 메모리 디바이스의 다른 양태의 특징 및/또는 기능과 결합될 수 있다.
메모리 디바이스를 참조하여 설명되었지만, 본원에 설명된 기술은 임의의 유형의 디바이스에 의해 구현될 수 있다(예를 들어, 본원에 설명된 기술은 모뎀 또는 다른 주변 디바이스와 통신하는 CPU 또는 GPU에 의해 구현될 수 있다). 본원에 설명된 기술은 무선 통신(예를 들어, 공중을 통해 전송된 신호를 포함하는 통신), 유선 통신(예를 들어, 고체 매체를 통해 전송된 신호를 포함하는 통신) 또는 둘 다에 사용될 수 있다. 일부 경우에, 본원에 설명된 기술은 기판 위의 유선 시스템에서 사용될 수 있다.
도 14는 본 발명의 다양한 예에 따른 회로(1400)의 예를 예시한다. 일부 경우에, 회로(1400)는 도 3을 참조하여 설명된 회로(300)의 예일 수 있다. 이와 같이, 회로(1400)의 많은 특징은 회로(300)의 특징과 유사하며, 일부 특징의 일부 설명은 두 도면에서 반복되지 않는다.
회로(1400)는 적어도 하나의 메모리 다이(1403)를 메모리 제어기(1401)와 연결시키는 하나 이상의 내부 신호 경로(1415-a 내지 1415-N)를 포함할 수 있다. 내부 신호 경로(1415)는 멀티-심볼 신호(1420), 또는 바이너리-심볼 신호(1425) 또는 둘 다를 통신하도록 구성될 수 있다. 메모리 다이(1403)는 도 1 및 도 3을 참조하여 설명된 메모리 다이(105, 305)의 예일 수 있다. 메모리 제어기(1401)는 도 1 및 도 3을 참조하여 설명된 메모리 제어기(110, 310)의 예일 수 있다. 신호 경로(1415)는 도 1 및 도 3을 참조하여 설명된 신호 경로(115, 315)의 예일 수 있다. 일부 경우에, 내부 신호 경로(1415)는 데이터 버스의 예일 수 있다.
메모리 제어기(1401)는 회로(1400)의 일부이거나 아닐 수 있는 호스트(1430)에 (예를 들어, 전자 통신으로) 연결될 수 있다. 호스트(1430)는 시스템-온-칩(SoC) 또는 프로세서(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU))일 수 있다. 별도의 구성요소로서 도시되어 있지만, 일부 경우에 호스트(1430) 및 메모리 제어기(1401)는 동일한 구성요소거나 공통 SoC의 일부일 수 있다. 메모리 인터페이스를 참조하여 설명되었지만, 본원에 설명된 기술은 비-메모리 인터페이스를 위해 (예를 들어, 디바이스 내의 비-메모리 구성요소들 사이에서 또는 2 개의 디바이스들 사이에서) 구현될 수 있다.
메모리 제어기(1401)는 하나 이상의 드라이버 회로(“드라이버")(1405)를 포함할 수 있다. 드라이버(들)(1405)는 신호 경로(1415)(예를 들어, 데이터 버스)와 전자 통신할 수 있고, 하나 이상의 신호 경로(1415)(예를 들어, 데이터 버스)를 통해 멀티-레벨 신호 및/또는 바이너리 레벨 신호를 통신(예를 들어, 송신 또는 전송)하도록 구성될 수 있다. 예를 들어, 드라이버(들)(1405)는 하나 이상의 비트 스트림을 멀티-레벨 및/또는 바이너리-레벨 신호로 변환하는 회로를 포함할 수 있다. 비트 스트림은 데이터의 세트를 나타내는 다수의 연속적인(예를 들어, 직렬화된) 비트일 수 있다. 일부 경우에, 드라이버(들)(1405)는 내부 신호 경로(1415) 상에 다수의(예를 들어, 1 초과) 전압 레벨을 구동하도록 세그먼트화된(예를 들어 구동되는 각 신호에 드라이버(1405)의 각각의 상이한 수의 레그(leg)가 할당된) 하나 이상의 드라이버(1405)를 포함할 수 있다.
드라이버(1405)는 구동 회로(1435)에 (예를 들어, 전자 통신으로) 연결된 인코더(1440)를 포함할 수 있다. 인코더(1440)는 하나 이상의 비트 스트림(1445)을 수신하고 비트 스트림(1445)을 하나 이상의 제어 신호(1450)로 변환(예를 들어, 인코딩)하도록 구성될 수 있다. 구동 회로(1435)는 제어 신호(들)(1425)를 수신하고 제어 신호(들)(1425)에 기초하여 내부 신호 경로(1415)를 통해 전압을 구동하도록 구성될 수 있다. 전압의 진폭은 하나 이상의 비트를 나타낼 수 있다. 따라서, 바이너리-레벨 신호 또는 멀티-레벨 신호는 내부 신호 경로(1415)를 통해 구동되는 전압의 진폭을 변화시킴으로써 구동 회로(1435)에 의해 출력될 수 있다. 신호가 바이너리 레벨 신호로 통신되는지 또는 멀티-레벨 신호로 통신되는지는 신호를 변조하는데 사용되는 변조 방식의 유형에 의해 결정될 수 있다.
통신하는데 사용되는 변조 방식의 유형(예를 들어, 드라이버(들)(1405)에 의해 출력된 신호의 유형)은 메모리 제어기(1401)에 의해 제어될 수 있고, 메모리 제어기(1401), 호스트(1430), 회로(1400)가 그 일부인 디바이스, 또는 디바이스 상의 애플리케이션과 관련된 동작 파라미터에 기초할 수 있다. 상이한 변조 방식은 상이한 양의 전력을 소비하고 상이한 대역폭을 제공하기 때문에, 메모리 제어기(1401)는 소비된 전력 및 제공된 대역폭을 변화하는 전력 제약 및 대역폭 요건(예를 들어, 요구)에 맞추기 위해 변조 방식들 사이를 동적으로 스위칭할 수 있다.
드라이버(들)(1405) 외에, 메모리 제어기(1401)는 하나 이상의 클록 회로(들)(1410)와 전자 통신할 수 있다. 클록 회로(1410)는 다른 구성요소의 타이밍에 대한 기준으로서 사용될 수 있는 클록 펄스를 생성하도록 구성될 수 있다. 예를 들어, 클록 회로(1410)는 제 1 주파수에서 제 1 클록 신호 및 제 2 주파수에서 제 2 클록 신호를 생성하도록 구성될 수 있다. 주파수라는 용어는 바이너리-레벨 시그널링 또는 멀티-레벨 시그널링에서 심볼을 나타내는데 사용되는 펄스 지속기간의 역(inverse)을 지칭할 수 있다. 제 1 클록 신호는 제 1 클록 속도를 나타낼 수 있고, 제 2 클록 신호는 제 2 클록 속도를 나타낼 수 있다. 일부 경우에, 메모리 제어기(1401)는 클록 회로(들)(1410)의 출력을 제어할 수 있다(예를 들어, 메모리 제어기(1401)는 클록 신호의 주파수 또는 클록 회로(들)에 의해 발생된 클록 속도를 제어할 수 있다).
클록 회로(들)(1410)는 드라이버(들)(1405)와 전자 통신할 수 있다. 예를 들어, 드라이버(들)(1405) 또는 드라이버(들)(1405)와 전자 통신하는 일부 샘플링 구성요소는 클럭 회로(들)(1410)에 의해 생성된 클록 펄스를 샘플링할 수 있다. 샘플링된 클록 펄스는 메모리 제어기(1401)에 의해 결정된 주파수에서 멀티-레벨 및 바이너리 레벨 신호를 송신하기 위한 기준으로서 사용될 수 있다. 예를 들어, 드라이버(1405) 또는 관련 구성요소는 바이너리-레벨 또는 멀티-레벨 신호를 송신할 주파수를 결정하기 위해 클록 회로(1410)에 의해 출력된 클록 펄스를 참조할 수 있다. 상이한 주파수에서 통신하는 것은 상이한 양의 전력을 소비하고 상이한 대역폭을 제공할 수 있기 때문에, 메모리 제어기(1401)는 변화하는 전력 제약 및 대역폭 요건을 수용하기 위해 통신을 위한 주파수를 동적으로 선택할 수 있다. 일부 경우에, 메모리 제어기(1401)는 변화하는 전력 제약 및 대역폭 요건을 수용하거나 일부 다른 동작 파라미터를 수용하기 위해 변조 방식 및 주파수의 조합을 동적으로 선택할 수 있다.
일 예에서, 메모리 제어기(1401)는 제 1 다수의 비트 스트림으로 제 1 세트의 데이터를 수신할 수 있다. 예를 들어, 메모리 제어기(1401)는 메모리 제어기(1401)와 전자 통신하는 데이터 어레이 또는 사용자 입력 인터페이스로부터 제 1 다수의 비트 스트림을 수신할 수 있다(예를 들어, 인코더(1440)에서). 본원에 설명된 기술에 따르면, 메모리 제어기(1401)는 제 1 다수의 레벨을 갖는 제 1 신호를 생성할 수 있다. 제 1 신호는 바이너리-레벨 신호(예를 들어, 신호(1425)와 같은 NRZ 신호) 또는 멀티-레벨 신호(예를 들어, 신호(1420)와 같은 PAM4 신호)일 수 있다. 일부 경우에, 제 1 신호는 제 1 다수의 비트 스트림에 기초할 수 있다. 예를 들어, 제 1 신호는 제 1 다수의 비트 스트림에 의해 전달되는 제 1 데이터 세트를 나타낼 수 있다. 일부 경우에, 레벨의 수는 제 1 다수의 비트 스트림에 기초할 수 있다. 예를 들어, 제 1 다수의 레벨은 비트 스트림 수의 2 배일 수 있다. 일부 경우에, 제 1 다수의 비트 스트림은 제 1 다수의 레벨과 상이할 수 있다.
제 1 세트 데이터를 수신한 후, 메모리 제어기(1401)는 제 1 다수의 비트 스트림과 상이한 제 2 다수의 비트 스트림으로 제 2 데이터 세트를 수신할 수 있다. 예를 들어, 메모리 제어기(1401)는 메모리 제어기(1401)와 전자 통신하는 데이터 어레이 또는 사용자 입력 인터페이스로부터 제 1 다수의 비트 스트림을 수신할 수 있다. 제 1 다수의 비트 스트림은 제 2 다수의 비트 스트림과 동일하거나 상이할 수 있다. 일부 경우에, 제 1 데이터 세트는 제 1 애플리케이션과 관련되고 제 2 데이터 세트는 제 2 애플리케이션과 관련될 수 있다.
본원에 설명된 기술에 따르면, 메모리 제어기(1401)는 메모리 제어기(1401)가 일부인 디바이스와 관련된 동작 파라미터를 결정할 수 있다. 예를 들어, 메모리 제어기(1401)는 호스트(1430)와 관련된 동작 파라미터를 결정할 수 있다. 작동 파라미터는 요건, 요청, 조건, 메트릭, 요구 또는 값일 수 있다. 동작 파라미터의 결정은 제 2 세트의 데이터를 수신하는 것에 기초하거나, 제 2 세트의 데이터를 수신하는 것과 독립적일 수 있다(예를 들어, 동작 파라미터의 결정은 제 2 세트의 데이터를 수신하기 전에 발생할 수 있다). 동작 파라미터는 온도 파라미터, 대역폭 파라미터, 전력 파라미터, 데이터 속도 파라미터 등 또는 이들의 조합일 수 있다.
동작 파라미터를 결정한 후, 메모리 제어기는 제 1 다수의 레벨과 상이한 제 2 다수의 레벨을 갖는 제 2 신호를 생성할 수 있다. 제 2 신호를 생성하는 것은 결정된 동작 파라미터 및 제 2 다수의 비트 스트림에 기초할 수 있다. 예를 들어, 제 2 신호는 제 2 비트 스트림으로 전달되는 제 2 데이터 세트를 나타낼 수 있고/있거나 제 2 레벨의 수는 제 2 비트 스트림 수의 함수일 수 있다(예를 들어, 비트 스트림 수의 2 배일 수 있음). 일부 경우에, 제 2 비트 스트림 수는 제 2 레벨 수와 상이하다.
일부 경우에, 제 1 신호는 제 1 주파수(예를 들어, 제 1 클록 주파수, 제 1 펄스 주파수 또는 제 1 데이터 속도 주파수)에서 채널을 통해(예를 들어, 내부 신호 경로(1415)를 통해) 통신되고 제 2 신호는 제 2 주파수(예를 들어, 제 2 클록 주파수, 제 2 펄스 주파수 또는 제 2 데이터 속도 주파수)에서 상기 채널(또는 다른 채널)을 통해 통신된다. 따라서 변조 방식과 주파수는 두 개의 개별 신호에 있어 상이할 수 있다. 주파수는 클록 회로(1410)에 의해 출력된 클록 펄스에 기초할 수 있다. 다른 경우에, 제 1 신호는 제 1 주파수에서 채널을 통해(예를 들어, 내부 신호 경로(1415)를 통해) 통신되고, 제 2 신호는 제 1 주파수에서(예를 들어, 동일한 주파수에서) 상기 채널(또는 다른 채널)을 통해 통신된다. 따라서 변조 방식은 2 개의 개별 신호에 있어 상이할 수 있지만 주파수는 동일할 수 있다.
본원에 설명된 기술에 따르면, 메모리 제어기(1401)는 제 1 신호를 메모리 다이(1403)에 통신하도록 구성될 수 있다. 제 1 신호는 제 1 다수의 레벨을 갖는 제 1 변조 방식을 사용하여 변조될 수 있다. 메모리 제어기(1401)는 또한 메모리 제어기(1401) 및 메모리 다이(1403)가 일부인 장치와 관련된 동작 파라미터를 결정하도록 구성될 수 있다. 결정된 동작 파라미터에 기초하여, 메모리 제어기(1401)는 제 1 변조 방식과 다른 제 2 변조 방식을 선택할 수 있다. 제 2 변조 방식을 선택한 후, 메모리 제어기(1401)는 제 2 신호를 메모리 다이(1403)에 통신할 수 있다. 제 2 신호는 제 1 다수의 레벨과 상이한 제 2 다수의 레벨을 가질 수 있는 제 2 변조 방식을 사용하여 변조될 수 있다.
일부 경우에, 메모리 제어기(1401)는 클록 회로(1410)에 의해 생성된 제 1 클록 신호의 제 1 주파수에 기초하여 제 1 신호를 통신하도록 구성될 수 있다. 그러한 경우에, 메모리 제어기(1401)는 또한 제 2 클록 신호의 제 2 주파수 및 결정된 동작 파라미터에 기초하여 제 2 신호를 통신하도록 구성될 수 있다. 제 2 주파수는 제 1 주파수보다 높거나 낮다.
일부 경우에, 동작 파라미터는 대역폭 파라미터(예를 들어, 현재 대역폭 요건) 또는 전력 파라미터(예를 들어, 현재 전력 소비 또는 절약 요건을 나타내는 파라미터)이다. 동작 파라미터가 전력 파라미터인 경우, 메모리 제어기(1401)는, 메모리 제어기(1401)가 일부인 디바이스에 외부 전원이 연결되어 있는지 여부를 검출하여 전력 파라미터를 결정할 수 있다. 제 1 변조 방식이 NRZ이고 제 2 변조 방식이 PAM4인 경우, 외부 전원 연결이 검출될 때 제 2 변조 방식이 선택될 수 있다. NRZ보다는 PAM4를 사용하는 것은 통신에 더 많은 대역폭을 제공할 수 있다. 제 1 변조 방식이 PAM4이고 제 2 변조 방식이 NRZ인 경우, 외부 전원 연결이 감지되지 않을 때 제 2 변조 방식이 선택될 수 있다. PAM4보다는 NRZ를 사용하는 것은 전력 소비를 감소(예를 들어, 전력 절약을 증가)시킬 수 있다.
일부 경우에, 전력 파라미터를 결정하는 것은 내부 전원이 임계 값에 도달할 때까지의 시간의 지속기간을 추정하는 것을 포함한다. 제 2 변조 방식의 선택은 추정에 기초할 수 있다. 예를 들어, 추정이, 내부 전력 공급이 임계(예를 들어, 짧은) 시간 기간 내에 소진될 것임을 나타내면, 메모리 제어기(1401)는 전력을 절약하기 위해 PAM4에서 NRZ로 스위칭할 수 있다. 추정이, 내부 전력 공급이 임계 시간 기간 내에 소진되지 않을 것임을 나타내면, 메모리 제어기(1401)는 데이터 통신을 위한 더 많은 대역폭을 제공하기 위해 NRZ에서 PAM4로 스위칭할 수 있다.
일부 예에서, 동작 파라미터는 메모리 제어기(1401)를 포함하는 디바이스 상에서 애플리케이션의 시작(launch)이다. 일부 애플리케이션은 메모리 어레이로 그 애플리케이션 데이터를 전달하기 위해 상대적으로 낮은 데이터 속도를 정의할 수 있는 한편, 다른 애플리케이션은 상대적으로 높은 데이터 속도를 정의할 수 있다. 예를 들어, 카메라 애플리케이션은, 특히 버스트(burst) 모드(예를 들어, 짧은 시간 기간 내에 다수의 사진을 캡처하는 모드)에 있을 때 높은 데이터 속도를 요구할 수 있다. 카메라 애플리케이션은, 예를 들어 비디오 모드, 재생 모드, 4k 멀티-샷 모드 등에 있을 때 비교적 높은 데이터 속도를 요구할 수 있다. 높은 데이터 속도를 갖는 다른 애플리케이션은 미디어 소비 애플리케이션, 가상 현실 애플리케이션, 증강 현실 애플리케이션, 인공 지능 애플리케이션, 기계 학습 애플리케이션 등을 포함한다.
동작 파라미터는 애플리케이션의 시작과 관련될 수 있다. 예를 들어, 새로 시작된 애플리케이션은 임계 데이터 속도보다 큰 데이터 속도를 요구할 수 있다. 이러한 예에서, 동작 파라미터는 임계 데이터 속도보다 높은 데이터 속도를 요구하는 특정 모드로 애플리케이션이 진입하는 것을 나타낼 수 있다. 애플리케이션에 의해 요구되거나 요청되는 데이터 속도가 임계 속도보다 큰 경우, 메모리 제어기(1401)는 제 2 변조 방식으로서 멀티-심볼 변조 방식(예를 들어, PAM4, PAM8, PAM16 등)을 선택할 수 있다. 애플리케이션에 의해 요청되거나 요구되는 데이터 속도가 임계 속도보다 작은 경우, 메모리 제어기(1401)는 제 2 변조 방식으로서 2-레벨 변조 방식(예를 들어, NRZ)을 선택할 수 있다.
일부 경우에, 메모리 제어기(1401)는 제 1 데이터 세트를 나타내는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 수신하도록 메모리 다이(1403)에서 제 1 다수의 메모리 셀을 선택하도록 구성될 수 있다. 다른 방식으로, 메모리 제어기는 데이터를 인코딩하는데 사용되는 변조 방식에 기초하여 메모리 다이(1403)에서 페이지의 크기를 변형하도록 구성될 수 있다.
그러한 경우에, 메모리 제어기(1401)는 또한 제 2 데이터 세트를 나타내는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 수신하기 위해 메모리 다이(1403)에서 제 2 다수의 메모리 셀을 선택하도록 구성될 수 있다. 제 2 신호를 사용하여 액세스된 제 2 다수의 메모리 셀은 제 1 신호를 사용하여 액세스된 제 1 다수의 메모리 셀과 상이할 수 있다. 예를 들어, 제 1 신호가 NRZ를 사용하여 변조되고(예를 들어, 제 1 신호가 바이너리 레벨 신호임) 제 2 신호가 PAM4를 사용하여 변조된다면(예를 들어, 제 2 신호는 멀티-레벨 신호임), 메모리 제어기(1401)는 제 1 신호를 수신하기 위해 적은 수의 셀(예를 들어, 작은 페이지 크기)을 선택할 수 있고, 제 2 신호를 수신하기 위해 더 많은 수의 셀(예를 들어, 더 큰 페이지 크기)을 선택할 수 있다. 일부 경우에, 제 1 메모리 셀 세트는 제 2 변조 방식을 사용하여 변조된 새로운 데이터(예를 들어, 제 3 데이터 세트)로 덮어 쓰기(over-write)되도록 선택될 수 있다. 그러한 경우에, 새로운 데이터는 제 1 데이터 속도와 다른 데이터 속도에서 변조될 수 있다(예를 들어, 제 2 데이터 속도 및/또는 제 3 데이터 속도는 제 1 데이터 속도 및/또는 제 2 데이터 속도와 다를 수 있음).
일부 예에서, 동작 파라미터는 온도 파라미터(예를 들어, 메모리 제어기(1401)와 동일한 디바이스의 구성요소 부분의 온도 값)이다. 고온은 구성요소를 손상시키거나 성능을 손상시킬 수 있기 때문에, 메모리 제어기(1401)는 그러한 온도를 방지하거나 완화시키는 통신을 위한 변조 방식을 선택할 수 있다.
예를 들어, 메모리 제어기(1401)는 메모리 제어기(1401) 또는 메모리 제어기(1401)를 포함하는 동일한 디바이스의 구성요소와 관련된 온도를 검출함으로써 온도 파라미터를 결정할 수 있다. 메모리 제어기(1401)가 구성요소(예를 들어, 메모리 제어기(1401))와 관련된 온도가 온도 임계값(예를 들어, 높은 온도 임계값)을 충족시키는 것을 검출하면, 메모리 제어기(1401)는 온도를 감소시키기 위해 NRZ를 제 2 변조 방식으로서 선택할 수 있다. 메모리 제어기(1401)가 구성요소(예를 들어, 메모리 제어기(1401))와 관련된 온도가 온도 임계값을 만족하지 않는 것(예를 들어, 온도가 높은 온도 임계값보다 낮음)을 검출하면, 메모리 제어기(1401)는 PAM4를 제 2 변조 방식으로 선택하여 높은 열로 인한 부정적인 영향의 위험 없이 더 많은 대역폭을 제공할 수 있다.
일부 경우에, 동작 파라미터는 외부 디바이스가 데이터를 수신하는 능력 또는 재능을 나타내는 측정치 또는 값이다. 예를 들어, 동작 파라미터는 주변 디바이스가 특정 대역폭, 데이터 속도, 변조 방식 또는 주파수로 제한됨을 나타낼 수 있다. 이러한 경우에, 메모리 제어기(1401)는 주변 디바이스의 한계에 기초하여 제 2 변조 방식을 선택할 수 있다. 일부 예에서, 동작 파라미터는 외부 디바이스에 의해 요청된 통신 메트릭 또는 요건이다. 예를 들어, 동작 파라미터는 요청된 데이터 속도, 대역폭, 주파수, 변조 방식, 전압 레벨 등일 수 있다.
따라서, 디바이스(예를 들어, 메모리 디바이스와 관련된 메모리 제어기)는 하나 이상의 통신 메트릭 또는 요건에 대한 외부 디바이스의 요청에 기초하여 제 2 변조 방식 및/또는 주파수를 선택할 수 있다(예를 들어, 제 2 변조 방식 및/또는 주파수는 요청된 통신 메트릭 또는 요건을 준수하거나 충족시키도록 선택될 수 있다). 추가적으로 또는 대안적으로, 동작 파라미터는 제 2 신호에 의해 표시된 데이터의 특성에 기초할 수 있다. 단일 동작 파라미터를 참조하여 설명되었지만, 메모리 제어기(1401)는 다수의 동작 요소에 기반한 변조 방식과 주파수의 조합을 선택할 수 있다. 선택을 위한 기초로서 사용되는 동작 파라미터(들)는 디바이스의 동작 또는 상태의 변화의 검출 또는 다른 디바이스로부터의 요청에 기초하여 선택될 수 있다.
본원에 설명된 기술에 따르면, 메모리 제어기(1401)는 제 1 드라이버(1405)를 사용하여 신호 경로(1415)(예를 들어, 데이터 버스)를 통해 제 1 신호를 통신하도록 구성될 수 있다. 제 1 신호는 제 1 데이터 세트를 나타내는 제 1 다수의 레벨 중 하나의 레벨에 대응하는 신호 강도를 가질 수 있다. 본원에 기술된 바와 같이 동작 파라미터를 결정한 후, 메모리 제어기(1401)는 결정된 동작 파라미터에 기초하여 신호 경로(1415-a)를 통해 제 2 신호를 통신할 수 있다. 제 2 신호는 제 2 데이터 세트를 나타내는 제 2 다수의 레벨 중 하나의 레벨에 대응하는 신호 강도일 수 있고, 제 2 다수의 레벨은 제 1 다수의 레벨과 상이할 수 있다. 일부 경우에, 제 2 신호는 메모리 제어기(1401)와 전자 통신하는 제 2 드라이버(1405)를 사용하여 신호 경로(1415-a)를 통해 통신된다.
일부 경우에, 제 1 신호는 제 1 데이터 버스를 통해 송신되고 제 2 신호는 제 2 데이터 버스를 통해 송신된다. 제 1 신호는 클록 회로(1410)에 의해 생성된 제 1 클록 속도로 통신될 수 있고, 제 2 신호는 클록 회로(1410)에 의해 생성된 제 2 클록 속도로 통신될 수 있다. 또는, 신호는 클록 회로(1410)에 의해 생성된 클록 속도로부터 도출된 다른 클록 속도로 송신될 수 있다.
도 15는 본 발명의 다양한 예에 따라 사용된 파형(1500)의 예시적인 다이어그램을 예시한다. 전압으로서 묘사된 파형(1500)의 진폭은 시간에 따라 변하는 것으로 도시되어 있다. 파형(1500)은 2 개의 상이한 디바이스들 사이 또는 디바이스 내부의 2 개의 구성요소들 사이에서 통신될 수 있다. 디바이스 내 통신(예를 들어, 단일 디바이스 내의 통신)의 예에서, 파형(1500)은 도 14를 참조하여 설명된 바와 같이 메모리 제어기(1401)에 의해 생성 및 통신(예를 들어, 전송 또는 송신)될 수 있다. 예를 들어, 파형(1500)은 메모리 제어기(1401)로부터 디바이스 내의 메모리 다이(1403)로 송신될 수 있다.
본원에 설명된 기술에 따르면, 파형(1500)은 제 1 신호(1505) 및 제 2 신호(1510)를 포함할 수 있다. 연속 파형으로 도시되어 있지만, 파형(1500)은 불연속 파형일 수 있다(예를 들어, 데이터가 통신되지 않는 동안 제 1 신호(1505)와 제 2 신호(1510) 사이에 단절(break)이 있을 수 있다). 제 1 신호(1505)는 제 1 다수의 레벨을 갖는 제 1 변조 방식을 사용하여 변조될 수 있고, 제 2 신호(1510)는 제 2 다수의 신호를 갖는 제 1 변조 방식을 사용하여 변조될 수 있다. 예를 들어, 제 1 신호(1505)는 NRZ를 사용하여 변조될 수 있고 제 2 신호는 PAM4를 사용하여 변조될 수 있다. 따라서 디바이스는 NRZ 변조 방식을 사용하여 통신하는 것으로부터 PAM4 변조 방식을 사용하여 통신하는 것으로 스위칭될 수 있다(예를 들어, 디바이스는 변조 방식을 스위칭할 수 있다). 스위칭은 디바이스 또는 디바이스의 구성요소(예를 들어, 호스트, 메모리 제어기, SoC, 프로세서 등)에 대해 결정된 동작 파라미터에 기초할 수 있다.
제 1 신호(1505)는 디바이스에 의해 생성되고 샘플링된 클록 주파수에 기초할 수 있는 제 1 주파수에서 통신될 수 있다. 제 1 주파수는 제 1 신호(1505)의 펄스의 펄스 지속기간(1515)(때때로 심볼 지속기간으로 지칭됨)과 관련될 수 있다. 단일 심볼이 단일 펄스 지속시간(1515) 동안 통신될 수 있다. 하나 이상의 비트의 데이터가 각각의 펄스 지속기간(1515)으로 표시될 수 있다. 예를 들어, NRZ가 제 1 신호(1505)를 변조하는데 사용될 때, 펄스 지속기간(1515) 동안 신호(1505)의 진폭은 2 비트 미만의 데이터(예를 들어, 논리 '0' 또는 논리 '1')를 나타낼 수 있다. 따라서, 따르는(trailing) 펄스(즉, 좌측에서 우측으로 판독)로 시작하여, 제 1 신호(1505)는 데이터 시퀀스: 1010010을 나타낼 수 있다.
제 2 신호(1510)는 또한 제 1 주파수에서 통신될 수 있다. 따라서, 변조 방식은 주파수의 스위칭 없이 스위칭될 수 있다. 그러나, 제 2 신호(1510)는 제 1 신호(1505)와는 상이한 수의 펄스 지속기간당 비트(1515)를 나타낼 수 있다. 예를 들어, PAM4가 제 2 신호(1510)를 변조하는데 사용될 때, 펄스 지속기간(1515) 동안 신호(1510)의 진폭은 2 비트의 데이터를 나타낼 수 있다. 따라서, 따르는 펄스(즉, 좌측에서 우측으로 판독)로 시작하여, 제 2 신호(1510)는 데이터 시퀀스: 00101101000110110101을 나타낼 수 있다.
일부 경우에, 동작 파라미터의 변화가 검출될 수 있다. 변화에 기초하여, 디바이스는 제 3 신호(예를 들어, 제 2 신호(1510)를 뒤따르는 신호)를 통신하기 위한 제 1 변조 방식을 선택할 수 있다. 따라서, 디바이스는 제 1 변조 방식을 선택하는 것에 기초하여 제 1 변조 방식(예를 들어, NRZ)을 사용하여 변조된 제 3 신호를 통신할 수 있다. 일부 경우에, 제 2 신호(1510)를 송신하기 전에, 제 1 신호(1505)는 제 1 주파수와 다른 주파수로 송신될 수 있다(예를 들어, 제 1 신호(1505)는 일정 기간 동안 제 1 주파수로 송신된 다음, 후속하는 기간 동안에 다른 주파수로 송신될 수 있다).
다른 변조 방식은 변화하는 대역폭을 제공하고 상이한 양의 전력을 소비하기 때문에 디바이스는 성능, 효율 및 전력 절약을 최적화하기 위해 변조 방식을 스위칭할 수 있다. 예를 들어, 제 1 주파수에서 NRZ를 사용하는 것이 동일한 주파수에서 PAM4를 사용하는 것보다 적은 전력을 소비한다면, 디바이스는 일반적으로 NRZ를 사용하여 전력을 절약할 수 있고 특정 임계 값보다 높은 대역폭 요구를 수용하기 위해 PAM4로 스위칭할 수 있다. 대역폭 요구가 임계 레벨 아래로 떨어지면 디바이스는 NRZ로 다시 스위칭될 수 있다. NRZ 및 PAM4를 참조하여 설명되었지만, 본원에 설명된 기술은 PAM2(예를 들어, NRZ), PAM4, PAM8, PAM16 등을 포함하는 펄스 진폭 변조의 임의의 조합에 적용 가능하다. 본원에 설명된 기술은 PAM4에서 NRZ로의 스위칭에도 적용 가능하다. 또한, 2 개의 변조 방식을 참조하여 설명되었지만, 임의의 수의 변조 방식이 서로 스위칭될 수 있다.
일부 경우에, 디바이스는 동작 파라미터에 기초하여 주파수를 스위칭할 수 있다. 다른 경우에, 디바이스는 동작 파라미터에 기초하여 변조 및 주파수를 선택할 수 있다. 그러한 경우에, 인코딩된 신호(변조 방식 및 클록 주파수)에 관한 2 개의 변수는 동작 파라미터에 기초하여 변할 수 있다. 예를 들어, 디바이스는, NRZ에서 PAM4로 스위칭하지만 동일한 주파수를 사용하는 것이 초과 대역폭을 제공하고/하거나 디바이스가 감당할 수 있는 것보다 더 많은 전력을 소비한다고 결정할 수 있다. 그러한 경우에, 디바이스는 인코딩된 신호의 클록 주파수를 스위칭할 수 있다.
일부 경우에, 디바이스는 인코딩된 신호의 변조 방식 및 클록 주파수 모두를 스위칭할 수 있다. 예를 들어, 디바이스는 제 1 주파수에서 NRZ를 사용하는 것으로부터 제 1 주파수보다 낮은 제 2 주파수에서 PAM4를 사용하는 것으로 스위칭할 수 있다. 다른 예에서, 디바이스는 NRZ에서 PAM4로 스위칭하지만 동일한 주파수를 사용하는 것이 대역폭 요건을 지원하기에 충분한 대역폭을 제공하지 않는다고 결정할 수 있다. 이러한 시나리오에서, 디바이스는 제 1 주파수에서 NRZ를 사용하는 것으로부터 제 1 주파수보다 높은 제 2 주파수에서 PAM4를 사용하는 것으로 스위칭할 수 있다. 따라서, 디바이스는 통신하기 위해 디바이스에 의해 사용되는 변조 방식 및 주파수를 맞춤으로써 변화하는 동작 제약을 수용할 수 있다.
도 16은 본 발명의 다양한 예에 따라 사용된 파형(1600)의 예시적인 다이어그램을 예시한다. 파형(1600)은 2 개의 상이한 디바이스들 사이에서 또는 디바이스의 내부 구성요소들 사이에서 통신될 수 있다. 디바이스 내 통신(예를 들어, 단일 디바이스 내의 통신)의 예에서, 파형(1600)은 도 14를 참조하여 설명된 바와 같이 메모리 제어기(1401)에 의해 생성 및 통신(예를 들어, 전송 또는 송신)될 수 있다. 예를 들어, 파형(1600)은 메모리 제어기(1401)로부터 디바이스 내의 메모리 다이(1403)로 송신될 수 있다.
파형(1600)은 제 1 신호(1605) 및 제 2 신호(1610)를 포함할 수 있다. 제 1 신호(1605)는 PAM4를 사용하여(예를 들어, 제 1 다수의 레벨을 갖는 제 1 변조 방식을 사용하여) 변조될 수 있고 제 2 신호(1610)는 NRZ(예를 들어, 제 2 다수의 레벨을 갖는 제 2 변조 방식)를 사용하여 변조될 수 있다. 따라서, 제 1 신호(1605)에 의해 표현된 데이터는 제 1 다수의 신호 레벨(예를 들어, 4개)을 사용하여 통신될 수 있고, 제 2 신호(1610)에 의해 표현된 데이터는 제 2 다수의 신호 레벨(예를 들어, 2개)을 사용하여 통신될 수 있다. 디바이스는 디바이스와 관련된 동작 파라미터의 결정, 검출 또는 식별에 기초하여 2개의 변조 방식들 사이에서 스위칭될 수 있다(예를 들어, 임계 데이터 속도보다 큰 데이터 속도를 필요로 하거나 요구하는 애플리케이션의 시작, 또는 데이터를 소비하거나 임계 속도보다 큰 속도로 데이터를 제공하는 애플리케이션의 시작). 제 1 신호(1605)는 제 1 신호(1605)와 상이한 변조 방식(예를 들어, NRZ)을 사용하여 변조된 이전 신호를 뒤따를 수 있다.
제 1 신호(1605)는 펄스 지속기간(1615)의 기초로 역할하는 제 1 주파수에서 통신될 수 있고(예를 들어, 펄스 지속기간(1615)은 제 1 주파수에 반비례할 수 있음) 제 2 신호(1610)는 펄스 지속기간(1620)의 기초로 역할하는 제 2 주파수에서 통신될 수 있다 (예를 들어, 펄스 지속기간(1620)은 제 2 주파수에 반비례할 수 있음). 따라서, 디바이스는 동일한 시간에 변조 방식과 주파수 사이에서 스위칭할 수 있다. 제 1 주파수가 제 2 주파수보다 큰 것으로 도시되어 있지만, 역 또한 허용된다(예를 들어, 제 2 주파수는 제 1 주파수보다 클 수 있다). 디바이스는 디바이스와 관련된 동작 파라미터에 기초하여(예를 들어, 디바이스의 배터리 전력 또는 충전이 미리 결정된 임계 값 아래 또는 위이라는 것의 검출에 기초하여) 또는 디바이스의 구성요소에 기초하여(예를 들어, 구성요소의 온도에 기초하여), 또는 디바이스의 애플리케이션에 기초하여(예를 들어, 애플리케이션의 데이터 속도 요건에 기초하여) 제 2 주파수를 결정 또는 선택할 수 있다.
도 17은 본 발명의 다양한 예에 따라 이용된 파형(1700)의 예시적인 다이어그램을 예시한다. 파형(1700)은 2 개의 상이한 디바이스들 사이에서 또는 디바이스의 내부 구성요소들 사이에서 통신될 수 있다. 디바이스 내 통신(예를 들어, 단일 디바이스 내에서의 통신)의 예에서, 파형(1700)은 도 14를 참조하여 설명된 바와 같이 메모리 제어기(1401)에 의해 생성 및 통신(예를 들어, 전송 또는 송신)될 수 있다. 예를 들어, 파형(1700)은 메모리 제어기(1401)로부터 디바이스 내의 메모리 다이(1403)로 송신될 수 있다. 파형(1700)은 디바이스가 다수의(예를 들어, 상이한) 변조 방식과 다수의 주파수(예를 들어, 하나 이상의 동작 파라미터의 변화에 응답하여) 사이에서 스위칭할 때 통신되는 파형의 예일 수 있다.
파형(1700)은 상이한 주파수에서 상이한 변조 방식에 따라 변조된 다수의 신호를 포함할 수 있다. 예를 들어, 파형(1700)은 2-레벨 변조 방식(예를 들어, NRZ)에 따라 변조된 신호(1710), 및 멀티-레벨 변조 방식(예를 들어, PAM4)에 따라 변조된 신호(1705, 1715 및 1720)를 포함할 수 있다. 신호(1705)는 펄스 지속기간(1720)에 기초한 제 1 주파수(f1)로 전송될 수 있다. 시간 t1에서, 파형(1700)의 변조 방식 및 주파수가 변경될 수 있다. 예를 들어, 변조 방식은 PAM4에서 NRZ로 변경될 수 있고 주파수는 f1에서 f2로 변경될 수 있다. 변경은 디바이스 또는 디바이스의 구성요소와 관련된 하나 이상의 동작 파라미터에 기초할 수 있다. 따라서, t1 후에 신호(1710)는 주파수 f2에서 NRZ 변조 방식을 사용하여 통신될 수 있다. 주파수(f2)는 펄스 지속기간(1725)에 기초할 수 있다(예를 들어, 주파수(f2)는 펄스 지속기간(1725)에 반비례할 수 있다). f2 > f1으로 도시되어 있지만, 제 2 주파수(f2)는 f1보다 작을 수 있다.
시간 t2에서, 파형(1700)의 변조 방식 및 주파수는 다시 변경될 수 있다. 예를 들어, 변조 방식은 NRZ에서 PAM4로 스위칭될 수 있고, 주파수는 f2에서 f3으로 스위칭될 수 있다. 변경은 디바이스 또는 디바이스의 구성요소와 관련된 하나 이상의 동작 파라미터에 기초할 수 있다. 따라서 신호(1715)는 주파수 f3에서 PAM4 변조 방식을 사용하여 통신할 수 있다. 주파수(f3)는 펄스 지속기간(1725)보다 길 수 있는 펄스 지속기간(1730)에 기초할 수 있다.
시간 t3에서, 변조 방식이 유지되는 동안 파형(1700)이 통신되는 주파수가 변경될 수 있다. 예를 들어, 변조 방식은 PAM4를 유지하고 주파수는 f3에서 f4로 변화될 수 있다. 시간 t3 이전에, 디바이스는 동작 파라미터에 변화가 있음을 결정할 수 있다. 디바이스는 동작 파라미터의 변화에 기초하여 주파수 f4를 선택할 수 있다. 따라서, 신호(1740)는 주파수 f4에서 PAM4를 사용하여 통신될 수 있다. 주파수 f4는 펄스 지속기간(1735)에 기초할 수 있다. 시간 t4에서, 주파수는 f4에서 fn으로 다시 변화될 수 있다. 일부 경우에, 변조 방식도 변화된다. 주파수 fn은 주파수 f1, f2, f3, f4와 동일하거나 다를 수 있다.
따라서, 상이한 변조 방식 및 주파수가 상이한 신호를 생성 및 통신하는데 사용될 수 있다. 사용에 이용 가능하거나 사용되는 주파수의 수는 이산된(discrete) 수의 주파수(예를 들어, n 개의 주파수)일 수 있으며 미리 결정되거나 동적으로 결정될 수 있다. 주파수는 도 14와 관련하여 설명된 바와 같이 클록 회로(1410)에 의해 생성된 클록 속도 또는 클록 주파수에 기초할 수 있다. 예를 들어, 펄스 지속기간은 클록 회로(1410)에 의해 생성된 클록 펄스를 샘플링함으로써 결정될 수 있다.
변조 방식 및 주파수의 특정 조합을 선택하는 것은 디바이스가 원하는 대역폭(예를 들어, 데이터 속도) 및/또는 전력 소비 레벨을 달성하도록 할 수 있다. 예를 들어, 디바이스는 변조 방식 및 주파수의 특정 조합에 의해 제공된 대역폭 및 소비된 전력을 결정하고 이들 값을 원하는 대역폭 및 전력 소비 값(예를 들어, 대역폭 임계 값 및 전력 소비 임계 값)과 비교할 수 있다. 원하는 대역폭은 통신할 데이터를 갖는 애플리케이션에 기초할 수 있고 전력 소비는 디바이스의 전력 상태(예를 들어, 디바이스의 남아있는 배터리 레벨 또는 디바이스가 외부 전력원에 연결되어 있는지 여부)에 기초할 수 있다. 비교가 임계값 내에 있는 차이를 초래하면, 디바이스는 통신을 위해 그 변조 방식 및 주파수를 선택할 수 있다. 비교가 임계값을 벗어난 차이를 초래하면, 디바이스는 비교를 위해 변조 방식과 주파수의 다른 조합을 선택할 수 있다.
일부 경우에, 디바이스가 통신을 위해 변조 방식 및 주파수를 선택하는 프로세스는 룩-업(look-up) 구조의 사용을 포함할 수 있다. 예를 들어, 룩-업 구조는 변조 방식 및 주파수의 상이한 조합과 관련되는 제공된 대역폭 및 소비된 전력을 나타내는 다수의 엔트리(entry)(예를 들어, 미리 구성된 변조 데이터)를 포함할 수 있다. 따라서, 디바이스는 원하는 대역폭 및/또는 전력을 미리 구성된 변조 데이터와 비교하여 통신에 사용할 변조 방식 및 주파수의 조합을 결정할 수 있다. 대역폭 및 전력을 참조하여 설명되었지만, 변조 방식 및 주파수를 선택하기 위해 본원에 설명된 기술은 대역폭 또는 전력, 또는 하나 이상의 다른 파라미터에 기초할 수 있다.
도 18은 본 발명의 다양한 예에 따라 가변 변조 방식을 지원하는 프로세스 흐름(1800)의 예시적인 다이어그램을 예시한다. 프로세스 흐름(1800)의 특징은 디바이스(예를 들어, 메모리 디바이스와 관련된 메모리 제어기) 또는 디바이스의 구성요소, 예컨대 메모리 제어기(110), SoC, 프로세서, GPU 등에 의해 구현되거나 수행될 수 있다. NRZ 및 PAM4를 참조하여 설명되었지만, 프로세스 흐름(1800)의 양태 및 특징은 바이너리-레벨 변조 방식 및 멀티-레벨 변조 방식(예를 들어, QAM, PSK 등)을 포함하는 변조 방식의 다른 조합을 사용하여 구현될 수 있다.
1805에서, 디바이스는 제 1 주파수에서 제 1 변조 방식(예를 들어, NRZ)을 사용하여 변조된 제 1 신호를 통신할 수 있다. 제 1 신호는 제 1 세트의 데이터를 나타낼 수 있고 제 1 변조 방식은 제 1 다수의 레벨을 가질 수 있다(예를 들어, 제 1 변조 방식은 제 1 변조 방식이 NRZ일 때 2 개의 레벨로 구성될 수 있음). 제 1 신호는 디바이스의 구성요소들 사이에서(예를 들어, 메모리 제어기와 메모리 어레이 사이에서) 또는 디바이스와 다른 디바이스 사이에서 통신될 수 있다. 일부 예에서, 제 1 및 제 2 신호는 상이한 시간에서(예를 들어, 시간-멀티플렉싱을 통해) 동일한 채널을 통해, 또는 중첩 시간에서 동일한 채널을 통해, 또는 동일한 시간에서(예를 들어, 함께, 동시에) 상이한 채널을 통해, 또는 상이한 시간에서(예를 들어, 비-동시에) 또는 중첩 시간에서 상이한 채널을 통해 통신될 수 있다. 1810에서, 디바이스는 디바이스 또는 디바이스의 구성요소(예를 들어, 호스트, SoC, 프로세서, 메모리 다이, 메모리 제어기 등)와 관련된 동작 파라미터를 결정할 수 있다.
예를 들어, 디바이스는 디바이스와 관련된 전력 파라미터를 결정할 수 있다. 디바이스는 디바이스가 외부 전원 공급장치에 접속되었는지 여부를 결정함으로써(예를 들어, 디바이스가 콘센트, 배터리, 배터리 충전기 등과 같은 외부 전원으로부터 전력을 끌어낼 수 있는지 여부를 결정함으로써) 전력 파라미터를 결정할 수 있다. 디바이스가 외부 전원에 접속된 것으로 검출되면, 1815에서, 디바이스는 검출에 적어도 부분적으로 기초하여 제 1 변조 방식과 상이한 제 2 변조 방식(예를 들어, PAM4)을 선택할 수 있다. 제 2 변조 방식은 (제 2 데이터 세트를 나타내는) 제 2 신호를 변조하는데 사용될 수 있고 제 1 다수의 레벨과 상이한 제 2 다수의 레벨(예를 들어, 4 개의 레벨)을 가질 수 있다.
디바이스가 외부 전원에 접속되어 있지 않다면, 1820에서, 디바이스는 디바이스의 배터리 수명(예를 들어, 배터리의 충전)이 임계 배터리 수명(예를 들어, 임계 충전)보다 큰지 여부를 결정할 수 있다. 예를 들어, 디바이스는 내부 전원(예를 들어, 배터리)이 임계 값에 도달할 때까지의 지속기간을 추정할 수 있다. 디바이스가 추정된 지속기간이 임계 지속기간보다 작은 것으로 결정하면, 1825에서, 디바이스는 NRZ를 사용하여 제 1 주파수에서 통신을 유지할 수 있다. 디바이스가 추정된 지속기간이 임계 지속기간보다 크다고 결정하면(예를 들어, 내부 전원이 y % 배터리 잔량을 가질 때까지 디바이스가 x 초과의 시간을 갖는다), 1815에서, 디바이스는 제 2 신호의 통신을 위해 PAM4를 선택할 수 있다. 따라서, 디바이스는 내부 전원이 임계 값에 도달할 때까지의 지속기간의 추정에 기초하여 제 2 변조 방식을 선택할 수 있다.
일부 경우에, 디바이스는 1830에서 PAM4를 사용하여 변조되는 제 2 신호를 통신하기 위해 제 2 주파수를 선택할 수 있다. 제 2 주파수는 1810 및/또는 1815에서 이루어진 결정(들)에 기초할 수 있다. 1835에서, 디바이스는 선택된 제 2 주파수에서 PAM4를 사용하여 변조된 제 2 신호를 통신할 수 있다. 대안적으로, 디바이스는 제 1 주파수에서 PAM4를 사용하여 변조된 제 2 신호를 통신할 수 있다. 제 2 신호는 디바이스의 구성요소들 사이에서 또는 디바이스와 다른 디바이스 사이에서 통신될 수 있다. 일부 경우에, 제 1 신호 및 제 2 신호는 메모리 제어기에 의해 통신된다. 다른 경우에, 제 1 신호 및 제 2 신호는 메모리 제어기와 통신될 수 있다(예를 들어, 다른 구성요소로부터 메모리 제어기로 송신 또는 통과됨).
도 19는 본 발명의 다양한 예에 따라 가변 변조 방식을 지원하는 프로세스 흐름(1900)의 예시적인 다이어그램을 예시한다. 프로세스 흐름(1900)의 특징은 디바이스(예를 들어, 메모리 디바이스와 관련된 메모리 제어기) 또는 디바이스의 구성요소, 예컨대 메모리 제어기(110), SoC, 프로세서, GPU 등에 의해 구현되거나 수행될 수 있다. 프로세스 흐름(1900)에서의 통신은 디바이스의 구성요소들 사이에서 또는 2 개의 다른 디바이스들 사이에서 발생할 수 있다. NRZ 및 PAM4를 참조하여 설명되었지만, 프로세스 흐름(1900)의 양태 및 특징은 변조 방식(예를 들어, QAM, PSK 등)의 임의의 조합을 사용하여 구현될 수 있다.
1905에서, 디바이스는 제 1 주파수에서 제 1 변조 방식(예를 들어, NRZ)에 따라 변조된 제 1 신호를 통신할 수 있다. 1910에서, 디바이스는 디바이스 또는 디바이스의 구성요소와 관련된 동작 파라미터를 결정할 수 있다. 예를 들어, 디바이스는 대역폭 파라미터를 결정할 수 있다. 대역폭 파라미터는 특정 애플리케이션(예를 들어, 제 2 신호와 관련된 애플리케이션, 예컨대 제 2 신호를 송신 또는 수신하는 애플리케이션)과 관련될 수 있고, 그 애플리케이션에 의해 요구, 요청 또는 필요로 된 대역폭을 나타낼 수 있다. 따라서, 1910에서, 디바이스는 애플리케이션의 대역폭이 임계 대역폭보다 큰지 여부를 결정할 수 있다.
일부 경우에, 디바이스는 제 1 애플리케이션과 관련된 대역폭 파라미터가 제 2 애플리케이션(예를 들어, 다른 애플리케이션)과 관련된 대역폭 파라미터보다 큰지 여부를 추가로 또는 대안적으로 결정할 수 있다. 제 1 애플리케이션은 시작되었거나 데이터를 보낼 준비가 된 애플리케이션일 수 있으며, 제 2 애플리케이션은 종료되었거나 데이터를 보낼 준비가 되지 않은 애플리케이션일 수 있다. 일부 경우에, 제 2 애플리케이션은 제 1 신호에 의해 표현되는 제 1 데이터 세트와 관련되고 제 1 애플리케이션은 제 2 신호에 의해 표현되는 제 2 데이터 세트와 관련된다.
애플리케이션과 관련된 대역폭 파라미터가 임계 대역폭보다 크거나, 제 2 애플리케이션과 관련된 대역폭 파라미터보다 큰 경우, 1915에서, 디바이스는 제 1 변조 방식과 다른 제 2 변조 방식(예를 들어, PAM4)을 선택할 수 있다. 따라서, 선택은 결정된 대역폭 파라미터에 적어도 부분적으로 기초한다. 제 2 변조 방식은 제 1 다수의 레벨과 다른 제 2 다수의 레벨(예를 들어, 4 개)을 가질 수 있다. 제 1 애플리케이션과 관련된 대역폭 파라미터가 제 2 애플리케이션과 관련된 대역폭 파라미터보다 작거나 제 2 애플리케이션과 관련된 대역폭 파라미터보다 작은 경우, 1920에서, 디바이스는 시작된 애플리케이션이 임계 데이터 속도보다 큰 데이터 속도(예를 들어, 목표 데이터 속도 또는 필요한 데이터 속도)를 갖는지 여부를 결정할 수 있다. 대역폭이라는 용어는 디바이스 또는 구성요소에 의해 통신될 수 있는 전체 데이터 량을 지칭할 수 있는 한편, 데이터 속도라는 용어는 데이터가 2 개의 디바이스들 또는 구성요소들 사이에서 전달되는 속도를 지칭할 수 있다.
데이터 속도가 임계 속도보다 크지 않으면, 디바이스는 1925에서 제 1 주파수에서 제 1 변조 방식(예를 들어, NRZ)을 계속 사용하기로 결정할 수 있다. 데이터 속도가 임계 속도보다 큰 경우, 디바이스는 1915에서 제 2 신호를 변조하기 위해 PAM4를 선택할 수 있다. 선택적으로, 디바이스는 1930에서 제 2 신호를 통신하기 위한 제 2 주파수를 선택할 수 있다. 제 2 주파수는 제 1 주파수와 상이할 수 있고 결정된 동작 파라미터(예를 들어, 대역폭 파라미터 또는 데이터 속도 파라미터)에 기초하여 선택될 수 있다. 1935에서, 디바이스는 제 2 주파수에서 제 2 변조 방식(예를 들어, PAM4)을 사용하여 변조된 제 2 신호를 통신할 수 있다. 일부 경우에, 제 2 신호는 제 1 주파수에서 통신될 수 있다(예를 들어, 1930이 수행되지 않는다면).
위에서 설명된 방법은 가능한 구현을 설명하고, 동작들 및 단계들이 재배열되거나 달리 변경될 수 있으며 다른 구현이 가능하다는 것에 주목해야 한다. 또한, 방법들 중 2 이상으로부터의 예가 조합될 수 있다.
도 20 내지 22는 데이터를 멀티플렉싱하도록 구성된 메모리 디바이스를 예시한다. 일부 멀티-레벨 변조 방식에서, 심볼은 데이터의 상이한 소스 또는 상이한 유형으로부터의 데이터를 나타낼 수 있다. 예를 들어, 제어 데이터, 저장 데이터, 메타 데이터 또는 이들의 조합은 다수의 심볼을 포함하는 단일 심볼로 전송될 수 있다. 신호를 멀티플렉싱하기 위해, 제 1 데이터 및 제 2 데이터는 데이터 구조로 함께 멀티플렉싱될 수 있다. 멀티-심볼 신호는 멀티플렉싱된 데이터 구조, 적어도 3 개의 레벨을 갖는 변조 방식에 기초하여 특정 심볼로 인코딩될 수 있다. 일부 경우에, 다수의 메모리 다이는 멀티-심볼 신호를 수신할 수 있고 하나 이상의 심볼의 일부만을 사용할 수 있다. 예를 들어, 제 1 메모리 다이는 멀티-심볼 신호의 심볼의 최상위 비트를 사용할 수 있고, 제 2 메모리 다이는 멀티-심볼 신호의 동일한 심볼의 최하위 비트를 사용할 수 있다. 도 20 내지 22를 참조하여 설명된 특징 및/또는 기능은 도 1 내지 19를 참조하여 설명된 메모리 디바이스의 다른 양태의 특징 및/또는 기능과 결합될 수 있다.
도 20은 본 발명의 다양한 예에 따른 예시적인 메모리 디바이스(2000)를 예시한다. 메모리 디바이스(2000)는 도 1을 참조하여 설명된 바와 같은 시스템(100)의 예일 수 있다. 메모리 디바이스(2000)는 메모리 제어기(2005), 메모리 다이(2010), 메모리 다이(2015), 멀티플렉서(2020), 버스(2025) 및 호스트(2030)를 포함할 수 있다. 일부 예에서, 메모리 다이(2010)는 제 1 메모리 다이(2010)로 지칭될 수 있고 메모리 다이(2015)는 제 2 메모리 다이(2015)로 지칭될 수 있다. 일부 예에서, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)는 버스(2025)와 연결될 수 있다.
일부 예에서, 멀티플렉서(2020)는 버스(2025)와 연결될 수 있고 제 1 데이터 및 제 2 데이터를 멀티플렉싱하도록 구성될 수 있다. 멀티플렉서(2020)는 제 1 데이터 및 제 2 데이터를 바이너리-심볼 변조 방식 또는 멀티-심볼 변조 방식을 사용하여 변조된 신호로 멀티플렉싱하도록 구성될 수 있다. 일부 예에서, 메모리 제어기(2005)는 제 1 데이터 및 제 2 데이터를 멀티플렉싱할 수 있다. 다른 예에서, 신호의 변조 방식은 3 가지 레벨 중 적어도 하나를 포함할 수 있다. 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)의 각각은 신호의 적어도 일부를 사용하도록 구성될 수 있다.
예를 들어, 제 1 메모리 다이(2010)는 신호의 적어도 제 1 데이터를 사용하도록 구성될 수 있고, 제 2 메모리 다이(2015)는 신호의 적어도 제 2 데이터를 사용하도록 구성될 수 있다. 제 1 또는 제 2 데이터 각각은 예를 들어 메타 데이터, 제어 데이터 또는 저장 데이터를 포함할 수 있다. 일부 예에서, 메타 데이터는 메모리 디바이스(2000)의 다양한 양태에 관한 정보 - 예를 들어 메모리 디바이스(2000)의 전력 사용에 관한 정보 - 를 포함할 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 메타 데이터는 저장 데이터, 제어 데이터 또는 둘 모두에 관한 정보를 포함할 수 있다. 다른 예에서, 제어 데이터는 메모리 디바이스(2000)의 하나 이상의 동작에 관한 정보 - 예를 들어, 제 1 메모리 다이(2010) 또는 제 2 메모리 다이(2015) 중 하나의 판독 동작 또는 기록 동작에 관한 정보 - 를 포함할 수 있다. 추가의 예에서, 저장 데이터는 제 1 메모리 다이(2010) 또는 제 2 메모리 다이(2015)의 하나 이상의 메모리 셀의 논리 상태에 관한 정보 - 예를 들어 논리 "0" 또는 논리 "1" - 를 포함할 수 있다.
일부 예에서, 메모리 제어기(2005)는 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015) 각각과 관련된 신호를 수신할 수 있다. 일부 예에서, 신호는 호스트(2030)로부터 수신될 수 있다. 호스트(2030)는 통신 채널(2035)을 통해 메모리 제어기(2005)와 통신할 수 있다. 신호를 수신하는 것에 응답하여, 예를 들어, 메모리 제어기(2005)는 신호가 제 1 메모리 다이(2010)와 관련되는지 또는 제 2 메모리 다이(2015)와 관련되는지를 결정할 수 있다.
일부 예에서, 이 결정은 수신된 신호의 각각의 신호 레벨에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 이 결정은 신호에서 데이터를 인코딩하는데 사용되는 변조 방식의 유형(예를 들어, 바이너리-레벨 또는 멀티-레벨)에 기초할 수 있다. 다른 예에서, 메모리 제어기(2005)는 제 1 메모리 다이(2010)상에서 수행될 동작과 관련된 제 1 요청을 수신하도록 동작 가능할 수 있다. 이 요청은 예를 들어 제 1 메모리 다이(2010)로부터 데이터를 판독하거나 제 1 메모리 다이(2010)에 데이터를 기록하는 요청일 수 있다. 어느 경우이든, 메모리 제어기(2005)는 제 1 요청에 적어도 부분적으로 기초하여 신호를 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)에 전송하도록 구성될 수 있다.
다른 예에서, 메모리 제어기(2005)는 각각의 데이터 요청에 기초하여 제 1 데이터 및 제 2 데이터를 예를 들어 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)에 전송할 수 있다. 예를 들어, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)는 각각 제 1 데이터 요청 및 제 2 데이터 요청을 메모리 제어기(2005)에 전송할 수 있다. 일부 예에서, 제 1 데이터 요청 및 제 2 데이터 요청은 호스트(2030)에 의해 전송될 수 있다. 제 1 데이터 요청은 데이터를 제 1 메모리 다이 (2010)에 전송하는 것 - 예를 들어 신호의 제 1 데이터를 전송하는 것 - 을 메모리 제어기 (2005)에 표시할 수있다.
추가적으로 또는 대안적으로, 제 2 데이터 요청은 제 2 메모리 다이(2015)로 데이터를 전송하는 것 - 예를 들어, 신호의 제 2 데이터를 전송하는 것 - 을 메모리 제어기(2005)에 표시할 수 있다. 일부 예에서, 제 1 데이터 요청 및 제 2 데이터 요청은 판독 동작 또는 기록 동작과 관련될 수 있다. 예를 들어, 제 1 데이터 요청은 제 1 메모리 다이(2010)에 대한 판독 명령과 관련될 수 있다. 따라서, 제 1 메모리 다이(2010)에서 하나 이상의 메모리 셀의 판독 동작은 제 1 데이터 요청에 응답하여 발생할 수 있다. 다른 예에서, 제 2 데이터 요청은 제 2 메모리 다이(2015)에 대한 기록 명령과 관련될 수 있다. 예를 들어, 제 2 메모리 다이(2015)에서 하나 이상의 메모리 셀에 대한 기록 동작은 제 2 데이터 요청에 응답하여 발생할 수 있다. 어느 예에서, 메모리 제어기(2005)는 제 1 및 제 2 데이터 요청에 응답하여 신호의 제 1 데이터, 신호의 제 2 데이터 또는 둘 다를 전송할 수 있다.
일부 예에서, 멀티플렉서(2020)는 제 1 데이터 및 제 2 데이터를 멀티-레벨 신호의 심볼로 멀티플렉싱하도록 구성될 수 있다. 대안적으로 말하면, 멀티플렉서(2020)는 2 개의 상이한 소스로부터의 데이터를 포함하는 단일 변조 심볼을 생성하도록 구성될 수 있다. 예를 들어, PAM4 변조 심볼은 2 비트의 데이터를 나타낼 수 있다. 변조 심볼의 최상위 비트는 제 1 데이터에 기초할 수 있고 변조 심볼의 최하위 비트는 제 2 데이터에 기초할 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 변조 심볼의 최상위 비트는 제 2 데이터에 기초할 수 있고 변조 심볼의 최하위 비트는 제 1 데이터에 기초할 수 있다. 단일 심벌로 멀티플렉싱될 수 있는 데이터 소스의 수는 그 심벌로 표현된 비트 수에 기초할 수 있다. 예를 들어, 8 개의 레벨을 포함하는 멀티-레벨 변조 방식은 심볼이 3 비트의 데이터를 나타낼 수 있기 때문에 3 개의 소스로부터의 데이터를 멀티플렉싱하도록 구성될 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)의 각각은 다양한 패키징 및/또는 셀 구성을 포함할 수 있다. 예를 들어, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015) 각각은 단일 패키지(예를 들어, 상이한 적층 메모리 다이, 패키지-온-패키지 스택)에서 상이한 메모리 다이일 수 있다. 일부 예에서, 제 2 메모리 다이(2015)는 제 1 메모리 다이(2010)와 다른 유형의 메모리 또는 저장 디바이스를 포함할 수 있다. 다른 예에서, 제 1 메모리 다이(2010)는 FeRAM, DRAM, NAND 디바이스, NOR 디바이스 또는 상 변화 메모리 디바이스 중 적어도 하나를 포함할 수 있다. 다른 예에서, 제 2 메모리 다이(2015)는 FeRAM, DRAM, NAND 디바이스, NOR 디바이스, 또는 상 변화 메모리 디바이스 중 적어도 하나를 포함할 수 있다. 따라서, 일부 예에서, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015) 각각은 동일한 셀 또는 디바이스 유형을 포함할 수 있고, 다른 예에서, 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015) 각각은 상이한 셀 또는 디바이스 유형을 포함할 수 있다. 다시 말해서, 스택 다이스로서 묘사되어 있지만, 메모리 다이(2010) 및 메모리 다이(2015)는 물리적으로 별개의 메모리 디바이스일 수 있다. 예를 들어, 메모리 다이(2010) 디바이스를 위한 내부 메모리 어레이(또는 스토리지)일 수 있고 메모리 다이(2015)는 착탈식(removable) 스토리지 카드일 수 있다. 그러한 경우, 메모리 다이(2010) 및 메모리 다이(2015) 중 하나 또는 둘 모두는 플래시 저장 디바이스일 수 있다.
추가의 예에서, 메모리 디바이스(2000)는 제 3 메모리 다이(예시되지 않음)를 포함할 수 있다. 제 3 메모리 다이는 버스(2025)와 연결될 수 있고 멀티플렉싱된 데이터를 수신하도록 구성될 수 있다. 일부 예에서, 제 3 메모리 다이는 신호를 디코딩하고 제 1 데이터 또는 제 2 데이터를 폐기하도록 구성될 수 있다. 다른 예에서, 제 3 메모리 다이는 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)와 다른 메모리 다이일 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 제 3 메모리 다이는 제 1 데이터의 신호 및/또는 신호의 제 2 데이터의 적어도 일부를 사용하도록 구성될 수 있다.
일부 예에서, 메모리 제어기(2005)는 각각의 데이터 요청에 기초하여 제 1 데이터 및 제 2 데이터를 예를 들어 제 1 메모리 다이(2010) 및 제 3 메모리 다이로 전송할 수 있다. 예를 들어, 제 1 메모리 다이(2010) 및 제 3 메모리 다이는 각각 제 1 데이터 요청 및 제 2 데이터 요청을 메모리 제어기(2005)에 전송할 수 있다. 일부 예에서, 제 1 데이터 요청 및 제 2 데이터 요청은 전술한 바와 같이 호스트(2030)에 의해 전송될 수 있다. 제 1 데이터 요청은, 제 1 메모리 다이(2010)에 데이터를 전송하는 것 - 예를 들어, 신호의 제 1 데이터를 전송하는 것 - 을 메모리 제어기(2005)에 표시할 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 제 2 데이터 요청은 데이터를 제 3 메모리 다이로 전송하는 것 - 예를 들어 신호의 제 2 데이터를 전송하는 것 - 을 메모리 제어기(2005)에 표시할 수 있다. 따라서, 메모리 제어기(2005)는 제 1 및 제 2 데이터 요청에 응답하여 신호의 제 1 데이터, 신호의 제 2 데이터 또는 둘 다의 각각을 전송할 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 제 3 메모리 다이는 다양한 패키징 및/또는 셀 구성을 포함할 수 있다. 예를 들어, 제 1 메모리 다이(2010), 제 2 메모리 다이(2015) 및 제 3 메모리 다이 각각은 단일 패키지(예를 들어, 상이한 스택 메모리 다이, 패키지-온-패키지 스택)에서 상이한 메모리 다이일 수 있다. 다른 예에서, 제 3 메모리 다이는 FeRAM, DRAM, NAND 디바이스, NOR 디바이스, 또는 상 변화 메모리 디바이스 중 적어도 하나를 포함할 수 있다. 제 3 메모리 다이는 제 1 메모리 다이(2010) 및 제 2 메모리 다이(2015)와 동일한 셀 또는 디바이스 유형 또는 다른 셀 또는 디바이스 유형을 포함할 수 있다. 따라서, 제 1 메모리 다이(2010), 제 2 메모리 다이(2015) 및 제 3 메모리 다이 각각은 동일한 셀 또는 디바이스 유형을 포함할 수 있고, 각각은 다른 셀 또는 디바이스 유형 또는 이들의 조합을 포함할 수 있다.
다른 예에서, 제 1 메모리 다이(2010), 제 2 메모리 다이(2015) 및 제 3 메모리 다이 각각은 버스(2025)와 연결될 수 있다. 일부 예에서, 메모리 제어기(2005)는 또한 버스(2025)와 연결될 수 있다. 메모리 제어기(2005)는 메타 데이터, 제어 데이터 또는 저장 데이터를 포함할 수 있는 제 1 데이터, 제 2 데이터 및 제 3 데이터를 식별하도록 동작 가능할 수 있다.
메모리 제어기(2005)는 적어도 5 개의 레벨(예를 들어, PAM8)을 갖는 제 1 변조 방식을 이용하여 제 1 데이터, 제 2 데이터 및 제 3 데이터를 신호로 멀티플렉싱하도록 동작할 수 있다. 다른 예에서, 메모리 제어기(2005)는 신호를 제 1 메모리 다이(2010), 제 2 메모리 다이(2015) 및 제 3 메모리 다이로 전송하도록 동작할 수 있다. 일부 예에서, 제 1 메모리 다이(2010), 제 2 메모리 다이(2015) 및 제 3 메모리 다이는 각각 FeRAM, DRAM, NAND 디바이스, NOR 디바이스, 또는 상 변화 메모리 디바이스 중 적어도 하나를 포함할 수 있다.
도 21은 본 발명의 다양한 예에 따른 예시적인 프로세스 흐름도(2100)를 예시한다. 프로세스 흐름도(2100)는 도 20을 참조하여 설명된 바와 같이 메모리 디바이스(2000)에 의해 수행되는 하나 이상의 동작을 예시할 수 있다. 프로세스 흐름도(2100)는 메모리 제어기(2105), 멀티플렉서(2110), 호스트(2115), 메모리 다이(2120) 및 메모리 다이(2125)에 의해 수행되는 동작들을 포함할 수 있다. 일부 예에서, 메모리 제어기(2105), 멀티플렉서(2110), 메모리 다이(2120) 및 메모리 다이(2125)는 각각 도 20을 참조하여 설명된 바와 같이 메모리 제어기(2005), 멀티플렉서(2020), 메모리 다이(2010) 및 메모리 다이(2015)의 예일 수 있다.
블록(2130)에서, 메모리 제어기(2105)는 제 1 데이터 및 제 2 데이터를 식별할 수 있다. 일부 예에서, 제 1 데이터 또는 제 2 데이터는 도 20을 참조하여 위에서 설명된 바와 같이 메타 데이터, 제어 데이터 또는 저장 데이터를 포함할 수 있다. 일부 예에서, 제 1 데이터 및 제 2 데이터 각각은 메타 데이터, 제어 데이터 또는 저장 데이터를 포함하도록 구성될 수 있다. 이것은 다른 유형의 데이터를 배제한 것일 수 있다. 제 1 데이터 및 제 2 데이터를 식별하면, 전송(2135)을 통해, 메모리 제어기(2105)는 제 1 데이터 및 제 2 데이터의 표시를 멀티플렉서(2110)에 전송할 수 있다. 다른 예에서, 메모리 제어기(2105)는 제 1 데이터 및 제 2 데이터를 멀티플렉서(2110)에 전송할 수 있다. 어느 경우이든, 블록(2140)에서, 멀티플렉서(2110)는 제 1 데이터 및 제 2 데이터를 멀티플렉싱할 수 있다. 예를 들어, 멀티플렉서(2110)는 제 1 데이터 및 제 2 데이터를 멀티플렉싱하여, 데이터를 나타내는 적어도 3 개의 고유한 심볼을 포함하는 멀티-레벨 변조 방식의 단일 심볼에 의해 표시되도록 할 수 있다. 대안적으로 말하면, 멀티플렉서(2110)는 적어도 3 개의 레벨 중 하나에 대응하는 신호 강도를 포함하는 신호로 제 1 데이터 및 제 2 데이터를 멀티플렉싱할 수 있다.
제 1 데이터 및 제 2 데이터를 멀티플렉싱할 때, 멀티플렉서(2110)는 멀티플렉싱된 데이터의 표시를 전송(2145)을 통해 메모리 제어기(2105)에 전송할 수 있다. 다른 예에서, 멀티플렉서(2110)는 멀티플렉싱된 데이터를 메모리 제어기(2105)에 전송할 수 있다. 다른 예에서, 멀티플렉서(2110)는 멀티플렉싱된 데이터에 기초하여 신호를 변조하는 인코더로 데이터를 통신할 수 있다. 추가적인 예에서, 메모리 제어기(2105)는 멀티플렉서(2110)에 표시를 전송하여 멀티플렉싱된 데이터를 제 1 메모리 다이(2120) 또는 제 2 메모리 다이(2125)(예시되지 않음) 중 적어도 하나에 전송할 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 메모리 제어기(2105)는 메모리 다이(2120), 메모리 다이(2125) 또는 둘 다로부터 각각의 다이의 하나 이상의 특성을 나타내는 신호를 수신할 수 있다. 예를 들어, 신호의 하나 이상의 특성(예를 들어, 신호 강도)에 기초하여, 메모리 제어기(2105)는 먼저 신호가 제 1 메모리 다이(2120) 또는 제 2 메모리 다이(2125)에 의해 통신되었다는 것을 결정할 수 있다. 제 1 메모리 다이(2120)는 FeRAM 셀, DRAM 셀, NAND 디바이스, NOR 디바이스, 또는 상 변화 메모리 디바이스를 포함할 수 있기 때문에 - 도 1을 참조하여 위에서 논의된 바와 같다 - 메모리 제어기(2105)는 제 1 메모리 다이(2120)로부터 전송된 신호에 부분적으로 기초하여 셀 또는 디바이스 유형을 결정할 수 있다.
또한, 제 2 메모리 다이(2125)는 제 1 메모리 다이(2120)와 다른 메모리 셀 또는 메모리 디바이스를 포함할 수 있으므로, 메모리 제어기(2105)는 제 2 메모리 다이(2125)로부터 전송된 신호에 부분적으로 기초하여 셀 유형 또는 디바이스 유형을 결정할 수 있다.
전술한 임의의 예에서, 호스트는 블록(2150)에서 제 1 메모리 다이(2120) 또는 제 2 메모리 다이(2125)에 대응하는 제 1 데이터 요청을 결정할 수 있다. 데이터 요청은, 예를 들어 멀티플렉싱된 데이터를 나타내는 멀티-심볼 신호를 제 1 메모리 다이(2120) 및/또는 제 2 메모리 다이(2125) 중 적어도 하나에 전송하도록 메모리 제어기(2105)에 표시할 수 있다.
블록(2150)에서 제 1 데이터 요청을 결정한 후, 예를 들어, 호스트(2115)는 데이터 요청 - 또는 데이터 요청의 표시 - 을 메모리 제어기(2105)에 전송할 수 있다. 이것은 전송(2155)를 통해 발생할 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 블록(2160)에서 호스트(2115)는 제 1 메모리 다이(2120) 또는 제 2 메모리 다이(2125)에 대응하는 제 2 데이터 요청을 결정할 수 있다. 제 1 데이터 요청과 관련하여 전술한 바와 같이, 제 2 데이터 요청은 멀티플렉싱된 데이터를 제 1 메모리 다이(2120) 또는 제 2 메모리 다이(2125) 중 적어도 하나에 전송하도록 메모리 제어기(2105)에 표시할 수 있다. 블록(2160)에서 제 2 데이터 요청을 결정할 때, 호스트(2115)는 데이터 요청 - 또는 데이터 요청의 표시 - 을 메모리 제어기(2105)에 전송할 수 있다. 이것은 전송(2165)을 통해 발생할 수 있다.
전송(2170)에서, 메모리 제어기(2105)는 제 1 데이터 및 제 2 데이터를 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125)로 전송할 수 있다. 일부 예에서, 메모리 제어기(2105)는 제 1 및 제 2 메모리 다이 각각과 연결된 버스를 통해 제 1 데이터 및 제 2 데이터를 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125)로 전송할 수 있다. 일부 예에서, 제 2 메모리 다이(2125)는 외부 또는 착탈식 메모리 디바이스이거나 이를 포함할 수 있다.
예를 들어, 삽입 또는 활성화될 때, 메모리 제어기(2105)는 착탈식 저장 디바이스(도시되지 않음)를 포함하는 제 2 메모리 다이(2125)의 존재의 표시를 수신할 수 있다. 일부 예에서, 착탈식 저장 디바이스는 범용 플래시 저장(UFS) 디바이스일 수 있다. 이러한 예에서, 신호의 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125)로의 전송은 메모리 제어기(2105)로 전송된 표시에 부분적으로 기초할 수 있다.
일부 예에서, 메모리 다이(2120) 및 메모리 다이(2125)는 제 1 변조 방식을 사용하여 변조된 신호를 수신할 수 있고 심볼에 의해 표현된 하나 이상의 비트(예를 들어, 3 개의 고유 심볼 중 하나)를 식별할 수 있다. 예를 들어, 1 비트는 메모리 다이(2120)에 할당될 수 있고 1 비트는 메모리 다이(2125)에 할당될 수 있다. 따라서, 메모리 다이(2120)는 메모리 다이(2125)에 할당된 비트를 폐기할 수 있고 메모리 다이(2125)는 메모리 다이(2120)에 할당된 비트를 폐기할 수 있다. 다른 예에서, 메모리 다이(2120) 및 메모리 다이(2125) 각각은 데이터의 유형(예를 들어, 제어 데이터)에 기초하여 데이터를 분할할 수 있다. 예를 들어, 메모리 다이(2125)는 수신된 신호를 디코딩할 수 있고, 데이터 유형에 기초하여 비트를 폐기할 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 메모리 다이(2120)는 수신된 신호를 디코딩할 수 있고 특정 데이터의 메모리 다이(2125) 로의 전달을 용이하게 할 수 있다.
일부 예에서, 메모리 다이(예를 들어, 메모리 다이(2120) 또는 메모리 다이(2125))는 멀티-심볼 변조 방식을 사용하여 변조된 심볼을 디코딩할 수 있고 디코딩된 심볼에 의해 표현된 각 비트의 유형을 결정할 수 있다. 메모리 다이는 심볼에 포함된 데이터의 유형(들)에 기초하여 하나 이상의 동작을 실행할 수 있다.
다른 예에서, 제 1 데이터 및 제 2 데이터는 적어도 3 개의 레벨 중 하나에 대응하는 신호 강도를 갖는 멀티플렉싱된 신호로서 전송될 수 있다. 도 1을 참조하여 위에서 논의된 바와 같이. 신호는 예를 들어 펄스 진폭 변조(PAM) 방식을 사용하여 변조될 수 있다. 신호를 전송할 때, 블록(2175)에서, 메모리 제어기(2105)는 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125)로의 신호의 전송의 타이밍 조정을 개시하도록 동작 가능할 수 있다. 신호를 전송함에 있어서, 메모리 제어기(2105)는 시스템 클록의 타이밍에 기초하여 신호를 통신할 수 있다. 일부 예에서, 시스템 클록은 (예를 들어, 통합된) 메모리 제어기(2105)와 관련될 수 있다. 다른 예에서, 시스템 클록은 메모리 제어기(2105) 외부에 있을 수 있다. 예를 들어, 메모리 제어기(2105)는 시스템 클록의 상승 에지, 시스템 클록의 하강 에지 또는 둘 다 동안 신호를 전송할 수 있다. 그 다음, 메모리 제어기(2105)는 전송(2180)을 통해 조정된 신호를 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125) 각각에 전송할 수 있다.
예로서, 블록(2130)에서, 메모리 제어기(2105)는 각각 제어 데이터를 포함하는 제 1 및 제 2 데이터를 식별할 수 있다. 이어서, 예를 들어, 메모리 제어기(2105)는 전송(2135)를 통해 제 1 및 제 2 제어 데이터의 표시를 멀티플렉서(2110)에 전송할 수 있다. 블록(2140)에서, 멀티플렉서(2110)는 적어도 3 개의 레벨을 포함하는 멀티-레벨 신호의 심볼로 제 1 데이터 및 제 2 데이터를 멀티플렉싱할 수 있고, 이어서 멀티플렉싱된 데이터의 표시를 메모리 제어기(2105)에 전송할 수 있다. 블록(2150)에서, 호스트(2115)는 제 1 메모리 요청(2120)으로부터의 데이터 요청에 대응할 수 있는 제 1 데이터 요청을 결정할 수 있다.
또한, 블록(2160)에서, 호스트(2115)는 제 2 메모리 다이(2125)로부터의 데이터 요청에 대응할 수 있는 제 2 데이터 요청을 결정할 수 있다. 데이터 요청들의 각각은 각각 전송들(2155 및 2165)을 통해 호스트(2115)로부터 메모리 제어기(2105)로 전송될 수 있다. 데이터 요청을 수신하면, 메모리 제어기(2105)는 전송(2170)을 통해 멀티플렉싱된 신호를 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125) 각각에 동시에 전송할 수 있다. 전송에 기초하여, 블록(2175)에서, 메모리 제어기(2105)는 메모리 제어기(2105)의 클록 사이클에 기초하여 멀티플렉싱된 신호의 통신을 조정하고, 조정된 신호를 전송(2180)을 통해 제 1 메모리 다이(2120) 및 제 2 메모리 다이(2125)의 각각에 동시에 전송할 수 있다.
도 22는 본 발명의 다양한 예에 따른 프로세스 흐름도(2200)를 예시한다. 프로세스 흐름도(2200)는 도 20을 참조하여 설명된 바와 같이 메모리 디바이스(2000)에 의해 수행되는 하나 이상의 동작을 예시할 수 있다. 프로세스 흐름도(2200)는 메모리 제어기(2205), 멀티플렉서(2210), 호스트(2215), 메모리 다이(2220) 및 메모리 다이(2225)에 의해 수행되는 동작들을 포함할 수 있다. 일부 예에서, 메모리 제어기(2205), 멀티플렉서(2210), 호스트(2215), 메모리 다이(2220) 및 메모리 다이(2225)는 도 21을 참조하여 설명된 바와 같이 각각 메모리 제어기(2105), 멀티플렉서(2110), 호스트(2115), 메모리 다이(2120) 및 메모리 다이(2125)의 예일 수 있다.
블록(2230)에서, 호스트(2215)는 제 1 메모리 다이(2220) 또는 제 2 메모리 다이(2225)에 대응하는 제 1 데이터 요청을 결정할 수 있다. 제 1 데이터 요청은 예를 들어 제 1 또는 제 2 메모리 다이 중 하나에 데이터를 전송하도록 메모리 제어기(2205)에 표시할 수 있다. 블록(2230)에서 제 1 데이터 요청을 결정한 후, 예를 들어, 호스트(2215)는 데이터 요청 - 또는 데이터 요청의 표시 - 을 메모리 제어기(2205)에 전송할 수 있다. 이것은 전송(2235)을 통해 발생할 수 있다.
추가적으로 또는 대안적으로, 예를 들어, 블록(2240)에서 호스트(2215)는 제 1 메모리 다이(2220) 또는 제 2 메모리 다이(2225)에 대응하는 제 2 데이터 요청을 결정할 수 있다. 제 1 데이터 요청의 결정과 관련하여 전술한 바와 같이, 제 2 데이터 요청의 결정은 데이터를 제 1 또는 제 2 메모리 다이 중 하나에 전달하도록 메모리 제어기(2205)에 표시할 수 있다. 일부 예에서, 블록(2230)에서 제 1 데이터 요청의 결정은 제 1 메모리 다이(2220)에 대응할 수 있고, 블록(2240)에서 제 2 데이터 요청의 결정은 제 2 메모리 다이(2225)에 대응할 수 있다. 블록(2240)에서 제 2 데이터 요청을 결정한 후, 예를 들어, 호스트(2215)는 전송(2245)을 통해 제 2 데이터 요청 - 또는 제 2 데이터 요청의 표시 - 을 메모리 제어기(2205)에 전송할 수 있다.
제 1 데이터 요청 및 제 2 데이터 요청 각각 - 또는 그의 표시 - 을 메모리 제어기(2205)로 전송한 후, 메모리 제어기(2205)는 블록(2250)에서 제 1 데이터를 식별할 수 있다. 메모리 제어기(2205)는, 예를 들어, 각각 블록(2230 및 2240)에서 결정된 제 1 또는 제 2 데이터 요청에 응답하여 제 1 데이터를 식별할 수 있다. 일부 예에서, 제 1 데이터의 식별은 제어 데이터를 식별하는 것을 포함한다. 블록(2250)에서 제 1 데이터를 식별할 때, 멀티플렉서(2210)는 메모리 제어기(2205)로부터 제 1 데이터의 표시를 수신할 수 있다. 다른 예에서, 멀티플렉서(2210)는 메모리 제어기(2205)로부터 제 1 데이터의 표시를 수신할 수 있다.
어느 경우이든, 식별된 데이터의 수신(또는 그 표시)은 전송(2255)을 통해 발생할 수 있다. 전송(2255)을 통해 제 1 데이터의 식별을 수신한 후, 메모리 제어기(2205)는 블록(2260)에서 제 2 데이터를 식별할 수 있다. 메모리 제어기(2205)는, 예를 들어, 각각 블록(2230 및 2240)에서 결정된 제 1 또는 제 2 데이터 요청에 응답하여, 또는 블록(2250)에서 제 1 데이터의 식별에 응답하여 제 1 데이터를 식별할 수 있다. 일부 예에서, 블록(2260)에서 제 2 데이터를 식별한 후, 멀티플렉서(2210)는 전송(2265)을 통해 메모리 제어기(2205)로부터 식별된 제 2 데이터 - 또는 식별된 제 2 데이터의 표시 - 를 수신할 수 있다.
식별된 제 1 데이터 및 제 2 데이터 - 또는 그 표시 - 를 수신할 때, 멀티플렉서(2210)는 식별된 제 1 데이터 및 식별된 제 2 데이터를 블록(2270)에서 멀티플렉싱하여, 데이터를 나타내는 적어도 3 개의 고유한 심볼을 포함하는 멀티-레벨 변조 방식의 단일 심볼에 의해 표시될 수 있다. 예를 들어, 멀티플렉서(2210)는 식별된 제 1 데이터를 멀티플렉싱할 수 있다. 대안적으로 말하면, 멀티플렉서(2210)는 식별된 제 1 데이터 및 식별된 제 2 데이터를 적어도 3 개의 레벨 중 하나에 대응하는 신호 강도를 포함하는 신호로 멀티플렉싱할 수 있다.
식별된 제 1 데이터 및 식별된 제 2 데이터를 멀티플렉싱한 후, 예를 들어, 멀티플렉서(2210)는 전송(2275)을 통해 멀티플렉싱된 데이터의 표시를 메모리 제어기(2205)에 전송할 수 있다. 다른 예에서, 멀티플렉서(2210)는 멀티플렉싱된 데이터를 메모리 제어기(2205)에 전송할 수 있다. 추가적인 예에서, 메모리 제어기(2205)는 멀티플렉싱된 데이터를 제 1 메모리 다이(2220) 또는 제 2 메모리 다이(2225) 중 적어도 하나에 전송하도록 멀티플렉서(2210)에 표시를 전송할 수 있다(예시되지 않음).
추가적으로 또는 대안적으로, 예를 들어, 제 1 메모리 다이(2220), 제 2 메모리 다이(2225) 또는 둘다는 각각의 다이의 하나 이상의 특성을 나타내는 신호를 메모리 제어기(2205)에 전송할 수 있다. 예를 들어, 신호의 하나 이상의 특성(예를 들어, 신호 강도)에 기초하여, 신호는 그것이 제 1 메모리 다이(2220) 또는 제 2 메모리 다이(2225) 중 하나에서 기원되었다는 것을 나타낼 수 있다. 제 1 메모리 다이(2220)는 FeRAM 셀, DRAM 셀, NAND 디바이스, NOR 디바이스, 또는 상 변화 메모리 디바이스를 포함할 수 있기 때문에 - 도 1을 참조하여 전술한 바와 같이 - , 신호는 제 1 메모리 다이(2220)의 셀 또는 디바이스 유형을 나타낼 수 있다. 또한, 제 2 메모리 다이(2225)는 제 1 메모리 다이(2220)와는 다른 메모리 셀 또는 메모리 디바이스를 포함할 수 있기 때문에, 신호는 제 2 메모리 다이(2225)의 셀 유형 또는 디바이스 유형을 나타낼 수 있다. 일부 예에서, 멀티플렉서(2210)는 블록(2270)에서 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)의 셀 유형 또는 디바이스 유형에 기초하여 제 1 및 제 2 데이터를 멀티플렉싱할 수 있다.
전송(2280)을 통해, 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)는 메모리 제어기(2205)로부터 멀티플렉싱된 제 1 데이터 및 제 2 데이터를 수신할 수 있다. 일부 예에서, 멀티플렉싱된 제 1 데이터 및 제 2 데이터는 제 1 및 제 2 메모리 다이의 각각과 연결된 버스(예시되지 않음)를 통해 수신될 수 있다. 일부 예에서, 제 2 메모리 다이(2225)는 외부 또는 착탈식 메모리 디바이스이거나 이를 포함할 수 있다. 예를 들어, 삽입 또는 활성화될 때, 제 2 메모리 다이(2225)는 디바이스의 삽입 또는 활성화를 나타내는 표시를 메모리 제어기(2205)에 전송할 수 있다. 이러한 예에서, 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)로의 신호 전송은 메모리 제어기(2205)로 전송된 표시에 부분적으로 기초할 수 있다.
다른 예에서, 제 1 데이터 및 제 2 데이터는 적어도 3 개의 레벨들 중 하나에 대응하는 신호 강도를 갖는 멀티플렉싱된 신호로서 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)에서 수신될 수 있다. 도 1을 참조하여 위에서 논의된 바와 같이, 신호는 예를 들어 PAM 변조 방식을 사용하여 변조될 수 있다. 신호를 수신할 때, 블록(2285)에서, 메모리 제어기(2205)는 신호의 전송 타이밍을 조정할 수 있다. 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)에서 수신된 신호는 시스템 클록의 타이밍에 기초할 수 있다. 일부 예에서, 시스템 클록은 (예를 들어, 통합된) 메모리 제어기(2205)와 관련될 수 있다. 다른 예에서, 시스템 클록은 메모리 제어기(2205) 외부에 있을 수 있다. 예를 들어, 메모리 제어기(2205)는 시스템 클록의 상승 에지, 시스템 클록의 하강 에지 또는 둘 다 동안 신호를 송신할 수 있다. 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225)는 전송(2290)을 통해 메모리 제어기(2205)의 시스템 클록에 기초하여 조정된 신호를 수신할 수 있다.
일부 예에서, 메모리 다이(2220) 및 메모리 다이(2225)는 제 1 변조 방식을 사용하여 변조된 신호를 수신할 수 있고, 심볼에 의해 표현된 하나 이상의 비트(예를 들어, 3 개의 고유 심볼 중 하나)를 식별할 수 있다. 예를 들어, 하나의 비트가 메모리 다이(2220)에 할당될 수 있고, 하나의 비트가 메모리 다이(2225)에 할당될 수 있다. 따라서, 메모리 다이(2220)는 메모리 다이(2225)에 할당된 비트를 폐기할 수 있고, 메모리 다이(2225)는 메모리 다이(2220)에 할당된 비트를 폐기할 수 있다. 다른 예에서, 메모리 다이(2220) 및 메모리 다이(2225) 각각은 데이터의 유형(예를 들어, 제어 데이터)에 기초하여 데이터를 분할할 수 있다. 예를 들어, 메모리 다이(2225)는 수신된 신호를 디코딩할 수 있고, 데이터 유형에 기초하여 비트를 폐기할 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 메모리 다이(2220)는 수신된 신호를 디코딩할 수 있고 특정 데이터의 메모리 다이(2225)로의 전송을 용이하게 할 수 있다.
예로서, 블록(2230)에서, 호스트(2215)는 제 1 메모리 다이(2220)로부터의 데이터 요청에 대응할 수 있는 제 1 데이터 요청을 결정할 수 있다. 또한, 블록(2240)에서, 호스트(2215)는 제 2 메모리 다이(2225)로부터의 데이터 요청에 대응할 수 있는 제 2 데이터 요청을 결정할 수 있다. 데이터 요청들 각각은 각각 전송들(2235 및 2245)에서 호스트(2215)에 의해 메모리 제어기(2205)로 전송될 수 있다. 메모리 요청을 메모리 제어기(2205)로 전송할 때, 메모리 제어기(2205)는 각각 제어 데이터를 포함하는 제 1 및 제 2 데이터를 식별할 수 있다.
이 표시는 각각 블록(2250 및 2260)에서 발생할 수 있다. 제 1 데이터 및 제 2 데이터 각각을 식별한 후, 식별된 데이터는 각각 전송(2255 및 2265)에서 멀티플렉서(2210)에 의해 수신될 수 있다. 블록(2240)에서, 멀티플렉서(2210)는 적어도 3 개의 레벨을 포함하는 멀티-레벨 신호의 심볼로 제 1 데이터 및 제 2 데이터를 멀티플렉싱하고, 이어서 멀티플렉싱된 데이터의 표시를 메모리 제어기(2205)에 전송할 수 있다. 이 전송에 기초하여, 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225) 각각은 전송(2280)을 통해 메모리 제어기로부터 멀티플렉싱된 신호를 수신할 수 있다. 멀티플렉싱된 신호는 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225) 각각에 동시에 전송될 수 있다. 멀티플렉싱된 신호를 수신할 때, 메모리 제어기(2205)는 메모리 제어기(2205)의 클록 사이클에 기초하여 멀티플렉싱된 신호의 통신을 조정할 수 있다. 이어서, 조정된 신호는 제 1 메모리 다이(2220) 및 제 2 메모리 다이(2225) 각각에 의해 수신될 수 있다.
도 23은 본 발명의 예에 따라 스택 메모리 다이와의 데이터 통신을 지원하는 메모리 제어기(2315)의 블록도(2300)를 도시한다. 메모리 제어기(2315)는 도 1 및 도 3 내지 6을 참조하여 설명된 메모리 제어기(110, 310, 405, 505 및 605)의 양태의 예일 수 있다. 메모리 제어기(2315)는 바이어싱 구성요소(2320), 타이밍 구성요소(2325), 인터페이스 관리자(2330) 및 신호 생성기(2335)를 포함할 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스(2310)를 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
인터페이스 관리자(2330)는, 호스트 디바이스로부터 또는 공통 SoC의 다른 구성 요소로부터, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 수신하고, 메모리 제어기와 연결된 메모리 다이 세트의 하나 이상의 메모리 다이로 제 2 신호를 전송하며, 제 2 신호를 전송하는 것과 동시에 메모리 다이 세트의 하나 이상의 메모리 다이로 제 3 신호를 전송할 수 있다. 일부 경우에, 인터페이스 관리자(2330)는 제 2 신호의 생성에 기초하여 메모리 제어기와 연결된 메모리 다이 세트의 하나 이상의 메모리 다이로 제 1 신호 및 제 2 신호를 동시에 전송할 수 있다. 일부 경우에, 인터페이스 관리자(2330)는 제 2 신호를 전송하는 것과 동시에 메모리 다이 세트의 하나 이상의 메모리 다이로 제 3 신호를 전송할 수 있다. 일부 경우에, 인터페이스 관리자(2330)는 제 2 신호를 메모리 다이 세트의 하나 이상의 메모리 다이로 전송할 수 있다. 일부 경우에, 제 2 신호는 제 1 신호를 수신하도록 타겟된 지정 메모리 다이의 표시자(indicator)를 포함한다.
신호 생성기(2335)는, 메모리 제어기에서, 제 1 신호의 수신에 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성할 수 있다. 신호 생성기(2335)는 제 1 신호를 수신한 후 제 1 신호를 역직렬화할 수 있으며, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 기초한다. 신호 생성기(2335)는 제 1 클록 신호를 사용하여 제 1 신호로부터 정보의 제 1 서브세트를 캡처하고, 제 2 클록 신호를 사용하여 제 1 신호로부터 정보의 제 2 서브세트를 캡처하며, 정보의 제 1 서브세트 및 정보의 제 2 서브세트를 제 시간에 정렬시킬 수 있으며, 여기서 제 2 신호를 생성하는 것은 정보의 제 1 서브세트 및 정보의 제 2 서브세트를 정렬하는 것에 기초한다. 신호 생성기(2335)는 제 2 신호의 생성에 기초하여 제 3 신호를 생성할 수 있다. 일부 경우에, 신호 생성기(2335)는 메모리 제어기에서, 호스트 디바이스로부터 수신된 정보에 기초하여, 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성하고, 제 1 신호의 생성에 기초하여 제 2 신호를 메모리 제어기에서 생성할 수 있다. 일부 경우에, 제 2 신호를 생성하는 것은 PAM 방식으로 제 2 신호를 인코딩하는 것을 포함한다. 일부 경우에, 신호 생성기(2335)는 제 1 신호의 수신에 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성할 수 있다. 일부 경우에, 제 1 신호는 2 개의 레벨을 포함하는 변조 방식으로 인코딩된다. 일부 경우에, 제 3 신호는 CE 신호를 포함한다. 일부 경우에, 제 2 신호는 3 개 이상의 레벨을 포함하는 PAM 방식으로 인코딩된다.
일부 경우에, 메모리 다이(105)(예를 들어, 도 1을 참조하여 설명된 바와 같은 메모리 다이(105))는 메모리 다이 세트의 하나의 메모리 다이에서 제 2 신호를 디코딩할 수 있고, 여기서 메모리 다이 세트의 각각의 메모리 다이는 제 2 신호를 디코딩하도록 구성된 수신기를 포함한다. 일부 경우에, 메모리 다이는 메모리 다이 세트의 하나 이상의 메모리 다이에서 제 2 신호를 디코딩하고, 제 1 수신기의 활성화에 기초하여 하나 이상의 메모리 다이에서 제 1 신호를 디코딩할 수 있다. 일부 경우에, 하나 이상의 메모리 다이는 3 개 이상의 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 전달하기 위해 메모리 다이 세트의 메모리 다이 내에 내부 데이터 버스를 포함하도록 구성될 수 있다. 일부 경우에, 내부 데이터 버스는 메모리 다이와 다른 위치 사이에서 데이터를 통신한다. 일부 경우에, 내부 버스는 메모리 다이 내에서 데이터를 통신한다. 일부 경우에, 메모리 다이 세트의 하나 이상의 메모리 다이는 제 2 신호를 릴레이하도록 구성될 수 있다. 일부 경우에, 메모리 다이 세트의 하나 이상의 메모리 다이는 제 2 신호의 디코딩에 기초하여 하나 이상의 메모리 다이의 제 1 수신기를 활성화할 수 있으며, 여기서 제 1 수신기는 제 1 신호를 디코딩하도록 구성된다. 일부 경우에, 메모리 다이 세트는 서로의 위에 적층되고, 메모리 다이 세트의 하나 이상의 메모리 다이는 제 2 신호가 릴레이되는 TSV를 포함한다.
일부 경우에, 메모리 제어기가 호스트 디바이스 및 메모리 다이 세트와 연결되며, 여기서, 메모리 제어기는 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 호스트 디바이스로부터 수신하도록 동작 가능하다. 일부 경우에, 메모리 제어기는 제 1 신호를 수신한 후 제 1 신호를 역직렬화하도록 추가로 동작 가능하며, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 기초한다. 일부 경우에, 메모리 제어기는 또한 제 2 신호의 생성에 기초하여 제 3 신호를 생성하도록 동작 가능하다.
도 24는 본 발명의 예에 따라 스택 메모리 다이와의 데이터 통신을 지원하는 장치(2405)를 포함하는 시스템(2400)의 다이어그램을 도시한다. 디바이스(2405)는 도 1 및 도 3내지 6을 참조하여 설명된 메모리 제어기(110, 310, 405, 505 및 605)의 구성요소를 포함할 수 있다. 디바이스(2405)는 메모리 제어기(2415), 메모리 셀(2420), 기본 입/출력 시스템(BIOS) 구성요소(2425), 프로세서(2430), 및 I/O 제어기(2435) 및 주변 구성요소(2440)를 포함하여 통신을 송수신하기 위한 구성요소를 포함하는 양방향성(bi-directional) 음성 및 데이터 통신을 위한 구성요소를 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(예를 들어, 버스(2410))를 통해 전자 통신할 수 있다.
메모리 제어기(2415)는 본원에서 설명되는 바와 같이 하나 이상의 메모리 셀을 동작시킬 수 있다. 구체적으로, 메모리 제어기(2415)는 스택 메모리 다이와 데이터 통신을 지원하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(2415)는 본원에 설명된 바와 같이 로우 디코더, 칼럼 디코더 또는 둘 다를 포함할 수 있다. 일부 경우에, 메모리 제어기(2415)는 제 1 복수의 메모리 다이와 연결되고, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호에 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하며, 제 2 신호를 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하도록 동작 가능할 수 있다. 일부 경우에, 제 2 제어기는 제 1 TSV를 통해 제 1 복수의 메모리 다이와 연결되고 제 2 TSV를 통해 제 2 복수의 메모리 다이와 연결될 수 있으며, 여기서 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이는 제 2 TSV를 포함한다. 일부 경우에, 제 2 제어기는 제 1 TSV를 통해 제 2 신호를 수신하고, 제 2 신호의 수신에 기초하여 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 제 2 신호를 재전송하도록 동작 가능할 수 있다. 일부 경우에, 제 2 제어기는 메모리 디바이스의 제 1 제어기보다 적은 기능성을 가질 수 있다. 제 2 제어기는 제어기와 상이할 수 있다. 메모리 제어기(2415)는 일부 예에서 메모리 셀(2420)과 함께 패키징될 수 있다. 다른 예에서, 메모리 제어기(2415)는 프로세서(2430)와 같은 다른 구성요소와 함께 SoC의 구성요소일 수 있다.
일부 경우에, 메모리 제어기(2415)는 제 1 시간 지속기간 동안 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있고, 제어기(2415)는 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련하여 제 1 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있다. 일부 경우에, 메모리 제어기(2415) 및 제 2 제어기는 제 3 TSV와 연결될 수 있고, 제 3 TSV는 제 1 복수의 메모리 다이를 우회하도록 구성된다. 일부 경우에, 메모리 제어기(2415)는 제 1 TSV를 통해 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 그리고 제 3 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송할 수 있으며, 여기서, 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로의 전송은 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련될 수 있다. 일부 경우에, 제 1 복수의 메모리 다이는 메모리 제어기(2415) 위에 위치될 수 있고, 제 2 제어기는 제 1 복수의 메모리 다이 위에 위치될 수 있으며, 제 2 복수의 메모리 다이는 제 2 제어기 위에 위치될 수 있다.
일부 경우에, 메모리 제어기(2415)는 호스트 디바이스, 예컨대 프로세서(2430) 또는 디바이스(2405) 자체, 및 복수의 메모리 다이와 연결되고, 호스트 디바이스로부터 2 개의 레벨을 포함하는 제 1 변조를 사용하여 변조된 제 1 신호를 수신하고, 제 1 신호의 수신에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하며, 제 2 신호를 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하도록 동작 가능할 수 있다. 일부 경우에서, 메모리 제어기(2415)는 제 1 신호를 수신한 후에 제 1 신호를 역직렬화할 수 있고, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 적어도 부분적으로 기초한다. 일부 경우에, 메모리 제어기(2415)는 제 2 신호의 생성에 적어도 부분적으로 기초하여 제 3 신호를 생성할 수 있고; 상기 제 2 신호의 전송과 동시에 제 3 신호를 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송할 수 있다.
메모리 셀(2420)은 본원에 설명된 바와 같이 정보(즉, 논리 상태의 형태)를 저장할 수 있다. 일부 경우에, 제 1 및 제 2 복수의 메모리 다이는 메모리 셀(2420)을 포함할 수 있다. 일부 경우에, 메모리 셀(2420)은 상이한 메모리 기술, 예를 들어 DRAM, NAND, FeRAM, 3DXP를 이용할 수 있다.
BIOS 구성요소(2425)는 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어(firmware)로 작동되는 BIOS를 포함하는 소프트웨어 구성요소이다. BIOS 구성요소(2425)는 또한 프로세서와 다양한 다른 구성요소, 예를 들어 주변 구성요소, 입/출력 제어 구성요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(2425)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(2430)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(CPU)), 마이크로 제어기, ASIC, 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA), 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성요소, 이산 하드웨어 구성요소 또는 이들의 임의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(2430)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(2430)에 통합될 수 있다. 프로세서(2430)는 메모리에 저장된 컴퓨터 판독 가능한 지시를 실행하여 다양한 기능(예를 들어, 스택 메모리 다이와의 데이터 통신을 지원하는 기능 또는 작업)을 실행하도록 구성될 수 있다.
I/O 제어기(2435)는 디바이스(2405)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(2435)는 또한 디바이스(2405)에 통합되지 않은 주변 디바이스를 관리할 수 있다. 일부 경우에, I/O 제어기(2435)는 외부 주변기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(2435)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX®, 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(2435)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(2435)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(2435)를 통해 또는 I/O 제어기(2435)에 의해 제어되는 하드웨어 구성요소를 통해 디바이스(2405)와 상호 작용할 수 있다.
주변 구성요소(2440)는 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예로는, 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷(Ethernet) 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예컨대 PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port) 슬롯이 포함될 수 있다.
입력(2445)은 디바이스(2405) 또는 그 구성요소에 입력을 제공하는 디바이스(2405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스, 또는 다른 디바이스와의 인터페이스 또는 다른 디바이스 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(2445)은 I/O 제어기(2435)에 의해 관리될 수 있고, 주변 구성요소(2440)를 통해 디바이스(2405)와 상호 작용할 수 있다. 일부 경우에, 프로세서(2430) 또는 디바이스(2405) 자체와 같은 호스트 디바이스로부터의 바이너리-심볼 신호는 입력(2445)을 사용하여 수신될 수 있다.
출력(2450)은 또한 디바이스(2405) 또는 그 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(2405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(2450)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(2450)은 주변 구성요소(들)(2440)를 통해 디바이스(2405)와 인터페이스하는 주변 구성요소일 수 있다. 일부 경우에, 출력(2450)은 I/O 제어기(2435)에 의해 관리될 수 있다
디바이스(2405)의 구성요소는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이것은 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본원에 설명된 기능을 수행하도록 구성된 다른 활성 또는 비활성 요소를 포함할 수 있다. 디바이스(2405)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 웨어러블 전자 디바이스, 개인 전자 디바이스 등일 수 있다. 또는, 디바이스(2405)는 그러한 디바이스의 일부 또는 양태일 수 있다. 디바이스(2405)는 하나 이상의 표준화된 프로토콜을 사용하여 버스(2410)를 통해 다양한 구성요소들 간의 통신을 지원할 수 있다. 예를 들어, 디바이스(2405)의 다양한 구성요소는 Gen-Z, CCIX, OpenCAPI 등을 사용하여 통신할 수 있다.
도 25는 본 발명의 예에 따라 스택 메모리 다이와 데이터를 통신하기 위한 방법(2500)을 예시하는 흐름도를 도시한다. 방법(2500)의 동작은 본원에 설명된 바와 같이 시스템(100) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(2500)의 동작은 도 1 및 3 내지 6을 참조하여 설명된 바와 같이 메모리 제어기(110, 310, 405, 505 또는 605)에 의해 수행될 수 있다. 일부 예에서, 시스템(100)은 디바이스의 기능 요소를 제어하는 코드 세트를 실행하여 후술하는 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 시스템(100)은 특수 목적 하드웨어를 사용하여 후술하는 기능의 양태를 수행할 수 있다.
2505에서, 메모리 제어기(605)는 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 호스트 디바이스로부터 수신할 수 있다. 2505의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2505의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 인터페이스 관리자에 의해 수행될 수 있다.
2510에서, 메모리 제어기(605)는 메모리 제어기에서 제 1 신호의 수신에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성할 수 있다. 2510의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2510의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2515에서, 메모리 제어기(605)는 제 2 신호를 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송할 수 있다. 2515의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2515의 동작의 양태는 도 23을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
방법(2500)과 같은 방법을 수행하기 위한 장치가 설명된다. 장치는 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 호스트 디바이스로부터 수신하기 위한 수단, 메모리 제어기에서 제 1 신호를 수신하는 것에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하기 위한 수단, 및 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 수단을 포함할 수 있다.
방법(2500)과 같은 방법을 수행하기 위한 다른 장치가 설명된다. 장치는 메모리 어레이 및 메모리 어레이와 전자 통신하는 메모리 제어기를 포함할 수 있고, 여기서 메모리 제어기는 호스트 디바이스로부터 2 개의 레벨을 포함하는 제 1 변조 방식을 이용하여 변조된 제 1 신호를 수신하고, 메모리 제어기에서 제 1 신호를 수신하는 것에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하며, 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하도록 동작 가능할 수 있다.
본원에 설명된 방법(2500) 및 장치의 일부 예에서, 제 1 신호는 2 개의 레벨을 포함하는 변조 방식으로 인코딩될 수 있고, 제 2 신호는 3 개 이상의 레벨을 포함하는 펄스 진폭 변조(PAM) 방식으로 인코딩될 수 있다. 본원에 설명된 방법(2500) 및 장치의 일부 예는 제 1 신호를 수신한 후 제 1 신호를 역직렬화하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있고, 여기서 제 2 신호를 생성하는 것은 제 1 신호를 역직렬화하는 것에 적어도 부분적으로 기초한다.
본원에 설명된 방법(2500) 및 장치의 일부 예는 복수의 메모리 다이 중 하나의 메모리 다이에서 제 2 신호를 디코딩하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있고, 여기서 복수의 메모리 다이의 각 메모리 다이는 제 2 신호를 디코딩하도록 구성된 수신기를 포함한다. 본원에 설명된 방법(2500) 및 장치의 일부 예는 제 1 클록 신호를 사용하여 제 1 신호로부터 정보의 제 1 서브세트를 캡처(capture)하고, 제 2 클록 신호를 사용하여 제 1 신호로부터 정보의 제 2 서브세트를 캡처하며, 정보의 제 1 서브세트 및 정보의 제 2 서브세트 정보를 제 시간에 정렬하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있으며, 여기서 제 2 신호를 생성하는 것은 정보의 제 1 서브세트 및 정보의 제 2 서브세트를 정렬하는 것에 적어도 부분적으로 기초한다.
본원에 설명된 방법(2500) 및 장치의 일부 예에서, 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 2 신호를 릴레이하도록 구성될 수 있다. 본원에 설명된 방법(2500) 및 장치의 일부 예에서, 복수의 메모리 다이는 서로의 상부에 적층될 수 있고, 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 2 신호가 릴레이될 수 있는 관통 실리콘 비아(TSV)를 포함할 수 있다.
본원에 설명된 방법(2500) 및 장치의 일부 예는 제 2 신호를 생성하는 것에 적어도 부분적으로 기초하여 제 3 신호를 생성하고 제 2 신호의 전송과 동시에 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 3 신호를 전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다. 본원에 설명된 방법(2500) 및 장치의 일부 예에서, 제 3 신호는 칩 인에이블(CE) 신호를 포함할 수 있다.
도 26은 본 발명의 예에 따라 스택 메모리 다이와 데이터 통신을 위한 방법(2600)을 예시하는 흐름도를 도시한다. 방법(2600)의 동작은 본원에 설명된 바와 같이 시스템(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(2600)의 동작은 도 1 및 3 내지 6을 참조하여 설명된 바와 같이 메모리 제어기(110, 310, 405, 505 또는 605)에 의해 수행될 수 있다. 일부 예에서, 시스템(100)은 장치의 기능 요소를 제어하는 코드 세트를 실행하여 후술되는 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 시스템(100)은 특수 목적 하드웨어를 사용하여 후술되는 기능의 양태를 수행할 수 있다.
2605에서, 메모리 제어기(605)는 호스트 디바이스로부터 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 수신할 수 있다. 2605의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2605의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 인터페이스 관리자에 의해 수행될 수 있다.
2607에서, 메모리 제어기(605)는 제 1 신호를 수신한 후 제 1 신호를 역직렬화할 수 있다. 2607의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2607의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2610에서, 메모리 제어기(605)는 메모리 제어기에서 제 1 신호의 수신 및 역직렬화에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성할 수 있다. 2610의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2610의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2615에서, 메모리 제어기(605)는 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송할 수 있다. 2615의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2615의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 인터페이스 관리자에 의해 수행될 수 있다.
도 27은 본 발명의 예에 따라 스택 메모리 다이와 데이터 통신을 위한 방법(2700)을 예시하는 흐름도를 도시한다. 방법(2700)의 동작은 본원에 설명된 바와 같이 시스템(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(2700)의 동작은 도 1 및 3 내지 6을 참조하여 설명된 바와 같이 메모리 제어기(110, 310, 405, 505 또는 605)에 의해 수행될 수 있다. 일부 예에서, 시스템(100)은 장치의 기능요소를 제어하는 코드 세트를 실행하여 후술하는 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 시스템(100)은 특수 목적 하드웨어를 사용하여 후술되는 기능의 양태를 수행할 수 있다.
2705에서, 메모리 제어기(605)는, 메모리 제어기에서, 호스트 디바이스로부터 수신된 정보에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성할 수 있다. 2705의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2705의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2710에서, 메모리 제어기(605)는 메모리 제어기에서 제 1 신호의 생성에 적어도 부분적으로 기초하여 제 2 신호를 생성할 수 있다. 2710의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2710의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2715에서, 메모리 제어기(605)는 제 2 신호의 생성에 적어도 부분적으로 기초하여 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 1 신호 및 제 2 신호를 동시에 전송할 수 있다. 2715의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2715의 동작의 양태는 도 23을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
방법(2700)과 같은 방법 또는 방법들을 수행하기 위한 장치가 설명된다. 장치는, 메모리 제어기에서 호스트 디바이스로부터 수신된 정보에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성하기 위한 수단, 메모리 제어기에서 제 1 신호의 생성에 적어도 부분적으로 기초하여 제 2 신호를 생성하기 위한 수단, 및 제 2 신호의 생성에 적어도 부분적으로 기초하여 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 1 신호 및 제 2 신호를 동시에 전송하기 위한 수단을 포함할 수 있다.
방법(2700)과 같은 방법 또는 방법들을 수행하기 위한 다른 장치가 설명된다. 장치는 제 1 복수의 메모리 다이를 포함하되 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 1 TSV를 포함하는 메모리 어레이, 및 메모리 어레이와 전자 통신하는 메모리 제어기를 포함할 수 있으며, 여기서 메모리 제어기는 메모리 제어기에서 호스트 디바이스로부터 수신된 정보에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성하고, 메모리 제어기에서 제 1 신호의 생성에 적어도 부분적으로 기초하여 제 2 신호를 생성하며, 제 2 신호의 생성에 적어도 부분적으로 기초하여 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 1 신호 및 제 2 신호를 동시에 전송하도록 동작 가능할 수 있다.
본원에 설명된 방법(2700) 및 장치의 일부 예에서, 제 2 신호를 생성하는 것은 펄스 진폭 변조(PAM) 방식으로 제 2 신호를 인코딩하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다. 본원에 설명된 방법(2700) 및 장치의 일부 예에서, 제 2 신호는 제 1 신호를 수신하도록 타겟된 지정 메모리 다이의 표시자를 포함할 수 있다. 본원에 설명된 방법(2700) 및 장치의 일부 예는 복수의 메모리 다이 중 하나 이상의 메모리 다이에서 제 2 신호를 디코딩하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다.
본원에 설명된 방법(2700) 및 장치의 일부 예는 제 2 신호의 디코딩에 적어도 부분적으로 기초하여 하나 이상의 메모리 다이의 제 1 수신기를 활성화하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있으며, 여기서 제 1 수신기는 제 1 신호를 디코딩하도록 구성된다. 본원에 설명된 방법(2700) 및 장치의 일부 예는 제 1 수신기의 활성화에 적어도 부분적으로 기초하여 하나 이상의 메모리 다이에서 제 1 신호를 디코딩하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다. 본원에 설명된 방법(2700) 및 장치의 일부 예는 3 개 이상의 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 전달하기 위해 복수의 메모리 다이 중 메모리 다이 내에 내부 데이터 버스를 구성하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다.
일부 예에서, 본원에 설명된 장치는 제 2 복수의 메모리 다이를 추가로 포함할 수 있고, 여기서 제 2 복수의 메모리 중 적어도 하나의 메모리 다이는 제 2 TSV, 및 제 1 TSV를 통해 제 1 복수의 메모리 다이와 연결되고 제 2 TSV를 통해 제 2 복수의 메모리와 연결된 제 2 제어기를 포함한다. 본원에서의 방법(2700) 및 장치의 일부 예는 제 1 TSV를 통해 제 2 신호를 수신하고, 제 2 신호를 수신하는 것에 적어도 부분적으로 기초하여 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 제 2 신호를 재전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다. 본원에서의 방법(2700) 및 장치의 일부 예는 제 1 시간 지속기간 동안 제 2 신호를 제 1 복수의 메모리 중 하나 이상의 메모리 다이로 전송하고, 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안, 제 2 신호 및 제 2 제어기를 재전송하는 것과 관련하여 제 1 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다.
일부 예에서, 본원에 설명된 장치는 제어기 및 제 2 제어기와 결합된 제 3 TSV를 추가로 포함할 수 있고, 제 3 TSV는 제 1 복수의 메모리 다이를 우회하도록 구성된다. 본원에서의 방법 (2700) 및 장치의 일부 예는 제 1 TSV를 통해 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 그리고 제 3 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있으며, 여기서 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하는 것은 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련된다. 일부 예에서, 본원에 설명된 장치는, 제어기 위에 위치된 제 1 복수의 메모리 다이; 제 1 복수의 메모리 다이 위에 위치된 제 2 제어기; 및 제 2 제어기 위에 위치된 제 2 복수의 메모리 다이를 포함하는 패키지-온-패키지 스택(package-on-package stack)으로 구성될 수 있다. 일부 예에서, 제 2 제어기는 제어기와 상이하다.
일부 예에서, 본원에 설명된 장치는 제 2 복수의 메모리 다이를 추가로 포함할 수 있고, 여기서 제 2 복수의 메모리 중 적어도 하나의 메모리 다이는 제 2 TSV, 및 제 1 TSV를 통해 제 1 복수의 메모리 다이와 연결되고 제 2 TSV를 통해 제 2 복수의 메모리와 연결된 제 2 제어기를 포함한다. 본원에서의 방법(2700) 및 장치의 일부 예는 제 1 TSV를 통해 제 2 신호를 수신하고, 제 2 신호를 수신하는 것에 적어도 부분적으로 기초하여 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 제 2 신호를 재전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다. 본원에서의 방법(2700) 및 장치의 일부 예는 제 1 시간 지속기간 동안 제 2 신호를 제 1 복수의 메모리 중 하나 이상의 메모리 다이로 전송하고, 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안, 제 2 신호 및 제 2 제어기를 재전송하는 것과 관련하여 제 1 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있다.
일부 예에서, 본원에 설명된 장치는 제어기 및 제 2 제어기와 결합된 제 3 TSV를 추가로 포함할 수 있고, 제 3 TSV는 제 1 복수의 메모리 다이를 우회하도록 구성된다. 본원에서의 방법 (2700) 및 장치의 일부 예는 제 1 TSV를 통해 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 그리고 제 3 TSV를 통해 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 2 신호를 전송하기 위한 프로세스, 특징, 수단 또는 지시를 추가로 포함할 수 있으며, 여기서 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하는 것은 제 2 제어기에서 제 2 신호를 재전송하는 것과 관련된다. 일부 예에서, 본원에 설명된 장치는, 제어기 위에 위치된 제 1 복수의 메모리 다이; 제 1 복수의 메모리 다이 위에 위치된 제 2 제어기; 및 제 2 제어기 위에 위치된 제 2 복수의 메모리 다이를 포함하는 패키지-온-패키지 스택(package-on-package stack)으로 구성될 수 있다. 일부 예에서, 제 2 제어기는 제어기와 상이하다.
도 28은 본 발명의 예에 따라 스택 메모리 다이와 데이터 통신을 위한 방법(2800)을 예시하는 흐름도를 도시한다. 방법(2800)의 동작은 본원에 설명된 바와 같이 시스템(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(2800)의 동작은 도 1 및 도 3내지 6을를 참조하여 설명된 바와 같이 메모리 제어기(110, 310, 405, 505 또는 605)에 의해 수행될 수 있다. 일부 예에서, 시스템(100)은 장치의 기능 요소를 제어하는 코드 세트를 실행하여 후술하는 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 시스템(100)은 특수 목적 하드웨어를 사용하여 후술하는 기능의 양태를 수행할 수 있다.
2805에서, 메모리 제어기(605)는 메모리 제어기에서 호스트 디바이스로부터 수신된 정보에 적어도 부분적으로 기초하여 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성할 수 있다. 2805의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2805의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2810에서, 메모리 제어기(605)는 메모리 제어기에서 제 1 신호의 생성에 적어도 부분적으로 기초하여 제 2 신호를 생성할 수 있다. 2810의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2810의 동작의 양태는 도 23을 참조하여 설명된 바와 같이 신호 생성기에 의해 수행될 수 있다.
2812에서, 메모리 제어기(605)는 PAM 방식으로 제 2 신호를 인코딩할 수 있다. 2812의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2812의 동작의 양태는 도 23를 참조하여 설명된 바와 같이 신호 발생기에 의해 수행될 수 있다.
2815에서, 메모리 제어기(605)는 제 2 신호의 생성에 적어도 부분적으로 기초하여 메모리 제어기와 연결된 복수의 메모리 다이 중 하나 이상의 메모리 다이로 제 1 신호 및 제 2 신호를 동시에 전송할 수 있다. 2815의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 2815의 동작의 양태는 도 23을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
위에서 설명한 방법은 가능한 구현을 설명하고, 동작들 및 단계들이 재배열되거나 달리 변경될 수 있으며, 다른 구현이 가능하다는 것에 주목하여야 한다. 또한, 방법들 중 2 이상으로부터의 실시형태가 조합될 수 있다.
본원에 기술된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기 장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합에 의해 나타낼 수 있다. 일부 도면은 단일 신호로서 신호를 예시할 수 있지만; 신호는 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
본원에서 사용된 바와 같이, 용어 "가상 접지(virtual ground)"는 대략 0 볼트(0V)의 전압으로 유지되지만 그라운드와 직접 접속되지 않은 전기 회로의 노드(node)를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하여 정상 상태에서 약 0V로 복귀할 수 있다. 가상 접지는 다양한 전자 회로 요소, 예컨대 연산 증폭기 및 저항기로 구성된 전압 분배기를 사용하여 구현될 수 있다. 다른 구현이 또한 가능하다. "가상 접지" 또는 "가상적으로 접지된"은 대략 0V에 접속된 것을 의미한다.
"전자 통신" 및 "연결된(coupled)"이라는 용어는 구성요소들 사이의 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이것은 구성요소들 간의 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신에서의 또는 서로 연결된 구성요소는 전자 또는 신호를 능동적으로 교환하거나(예를 들어, 활성화된 회로에서), 또는 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예를 들어, 비-활성화 회로에서) 회로가 활성화될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 접속된 2 개의 구성요소는 전자 통신되거나 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 연결될 수 있다.
"격리된(isolated)"이라는 용어는 전자가 현재 그들 사이에서 흐를 수 없는 구성요소들 사이의 관계를 지칭하며; 그들 사이에 개방 회로가 있다면 구성요소는 서로 격리된다. 예를 들어, 스위치에 의해 물리적으로 접속된 두 구성요소는 스위치가 개방될 때 서로 격리될 수 있다.
메모리 디바이스를 포함하여 본원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 비소화 갈륨, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator, SOI) 기판, 예컨대 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안에 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
첨부된 도면과 관련하여 본원에 기재된 설명은 예시적인 구성을 기술하며 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 본원에서 사용된 용어 "예시적"은 "예, 사례 또는 예시로서 제공하는 것"을 의미하며, "바람직한" 또는 “다른 예보다 유리한” 것은 아니다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이도 실시될 수 있다. 일부 경우에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록 다이아그램 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소들 사이를 구별하는 대시(-) 및 제 2 부호를 참조 부호 뒤에 붙임으로써 구별될 수 있다. 단지 제 1 참조 부호가 명세서에서 사용된다면, 설명은 제 2 참조 부호에 관계없이 동일한 제 1 참조 부호를 갖는 유사한 구성요소 중 어느 하나에 적용될 수 있다.
본원에 기술된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기 장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합에 의해 나타낼 수 있다.
본원에서 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성요소 또는 본원에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, 디지털 신호 프로세서(digital signal processor, DSP)와 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성의 조합)으로서 구현될 수 있다.
본원에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능한 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시내용 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 전술된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본원에 사용된 바와 같이, 항목의 목록(예를 들어, "~중 적어도 하나” 또는 "~중 하나 이상"과 같은 문구 앞의 항목의 목록)에서 사용된 바와 같은 "또는"은 포괄적인 목록을 나타내어 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC (즉, A 및 B 및 C)를 의미한다. 또한, 본원에서 사용된 바와 같이, 어구 "~에 기초하여”는 폐쇄된 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 기재된 예시적인 단계는 본 발명의 범위를 벗어나지 않으면서 조건 A 및 조건 B 모두에 기초할 수 있다. 다시 말해서, 본원에서 사용된 바와 같이, "~에 기초하여"이라는 문구는 "~에 적어도 부분적으로 기초하여"라는 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능한 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 비-일시적 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한적이지 않은 예로서, 비-일시적 컴퓨터 판독 가능한 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장, 자기 디스크 저장 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다. 또한, 임의의 접속은 컴퓨터 판독 가능한 매체로 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(Digital Subscriber Line), 또는 적외선, 라디오 및 마이크로 웨이브와 같은 무선 기술을 사용하여 웹사이트, 서버 또는 기타 원격 소스에서 전송되면, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL 또는 적외선, 라디오 및 마이크로 웨이브와 같은 무선 기술이 매체의 정의에 포함된다. 본원에 사용된 바와 같이 디스크(disk, disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 여기서 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하는 한편, 디스크(disc)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능한 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 당업자에게는 본 발명에 대한 다양한 변형이 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않으면서 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 설명되어 있는 예 및 설계로 제한되지 않으며, 본 명세서에 개시된 원리 및 신규한 특징과 모순되지 않는 가장 넓은 범위와 일치하는 것으로 한다.
Claims (29)
- 호스트 디바이스로부터, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 수신하는 단계;
메모리 제어기에서, 상기 제 1 신호의 수신에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하는 단계; 및
상기 제 2 신호를, 제 1 관통 실리콘 비아(TSV)를 통해 상기 메모리 제어기와 연결된 제 1 복수의 메모리 다이 중 제 1 메모리 다이 및 제 2 메모리 다이로 전송하고, 또한 제 2 TSV 및 제 3 TSV를 통해 제 2 복수의 메모리 다이로 전송하는 단계로서, 상기 제 1 TSV는 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이와 연결되며, 상기 제 2 TSV는 상기 제 2 복수의 메모리 다이의 각각의 메모리 다이와 연결되고, 상기 제 3 TSV는 상기 제 1 복수의 메모리 다이를 우회하며, 또한 상기 제 2 신호는 상기 제 1 메모리 다이, 상기 제 2 메모리 다이 및 상기 제 2 복수의 메모리 다이에서 동시에 존재하는, 단계;
를 포함하는 방법. - 제 1 항에 있어서,
상기 제 1 신호는 2 개의 레벨을 포함하는 변조 방식으로 인코딩되고;
상기 제 2 신호는 3 개 이상의 레벨을 포함하는 펄스 진폭 변조(PAM) 방식으로 인코딩되는 방법. - 제 1 항에 있어서,
상기 제 1 신호를 수신한 후 상기 제 1 신호를 역직렬화하는 단계를 추가로 포함하며, 상기 제 2 신호를 생성하는 단계는 상기 제 1 신호의 역직렬화에 적어도 부분적으로 기초하는 방법. - 제 1 항에 있어서,
상기 제 1 복수의 메모리 다이 중 하나의 메모리 다이에서 상기 제 2 신호를 디코딩하는 단계를 추가로 포함하며, 상기 제 1 복수의 메모리 다이의 각 메모리 다이는 상기 제 2 신호를 디코딩하도록 구성된 수신기를 포함하는 방법. - 제 1 항에 있어서,
제 1 클록 신호를 사용하여 상기 제 1 신호로부터 제 1 서브세트의 정보를 캡처하는 단계;
제 2 클록 신호를 사용하여 상기 제 1 신호로부터 제 2 서브세트의 정보를 캡처하는 단계; 및
상기 제 1 서브세트의 정보 및 상기 제 2 서브세트의 정보를 제 시간에 정렬하는 단계를 더 포함하며,
상기 제 2 신호를 생성하는 것은 상기 제 1 서브세트의 정보 및 상기 제 2 서브세트의 정보를 정렬하는 것에 적어도 부분적으로 기초하는 방법. - 제 1 항에 있어서,
상기 제 2 신호는 상기 제 2 복수의 메모리 다이로 상기 제 2 TSV 및 상기 제 3 TSV와 연결된 리피터에 의해 릴레이되는, 방법. - 제 6 항에 있어서,
상기 제 1 복수의 메모리 다이는 서로의 상부에 적층되고, 상기 제 2 신호의 재전송 버전인 제 3 신호가 상기 리피터에 의해 상기 제 2 복수의 메모리 다이로 전송되는, 방법. - 제 1 항에 있어서,
상기 제 2 신호의 생성에 적어도 부분적으로 기초하여 제 3 신호를 생성하는 단계; 및
상기 제 3 신호를 상기 제 2 신호의 전송과 동시에 상기 제 1 복수의 메모리 다이 중 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이로 전송하는 단계;를 추가로 포함하는 방법. - 제 8 항에 있어서,
상기 제 3 신호는 칩 인에이블(Chip Enable, CE) 신호를 포함하는 방법. - 메모리 제어기에서, 호스트 디바이스로부터 수신된 정보에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 생성하는 단계;
상기 메모리 제어기에서, 상기 제 1 신호의 생성에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하는 단계로서, 상기 제 2 신호는 상기 제 1 신호를 수신하도록 타겟된 지정 메모리 다이의 표시자를 포함하는, 단계; 및
상기 제 2 신호의 생성에 적어도 부분적으로 기초하여, 제 1 관통 실리콘 비아(TSV)를 통해 상기 메모리 제어기와 연결된 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로, 그리고 제 2 TSV 및 제 3 TSV를 통해 제 2 복수의 메모리 다이로 상기 제 1 신호 및 상기 제 2 신호를 동시에 전송하는 단계로서, 상기 제 1 TSV는 상기 제 1 복수의 메모리 다이의 각각의 메모리 다이와 연결되며, 상기 제 2 TSV는 상기 제 2 복수의 메모리 다이의 각각의 메모리 다이와 연결되고, 상기 제 3 TSV는 상기 제 1 복수의 메모리 다이를 우회하며, 또한 상기 제1 신호 및 상기 제 2 신호는 상기 제 1 복수의 메모리 다이 및 상기 제 2 복수의 메모리 다이에서 동시에 존재하는, 단계;
를 포함하는 방법. - 제 10 항에 있어서,
상기 제 2 신호를 생성하는 단계는 펄스 진폭 변조(PAM) 방식으로 상기 제 2 신호를 인코딩하는 것을 포함하는 방법. - 삭제
- 제 11 항에 있어서,
상기 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이에서 상기 제 2 신호를 디코딩하는 단계를 추가로 포함하는 방법. - 제 13 항에 있어서,
상기 제 2 신호의 디코딩에 적어도 부분적으로 기초하여 상기 하나 이상의 메모리 다이의 제 1 수신기를 활성화시키는 단계를 추가로 포함하고, 상기 제 1 수신기는 상기 제 1 신호를 디코딩하도록 구성되는 방법. - 제 14 항에 있어서,
상기 제 1 수신기의 활성화에 적어도 부분적으로 기초하여 상기 하나 이상의 메모리 다이에서 상기 제 1 신호를 디코딩하는 단계를 추가로 포함하는 방법. - 제 10 항에 있어서,
3 개 이상의 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 전달하도록 상기 제 1 복수의 메모리 다이 중 메모리 다이 내에 내부 데이터 버스를 구성하는 단계를 추가로 포함하는 방법. - 제 1 복수의 메모리 다이로서, 상기 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 1 관통 실리콘 비아(TSV)를 포함하는, 제 1 복수의 메모리 다이;
제 2 복수의 메모리 다이로서, 상기 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이는 제 2 TSV를 포함하는, 제 2 복수의 메모리 다이;
상기 제 1 복수의 메모리 다이를 우회하는 제 3 TSV 및 상기 제 1 TSV와 연결된 버스; 및
상기 제 1 복수의 메모리 다이와 연결된 제어기로서, 상기 제어기는,
2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하고;
상기 제 2 신호를, 제 1 관통 실리콘 비아(TSV)를 통해 상기 제 1 복수의 메모리 다이 중 제 1 메모리 다이 및 제 2 메모리 다이로 전송하고, 또한 제 2 TSV 및 제 3 TSV를 통해 상기 제 2 복수의 메모리 다이로 전송하도록 동작 가능하며, 상기 제 1 TSV는 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이와 연결되며, 상기 제 2 TSV는 상기 제 2 복수의 메모리 다이와 연결되고, 상기 제 3 TSV는 상기 제 2 TSV와 연결되며, 또한 상기 제 2 신호는 상기 제 1 메모리 다이, 상기 제 2 메모리 다이 및 상기 제 2 복수의 메모리 다이에서 동시에 존재하는, 제어기;
를 포함하는 장치. - 제 17 항에 있어서,
상기 제 1 TSV를 통해 상기 제 1 복수의 메모리 다이와 연결되고 상기 제 2 TSV를 통해 상기 제 2 복수의 메모리 다이와 연결된 제 2 제어기로서, 상기 제 2 제어기는,
상기 제 1 TSV를 통해 상기 제 2 신호를 수신하고;
상기 제 2 신호의 수신에 적어도 부분적으로 기초하여 상기 제 2 신호를 상기 제 2 복수의 메모리 다이 중 적어도 하나의 메모리 다이로 재전송하도록 동작 가능한 제어기;
를 추가로 포함하는 장치. - 제 18 항에 있어서,
상기 제어기는, 제 1 시간 지속기간 동안, 상기 제 2 신호를 상기 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하도록 동작 가능하고;
상기 제어기는, 상기 제 1 시간 지속기간에 후속하는 제 2 시간 지속기간 동안, 상기 제 2 제어기에서 상기 제 2 신호를 재전송하는 것과 관련하여 상기 제 1 TSV를 통해 상기 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 상기 제 2 신호를 전송하도록 동작 가능한, 장치. - 제 17 항에 있어서,
상기 제 1 TSV를 통해 상기 제 1 복수의 메모리 다이와, 상기 제 2 TSV를 통해 상기 제2 복수의 메모리 다이와, 그리고 상기 제 3 TSV를 통해 상기 제어기와 연결된 제 2 제어기를 추가로 포함하고, 상기 제 2 제어기는:
상기 제 3 TSV를 통해 상기 제 2 신호를 수신하도록 동작 가능한, 장치. - 제 20 항에 있어서,
상기 제어기는, 상기 제 1 신호를 상기 제 1 TSV를 통해 상기 제 1 복수의 메모리 다이 중 하나 이상의 메모리 다이로 그리고 상기 제 2 TSV 및 상기 제 3 TSV를 통해 상기 제 2 복수의 메모리 중 하나 이상의 메모리 다이로 전송하도록 동작 가능하며, 상기 제 2 복수의 메모리 다이 중 하나 이상의 메모리 다이로 전송하는 것은 상기 제 2 제어기에서 상기 제 2 신호를 재전송하는 것과 관련되는 장치. - 제 18 항에 있어서,
상기 장치는,
상기 제어기 위에 위치된 상기 제 1 복수의 메모리 다이;
상기 제 1 복수의 메모리 다이 위에 위치된 상기 제 2 제어기; 및
상기 제 2 제어기 위에 위치된 상기 제 2 복수의 메모리 다이;
를 포함하는 패키지-온-패키지 스택으로 구성되는 장치. - 삭제
- 제 1 메모리 다이 및 제 2 메모리 다이를 포함하는 제 1 복수의 메모리 다이;
제 2 복수의 메모리 다이;
상기 제 1 메모리 다이 및 상기 제 2 메모리 다이에 연결된 제 1 관통 실리콘 비아(TSV);
상기 제 2 복수의 메모리 다이와 연결된 제 2 TSV;
상기 제 1 복수의 메모리 다이를 우회하고 상기 제 2 TSV에 연결된 제 3 TSV;
상기 제 1 TSV 및 상기 제 3 TSV와 연결된 버스; 및
호스트 디바이스, 상기 버스, 상기 제 1 복수의 메모리 다이 및 상기 제 2 복수의 메모리 다이와 연결된 메모리 제어기를 포함하고, 상기 메모리 제어기는,
상기 호스트 디바이스로부터, 2 개의 레벨을 포함하는 제 1 변조 방식을 사용하여 변조된 제 1 신호를 수신하고;
상기 제 1 신호의 수신에 적어도 부분적으로 기초하여, 3 개 이상의 레벨을 포함하는 제 2 변조 방식을 사용하여 변조된 제 2 신호를 생성하며;
상기 제 2 신호를, 상기 제 1 TSV를 통해 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이로 전송하고, 또한 상기 제 2 TSV 및 상기 제 3 TSV를 통해 상기 제 2 복수의 메모리 다이로 전송하도록
동작 가능하고, 상기 제 2 신호는 상기 제 1 메모리 다이, 상기 제 2 메모리 다이 및 상기 제 2 복수의 메모리 다이에서 동시에 존재하는, 장치. - 제 24 항에 있어서,
상기 메모리 제어기는 추가로, 상기 제 1 신호를 수신한 후에 상기 제 1 신호를 역직렬화하도록 동작 가능하며, 상기 제 2 신호를 생성하는 것은 상기 제 1 신호를 역직렬화하는 것에 적어도 부분적으로 기초하는 장치. - 제 24 항에 있어서,
상기 메모리 제어기는 추가로,
상기 제 2 신호의 생성에 적어도 부분적으로 기초하여 제 3 신호를 생성하고;
상기 제 3 신호를 상기 제 2 신호의 전송과 동시에 상기 제 1 복수의 메모리 다이 중 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이로 전송하도록
동작 가능한 장치. - 제 1 항에 있어서,
상기 제 1 신호는 상기 제 1 변조 방식으로 변조된 신호들을 통신하는데 전용되는 제 1 내부 신호 경로를 통해 수신되고;
상기 제 2 신호는 상기 제 2 변조 방식으로 변조된 신호들을 통신하는데 전용되는 제 2 내부 신호 경로를 통해 전송되는, 방법. - 제 10 항에 있어서,
상기 제 1 변조 방식은 2개의 레벨을 포함하고, 상기 제 1 신호는 메타 데이터를 포함하며, 상기 제 2 신호는 제어 데이터를 포함하는, 방법. - 삭제
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