KR101670922B1 - 아날로그 신호를 출력하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

아날로그 신호를 출력하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 메모리 시스템은, 독출 동작시 선택된 메모리 셀들 각각으로부터 감지되는 복수의 아날로그 신호들을 출력하는 반도체 메모리 장치와, 각각의 상기 복수의 아날로그 신호들을 이진 데이터로 전환하는 변환기, 및 상기 이진 데이터를 참조하여 에러 정정 연산을 수행하는 메모리 컨트롤러를 포함한다.

Description

아날로그 신호를 출력하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템{NON-VOLATILE MEMORY DEVICE OUTPUTTING ANALOG SIGNAL AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나누어진다. 불휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 데이터 및 프로그램 코드의 저장을 위해서 사용된다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다. 멀티-비트 플래시 메모리 장치의 메모리 셀들에 데이터를 저장하기 위해서는 한정된 전압 윈도우 내에 서로 식별 가능한 더 많은 문턱 전압 분포들이 포함되어야 한다. 이러한 조건들 때문에 문턱 전압의 변동에 따른 읽기 에러는 멀티-비트 플래시 메모리 장치에서 빈번하게 발생한다. 멀티-레벨 셀의 문턱 전압의 변동의 원인은 다양하다. 예를 들면, 플로팅 게이트의 전하 누설, 프로그램 교란 스트레스(Program disturbance stress), 읽기 교란 스트레스(Read disturbance stress) 등과 같은 다양한 원인들 때문에 메모리 셀들의 문턱 전압은 스테이트별로 증가하거나 낮아질 수 있다. 하나의 메모리 셀에 점점 더 많은 비트 수의 데이터를 저장하기 위한 멀티-비트 메모리 장치에서 이러한 읽기 에러 문제를 해결하기 위한 기술이 절실해지고 있다.
본 발명은 다양한 원인들에 의해서 발생하는 읽기 에러를 고속으로 정정할 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명의 또 다른 과제는 독출된 데이터를 아날로그 신호로 출력하는 불휘발성 메모리 장치를 제고하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 독출 동작시 선택된 메모리 셀들 각각으로부터 감지되는 복수의 아날로그 신호들을 출력하는 반도체 메모리 장치; 각각의 상기 복수의 아날로그 신호들을 이진 데이터로 전환하는 변환기; 및 상기 이진 데이터를 참조하여 에러 정정 연산을 수행하는 메모리 컨트롤러를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 갖는 셀 어레이; 독출 동작시 선택된 메모리 셀들의 비트 라인에 감지되는 복수의 아날로그 신호들을 외부로 출력하는 아날로그 출력 회로; 상기 독출 동작시 상기 선택된 메모리 셀들을 센싱하기 위한 아날로그 읽기 전압을 제공하는 전압 발생기; 그리고 명령어에 응답하여 상기 아날로그 읽기 전압이 상기 선택된 메모리 셀들에 제공되도록, 그리고 상기 복수의 아날로그 신호들이 출력되도록 상기 전압 발생기 및 상기 아날로그 출력 회로를 제어하는 제어 로직을 포함한다.
본 발명의 구성 및 읽기 방법에 따르면, 읽기 회수를 줄이고도 연판정(Soft decision) 연산을 위한 미세 읽기(Fine read)가 가능하다. 따라서, 고속의 에러 정정을 위한 읽기 동작이 가능하며, 에러 정정 연산의 부담을 줄일 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되 어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리의 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 사용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템(100)은 불휘발성 메모리 장치(120)와 에러 정정 엔진(112)을 갖는 메모리 컨트롤러(110)를 포함한다.
메모리 컨트롤러(110)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 불휘발성 메모리 장치(120)를 액세스한다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 독출된 데이터에 에러가 존재하는지 검출한다. 메모리 컨트롤러(110)는 독출된 데이터에 에러가 존재하면 에러 정정 연산을 실행하여 독출된 데이터의 에러를 제거한다.
본 발명의 실시예에 따른 메모리 컨트롤러(110)는 독출된 데이터에 존재하는 에러가 특정 비트 수를 초과하는 경우에는 연판정(Soft Decision) 알고리즘에 따라 독출 데이터의 에러를 정정한다. 일반적으로 연판정 알고리즘에 따른 에러 정정을 위해서는 통상의 읽기 전압보다 더 조밀한 읽기 전압들로 선택된 메모리 셀들을 수차례 읽어야 한다. 이러한 읽기 동작을 인터벌 읽기(Interval read) 또는 미세 읽기(Fine read)라 칭하기도 한다. 그러나, 본 발명의 메모리 컨트롤러(110)는 연판정 알고리즘을 수행하기 위하여 1회의 아날로그 읽기 동작을 실행하도록 불휘발성 메모리 장치(120)를 제어한다. 즉, 연판정 알고리즘을 실행해야 하는 경우, 메모리 컨트롤러(110)는 아날로그 읽기 명령어(CMD)를 불휘발성 메모리 장치(120)로 전달한다.
아날로그 읽기 명령어(CMD)에 응답하여 불휘발성 메모리 장치(120)는 아날로그 읽기 전압(Vard)을 이용하여 선택된 메모리 셀들을 독출한다. 선택된 메모리 셀들의 독출 데이터는 아날로그 신호 상태(Analog Output)로 출력되고 메모리 컨트롤러(110)에 전달된다.
아날로그 신호 상태로 메모리 컨트롤러(110)에 전달된 아날로그 독출 데이터는 메모리 컨트롤러(110)의 내부에 포함된 A/D 컨버터(미도시됨)에 의해서 이진 데이터(또는, 디지털 데이터)로 변환된다. 그리고 이진 데이터로 전환된 아날로그 독출 데이터는 에러 정정 엔진(112)에 제공된다. 이때, 이진 데이터로 전환된 독출 데이터는 미세 읽기(또는, 인터벌 읽기) 동작시에 반복적으로 제공되는 조밀한 읽기 전압들에 의해서 읽혀진 데이터와 동일하거나 더 높은 해상도를 가질 수 있다. 에러 정정 엔진(112)은 연판정 알고리즘에 따라 이진 데이터로 전환된 독출 데이터를 처리하고, 에러를 정정한다. 에러가 정정된 데이터는 호스트로 제공될 것이다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 선택된 메모리 셀들에 저장된 데이터를 독출한다. 불휘발성 메모리 장치(120)는 아날로그 읽기 명령(CMD)에 응답하여, 선택된 메모리 셀들에 아날로그 읽기 전압(Vard)을 제공한다. 그리고, 이때 비트 라인으로 전달되는 아날로그 상태의 출력 신호(Analog Output)는 페이지 버퍼나 입출력 버퍼와 같은 수단을 경유하지 않고 출력된다. 아날로그 읽기 동작에 따르면, 독출 결과가 아날로그 신호로 출력된다. 따라서, 단 1회의 아날로그 읽기 동작을 통해서도 미세 읽기 동작을 통해서 획득되는 데이터량보다 많은 정보를 획득할 수 있다.
결과적으로, 본 발명의 메모리 시스템(100)의 불휘발성 메모리 장치(120)는 아날로그 방식으로 데이터를 독출하고 출력한다. 그리고, 메모리 컨트롤러(110)는 아날로그 신호 형태의 독출 데이터를 이진 데이터로 전환하여 에러 정정 연산에 사용한다. 따라서 본 발명의 실시예에 따르면, 연판정 알고리즘에 따른 에러 정정 연산을 수행하는 경우에 읽기 횟수를 줄일 수 있다. 따라서, 읽기 속도의 획기적인 향상이 기대된다.
도 2는 도 1의 불휘발성 메모리 장치(120)의 일 실시예를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(120)는 2가지의 읽기 동작 모드를 실행할 수 있다. 즉, 통상의 읽기 전압(Vdrd)에 의한 일반적인 읽기 모드(Normal read mode) 또는 아날로그 읽기 전압(Vard)에 의한 아날 로그 읽기 모드(Analog read mode)에 따라 읽기 동작이 수행된다. 좀더 자세히 설명하면 다음과 같다.
셀 어레이(121)는 비트 라인들(BL<0>~BL<n-1>) 및 워드 라인들(미도시됨)에 연결되는 복수의 메모리 셀들을 포함한다. 특히, 멀티 레벨 셀(Multi-Level Cell: 이하, MLC)은 하나의 셀에 복수 비트들을 저장하기 위하여 다수의 문턱 전압 상태들 중 어느 하나로 프로그램된다. 멀티 레벨 셀(MLC)은, 제한된 문턱 전압 윈도우(Threshold voltage window) 내에 저장되는 비트 수(k)에 대응하는 문턱 전압 상태 수(2k)를 수용할 수 있어야 한다. 따라서, 멀티 레벨 셀(MLC)의 읽기 마진은 싱글 레벨 셀(Single Level Cell: 이하, SLC)에 비하여 줄어들 수밖에 없다.
행 디코더(122)는 일반적으로 행 어드레스(Row Address)에 응답하여 워드 라인을 선택한다. 행 디코더(122)는 전압 발생기(129)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 프로그램 동작시, 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm; 약 15~20V)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)으로는 패스 전압(Vpass)을 전달한다.
일반적인 독출 동작 시, 행 디코더(122)는 전압 발생기(129)로부터 제공되는 읽기 전압(Vdrd)을 선택된 워드 라인으로, 비선택 읽기 전압(Vread)을 비선택 워드 라인들로 제공한다. 아날로그 읽기 동작시, 행 디코더(122)는 전압 발생기(129)로부터 제공되는 아날로그 읽기 전압(Vard)을 선택된 워드 라인으로, 비선택 읽기 전압을 비선택 워드 라인들로 제공한다.
A/D 스위치(123)는 제어 로직(128)의 제어에 따라 셀 어레이(121) 비트 라인을 페이지 버퍼(124) 또는 아날로그 출력 회로(126, 127)로 연결한다. 즉, 일반적인 읽기 모드에서, A/D 스위치(123)는 비트 라인으로 디벨럽(Develop)되는 전기적 신호(센싱 전류, 또는 센싱 전압)를 페이지 버퍼(124)로 제공한다. 반면에, 아날로그 읽기 모드에서, A/D 스위치(123)는 비트 라인으로 디벨럽(Develop)되는 전기적 신호(센싱 전류, 또는 센싱 전압)를 아날로그 출력 회로(126, 127)에 전달한다.
페이지 버퍼(124)는 동작 모드에 따라 기입 드라이버(Write driver)로서 또는 감지 증폭기(Sense amplifier)로서 동작한다. 예를 들면, 페이지 버퍼(124)는 읽기 동작 모드에서 감지 증폭기로서 그리고 프로그램 동작 모드에서 기입 드라이버로서 동작한다. 본 발명의 페이지 버퍼(124)는 일반적인 읽기 모드(Normal read mode)시에 선택된 메모리 셀들로부터 센싱된 데이터를 래치하여 입출력 버퍼(125)로 전달한다.
입출력 버퍼(125)는 입출력 핀(I/Oi)을 통해서 입력되는 어드레스 또는 프로그램 데이터 등을 일시 저장한다. 입출력 버퍼(125)는 저장된 어드레스를 어드레스 버퍼(미도시됨)로, 프로그램 데이터는 페이지 버퍼(124) 측으로, 그리고 명령어(CMDi)는 명령어 레지스터(미도시됨)를 포함하는 제어 로직(128)으로 전달한다. 일반적인 읽기 모드시, 입출력 버퍼(125)는 페이지 버퍼(123)로부터 제공되는 독출 데이터를 외부(즉, 메모리 컨트롤러)로 출력할 것이다.
아날로그 출력 회로(126, 127)는 A/D 스위치(123)로부터 제공되는 비트 라인의 아날로그 신호들을 이산적인 신호 처리(Discrete signal processing) 없이 출력 한다. 즉, 아날로그 출력 회로(126, 127)는 선택된 메모리 셀들의 비트 라인으로 디벨럽(Develop)되는 전기적 신호(센싱 전류, 또는 센싱 전압)를 직접 출력 핀으로 전달할 수 있다. 하지만, 센싱 동작에 따라 비트 라인들(BL<0>~BL<n-1>)에 디벨럽되는 전기적 신호(센싱 전류, 또는 센싱 전압)는 미약하여 노이즈와 간섭에 취약하다. 따라서, 비트 라인들(BL<0>~BL<n-1>)에 디벨럽되는 전기적 신호를 레벨만을 증폭하여 전달하는 아날로그 증폭기(126)가 아날로그 출력 회로로서 포함될 수 있다. 또한, 아날로그 출력 회로는 비트 라인들(BL<0>~BL<n-1>) 각각으로 출력되는 아날로그 출력들을 한정된 핀 수를 가지는 출력단으로 전달하기 위해서, 아날로그 출력 버퍼(127)를 포함할 수 있다.
제어 로직(128)은 메모리 컨트롤러(110)로부터의 입력된 명령(CMDi)에 따라 프로그램, 독출, 소거 동작 등의 절차들에 따라 A/D 스위치(123), 페이지 버퍼(124), 아날로그 출력 회로(126, 127) 및 전압 발생기(129)를 제어한다.
일반적인 읽기 모드시, 제어 로직(128)은 A/D 스위치(123)를 제어하여 비트 라인들(BL<0>~BL<n-1>)과 페이지 버퍼(124)를 전기적으로 연결한다. 그리고, 제어 로직(128)은 선택된 워드 라인으로 제공되는 일반 읽기 전압(Vdrd)을 생성하도록 전압 발생기(129)를 제어한다. 그리고, 제어 로직(128)은 이산적인 방식으로 비트 라인에 디벨럽되는 전기적 신호(센싱 전류, 또는 센싱 전압)를 센싱하여 래치 및 출하도록 페이지 버퍼(124)를 제어한다.
반면에, 아날로그 읽기 모드시 제어 로직(128)은 A/D 스위치(123)를 제어하여 비트 라인들(BL<0>~BL<n-1>)과 아날로그 출력 회로(126, 127)를 전기적으로 연 결한다. 그리고, 제어 로직(128)은 선택된 워드 라인으로 제공되는 아날로그 읽기 전압(Vard)을 생성하도록 전압 발생기(129)를 제어한다. 그리고, 제어 로직(128)은 비트 라인에 디벨럽되는 전기적 신호(센싱 전류, 또는 센싱 전압)를 아날로그 레벨로 출력하도록 아날로그 출력 회로(126, 127)를 제어한다.
전압 발생기(129)는 제어 로직(128)의 제어에 따라 직류 전압을 생성한다. 전압 발생기(129)는 제어 로직(128)의 제어에 따라 선택 워드 라인으로 제공되는 읽기 전압으로 일반 읽기 전압(Vdrd) 또는 아날로그 읽기 전압(Vard)을 생성한다. 즉, 일반 읽기 모드시에 전압 발생기(129)는 비선택 워드 라인들에 제공될 비선택 읽기 전압(Vread)과 선택 워드 라인으로 제공되는 읽기 전압(Vdrd)을 생성한다. 아날로그 읽기 모드시, 전압 발생기(129)는 선택 워드 라인으로 제공될 아날로그 읽기 전압(Vard)과 비선택 워드 라인들로 제공될 비선택 읽기 전압(Vread)을 생성한다.
이상의 설명에 따르면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(120)는 명령어(CMDi)에 따라 선택된 메모리 셀들의 데이터를 이진 데이터 형태 또는 아날로그 신호 형태로 출력할 수 있다.
도 3은 본 발명의 아날로그 읽기 동작을 설명하기 위한 도면이다. 도 3을 참조하면, 본 발명의 아날로그 읽기 모드시 선택된 워드 라인으로는 아날로그 읽기 전압(Vard)이 1회 제공된다. 이때, 선택된 메모리 셀들 각각의 비트 라인에 디벨럽되는 전기적 신호가 이산적인 신호처리 없이 출력단으로 전달될 것이다.
에러 발생시, 정정 가능한 비트 수를 높이기 위한 연판정 알고리즘의 구동시 에는 프로그램 상태들(예를 들면, E0, P1, P2, P3) 사이에 해당하는 읽기 전압이 아닌, 더 작은 전압 간격으로 데이터를 읽어야 한다. 즉, 프로그램 상태(P2)에 대해서 읽기 전압들(Vdrd1, Vdrd2, Vdrd3, Vdrd4, Vdrd5) 각각에 대한 독출 동작이 실시될 수 있다. 이러한 읽기 동작을 미세 읽기(Fine read, Fractional read) 또는 인터벌 읽기(Interval read)라 한다. 정정 가능한 에러 비트의 수를 높이기 위해서는 모든 프로그램 상태들(P1~P3)에 대한 미세 읽기 동작이 실시되어야 한다. 따라서, 이러한 미세 읽기 동작은 읽기 횟수의 급격한 증가를 유발하여 메모리의 읽기 속도를 저하시킨다.
본 발명의 아날로그 읽기 동작은 선택된 메모리 셀들에 대한 1회의 읽기 동작으로 상술한 미세 읽기에 의해서 획득되는 정보들을 모두 획득할 수 있다. 좀더 자세히 설명하면, 다음과 같다.
아날로그 읽기 명령어가 제공되면, 전압 발생기(129, 도 2 참조)는 아날로그 읽기 전압(Vard)을 생성한다. 그러면, 선택된 워드 라인으로 아날로그 읽기 전압(Vard)이 인가된다. 이때, 비트 라인들 각각에는 대응하는 메모리 셀들의 문턱 전압 크기에 따라 전기적 신호(센싱 전류, 또는 센싱 전압)가 서로 다르게 발생한다. 예를 들면, 프로그램 상태(P2)로 프로그램된 메모리 셀들 중 문턱 전압이 읽기 전압(Vdrd1)보다 낮은 메모리 셀들은 문턱 전압이 읽기 전압(Vdrd5)보다 높은 셀들보다 더 큰 비트 라인 전류를 흐르게 할 것이다. 또한, 프로그램 상태(P2)로 프로그램된 메모리 셀들 중, 문턱 전압이 읽기 전압(Vdrd1)보다 낮은 메모리 셀들은 문턱 전압이 읽기 전압(Vdrd1)보다 높은 셀들보다 더 큰 비트 라인 전류를 흐르게 할 것이다. 이러한 메모리 셀들의 문턱 전압의 크기에 따라 달라지는 비트 라인의 전기적 신호(센싱 전류, 또는 센싱 전압)를 이산적인 처리없이 출력하면, 일 회의 읽기 동작으로 수많은 미세 읽기를 통해서 획득되는 정보를 얻을 수 있다.
즉, 각각의 선택된 메모리 셀들 각각은 아날로그 읽기 전압(Vard)에 대하여 상대적인 문턱 전압의 크기에 따라 서로 다른 레벨의 비트 라인 신호를 발생하게 될 것이다. 프로그램 상태(P2)로 프로그램된 메모리 셀들 중 프로그램된 문턱 전압이 (Vdrd1)인 메모리 셀은 아날로그 읽기 전압(Vard)과 전압 차이(ΔV1)를 갖는다. 프로그램 상태(P2)로 프로그램된 메모리 셀들 중 프로그램된 문턱 전압이 (Vdrd4)인 메모리 셀은 아날로그 읽기 전압(Vard)과 전압 차이(ΔV4)를 갖는다. 즉, 아날로그 읽기 전압(Vard)과 더 큰 전압 차이를 갖는 메모리 셀들의 비트 라인으로는 더 큰 전기적 신호가 나타날 것이다.
이러한 전기적 신호를 출력하여, 고해상도의 양자화를 실시하면, 연판정 알고리즘을 구동하기 위한 미세 읽기 데이터로 사용될 수 있다. 아날로그 읽기 전압(Vard)은 읽기 동작시 비선택 워드 라인에 제공되는 비선택 읽기 전압(Vread)과 동일 내지 유사한 레벨로 제공될 수 있다. 하지만, 아날로그 읽기 전압(Vard)의 레벨은 본 실시예에 국한되지는 않는다.
도 4는 본 발명의 다른 실시예를 보여주는 도면이다. 도 4를 참조하면, 도 3의 실시예와는 달리 3-비트 멀티 레벨 셀에 대해서 아날로그 읽기 전압들(Vard, Vard′)이 도시되어 있다. 도 3에서는 아날로그 읽기 전압(Vard)이 규정된 프로그램 상태들(P1, P2, P3)보다 높은 레벨의 전압으로 제공되었다. 하지만, 본 발명의 아날로그 읽기 전압은 여기에 국한되지 않는다. 아날로그 읽기 전압(Vard)은 규정된 프로그램 상태들(P1~P7)보다 낮게, 또는 규정된 프로그램 상태들(P1~P7) 사이에 해당하는 전압 레벨로 제공될 수 있다. 즉, 아날로그 읽기 전압(Vard′)과 같이, 프로그램 상태(P3)와 프로그램 상태(P4) 사이의 레벨로 설정될 수도 있을 것이다.
도 5는 본 발명의 실시예에 따른 메모리 컨트롤러(110)를 간략히 보여주는 블록도이다. 도 5를 참조하면, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120, 도 2 참조)로부터 제공되는 아날로그 출력(Analog Output)을 디지털 데이터로 전환하는 메모리 인터페이스(111)를 포함한다. 그리고 메모리 컨트롤러(110)는 디지털 데이터로 전환된 데이터를 이용하여 연판정 연산(Soft Decision Operation)에 따라 에러를 정정하는 에러 정정 엔진(112)을 포함한다.
메모리 인터페이스(111)는 불휘발성 메모리 장치(120)로부터 제공되는 아날로그 출력(Analog Output)을 입력받기 위한 아날로그 버퍼(115)를 포함한다. 아날로그 버퍼(115)에 입력된 아날로그 출력(Analog Output) 신호들은 A/D 컨버터(116)에 의해서 이산 신호 또는 이진 데이터(Binary data)로 전환될 것이다. A/D 컨버터(116)는 아날로그 버퍼(115)로부터 제공되는 아날로그 출력(Analog Output)을 미세 읽기(Fine read)와 같은 해상도를 갖는 이진 데이터로 변환시킬 수 있다. 즉, 양자화 잡음(Quantization Error)의 정도를 제어할 수 있다. 또는, A/D 컨버터(116)에는 연판정 연산의 정확도를 높이기 위해서 고해상도의 이진 데이터로 변경이 가능하다. 즉, 낮은 양자화 잡음을 갖도록 레퍼런스(Ref)가 제어될 수도 있다. 레퍼런스(Ref)의 조정에 따라 미세 읽기와 동일 또는 그 이상의 해상도를 갖는 이진 데이터가 생성될 수 있을 것이다.
메모리 인터페이스(111)에서 양자화 과정을 거쳐 이진 데이터로 전환된 아날로그 독출 데이터는 에러 정정 엔진(112)에 제공된다. 스케일링(Scaling)의 축소에 따라 점점 더 많은 비트 수의 에러 정정 능력이 요구되고 있다. 또한, 하나의 메모리 셀에 점점 많은 수의 비트가 저장될수록 에러의 발생 확률은 증가한다. 따라서, 고집적화가 진척될수록 에러 정정 엔진(112) 고성능화가 요구된다. 고성능화된 에러 정정 엔진(112)의 예로, 터보 코드(Turbo code)나 저밀도 패리티 체크 코드(Low-Density Parity Check: LDPC code)가 포함될 수 있다. 이들 에러 정정 코드들은 이론적으로는 샤논 한계(Shannon Limit)에 근접한 정도의 에러 정정 능력을 구현할 수 있다고 알려져 있다. 이러한 고성능 에러 정정 코드들은 연판정(Soft Decision) 연산에 따라 에러를 정정하고 결정된 데이터에 대한 신뢰도를 높이고 있다.
연판정 연산은 입력되는 데이터 자체만을 가지고 비트 값을 결정하는 경판정(Hard Decision) 연산보다는 복잡하고, 소요되는 시간이 길다. 연판정 연산을 위해서는 비트 값을 결정하기 위한 데이터와 상관성이 있는 데이터가 추가로 필요하다. 이러한 추가 데이터를 제공하기 위해서 미세 읽기(Fine read)가 실시된다. 그러나, 미세 읽기 동작을 위해서는 좁은 문턱 전압 간격을 갖는 읽기 전압들로 반복적인 읽기가 수행되어야 한다.
에러 정정 엔진(112)에 의해서 에러 비트가 제거된 데이터는 호스트 인터페이스(113)에 제공되고, 이후에는 호스트로 전달될 것이다. CPU(114)는 메모리 컨트 롤러(110)의 제반 동작들을 설정된 절차에 따라 수행되도록 각각의 구성들을 제어한다. 도시되지는 않았지만, 메모리 컨트롤러(110)에는 CPU(412)의 워킹 메모리로서 에스램(SRAM)이 더 포함될 수 있다. 또한, 메모리 컨트롤러(110)에는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 포함될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 실시예에 따른 메모리 컨트롤러(100)는 연판정 연산에 따른 에러 정정 동작의 필요시, 불휘발성 메모리 장치(120)에 아날로그 읽기 명령을 제공한다. 그리고, 메모리 컨트롤러(100)는 불휘발성 메모리 장치(120)로부터 출력되는 아날로그 출력(Analog Output)을 이진 데이터로 전환하여 연판정 알고리즘에 따라 처리한다. 즉, 1회의 아날로그 읽기 동작을 통해서 연판정 연산에 필요한 데이터를 확보할 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 고성능의 에러 정정 연산의 부담을 줄여 읽기 속도를 획기적으로 높일 수 있다.
도 6은 메모리 컨트롤러(110, 도 5 참조)의 제어 동작을 보여주는 순서도이다. 도 6을 참조하여, 본 발명의 메모리 컨트롤러(110)에 의한 불휘발성 메모리 장치(120)의 제어 동작과 그에 뒤따르는 연판정 연산의 절차들이 설명될 것이다.
메모리 컨트롤러(110)는 에러 정정 모드(ECC mode)를 지속적으로 모니터링한다. 예를 들면, 불휘발성 메모리 장치(120)로부터 출력되는 데이터의 에러 검출 결과, 고성능의 에러 정정이 필요한 경우가 발생할 수 있다. 즉, 불휘발성 메모리 장치(120)로부터 출력되는 독출 데이터에 대한 에러 검출 결과, 경판정 연산으로는 정정이 불가한 것으로 판정될 수 있다. 이때에는 에러의 정정을 위하여 미세 읽기와 같은 추가적인 읽기가 더 진행되어야 한다. 메모리 컨트롤러(110)는 이러한 상태의 발생을 모니터링한다. 즉, 에러 정정 연산에 있어서, 연판정(Soft Decision) 연산이 필요한지를 모니터링한다(S110).
연판정 연산의 필요성을 판단하는 단계(S120)에서, 연판정 연산이 필요하지 않은 상황이라면, 메모리 컨트롤러(110)는 일반적인 에러 정정 알고리즘(또는, 경판정 연산)에 따라 독출된 데이터의 에러를 정정한다(S160). 반면, 연판정 연산이 필요한 상황으로 판단되면, 메모리 컨트롤러(110)는 아날로그 읽기 동작을 위한 절차(S130)로 단계를 이동한다.
아날로그 읽기 동작을 위해서 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 아날로그 읽기 명령어를 제공한다. 아날로그 읽기 명령어를 제공하기 위해서는 불휘발성 메모리 장치(120)에는 새로운 명령어 레지스터(Command register)가 구비되어야 하고, 그에 따른 제어 절차들이 구비되어야 할 것이다. 앞서 설명된, 도 2와 같은 불휘발성 메모리 장치(120)의 제어 로직(128)은 이러한 예를 보여준다(S130).
아날로그 읽기 명령에 응답하여, 불휘발성 메모리 장치(120)가 선택된 메모리 셀들의 비트 라인으로부터 감지된 아날로그 출력(Analog Output)을 메모리 컨트롤러(110)로 출력하게 될 것이다. 메모리 컨트롤러(110)는 이러한 아날로그 출력(Analog Output)을 입력받고, 이진 데이터로 변환하게 될 것이다(S140).
에러 정정 엔진(112)은 이진 데이터로 변환된 아날로그 읽기 데이터를 참조 하여 연판정 연산을 실행한다. 연판정 연산에 따라, 경판정 연산으로는 정정될 수 없는 에러가 정정되면, 에러가 제거된 데이터는 호스트로 전달될 것이다(S150).
이상에서는, 본 발명의 메모리 컨트롤러(110)에 의해서 실시되는 제어 동작이 간략히 설명되었다. 그러나, 이러한 절차는 본 발명의 일 실시예에 불과할 뿐이다. 즉, 본 발명에 따른 아날로그 읽기 동작은 에러 정정 연산뿐 아니라 다양한 목적을 달성하기 위해서 실시될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 7을 참조하면, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치(200)는 도 2의 불휘발성 메모리 장치(120)와 같이 2가지의 읽기 모드 동작을 실행할 수 있다. 즉, 불휘발성 메모리 장치(200)는 통상의 읽기 전압(Vdrd)에 의한 일반적인 읽기 모드(Normal read mode) 및 아날로그 읽기 전압(Vard)에 의한 아날로그 읽기 모드(Analog read mode) 중 어느 하나를 선택적으로 수행할 수 있다. 하지만, 불휘발성 메모리 장치(200)는 아날로그 읽기 모드의 결과로 아날로그 출력(Analog Output)이 아닌 이진 데이터 형태로 출력할 수 있다. 좀더 자세히 설명하면 다음과 같다.
셀 어레이(210), 행 디코더(220), A/D 스위치(130), 페이지 버퍼(140), 입출력 버퍼(150), 제어 로직(180) 및 전압 발생기(290)는 도 2의 셀 어레이(121), 행 디코더(122), A/D 스위치(113), 페이지 버퍼(114), 입출력 버퍼(115), 제어 로직(118) 및 전압 발생기(119)와 실질적으로 동일하게 구성될 수 있다. 따라서, 이러한 구성들에 대한 설명은 생략하기로 한다.
반면에, 아날로그 읽기 동작의 결과를 이진 데이터로 출력하기 위하여 본 발명의 불휘발성 메모리 장치(200)는 아날로그 증폭기(260) 및 A/D 컨버터(270)를 포함한다. 아날로그 증폭기(260)는 아날로그 읽기 동작시 선택된 메모리 셀들의 비트 라인들(BL<0>~BL<n-1>)로 전달되는 전기적 신호를 증폭할 수 있다. 센싱 동작에 따라 비트 라인들(BL<0>~BL<n-1>)에 나타나는 전기적 신호(센싱 전류, 또는 센싱 전압)는 미약하여 노이즈와 간섭에 취약하다. 따라서, 비트 라인들(BL<0>~BL<n-1>)에 디벨럽되는 전기적 신호를 레벨만을 증폭하여 전달하는 아날로그 증폭기(260)를 통해서 신뢰성을 높일 수 있다.
아날로그 증폭기(260)로부터 전달되는 아날로그 신호는 불휘발성 메모리 장치(200)의 내부에 포함되는 A/D 컨버터(270)에 의해서 이진 데이터로 변환될 수 있다. A/D 컨버터(260)는 아날로그 증폭기(260)로부터 출력되는 아날로그 신호를 양자화한다. A/D 컨버터(260)에는 양자화 잡음의 크기를 제어할 수 있는 레퍼런스(Ref)가 제공될 수도 있다. 레퍼런스(Ref)의 조정에 따라 A/D 컨버터(260)는 다양한 해상도로 아날로그 신호를 이진 데이터로 변환시킬 수 있다.
A/D 컨버터(270)에 의해서 변환된 이진 데이터는 입출력 버퍼(250)를 경유하여 외부로 출력될 수 있다. 또는, A/D 컨버터(270)에 의해서 변환된 이진 데이터는 별도로 구비되는 입출력 버퍼를 통해서 출력될 수도 있을 것이다.
본 발명의 다른 실시예에 따른 불휘발성 메모리 장치(200)는 아날로그 읽기 동작에 따라 출력되는 아날로그 신호를 내부에서 이진 데이터로 전환하여 출력한다. 따라서, 연판정 알고리즘을 수행하게 되는 메모리 컨트롤러에 의한 아날로그- 디지털 변환의 부담을 감소시킬 수 있다. 또한, 본 발명의 불휘발성 메모리 장치(200)는 아날로그 증폭기(260)를 포함하지 않을 수도 있을 것이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 시스템(300)을 보여주는 블록도이다. 도 8을 참조하면, 본 발명에 따른 메모리 시스템(300)은 불휘발성 메모리 장치(320)와 에러 정정 엔진(312)을 갖는 메모리 컨트롤러(310)를 포함한다.
메모리 컨트롤러(310)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 불휘발성 메모리 장치(320)를 액세스한다. 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)로부터 독출된 데이터에 에러가 존재하는지 검출한다. 메모리 컨트롤러(310)는 독출된 데이터에 에러가 존재하면 에러 정정 연산을 실행하여 독출된 데이터의 에러를 제거한다.
본 발명의 또 다른 실시예에 따른 메모리 컨트롤러(310)는 독출된 데이터에 존재하는 에러가 특정 비트 수를 초과하는 경우에는 연판정 알고리즘에 따라 독출 데이터의 에러를 정정한다. 본 발명의 메모리 컨트롤러(310)는 연판정 알고리즘을 수행하기 위하여 1회의 아날로그 읽기 동작을 실행하도록 불휘발성 메모리 장치(320)를 제어한다. 즉, 연판정 알고리즘을 실행해야 하는 경우, 메모리 컨트롤러(310)는 아날로그 읽기 명령어를 불휘발성 메모리 장치(320)로 전달한다.
아날로그 읽기 명령어에 응답하여 불휘발성 메모리 장치(320)는 아날로그 읽기 전압(Vard)을 이용하여 선택된 메모리 셀들을 독출한다. 독출된 선택된 메모리 셀들의 데이터는 아날로그 신호 상태(Analog Output)로 출력된다.
아날로그 출력(Analog Output)은 메모리 컨트롤러(310) 또는 불휘발성 메모 리 장치(320)와는 별도로 구비되는 A/D 컨버터(330)에 제공된다. A/D 컨버터(330)는 아날로그 출력(Analog Output)을 이진 데이터로 전환한다. 그리고 이진 데이터로 전환된 아날로그 독출 데이터는 이후에 메모리 컨트롤러(310)의 에러 정정 엔진(312)에 제공된다. 이때, 이진 데이터로 전환된 아날로그 독출 데이터는 미세 읽기(Fine read) 동작에서의 조밀한 읽기 전압들에 의해 읽혀진 데이터와 동일한 데이터 크기 또는 그 이상의 데이터 크기를 갖게 될 것이다. 에러 정정 엔진(312)은 연판정 알고리즘에 따라 이진 데이터로 전환된 아날로그 독출 데이터를 처리하고, 에러를 정정한다. 에러가 정정된 데이터는 호스트로 제공될 것이다.
불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)의 제어에 따라 셀 어레이(미도시됨)의 선택된 메모리 셀들의 데이터를 독출한다. 불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)에 의해서 지시되는 읽기 전압으로 선택된 메모리 셀들을 독출한다. 특히, 불휘발성 메모리 장치(320)는 아날로그 읽기 명령에 응답하여, 선택된 메모리 셀들에 아날로그 읽기 전압을 제공한다. 그리고 이때 비트 라인으로 전달되는 아날로그 상태의 출력 신호(Analog Output)를 페이지 버퍼나 입출력 버퍼와 같은 수단을 경유하지 않고 출력한다. 불휘발성 메모리 장치(320)는 실질적으로 도 2에 도시된 불휘발성 메모리 장치(120)와 동일하게 구성될 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템(300)에 따르면, 아날로그-디지털 변환 연산을 전적으로 부담하는 구성이 별도로 추가된다. 따라서, 메모리 컨트롤러(310)와 불휘발성 메모리 장치(320)의 동작에 부담을 줄일 수 있다.
도 9는 본 발명에 따른 불휘발성 메모리 장치(412)를 포함한 컴퓨팅 시스 템(400)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(400)은 시스템 버스(460)에 전기적으로 연결된 마이크로프로세서(420), 램(430), 사용자 인터페이스(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(450) 및 메모리 시스템(410)을 포함한다. 메모리 시스템(410)은 도 1 또는 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(410)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(410)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도;
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도;
도 3은 본 발명의 아날로그 읽기 동작을 예시적으로 보여주는 도면;
도 4는 본 발명의 아날로그 읽기 동작의 다른 예시를 보여주는 도면;
도 5는 도 1의 메모리 컨트롤러의 구성을 예시적으로 보여주는 블록도;
도 6은 본 발명의 제어 동작을 간략히 보여주는 순서도;
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도;
도 8은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 보여주는 블록도; 및
도 9는 본 발명의 메모리 시스템을 장착하는 컴퓨팅 시스템을 보여주는 블록도.

Claims (10)

  1. 독출 동작시 아날로그 읽기 명령에 응답하여 선택된 메모리 셀들 각각에 저장된 데이터를 감지 및 증폭하여 복수의 아날로그 신호들로 출력하는 불휘발성 메모리 장치; 그리고
    상기 아날로그 읽기 명령를 제공하고, 각각의 상기 복수의 아날로그 신호들을 이진 데이터로 변환하고, 상기 이진 데이터를 참조하여 연판정 에러 정정 연산을 수행하는 메모리 컨트롤러를 포함하되,
    상기 불휘발성 메모리 장치는:
    복수의 불휘발성 메모리 셀들을 갖는 셀 어레이;
    복수의 비트 라인들을 통해서 상기 복수의 불휘발성 메모리 셀들의 데이터를 센싱 및 래치하는 페이지 버퍼;
    상기 독출 동작시 상기 복수의 비트 라인들 각각에 감지되는 상기 복수의 아날로그 신호들을 상기 불휘발성 메모리 장치의 외부로 출력하는 아날로그 출력 회로;
    상기 복수의 비트 라인들을 상기 페이지 버퍼 또는 상기 아날로그 출력 회로에 선택적으로 연결하는 스위치 회로; 및
    상기 아날로그 읽기 명령에 따라 상기 스위치 회로를 제어하여, 상기 복수의 아날로그 신호들이 출력되도록 제어하는 제어 로직을 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치에 상기 독출 동작을 지시하는 아날로그 읽기 명령을 제공하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 복수의 아날로그 신호들 각각의 레벨은 상기 선택된 메모리 셀들 각각의 문턱 전압에 따라 결정되는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 아날로그 신호들 각각을 상기 이진 데이터로 변환하는 변환기를 포함하고, 상기 변환기는 상기 복수의 아날로그 신호들을 상기 이진 데이터로 변환시키기 위한 레퍼런스 신호를 제공받되, 상기 레퍼런스 신호에 따라 상기 이진 데이터의 해상도가 결정되는 메모리 시스템.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 아날로그 출력 회로는 상기 복수의 아날로그 신호들을 증폭하는 아날로그 증폭기 또는 상기 복수의 아날로그 신호들을 일시 저장하는 아날로그 출력 버퍼를 포함하는 메모리 시스템.
  9. 복수의 메모리 셀들을 갖는 셀 어레이;
    독출 동작시 선택된 메모리 셀들의 비트 라인에 감지되는 복수의 아날로그 신호들을 외부로 출력하는 아날로그 출력 회로;
    상기 독출 동작시 상기 선택된 메모리 셀들을 센싱하기 위한 아날로그 읽기 전압을 제공하는 전압 발생기; 그리고
    아날로그 읽기 명령에 응답하여 상기 아날로그 읽기 전압이 상기 선택된 메모리 셀들에 제공되도록, 그리고 상기 복수의 아날로그 신호들이 출력되도록 상기 전압 발생기 및 상기 아날로그 출력 회로를 제어하는 제어 로직을 포함하되,
    상기 아날로그 출력 회로는:
    상기 복수의 아날로그 신호들을 증폭하는 아날로그 증폭기; 그리고
    상기 복수의 아날로그 신호들을 일시 저장하는 아날로그 출력 버퍼를 포함하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 아날로그 신호들을 이진 데이터로 전환하기 위한 변환기를 더 포함하는 불휘발성 메모리 장치.
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Publication number Priority date Publication date Assignee Title
KR101802815B1 (ko) * 2011-06-08 2017-12-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR101676816B1 (ko) 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101925384B1 (ko) * 2011-05-17 2019-02-28 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 제어 방법
US9093143B2 (en) * 2013-03-22 2015-07-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN104376876B (zh) * 2013-08-13 2018-03-27 北京兆易创新科技股份有限公司 一种ecc纠错能力的调节方法及调节装置
TWI521525B (zh) * 2013-11-22 2016-02-11 群聯電子股份有限公司 時間估測方法、記憶體儲存裝置、記憶體控制電路單元
KR102127287B1 (ko) 2014-02-11 2020-06-26 삼성전자주식회사 메모리 컨트롤러 및 메모리 컨트롤러가 불휘발성 메모리로부터 데이터를 읽는 데이터 읽기 방법
GB2531756A (en) 2014-10-29 2016-05-04 Ibm Multi-chip device and method for storing data
GB2532787A (en) 2014-11-28 2016-06-01 Ibm Sensor arrangement for position sensing
WO2016129108A1 (ja) * 2015-02-13 2016-08-18 株式会社日立製作所 ストレージ装置及びデータ制御方法
US10437666B2 (en) * 2015-08-06 2019-10-08 Nxp B.V. Integrated circuit device and method for reading data from an SRAM memory
US10223197B2 (en) 2015-08-06 2019-03-05 Nxp B.V. Integrated circuit device and method for applying error correction to SRAM memory
US9778983B2 (en) 2015-08-06 2017-10-03 Nxp B.V. Integrated circuit device and method for reducing SRAM leakage
KR20180051881A (ko) * 2016-11-09 2018-05-17 에스케이하이닉스 주식회사 메모리 시스템
US10700706B2 (en) * 2017-09-22 2020-06-30 SK Hynix Inc. Memory system with decoders and method of operating such memory system and decoders
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10490245B2 (en) 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
KR20210054187A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 메모리 시스템, 메모리 장치 및 메모리 시스템의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980022520A (ko) * 1996-09-23 1998-07-06 김광호 불휘발성 반도체 메모리 장치
JPH10222992A (ja) * 1997-02-06 1998-08-21 Fujitsu Ltd 多値メモリ及び多値メモリに対するデータアクセス方法
JPH11341347A (ja) 1998-05-11 1999-12-10 Newcore Technol Inc 信号変換処理装置
JP3877121B2 (ja) 2000-01-19 2007-02-07 沖電気工業株式会社 半導体記憶装置
US7196644B1 (en) * 2004-07-01 2007-03-27 Seagate Technology Llc Decoupling of analog input and digital output
KR101436505B1 (ko) * 2008-01-03 2014-09-02 삼성전자주식회사 메모리 장치
US7675440B1 (en) * 2008-04-28 2010-03-09 Altera Corporation Thermometer-code-to-binary encoders

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