KR101125975B1 - 데이터 버스 반전 장치, 시스템 및 방법 - Google Patents

데이터 버스 반전 장치, 시스템 및 방법 Download PDF

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Abstract

복수의 채널 상에서 전송되는 데이터 비트를 3가지 데이터 버스 반전(DBI) 알고리즘 중 하나의 알고리즘에 따라 인코딩하도록 동작하는 장치, 시스템 및 방법이 개시된다. 추가의 장치, 시스템 및 방법이 개시된다.

Description

데이터 버스 반전 장치, 시스템 및 방법{DATA BUS INVERSION APPARATUS, SYSTEMS, AND METHODS}
관련출원
본 특허출원은 2008년 1월 16일자로 출원된 미국특허 출원 제12/015,311호로부터 우선권 혜택을 주장하며, 그 내용은 참고로 본 명세서에 포함되어 있다.
집적회로 디바이스 간에 이루어지는 데이터 전송은 데이터 버스에서 병렬 채널을 통해 구동되는, 데이터 비트(data bits)라고도 불리는 고속의 데이터 신호(high-speed data signals)의 형태를 취할 수 있다. 이 데이터 비트는, 데이터 비트의 진폭 및 타이밍을 변화시키는, 심볼간 간섭(inter-symbol interference: ISI), 누화(crosstalk) 및 동시 스위칭 잡음(simultaneous switching noise: SSN)의 영향을 받는다. 이 데이터 비트는 다양한 데이터 인코딩 기술을 이용하여 ISI, 누화 및 SSN의 영향을 줄이기 위해 인코딩 처리될 수 있다. 데이터 인코딩의 한가지 특정 형태는 데이터 버스 반전(DBI)이다.
도 1은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템의 블록도이다.
도 4는 본 발명의 실시예에 따른 데이터 버스 반전(DBI) 회로의 블록도이다.
도 5는 본 발명의 실시예에 따른 수신기 회로의 블록도이다.
도 6은 본 발명의 실시예에 따른 여러 가지 방법의 플로우차트이다.
도 7은 본 발명의 실시예에 따른 여러 가지 방법의 플로우차트이다.
도 8은 본 발명의 실시예에 따른 시스템의 블록도이다.
본 발명자는, 본 명세서에 도시되고 기술된 본 발명의 실시예에 따라, 두 개의 데이터 버스 반전(DBI) 알고리즘 중 하나에 의해 복수의 채널 상에서 전송된 데이터 비트를 인코딩함으로써 신호 품질 및 전력 소모가 개선된다는 사실을 발견하였다. 최소 천이 알고리즘(minimum transitions algorithm)만에 따른 전송 데이터 비트의 인코딩은 최상의 결과를 발생시키지 않는데, 그 이유는 데이터 비트가 하나의 패킷으로부터 다음 패킷으로의 상관관계 없이 메모리 어레이로부터 발생될 때 패킷으로 연속되기 때문이다. 이전 패킷(preceding packet)에 관한 정보가 소실되기 때문에, 각 패킷의 제1 병렬비트 집합은 최소 천이 알고리즘에 따른 인코딩으로는 장점이 없다. 또한, 이 최소 천이 알고리즘은 데이터 비트의 이진 상태를 설명하지 못하기 때문에, 만약 대부분의 데이터 비트가 고전력 소모 상태에서 시작한다면, 최소 천이 알고리즘은 천이를 방지하기 위해 데이터 비트를 이러한 고전력 소모 상태에서 유지하려 할 것이다.
본 명세서에 도시되고 기술된 본 발명의 실시예에 따르면, 제1 사이클에서 병렬 채널 상에서 전송되는 데이터 비트를 제1 DBI 알고리즘에 따라 인코딩하고 제2 사이클에서 병렬 채널 상에서 전송되는 데이터를 제2 DBI 알고리즘에 의해 인코딩함으로써, 심볼간 간섭(ISI), 누화 및 동시 스위칭 잡음(SSN)이 감소되고 전력소모가 개선된다.
DBI는 우선, 데이터 버스를 거쳐 전송될 데이터 비트간의 관계를 보고 전송 전에 데이터 비트를 반전시키는 것이 유리할지 여부를 알고리즘에 따라 결정하는 데이터 인코딩 기술이다. DBI 비트라 불리는, 별개의 병렬 채널 상에서 전송되는 추가 신호는 비트가 반전될 때 설정된다. DBI 비트는 전송된 데이터 비트 집합이 반전된 수신기 회로를 식별한다. 그 후, 수신기 회로는 DBI 비트를 이용하여, 들어오는 데이터 비트를 그것의 원래의 상태로 복귀시킨다. 이 데이터 비트는 DBI 알고리즘에 따라 반전되거나 또는 반전되지 않을 수 있다.
하나의 DBI 알고리즘은 "최소 천이(minimum transitions)" 알고리즘으로 지칭된다. 일반적으로, 최소 천이 알고리즘은 병렬 데이터 버스를 통해 얼마나 많은 데이터 비트가 전송되면 다음의 사이클 동안 천이를 발생하는지를 산출함으로써 시작한다. 소정 수 이상의 천이가 예측될 때는, 최소 천이 알고리즘은 병렬 데이터 버스 상에서 전송될 데이터 비트를 반전시키고, DBI 비트를 제1 지정 상태(구현에 따라 하이 또는 로우)로 설정하고, 인코딩된 데이터 비트 및 DBI 비트를 병렬 데이터 버스에서 전송 채널을 통해 구동시킨다. 소정 수 이상의 천이가 예측되지 않을 때는, 최소 천이 알고리즘은 병렬 데이터 버스 상에서 전송될 데이터 비트를 반전시키지 않고, DBI 비트를 제2 지정 상태(구현에 따라 하이 또는 로우)로 설정하고, 인코딩된 데이터 비트 및 DBI 비트를 병렬 데이터 버스에서 전송 채널을 통해 구동시킨다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트(original data bits)를 복원하는데 사용된다. 최소 천이 알고리즘의 변형들이 일부 실시예들에서 사용될 수 있다.
제2 DBI 알고리즘은 "최소 영(0)(minimum zeros)" 알고리즘으로 지칭된다. 이 최소 영(0) 알고리즘은 병렬 데이터 버스를 통해 전송되는 데이터 비트의 이진 영의 개수를 감소시킨다. 이 최소 영(0) 알고리즘은, 만약 소정 수 이상의 데이터 비트가 이진 영이면 데이터 비트를 반전시킨다. 만약, 소정 수 미만의 데이터 비트가 이진 영이면 데이터 비트는 반전되지 않는다. 예컨대, 소정 수는 전체 데이터 비트 수의 절반이 될 수 있다. 따라서, 알고리즘에 따라, 데이터 비트를 반전시킬 것인지 아니면 반전시키지 않을 것인지의 여부가 판단되어, DBI 비트가 해당상태 (구현에 따라 하이 또는 로우)로 설정되고, 인코딩 데이터 비트 및 DBI 비트가 병렬 데이터 버스의 전송채널을 통해 구동된다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트를 복원하는데 사용된다.
최소 영 알고리즘의 변형은 "최소 일(1)(minimum ones)" 알고리즘으로 지칭된다. 이 최소 일(1) 알고리즘은 병렬 데이터 버스를 따라 전송되는 데이터 비트의 이진 일(binary ones)의 개수를 감소시킨다. 최소 일 알고리즘은, 소정 수 이상의 데이터 비트가 이진 일인 경우, 데이터 비트를 반전시킨다. 만약, 소정 수 미만의 데이터 비트가 이진 일인 경우, 데이터 비트는 반전되지 않는다. 예컨대, 소정 수는 전체 데이터 비트 수의 절반일 수 있다. 따라서, 알고리즘에 따라, 데이터 비트를 반전시킬 것인지 아니면 반전시키지 않을 것인지의 여부가 판단되어, DBI 비트가 해당 상태(구현에 따라 하이 또는 로우)로 설정되고, 인코딩 데이터 비트 및 DBI 비트가 병렬 데이터 버스의 전송채널에 따라 구동된다. DBI 비트는 수신 시스템에서 사용하기 전에 원래의 데이터 비트를 복원하는데 사용된다.
도 1은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(100)의 블록도이다. 제1 집적회로 디바이스(110)는 데이터 비트를 발생시켜 병렬 데이터 버스(120)를 통해 제2 집적회로 디바이스(130)에 전송한다. 데이터 버스(120)는 양방향 버스일 수도 있는데, 이 경우, 제2 집적회로 디바이스(130)는 데이터 비트를 발생시켜 데이터 버스(120)를 통해 제1 집적회로 디바이스(110)에 전송할 수 있다. 데이터 버스(120)는 채널이라 불리는 대략 병렬인 도전성 트레이스 또는 라인(conductive traces or lines)을 포함하며, 이들 채널은 그 각각의 단부에서 디바이스(110, 130)의 각가의 핀에 결합된다. 데이터 비트는 일(1) 및 영(0)을 포함하는 이진 데이터 비트이다. 1은 한정된 시간 동안에 고전압 신호에 의해 전송될 수 있는 반면, 0은 한정된 시간 동안에 저전압 신호에 의해 전송될 수 있다. 일부 실시예에서, 1 및 0을 나타내는 전압 레벨은 역전된다. 데이터 버스(120)는 임의 개수의 채널 또는 라인을 구비할 수 있고, 그 개수는 2개부터 디바이스(110,130) 사이에서 물리적으로 적절할 수까지이다. 데이터 버스(120)는 4, 8, 16, 32, 64 또는 72개의 채널 또는 라인을 포함할 수 있고, 데이터 버스(120)는 제어 신호를 데이터 비트와 병렬로 전송하기 위한 추가의 채널을 포함할 수도 있다. 예컨대, 데이터 버스(120)는 총 80개의 채널에 대해 72개의 데이터 채널과 8개의 제어 채널을 포함할 수 있다. 데이터 버스(120)는 논리적으로 바이트-와이드 레인(byte-wide lanes)으로 분할될 수도 있고, 비관련 데이터는 인접 레인을 통해 전송될 수도 있다.
도 2는 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(200)의 블록도이다. 메모리 뱅크는 버스 상에서 전송될 데이터 비트를 포함하는 복수의 동적 랜덤 액세스 메모리(DRAM) 디바이스(210)를 포함하는 DRAM 디바이스 어레이를 포함한다. 제어 및 전송 회로(220)는 DRAM 디바이스(210)로부터 데이터 비트를 수신하도록 결합된다. 제어 및 전송 회로(220)는 DBI 회로(224)를 포함한다. 이 DBI 회로(224)는 복수의 도전성 라인 또는 채널(230) 및 이하에서 기술되는 바와 같이 DBI 비트를 운반하기 위한 DBI 도전성 라인 또는 채널(240)을 포함하는 데이터 버스에 결합된다. 채널(230) 및 DBI 채널(240)은 데이터 비트를 수신기 디바이스(250), 특히 이 수신기 디바이스(250) 내의 수신기 회로(254)에 전달하도록 결합된다. 수신기 디바이스(250)는 DBI 채널(240)로부터의 DBI 비트를 이용하여 제어 및 전송 회로(220)에 의해 반전된 데이터 비트를 복원한다. 채널(230)은 예컨대, 4, 8 또는 16개의 채널과 같이 임의의 개수의 채널을 포함하거나, DBI 채널(240)이 ISI, 누화 및 SSN을 충분히 감소시키는 임의의 다른 개수의 채널을 구비할 수 있다. 제어 및 전송 회로(220)와 수신기 디바이스(250) 사이에 결합된 DBI 채널을 포함하는 더 많은 채널이 있을 수 있다. DRAM 디바이스(210), 제어 및 전송 회로(220), 및 수신기 디바이스(250)는 집적회로이다. DBI 회로(224)와 수신기 회로(254) 및 관련 동작이 이하에서 상세히 설명될 것이다.
도 3은 본 발명의 실시예에 따른 데이터 전송을 갖는 시스템(300)의 블록도이다. 메모리 뱅크는 데이터 버스 상에서 전송될 데이터 비트를 포함하는 복수의 DRAM 디바이스(310)를 포함하는 DRAM 디바이스 어레이를 포함한다. 제어 및 전송 회로(320)는 DRAM 디바이스(310)로부터 데이터 비트를 수신하도록 결합된다. 제어 및 전송 회로(320)는 DBI 회로(324)를 구비하고 있다. 이 DBI 회로(324)는 8개의 다수의 도전성 라인 또는 채널(330) 및 DBI 비트를 운반하기 위한 DBI 도전성 라인 또는 채널(340)을 포함하는 데이터 버스에 결합된다. 시스템(300)은 도 2에 도시된 시스템(200)과 유사하고 D0-D7로 각각 식별된 8개의 채널(330)이 존재한다는 점에서 보다 구체적이다. 채널(330) 및 DBI 채널(340)은 데이터 비트를 수신기 디바이스(350), 특히 이 수신기 디바이스(350) 내의 수신기 회로(354)에 전달하도록 결합된다. 수신기 디바이스(350)는 DBI 채널(340)로부터의 DBI 비트를 이용하여 제어 및 전송 회로(320)에 의해 반전된 데이터 비트를 복원한다. 제어 및 전송 회로(320)와 수신기 디바이스(350) 사이에 결합된 DBI 채널을 포함하는 더 많은 채널이 있을 수 있다. DRAM 디바이스(310), 제어 및 전송 회로(320), 및 수신기 디바이스(350)는 집적회로이다. DBI 회로(324)와 수신기 회로(354) 및 관련 동작이 이하에서 상세히 설명될 것이다.
일부 실시예에서, 도 2의 시스템(200) 또는 도 3의 시스템(300)의 메모리 뱅크는 도시된 것보다 많거나 적은 수의 DRAM 디바이스(210 또는 310)를 구비한다. 일부 실시예에서, 메모리 뱅크는 오직 단일의 DRAM 디바이스를 포함한다. 일부 실시예에서, 메모리 뱅크는 하나 이상의 정적 랜덤 액세스 메모리(SRAM) 디바이스 또는 플래쉬 메모리 디바이스 또는 다른 타입의 메모리 디바이스를 구비할 수도 있다. 일부 실시예에서, 메모리 뱅크는 SRAM만의 디바이스 또는 플래쉬 메모리만의 디바이스를 구비하거나 DRAM 디바이스, SRAM 디바이스, 플래쉬 메모리 디바이스 및 기타 다른 메모리 디바이스의 다양한 조합을 구비한다.
도 4는 본 발명의 실시예에 따른 DBI 회로(400)의 블록도이다. DBI 회로(400)는 DBI 알고리즘을 선택한 다음, 선택된 DBI 알고리즘에 따라 원래의 데이터 비트를 인코딩한다. 결과적인 인코딩된 데이터 비트는 라인 그룹 상에서 발생된다. DBI 회로(400)는 도 2에 도시된 제어 및 전송 회로(220)의 DBI 회로(224) 또는 도 3에 도시된 제어 및 전송 회로(320)의 DBI 회로(324)로서 도시된다.
원래의 데이터 비트 블록은 멀티플렉서(404)의 제1 입력, 배타적-OR(XOR) 논리 게이트(406)의 제1 입력, 및 반전 회로(410)에 결합되는 라인 그룹(402) 상에서 수신된다. 반전 회로(410)는 라인들(402)로부터 원래의 데이터 비트를 수신하고, 라인 그룹(412) 상에 인코딩된 데이터 비트를 발생시킨다. 만약, 원래의 데이터 비트가 반전 회로(410)에 의해 반전되지 않는다면, 라인(412) 상의 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 반전될지 여부를 나타내기 위해 반전 회로(410)에 결합된 라인(424) 상에서 신호를 발생시킨다.
XOR 논리 게이트(406)의 제2 입력은 라인(412) 상의 인코딩된 데이터 비트를 수신하기 위해 결합된다. XOR 논리 게이트(406)는 라인(402) 상의 원래의 데이터 비트와 라인(412) 상의 인코딩된 데이터 비트를 비교하여 라인 그룹(430) 상에 XOR 데이터 비트를 발생시키도록 구성된다. 만약, 원래의 데이터 비트와 인코딩된 데이터 비트가 대응하는 각각의 라인(402 및 412) 상에서 상이하다면, XOR 논리 게이트(406)는 각각의 라인(430) 상에 이진 일(1)을 발생시킨다. 만약, 원래의 데이터 비트와 인코딩된 데이터 비트가 대응하는 각각의 라인(402 및 412) 상에서 동일하다면, XOR 논리 게이트(406)는 각각의 라인(430) 상에 이진 영(0)을 발생시킨다.
라인(430)은 멀티플렉서(404)의 제2 입력에 결합되고, 이 멀티플렉서(404)는 제어회로(434)로부터 결합된 라인(436) 상의 제어 신호에 응답하여 라인(402)으로부터의 원래의 데이터 비트 또는 라인(430)으로부터의 XOR 데이터 비트를 라인 그룹(432) 및 다수 검출 회로(420)에 결합한다. 제어 회로(434)는 라인(436) 상의 제어 신호로 DBI 회로(400)가 최소 천이 알고리즘, 즉, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘을 수행할 것인지 여부를 결정한다. 만약, 라인(430) 상의 XOR 데이터 비트가 다수 검출 회로(420)에 결합되면, 최소 천이 알고리즘이 구현된다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수 검출 회로(420)에 결합되면, 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘이 수행된다.
다수 검출 회로(420)는 라인(430) 상의 XOR 데이터 비트가, 라인(412) 상의 다수의 출력신호가 다음번 클록 사이클에서 상태를 변경할 것임을 나타내는 다수의 이진 일(1)을 포함하는지의 여부를 판단하여 최소 천이 알고리즘을 구현한다. 만약, 라인(430) 상의 XOR 데이터 비트가 다수의 이진 일(1)을 포함하면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 라인(412) 상에 인코딩 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이(high) DBI 비트를 발생시킨다. 만약, 라인(430) 상의 XOR 데이터 비트가 라인(412) 상의 다수 미만의 출력신호가 다음번 클록 사이클에서 상태를 변경할 것임을 나타내는 다수의 이진 영(0)을 포함하면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우(low) DBI 비트를 발생시킨다.
다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있는지의 여부를 판단하여 최소 영(0) 알고리즘을 구현한다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있다면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 후속 클록 사이클에서 라인(412) 상에 인코딩된 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이 DBI 비트를 발생시킨다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있다면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우 DBI 비트를 발생시킨다.
다수 검출 회로(420)는 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있는지의 여부를 판단함으로써 최소 일(1) 알고리즘을 구현한다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 일(1)을 포함하고 있다면, 다수 검출 회로(420)는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시켜 후속 클록 사이클에서 라인(412) 상에 인코딩된 데이터 비트를 발생시키도록 명령하기 위한 신호를 라인(424) 상에 발생시키고, 라인(412) 상의 인코딩된 데이터 비트가 반전되는 것을 나타내기 위해 DBI 채널(440) 상에 하이 DBI 비트를 발생시킨다. 만약, 라인(402) 상의 원래의 데이터 비트가 다수의 이진 영(0)을 포함하고 있다면, 다수 검출 회로(420)로부터의 라인(424) 상의 신호는 반전 회로(410)로 하여금 라인(402) 상의 원래의 데이터 비트를 반전시키도록 명령하지 않으며, 후속 클록 사이클에서 라인(412) 상에 발생된 인코딩된 데이터 비트는 라인(402) 상의 원래의 데이터 비트와 동일하다. 이 경우, 다수 검출 회로(420)는 라인(412) 상의 인코딩된 데이터 비트가 반전되지 않음을 나타내기 위해 DBI 채널(440) 상에 로우 DBI 비트를 발생시킨다.
다수 검출 회로(420)는 다수의 이진 일(1)을 검출하여 최소 일(1) 알고리즘을 구현하거나, 다수의 이진 영(0)을 검출하여 최소 영(0) 알고리즘을 수행하도록 구성될 수 있다. 다수 검출 회로(420)가 다수의 이진 일(1) 및 이진 영(0) 양쪽을 검출하여 본 발명의 실시예에 따른 최소 일(1) 및 최소 영(0) 알고리즘 양쪽을 수행할 수 있도록 부가적인 제어 회로(도시생략)가 추가될 수 있다. DBI 비트의 전압 레벨은 역전될 수 있고 수신기 회로의 적절한 논리를 갖는 동일한 정보를 전달하여 DBI 비트를 해석한다.
도 5는 본 발명의 실시예에 따른 수신기 회로(500)의 블록도이다. 수신기 회로(500)는 도 2에 도시된 수신기 디바이스(250)의 수신기 회로(254) 또는 도 3에 도시된 수신기 디바이스(350)의 수신기 회로(354)로서 도시된다. 수신기 회로(254) 및 수신기 회로(354)는 본 발명의 실시예에 따라 도 5에 도시된 것보다 많은 채널을 수신하기 위해 부가적인 구성요소를 구비한다. 수신기 회로(500)는 8개의 XOR 논리 게이트(510)를 구비하는데, 각각의 논리 게이트는 병렬 데이터 버스에서 8개의 채널 D0-D7의 각각에 대응한다. 각각의 채널 D0-D7은 각각의 XOR 논리 게이트(510)의 제1 입력에 결합되고, 각 XOR 논리 게이트(510)의 제2 입력은 DBI 비트가 채널 D0-D7 상에서 데이터 비트와 병렬로 전송되는 DBI 도전성 라인 또는 채널(515)에 결합된다. 만약, 채널 D0-D7 상에서 전송된 데이터 비트가 전송 전에 원래의 데이터로부터 반전되었다면, DBI 비트는 이진 일(1)이고, 채널 D0-D7 상의 데이터 비트는 각각의 XOR 논리 게이트(510)에 의해 반전되어 XOR 논리 게이트(510)의 출력 상에 원래의 데이터 비트를 발생시킨다. XOR 논리 게이트(510)의 출력은 데이터 레지스터(520)의 각각의 저장장소 R0-R7에 결합되어 수신기 디바이스(250 및 350)와 같은 수신기 디바이스에 의해 사용될 원래의 데이터 비트를 저장한다. 만약, 채널 D0-D7 상에서 전송된 데이터 비트가 전송 전에 원래의 데이터 비트로부터 반전되지 않았다면, DBI 비트는 이진 영(0)이고, 채널 D0-D7 상의 데이터 비트는 각각의 XOR 논리 게이트(510)에 의해 변경되지 않고, XOR 논리 게이트(510)의 출력 및 데이터 레지스터(520)의 각각의 저장장소 R0-R7로 전달어 수신기 디바이스(250 및 350)와 같은 수신기 디바이스에 의해 사용될 원래의 데이터 비트를 저장한다.
도 6은 본 발명의 실시예에 따른 몇가지 방법(600)의 플로우차트이다. 방법(600)은 블록(610)에서 시작한다. 블록(620)에서, 원래의 데이터 비트 블록이 수신된다. 블록(630)에서, 원래의 데이터 비트 블록은 데이터 비트의 N개의 서브셋(subsets)으로 분할되고, 여기서 N은 정수이다. 블록(640)에서, 데이터 비트의 제1 서브셋은 DBI 비트를 갖는 최소 영(0) 알고리즘에 따라 인코딩되고, 데이터 비트의 인코딩된 제1 서브셋 및 DBI 비트는 복수의 병렬 라인 상에서 전송된다. 블록(650)에서, 카운터는 2로 설정된다. 블록(660)에서, 데이터 비트의 후속하는 서브셋은 DBI 비트를 갖는 최소 천이 알고리즘에 따라 인코딩되고, 후속하는 인코딩된 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 블록(670)에서, 방법(600)은 카운터가 정수 N과 같은지의 여부를 판단한다. 만약, 블록(670)에서, 카운터가 정수 N과 같으면, 방법(600)은 블록(674)으로 진행하고, 여기에서 방법(600)은 전송할 데이터 비트가 더 있는지의 여부를 판단한다. 만약, 전송할 데이터 비트가 더 있다면, 방법(600)은 블록(620)으로 복귀한다. 만약, 전송할 데이터 비트가 더 이상 없으면, 방법(600)은 블록(680)에서 종료된다. 만약, 블록(670)에서, 카운터가 정수 N이 아니면, 방법(600)은 블록(690)으로 진행하여 정수 1이 카운터에 가산되고, 방법(600)은 블록(660)으로 복귀하여 후속하는 데이터 비트의 서브셋이 DBI 비트를 갖는 최소 천이 알고리즘에 따라 인코딩되며, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다.
도 7은 본 발명의 실시예에 따른 몇 가지 방법(700)의 플로우차트이다. 방법(700)은 블록(710)에서 시작한다. 블록(720)에서, 원래의 데이터 비트 블록이 수신된다. 블록(730)에서, 원래의 데이터 비트 볼록은 데이터 비트의 N개의 서브셋으로 분할되고, 여기서 N은 정수이다. 블록(740)에서, 데이터 비트의 제1 서브셋은 DBI 비트를 갖는 최소 일(1) 알고리즘에 의해 인코딩되고, 인코딩된 데이터 비트의 제1 서브셋 및 DBI 비트는 복수의 병렬 라인 상에서 전송된다. 블록(750)에서, 카운터는 2로 설정된다. 블록(760)에서, 후속하는 데이터 비트의 서브셋은 DBI 비트를 갖는 최소 천이 알고리즘에 의해 인코딩되고, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다. 블록(770)에서, 방법(700)은 카운터가 정수 N과 같은지의 여부를 판단한다. 만약, 블록(770)에서, 카운터가 정수 N과 같으면, 방법(700)은 블록(774)으로 진행하고, 여기에서 방법(700)은 전송할 데이터 비트가 더 있는지의 여부를 판단한다. 만약, 전송할 데이터 비트가 더 있다면, 방법(700)은 블록(720)으로 복귀한다. 만약, 전송할 데이터 비트가 더 이상 없으면, 방법(700)은 블록(780)에서 종료된다. 만약, 블록(770)에서, 카운터가 정수 N이 아니면, 방법(700)은 블록(790)으로 진행하여 정수 1이 카운터에 가산되고, 방법(700)은 블록(760)으로 복귀하여 후속하는 데이터 비트의 서브셋이 DBI 비트를 갖는 최소 천이 알고리즘에 의해 인코딩되며, 인코딩된 후속하는 데이터 비트의 서브셋 및 DBI 비트는 복수의 병렬라인 상에서 전송된다.
도 8은 본 발명의 실시예에 따른 시스템(860)의 블록도이다. 일부 실시예에서, 시스템(860)은 버스(873)를 통해 디스플레이(868) 및/또는 무선 송수신기(872)에 결합되는 프로세서(864)를 구비할 수도 있다. 디스플레이(868)는 무선 송수신기(872)에 의해 수신된 데이터를 표시하는데 사용될 수 있다. 일부 실시예에서, 시스템(860)은 복수의 DRAM 디바이스를 구비하는 DRAM 메모리 디바이스 어레이(874) 및/또는 복수의 플래쉬 메모리 디바이스를 구비하는 플래쉬 메모리 디바이스 어레이(875)와 같은 메모리 디바이스를 구비할 수 있다. DRAM 메모리 디바이스 어레이(874) 및/또는 플래쉬 메모리 디바이스 어레이(875)는 본 명세서에 기술된 본 발명의 실시예에 따라 버스(877)를 통해 제어 및 전송회로(876)와 데이터 비트를 교환하도록 결합된다. 프로세서(864)는 본 명세서에 기술된 본 발명의 실시예에 따라 버스(878)를 통해 제어 및 전송회로(876)와 데이터 비트를 교환하도록 결합된다. DRAM 메모리 디바이스 어레이(874)의 DRAM 디바이스는 동기식 DRAM(SDRAM) 장치일 수도 있다.
프로세서(864)는 도 2 및 도 3에 각각 도시된 수신기 디바이스(250 또는 350)의 기능을 수행하고, 본 발명의 실시예에 따라 도 5에 도시된 수신기 회로(500)를 구비할 수도 있다. 제어 및 전송회로(876)는 본 발명의 실시예에 따라 도 4에 도시된 DBI 회로(400)와 같은 DBI 회로를 구비할 수도 있다. 제어 및 전송회로(876)는 본 발명의 실시예에 따라 도 2에 도시된 제어 및 전송회로(220) 또는 도 3에 도시된 제어 및 전송회로(320)일 수도 있다.
일부 실시예에서, 시스템(860)은 버스(873)를 통해 프로세서(864)에 결합되는, 렌즈(879) 및 촬상면(880)을 구비한 카메라를 포함할 수도 있다. 촬상면(880)은 렌즈(879)에 의해 포획된 빛을 수신하는데 사용될 수 있다.
다양한 변형예가 가능하다. 예컨대, 일부 실시예에서, 시스템(860)은 무선 송수신기(872)의 피니온(pinion)을 형성하는 휴대폰 수신기(882)를 구비할 수도 있다. 휴대폰 수신기(882)는 프로세서(864)에 의해 처리되어 디스플레이(868) 상에 표시될 데이터를 수신할 수도 있다. 일부 실시예에서, 시스템(860)은 버스(887)를 통해 프로세서(864)에 결합되는, 메모리 디바이스(885)를 구비한 오디오, 비디오 또는 멀티미디어 플레이어(884) 및 미디어 재생 제어부 세트(886)를 구비할 수 있다. 프로세서(864)는 버스(895)를 통해 오디오 장치(892) 및/또는 모뎀(894)과 데이터 비트를 교환하도록 결합될 수 있다.
일부 실시예에서, 프로세서(864)는 버스(898)를 통해 제2 프로세서(896)와 데이터 비트를 교환하도록 결합된다. 프로세서(864) 및 제2 프로세서(896)는 모두 본 명세서에 기술된 본 발명의 실시예에 따라 데이터 비트를 교환하도록 본 명세서에 도시되고 기술된 회로 및 디바이스와 같은 회로 및 디바이스를 구비할 수 있다.
본 명세서에 기술된 본 발명의 실시예에 따르면, 시스템(860)의 전자부품의 일부는 시스템(860)의 다른 부품에 데이터를 전송할 수도 있다.
본 명세서에 기술된 임의의 회로 또는 시스템은 모듈로서 지칭될 수 있다. 모듈은 본 발명의 실시예들에 따라 회로 및/또는 펌웨어를 포함할 수 있다. 본 명세서에 기술된 라인 그룹 중 일부는 대략 병렬인 도전성 트레이스 또는 라인이다.
방법(600 및 700)의 각각의 동작은 도시된 순서로 또는 임의의 특정 순서로 수행될 필요는 없다. 일부 동작은 반복 수행될 수도 있고, 다른 동작은 한 번만 발생될 수도 있다. 본 발명의 실시예는 도 6 및 도 7에 도시된 것보다 적거나 많은 동작을 가질 수도 있다.
본 명세서에 기술된 본 발명의 실시예의 구현을 통해, 제1 DBI 알고리즘에 따라 제1 사이클 동안 병렬 채널 상에서 전송되는 데이터 비트를 인코딩하고 제2 DBI 알고리즘에 따라 제2 사이클 동안 병렬 채널 상에서 전송되는 데이터 비트를 인코딩함으로써 ISI, 누화 및 SSN을 감소시키고 전력소모를 개선시킬 수 있다. 본 발명의 실시예에 따르면, 패킷의 데이터 비트 중 제1 바이트는 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 인코딩되어 각 패킷의 시작부의 데이터 비트를 로우 파워 상태로 리셋한다. 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따른 인코딩은 이미 전송된 데이터 비트의 상태에 대한 기억을 필요로 하지 않는다. ISI, 누화 및 SSN을 감소시키기 위해 저전력 동작을 유지하면서, 패킷의 제1 바이트에 후속하는 데이터 비트가 최소 천이 알고리즘에 의해 인코딩되어 천이 수를 줄일 수 있다. 전송된 데이터 비트의 이전 상태가 항상 알려져 있는 애플리케이션에서도, 본 명세서에 기술된 본 발명의 실시예는 여전히 시스템의 주기적인 리셋팅을 저전력 상태로 제공한다.
전술한 상세한 설명 및 도면은 일부 실시예를 예시함으로써 당업자가 본 발명의 실시예를 실시할 수 있도록 해 준다. 그외의 실시예는 구조적, 논리적, 전기적, 프로세스, 및 다른 변경예를 포함할 수도 있다. 도면에서, 유사한 특징부 또는 유사한 참조부호는 여러 도면을 통해 실제로 유사한 특징을 기술하고 있다. 예시들은 단지 가능한 변경예를 타입화(typify)한다. 일부 실시예들의 부분 및 특징은 다른 실시예들의 부분 및 특징에 포함되거나 또는 이들로 대체될 수 있다. 많은 다른 실시예들은 전술한 내용을 읽고 이해할 때 당업자에게 명백해질 것이다. 따라서, 본 발명의 실시예의 범위는 첨부된 특허청구에 부여된 전 범위의 균등물과 함께 첨부된 특허청구에 의해 결정된다.
독자가 기술적 개시내용의 특징을 신속하게 확인할 수 있도록 하는 요약서를 규정하는 37 C.F.R §1.72(b)에 부합하도록 요약서가 제공된다. 요약서는 특허청구의 범위의 범주 또는 의미를 해석하거나 제한하는데 사용되지 않는다는 이해와 함께 제출된다.

Claims (45)

  1. 복수의 사이클에 걸쳐 병렬 채널들 상에서 데이터 비트들의 그룹을 전송하는 단계 - 상기 데이터 비트들의 그룹의 서브셋(subset)은 상기 복수의 사이클의 각 사이클에서 상기 채널들 상에서 전송됨 -;
    제1 데이터 버스 반전(DBI) 알고리즘에 따라 상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계; 및
    제2 DBI 알고리즘에 따라 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계를 포함하고,
    상기 데이터 비트들의 그룹을 전송하는 단계는 다수의 사이클에서 상기 데이터 비트들을 전송하는 단계를 포함하며,
    상기 데이터 비트들의 그룹의 제1 서브셋을 인코딩하는 단계는, 상기 다수의 사이클 중 하나의 사이클 동안 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 상기 제1 서브셋 내의 상기 데이터 비트들을 인코딩하는 단계를 포함하고,
    상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는, 상기 하나의 사이클 이외의 사이클들 동안 최소 천이 알고리즘에 따라 상기 제2 서브셋 내의 상기 데이터 비트들을 인코딩하는 단계를 포함하는 데이터 인코딩 방법.
  2. 삭제
  3. 제1항에 있어서,
    제1 DBI 알고리즘에 따라 상기 데이터 비트들의 그룹의 상기 제1 서브셋을 인코딩하는 단계는,
    최소 영(0) 알고리즘에 따라 인코딩하는 경우, 제1 수 이상의 데이터 비트가 이진 영(0)일 때 상기 제1 서브셋의 상기 데이터 비트들을 반전시키고, 상기 제1 수 미만의 데이터 비트가 이진 영(0)일 때 상기 데이터 비트들을 반전시키지 않는 단계; 또는
    최소 일(1) 알고리즘에 따라 인코딩하는 경우, 제2 수 이상의 데이터 비트가 이진 일(1)일 때 상기 제1 서브셋의 상기 데이터 비트들을 반전시키고, 상기 제2 수 미만의 데이터 비트가 이진 일(1)일 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하고,
    제2 DBI 알고리즘에 따라 상기 데이터 비트들의 그룹의 제2 서브셋을 인코딩하는 단계는,
    상기 제2 서브셋 내의 제3 수 이상의 데이터 비트가 이전 사이클(preceding cycle)에서 전송된 대응하는 데이터 비트들과는 다른 이진 상태를 가질 때 상기 제2 서브셋의 상기 데이터 비트들을 반전시키는 단계; 및
    상기 제2 서브셋 내의 상기 제3 수 미만의 데이터 비트가 상기 이전 사이클에서 전송된 대응하는 데이터 비트들과는 다른 이진 상태를 가질 때 상기 제2 서브셋의 상기 데이터 비트들을 반전시키지 않는 단계를 포함하는 데이터 인코딩 방법.
  4. 제3항에 있어서,
    상기 제1 수의 데이터 비트는 상기 데이터 비트들의 절반이고;
    상기 제2 수의 데이터 비트는 상기 데이터 비트들의 절반이고;
    상기 제3 수의 데이터 비트는 상기 데이터 비트들의 절반인 데이터 인코딩 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 데이터 비트들의 그룹을 전송하는 단계는, 다수의 사이클에 걸쳐 동적 랜덤 액세스 메모리(DRAM) 디바이스로 또는 그로부터 다수의 비트를 전송하는 단계를 포함하는 데이터 인코딩 방법.
  8. 제1항에 있어서,
    상기 복수의 사이클의 각각에 대해 상기 제1 DBI 알고리즘 또는 상기 제2 DBI 알고리즘에 의해 결정된 사이클에서 전송되는 상기 데이터 비트들의 상태에 적어도 부분적으로 기초한 값을 갖는 DBI 비트를 발생시키는 단계;
    상기 채널들 상에서 전송되는 상기 데이터 비트들의 그룹의 각 서브셋 및 상기 DBI 비트를 수신기에서 수신하는 단계; 및
    상기 DBI 비트의 상태에 적어도 부분적으로 기초하여 상기 채널들로부터 수신된 상기 데이터 비트들을 반전시키거나 또는 반전시키지 않는 단계
    를 더 포함하는 데이터 인코딩 방법.
  9. 복수의 사이클에 걸쳐 병렬 채널들 상에서 데이터 비트들의 그룹을 전송하는 단계 - 상기 데이터 비트들의 그룹의 서브셋은 상기 복수의 사이클의 각 사이클에서 상기 병렬 채널들 상에서 전송됨 -;
    최소 천이 알고리즘에 따라, 복수의 사이클 동안 전송될 상기 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계; 및
    최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송될 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계를 포함하고,
    최소 천이 알고리즘에 따라 상기 복수의 사이클 동안 전송될 상기 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계는, 상기 복수의 사이클 중 매 N 사이클의 N-1 사이클 동안 데이터 비트들을 상기 최소 천이 알고리즘에 따라 인코딩하는 단계를 포함하며;
    최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송될 상기 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계는, 매 N번째 사이클 동안 상기 데이터 비트들을 상기 최소 영(0) 알고리즘 또는 상기 최소 일(1) 알고리즘에 따라 인코딩하는 단계를 포함하는 데이터 인코딩 방법.
  10. 제9항에 있어서,
    최소 천이 알고리즘에 따라, 복수의 사이클 동안 전송된 상기 데이터 비트들의 그룹의 복수의 서브셋을 인코딩하는 단계는, 각 서브셋에 대해,
    상기 사이클에서 제1 수 이상의 데이터 비트가 이전 사이클에서 전송된 대응하는 데이터 비트들과 다른 이진 상태를 가질 때 상기 데이터 비트들을 반전시키는 단계; 및
    상기 사이클에서 상기 제1 수 미만의 데이터 비트가 상기 이전 사이클에서 전송된 대응하는 데이터 비트들과 다른 이진 상태를 가질 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하고,
    최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라, 상기 사이클들 중 선택된 사이클들 동안 전송되는 데이터 비트들의 그룹의 서브셋들 중 선택된 서브셋들을 인코딩하는 단계는, 각각의 선택된 서브셋의 데이터 비트들에 대해,
    최소 영(0) 알고리즘에 따라 인코딩하는 경우, 제2 수 이상의 데이터 비트가 이진 영(0)일 때 상기 선택된 서브셋의 상기 데이터 비트들을 반전시키고, 상기 제2 수 미만의 데이터 비트가 이진 영(0)일 때 상기 데이터 비트들을 반전시키지 않는 단계; 또는
    최소 일(1) 알고리즘에 따라 인코딩하는 경우, 제3 수 이상의 데이터 비트가 이진 일(1)일 때 상기 선택된 서브셋의 상기 데이터 비트들을 반전시키고, 상기 제3 수 미만의 데이터 비트가 이진 일(1)일 때 상기 데이터 비트들을 반전시키지 않는 단계를 포함하는 데이터 인코딩 방법.
  11. 제10항에 있어서,
    상기 제1 수의 데이터 비트는 상기 데이터 비트들의 절반이고;
    상기 제2 수의 데이터 비트는 상기 데이터 비트들의 절반이고;
    상기 제3 수의 데이터 비트는 상기 데이터 비트들의 절반인 데이터 인코딩 방법.
  12. 삭제
  13. 삭제
  14. 제9항에 있어서,
    상기 복수의 사이클의 각각에 대해 상기 최소 천이 알고리즘 또는 상기 최소 영(0) 알고리즘 또는 상기 최소 일(1) 알고리즘에 의해 결정된 사이클에서 전송되는 상기 데이터 비트들의 상태에 적어도 부분적으로 기초한 값을 갖는 DBI 비트를 발생시키는 단계;
    상기 DBI 비트를 상기 병렬 채널들로부터 분리된 채널 상에서 전송하는 단계;
    상기 병렬 채널들 상에서 전송되는 상기 데이터 비트들의 그룹의 각 서브셋 및 상기 DBI 비트를 수신기에서 수신하는 단계; 및
    상기 데이터 비트들의 그룹을 복원하기 위해 상기 DBI 비트의 상태에 적어도 부분적으로 기초하여 상기 수신기에서 상기 병렬 채널들로부터 수신된 상기 데이터 비트들을 반전시키거나 또는 반전시키지 않는 단계
    를 더 포함하는 데이터 인코딩 방법.
  15. 병렬 채널들 상에서 전송될 병렬의 원래의 데이터 비트들을 수신하는 병렬 입력들;
    상기 병렬 입력들에 결합되고 복수의 DBI 알고리즘 중 선택된 하나의 알고리즘에 따라 상기 원래의 데이터 비트들을 인코딩하도록 구성되는 DBI 회로; 및
    상기 DBI 회로가 상기 복수의 DBI 알고리즘 중 어느 알고리즘을 구현해야 하는지를 결정하고, 제어 신호를 통해 상기 DBI 회로에 그 결정을 지시하기 위한 제어 모듈을 포함하고,
    상기 제어 모듈은 원래의 데이터 비트들의 적어도 하나의 사이클에 대해 제1 DBI 알고리즘을 구현하고, 상기 원래의 데이터 비트들의 적어도 하나의 다른 사이클에 대해 제2 DBI 알고리즘을 구현하도록 구성되며,
    상기 DBI 회로는,
    상기 원래의 데이터 비트들이 상기 병렬 채널들 상에서 전송되기 전에 상기 DBI 알고리즘들 중 하나의 알고리즘에 따라 상기 원래의 데이터 비트들을 반전시킬지 아닐지의 여부를 결정하도록 구성되는 제1 모듈; 및
    상기 제1 모듈의 결정에 응답하여 상기 원래의 데이터 비트들을 반전시키거나 또는 반전시키지 않도록 구성되고, 상기 원래의 데이터 비트들로부터 반전되거나 또는 반전되지 않은 데이터 비트들을 상기 병렬 채널들에 결합하도록 구성되는 제2 모듈을 포함하고,
    상기 제2 모듈은 상기 원래의 데이터 비트들을 수신하도록 결합되고, 상기 제1 모듈로부터의 제어 신호를 수신하도록 결합되며, 상기 제2 모듈은 상기 원래의 데이터 비트들을 상기 병렬 채널들에 결합하거나 다수 검출 회로로부터의 제어 신호에 따라 상기 원래의 데이터 비트들을 반전시키고 그 반전된 데이터 비트들을 상기 병렬 채널들에 결합하도록 구성되며;
    상기 제1 모듈은,
    상기 원래의 데이터 비트들을 수신하도록 결합되는 제1 입력 및 상기 병렬 채널들에 결합되어 이전 사이클에서 상기 병렬 채널들 상에서 전송된 데이터 비트들을 수신하는 제2 입력을 구비하고, 상기 원래의 데이터 비트들을 상기 이전 사이클에서 전송된 데이터 비트들과 비교하여, 상기 원래의 데이터 비트들이 상기 병렬 채널들 상에서 전송될 때 발생할 다수의 신호 천이를 나타내는 출력 비트들을 발생시키는 배타적-OR 논리 게이트; 및
    상기 원래의 데이터 비트들을 수신하도록 결합되는 제1 입력, 상기 배타적-OR 논리 게이트의 출력 비트들을 수신하도록 결합되는 제2 입력, 및 상기 제어 신호를 수신하도록 결합되는 제어 입력을 구비하는 멀티플렉서 회로를 포함하고,
    상기 멀티플렉서 회로는,
    상기 제어 신호가 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘을 선택하면 상기 원래의 데이터 비트들을 다수 검출 회로에 결합하고,
    상기 제어 신호가 최소 천이 알고리즘을 선택하면 상기 배타적-OR 논리 게이트의 출력 비트들을 상기 다수 검출 회로에 결합하도록 구성되며;
    상기 다수 검출 회로는 상기 원래의 데이터 비트들 또는 상기 배타적-OR 논리 게이트의 출력 비트들 중 어느 하나에서 이진 일(1) 또는 이진 영(0) 중 다수를 검출하고, 이진 일(1) 또는 이진 영(0) 중 검출된 다수에 기초하여 제3 모듈에 결합되는 상기 제어 신호를 발생시키도록 구성되는 데이터 인코딩 장치.
  16. 제15항에 있어서, 상기 DBI 회로는 최소 천이 알고리즘, 최소 영(0) 알고리즘 및 최소 일(1) 알고리즘 중 적어도 하나에 따라 상기 원래의 데이터 비트들을 인코딩하도록 구성되는 데이터 인코딩 장치.
  17. 삭제
  18. 제15항에 있어서, 상기 제1 모듈은 상기 제1 모듈의 결정에 응답하여 DBI 비트를 발생시켜, 상기 병렬 채널들 상에서 전송되는 데이터 비트들의 상태를 나타내고, 상기 병렬 채널들 중 하나의 채널 상에서 상기 DBI 비트를 전송하도록 구성되는 데이터 인코딩 장치.
  19. 삭제
  20. 채널들;
    상기 채널들에 결합되어 상기 채널들로부터 데이터 비트들을 수신하거나 또는 상기 채널들에 상기 데이터 비트들을 전송하는 프로세서; 및
    상기 채널들 상에서 전송될 상기 데이터 비트들을 공급하거나 또는 상기 채널들로부터 상기 데이터 비트들을 수신하기 위해 상기 채널들에 결합되는 메모리 뱅크;
    상기 채널들에 결합되고 복수의 DBI 알고리즘 중 선택된 하나의 알고리즘에 따라 상기 데이터 비트들을 인코딩된 데이터 비트들로 인코딩하고 상기 인코딩된 데이터 비트들을 상기 채널들 상으로 전송하는 DBI 모듈; 및
    상기 DBI 모듈이 상기 복수의 DBI 알고리즘 중 어느 것을 구현해야 하는지를 결정하고 상기 DBI 모듈에 그 결정을 지시하기 위한 제어 모듈
    을 포함하고,
    상기 DBI 모듈은,
    복수의 사이클 중 매 N 사이클의 N-1 사이클 동안 최소 천이 알고리즘에 따라 상기 데이터 비트들을 인코딩하고;
    매 N번째 사이클 동안 최소 영(0) 알고리즘 또는 최소 일(1) 알고리즘에 따라 원래의 데이터 비트들을 인코딩하도록 구성되는 데이터 인코딩 시스템.
  21. 제20항에 있어서, 상기 DBI 모듈은 최소 천이 알고리즘, 최소 영(0) 알고리즘 및 최소 일(1) 알고리즘 중 적어도 하나에 따라 상기 데이터 비트들을 인코딩하도록 구성되는 데이터 인코딩 시스템.
  22. 삭제
  23. 제20항에 있어서,
    상기 DBI 모듈은,
    상기 DBI 알고리즘들 중 하나의 알고리즘에 따라 상기 데이터 비트들을 반전시킬지 반전시키지 않을지의 여부를 결정하고, 상기 채널들 상에서 전송되는 인코딩된 데이터 비트들의 상태를 나타내는 DBI 비트를 생성하도록 구성된 제1 모듈 - 상기 DBI 비트는 상기 채널들 상에서 전송됨 -; 및
    상기 제1 모듈의 결정에 응답하여 상기 데이터 비트들을 반전시키거나 또는 반전시키지 않도록 구성된 제3 모듈
    을 포함하는 데이터 인코딩 시스템.
  24. 제20항에 있어서,
    상기 DBI 모듈은 상기 프로세서 또는 상기 메모리 뱅크 내에 있거나 또는 상기 프로세서와 상기 메모리 뱅크의 양자 내에 있는 데이터 인코딩 시스템.
  25. 채널들 상에서 전송될 원래의 데이터 비트들의 복수의 서브셋을 인코더에서 수신하는 단계;
    인코딩된 서브셋을 형성하기 위해, 상기 인코더에서 상기 서브셋들 중 일부에 제1 데이터 버스 반전 알고리즘만을 적용하고, 상기 인코더에서 상기 서브셋들 중 다른 일부에 제2 데이터 버스 반전 알고리즘만을 적용하는 단계 - 상기 제1 및 제2 데이터 버스 반전 알고리즘은 상이함 - ; 및
    상기 인코딩된 서브셋들을 상기 채널들 상에서 전송하는 단계를 포함하고,
    상기 제1 데이터 버스 반전 알고리즘은 최소 영 알고리즘(0) 및 최소 일(1) 알고리즘 중 적어도 하나를 포함하고, 상기 제2 데이터 버스 반전 알고리즘은 최소 천이 알고리즘을 포함하며,
    상기 제1 또는 제2 데이터 버스 반전 알고리즘이 원래의 데이터 비트들의 특정 서브셋에 적용되는지의 여부는 일련의 상기 복수의 서브셋 중 그 특정 서브셋의 위치에 의존하는 데이터 인코딩 방법.
  26. 제25항에 있어서,
    상기 제1 및 제2 데이터 버스 반전 알고리즘들의 양자는, 상기 원래의 데이터 비트들을 선택적으로 반전시키는 데이터 인코딩 방법.
  27. 제26항에 있어서, 상기 제1 및 제2 데이터 버스 반전 알고리즘들은 상기 인코딩된 서브셋들을 형성할 때 상기 서브셋들의 일부만을 반전시키는 데이터 인코딩 방법.
  28. 삭제
  29. 제25항에 있어서, 적어도 하나의 인코딩 비트를 상기 전송된 인코딩된 서브셋들의 각각과 병렬로 채널 상에서 전송하는 단계를 더 포함하는 데이터 인코딩 방법.
  30. 삭제
  31. 제25항에 있어서, 상기 제1 데이터 버스 반전 알고리즘은 일련의 상기 복수의 서브셋 중 제1 서브셋에만 적용되고, 상기 제2 데이터 버스 반전 알고리즘은 일련의 상기 복수의 서브셋 중 후속하는 서브셋들에 적용되는 데이터 인코딩 방법.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 데이터 비트들을 복수의 채널 상에 전송하기 위한 장치로서,
    제1 입력들에서 원래의 데이터 비트들을 수신하고, 제2 입력들에서 상기 원래의 데이터 비트들과 이전 데이터 비트들의 비교를 수신하기 위한 멀티플렉서 - 상기 이전 데이터 비트들은 이전에 복수의 데이터 채널들 상에 전송됨 -;
    상기 제1 입력들 또는 상기 제2 입력들 중 어느 하나를 상기 멀티플렉서의 출력들로 통과시키도록 상기 멀티플렉서를 제어하기 위한 제어 모듈;
    상기 멀티플렉서의 출력들을 수신하고, 상기 멀티플렉서의 출력들이 다수의 특정 논리 상태(a majority of a particular logic state)를 포함하는지의 여부를 나타내는 적어도 하나의 제어 신호를 발생시키기 위한 검출 회로; 및
    상기 원래의 데이터 비트들을 수신하고, 상기 제어 신호를 상기 검출 회로로부터 수신하며, 출력 데이터 비트들을 상기 복수의 채널 상에 출력하기 위한 반전 회로 - 상기 출력 데이터 비트들은 상기 적어도 하나의 제어 신호에 따라, 반전된 원래의 데이터 비트들 또는 원래의 데이터 비트들을 포함함 -
    를 포함하고,
    상기 제어 모듈은, 상기 멀티플렉서가 원래의 데이터 비트들의 제1 사이클 동안 상기 제1 입력들을 통과시키고 원래의 데이터 비트들의 후속하는 사이클들 동안 제2 입력들을 통과시키도록 제어하도록 구성되는 데이터 인코딩 장치.
  40. 제39항에 있어서, 상기 제2 입력들에서의 상기 원래의 데이터 비트들과 이전 데이터 비트들의 비교는 각각의 원래의 데이터 비트와 대응하는 이전 데이터 비트의 배타적 OR을 포함하는 데이터 인코딩 장치.
  41. 제39항에 있어서, 상기 이전 데이터 비트들은, 상기 출력 데이터 비트들이 상기 반전 회로에 의해 상기 복수의 채널 상에 출력되는 사이클 직전의 사이클에서 전송되는 데이터 인코딩 장치.
  42. 제39항에 있어서, 상기 검출 회로는 또한 상기 복수의 채널 중 적어도 하나의 채널 상에 인코딩 비트를 출력하는 데이터 인코딩 장치.
  43. 제39항에 있어서, 상기 반전 회로는, 상기 출력 데이터 비트들을 상기 복수의 채널들 상에 병렬로 출력하는 데이터 인코딩 장치.
  44. 제39항에 있어서, 상기 멀티플렉서는 제1 입력들에서 상기 원래의 데이터 비트들을 병렬로 수신하는 데이터 인코딩 장치.
  45. 삭제
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766828B2 (en) 2008-01-16 2014-07-01 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
KR20170045431A (ko) * 2015-10-16 2017-04-27 삼성디스플레이 주식회사 표시 장치
KR20180002088A (ko) * 2016-06-28 2018-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20200012346A (ko) * 2018-07-27 2020-02-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리 시스템

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8606982B2 (en) * 2008-03-10 2013-12-10 Qimonda Ag Derivative logical output
FR2928757B1 (fr) * 2008-03-14 2014-06-20 Centre Nat Rech Scient Procede et dispositif de codage, systeme electronique et support d'enregistrement associes
EP2294770B1 (en) * 2008-06-20 2013-08-07 Rambus, Inc. Frequency responsive bus coding
US7899961B2 (en) * 2008-09-02 2011-03-01 Qimonda Ag Multi-mode bus inversion method and apparatus
FR2949633B1 (fr) * 2009-08-27 2011-10-21 St Microelectronics Rousset Procede et dispositif de contremesure pour proteger des donnees circulant dans un composant electronique
WO2011090523A1 (en) * 2010-01-20 2011-07-28 Rambus Inc. Multiple word data bus inversion
US8879654B2 (en) * 2010-03-10 2014-11-04 Micron Technology, Inc. Communication interface with configurable encoding based on channel termination
US8260992B2 (en) * 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
KR101145317B1 (ko) * 2010-04-29 2012-05-14 에스케이하이닉스 주식회사 데이터 전송회로 및 데이터 전송방법, 데이터 송/수신 시스템
US9112536B2 (en) 2011-01-31 2015-08-18 Everspin Technologies, Inc. Method of reading and writing to a spin torque magnetic random access memory with error correcting code
US8405529B2 (en) * 2011-03-11 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Using bus inversion to reduce simultaneous signal switching
KR20120110798A (ko) * 2011-03-30 2012-10-10 에스케이하이닉스 주식회사 데이터 전송회로 및 데이터 송/수신 시스템
US8543891B2 (en) * 2011-09-21 2013-09-24 Apple Inc. Power-optimized decoding of linear codes
US8924740B2 (en) * 2011-12-08 2014-12-30 Apple Inc. Encryption key transmission with power analysis attack resistance
US8726139B2 (en) * 2011-12-14 2014-05-13 Advanced Micro Devices, Inc. Unified data masking, data poisoning, and data bus inversion signaling
US8909840B2 (en) 2011-12-19 2014-12-09 Advanced Micro Devices, Inc. Data bus inversion coding
US8854236B2 (en) 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US8729923B2 (en) 2012-08-29 2014-05-20 Sandisk Technologies Inc. Majority vote circuit
US9245625B2 (en) * 2012-09-26 2016-01-26 Broadcom Corporation Low power signaling for data transfer
US8963575B2 (en) 2012-09-26 2015-02-24 Sandisk Technologies Inc. Analog majority vote circuit
US9384822B2 (en) 2013-03-15 2016-07-05 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation including data signals grouped into 10 bits and/or other features
WO2014146027A2 (en) * 2013-03-15 2014-09-18 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation.
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
US8941434B1 (en) * 2013-07-12 2015-01-27 Samsung Display Co., Ltd. Bus encoding scheme based on non-uniform distribution of power delivery network components among I/O circuits
US9270417B2 (en) * 2013-11-21 2016-02-23 Qualcomm Incorporated Devices and methods for facilitating data inversion to limit both instantaneous current and signal transitions
US9252802B2 (en) * 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
KR20150099928A (ko) * 2014-02-24 2015-09-02 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR102154165B1 (ko) * 2014-03-31 2020-09-09 에스케이하이닉스 주식회사 데이터 처리 장치 및 데이터 처리 시스템
JP6200370B2 (ja) * 2014-04-23 2017-09-20 ルネサスエレクトロニクス株式会社 データバス駆動回路、それを備えた半導体装置及び半導体記憶装置
US9405721B2 (en) * 2014-06-06 2016-08-02 Micron Technology, Inc. Apparatuses and methods for performing a databus inversion operation
US9244875B1 (en) * 2014-07-18 2016-01-26 Qualcomm Incorporated Systems and methods for transition-minimized data bus inversion
US9665527B2 (en) 2014-12-09 2017-05-30 Intel Corporation Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines
US20160173134A1 (en) * 2014-12-15 2016-06-16 Intel Corporation Enhanced Data Bus Invert Encoding for OR Chained Buses
US9792246B2 (en) * 2014-12-27 2017-10-17 Intel Corporation Lower-power scrambling with improved signal integrity
GB2536309B (en) * 2015-03-09 2017-08-02 Cirrus Logic Int Semiconductor Ltd Low power bidirectional bus
KR20160117088A (ko) * 2015-03-31 2016-10-10 에스케이하이닉스 주식회사 반도체장치
US9984035B2 (en) 2015-08-27 2018-05-29 Qualcomm Incorporated Efficient encoding and decoding architecture for high-rate data transfer through a parallel bus
US10365833B2 (en) 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10127100B2 (en) 2016-06-03 2018-11-13 International Business Machines Corporation Correcting a data storage error caused by a broken conductor using bit inversion
US10373657B2 (en) * 2016-08-10 2019-08-06 Micron Technology, Inc. Semiconductor layered device with data bus
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR20180087496A (ko) * 2017-01-23 2018-08-02 에스케이하이닉스 주식회사 메모리 시스템
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10853300B2 (en) * 2017-03-31 2020-12-01 Intel Corporation Low latency statistical data bus inversion for energy reduction
US10290289B2 (en) 2017-04-01 2019-05-14 Intel Corporation Adaptive multibit bus for energy optimization
US10540304B2 (en) 2017-04-28 2020-01-21 Advanced Micro Devices, Inc. Power-oriented bus encoding for data transmission
US10283187B2 (en) 2017-07-19 2019-05-07 Micron Technology, Inc. Apparatuses and methods for providing additional drive to multilevel signals representing data
JP6431583B2 (ja) * 2017-08-25 2018-11-28 ルネサスエレクトロニクス株式会社 モジュール、及び、システム
CN110224786B (zh) * 2018-03-01 2022-05-13 京东方科技集团股份有限公司 数据传输方法、装置、系统及显示装置
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
JP6670341B2 (ja) 2018-05-25 2020-03-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及び多数検出器
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
US10963168B2 (en) 2019-01-15 2021-03-30 Micron Technology, Inc. Memory system and operations of the same
CN112217755B (zh) * 2019-07-11 2023-11-03 默升科技集团有限公司 用于增强的纠错的并行信道偏斜
TWI740609B (zh) * 2020-08-18 2021-09-21 世界先進積體電路股份有限公司 存取方法及記憶體
US20210004347A1 (en) * 2020-09-23 2021-01-07 Intel Corporation Approximate data bus inversion technique for latency sensitive applications
US11289136B1 (en) 2020-10-27 2022-03-29 Vanguard International Semiconductor Corporation Memory device and access method
KR20220086904A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 데이터 전송 방법 및 데이터 전송 장치
US11804992B2 (en) 2021-04-08 2023-10-31 Micron Technology, Inc. Asymetric decision feedback equalization

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6823303B1 (en) * 1998-08-24 2004-11-23 Conexant Systems, Inc. Speech encoder using voice activity detection in coding noise
US6584526B1 (en) * 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
JP2002108522A (ja) * 2000-09-26 2002-04-12 Internatl Business Mach Corp <Ibm> データ転送装置、表示装置、データ送出装置、データ受取装置、データの転送方法
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
JP3696812B2 (ja) * 2001-07-19 2005-09-21 富士通株式会社 入出力インタフェースおよび半導体集積回路
DE10145722A1 (de) * 2001-09-17 2003-04-24 Infineon Technologies Ag Konzept zur sicheren Datenkommunikation zwischen elektronischen Bausteinen
US20040068594A1 (en) * 2002-10-08 2004-04-08 Anthony Asaro Method and apparatus for data bus inversion
EP1581004B1 (en) * 2002-11-29 2014-10-29 Sony Corporation Encoder and its method
JP2004362262A (ja) * 2003-06-04 2004-12-24 Renesas Technology Corp 半導体集積回路
US7411840B2 (en) * 2004-03-02 2008-08-12 Via Technologies, Inc. Sense mechanism for microprocessor bus inversion
US20050289435A1 (en) * 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
DE102005013322B3 (de) * 2005-03-22 2006-10-05 Infineon Technologies Ag Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
JP4495034B2 (ja) * 2005-06-01 2010-06-30 パナソニック株式会社 可変長符号化方式および可変長符号化装置
US7869525B2 (en) * 2005-08-01 2011-01-11 Ati Technologies, Inc. Dynamic bus inversion method and system
KR100877680B1 (ko) * 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR100837802B1 (ko) * 2006-09-13 2008-06-13 주식회사 하이닉스반도체 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치
US7925844B2 (en) * 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766828B2 (en) 2008-01-16 2014-07-01 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US9048856B2 (en) 2008-01-16 2015-06-02 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
KR20170045431A (ko) * 2015-10-16 2017-04-27 삼성디스플레이 주식회사 표시 장치
US9997126B2 (en) 2015-10-16 2018-06-12 Samsung Display Co., Ltd. Display device having improved electromagnetic interference characteristics
KR102467526B1 (ko) 2015-10-16 2022-11-17 삼성디스플레이 주식회사 표시 장치
KR20180002088A (ko) * 2016-06-28 2018-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102608844B1 (ko) * 2016-06-28 2023-12-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20200012346A (ko) * 2018-07-27 2020-02-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리 시스템
KR102605637B1 (ko) * 2018-07-27 2023-11-24 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리 시스템

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