TWI490880B - 資料匯流排反轉裝置、系統及方法 - Google Patents

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Description

資料匯流排反轉裝置、系統及方法
積體電路器件之間的資料傳輸可採取經由資料匯流排中之平行頻道而驅動之高速資料信號(亦被稱作資料位元)的形式。資料位元經受常常變更資料位元之振幅及時序之符號間干擾(ISI)、串音及同時切換雜訊(SSN)。可使用各種資料編碼技術來編碼資料位元以減少ISI、串音及SSN之效應。一特定資料編碼形式為資料匯流排反轉(DBI)。
發明者已發現，根據本文中所展示及描述之本發明之實施例，根據多個資料匯流排反轉(DBI)演算法中之至少一者而編碼在複數個頻道上所傳輸之資料位元會改良信號品質及功率消耗。僅根據最小轉變演算法而編碼經傳輸資料位元不被認為產生最佳結果，因為資料位元在其自記憶體陣列中出來時在封包中經串行化，其中，一封包與下一封包不相關。每一封包中之第一平行位元集合不受益於根據最小轉變演算法之編碼，因為關於先前封包之資訊丟失。另外，最小轉變演算法不解決資料位元之二進位狀態；因此，若多數資料位元以具有高功率耗散之狀態而開始，則最小轉變演算法將傾向於將資料位元保持於此狀態以避免轉變。
根據本文中所展示及描述之本發明之實施例，藉由根據第一DBI演算法而編碼在第一循環中在平行頻道上所傳輸之資料位元且根據第二DBI演算法而編碼在第二循環中在平行頻道上所傳輸之資料位元，符號間干擾(ISI)、串音及同時切換雜訊(SSN)得以減少且功率消耗得以改良。
DBI為資料編碼技術，其首先查看待跨越資料匯流排而傳輸之資料位元之間的關係且根據演算法而決定在傳輸之前反轉資料位元是否有利。在反轉位元時，設定在單獨平行頻道上所傳輸之額外信號(被稱作DBI位元)。DBI位元向接收器電路識別已反轉哪些經傳輸資料位元集合。接收器電路接著使用DBI位元以將傳入資料位元返回至其原始狀態。可能或可能不根據DBI演算法而反轉資料位元。
一DBI演算法被稱作"最小轉變"演算法。一般而言，最小轉變演算法藉由計算在即將來臨之循環期間有多少跨越平行資料匯流排而傳輸之資料位元將引起轉變而開始。在預測到多於一數目之轉變時，最小轉變演算法反轉待經由平行資料匯流排而傳輸之資料位元、將DBI位元設定為第一指定狀態(高或低，視實施而定)，且跨越平行資料匯流排中之傳輸頻道而驅動經編碼資料位元及DBI位元。在預測到多於該數目之轉變時，最小轉變演算法不反轉待經由平行資料匯流排而傳輸之資料位元、將DBI位元設定為第二指定狀態(高或低，視實施而定)，且跨越平行資料匯流排中之傳輸頻道而驅動經編碼資料位元及DBI位元。DBI位元用以在用於接收系統中之前復原原始資料位元。最小轉變演算法之變型可用於某些實施例中。轉變之數目可為預定的。
第二DBI演算法被稱作"最小零"演算法。最小零演算法減少跨越平行資料匯流排而傳輸之資料位元中之二進位零的數目。若多於一數目之資料位元為二進位零，則最小零演算法反轉資料位元。若少於該數目之資料位元為二進位零，則不反轉資料位元。該數目可為(例如)資料位元之總數之一半。因此，根據演算法，無論是否反轉資料位元，均將DBI位元設定為對應狀態(高或低，視實施而定)，且跨越平行資料匯流排中之傳輸頻道而驅動經編碼資料位元及DBI位元。DBI位元用以在用於接收系統中之前復原原始資料位元。該數目可為預定的。
最小零演算法之變型被稱作"最小一"演算法。最小一演算法減少跨越平行資料匯流排而傳輸之資料位元中之二進位一的數目。若多於一數目之資料位元為二進位一，則最小一演算法反轉資料位元。若少於該數目之資料位元為二進位一，則不反轉資料位元。該數目可為(例如)資料位元之總數之一半。因此，根據演算法，無論是否反轉資料位元，均將DBI位元設定為對應狀態(高或低，視實施而定)，且跨越平行資料匯流排中之傳輸頻道而驅動經編碼資料位元及DBI位元。DBI位元係用以在用於接收系統中之前復原原始資料位元。該數目可為預定的。
圖1為根據本發明之一實施例之具有資料傳輸之系統100的方塊圖。第一積體電路器件110可產生資料位元且經由平行資料匯流排120將其傳輸至第二積體電路器件130。資料匯流排120可為單向匯流排或雙向匯流排，在為雙向匯流排之狀況下，第二積體電路器件130可產生資料位元且經由資料匯流排120將其傳輸至第一積體電路器件110。資料匯流排120包括可被稱作頻道之近似平行導電跡線或線路，且此等頻道在每一末端處耦接至器件110及130中之個別引腳。資料位元為包括一及零之二進位資料位元。可在有限時間週期內，藉由高電壓信號而傳輸一，且可在有限時間週期內，藉由低電壓信號而傳輸零。在某些實施例中，表示一及零之電壓位準經反向。資料匯流排120可包括任何數目之頻道，自二至多至將在器件110與器件130之間實體地適合之數目。資料匯流排120可包括4、8、16、32、64或72個頻道，且資料匯流排120可包括額外頻道以與資料位元平行地傳輸控制信號。舉例而言，資料匯流排120可具有72個資料頻道及8個控制頻道，總共為80個頻道。資料匯流排120可經邏輯地分成位元組寬通道(byte-wide lane)，且無關資料可經由相鄰通道而傳輸。
圖2為根據本發明之一實施例之具有資料傳輸之系統200的方塊圖。記憶體組包括動態隨機存取記憶體(DRAM)器件陣列，DRAM器件陣列包括含有待於匯流排上傳輸之資料位元的複數個DRAM器件210。控制及傳輸電路220經耦接以自DRAM器件210接收資料位元。控制及傳輸電路220包括DBI電路224。DBI電路224耦接至包括複數個頻道230及DBI頻道240之資料匯流排，DBI頻道240將載運DBI位元，如以下在本文中所描述。頻道230與DBI頻道240經耦接以將資料位元傳遞至接收器器件250，且尤其傳遞至接收器器件中之接收器電路254。接收器器件250使用來自DBI頻道240之DBI位元而復原由控制及傳輸電路220所反轉之資料位元。頻道230可包括任何數目之頻道，諸如，4、8或16個頻道或任何其他數目之頻道(對於該等頻道，DBI頻道240充分地減少ISI、串音及SSN)。可存在包括耦接於控制及傳輸電路220與接收器器件250之間之DBI頻道的更多頻道。DRAM器件210、控制及傳輸電路220及接收器器件250為積體電路。以下將在本文中進一步描述DBI電路224及接收器電路254以及關聯操作。
根據本發明之實施例，頻道230及DBI頻道240亦可以雙向方式而將來自接收器器件250之資料位元傳遞至控制及傳輸電路220及DRAM器件210。或者，根據本發明之實施例，單獨單向頻道(未圖示)集合可將來自接收器器件250之資料位元傳遞至控制及傳輸電路220及DRAM器件210。
圖3為根據本發明之一實施例之具有資料傳輸之系統300的方塊圖。記憶體組包括含有待在資料匯流排上傳輸之資料位元的複數個DRAM器件310。控制及傳輸電路320經耦接以自DRAM器件310接收資料位元。控制及傳輸電路320包括DBI電路324。DBI電路324耦接至包括八個頻道330及DBI頻道340之資料匯流排，DBI頻道340將載運DBI位元。系統300類似於圖2所示之系統200且為更特定的，此在於：存在分別識別為D0至D7之八個頻道330。頻道330與DBI頻道340經耦接以將資料位元傳遞至接收器器件350，且尤其傳遞至接收器器件350中之接收器電路354。接收器器件350使用來自DBI頻道340之DBI位元而復原由控制及傳輸電路320所反轉之資料位元。可存在包括耦接於控制及傳輸電路320與接收器器件350之間的DBI頻道之更多頻道。DRAM器件310、控制及傳輸電路320及接收器器件350為積體電路。以下將在本文中進一步描述DBI電路324及接收器電路354以及關聯操作。
根據本發明之實施例，頻道330及DBI頻道340亦可以雙向方式而將來自接收器器件350之資料位元傳遞至控制及傳輸電路320及DRAM器件310。或者，根據本發明之實施例，單獨單向頻道(未圖示)集合可將來自接收器器件350之資料位元傳遞至控制及傳輸電路320及DRAM器件310。
在某些實施例中，圖2之系統200或圖3之系統300中之記憶體組包括多於或少於所展示之DRAM器件210或DRAM器件310的DRAM器件210或DRAM器件310。在某些實施例中，記憶體組包括僅單一DRAM器件。在某些實施例中，記憶體組可包括一或多個靜態隨機存取記憶體(SRAM)器件或快閃記憶體器件或其他類型之記憶體器件。在某些實施例中，記憶體組包括僅SRAM器件或僅快閃記憶體器件或DRAM器件、SRAM器件、快閃記憶體器件及其他記憶體器件之各種組合。
圖4為根據本發明之一實施例之DBI電路400的方塊圖。DBI電路400選擇DBI演算法且接著根據選定DBI演算法而編碼原始資料位元。在線路群組上產生所得之經編碼資料位元。DBI電路400經展示為圖2所示之控制及傳輸電路220中之DBI電路224或圖3所示之控制及傳輸電路320中之DBI電路324。
在線路群組402上接收原始資料位元區塊，線路402耦接至多工器404之第一輸入、互斥OR(XOR)邏輯閘406之第一輸入及反轉電路410。反轉電路410自線路402接收原始資料位元且在線路群組412上產生經編碼資料位元。線路412上之經編碼資料位元與線路402上之原始資料位元相同，除非原始資料位元由反轉電路410反轉。多數偵測電路420在耦接至反轉電路410之線路424上產生信號以指示是否將反轉線路402上之原始資料位元。資料位元區塊亦可被稱作資料位元集合、資料位元集合之子集或資料位元群組。
XOR邏輯閘406之第二輸入經耦接以接收線路412上之經編碼資料位元。XOR邏輯閘406經組態以比較線路402上之原始資料位元與線路412上之經編碼資料位元且在線路群組430上產生XOR資料位元。若原始資料位元與經編碼資料位元在對應個別線路402與線路412上不同，則XOR邏輯閘406在線路430中之個別線路上產生二進位一。若原始資料位元與經編碼資料位元在對應個別線路402與線路412上相同，則XOR邏輯閘406在線路430中之個別線路上產生二進位零。
線路430耦接至多工器404之第二輸入，且回應於在線路436上自控制電路434所耦接之控制信號，多工器404將來自線路402之原始資料位元或來自線路430之XOR資料位元耦接至線路群組432及多數偵測電路420。控制電路434藉由線路436上之控制信號而決定DBI電路400是否將實施最小轉變演算法、最小零演算法或最小一演算法。若線路430上之XOR資料位元耦接至多數偵測電路420，則實施最小轉變演算法。若線路402上之原始資料位元耦接至多數偵測電路420，則實施最小零演算法或最小一演算法。
多數偵測電路420藉由判定線路430上之XOR資料位元是否含有指示線路412上之多數輸出信號將在下一時脈循環中改變狀態的多數二進位一而實施最小轉變演算法。若線路430上之XOR資料位元含有多數二進位一，則多數偵測電路420在線路424上產生信號，以指導反轉電路410反轉線路402上之原始資料位元，以在線路412上產生經編碼資料位元，且在DBI頻道440上產生高DBI位元，以指示反轉線路412上之經編碼資料位元。若線路430上之XOR資料位元含有指示線路412上之少於多數之輸出信號將在下一時脈循環中改變狀態的多數二進位零，則來自多數偵測電路420在線路424上之信號不指導反轉電路410反轉線路402上之原始資料位元，且在以下時脈循環中，於線路412上產生之經編碼資料位元與線路402上之原始資料位元相同。在此情況下，多數偵測電路420在DBI頻道440上產生低DBI位元，以指示不反轉線路412上之經編碼資料位元。
多數偵測電路420藉由判定線路402上之原始資料位元是否含有多數二進位零而實施最小零演算法。若線路402上之原始資料位元含有多數二進位零，則多數偵測電路420在線路424上產生信號，以指導反轉電路410反轉線路402上之原始資料位元，以在以下時脈循環中於線路412上產生經編碼資料位元，且在DBI頻道440上產生高DBI位元，以指示反轉線路412上之經編碼資料位元。若線路402上之原始資料位元含有多數二進位一，則來自多數偵測電路420在線路424上之信號不指導反轉電路410反轉線路402上之原始資料位元，且在以下時脈循環中，於線路412上產生之經編碼資料位元與線路402上之原始資料位元相同。在此情況下，多數偵測電路420在DBI頻道440上產生低DBI位元，以指示不反轉線路412上之經編碼資料位元。
多數偵測電路420藉由判定線路402上之原始資料位元是否含有多數二進位一而實施最小一演算法。若線路402上之原始資料位元含有多數二進位一，則多數偵測電路420在線路424上產生信號以指導反轉電路410反轉線路402上之原始資料位元，以在以下時脈循環中於線路412上產生經編碼資料位元，且在DBI頻道440上產生高DBI位元，以指示反轉線路412上之經編碼資料位元。若線路402上之原始資料位元含有多數二進位零，則來自多數偵測電路420在線路424上之信號不指導反轉電路410反轉線路402上之原始資料位元，且在以下時脈循環中，於線路412上產生之經編碼資料位元與線路402上之原始資料位元相同。在此情況下，多數偵測電路420在DBI頻道440上產生低DBI位元，以指示不反轉線路412上之經編碼資料位元。
多數偵測電路420可經配置以偵測多數二進位一以實施最小一演算法或偵測多數二進位零以實施最小零演算法。根據本發明之實施例，可添加額外控制電路(未圖示)以使多數偵測電路420能夠偵測多數二進位一及多數二進位零兩者以實施最小一演算法及最小零演算法兩者。DBI位元之電壓位準可經反向且在接收器電路中藉由適當邏輯而輸送相同資訊以解譯DBI位元。
圖5為根據本發明之一實施例之接收器電路500的方塊圖。接收器電路500經展示為圖2所示之接收器器件250中之接收器電路254或圖3所示之接收器器件350中之接收器電路354。根據本發明之實施例，接收器電路254及接收器電路354具有額外元件以接收比圖5所示之頻道多的頻道。接收器電路500包括八個XOR邏輯閘510，一者針對平行資料匯流排中之八個頻道D0至D7中之每一者。每一頻道D0至D7耦接至個別XOR邏輯閘510之一輸入，且每一XOR邏輯閘510之第二輸入耦接至DBI頻道515，DBI位元經由DBI頻道515而與頻道D0至D7上之資料位元平行地傳輸。若頻道D0至D7上之經傳輸資料位元在經傳輸之前自原始資料反轉，則DBI位元為二進位一，且頻道D0至D7上之資料位元由個別XOR邏輯閘510反轉以在XOR邏輯閘510之輸出上產生原始資料位元。XOR邏輯閘510之輸出耦接至資料暫存器520中之個別位置R0至R7以儲存原始資料位元以由接收器器件(諸如，接收器器件250及接收器器件350)使用。若頻道D0至D7上之經傳輸資料位元在經傳輸之前未自原始資料位元反轉，則DBI位元為二進位零，且頻道D0至D7上之資料位元未由個別XOR邏輯閘510改變，而是通至XOR邏輯閘510之輸出及資料暫存器520中之個別位置R0至R7以儲存原始資料位元以由接收器器件(諸如，接收器器件250及接收器器件350)使用。
圖6為根據本發明之實施例之若干方法600的流程圖。方法600在區塊610中開始。在區塊620中，接收原始資料位元區塊。在區塊630中，將原始資料位元區塊分成資料位元之N個子集，其中N為整數。在區塊640中，根據最小零演算法藉由DBI位元而編碼資料位元之第一子集，且在複數個平行頻道上傳輸資料位元之經編碼第一子集及DBI位元。在區塊650中，將計數器設定為等於2。在區塊660中，根據最小轉變演算法藉由DBI位元而編碼資料位元之後續子集，且在複數個平行頻道上傳輸資料位元之經編碼後續子集及DBI位元。在區塊670中，方法600判定計數器是否等於整數N。若在區塊670中計數器等於整數N，則方法600繼續至區塊674，在區塊674中，方法600判定是否將傳輸更多資料位元。若將傳輸更多資料位元，則方法600返回至區塊620。若將不傳輸更多資料位元，則方法600在區塊680中結束。若在區塊670中計數器不等於整數N，則方法600在將整數1添加至計數器之區塊690中繼續，且方法600返回至區塊660，在區塊660中，根據最小轉變演算法藉由DBI位元而編碼資料位元之後續子集，且在複數個平行頻道上傳輸資料位元之經編碼後續子集及DBI位元。
圖7為根據本發明之實施例之若干方法700的流程圖。方法700在區塊710中開始。在區塊720中，接收原始資料位元區塊。在區塊730中，將原始資料位元區塊分成資料位元之N個子集，其中N為整數。在區塊740中，根據最小一演算法藉由DBI位元而編碼資料位元之第一子集，且在複數個平行頻道上傳輸資料位元之經編碼第一子集及DBI位元。在區塊750中，將計數器設定為等於2。在區塊760中，根據最小轉變演算法藉由DBI位元而編碼資料位元之後續子集，且在複數個平行頻道上傳輸資料位元之經編碼後續子集及DBI位元。在區塊770中，方法700判定計數器是否等於整數N。若在區塊770中計數器等於整數N，則方法700繼續至區塊774，在區塊774中，方法700判定是否將傳輸更多資料位元。若將傳輸更多資料位元，則方法700返回至區塊720。若將不傳輸更多資料位元，則方法700在區塊780中結束。若在區塊770中計數器不等於整數N，則方法700在將整數1添加至計數器之區塊790中繼續，且方法700返回至區塊760，在區塊760中，根據最小轉變演算法藉由DBI位元而編碼資料位元之後續子集，且在複數個平行頻道上傳輸資料位元之經編碼後續子集及DBI位元。
圖8為根據本發明之一實施例之系統860的方塊圖。在某些實施例中，系統860可包括經由匯流排873而耦接至顯示器868及/或無線收發器872之處理器864。顯示器868可用以顯示可能由無線收發器872所接收之資料。在某些實施例中，系統860可包括記憶體器件，諸如，包括複數個DRAM器件之DRAM器件陣列874及/或包括複數個快閃記憶體器件之快閃記憶體器件陣列875。根據本文中所描述之本發明之實施例，DRAM器件陣列874及/或快閃記憶體器件陣列875經耦接以經由匯流排877而與控制及傳輸電路876交換資料位元。根據本文中所描述之本發明之實施例，處理器864經耦接以經由匯流排878而與控制及傳輸電路876交換資料位元。DRAM器件陣列874中之DRAM器件可為同步DRAM(SDRAM)器件。
根據本發明之實施例，處理器864執行圖2及圖3分別所示之接收器器件250或350之功能且可包括圖5所示之接收器電路500。根據本發明之實施例，控制及傳輸電路876可包括DBI電路，諸如，圖4所示之DBI電路400。根據本發明之實施例，控制及傳輸電路876可為圖2所示之控制及傳輸電路220或圖3所示之控制及傳輸電路320。
在某些實施例中，系統860可包括相機，其包括透鏡879及成像平面880以經由匯流排873而耦接至處理器864。成像平面880可用以接收由透鏡879所捕獲之光。
許多變型為可能的。舉例而言，在某些實施例中，系統860可包括形成無線收發器872之小齒輪的蜂巢式電話接收器882。蜂巢式電話接收器882亦可接收待由處理器864處理且顯示於顯示器868上之資料。在某些實施例中，系統860可包括音訊、視訊或多媒體播放器884(其包括記憶體器件885)及媒體回放控制886之一集合以經由匯流排887而耦接至處理器864。處理器864亦可經耦接以經由匯流排895而與音訊器件892及/或數據機894交換資料位元。
在某些實施例中，處理器864經耦接以經由匯流排898而 與第二處理器896交換資料位元。根據本文中所描述之本發明之實施例，處理器864及第二處理器896均可包括諸如本文中所展示及描述之電路及器件的電路及器件以交換資料位元。
根據本文中所描述之本發明之實施例，系統860之電子組件中之任一者可將資料傳輸至系統860之其他組件。
本文中所描述之電路或系統中之任一者可被稱作模組。根據本發明之實施例，模組可包含電路及/或韌體。本文中所描述之頻道群組中之任一者可為近似平行頻道。
方法600及方法700之個別活動可能不必以所展示之次序或以任何特定次序來執行。某些活動可被重複，且其他活動可僅發生一次。本發明之實施例可具有一或多個活動或比圖6及圖7所示之活動少的活動。
本文中所描述之本發明之實施例之實施可藉由根據第一DBI演算法而編碼在第一循環中在平行頻道上所傳輸之資料位元且根據第二DBI演算法而編碼在第二循環中在平行頻道上所傳輸之資料位元來減少ISI、串音及SSN且改良功率消耗。根據本發明之一或多個實施例，根據最小零演算法或最小一演算法而編碼封包中之資料位元之第一位元組以(例如)將每一封包之開始處的資料位元重設為低功率狀態。根據最小零演算法或最小一演算法之編碼不需要對先前經傳輸資料位元之狀態之記憶。根據最小轉變演算法而編碼封包中在第一位元組之後的資料位元以(例如)減少轉變之數目，同時維持較低功率操作以減少ISI、串音及SSN。即使在經傳輸資料位元之先前狀態為始終已知之應用中，本文中所描述之本發明之實施例亦應提供系統至低功率狀態之週期性重設。
以上描述及圖式說明本發明之某些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併有結構改變、邏輯改變、電氣改變、過程改變及其他改變。在圖式中，相似特徵或相似數字貫穿若干視圖而描述大體上類似特徵。實例僅僅代表可能變型。某些實施例之部分及特徵可包括於其他實施例之部分及特徵中或取代其他實施例之部分及特徵。在閱讀且理解以上描述後，許多其他實施例對於熟習此項技術者而言便將顯而易見。因此，本發明之實施例之範疇係由隨附申請專利範圍連同此等申請專利範圍授權之均等物之全部範圍判定。
提供摘要以遵照37 C.F.R. § 1.72(b)，其需要將允許讀者快速地確定本技術揭示案之性質的摘要。該摘要符合以下理解：其不將用以解釋或限制申請專利範圍之範疇或含義。
100．．．具有資料傳輸之系統
110．．．第一積體電路器件
120．．．資料匯流排
130．．．第二積體電路器件
200．．．具有資料傳輸之系統
210．．．DRAM器件
220．．．控制及傳輸電路
224．．．DBI電路
230．．．頻道
240．．．DBI頻道
250．．．接收器器件
254．．．接收器電路
300．．．具有資料傳輸之系統
310．．．DRAM器件
320．．．控制及傳輸電路
324．．．DBI電路
330．．．頻道
340‧‧‧DBI頻道
350‧‧‧接收器器件
354‧‧‧接收器電路
400‧‧‧DBI電路
402‧‧‧線路
404‧‧‧多工器
406‧‧‧互斥OR(XOR)邏輯閘
410‧‧‧反轉電路
412‧‧‧線路
420‧‧‧多數偵測電路
424‧‧‧線路
430‧‧‧線路
432‧‧‧線路
434‧‧‧控制電路
436‧‧‧線路
500‧‧‧接收器電路
510‧‧‧XOR邏輯閘
515‧‧‧DBI頻道
520‧‧‧資料暫存器
860‧‧‧系統
864‧‧‧處理器
868‧‧‧顯示器
872‧‧‧無線收發器
873‧‧‧匯流排
874‧‧‧DRAM器件陣列
875‧‧‧快閃記憶體器件陣列
876‧‧‧控制及傳輸電路
877‧‧‧匯流排
878‧‧‧匯流排
879‧‧‧透鏡
880‧‧‧成像平面
882‧‧‧蜂巢式電話接收器
884‧‧‧多媒體播放器
885‧‧‧記憶體器件
886‧‧‧媒體回放控制
887‧‧‧匯流排
892‧‧‧音訊器件
894‧‧‧數據機
895‧‧‧匯流排
896‧‧‧第二處理器
898‧‧‧匯流排
圖1為根據本發明之一實施例之具有資料傳輸之系統的方塊圖。
圖2為根據本發明之一實施例之具有資料傳輸之系統的方塊圖。
圖3為根據本發明之一實施例之具有資料傳輸之系統的方塊圖。
圖4為根據本發明之一實施例之資料匯流排反轉(DBI)電路的方塊圖。
圖5為根據本發明之一實施例之接收器電路的方塊圖。
圖6為根據本發明之實施例之若干方法的流程圖。
圖7為根據本發明之實施例之若干方法的流程圖。
圖8為根據本發明之一實施例之系統的方塊圖。
(無元件符號說明)

Claims (28)

  1. 一種資料匯流排反轉方法，其包含：在一解碼器處接收待以一方向在多個頻道上傳輸之多個原始資料位元之複數個子集；在該解碼器處僅施用一第一資料匯流排反轉演算法至某些該等子集且在該解碼器處僅施用一第二資料匯流排反轉演算法至某些其他該等子集以形成多個經編碼之子集，其中該第一及第二資料匯流排反轉演算法不相同；及以該方向在該等頻道上傳輸該等經編碼之子集，其中該第一資料匯流排反轉演算法包含一最小邏輯狀態演算法，且其中該第二資料匯流排反轉演算法包含一最小轉換演算法。
  2. 如請求項1之方法，其中該等第一及第二資料匯流排反轉演算法均選擇性地反轉該等原始資料位元。
  3. 如請求項2之方法，其中當形成該等經編碼之子集時，該第一及第二資料匯流排反轉演算法僅反轉某些該等子集。
  4. 如請求項1之方法，進一步包含在一與該等經傳輸之經編碼之子集之每一者平行的頻道上傳輸至少一編碼位元。
  5. 如請求項1之方法，其中是否施用該第一或第二資料匯流排反轉演算法至一原始資料位元之特定子集係依據在該複數個子集之一序列中該子集之位置。
  6. 如請求項5之方法，其中僅施用該第一資料匯流排反轉演算法至該複數個子集之一序列中之一第一子集，且其中施用該第二資料匯流排反轉演算法至該複數個子集之該序列中之隨後子集。
  7. 一種資料匯流排反轉裝置，其包含：輸入，其用以接收待在多個頻道上傳輸之原始資料位元之多個子集；一編碼電路，其用於以複數個資料匯流排反轉演算法之一選定一者編碼子集編碼之序列的該等子集，且用於耦接該等經編碼子集至該等頻道上；及一控制模組，其用於選擇該複數個資料匯流排反轉演算法中之何者應藉由該編碼電路而施用，其中該控制模組根據一給定子集位於在該子集編碼之序列中之位置選擇該複數個資料匯流排反轉演算法中之何者應施用至該給定子集。
  8. 如請求項7之裝置，其中該編碼電路藉由反轉或不反轉該等子集編碼該等子集。
  9. 如請求項7之裝置，其中該等資料匯流排反轉演算法包含一最小轉換演算法，以及一最小一及一最小零演算法之至少一者。
  10. 如請求項7之裝置，其中該編碼電路包含一多工器。
  11. 如請求項7之裝置，其中該編碼電路包括：一第一模組，其用於在耦接該等經編碼子集至該等頻道之前，根據該等資料匯流排反轉演算法之一者而決定 是否反轉該等子集；及一第二模組，其經組態以回應該第一模組之該決定及耦接該等經編碼子集至該等頻道，藉由反轉或不反轉該等原始資料位元而編碼該等子集。
  12. 如請求項11之裝置，其中該第一模組產生一編碼位元，以指示其是否反轉該等子集，且在該等頻道之一者上傳輸該編碼位元之決定。
  13. 一種用於傳輸資料位元至複數個頻道上之裝置，其包含：一多工器，其用於接收在多個第一輸入之原始資料位元，及在多個第二輸入之該等原始資料位元與多個先前資料位元之一比較，其中該等先前資料位元係事先傳輸至該複數個資料頻道上；一控制模組，其用於控制該多工器以傳遞該等第一輸入或該等第二輸入至該多工器之多個輸出；一偵測電路，其用於接收該多工器之該等輸出，及用於發出至少一控制信號，其指示是否該多工器之該等輸出包含一大多數特定邏輯狀態；及一反轉電路，其用於接收該等原始資料位元，及用於接收來自該偵測電路之該至少一控制信號，及用於輸出多個輸出資料位元至該複數個頻道上，其中該等輸出資料位元包含經反轉原始資料位元或原始資料位元係根據該至少一控制信號，其中該控制模組經組態以控制該多工器而傳遞用於該 等原始資料位元之一第一循環的該等第一輸入，及傳遞用於該等原始資料位元之隨後循環之該等第二輸入。
  14. 如請求項13之裝置，其中在該等第二輸入之該等原始資料位元與該等先前資料位元之該比較包含一具有一相應的先前資料位元之原始資料位元之每一者的互斥OR。
  15. 如請求項13之裝置，其中在一循環之前立即在一循環中傳輸該等先前資料位元，其中該等輸出資料位元係藉由該反轉電路輸出至該複數個頻道上。
  16. 如請求項13之裝置，其中該偵測電路也輸出一編碼位元至該複數個頻道之至少一者上。
  17. 如請求項13之裝置，其中該反轉電路平行輸出該等輸出資料位元至該複數個頻道上。
  18. 如請求項13之裝置，其中該多工器在多個第一輸入平行地接收該等原始資料位元。
  19. 一種資料匯流排反轉裝置，其包含：平行輸入，其用以接收待在平行頻道上傳輸之平行的多個原始資料位元；一資料匯流排反轉電路，其耦接至該等平行輸入，且經組態以根據複數個資料匯流排反轉演算法中之一選定演算法而編碼該等原始資料位元；及一控制模組，其用於決定該資料匯流排反轉電路應實施該複數個資料匯流排反轉演算法中之何者，且用於指示將該經決定之資料匯流排反轉演算法經由一控制信號傳送至該資料匯流排反轉電路，其中該控制模組經組態 以實施用於原始資料位元之至少一循環之一第一資料匯流排反轉演算法，且實施用於原始資料位元之至少另一循環之一第二資料匯流排反轉演算法。
  20. 如請求項19之裝置，其中該資料匯流排反轉電路經組態以根據一最小轉變演算法、一最小零演算法及/或一最小一演算法而編碼該等原始資料位元。
  21. 如請求項19之裝置，其中該資料匯流排反轉電路包括：一第一模組，其經組態以在該等平行頻道上傳輸該等原始資料位元之前，根據該等資料匯流排反轉演算法中之一者而決定是否反轉該等原始資料位元；及一第二模組，其經組態以回應於該第一模組之該決定而反轉或不反轉該等原始資料位元，且將經反轉或未經反轉之該等資料位元耦接至該等平行頻道。
  22. 如請求項21之裝置，其中該第一模組經組態以回應於該第一模組之該決定而產生一資料匯流排反轉位元，以指示在該等平行頻道上傳輸之該等原始資料位元之一狀態，且在該等平行頻道中之一者上傳輸該資料匯流排反轉位元。
  23. 如請求項21之裝置，其中：該第二模組經耦接以接收該等原始資料位元，且經耦接以自該第一模組接收一控制信號，該第二模組經組態以根據來自一多數偵測電路之該控制信號而將該等原始資料位元耦接至該等平行頻道或反轉該等原始資料位元，且將該等經反轉資料位元耦接至該等平行頻道； 且其中該第一模組包括：一互斥OR邏輯閘，其具有一經耦接以接收該等原始資料位元之第一輸入及一耦接至該等平行頻道以接收在一先前循環中於該等平行頻道上傳輸之資料位元之第二輸入，以比較該等原始資料位元與在該先前循環中傳輸之該等資料位元以產生多個輸出位元，該等輸出位元指示在該等平行頻道上傳輸該等原始資料位元時將發生之一數目之信號轉變；及一多工器電路，其具有一經耦接以接收該等原始資料位元之第一輸入、一經耦接以接收該互斥OR邏輯閘之該等輸出位元之第二輸入及一經耦接以接收該控制信號之控制輸入，該多工器電路經組態以：在該控制信號選擇一最小零演算法或一最小一演算法時，將該等原始資料位元耦接至一多數偵測電路；及在該控制信號選擇該最小轉變演算法時，將該互斥OR邏輯閘之該等輸出位元耦接至該多數偵測電路；及該多數偵測電路經組態以偵測該等原始資料位元或該互斥OR邏輯閘之該等輸出位元中之多數二進位一或二進位零，且基於該所偵測之多數二進位一或二進位零而產生耦接至該第二模組之該控制信號。
  24. 一種資料匯流排反轉系統，其包含：多個頻道； 一處理器，其耦接至該等頻道以自該等頻道接收多個資料位元或將該等資料位元傳輸至該等頻道；一記憶體組，其耦接至該等頻道以供應待在該等頻道上傳輸之該等資料位元，或自該等頻道接收該等資料位元；一資料匯流排反轉模組，其耦接至該等頻道且經組態以根據複數個資料匯流排反轉演算法中之一選定一者而將該等資料位元編碼成經編碼資料位元，且將該等經編碼資料位元傳輸至該等頻道上；及一控制模組，其用於決定該資料匯流排反轉模組應實施複數個資料匯流排反轉演算法中之何者，且用於指示將該經決定之資料匯流排反轉演算法傳送至該資料匯流排反轉模組，其中該資料匯流排反轉模組經組態以：在複數個循環之每N個循環中之N-1個循環期間，根據一最小轉變演算法編碼該等資料位元；及在每N個循環期間，根據一最小零演算法或一最小一演算法編碼該等原始資料位元。
  25. 如請求項24之系統，其中該資料匯流排反轉模組經組態以根據一最小轉變演算法、一最小零演算法及/或一最小一演算法而編碼該等資料位元。
  26. 如請求項24之系統，其中該資料匯流排反轉模組包括：一第一模組，其經組態以根據該等資料匯流排反轉演算法中之一者而決定是否反轉該等資料位元，且產生一指示在該等頻道上所傳輸之該等經編碼資料位元之一狀 態的資料匯流排反轉位元，該資料匯流排反轉位元係在該等頻道上傳輸；及一第二模組，其經組態以回應於該第一模組之該決定而反轉或不反轉該等資料位元。
  27. 如請求項24之系統，其中該資料匯流排反轉模組係在該處理器或該記憶體組中，或在該處理器及該記憶體組兩者中。
  28. 一種資料匯流排反轉方法，其包含：在一編碼器處接收待以一方向在多個頻道上傳輸之多個原始資料位元之複數個子集；在該編碼器處僅施用一第一資料匯流排反轉演算法至某些該等子集且在該編碼器處僅施用一第二資料匯流排反轉演算法至某些其他該等子集以形成多個經編碼之子集，其中該第一及第二資料匯流排反轉演算法不相同；及以該方向在該等頻道上傳輸該等經編碼之子集，其中是否施用該第一或第二資料匯流排反轉演算法至該等原始資料位元之一特定子集取決於在該複數個子集之一序列中該特定子集之位置。
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