CN101911034B - 数据总线反转设备、系统及方法 - Google Patents

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Abstract

本发明揭示多种设备、系统及方法，其操作以根据三种数据总线反转(DBI)算法中的一者来编码在多个通道上传输的数据位。本发明揭示额外的设备、系统及方法。

Description

数据总线反转设备、系统及方法
相关申请案
本专利申请案主张2008年1月16日申请的第12/015,311号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
背景技术
集成电路装置之间的数据传输可采取经由数据总线中的并行通道而驱动的高速数据信号(还被称作数据位)的形式。数据位经受常常更改数据位的振幅及时序的符号间干扰(ISI)、串扰及同时切换噪声(SSN)。可使用各种数据编码技术来编码数据位以减少ISI、串扰及SSN的效应。一种特定数据编码形式为数据总线反转(DBI)。
附图说明
图1为根据本发明的实施例的具有数据传输的系统的框图。
图2为根据本发明的实施例的具有数据传输的系统的框图。
图3为根据本发明的实施例的具有数据传输的系统的框图。
图4为根据本发明的实施例的数据总线反转(DBI)电路的框图。
图5为根据本发明的实施例的接收器电路的框图。
图6为根据本发明的实施例的若干方法的流程图。
图7为根据本发明的实施例的若干方法的流程图。
图8为根据本发明的实施例的系统的框图。
具体实施方式
发明者已发现，根据本文中所展示及描述的本发明的实施例，根据两种数据总线反转(DBI)算法中的一者而编码在多个通道上所传输的数据位会改进信号质量及功率消耗。仅根据最小转变数算法而编码经传输数据位不会产生最佳结果，因为数据位在其从存储器阵列中出来时以包形式经串行化，其中一个包与下一包不相关。每一包中的第一并行位集合不受益于根据最小转变数算法的编码，因为关于先前包的信息丢失。另外，最小转变数算法并不解决数据位的二进制状态；因此，如果多数数据位以具有高功率耗散的状态而开始，则最小转变数算法将倾向于将数据位保持于此状态以避免转变。
根据本文中所展示及描述的本发明的实施例，通过根据第一DBI算法而编码在第一循环中在并行通道上所传输的数据位且根据第二DBI算法而编码在第二循环中在并行通道上所传输的数据位，符号间干扰(ISI)、串扰及同时切换噪声(SSN)得以减少且功率消耗得以改进。
DBI为一种数据编码技术，其首先查看待跨越数据总线而传输的数据位之间的关系且根据算法而决定在传输之前反转数据位是否将有利。在位被反转时，设定在单独并行通道上所传输的额外信号(其被称作DBI位)。DBI位向接收器电路识别已反转哪些经传输数据位集合。接收器电路接着使用DBI位以将传入数据位返回到其原始状态。数据位可以或可以不根据DBI算法来反转。
一种DBI算法被称作“最小转变数”算法。一般来说，最小转变数算法通过计算在即将来临的循环期间有多少跨越并行数据总线而传输的数据位将引起转变而开始。在预测到多于预定数目的转变时，最小转变数算法反转待经由并行数据总线而传输的数据位，将DBI位设定为第一指定状态(高或低，视实施方案而定)，且跨越并行数据总线中的传输通道而驱动经编码数据位及DBI位。在未预测到多于预定数目的转变时，最小转变数算法不反转待经由并行数据总线而传输的数据位，将DBI位设定为第二指定状态(高或低，视实施方案而定)，且跨越并行数据总线中的传输通道而驱动经编码数据位及DBI位。DBI位用以在用于接收系统中之前复原原始数据位。在某些实施例中可使用最小转变数算法的变型。
第二DBI算法被称作“最小零数”算法。最小零数算法减少跨越并行数据总线而传输的数据位中的二进制零的数目。如果多于预定数目的数据位为二进制零，则最小零数算法反转数据位。如果少于预定数目的数据位为二进制零，则不反转数据位。所述预定数目可为(例如)数据位总数目的一半。因此，根据所述算法，无论是否反转数据位，均将DBI位设定为对应状态(高或低，视实施方案而定)，且跨越并行数据总线中的传输通道而驱动经编码数据位及DBI位。DBI位用以在用于接收系统中之前复原原始数据位。
最小零数算法的变型被称作“最小一数”算法。最小一数算法减少跨越并行数据总线而传输的数据位中的二进制一的数目。如果多于预定数目的数据位为二进制一，则最小一数算法反转数据位。如果少于预定数目的数据位为二进制一，则不反转数据位。所述预定数目可为(例如)数据位总数目的一半。因此，根据所述算法，无论是否反转数据位，均将DBI位设定为对应状态(高或低，视实施方案而定)，且跨越并行数据总线中的传输通道而驱动经编码数据位及DBI位。DBI位用以在用于接收系统中之前复原原始数据位。
图1为根据本发明的实施例的具有数据传输的系统100的框图。第一集成电路装置110可产生数据位且经由并行数据总线120将其传输到第二集成电路装置130。数据总线120可为双向总线，在所述情况下，第二集成电路装置130可产生数据位且经由数据总线120将其传输到第一集成电路装置110。数据总线120包括可被称作通道的近似并行导电迹线或线路，且这些通道在每一末端处耦合到装置110及130中的相应引脚。数据位为包括一及零的二进制数据位。可在有限时间周期内通过高电压信号而传输一，且可在有限时间周期内通过低电压信号而传输零。在某些实施例中，表示一及零的电压电平经颠倒。数据总线120可包括任何数目的通道或线路，从两个到多达将在装置110与130之间物理上适合的数目。数据总线120可包括4、8、16、32、64或72个通道或线路，且数据总线120可包括额外通道以与数据位并行地传输控制信号。举例来说，数据总线120可具有72个数据通道及8个控制通道，总共为80个通道。数据总线120可在逻辑上分成字节宽过道，且无关数据可经由相邻过道而传输。
图2为根据本发明的实施例的具有数据传输的系统200的框图。存储器组包括动态随机存取存储器(DRAM)装置阵列，DRAM装置阵列包括含有待于总线上传输的数据位的多个DRAM装置210。控制及传输电路220经耦合以从DRAM装置210接收数据位。控制及传输电路220包括DBI电路224。DBI电路224耦合到包括多个导电线路或通道230及一DBI导电线路或通道240的数据总线，所述DBI导电线路或通道240用以载运DBI位，如以下在本文中所描述。通道230与DBI通道240经耦合以将数据位传递到接收器装置250，且尤其传递到接收器装置250中的接收器电路254。接收器装置250使用来自DBI通道240的DBI位而复原由控制及传输电路220所反转的数据位。通道230可包括任何数目的通道，例如4、8或16个通道或DBI通道240针对其充分地减少ISI、串扰及SSN的任何其它数目的通道。可存在更多通道，包括耦合于控制及传输电路220与接收器装置250之间的DBI通道。DRAM装置210、控制及传输电路220及接收器装置250为集成电路。以下将在本文中进一步描述DBI电路224及接收器电路254以及相关联操作。
图3为根据本发明的实施例的具有数据传输的系统300的框图。存储器组包括DRAM装置阵列，DRAM装置阵列包括含有待在数据总线上传输的数据位的多个DRAM装置310。控制及传输电路320经耦合以从DRAM装置310接收数据位。控制及传输电路320包括DBI电路324。DBI电路324耦合到包括八个导电线路或通道330及一DBI导电线路或通道340的数据总线，所述DBI导电线路或通道340用以载运DBI位。系统300类似于图2所示的系统200且为更具体的，在于存在分别识别为D0到D7的八个通道330。通道330与DBI通道340经耦合以将数据位传递到接收器装置350，且尤其传递到接收器装置350中的接收器电路354。接收器装置350使用来自DBI通道340的DBI位而复原由控制及传输电路320所反转的数据位。可存在更多通道，包括耦合于控制及传输电路320与接收器装置350之间的DBI通道。DRAM装置310、控制及传输电路320及接收器装置350为集成电路。以下将在本文中进一步描述DBI电路324及接收器电路354以及相关联操作。
在某些实施例中，图2的系统200或图3的系统300中的存储器组包括比所展示的多或少的DRAM装置210或310。在某些实施例中，存储器组包括仅单一DRAM装置。在某些实施例中，存储器组可包括一个或一个以上静态随机存取存储器(SRAM)装置或快闪存储器装置或其它类型的存储器装置。在某些实施例中，存储器组包括仅SRAM装置或仅快闪存储器装置或者DRAM装置、SRAM装置、快闪存储器装置及其它存储器装置的各种组合。
图4为根据本发明的实施例的DBI电路400的框图。DBI电路400选择DBI算法且接着根据选定DBI算法而编码原始数据位。在一群组线路上产生所得的经编码数据位。DBI电路400经展示为图2所示的控制及传输电路220中的DBI电路224或图3所示的控制及传输电路320中的DBI电路324。
在一群组线路402上接收原始数据位块，所述线路402耦合到多路复用器404的第一输入、“异或”(XOR)逻辑门406的第一输入及反转电路410。反转电路410从线路402接收原始数据位且在一群组线路412上产生经编码数据位。线路412上的经编码数据位与线路402上的原始数据位相同，除非原始数据位由反转电路410反转。多数检测电路420在耦合到反转电路410的线路424上产生信号以指示是否将反转线路402上的原始数据位。
XOR逻辑门406的第二输入经耦合以接收线路412上的经编码数据位。XOR逻辑门406经配置以将线路402上的原始数据位与线路412上的经编码数据位进行比较且在一群组线路430上产生XOR数据位。如果原始数据位与经编码数据位在对应个别线路402与412上不同，则XOR逻辑门406在线路430中的相应一者上产生二进制一。如果原始数据位与经编码数据位在对应个别线路402与412上相同，则XOR逻辑门406在线路430中的相应一者上产生二进制零。
线路430耦合到多路复用器404的第二输入，且响应于在线路436上从控制电路434耦合而来的控制信号，多路复用器404将来自线路402的原始数据位或来自线路430的XOR数据位耦合到一群组线路432及多数检测电路420。控制电路434借助线路436上的控制信号而决定DBI电路400将实施最小转变数算法、最小零数算法还是最小一数算法。如果线路430上的XOR数据位耦合到多数检测电路420，则实施最小转变数算法。如果线路402上的原始数据位耦合到多数检测电路420，则实施最小零数算法或最小一数算法。
多数检测电路420通过确定线路430上的XOR数据位是否含有指示线路412上的多数输出信号将在下一时钟周期中改变状态的多数二进制一而实施最小转变数算法。如果线路430上的XOR数据位含有多数二进制一，则多数检测电路420在线路424上产生信号以指令反转电路410反转线路402上的原始数据位以在线路412上产生经编码数据位，且在DBI通道440上产生高DBI位以指示线路412上的经编码数据位被反转。如果线路430上的XOR数据位含有指示线路412上的少于多数输出信号将在下一时钟周期中改变状态的多数二进制零，则线路424上的来自多数检测电路420的信号不指令反转电路410反转线路402上的原始数据位，且在随后时钟周期中在线路412上产生的经编码数据位与线路402上的原始数据位相同。在此情况下，多数检测电路420在DBI通道440上产生低DBI位，以指示线路412上的经编码数据位不被反转。
多数检测电路420通过确定线路402上的原始数据位是否含有多数二进制零而实施最小零数算法。如果线路402上的原始数据位含有多数二进制零，则多数检测电路420在线路424上产生信号以指令反转电路410反转线路402上的原始数据位以在随后时钟周期中在线路412上产生经编码数据位，且在DBI通道440上产生高DBI位以指示线路412上的经编码数据位被反转。如果线路402上的原始数据位含有多数二进制一，则线路424上的来自多数检测电路420的信号不指令反转电路410反转线路402上的原始数据位，且在随后时钟周期中在线路412上产生的经编码数据位与线路402上的原始数据位相同。在此情况下，多数检测电路420在DBI通道440上产生低DBI位，以指示线路412上的经编码数据位不被反转。
多数检测电路420通过确定线路402上的原始数据位是否含有多数二进制一而实施最小一数算法。如果线路402上的原始数据位含有多数二进制一，则多数检测电路420在线路424上产生信号以指令反转电路410反转线路402上的原始数据位以在随后时钟周期中在线路412上产生经编码数据位，且在DBI通道440上产生高DBI位以指示线路412上的经编码数据位被反转。如果线路402上的原始数据位含有多数二进制零，则线路424上的来自多数检测电路420的信号不指令反转电路410反转线路402上的原始数据位，且在随后时钟周期中在线路412上产生的经编码数据位与线路402上的原始数据位相同。在此情况下，多数检测电路420在DBI通道440上产生低DBI位，以指示线路412上的经编码数据位不被反转。
多数检测电路420可经布置以检测多数二进制一以实施最小一数算法或检测多数二进制零以实施最小零数算法。根据本发明的实施例，可添加额外控制电路(未图示)以使多数检测电路420能够检测多数二进制一及多数二进制零两者以实施最小一数算法及最小零数算法两者。DBI位的电压电平可经颠倒且在接收器电路中以适当逻辑传达相同信息以解译DBI位。
图5为根据本发明的实施例的接收器电路500的框图。接收器电路500经展示为图2所示的接收器装置250中的接收器电路254或图3所示的接收器装置350中的接收器电路354。根据本发明的实施例，接收器电路254及接收器电路354具有额外元件以接收比图5所示的多的通道。接收器电路500包括八个XOR逻辑门510，并行数据总线中的八个通道D0到D7中的每一者使用一个XOR逻辑门。每一通道D0到D7耦合到相应XOR逻辑门510的一个输入，且每一XOR逻辑门510的第二输入耦合到DBI导电线路或通道515，DBI位经由所述DBI导电线路或通道515而与通道D0到D7上的数据位并行地传输。如果通道D0到D7上的经传输数据位在被传输之前从原始数据反转，则DBI位为二进制一，且通道D0到D7上的数据位由相应XOR逻辑门510反转以在XOR逻辑门510的输出上产生原始数据位。XOR逻辑门510的输出耦合到数据寄存器520中的相应位置R0到R7以存储原始数据位以由接收器装置(例如接收器装置250及350)使用。如果通道D0到D7上的经传输数据位在被传输之前未从原始数据位反转，则DBI位为二进制零，且通道D0到D7上的数据位不由相应XOR逻辑门510改变，而是通到XOR逻辑门510的输出及数据寄存器520中的相应位置R0到R7以存储原始数据位以由接收器装置(例如接收器装置250及350)使用。
图6为根据本发明的实施例的若干方法600的流程图。方法600在框610中开始。在框620中，接收原始数据位块。在框630中，将原始数据位块分成数据位的N个子集，其中N为整数。在框640中，根据最小零数算法编码数据位的第一子集连同DBI位，且在多个并行线路上传输数据位的经编码第一子集及DBI位。在框650中，将计数器设定为等于2。在框660中，根据最小转变数算法编码数据位的后续子集连同DBI位，且在多个并行线路上传输数据位的经编码后续子集及DBI位。在框670中，方法600确定计数器是否等于整数N。如果在框670中计数器等于整数N，则方法600继续到框674，在框674中，方法600确定是否将传输更多数据位。如果将传输更多数据位，则方法600返回到框620。如果将不传输更多数据位，则方法600在框680中结束。如果在框670中计数器不等于整数N，则方法600在框690中继续，在框690中将整数1相加到计数器，且方法600返回到框660，在框660中，根据最小转变数算法编码数据位的后续子集连同DBI位，且在多个并行线路上传输数据位的经编码后续子集及DBI位。
图7为根据本发明的实施例的若干方法700的流程图。方法700在框710中开始。在框720中，接收原始数据位块。在框730中，将原始数据位块分成数据位的N个子集，其中N为整数。在框740中，根据最小一数算法编码数据位的第一子集连同DBI位，且在多个并行线路上传输数据位的经编码第一子集及DBI位。在框750中，将计数器设定为等于2。在框760中，根据最小转变数算法编码数据位的后续子集连同DBI位，且在多个并行线路上传输数据位的经编码后续子集及DBI位。在框770中，方法700确定计数器是否等于整数N。如果在框770中计数器等于整数N，则方法700继续到框774，在框774中，方法700确定是否将传输更多数据位。如果将传输更多数据位，则方法700返回到框720。如果将不传输更多数据位，则方法700在框780中结束。如果在框770中计数器不等于整数N，则方法700在框790中继续，在框790中将整数1相加到计数器，且方法700返回到框760，在框760中根据最小转变数算法编码数据位的后续子集连同DBI位，且在多个并行线路上传输数据位的经编码后续子集及DBI位。
图8为根据本发明的实施例的系统860的框图。在某些实施例中，系统860可包括经由总线873而耦合到显示器868及/或无线收发器872的处理器864。显示器868可用以显示可能由无线收发器872接收的数据。在某些实施例中，系统860可包括存储器装置，例如包括多个DRAM装置的DRAM装置阵列874及/或包括多个快闪存储器装置的快闪存储器装置阵列875。根据本文中所描述的本发明的实施例，DRAM装置阵列874及/或快闪存储器装置阵列875经耦合以经由总线877而与控制及传输电路876交换数据位。根据本文中所描述的本发明的实施例，处理器864经耦合以经由总线878而与控制及传输电路876交换数据位。DRAM装置阵列874中的DRAM装置可为同步DRAM(SDRAM)装置。
根据本发明的实施例，处理器864执行图2及图3分别所示的接收器装置250或350的功能且可包括图5所示的接收器电路500。根据本发明的实施例，控制及传输电路876可包括DBI电路，例如图4所示的DBI电路400。根据本发明的实施例，控制及传输电路876可为图2所示的控制及传输电路220或图3所示的控制及传输电路320。
在某些实施例中，系统860可包括相机，其包括透镜879及成像平面880以经由总线873而耦合到处理器864。成像平面880可用以接收由透镜879所俘获的光。
许多变型为可能的。举例来说，在某些实施例中，系统860可包括形成无线收发器872的小齿轮的蜂窝式电话接收器882。蜂窝式电话接收器882还可接收待由处理器864处理且显示于显示器868上的数据。在某些实施例中，系统860可包括音频、视频或多媒体播放器884(其包括存储器装置885)及一组媒体重放控制件886以经由总线887而耦合到处理器864。处理器864还可经耦合以经由总线895而与音频装置892及/或调制解调器894交换数据位。
在某些实施例中，处理器864经耦合以经由总线898而与第二处理器896交换数据位。根据本文中所描述的本发明的实施例，处理器864及第二处理器896均可包括例如本文中所展示及描述的电路及装置等电路及装置以交换数据位。
根据本文中所描述的本发明的实施例，系统860的电子组件中的任一者可将数据传输到系统860的其它组件。
本文中所描述的电路或系统中的任一者可被称作模块。根据本发明的实施例，模块可包含电路及/或固件。本文中所描述的线路群组中的任何者为近似并行的导电迹线或线路。
方法600及700的个别活动可能不必以所展示的次序或以任何特定次序来执行。某些活动可被重复，且其它活动可仅发生一次。本发明的实施例可具有比图6及图7所示的活动多或少的活动。
本文中所描述的本发明的实施例的实施方案可通过根据第一DBI算法而编码在第一循环中在并行通道上所传输的数据位且根据第二DBI算法而编码在第二循环中在并行通道上所传输的数据位来减少ISI、串扰及SSN且改进功率消耗。根据本发明的实施例，根据最小零数算法或最小一数算法而编码包中的数据位的第一字节以将在每一包的开始处的数据位复位为低功率状态。根据最小零数算法或最小一数算法的编码不需要对先前经传输数据位的状态的存储。根据最小转变数算法而编码包中在第一字节之后的数据位以减少转变的数目，同时维持较低功率操作以减少ISI、串扰及SSN。即使在经传输数据位的先前状态为始终已知的应用中，本文中所描述的本发明的实施例仍提供系统到低功率状态的周期性复位。
以上描述及图式说明本发明的某些实施例以使所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电学、过程及其它改变。在图式中，相同特征或相同数字在若干视图中始终描述大体上类似的特征。实例仅仅代表可能变型。某些实施例的部分及特征可包括于其它实施例的部分及特征中或取代其它实施例的部分及特征。所属领域的技术人员在阅读且理解以上描述后将明白许多其它实施例。因此，本发明的实施例的范围是由随附权利要求书连同赋予所述权利要求书的均等物的全部范围确定的。
提供摘要以遵照37 C.F.R.§1.72(b)，其需要将允许读者快速地确定本技术揭示案的性质的摘要。摘要符合以下理解：其不将用以解释或限制权利要求书的范围或含义。

Claims (21)

1.一种用于传输数据的方法，其包含：
在多个循环内在并行通道上传输数据位群组，其中在所述多个循环中的各个循环中在所述通道上传输所述数据位群组的子集；
在所述多个循环中的第一循环中根据第一数据总线反转DBI算法而编码所述数据位群组的第一子集；及
在所述多个循环中的后续循环中根据第二DBI算法而编码所述数据位群组的后续子集。
2.根据权利要求1所述的方法，其中：
在所述多个循环中的第一循环中根据第一DBI算法而编码所述数据位群组的第一子集包括在所述多个循环中的第一循环中根据最小零数算法或最小一数算法而编码所述数据位群组的所述第一子集；且
在所述多个循环中的后续循环中根据第二DBI算法而编码所述数据位群组的后续子集包括在所述多个循环中的后续循环中根据最小转变数算法而编码所述数据位群组的所述后续子集。
3.根据权利要求1所述的方法，其中：
在所述多个循环中的第一循环中根据第一DBI算法而编码所述数据位群组的第一子集包括：
当根据最小零数算法而编码时，在第一预定数目或更多的所述数据位为二进制零时反转所述第一子集中的所述数据位，以及在少于所述第一预定数目的所述数据位为二进制零时不反转所述数据位；或
当根据最小一数算法而编码时，在第二预定数目或更多的所述数据位为二进制一时反转所述第一子集中的所述数据位，以及在少于所述第二预定数目的所述数据位为二进制一时不反转所述数据位；且
在所述多个循环中的后续循环中根据第二DBI算法而编码所述数据位群组的后续子集包括针对后续子集中的每一子集：
当在各个子集中第三预定数目或更多的所述数据位具有与在先前循环中传输的对应数据位不同的二进制状态时，反转各个子集中的所述数据位；及
当在各个子集中少于所述第三预定数目的所述数据位具有与在所述先前循环中传输的对应数据位不同的二进制状态时，不反转各个子集中的所述数据位。
4.根据权利要求3所述的方法，其进一步包含：
将所述数据位的所述第一预定数目设定为所述数据位的一半；
将所述数据位的所述第二预定数目设定为所述数据位的一半；且
将所述数据位的所述第三预定数目设定为所述数据位的一半。
5.根据权利要求1所述的方法，其中传输数据位群组包括在一定数目的循环中传输所述数据位。
6.根据权利要求5所述的方法，其中：
在所述多个循环中的第一循环中编码所述数据位群组的第一子集包括在所述数目的循环中的一个循环期间根据最小零数算法或最小一数算法而编码所述第一子集中的所述数据位；且
在所述多个循环中的后续循环中编码所述数据位群组的后续子集包括在除所述一个循环以外的所述循环期间根据最小转变数算法而编码所述后续子集中的所述数据位。
7.根据权利要求1所述的方法，其中传输数据位群组包括在八个循环内向或从动态随机存取存储器(DRAM)装置传输六十四个位，每个循环中传输八个位。
8.根据权利要求1所述的方法，其进一步包含：
针对所述多个循环中的每一者产生一DBI位，所述DBI位具有基于由所述第一DBI算法或所述第二DBI算法所确定的在所述循环中传输的所述数据位的状态的值；
在接收器中接收在所述通道上传输的所述数据位群组的每一子集及所述DBI位；及
基于所述DBI位的状态而反转或不反转从所述通道接收的所述数据位。
9.一种用于传输数据的方法，其包含：
在多个循环内在并行通道上传输数据位群组，其中在所述多个循环中的各个循环中在所述并行通道上传输所述数据位群组的子集；
根据最小零数算法或最小一数算法编码所述数据位群组的每N个子集的待在多个循环的每N个循环的第一个循环期间传输的第一个子集；以及
根据最小转变数算法而编码所述数据位群组的每N个子集的待在所述多个循环的每N个循环的第二到N个循环期间传输的第二到第N个子集。
10.根据权利要求9所述的方法，其中：
根据最小转变数算法而编码所述数据位群组的所述子集中的在所述循环中的多个循环期间传输的多个子集包括针对每一子集：
当在所述循环中第一预定数目或更多的所述数据位具有与在先前循环中传输的对应数据位不同的二进制状态时，反转所述数据位；及
当在所述循环中少于所述第一预定数目的所述数据位具有与在所述先前循环中传输的对应数据位不同的二进制状态时，不反转所述数据位；
根据最小零数算法或最小一数算法而编码所述数据位群组的所述子集中的在所述循环中的选定循环期间传输的选定子集包括针对每一选定子集中的所述数据位：
当根据所述最小零数算法而反转时，在第二预定数目或更多的所述数据位为二进制零时反转所述选定子集中的所述数据位，以及在少于所述第二预定数目的所述数据位为二进制零时不反转所述数据位；或
当根据所述最小一数算法而反转时，在第三预定数目或更多的所述数据位为二进制一时反转所述选定子集中的所述数据位，以及在少于所述第三预定数目的所述数据位为二进制一时不反转所述数据位。
11.根据权利要求10所述的方法，其进一步包含：
将所述数据位的所述第一预定数目设定为所述数据位的一半；
将所述数据位的所述第二预定数目设定为所述数据位的一半；且
将所述数据位的所述第三预定数目设定为所述数据位的一半。
12.根据权利要求9所述的方法，其进一步包含：
针对所述多个循环中的每一者而产生一DBI位，所述DBI位具有基于由所述最小转变数算法或所述最小零数算法或所述最小一数算法所确定的在所述循环中传输的所述数据位的状态的值；
在与所述并行通道分开的通道上传输所述DBI位；
在接收器中接收在所述并行通道上传输的所述数据位群组的每一子集及所述DBI位；及
在所述接收器处基于所述DBI位的状态而反转或不反转从所述并行通道接收的所述数据位以复原所述数据位群组。
13.一种用于传输数据的设备，其包含：
并行输入线路，其经布置以接收待在并行通道上传输的并行原始数据位；及多个电路，其耦合到所述并行输入且经配置以根据两种DBI算法中的一者而编码所述原始数据位，
其中，根据两种DBI算法中的一者而编码所述原始数据位包括：
在多个循环中的每N个循环的第一个循环期间，根据最小零数算法或最小一数算法而编码所述原始数据位的每N个子集的第一个子集；且
在多个循环中的每N个循环的第二到N个循环期间，根据最小转变数算法而编码所述原始数据位的每N个子集的第二到第N个子集。
14.根据权利要求13所述的设备，其中，所述电路经配置以根据最小转变数算法、最小零数算法或最小一数算法而编码所述原始数据位。
15.根据权利要求13所述的设备，其中所述多个电路包括：
决定电路，其经配置以在所述并行通道上传输所述原始数据位之前，根据所述DBI算法中的一者而决定是否反转所述原始数据位；
选择电路，其经配置以选择所述两种DBI算法中的一者，其中所述决定电路根据所述一者而决定反转所述原始数据位；及
反转电路，其经配置以响应于所述决定电路的所述决定而反转或不反转所述原始数据位且将经反转或未经反转的所述数据位耦合到所述并行通道。
16.根据权利要求15所述的设备，其进一步包含DBI电路，其经配置以响应于所述决定电路的所述决定而产生DBI位以指示在所述并行通道上传输的所述数据位的状态，且在所述并行通道中的一者上传输所述DBI位。
17.根据权利要求15所述的设备，其中：
所述反转电路经耦合以接收所述原始数据位，且经耦合以从多数检测电路接收控制信号，所述反转电路经配置以根据来自多数检测电路的控制信号而将所述原始数据位耦合到所述并行通道或反转所述原始数据位且将所述经反转数据位耦合到所述并行通道；且
其中所述决定电路包括：
“异或”逻辑门，其具有经耦合以接收所述原始数据位的第一输入及耦合到所述并行通道以接收在先前循环中在所述并行通道上传输的数据位的第二输入，以将所述原始数据位与在所述先前循环中传输的所述数据位进行比较以产生输出位，所述输出位指示当在所述并行通道上传输所述原始数据位时将发生的信号转变的数目；及
多路复用器电路，其具有经耦合以接收所述原始数据位的第一输入、经耦合以接收所述“异或”逻辑门的所述输出位的第二输入及经耦合以接收控制信号的控制输入，所述多路复用器经配置以：
在所述控制信号选择最小零数算法或最小一数算法时，将所述原始数据位耦合到多数检测电路；及
在所述控制信号选择所述最小转变数算法时，将所述“异或”逻辑门的所述输出位耦合到所述多数检测电路；且
所述多数检测电路经配置以检测所述原始数据位或所述“异或”逻辑门的所述输出位中的多数二进制一或二进制零，且基于所述所检测的多数二进制一或二进制零而产生耦合到反转电路的所述控制信号。
18.一种用于传输数据的系统，其包含：
总线，其包含并行通道；
第一处理器，其耦合到所述总线以从所述总线接收并行数据位；
存储器组，其包括包含至少一个DRAM装置的DRAM装置阵列，所述DRAM装置耦合到所述总线以供应待在所述总线上传输的原始数据位；
其中，所述存储器组包含DBI电路，其耦合到所述总线且经配置以根据两种DBI算法中的一者将原始数据位编码成经编码数据位并将所述经编码数据位传输到所述总线上；及
其中，所述DBI电路经配置以：
在多个循环中的每N个循环的第二到N个循环期间，根据最小转变数算法而编码所述原始数据位的每N个子集的第二到第N个子集；且
在多个循环中的每N个循环的第一个循环期间，根据最小零数算法或最小一数算法而编码所述原始数据位的每N个子集的第一个子集。
19.根据权利要求18所述的系统，其中所述DBI电路经配置以根据最小转变数算法、最小零数算法及/或最小一数算法而编码所述数据位。
20.根据权利要求18所述的系统，其中所述DBI电路包括：
决定电路，其经配置以根据所述DBI算法中的一者而决定是否反转所述原始数据位且产生指示在所述总线上传输的所述经编码数据位的状态的DBI位，所述DBI位在所述总线上传输；
选择电路，其经配置以选择所述两种DBI算法中的一者，其中所述决定电路根据所述一者而决定反转或不反转所述原始数据位；及
反转电路，其经配置以响应于所述决定电路的所述决定而反转或不反转所述数据位。
21.一种用于将数据位传输到多个通道上的设备，其包含：第一群组线路、多路复用器、异或逻辑门、反转电路、多数检测电路和控制电路；
其中，所述第一群组线路用于接收原始数据位块且耦合至所述多路复用器的第一输入、所述异或逻辑门的第一输入及所述反转线路；
所述反转电路从所述第一群组线路接收原始数据位且在第二群组线路上产生经编码数据位；
所述多数检测电路在耦合到所述反转电路的线路上产生信号以指示是否将反转第一群组线路上的原始数据位，并在DBI通道上产生DBI位；
所述异或逻辑门的第二输入经耦合以接收所述第二群组线路上的经编码数据位，且所述异或逻辑门经配置以将第一群组线路上的原始数据位与第二群组线路上的经编码数据位进行比较且在第三群组线路上产生异或数据位，所述第三群组线路耦合到所述多路复用器的第二输入；
响应于来自所述控制电路的控制信号，所述多路复用器将来自所述第一群组线路的原始数据位或来自所述第三群组线路的异或数据位耦合到第四群组线路及所述多数检测电路；且
其中所述控制电路经配置以控制所述多路复用器针对每N个循环的第一循环的原始数据位传递所述第一输入且针对每N个循环的后续循环的原始数据位传递所述第二输入。
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