CN103684659A - 长期演进系统中速率匹配处理方法与装置 - Google Patents

Abstract

本发明提供了一种长期演进系统中速率匹配处理方法与装置，通过对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至对应的存储器中；按预设读取顺序，从存储器中读出数据；将读出后的数据进行拼接，并输出拼接后的数据。从而节省了存储空间，提高了系统处理效率。

Description

长期演进系统中速率匹配处理方法与装置

技术领域

本发明涉及移动通信系统中信道编码技术领域，具体可以涉及一种长期演进系统中速率匹配处理方法与装置。

背景技术

在移动通信系统中，信道传输中的数据经过信道编码产生附加校验数据，用于给解码器提供更多的解码信息，提高传输可靠性。

根据物理信道的实际承载能力，会对编码后数据进行选择性传输，删除多余数据信息（比特打孔）或者增添额外数据信息（比特重复），而速率匹配就是实现这种选择性传输的功能。

在LTE（Long Term Evolution，长期演进）系统中采用了循环缓冲区速率匹配的技术方案，该技术方案的优点在于可以方便实现比特打孔和比特重复操作。并且，该技术方案中交织矩阵中没有数据信息的位置需要填充额外的冗余数据即哑元比特。

现有技术方案中，编码后的数据经过列交换图样变换存储时，将包括含哑元比特的交织矩阵存储在三个存储器中，同时按照数据序列交织顺序写入，之后读缓存模块按列依次读出。

现有技术方案将包含哑元比特的交织矩阵进行存储以及后续写入、读出的处理方式，不但造成了存储空间的浪费、降低系统处理效率，同时浪费额外的电路面积，增加流片成本与芯片功耗。

发明内容

本发明提供一种长期演进系统中速率匹配处理方法与装置，从而节省了存储空间，提高了系统处理效率。

本发明提供方案如下：

本发明实施例提供了一种长期演进系统中速率匹配处理方法，包括：

对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

按预设读取顺序，从存储器中读出数据；

将读出后的数据进行拼接，并输出拼接后的数据。

优选的，所述对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理包括：

将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐。

优选的，所述剔除交织矩阵中的哑元比特包括：

对于剔除哑元比特而遗留的空余位置，由所述空余位置右侧的数据左移进行填充。

优选的，所述按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中包括：

分别将剔除哑元比特的系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据，分别存储至存储器中对应的存储模块中；

且每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块，且每一个子存储块存储一传输路中的数据。

优选的，所述按预设读取顺序，从存储器中读出数据包括：

计算确定需要被读出数据中起始位置处数据属于系统位数据还是校验位数据；

计算所述起始位置处数据在存储器中的位置信息，得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息；

将所述起始位置处数据在所述子存储块中的位置信息，减去哑元比特个数，得到所述起始位置处数据真实位置信息；

基于所述起始位置处数据的真实位置信息，读出数据。

优选的，所述读出数据包括：

依次读出系统位数据，交替读出第一校验位数据和第二校验位数据；

且所述交替读出第一校验位数据和第二校验位数据中包括：

若当前需要读出的校验位数据列中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列，先读出下一列校验位数据列中对应的数据，再返回读出哑元比特所在校验位数据列中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

优选的，所述输出拼接后的数据包括：

根据预设的起始位置与序列长度信息截取相应长度的数据进行输出。

本发明实施例还提供了一种长期演进系统中速率匹配处理装置，包括：

交织模块，用于对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

写缓存模块，用于按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

读缓存模块，用于按预设读取顺序，从存储器中读出数据；

输出模块，用于将读出后的数据进行拼接，并输出拼接后的数据。

优选的，所述交织模块包括：

第一处理单元，用于将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐。

优选的，所述交织模块还包括：

第二处理单元，用于将剔除哑元比特而遗留的空余位置，由所述空余位置右侧的数据左移进行填充。

优选的，所述装置还包括：

存储器，用于存储系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

所述存储器中，至少包括三个存储模块，分别用于存储剔除哑元比特的系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

且每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块，且每一个子存储块存储一传输路中的数据。

优选的，所述读缓存模块包括：

第一计算单元，用于计算确定需要被读出数据中起始位置处数据属于系统位数据还是校验位数据；

第二计算单元，用于计算所述起始位置处数据在存储器中的位置信息，得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息；

第三计算单元，用于将所述起始位置处数据在所述子存储块中的位置信息，减去哑元比特个数，得到所述起始位置处数据真实位置信息；

读出单元，用于基于所述起始位置处数据的真实位置信息，读出数据。

优选的，所述读缓存模块依次读出系统位数据，交替读出第一校验位数据和第二校验位数据；

且读缓存模块在交替读出第一校验位数据和第二校验位数据时，若当前需要读出的校验位数据列中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列，先读出下一列校验位数据列中对应的数据，再返回读出哑元比特所在校验位数据列中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

从以上所述可以看出，本发明提供的长期演进系统中速率匹配处理方法与装置，通过对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至对应的存储器中；按预设读取顺序，从存储器中读出数据；将读出后的数据进行拼接，并输出拼接后的数据。从而在数据存储之前，剔除交织矩阵中的哑元比特，节省了存储空间，提高了系统处理效率。

附图说明

图1为本发明实施例提供的长期演进系统中速率匹配处理方法具体实现流程示意图；

图2为本发明实施例提供的长期演进系统中速率匹配处理方法中所涉及的存储器存储数据所属列示意图；

图3为本发明实施例提供的长期演进系统中速率匹配处理方法中，读出数据流程示意图；

图4为本发明实施例提供的长期演进系统中速率匹配处理方法在读出数据时，哑元比特个数为4时，第一校验位和第二校验位对应的第6组子存储模块数据存储示意图；

图5为本发明实施例提供的长期演进系统中速率匹配处理方法在读出数据时，哑元比特个数为12时，第一校验位和第二校验位对应的第6组子存储模块数据存储示意图；

图6为本发明实施例提供的长期演进系统中速率匹配处理方法在读出数据时，哑元比特个数为20时，第一校验位和第二校验位对应的第6组子存储模块数据存储示意图；

图7为本发明实施例提供的长期演进系统中速率匹配处理方法在读出数据时，哑元比特个数为28时，第一校验位和第二校验位对应的第6组子存储模块数据存储示意图；

图8为本发明实施例提供的长期演进系统中速率匹配处理装置结构示意图。

具体实施方式：

本发明实施例提供了一种长期演进系统中速率匹配处理方法，如附图1所示，该方法具体可以包括以下处理步骤：

步骤11，对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

步骤12，按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

步骤13，按预设读取顺序，从存储器中读出数据；

步骤14，将读出后的数据进行拼接，并输出拼接后的数据。

本发明实施例提供的长期演进系统中速率匹配处理方法，由于在读写处理前，已经将交织矩阵中的哑元比特剔除，因此可以降低存储容量消耗，节省了存储空间，并提高了系统处理效率。

本发明实施例中，在将数据写入存储器之间，剔除了系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的哑元比特，而为了节省存储空间以及提高系统处理效率，可将剔除哑元比特而遗留的空余位置，由空余位置右侧的数据左移进行填充，或者，由交织矩阵中的，哑元比特所在位置所属数据列中的下一位数据上移填出。

而上述剔除哑元比特的操作，可在各数据在各自对应的交织器中进行交织处理的同时完成。

根据协议例如LTE-R9-36212-900协议的规定，系统位（S）数据和第一校验位（即P1）数据的交织公式可如下所示：

而第二校验位（即P2）数据的交织公式可如下所示：

那么可以看出，系统位数据和第一校验位数据的交织图样，与第二校验位的交织图样是不同的。

而本发明实施例中，为了使系统位数据、第一校验位数据与第二校验位数据的交织图样相同，在一可选实施例中，将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐，从而使系统位数据、第一校验位数据与第二校验位数据的交织图样相同，这样，就可以大大简化了写缓存模块电路的复杂度。例如，对于8路输入数据，只需要一个写缓存地址生成器，即可实现计算输入数据对应存储器即缓存中的地址并进行存储。

本发明实施例中所涉及的存储器（具体可以为比特接收器）中，至少可以包括三个存储模块，分别用于存储系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据。

为了提高数据处理效率，本发明实施例中，采用2N路数据并行输入的数据处理方式，从而提高系统吞吐量。

并且，本发明实施例中，每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块（具体可为单口RAM）中，以8路数据并行输入为例，如附图2所示，存储模块中可设置有8个单口RAM，且一路数据存储在一个子存储块中。

由于本发明实施例中，事先将各数据对应交织矩阵中的哑元比特剔除，并且，哑元比特所在位置由交织矩阵中的其他有效数据所替代，因此，在由读缓存模块从存储器中，按预设顺序读出数据时，需要考虑哑元比特的个数以及所在位置等各种情况下的交织顺序。

那么，在一具体实施例中，按预设读取顺序，从存储器中读出数据的过程具体可如附图3所示，包括：

步骤31，计算确定需要被读出数据中起始位置（k0）处数据属于系统位数据（S）还是校验位数据（P1/P2）；

步骤32，计算所述起始位置处数据在存储器中的位置信息（具体可以包括列数C0和行数R0），得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息（k00）；

步骤33，将所述起始位置处数据在所述子存储块中的位置信息（k00），减去哑元比特个数，得到所述起始位置处数据真实位置信息（具体可以包括组内读地址A0和该读地址的起始数据位置B0）；

步骤34，基于所述起始位置处数据的真实位置信息，读出数据。

以交织矩阵数据以8路并行输入，每路包括4行数据为例，对附图3所示过程进行详细说明。

1）若k0<K_∏（K_∏为存储器中系统位数据的总长度），即k0位于系统比特位：

k1=k0，k1（k1用于表示k0在存储器中的位置）除以

（

为交织器总行数）的商为交织后k1所在的列序号C0，余数为它的行序号R0。

则C0/4（这里4的含义是每个子存储块（RAM）所包含的列数）为k1所在的RAM组；

C0mod 4（mod表示取余）为k1在该RAM组内的列号。

在该RAM组内的位置k00计算如下：

$\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0.$

该RAM组内的读地址A0为： $[\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0]/8.$

该读地址的起始数据位置B0为： $[\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0]\mathrm{mod}8.$

2）若k0>=K_∏，即k0位于校验比特位：

k1=(k0－K_∏)/2，k1除以

的商为交换后所在的列序号C0，余数为他的行序号R0。

则C0/4为k1所在的RAM组；

C0mod4为k1在该RAM组内的列号。

在该RAM组内的位置k00计算如下：

$\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0.$

该RAM组内的读地址A0为： $[\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0]/4.$

该读地址的起始数据位置B0为： $[\left(C0\mathrm{mod}4\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+R0]\mathrm{mod}4.$

然后，根据交换后所在的列C0和行R0，便可知道在RAM组内的位置k00前有几个哑元比特，这个位置减去哑元比特个数便能得到真实的位置信息A0和B0。

这里进一步说明的是，通过交织后所在的列C0，以及列交换图样，可知位置k00的数据在交织前所在的列号（数据交织前的列号与交织后列号的关系函数，即列交换图样）。

另根据协议规定，哑元比特数据，只能先于有效数据进入存储器，即在对进入交织器前的数据进行每32个数据1行排列时（以8路并行输入为例），哑元位置总是位于第0行的第0列～～第n-1列（n为哑元个数，这里的第0列～～第n-1列是交织前的列号）

所以，如果知道数据在交织前的列号，并且知道哑元个数，就可以知道该列是否有哑元，以及该列之前的所有列共有几个哑元。

举例说明，若哑元个数为20时，数据在交织前的列号如果是28，则该列无哑元，且该列之前的所有列，即第0列～～第27列一共有20个哑元；

如果哑元个数不变，数据在交织前的列号为6，则该列有哑元，且该列之前的所有列一共有6个哑元（其余的13个哑元在第6列之后）。

这里还需要说明的是：

P2原本使用的列交换图样与S和P1不同，本发明实施例中做了处理使P2使用了与系统比特跟P1相同的列交换图样，这样就导致P2中原本在第0行第0列的哑元比特所在位置在使用系统比特的列交换图样时被移到了第31列的最末尾，但这并不不影响数据读出顺序。

另外，在本发明实施例中，由于进行交织的数据是分散在各RAM组的，所以哑元也是分散在各RAM组的。具体地：

由协议可知，哑元比特个数取值(Null)仅为：4、12、20、28。

8路并行输入时，各RAM组内哑元个数可为0、1、2、3或者4，通过计算可以归纳如下：

对于S和P1：

RAM组(S/P1)0、2、4、6中，各组哑元个数为(Null+4)/8；

RAM组(S/P1)1、3、5、7中，各组哑元个数为(Null-4)/8；

对于P2：

RAM组(Par1)0、2、4、7，各组哑元个数为(Null+4)/8；

RAM组(Par1)1、3、5、6，各组哑元个数为(Null-4)/8。

本发明实施例中，对于步骤34中所涉及的读出数据，具体可以包括依次读出系统位数据，交替读出第一校验位数据和第二校验位数据（这也可以理解为步骤13中所涉及的预设顺序）。

且在交替读出第一校验位数据和第二校验位数据时：若当前需要读出的校验位数据列（如P1）中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列（如P1），先读出下一列校验位数据列（如P2）中对应的数据，再返回读出哑元比特所在校验位数据列（如P1）中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

仍以8路并行输入为例进行说明。

在考虑写缓存预剔除哑元比特造成的地址偏移影响时，对于P1/P2其他RAM组，都是两个哑元比特相邻输出，所以在删除哑元比特存储的过程，并不会对输出顺序造成影响。

只有P1RAM组6的情况比较特殊，因为在读出P1中哑元比特后，而P2此时需要读出的是有效数据，所以读出时需要做如下的特殊处理：

（1）哑元个数为4时：

如附图4所示，由于P1的第一读出位置为哑元比特所在位置（X表示此位置在存储前，哑元比特所在位置），因此，此实例中读出的交替关系为：先输出P2第一个数据即B0（P1第一个数据为哑元比特所在位置，因此跳过），再输出P1第一个数据即A0。依次交替完成输出。

具体的输出顺序为：B0、A0、B1、A1、B2、A2、B3、A3、B4、B4、B5、A5、B6、A6、B7、A7、B8、A8、B9、A9、B10、A10、B11、A11、B12、A12、B13、A13、B14、A14、B15、A15。

这里需要说明的是，附图4中数字3、19、11、27，标识数据在交织前所在数据矩阵中的列数。附图5、6、7相同。

这里还需说明的是，附图4至7仅为示意图，其作用在于为了使本发明实施例提供的技术方案更加清楚。

（2）哑元比特数为12时：

如附图5所示，由于P1和P2的第一个数据均为哑元比特所在位置，即哑元比特所在位置成对出现，因此不影响读出顺序，那么读出的交替关系为：先读出P1第一个数据即A0，再读出P2第一个数据即B0，依次交替。

当输出的数据数量为

时(该数据量可从RAM组6的P1、P2输出的各4路数据累加得到。根据这个数据量除4，计算出的商为变化的地址，余数为变化的位置)，即当读到X所在位置时，由于X所在位置为哑元比特所在位置，因此，交替关系发生改变：先输出P2一个数据即B7，再返回输出P1一个数据即A7，后续依次交替完成输出。

具体的输出顺序为：A0、B0、A1、B1、A2、B2、A3、B3、A4、B4、A5、B5、A6、B6、B7、A7、B8、A8、B9、A9、B10、A10、B11、A11、B12、A12、B13、A13、B14、A14、B15、A15。

（3）哑元比特数为20时

由于此时P1、P2的第一位数据均为哑元比特所在位置，因此，不影响输出顺序。

输出时，输出的交替关系为：先输出P1第一个数据即A0，再输出P2第一个数据即B0，后续依次交替；

当输出的数据数量为

时，交替关系发生改变：先输出P2一个数据即B3，再输出P1中一个数据即A3。后续依次交替完成输出。

后续依此类推。

那么，具体的输出顺序为：A0、B0、A1、B1、A2、B2、B3、A3、B4、A4、B5、A5、B6、A6、B7、A7、B8、A8、B9、A9、B 10、A10、B11、A11、B12、A12、B13。

（4）哑元比特数为28时

由于P1和P2中，前三个哑元比特所在位均为相邻输出，因此不影响输出顺序。输出时，输出的交替关系为：先输出P1第一个数据，再输出P2第一个数据，后续依次交替；

当输出的数据数量为

时，交替关系发生改变：先输出P2一个数据即B9，再输出P1一个数据即A9。依次交替完成输出。

具体的输出顺序为：A0、B0、A1、B1、A2、B2、A3、B3、A4、B4、A5、B5、A6、B6、A7、B7、A8、B8、B9、A9、B 10、A10、B11、A11、B12。

在完成数据的读出后，本发明实施例所提供的方法可由一比特选择输出模块，对读出的数据进行拼接，并输出拼接后的数据。

而在输出拼接后的数据时，可根据预设的起始位置与序列长度信息截取相应长度的数据进行输出。

本发明实施例还提供了一种长期演进系统中速率匹配处理装置，如附图8所示，该装置内具体可以包括：

交织模块81，用于对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

写缓存模块82，用于按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

读缓存模块83，用于按预设读取顺序，从存储器中读出数据；

输出模块84，用于将读出后的数据进行拼接，并输出拼接后的数据。

本发明实施例中，所述装置具体还包括：

存储器，用于存储系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

所述存储器中，至少包括三个存储模块，分别用于存储剔除哑元比特的系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

且每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块，且每一个子存储块存储一传输路中的数据。

所述存储器具体可为一比特收集器。

另外，所述装置还可以包括：

调度模块，主要用于完成整个速率匹配处理装置的内部调度与控制。该模块通过状态机控制数据缓存的乒乓读写操作，实现数据同时读写。

在一个可选实施例中，交织模块81内具体可以包括：

第一处理单元，用于将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐。

在一个可选实施例中，交织模块81内具体还可以包括：

第二处理单元，用于将剔除哑元比特而遗留的空余位置，由所述空余位置右侧的数据左移进行填充。

在一个可选实施例中，所述读缓存模块83具体可以包括：

第一计算单元，用于计算确定需要被读出数据中起始位置处数据属于系统位数据还是校验位数据；

第二计算单元，用于计算所述起始位置处数据在存储器中的位置信息，得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息；

第三计算单元，用于将所述起始位置处数据在所述子存储块中的位置信息，减去哑元比特个数，得到所述起始位置处数据真实位置信息；

读出单元，用于基于所述起始位置处数据的真实位置信息，读出数据。

本发明实施例中，读缓存模块83在读出数据时的顺序可为：依次读出系统位数据，交替读出第一校验位数据和第二校验位数据。

且读缓存模块83在交替读出第一校验位数据和第二校验位数据时，若当前需要读出的校验位数据列中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列，先读出下一列校验位数据列中对应的数据，再返回读出哑元比特所在校验位数据列中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

从以上所述可以看出，本发明实施例提供的长期演进系统中速率匹配处理方法与装置，通过对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至对应的存储器中；按预设读取顺序，从存储器中读出数据；将读出后的数据进行拼接，并输出拼接后的数据。从而节省了存储空间，提高了系统处理效率。

以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种长期演进系统中速率匹配处理方法，其特征在于，包括：

对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

按预设读取顺序，从存储器中读出数据；

将读出后的数据进行拼接，并输出拼接后的数据。

2.如权利要求1所述的方法，其特征在于，所述对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理包括：

将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐。

3.如权利要求1或2所述的方法，其特征在于，所述剔除交织矩阵中的哑元比特包括：

对于剔除哑元比特而遗留的空余位置，由所述空余位置右侧的数据左移进行填充。

4.如权利要求1所述的方法，其特征在于，所述按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中包括：

分别将剔除哑元比特的系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据，分别存储至存储器中对应的存储模块中；

且每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块，且每一个子存储块存储一传输路中的数据。

5.如权利要求1所述的方法，其特征在于，所述按预设读取顺序，从存储器中读出数据包括：

计算确定需要被读出数据中起始位置处数据属于系统位数据还是校验位数据；

计算所述起始位置处数据在存储器中的位置信息，得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息；

将所述起始位置处数据在所述子存储块中的位置信息，减去哑元比特个数，得到所述起始位置处数据真实位置信息；

基于所述起始位置处数据的真实位置信息，读出数据。

6.根据权利要求1或5所述的方法，其特征在于，所述读出数据包括：

依次读出系统位数据，交替读出第一校验位数据和第二校验位数据；

且所述交替读出第一校验位数据和第二校验位数据中包括：

若当前需要读出的校验位数据列中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列，先读出下一列校验位数据列中对应的数据，再返回读出哑元比特所在校验位数据列中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

7.根据权利要求1所述的方法，其特征在于，所述输出拼接后的数据包括：

根据预设的起始位置与序列长度信息截取相应长度的数据进行输出。

8.一种长期演进系统中速率匹配处理装置，其特征在于，包括：

交织模块，用于对信道编码后产生的系统位数据、第一校验位数据和第二校验位数据分别进行交织处理，生成对应的交织矩阵，且在交织过程中，剔除交织矩阵中的哑元比特；

写缓存模块，用于按预设的存储规律，将剔除哑元比特的交织矩阵中的数据分别存储至存储器中；

读缓存模块，用于按预设读取顺序，从存储器中读出数据；

输出模块，用于将读出后的数据进行拼接，并输出拼接后的数据。

9.如权利要求8所述的装置，其特征在于，所述交织模块包括：

第一处理单元，用于将第二校验位数据循环左移一位，使所述第二校验位数据，与所述系统位数据或第一校验位数据对齐。

10.如权利要求8或9所述的装置，其特征在于，所述交织模块还包括：

第二处理单元，用于将剔除哑元比特而遗留的空余位置，由所述空余位置右侧的数据左移进行填充。

11.如权利要求8所述的装置，其特征在于，所述装置还包括：

存储器，用于存储系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

所述存储器中，至少包括三个存储模块，分别用于存储剔除哑元比特的系统位交织矩阵、第一校验位交织矩阵和第二校验位交织矩阵中的数据；

且每一个存储模块中，设置有与剔除哑元比特的交织矩阵中数据在并行输入时所使用的传输路数对应数量的子存储块，且每一个子存储块存储一传输路中的数据。

12.如权利要求8所述的装置，其特征在于，所述读缓存模块包括：

第一计算单元，用于计算确定需要被读出数据中起始位置处数据属于系统位数据还是校验位数据；

第二计算单元，用于计算所述起始位置处数据在存储器中的位置信息，得到所述起始位置处数据所在存储器中的子存储块信息以及所述起始位置处数据在所述子存储块中的位置信息；

第三计算单元，用于将所述起始位置处数据在所述子存储块中的位置信息，减去哑元比特个数，得到所述起始位置处数据真实位置信息；

读出单元，用于基于所述起始位置处数据的真实位置信息，读出数据。

13.根据权利要求8或12所述的方法，其特征在于，所述读缓存模块依次读出系统位数据，交替读出第一校验位数据和第二校验位数据；

且读缓存模块在交替读出第一校验位数据和第二校验位数据时，若当前需要读出的校验位数据列中的数据位于哑元比特所在位置时，跳过哑元比特所在校验位数据列，先读出下一列校验位数据列中对应的数据，再返回读出哑元比特所在校验位数据列中，哑元比特所在位置处的数据，后续依次两列校验位数据交替读出。

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