JPH1186576A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1186576A JPH1186576A JP3161698A JP3161698A JPH1186576A JP H1186576 A JPH1186576 A JP H1186576A JP 3161698 A JP3161698 A JP 3161698A JP 3161698 A JP3161698 A JP 3161698A JP H1186576 A JPH1186576 A JP H1186576A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置（フラッシュメモ
リ）は消去動作に長時間を要するため、デュアルオペレ
ーション機能を有する不揮発性半導体記憶装置が提案さ
れているが、分割されるメモリセルアレイのビット構成
を可変にすることができなかった。 【解決手段】 電気的に書き込みおよび消去が可能な不
揮発性半導体記憶装置であって、複数のメモリセルＭＣ
がマトリクス状に配置されたメモリセルアレイ１を、各
ビット線の任意の位置で切り離して所望の大きさを有す
る複数のメモリセルブロック１１，１２で構成する。
リ）は消去動作に長時間を要するため、デュアルオペレ
ーション機能を有する不揮発性半導体記憶装置が提案さ
れているが、分割されるメモリセルアレイのビット構成
を可変にすることができなかった。 【解決手段】 電気的に書き込みおよび消去が可能な不
揮発性半導体記憶装置であって、複数のメモリセルＭＣ
がマトリクス状に配置されたメモリセルアレイ１を、各
ビット線の任意の位置で切り離して所望の大きさを有す
る複数のメモリセルブロック１１，１２で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に、デュアルオペレーション機能を有す
るフラッシュメモリに関する。近年、大容量で低価格の
不揮発性半導体記憶装置としてフラッシュメモリ（Flas
h Memory、FE2PROM: Flash type Electrically Erasabl
e Programmable ReadOnly Memory)が注目されている。
このフラッシュメモリは消去動作に長時間を要するた
め、例えば、メモリセルアレイを２分割し、分割された
一方のメモリセルアレイ（メモリセルブロック）に対し
て消去動作（消去或いは書き込み動作）を行なっている
場合でも、他方のメモリセルアレイ（メモリセルブロッ
ク）に対して読み出し或いは書き込み動作（読み出し動
作）を行なうことができるデュアルオペレーション（同
時動作：Simultaneous Operation）機能を有するフラッ
シュメモリが提案されている。そして、このようなデュ
アルオペレーション機能を有するフラッシュメモリにお
いて、極端な回路の複雑化やチップ面積の増大を伴うこ
となく、分割されるメモリセルブロックのビット構成を
可変にすることのできるフラッシュメモリ（不揮発性半
導体記憶装置）の提供が要望されている。
装置に関し、特に、デュアルオペレーション機能を有す
るフラッシュメモリに関する。近年、大容量で低価格の
不揮発性半導体記憶装置としてフラッシュメモリ（Flas
h Memory、FE2PROM: Flash type Electrically Erasabl
e Programmable ReadOnly Memory)が注目されている。
このフラッシュメモリは消去動作に長時間を要するた
め、例えば、メモリセルアレイを２分割し、分割された
一方のメモリセルアレイ（メモリセルブロック）に対し
て消去動作（消去或いは書き込み動作）を行なっている
場合でも、他方のメモリセルアレイ（メモリセルブロッ
ク）に対して読み出し或いは書き込み動作（読み出し動
作）を行なうことができるデュアルオペレーション（同
時動作：Simultaneous Operation）機能を有するフラッ
シュメモリが提案されている。そして、このようなデュ
アルオペレーション機能を有するフラッシュメモリにお
いて、極端な回路の複雑化やチップ面積の増大を伴うこ
となく、分割されるメモリセルブロックのビット構成を
可変にすることのできるフラッシュメモリ（不揮発性半
導体記憶装置）の提供が要望されている。
【０００２】
【従来の技術】従来、フラッシュメモリにおいては、メ
モリセルに対する読み出しモード、書き込みモード、お
よび、消去モードが存在している。これら各モードで
は、動作そのもの（読み出し時）および動作確認（書き
込み並びに消去時）において、メモリセルのデータを読
み出す動作が必要とされている。すなわち、読み出し時
は当然であるが、書き込み時および消去時においても、
メモリセルのデータが所定の値（レベル）になったかど
うかを確認するために、メモリセルのデータを読み出す
作業が必要となっている。
モリセルに対する読み出しモード、書き込みモード、お
よび、消去モードが存在している。これら各モードで
は、動作そのもの（読み出し時）および動作確認（書き
込み並びに消去時）において、メモリセルのデータを読
み出す動作が必要とされている。すなわち、読み出し時
は当然であるが、書き込み時および消去時においても、
メモリセルのデータが所定の値（レベル）になったかど
うかを確認するために、メモリセルのデータを読み出す
作業が必要となっている。
【０００３】図１は従来の不揮発性半導体記憶装置（フ
ラッシュメモリ）の一例におけるメモリセルアレイと読
み出し回路との関連を示すブロック図である。図１にお
いて、参照符号１０１はメモリセルアレイ、また、１０
２は読み出し回路を示している。図１に示されるよう
に、従来の一般的なフラッシュメモリは、チップ面積の
効率化を図るため、１つのメモリセルアレイ１０１に対
して１つの読み出し回路１０２を設け、この読み出し回
路１０２により、読み出しモードにおける読み出し動作
と、書き込み並びに消去モードにおける読み出し動作
（確認動作）とを行うようになっている。
ラッシュメモリ）の一例におけるメモリセルアレイと読
み出し回路との関連を示すブロック図である。図１にお
いて、参照符号１０１はメモリセルアレイ、また、１０
２は読み出し回路を示している。図１に示されるよう
に、従来の一般的なフラッシュメモリは、チップ面積の
効率化を図るため、１つのメモリセルアレイ１０１に対
して１つの読み出し回路１０２を設け、この読み出し回
路１０２により、読み出しモードにおける読み出し動作
と、書き込み並びに消去モードにおける読み出し動作
（確認動作）とを行うようになっている。
【０００４】ところで、読み出し，書き込み並びに消去
の各モードの内、消去モードは、その消去動作が完了す
るまでの時間に秒単位を要し、他の読み出しモードおよ
び書き込みモードに比べると数十倍から数百万倍の時間
が必要となっている。ここで、例えば、メモリセルの消
去動作（消去モード）をメモリセルアレイ１０１全体に
対して行わずに、メモリセルアレイ１０１を何分割かし
た特定の消去セクタに対してのみ消去動作を実行するこ
とも可能である。しかしながら、従来の一般的なフラッ
シュメモリでは、メモリセルアレイ１０１に対して１つ
の読み出し回路１０２を設け、各動作モードで共有化し
ているため、例えば、特定の消去セクタを消去している
間、メモリセルアレイの消去の対象となっていないビッ
トに対する読み出し或いは書き込み動作を行うことはで
きない。これは、フラッシュメモリを搭載したシステム
の効率を下げる大きな原因となっている。
の各モードの内、消去モードは、その消去動作が完了す
るまでの時間に秒単位を要し、他の読み出しモードおよ
び書き込みモードに比べると数十倍から数百万倍の時間
が必要となっている。ここで、例えば、メモリセルの消
去動作（消去モード）をメモリセルアレイ１０１全体に
対して行わずに、メモリセルアレイ１０１を何分割かし
た特定の消去セクタに対してのみ消去動作を実行するこ
とも可能である。しかしながら、従来の一般的なフラッ
シュメモリでは、メモリセルアレイ１０１に対して１つ
の読み出し回路１０２を設け、各動作モードで共有化し
ているため、例えば、特定の消去セクタを消去している
間、メモリセルアレイの消去の対象となっていないビッ
トに対する読み出し或いは書き込み動作を行うことはで
きない。これは、フラッシュメモリを搭載したシステム
の効率を下げる大きな原因となっている。
【０００５】そこで、デュアルオペレーション機能を持
たせたフラッシュメモリ（不揮発性半導体記憶装置）が
考えられている。
たせたフラッシュメモリ（不揮発性半導体記憶装置）が
考えられている。
【０００６】
【発明が解決しようとする課題】図２は関連技術として
の不揮発性半導体記憶装置（デュアルオペレーション機
能を有するフラッシュメモリ）の一例におけるメモリセ
ルアレイと読み出し回路との関連を示すブロック図であ
る。図２において、参照符号１１１は第１のメモリセル
ブロック、１１２は第２のメモリセルブロック、１２１
は第１の読み出し回路、そして、１２２は第２の読み出
し回路を示している。
の不揮発性半導体記憶装置（デュアルオペレーション機
能を有するフラッシュメモリ）の一例におけるメモリセ
ルアレイと読み出し回路との関連を示すブロック図であ
る。図２において、参照符号１１１は第１のメモリセル
ブロック、１１２は第２のメモリセルブロック、１２１
は第１の読み出し回路、そして、１２２は第２の読み出
し回路を示している。
【０００７】最も単純な構成のデュアルオペレーション
機能を有するフラッシュメモリとしては、２つのチップ
のフラッシュメモリからなるモジュールであるが、より
小さなチップ面積が必要な場合には、各チップの部品の
共用を行なって１チップで構成する。その場合の基本的
なデュアルオペレーションの考え方は、図２に示される
ように、メモリセルアレイ１０１を２分割して第１のメ
モリセルブロック１１１および第２のメモリセルブロッ
ク１１２により構成し、それぞれ専用の読み出し回路
（第１の読み出し回路１２１および第２の読み出し回路
１２２）を設けるようになっている。
機能を有するフラッシュメモリとしては、２つのチップ
のフラッシュメモリからなるモジュールであるが、より
小さなチップ面積が必要な場合には、各チップの部品の
共用を行なって１チップで構成する。その場合の基本的
なデュアルオペレーションの考え方は、図２に示される
ように、メモリセルアレイ１０１を２分割して第１のメ
モリセルブロック１１１および第２のメモリセルブロッ
ク１１２により構成し、それぞれ専用の読み出し回路
（第１の読み出し回路１２１および第２の読み出し回路
１２２）を設けるようになっている。
【０００８】そして、一方のメモリセルブロック（例え
ば、第１のメモリセルブロック１１１）に対して消去動
作（消去或いは書き込み動作）を行なっている場合で
も、分割された他方のメモリセルブロック（例えば、第
２のメモリセルブロック１１２）に対して読み出し或い
は書き込み動作（読み出し動作）を同時に行なうデュア
ルオペレーション機能を実現するようになっている。な
お、ここで述べている書き込みおよび消去動作はいわゆ
る自動書き込みおよび自動消去の動作であり、チップ外
部からコマンドシーケンスを与えることにより、チップ
内部で全ての動作が完結するものを想定している。
ば、第１のメモリセルブロック１１１）に対して消去動
作（消去或いは書き込み動作）を行なっている場合で
も、分割された他方のメモリセルブロック（例えば、第
２のメモリセルブロック１１２）に対して読み出し或い
は書き込み動作（読み出し動作）を同時に行なうデュア
ルオペレーション機能を実現するようになっている。な
お、ここで述べている書き込みおよび消去動作はいわゆ
る自動書き込みおよび自動消去の動作であり、チップ外
部からコマンドシーケンスを与えることにより、チップ
内部で全ての動作が完結するものを想定している。
【０００９】図３は図２に対して不揮発性半導体記憶装
置（フラッシュメモリ）の外部から与える入力および基
本的な信号を書き加えて示すブロック図であり、図４は
図３の不揮発性半導体記憶装置をより詳細に示すブロッ
ク回路図である。図３および図４において、参照符号１
０３はＹデコード回路（コラムデコーダ）、１０４はＸ
デコード回路（ロウデコーダ）、１０５はセルソースデ
コード回路、１７１および１７２は第１および第２のマ
ルチプレクサ、１７３はアドレス判定回路、１７４は書
き込み／消去判定回路、１７５はチップ状態判定回路、
そして、１７６は出力バッファ回路を示している。ま
た、図４において、参照符号ＹＧはＹ選択ゲート（ビッ
ト線選択ゲート）、ＢＬはビット線、ＷＬはワード線、
そして、ＭＣはメモリセルを示している。なお、実際の
フラッシュメモリでは、書き込み／消去判定回路１７４
の出力により制御され、メモリセルＭＣへの電源電圧を
制御する回路ブロック等が存在するが、図面が複雑化す
るので図３および図４では省略している。
置（フラッシュメモリ）の外部から与える入力および基
本的な信号を書き加えて示すブロック図であり、図４は
図３の不揮発性半導体記憶装置をより詳細に示すブロッ
ク回路図である。図３および図４において、参照符号１
０３はＹデコード回路（コラムデコーダ）、１０４はＸ
デコード回路（ロウデコーダ）、１０５はセルソースデ
コード回路、１７１および１７２は第１および第２のマ
ルチプレクサ、１７３はアドレス判定回路、１７４は書
き込み／消去判定回路、１７５はチップ状態判定回路、
そして、１７６は出力バッファ回路を示している。ま
た、図４において、参照符号ＹＧはＹ選択ゲート（ビッ
ト線選択ゲート）、ＢＬはビット線、ＷＬはワード線、
そして、ＭＣはメモリセルを示している。なお、実際の
フラッシュメモリでは、書き込み／消去判定回路１７４
の出力により制御され、メモリセルＭＣへの電源電圧を
制御する回路ブロック等が存在するが、図面が複雑化す
るので図３および図４では省略している。
【００１０】図４から明らかなように、複数のメモリセ
ルＭＣは、複数のビット線ＢＬと複数のワード線ＷＬの
交差個所にマトリクス状に設けられ、Ｙデコード回路１
０３により選択線Ｙn およびＹ選択ゲートＹＧを介して
選択されるビット線ＢＬとＸデコード回路１０４により
選択されるワード線ＷＬとの交差個所のメモリセルＭＣ
がアクセスされるようになっている。また、セルソース
デコード回路１０５は各メモリセルＭＣのソース電極に
接続され、全てのメモリセルＭＣを一括して（或いは、
消去セクタ毎に）消去するようになっている。
ルＭＣは、複数のビット線ＢＬと複数のワード線ＷＬの
交差個所にマトリクス状に設けられ、Ｙデコード回路１
０３により選択線Ｙn およびＹ選択ゲートＹＧを介して
選択されるビット線ＢＬとＸデコード回路１０４により
選択されるワード線ＷＬとの交差個所のメモリセルＭＣ
がアクセスされるようになっている。また、セルソース
デコード回路１０５は各メモリセルＭＣのソース電極に
接続され、全てのメモリセルＭＣを一括して（或いは、
消去セクタ毎に）消去するようになっている。
【００１１】図３および図４に示すフラッシュメモリ
は、メモリセルアレイ１０１を各ワード線ＷＬの所定位
置を境界として２つのメモリセルブロック（第１および
第２のメモリセルブロック）１１１および１１２に分割
し、それぞれ専用の読み出し回路１２１，１２２を設け
るようになっている。すなわち、所定数のビット線ＢＬ
で構成される第１のメモリセルブロック１１１には第１
の読み出し回路１２１が設けられ、また、残りのビット
線ＢＬで構成された第２のメモリセルブロック１１２に
は第２の読み出し回路１２２が設けられている。この構
成により、分割された一方のメモリセルブロック（例え
ば、第１のメモリセルブロック１１１）に対して消去動
作（消去或いは書き込み動作）を行なっている場合で
も、分割された他方のメモリセルブロック（例えば、第
２のメモリセルブロック１１２）に対して読み出し或い
は書き込み動作（読み出し動作）を同時に行なうデュア
ルオペレーション機能を実現するようになっている。
は、メモリセルアレイ１０１を各ワード線ＷＬの所定位
置を境界として２つのメモリセルブロック（第１および
第２のメモリセルブロック）１１１および１１２に分割
し、それぞれ専用の読み出し回路１２１，１２２を設け
るようになっている。すなわち、所定数のビット線ＢＬ
で構成される第１のメモリセルブロック１１１には第１
の読み出し回路１２１が設けられ、また、残りのビット
線ＢＬで構成された第２のメモリセルブロック１１２に
は第２の読み出し回路１２２が設けられている。この構
成により、分割された一方のメモリセルブロック（例え
ば、第１のメモリセルブロック１１１）に対して消去動
作（消去或いは書き込み動作）を行なっている場合で
も、分割された他方のメモリセルブロック（例えば、第
２のメモリセルブロック１１２）に対して読み出し或い
は書き込み動作（読み出し動作）を同時に行なうデュア
ルオペレーション機能を実現するようになっている。
【００１２】このように、図３および図４に示すフラッ
シュメモリは、メモリセルアレイ１０１の各ビット線Ｂ
Ｌを、第１および第２のメモリセルブロック１１１およ
び１１２に対応した第１および第２の読み出し回路１２
１および１２２に接続するようになっている。なお、複
数のビット線ＢＬを、少数の本数に分割し、それぞれに
読み出し回路を接続する方法も考えられる。
シュメモリは、メモリセルアレイ１０１の各ビット線Ｂ
Ｌを、第１および第２のメモリセルブロック１１１およ
び１１２に対応した第１および第２の読み出し回路１２
１および１２２に接続するようになっている。なお、複
数のビット線ＢＬを、少数の本数に分割し、それぞれに
読み出し回路を接続する方法も考えられる。
【００１３】ところで、図３および図４に示すデュアル
オペレーション機能を有するフラッシュメモリとデュア
ルオペレーション非対応のフラッシュメモリとの差は、
アドレス判定回路１７３と、第１および第２の読み出し
回路１２１，１２２に対するマルチプレクサ（第１およ
び第２のマルチプレクサ１７１，１７２）が存在するか
どうかである。すなわち、前述したように、デュアルオ
ペレーションは、外部からのコマンドシーケンスによ
り、チップ内部で自動的に行なわれる書き込みまたは消
去動作を一方のメモリセルブロック（第１のメモリセル
ブロック１１１）で行っている際に、他方のメモリセル
ブロック（第２のメモリセルブロック１１２）に対して
読み出し動作を行なうものであり、これ以外の動作は禁
止となっている。
オペレーション機能を有するフラッシュメモリとデュア
ルオペレーション非対応のフラッシュメモリとの差は、
アドレス判定回路１７３と、第１および第２の読み出し
回路１２１，１２２に対するマルチプレクサ（第１およ
び第２のマルチプレクサ１７１，１７２）が存在するか
どうかである。すなわち、前述したように、デュアルオ
ペレーションは、外部からのコマンドシーケンスによ
り、チップ内部で自動的に行なわれる書き込みまたは消
去動作を一方のメモリセルブロック（第１のメモリセル
ブロック１１１）で行っている際に、他方のメモリセル
ブロック（第２のメモリセルブロック１１２）に対して
読み出し動作を行なうものであり、これ以外の動作は禁
止となっている。
【００１４】具体的に、例えば、第１のメモリセルブロ
ック１１１が消去または書き込み動作中であった場合、
第２のメモリセルブロック１１２に対する読み出し動作
だけが許されるのである。これらのメモリセルアレイ
（１０１）に対する制御は次の様にして行なわれる。ま
ず、第１のメモリセルブロック１１１に対しての消去動
作（または、書き込み動作）は、通常のフラッシュメモ
リと同様の制御に加え、チップ状態判定回路１７５およ
び第２のマルチプレクサ１７２によっても制御される。
すなわち、第２のマルチプレクサ１７２は、チップ状態
判定回路１７５により第１および第２の読み出し回路１
２１，１２２のどちらの出力信号（この場合は、第１の
読み出し回路１２１の出力信号）を書き込み／消去判定
回路１７４に送るかを決定する。また、第２のメモリセ
ルブロック１１２からの読み出し動作は、通常の読み出
し動作に加え、チップ状態判定回路１７５およびアドレ
ス判定回路１７３による制御が行なわれる。すなわち、
アドレス判定回路１７３は、チップ状態判定回路１７５
の出力信号および入力されたアドレス（Ｘアドレスおよ
びＹアドレス）から、そのアドレスが読み出し可能なメ
モリセルブロック（この場合は、第２の読み出し回路１
２２）のものかどうかを判定し、その結果を第１のマル
チプレクサ１７１に送る。
ック１１１が消去または書き込み動作中であった場合、
第２のメモリセルブロック１１２に対する読み出し動作
だけが許されるのである。これらのメモリセルアレイ
（１０１）に対する制御は次の様にして行なわれる。ま
ず、第１のメモリセルブロック１１１に対しての消去動
作（または、書き込み動作）は、通常のフラッシュメモ
リと同様の制御に加え、チップ状態判定回路１７５およ
び第２のマルチプレクサ１７２によっても制御される。
すなわち、第２のマルチプレクサ１７２は、チップ状態
判定回路１７５により第１および第２の読み出し回路１
２１，１２２のどちらの出力信号（この場合は、第１の
読み出し回路１２１の出力信号）を書き込み／消去判定
回路１７４に送るかを決定する。また、第２のメモリセ
ルブロック１１２からの読み出し動作は、通常の読み出
し動作に加え、チップ状態判定回路１７５およびアドレ
ス判定回路１７３による制御が行なわれる。すなわち、
アドレス判定回路１７３は、チップ状態判定回路１７５
の出力信号および入力されたアドレス（Ｘアドレスおよ
びＹアドレス）から、そのアドレスが読み出し可能なメ
モリセルブロック（この場合は、第２の読み出し回路１
２２）のものかどうかを判定し、その結果を第１のマル
チプレクサ１７１に送る。
【００１５】第１のマルチプレクサ１７１は、チップ状
態判定回路１７５からどちらの読み出し回路の出力を有
効にするかを判断し（この場合は、第２の読み出し回路
１２２）、アドレス判定回路１７３の出力と比べて有効
なアドレスであれば読み出し回路の出力信号（この場合
は、第２の読み出し回路１２２の出力信号）を出力バッ
ファ回路１７６に送る。一方、第２のメモリセルブロッ
ク１１２に対して消去または書き込み動作を行なう場合
には、第１および第２のマルチプレクサ１７１，１７２
が上述とは逆の読み出し回路（第１および第２の読み出
し回路１２１，１２２）の出力信号を有効にするだけで
後の動作は同じである。
態判定回路１７５からどちらの読み出し回路の出力を有
効にするかを判断し（この場合は、第２の読み出し回路
１２２）、アドレス判定回路１７３の出力と比べて有効
なアドレスであれば読み出し回路の出力信号（この場合
は、第２の読み出し回路１２２の出力信号）を出力バッ
ファ回路１７６に送る。一方、第２のメモリセルブロッ
ク１１２に対して消去または書き込み動作を行なう場合
には、第１および第２のマルチプレクサ１７１，１７２
が上述とは逆の読み出し回路（第１および第２の読み出
し回路１２１，１２２）の出力信号を有効にするだけで
後の動作は同じである。
【００１６】以上がデュアルオペレーション機能を有す
るフラッシュメモリ（不揮発性半導体記憶装置）の動作
の概要であり、このような制御を行なうために、アドレ
ス判定回路１７３および読み出し回路１２１，１２２に
対するマルチプレクサ１７１，１７２がデュアルオペレ
ーションを可能とするために必要とされている。なお、
厳密には、アドレス判定回路１７３の出力結果により入
力されたアドレス（ＸアドレスおよびＹアドレス）に対
する各デコーダ（Ｘデコーダ回路１０４およびＹデコー
ダ回路１０３）の出力およびセルソースデコード回路の
出力を変える必要がある場合が存在し、アドレス判定回
路１７３の出力結果がこれらの回路にも送られている
が、以上の説明では、簡略化のためにその説明は省略し
た。
るフラッシュメモリ（不揮発性半導体記憶装置）の動作
の概要であり、このような制御を行なうために、アドレ
ス判定回路１７３および読み出し回路１２１，１２２に
対するマルチプレクサ１７１，１７２がデュアルオペレ
ーションを可能とするために必要とされている。なお、
厳密には、アドレス判定回路１７３の出力結果により入
力されたアドレス（ＸアドレスおよびＹアドレス）に対
する各デコーダ（Ｘデコーダ回路１０４およびＹデコー
ダ回路１０３）の出力およびセルソースデコード回路の
出力を変える必要がある場合が存在し、アドレス判定回
路１７３の出力結果がこれらの回路にも送られている
が、以上の説明では、簡略化のためにその説明は省略し
た。
【００１７】上述のように図３および図４に示す関連技
術としての不揮発性半導体記憶装置（フラッシュメモ
リ）は、予め（初期の設計段階から）各読み出し回路１
２１および１２２に接続するビット線ＢＬを規定して製
造するため、例えば、この不揮発性半導体記憶装置を使
用してコンピュータシステムを構成する場合等におい
て、ビット構成を変更することが困難であったり、或い
は、ビット構成を可変とするにはビット数に応じたコー
ディングを行う回路が別個に必要となって回路構成が複
雑になるという問題があった。
術としての不揮発性半導体記憶装置（フラッシュメモ
リ）は、予め（初期の設計段階から）各読み出し回路１
２１および１２２に接続するビット線ＢＬを規定して製
造するため、例えば、この不揮発性半導体記憶装置を使
用してコンピュータシステムを構成する場合等におい
て、ビット構成を変更することが困難であったり、或い
は、ビット構成を可変とするにはビット数に応じたコー
ディングを行う回路が別個に必要となって回路構成が複
雑になるという問題があった。
【００１８】図５は図３不揮発性半導体記憶装置の変形
例を示すブロック図であり、図６は図５の不揮発性半導
体記憶装置をより詳細に示すブロック回路図である。図
５および図６において、参照符号１０６は時分割回路、
１２０は読み出し回路、そして、１６０はマルチプレク
サを示している。すなわち、図５および図６に示す不揮
発性半導体記憶装置（フラッシュメモリ）は、図３およ
び図４に示す関連技術としてのフラッシュメモリの変形
例であり、マルチプレクサをメモリセルアレイに対して
適用したものであり、図３および図４のフラッシュメモ
リにおける２つの読み出し回路１２１および１２２を１
つの読み出し回路１２０として構成したものである。
例を示すブロック図であり、図６は図５の不揮発性半導
体記憶装置をより詳細に示すブロック回路図である。図
５および図６において、参照符号１０６は時分割回路、
１２０は読み出し回路、そして、１６０はマルチプレク
サを示している。すなわち、図５および図６に示す不揮
発性半導体記憶装置（フラッシュメモリ）は、図３およ
び図４に示す関連技術としてのフラッシュメモリの変形
例であり、マルチプレクサをメモリセルアレイに対して
適用したものであり、図３および図４のフラッシュメモ
リにおける２つの読み出し回路１２１および１２２を１
つの読み出し回路１２０として構成したものである。
【００１９】図５および図６に示されるように、本変形
例において、第１および第２のメモリセルブロック１１
１，１１２は、マルチプレクサ１６０を介して共通の読
み出し回路１２０に接続されるようになっている。ここ
で、時分割回路１０６は、一定周期でマルチプレクサ１
６０の出力を切り替え、また、同時に、第１および第２
のメモリセルブロック１１１，１１２のどちらからの出
力が選択されているかを読み出し回路１２０に与える。
そして、例えば、第１のメモリセルブロック１１１の消
去動作（消去或いは書き込み動作）を行っている場合で
も、読み出し回路１２０を時分割的に第１および第２の
メモリセルブロック１１１および１１２に接続すること
によって、第２のメモリセルブロック１１２に対する読
み出し或いは書き込み動作（読み出し動作）を同時に行
えるように構成されている。
例において、第１および第２のメモリセルブロック１１
１，１１２は、マルチプレクサ１６０を介して共通の読
み出し回路１２０に接続されるようになっている。ここ
で、時分割回路１０６は、一定周期でマルチプレクサ１
６０の出力を切り替え、また、同時に、第１および第２
のメモリセルブロック１１１，１１２のどちらからの出
力が選択されているかを読み出し回路１２０に与える。
そして、例えば、第１のメモリセルブロック１１１の消
去動作（消去或いは書き込み動作）を行っている場合で
も、読み出し回路１２０を時分割的に第１および第２の
メモリセルブロック１１１および１１２に接続すること
によって、第２のメモリセルブロック１１２に対する読
み出し或いは書き込み動作（読み出し動作）を同時に行
えるように構成されている。
【００２０】ここで、読み出し回路１２０は、時分割回
路１０６の出力信号，チップ状態判定回路１７５の出力
信号，および，アドレス判定回路１７３の出力信号によ
り自分自身の出力を出力バッファ回路１７６に送るのか
（すなわち、出力バッファ回路１７６に送ることが可能
か），或いは，書き込み消去判定回路１７４に送るのか
を判断する。アドレス判定回路１７３の動作は、制御の
対象が読み出し回路１２０に変わる以外は、前述した図
３および図４に示すフラッシュメモリの場合と同様であ
る。
路１０６の出力信号，チップ状態判定回路１７５の出力
信号，および，アドレス判定回路１７３の出力信号によ
り自分自身の出力を出力バッファ回路１７６に送るのか
（すなわち、出力バッファ回路１７６に送ることが可能
か），或いは，書き込み消去判定回路１７４に送るのか
を判断する。アドレス判定回路１７３の動作は、制御の
対象が読み出し回路１２０に変わる以外は、前述した図
３および図４に示すフラッシュメモリの場合と同様であ
る。
【００２１】上述のように図５および図６に示す関連技
術としての不揮発性半導体記憶装置（フラッシュメモ
リ）においても、マルチプレクサ１６０を介して読み出
し回路１２０に接続するビット線ＢＬは、初期の設計段
階から規定して製造されているため、ビット構成を変更
することは困難であった。具体的に、図３および図４、
または、図５および図６に示す不揮発性半導体記憶装置
（デュアルオペレーション機能を有するフラッシュメモ
リ）において、第１のメモリセルブロック１１１の容量
が２Ｍビットで第２のメモリセルブロック１１２の容量
が６Ｍビットとして製造され、メモリセルアレイ１０１
全体の記憶容量が８Ｍビットの場合、例えば、ユーザ側
（例えば、コンピュータシステムを組み立てる業者）が
頻繁に消去を行いたいデータの容量（例えば、コンピュ
ータのＢＩＯＳ等として使用する記憶容量）が１Ｍビッ
トであり、その１Ｍビットのデータを容量の小さい第１
のメモリセルブロック１１１に割り当てたとしても、こ
の第１のメモリセルブロック１１１における残りの１Ｍ
ビットは、該第１のメモリセルブロック１１１を消去し
ている際には第２のメモリセルブロック１１２に格納さ
れたデータと同様に自由な読み出し或いは書き込み動作
が行えないことになる。すなわち、第１のメモリセルブ
ロック１１１における１Ｍビット分の容量は、使用され
ずに無駄になってしまうことになる。さらに、ビット構
成を可変とするために別個にコーディング回路を設ける
には、このコーディング回路が複雑になり製品（フラッ
シュメモリ）の価格を上昇させることにもなる。
術としての不揮発性半導体記憶装置（フラッシュメモ
リ）においても、マルチプレクサ１６０を介して読み出
し回路１２０に接続するビット線ＢＬは、初期の設計段
階から規定して製造されているため、ビット構成を変更
することは困難であった。具体的に、図３および図４、
または、図５および図６に示す不揮発性半導体記憶装置
（デュアルオペレーション機能を有するフラッシュメモ
リ）において、第１のメモリセルブロック１１１の容量
が２Ｍビットで第２のメモリセルブロック１１２の容量
が６Ｍビットとして製造され、メモリセルアレイ１０１
全体の記憶容量が８Ｍビットの場合、例えば、ユーザ側
（例えば、コンピュータシステムを組み立てる業者）が
頻繁に消去を行いたいデータの容量（例えば、コンピュ
ータのＢＩＯＳ等として使用する記憶容量）が１Ｍビッ
トであり、その１Ｍビットのデータを容量の小さい第１
のメモリセルブロック１１１に割り当てたとしても、こ
の第１のメモリセルブロック１１１における残りの１Ｍ
ビットは、該第１のメモリセルブロック１１１を消去し
ている際には第２のメモリセルブロック１１２に格納さ
れたデータと同様に自由な読み出し或いは書き込み動作
が行えないことになる。すなわち、第１のメモリセルブ
ロック１１１における１Ｍビット分の容量は、使用され
ずに無駄になってしまうことになる。さらに、ビット構
成を可変とするために別個にコーディング回路を設ける
には、このコーディング回路が複雑になり製品（フラッ
シュメモリ）の価格を上昇させることにもなる。
【００２２】本発明は、上述した従来の不揮発性半導体
記憶装置が有する課題に鑑み、デュアルオペレーション
機能を有する不揮発性半導体記憶装置において、極端な
回路の複雑化やチップ面積の増大を伴うことなく、分割
するメモリセルブロックのビット構成を可変にすること
を目的とする。
記憶装置が有する課題に鑑み、デュアルオペレーション
機能を有する不揮発性半導体記憶装置において、極端な
回路の複雑化やチップ面積の増大を伴うことなく、分割
するメモリセルブロックのビット構成を可変にすること
を目的とする。
【００２３】
【課題を解決するための手段】本発明によれば、電気的
に書き込みおよび消去が可能な不揮発性半導体記憶装置
であって、複数のメモリセルがマトリクス状に配置され
たメモリセルアレイを、各ビット線の任意の位置で切り
離して所望の大きさを有する複数のメモリセルブロック
で構成するようにしたことを特徴とする不揮発性半導体
記憶装置が提供される。
に書き込みおよび消去が可能な不揮発性半導体記憶装置
であって、複数のメモリセルがマトリクス状に配置され
たメモリセルアレイを、各ビット線の任意の位置で切り
離して所望の大きさを有する複数のメモリセルブロック
で構成するようにしたことを特徴とする不揮発性半導体
記憶装置が提供される。
【００２４】本発明の不揮発性半導体記憶装置によれ
ば、メモリセルアレイは、各ビット線の任意の位置で切
り離して所望の大きさを有する複数のメモリセルブロッ
クで構成される。これらのメモリセルブロックには、専
用の読み出し回路が設けられるか、或いは、時分割回路
により制御される選択ゲートを介して共通の読み出し回
路に接続され、これにより、一方のメモリセルブロック
に対する消去動作（消去或いは書き込み動作）を行うと
同時に、他方のメモリセルブロックに対する読み出し或
いは書き込み動作（読み出し動作）を行うことができ
る。
ば、メモリセルアレイは、各ビット線の任意の位置で切
り離して所望の大きさを有する複数のメモリセルブロッ
クで構成される。これらのメモリセルブロックには、専
用の読み出し回路が設けられるか、或いは、時分割回路
により制御される選択ゲートを介して共通の読み出し回
路に接続され、これにより、一方のメモリセルブロック
に対する消去動作（消去或いは書き込み動作）を行うと
同時に、他方のメモリセルブロックに対する読み出し或
いは書き込み動作（読み出し動作）を行うことができ
る。
【００２５】すなわち、デュアルオペレーション機能を
有する不揮発性半導体記憶装置（フラッシュメモリ）に
おいて、極端な回路の複雑化やチップ面積の増大を伴う
ことなく、それぞれのメモリセルブロックのビット構成
を可変にすることができる。
有する不揮発性半導体記憶装置（フラッシュメモリ）に
おいて、極端な回路の複雑化やチップ面積の増大を伴う
ことなく、それぞれのメモリセルブロックのビット構成
を可変にすることができる。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明に係
る不揮発性半導体記憶装置の実施例を説明する。図７は
本発明に係る不揮発性半導体記憶装置（フラッシュメモ
リ）の第１実施例を示すブロック回路図であり、前述し
た図３および図４を参照して説明した関連技術としての
フラッシュメモリに対応するものである。図７におい
て、参照符号１はメモリセルアレイ、１１および１２は
分割された第１および第２のメモリセルブロック、２１
および２２は第１および第２の読み出し回路、３はＹデ
コード回路（コラムデコーダ）、４はＸデコード回路
（ロウデコーダ）、５はセルソースデコード回路、そし
て、９はビット線ＢＬに設けられたレーザ溶断部を示し
ている。また、参照符号７１および７２は第１および第
２のマルチプレクサ、７３はアドレス判定回路、７４は
書き込み／消去判定回路、７５はチップ状態判定回路、
そして、７６は出力バッファ回路を示している。さら
に、参照符号ＹＧｎ１およびＹＧｎ２は第１および第２
のメモリセルブロック１１，１２におけるＹ選択ゲート
（ビット線選択ゲート）、ＢＬはビット線１およびＢＬ
２は第１および第２のメモリセルブロック１１，１２に
おけるビット線（ＢＬ）、ＷＬはワード線、そして、Ｍ
Ｃはメモリセルを示している。
る不揮発性半導体記憶装置の実施例を説明する。図７は
本発明に係る不揮発性半導体記憶装置（フラッシュメモ
リ）の第１実施例を示すブロック回路図であり、前述し
た図３および図４を参照して説明した関連技術としての
フラッシュメモリに対応するものである。図７におい
て、参照符号１はメモリセルアレイ、１１および１２は
分割された第１および第２のメモリセルブロック、２１
および２２は第１および第２の読み出し回路、３はＹデ
コード回路（コラムデコーダ）、４はＸデコード回路
（ロウデコーダ）、５はセルソースデコード回路、そし
て、９はビット線ＢＬに設けられたレーザ溶断部を示し
ている。また、参照符号７１および７２は第１および第
２のマルチプレクサ、７３はアドレス判定回路、７４は
書き込み／消去判定回路、７５はチップ状態判定回路、
そして、７６は出力バッファ回路を示している。さら
に、参照符号ＹＧｎ１およびＹＧｎ２は第１および第２
のメモリセルブロック１１，１２におけるＹ選択ゲート
（ビット線選択ゲート）、ＢＬはビット線１およびＢＬ
２は第１および第２のメモリセルブロック１１，１２に
おけるビット線（ＢＬ）、ＷＬはワード線、そして、Ｍ
Ｃはメモリセルを示している。
【００２７】ここで、実際のフラッシュメモリでは、書
き込み／消去判定回路７４の出力により制御され、メモ
リセルＭＣへの電源電圧を制御する回路ブロック等が存
在するが、図面が複雑化するので図３および図４では省
略している。また、図７に示すフラッシュメモリでは、
１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いてい
るが、他のビット線も同様である。
き込み／消去判定回路７４の出力により制御され、メモ
リセルＭＣへの電源電圧を制御する回路ブロック等が存
在するが、図面が複雑化するので図３および図４では省
略している。また、図７に示すフラッシュメモリでは、
１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いてい
るが、他のビット線も同様である。
【００２８】図７に示されるように、ビット線ＢＬは、
レーザによりレーザ溶断部９で溶断され、第１のビット
線ＢＬ１と、第２のビット線ＢＬ２とに電気的に分割さ
れている。なお、他の全てのビット線（ＢＬ）も、同じ
ビット位置で溶断されることになる。そして、第１のビ
ット線ＢＬ１（第１のメモリセルブロック１１における
ビット線）は、ビット線ＢＬの一方の側（第１のメモリ
セルブロック１１側）に設けられた第１の読み出し回路
２１に接続され、また、第２のビット線ＢＬ２（第２の
メモリセルブロック１２におけるビット線）は、ビット
線ＢＬの他方の側（第２のメモリセルブロック１２側）
に設けられた第２の読み出し回路２２に接続されてい
る。ここで、レーザ溶断部９は、製造されたチップ上に
おいて、レーザ等によりユーザの要求に応じた位置でビ
ット線ＢＬを溶断するものであり、例えば、１本のビッ
ト線ＢＬの複数個所に設け、その内の所定のものを溶断
するように構成することができる。
レーザによりレーザ溶断部９で溶断され、第１のビット
線ＢＬ１と、第２のビット線ＢＬ２とに電気的に分割さ
れている。なお、他の全てのビット線（ＢＬ）も、同じ
ビット位置で溶断されることになる。そして、第１のビ
ット線ＢＬ１（第１のメモリセルブロック１１における
ビット線）は、ビット線ＢＬの一方の側（第１のメモリ
セルブロック１１側）に設けられた第１の読み出し回路
２１に接続され、また、第２のビット線ＢＬ２（第２の
メモリセルブロック１２におけるビット線）は、ビット
線ＢＬの他方の側（第２のメモリセルブロック１２側）
に設けられた第２の読み出し回路２２に接続されてい
る。ここで、レーザ溶断部９は、製造されたチップ上に
おいて、レーザ等によりユーザの要求に応じた位置でビ
ット線ＢＬを溶断するものであり、例えば、１本のビッ
ト線ＢＬの複数個所に設け、その内の所定のものを溶断
するように構成することができる。
【００２９】本実施例においても、前述した関連技術の
フラッシュメモリと同様に、デュアルオペレーション
（同時動作：Simultaneous Operation）は、外部からの
コマンドシーケンスにより、チップ内部で自動的に行な
われる書き込みまたは消去動作を一方のメモリセルブロ
ック（例えば、第１のメモリセルブロック１１）で行っ
ている際に、他方のメモリセルブロック（例えば、第２
のメモリセルブロック１２）に対して読み出し動作を行
なうものであり、これ以外の動作は禁止となっている。
そして、例えば、第１および第２のメモリセルブロック
１１，１２によるデュアルオペレーションは、基本的に
は、第３図および第４図を参照して説明した関連技術の
フラッシュメモリの動作と同様である。
フラッシュメモリと同様に、デュアルオペレーション
（同時動作：Simultaneous Operation）は、外部からの
コマンドシーケンスにより、チップ内部で自動的に行な
われる書き込みまたは消去動作を一方のメモリセルブロ
ック（例えば、第１のメモリセルブロック１１）で行っ
ている際に、他方のメモリセルブロック（例えば、第２
のメモリセルブロック１２）に対して読み出し動作を行
なうものであり、これ以外の動作は禁止となっている。
そして、例えば、第１および第２のメモリセルブロック
１１，１２によるデュアルオペレーションは、基本的に
は、第３図および第４図を参照して説明した関連技術の
フラッシュメモリの動作と同様である。
【００３０】ここで、ビット線ＢＬを所定のレーザ溶断
部９で溶断すると、その溶断位置に応じてアドレス判定
のロジックが異なることになる。そして、アドレス判定
回路７３には、ＸアドレスおよびＹアドレスが供給さ
れ、該アドレス判定回路７３の出力信号は、Ｘデコード
回路４，Ｙデコード回路３，セルソースデコード回路
５，および，第１のマルチプレクサ７１に供給されてい
る。さらに、チップ状態判定回路７５の出力信号は、第
１および第のマルチプレクサ７１，７２、および、Ｙデ
コード回路３に供給されている。
部９で溶断すると、その溶断位置に応じてアドレス判定
のロジックが異なることになる。そして、アドレス判定
回路７３には、ＸアドレスおよびＹアドレスが供給さ
れ、該アドレス判定回路７３の出力信号は、Ｘデコード
回路４，Ｙデコード回路３，セルソースデコード回路
５，および，第１のマルチプレクサ７１に供給されてい
る。さらに、チップ状態判定回路７５の出力信号は、第
１および第のマルチプレクサ７１，７２、および、Ｙデ
コード回路３に供給されている。
【００３１】Ｙデコード回路３は、同一のＹアドレス
（Ｙｎ）に対して出力Ｙｎ１およびＹｎ２を有し、それ
ぞれビット線ＢＬ１およびＢＬ２に設けられたＹ選択ゲ
ート（ビット線選択ゲート）ＹＧｎ１およびＹＧｎ２を
制御する。なお、Ｙ選択ゲートＹＧｎ１およびＹＧｎ２
のスイッチング（オン／オフ状態）は、アドレス判定回
路７３の出力およびチップ状態判定回路７５の出力の組
み合わせにより様々に変化する。
（Ｙｎ）に対して出力Ｙｎ１およびＹｎ２を有し、それ
ぞれビット線ＢＬ１およびＢＬ２に設けられたＹ選択ゲ
ート（ビット線選択ゲート）ＹＧｎ１およびＹＧｎ２を
制御する。なお、Ｙ選択ゲートＹＧｎ１およびＹＧｎ２
のスイッチング（オン／オフ状態）は、アドレス判定回
路７３の出力およびチップ状態判定回路７５の出力の組
み合わせにより様々に変化する。
【００３２】図７に示す本第１実施例のフラッシュメモ
リを前述した図３および図４に示す関連技術のフラッシ
ュメモリと比較した場合には、ソースのデコード方式が
より簡略化することが可能となる。すなわち、図３およ
び図４に示す関連技術では、ビット線ＢＬの方向におい
てメモリセルアレイ１０１が第１のメモリセルブロック
１１１と第２のメモリセルブロック１１２に分割される
ため、ワード線ＷＬの方向に各メモリセルＭＣのソース
を束ねると、第１および第２のメモリセルブロック１１
１，１１２の境目で切断する方式にしなければならな
い。これに対して、図７に示す本第１実施例では、メモ
リセルアレイ１がワード線ＷＬの方向において第１のメ
モリセルブロック１１と第２のメモリセルブロック１２
に分割されるため、該第１および第２のメモリセルブロ
ック１１，１２の境目で切断する必要が無く、ソースの
デコード方式を図３および図４に示す関連技術よりも簡
略化することができる。
リを前述した図３および図４に示す関連技術のフラッシ
ュメモリと比較した場合には、ソースのデコード方式が
より簡略化することが可能となる。すなわち、図３およ
び図４に示す関連技術では、ビット線ＢＬの方向におい
てメモリセルアレイ１０１が第１のメモリセルブロック
１１１と第２のメモリセルブロック１１２に分割される
ため、ワード線ＷＬの方向に各メモリセルＭＣのソース
を束ねると、第１および第２のメモリセルブロック１１
１，１１２の境目で切断する方式にしなければならな
い。これに対して、図７に示す本第１実施例では、メモ
リセルアレイ１がワード線ＷＬの方向において第１のメ
モリセルブロック１１と第２のメモリセルブロック１２
に分割されるため、該第１および第２のメモリセルブロ
ック１１，１２の境目で切断する必要が無く、ソースの
デコード方式を図３および図４に示す関連技術よりも簡
略化することができる。
【００３３】なお、製造されたチップ上において、レー
ザ溶断部９をレーザ等により溶断する代わりに、例え
ば、マスタースライスにより予め作っておいたビット線
ＢＬのパターンを所定の位置で切断することにより、各
ビット線ＢＬをそれぞれ２本のビット線ＢＬ１およびＢ
Ｌ２に分割して、メモリセルアレイ１を第１のメモリセ
ルブロック１１および第２のメモリセルブロック１２に
分割するように構成してもよい。
ザ溶断部９をレーザ等により溶断する代わりに、例え
ば、マスタースライスにより予め作っておいたビット線
ＢＬのパターンを所定の位置で切断することにより、各
ビット線ＢＬをそれぞれ２本のビット線ＢＬ１およびＢ
Ｌ２に分割して、メモリセルアレイ１を第１のメモリセ
ルブロック１１および第２のメモリセルブロック１２に
分割するように構成してもよい。
【００３４】このように、メモリセルアレイ１を複数の
（２つの）メモリセルブロック１１，１２に分割するメ
モリセルアレイの切り離し処理を、マスタースライスを
用いて行うことにより、基本的に同じ設計データに基づ
くフラッシュメモリを使用してメモリセルアレイをユー
ザの所望するビット構成に分割することができる。ここ
で、Ｙデコード回路（コラムデコーダ）３は、切断され
た第１および第２のビット線ＢＬ１およびＢＬ２のそれ
ぞれと、対応する第１および第２の読み出し回路２１お
よび２２との接続を各Ｙ選択ゲートＹＧｎ１およびＹＧ
ｎ２により選択的に接続するようになっている。なお、
複数のメモリセルＭＣは、複数のビット線ＢＬと複数の
ワード線ＷＬの交差個所にマトリクス状に設けられ、Ｙ
デコード回路により選択線Ｙn を介して選択されるＹ選
択ゲートＹＧｎ１およびＹＧｎ２とＸデコード回路（ロ
ウデコーダ）４により選択されるワード線ＷＬとの交差
個所のメモリセルＭＣがアクセスされるようになってい
る。また、セルソースデコード回路５は各メモリセルＭ
Ｃのソース電極に接続され、これらのメモリセルＭＣを
一括して（或いは、消去セクタ毎に）消去するようにな
っている。
（２つの）メモリセルブロック１１，１２に分割するメ
モリセルアレイの切り離し処理を、マスタースライスを
用いて行うことにより、基本的に同じ設計データに基づ
くフラッシュメモリを使用してメモリセルアレイをユー
ザの所望するビット構成に分割することができる。ここ
で、Ｙデコード回路（コラムデコーダ）３は、切断され
た第１および第２のビット線ＢＬ１およびＢＬ２のそれ
ぞれと、対応する第１および第２の読み出し回路２１お
よび２２との接続を各Ｙ選択ゲートＹＧｎ１およびＹＧ
ｎ２により選択的に接続するようになっている。なお、
複数のメモリセルＭＣは、複数のビット線ＢＬと複数の
ワード線ＷＬの交差個所にマトリクス状に設けられ、Ｙ
デコード回路により選択線Ｙn を介して選択されるＹ選
択ゲートＹＧｎ１およびＹＧｎ２とＸデコード回路（ロ
ウデコーダ）４により選択されるワード線ＷＬとの交差
個所のメモリセルＭＣがアクセスされるようになってい
る。また、セルソースデコード回路５は各メモリセルＭ
Ｃのソース電極に接続され、これらのメモリセルＭＣを
一括して（或いは、消去セクタ毎に）消去するようにな
っている。
【００３５】以上により、極端な回路の複雑化やチップ
面積の増大を伴うことなく、それぞれのセルアレイのビ
ット構成を可変とし、分割された一方のメモリセルブロ
ック（例えば、第１のメモリセルブロック１１）に対し
て消去動作（消去或いは書き込み動作）を行なっている
場合に、分割された他方のメモリセルブロック（例え
ば、第２のメモリセルブロック１２）に対して読み出し
或いは書き込み動作（読み出し動作）を同時に行なうデ
ュアルオペレーション機能を実現できるようになってい
る。
面積の増大を伴うことなく、それぞれのセルアレイのビ
ット構成を可変とし、分割された一方のメモリセルブロ
ック（例えば、第１のメモリセルブロック１１）に対し
て消去動作（消去或いは書き込み動作）を行なっている
場合に、分割された他方のメモリセルブロック（例え
ば、第２のメモリセルブロック１２）に対して読み出し
或いは書き込み動作（読み出し動作）を同時に行なうデ
ュアルオペレーション機能を実現できるようになってい
る。
【００３６】図８は本発明に係る不揮発性半導体記憶装
置（フラッシュメモリ）の第２実施例を示すブロック回
路図であり、前述した図５および図６を参照して説明し
た関連技術としてのフラッシュメモリに対応するもので
ある。図８において、参照符号２は読み出し回路、６は
時分割回路、そして、８１，８２，…はスイッチ素子を
示している。なお、図８に示すフラッシュメモリでは、
１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いてい
るが、他のビット線も同様である。また、本第２実施例
におけるフラッシュメモリのデュアルオペレーション
も、外部からのコマンドシーケンスにより、チップ内部
で自動的に行なわれる書き込みまたは消去動作を一方の
メモリセルブロック（例えば、第１のメモリセルブロッ
ク１１）で行っている際に、他方のメモリセルブロック
（例えば、第２のメモリセルブロック１２）に対して読
み出し動作を行なうものであり、これ以外の動作は禁止
となっている。
置（フラッシュメモリ）の第２実施例を示すブロック回
路図であり、前述した図５および図６を参照して説明し
た関連技術としてのフラッシュメモリに対応するもので
ある。図８において、参照符号２は読み出し回路、６は
時分割回路、そして、８１，８２，…はスイッチ素子を
示している。なお、図８に示すフラッシュメモリでは、
１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いてい
るが、他のビット線も同様である。また、本第２実施例
におけるフラッシュメモリのデュアルオペレーション
も、外部からのコマンドシーケンスにより、チップ内部
で自動的に行なわれる書き込みまたは消去動作を一方の
メモリセルブロック（例えば、第１のメモリセルブロッ
ク１１）で行っている際に、他方のメモリセルブロック
（例えば、第２のメモリセルブロック１２）に対して読
み出し動作を行なうものであり、これ以外の動作は禁止
となっている。
【００３７】図８に示されるように、本第２実施例で
は、ビット線ＢＬの所定のビット位置にスイッチ素子８
１，８２，…が設けられている。これらのスイッチ素子
の内、任意の１つ（例えば、スイッチ素子８１）が非導
通状態とされ、他の全てのスイッチ素子（例えば、スイ
ッチ素子８２，…）は導通状態とされる。これにより、
１本のビット線はスイッチ素子８１により２本のビット
線ＢＬ１およびＢＬ２に分割されることになる。
は、ビット線ＢＬの所定のビット位置にスイッチ素子８
１，８２，…が設けられている。これらのスイッチ素子
の内、任意の１つ（例えば、スイッチ素子８１）が非導
通状態とされ、他の全てのスイッチ素子（例えば、スイ
ッチ素子８２，…）は導通状態とされる。これにより、
１本のビット線はスイッチ素子８１により２本のビット
線ＢＬ１およびＢＬ２に分割されることになる。
【００３８】さらに、分割された２本のビット線ＢＬ１
およびＢＬ２は、それぞれ時分割回路６によりスイッチ
ングが制御されるマルチプレクサ６０を介して共通の読
み出し回路２に接続されている。ここで、選択ゲートＹ
Ｇｎ１およびＹＧｎ２は、時分割回路６により制御され
るようになっており、例えば、第１のビット線ＢＬ１
（第１のメモリセルブロック１１）の消去動作（消去或
いは書き込み動作）を行っている場合でも、読み出し回
路２を時分割的に第１および第２のビット線ＢＬ１およ
びＢＬ２（第１および第２のメモリセルブロック１１お
よび１２）に接続することによって、第２のビット線Ｂ
Ｌ２（第２のメモリセルブロック１２）に対する読み出
し或いは書き込み動作（読み出し動作）を同時に行える
ように構成されている。
およびＢＬ２は、それぞれ時分割回路６によりスイッチ
ングが制御されるマルチプレクサ６０を介して共通の読
み出し回路２に接続されている。ここで、選択ゲートＹ
Ｇｎ１およびＹＧｎ２は、時分割回路６により制御され
るようになっており、例えば、第１のビット線ＢＬ１
（第１のメモリセルブロック１１）の消去動作（消去或
いは書き込み動作）を行っている場合でも、読み出し回
路２を時分割的に第１および第２のビット線ＢＬ１およ
びＢＬ２（第１および第２のメモリセルブロック１１お
よび１２）に接続することによって、第２のビット線Ｂ
Ｌ２（第２のメモリセルブロック１２）に対する読み出
し或いは書き込み動作（読み出し動作）を同時に行える
ように構成されている。
【００３９】ここで、スイッチ素子は、マスタースライ
スにより任意の１つを非導通状態とし、他の全てを導通
状態とするように構成することができる。図９は本発明
に係る不揮発性半導体記憶装置の第３実施例を示すブロ
ック回路図である。図９において、参照符号７はビット
線分割デコード回路、そして、９１，９２，…はトラン
スファゲートトランジスタを示している。なお、本第３
実施例では、例えば、図７に示す本第１実施例における
第１および第２のマルチプレクサ（７１，７２）、アド
レス判定回路（７３）、書き込み／消去判定回路（７
４）、チップ状態判定回路（７５）、および、出力バッ
ファ回路（７６）は省略されている。
スにより任意の１つを非導通状態とし、他の全てを導通
状態とするように構成することができる。図９は本発明
に係る不揮発性半導体記憶装置の第３実施例を示すブロ
ック回路図である。図９において、参照符号７はビット
線分割デコード回路、そして、９１，９２，…はトラン
スファゲートトランジスタを示している。なお、本第３
実施例では、例えば、図７に示す本第１実施例における
第１および第２のマルチプレクサ（７１，７２）、アド
レス判定回路（７３）、書き込み／消去判定回路（７
４）、チップ状態判定回路（７５）、および、出力バッ
ファ回路（７６）は省略されている。
【００４０】図９に示されるように、本第３実施例で
は、ビット線ＢＬの所定位置にトランスファゲートトラ
ンジスタ９１，９２，…を設けるようになっている。こ
こで、これらトランスファゲートトランジスタ９１，９
２，…も、前述のスイッチ素子と同様に、任意の１つ
（例えば、トランジスタ９１）が非導通状態とされ、他
の全てのスイッチ素子（例えば、トランジスタ９２，
…）は導通状態とされている。これらトランジスタ９
１，９２，…の制御は、ビット線分割デコード回路７に
より行われるようになっており、例えば、この各トラン
ジスタ（９１，９２，…）の導通および非導通の情報を
不揮発性の記憶素子に格納して使用することにより、ユ
ーザレベルにおいて、メモリセルアレイを分割するビッ
ト構成を選択することが可能となる。或いは、不揮発性
の記憶素子を使用することなく、ビット線分割デコード
回路７に供給する信号により、各トランジスタの導通お
よび非導通を制御することもできる。なお、各ビット線
ＢＬに設けるトランスファゲートトランジスタ９１，９
２，…の数は、該トランジスタを設けることによるビッ
ト線ＢＬのレベル変化の鈍化等に鑑みて必要最小限の数
とするのが好ましく、また、これらトランスファゲート
トランジスタ９１，９２，…としては、内部抵抗および
容量分の小さいトランジスタを使用する必要がある。
は、ビット線ＢＬの所定位置にトランスファゲートトラ
ンジスタ９１，９２，…を設けるようになっている。こ
こで、これらトランスファゲートトランジスタ９１，９
２，…も、前述のスイッチ素子と同様に、任意の１つ
（例えば、トランジスタ９１）が非導通状態とされ、他
の全てのスイッチ素子（例えば、トランジスタ９２，
…）は導通状態とされている。これらトランジスタ９
１，９２，…の制御は、ビット線分割デコード回路７に
より行われるようになっており、例えば、この各トラン
ジスタ（９１，９２，…）の導通および非導通の情報を
不揮発性の記憶素子に格納して使用することにより、ユ
ーザレベルにおいて、メモリセルアレイを分割するビッ
ト構成を選択することが可能となる。或いは、不揮発性
の記憶素子を使用することなく、ビット線分割デコード
回路７に供給する信号により、各トランジスタの導通お
よび非導通を制御することもできる。なお、各ビット線
ＢＬに設けるトランスファゲートトランジスタ９１，９
２，…の数は、該トランジスタを設けることによるビッ
ト線ＢＬのレベル変化の鈍化等に鑑みて必要最小限の数
とするのが好ましく、また、これらトランスファゲート
トランジスタ９１，９２，…としては、内部抵抗および
容量分の小さいトランジスタを使用する必要がある。
【００４１】以上において、各ビット線ＢＬを切断する
レーザ溶断部９、スイッチ素子８１，８２，…、およ
び、トランスファゲートトランジスタ９１，９２，…
は、該各ビット線の所定位置に、例えば、８Ｍビットの
フラッシュメモリに対して、１Ｍビット，２Ｍビット，
３Ｍビット，…というように、１Ｍビット単位での分割
を可能とするような位置に設け、必要に応じてメモリセ
ルアレイを所定のビット構成のメモリセルブロックに分
割することができるようになっている。なお、以上の説
明では、不揮発性半導体記憶装置としてフラッシュメモ
リを例として説明したが、本発明はフラッシュメモリに
限定されるものではない。
レーザ溶断部９、スイッチ素子８１，８２，…、およ
び、トランスファゲートトランジスタ９１，９２，…
は、該各ビット線の所定位置に、例えば、８Ｍビットの
フラッシュメモリに対して、１Ｍビット，２Ｍビット，
３Ｍビット，…というように、１Ｍビット単位での分割
を可能とするような位置に設け、必要に応じてメモリセ
ルアレイを所定のビット構成のメモリセルブロックに分
割することができるようになっている。なお、以上の説
明では、不揮発性半導体記憶装置としてフラッシュメモ
リを例として説明したが、本発明はフラッシュメモリに
限定されるものではない。
【００４２】
【発明の効果】以上、詳述したように、本発明の不揮発
性半導体記憶装置によれば、ビット線を任意の位置で電
気的に分割し、分割された各々のビット線に対して読み
出しを行なうことによって、デュアルオペレーション機
能を有する不揮発性半導体記憶装置においてチップ面積
を極端に増大させること無く、分割するメモリセルブロ
ックのビット構成を可変にすることができる。
性半導体記憶装置によれば、ビット線を任意の位置で電
気的に分割し、分割された各々のビット線に対して読み
出しを行なうことによって、デュアルオペレーション機
能を有する不揮発性半導体記憶装置においてチップ面積
を極端に増大させること無く、分割するメモリセルブロ
ックのビット構成を可変にすることができる。
【図１】従来の不揮発性半導体記憶装置の一例における
メモリセルアレイと読み出し回路との関連を示すブロッ
ク図である。
メモリセルアレイと読み出し回路との関連を示すブロッ
ク図である。
【図２】関連技術としての不揮発性半導体記憶装置の一
例におけるメモリセルアレイと読み出し回路との関連を
示すブロック図である。
例におけるメモリセルアレイと読み出し回路との関連を
示すブロック図である。
【図３】図２に対して不揮発性半導体記憶装置の外部か
ら与える入力および基本的な信号を書き加えて示すブロ
ック図である。
ら与える入力および基本的な信号を書き加えて示すブロ
ック図である。
【図４】図３の不揮発性半導体記憶装置をより詳細に示
すブロック回路図である。
すブロック回路図である。
【図５】図３不揮発性半導体記憶装置の変形例を示すブ
ロック図である。
ロック図である。
【図６】図５の不揮発性半導体記憶装置をより詳細に示
すブロック回路図である。
すブロック回路図である。
【図７】本発明に係る不揮発性半導体記憶装置の第１実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図８】本発明に係る不揮発性半導体記憶装置の第２実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図９】本発明に係る不揮発性半導体記憶装置の第３実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
１…メモリセルアレイ １１…第１のメモリセルブロック １２…第２のメモリセルブロック ２…読み出し回路 ２１…第１の読み出し回路 ２２…第２の読み出し回路 ３…Ｙデコード回路 ４…Ｘデコード回路 ５…セルソースデコード回路 ６…時分割回路 ７…ビット線分割デコード回路 ７１…第１のマルチプレクサ ７２…第２のマルチプレクサ ７３…アドレス判定回路 ７４…書き込み／消去判定回路 ７５…チップ状態判定回路 ７６…出力バッファ回路 ８１，８２…スイッチ素子 ９１，９２…トランスファゲートトランジスタ ＢＬ…ビット線 ＭＣ…メモリセル ＷＬ…ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (17)
- 【請求項１】 電気的に書き込みおよび消去が可能な不
揮発性半導体記憶装置であって、複数のメモリセルがマ
トリクス状に配置されたメモリセルアレイを、各ビット
線の任意の位置で切り離して所望の大きさを有する複数
のメモリセルブロックで構成するようにしたことを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記メモリセルアレイの切り離しを、前記各
ビット線における所定の位置で行い、該メモリセルアレ
イを第１のメモリセルブロックおよび第２のメモリセル
ブロックに分割し、デュアルオペレーションを行うよう
にしたことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２記載の不揮発性半導体記憶装置
において、前記メモリセルアレイの切り離しを、マスタ
ースライスを用いて行うようにしたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項４】 請求項２記載の不揮発性半導体記憶装置
において、前記メモリセルアレイの切り離しを、チップ
上で前記各ビット線における所定位置を切断することに
より行うようにしたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項５】 請求項４記載の不揮発性半導体記憶装置
において、前記チップ上で行う各ビット線の所定位置の
切断を、レーザによる溶断により行うようにしたことを
特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項５記載の不揮発性半導体記憶装置
において、前記レーザによる溶断は、前記各ビット線の
所定位置に設けられたレーザ溶断部において行われるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項２記載の不揮発性半導体記憶装置
において、前記メモリセルアレイの切り離しを、スイッ
チ素子を用いて行うようにしたことを特徴とする不揮発
性半導体記憶装置。 - 【請求項８】 請求項７記載の不揮発性半導体記憶装置
において、前記スイッチ素子は、前記各ビット線に対し
てそれぞれ複数個設けられ、該複数のスイッチ素子の
内、該各ビット線における所定の１つのスイッチ素子を
非導通状態とし、他の全てのスイッチ素子を導通状態と
するようにしたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項９】 請求項８記載の不揮発性半導体記憶装置
において、前記各スイッチ素子は、前記各ビット線の所
定位置に設けられていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項１０】 請求項８記載の不揮発性半導体記憶装
置において、前記各スイッチ素子は、それぞれトランス
ファゲートトランジスタであることを特徴とする不揮発
性半導体記憶装置。 - 【請求項１１】 請求項１０記載の不揮発性半導体記憶
装置において、前記各トランスファゲートトランジスタ
は、ビット線分割デコード回路によりスイッチング制御
されるようになっていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項１２】 請求項２記載の不揮発性半導体記憶装
置において、前記第１のメモリセルブロックに対して第
１の読み出し回路を設け、前記第２のメモリセルブロッ
クに対して第２の読み出し回路を設けるようにしたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 請求項１２記載の不揮発性半導体記憶
装置において、前記第１および第２の読み出し回路を前
記ビット線の両側に配置するようにしたことを特徴とす
る不揮発性半導体記憶装置。 - 【請求項１４】 請求項２記載の不揮発性半導体記憶装
置において、前記第１および第２のメモリセルブロック
は、それぞれ時分割回路により制御される選択ゲートを
介して共通の読み出し回路に接続されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１５】 請求項２〜１４のいずれか１項に記載
の不揮発性半導体記憶装置において、前記第１のメモリ
セルブロックに対する消去動作を行うと同時に、前記第
２のメモリセルブロックに対する読み出し或いは書き込
み動作を行うようにしたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項１６】 請求項２〜１４のいずれか１項に記載
の不揮発性半導体記憶装置において、前記第１のメモリ
セルブロックに対する消去或いは書き込み動作を行うと
同時に、前記第２のメモリセルブロックに対する読み出
し動作を行うようにしたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項１７】 請求項１〜１６のいずれか１項に記載
の不揮発性半導体記憶装置において、該不揮発性半導体
記憶装置は、フラッシュメモリであることを特徴とする
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161698A JP3570879B2 (ja) | 1997-07-09 | 1998-02-13 | 不揮発性半導体記憶装置 |
| US09/028,768 US5959887A (en) | 1997-07-09 | 1998-02-24 | Electrically erasable programmable nonvolatile semiconductor memory having dual operation function |
| KR1019980008452A KR100342982B1 (ko) | 1997-07-09 | 1998-03-13 | 이중동작기능을갖는전기적으로소거가능한프로그래머블비휘발성반도체메모리 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-183847 | 1997-07-09 | ||
| JP18384797 | 1997-07-09 | ||
| JP3161698A JP3570879B2 (ja) | 1997-07-09 | 1998-02-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186576A true JPH1186576A (ja) | 1999-03-30 |
| JP3570879B2 JP3570879B2 (ja) | 2004-09-29 |
Family
ID=26370115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161698A Expired - Fee Related JP3570879B2 (ja) | 1997-07-09 | 1998-02-13 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959887A (ja) |
| JP (1) | JP3570879B2 (ja) |
| KR (1) | KR100342982B1 (ja) |
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| US6266293B1 (en) | 1999-08-20 | 2001-07-24 | Nec Corporation | Semiconductor memory device |
| JP2007059022A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7339825B2 (en) | 2003-08-18 | 2008-03-04 | Fujitsu Limited | Nonvolatile semiconductor memory with write global bit lines and read global bit lines |
| JP2010182395A (ja) * | 1999-05-10 | 2010-08-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| US7872917B2 (en) | 2007-12-25 | 2011-01-18 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device and memory system including the same |
| CN103187090A (zh) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | 一种存储阵列及存储器 |
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-
1998
- 1998-02-13 JP JP3161698A patent/JP3570879B2/ja not_active Expired - Fee Related
- 1998-02-24 US US09/028,768 patent/US5959887A/en not_active Expired - Lifetime
- 1998-03-13 KR KR1019980008452A patent/KR100342982B1/ko not_active IP Right Cessation
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