KR100342982B1 - 이중동작기능을갖는전기적으로소거가능한프로그래머블비휘발성반도체메모리 - Google Patents

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Abstract

전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리는 매트릭스 구성으로 배치되는 복수의 메모리셀(MC)을 갖는 메모리셀 어레이(1)를 포함한다. 메모리셀 어레이(1)는 임의선택적인 위치에서 메모리셀 어레이(1)의 각 비트 라인(BL)을 분기함으로써 요구된 크기를 갖는 복수의 메모리셀 블록(11,12)으로 분할된다. 이러한 메모리는 메모리의 회로를 복잡하게 하거나 메모리 칩의 크기를 증가시키지 않고서도 이중 동작 기능을 제공한다. 메모리셀 어레이로 부터 분할된 각각의 메모리셀 블록의 비트 구조는 가변적이다.

Description

이중 동작 기능을 갖는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리{ELECTRICALLY ERASABLE PROGRAMMABLE NONVOLATILE SEMICONDUCTOR MEMORY HAVING DUAL OPERATION FUNCTION}
본 발명은 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리에 관한 것으로, 특히 이중 동작 기능을 갖는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리에 관한 것이다.
근래에 들어 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리중에서, 저렴한 비용으로 큰 용량을 실현할 수 있는 플래시 메모리 또는 FEEPROM(플래시형 전기적으로 소거가능한 프로그래머블 판독 전용 메모리)이 주목받고 있다. 플래시 메모리는 이 메모리내에 포함된 메모리 셀에 대해 판독 모드, 기록 모드 및 소거 모드를 갖는다. 각각의 모드는 메모리 셀에서 독출되는 데이터를 판독하기 위한 판독 동작을 갖는다.
소거 모드는 판독 모드 또는 기록 모드 보다 완료하는데 더 긴 시간을 필요로 한다. 소거 모드시 장시간 처리하기 위해, 일부 플래시 메모리는 메모리 셀 어레이를 2개의 블록으로 분할하여 한 블록에 대해서는 소거(소거 또는 기록) 동작을 행하고 다른 블록에 대해서는 판독 또는 기록(판독) 동작을 수행하는 이중 동작(동시 동작) 기능을 갖는다. 기록 및 소거 동작은 외부 명령 시퀀스에 응답하여 개시되고 반도체 칩내에서 완료되는 자동적인 기록 및 소거 동작이다.
이중 동작 기능으로 인해 플래시 메모리는 그 구조가 복잡해지고 크기가 커진다. 플래시 메모리의 메모리 셀 어레이가 블록으로 분할되는 경우 각 블록의 비트 구조를 선택하는 것이 불가능하다.
종래의 관련기술의 플래시 메모리의 세부구조 및 문제점은 도면을 참조하여아래에 상세하게 설명될 것이다.
본 발명의 목적은 메모리의 구조를 복잡하게 하거나 그 크기를 증대시키지 않고서 메모리의 메모리 셀 어레이를 블록으로 분할할 때 각 블록의 비트 구조를 선택할 수 있는 이중 동작 기능을 갖는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리를 제공하고자 함에 있다.
도 1은 종래 기술에 따른 메모리 셀 어레이 및 판독 회로를 갖는 비휘발성 반도체 메모리를 도시하는 블록도.
도 2는 관련된 종래 기술에 따른 메모리 셀 어레이 및 판독 회로를 갖는 비휘발성 반도체 메모리를 도시하는 블록도.
도 3은 도 2의 메모리의 세부 구조를 도시하는 블록도.
도 4는 도 3의 메모리의 세부 구조를 도시하는 블록도.
도 5는 도 3의 관련 종래 기술의 변형에 따른 비휘발성 반도체 메모리를 도시하는 블록도.
도 6은 도 5의 메모리의 세부구조를 도시하는 블록도.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리를 도시하는 블록도.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리를 도시하는 블록도.
도 9는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리를 도시하는 블록도.
<도면의 주요부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
3 : Y-디코더(열 디코더)
4 : X-디코더(행 디코더)
5 : 셀 소스 디코더
9 : 레이저 용융부
11 : 제1 메모리 셀 블록
12 : 제2 메모리 셀 블록
21 : 제1 판독 회로
22 : 제2 판독 회로
71 : 제1 멀티플렉서
72 : 제2 멀티플렉서
73 : 어드레스 테스터
74 : 기록/소거 테스터
75 : 칩 상태 테스터
76 : 출력 버퍼
본 발명에 따라, 매트릭스 구성으로 배치되는 복수의 메모리 셀을 포함하고, 선택적인 위치(optional position)에서 메모리 셀 어레이의 비트 라인을 분기함(splitting)으로써 요구된 크기를 갖는 복수의 메모리 셀 블록으로 분할되는 메모리 셀 어레이를 구비하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리가 제공된다.
상기 메모리 셀 어레이는 이중 동작이 제1 및 제2 메모리 셀 블록에 의해 수행될 수 있도록 특정 위치에서 각각의 비트 라인을 분기함으로써 제1 및 제2 메모리 셀 블록으로 분할될 것이다.
상기 메모리 셀 어레이는 마스터 슬라이싱 단계에서 제1 및 제2 메모리 셀 블록으로 분할될 것이다. 이 메모리 셀은 반도체 칩상의 특정 위치에서 각각의 비트 라인을 절단함으로써 제1 및 제2 메모리 셀 블록으로 분할될 것이다. 각각의 비트 라인은 특정 위치에 복수의 레이저 용융부(laser fusing part)를 가지며, 이들 레이저 용융부중의 하나가 레이저로 용융될 것이다.
메모리 셀 어레이는 스위칭 장치를 사용하여 각각의 비트 라인을 분기함으로써 제1 및 제2 메모리 셀 블록으로 분할될 것이다. 각각의 비트 라인은 메모리 셀 어레이를 제1 및 제2 메모리 셀 블록으로 분할하기 위해 복수의 스위칭 소자를 가지며, 이들 스위칭 소자중의 하나가 비전도성이 되고 나머지 스위칭 소자가 전도성이 된다. 스위칭 소자는 각각의 비트 라인상의 소정 위치에 배열될 것이다. 스위칭 소자로는 트랜스퍼 게이트 트랜지스터가 가능하다. 이 트랜스퍼 게이트 트랜지스터는 비트-라인 분할 디코더에 의해 제어될 것이다.
제1 메모리 셀 블록 및 제2 메모리 셀 블록은 각각 제1 판독 회로 및 제2 판독 회로와 함께 제공될 것이다. 제1 및 제2 판독 회로는 비트 라인의 각각의 측면에 형성될 것이다. 제1 및 제2 메모리 셀 블록은 시분할 회로에 의해 제어되는 선택 게이트를 통해 공통 판독 회로에 접속될 것이다.
제1 메모리 셀 블록에 대한 소거 동작 및 제2 메모리 셀 블록에 대한 판독 또는 기록 동작은 동시에 수행될 것이다. 제1 메모리 셀 블록에 대한 소거 또는 기록 동작 및 제2 메모리 셀 블록에 대한 판독 동작은 동시에 수행될 것이다. 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리는 플래시형의 전기적 소거가능한 프로그래머블 판독 전용 메모리가 될 것이다.
본 발명은 첨부한 도면을 참고하여 다음과 같은 바람직한 실시예의 설명으로 부터 더욱 명확하게 이해될 것이다.
본 발명의 바람직한 실시예를 더욱 명확히 이해하기 위해, 종래의 관련기술이 갖고 있는 문제점을 도면을 참조하여 설명할 것이다.
플래시 메모리(FEEPROM)는 메모리에 집적된 메모리 셀에 대해 판독 모드, 기록 모드 및 소거 모드를 갖는다. 각각의 모드는 메모리 셀로 부터 데이터를 독출하기 위한 판독 동작을 갖는다. 즉, 판독 모드는 판독 동작을 포함하고, 기록 및 소거 모드는 메모리 셀이 요구된 레벨로 설정되었는지 여부를 확인하고 검증하기 위한 판독 동작을 포함한다.
도 1은 종래 기술에 따른 메모리 셀 어레이(101) 및 판독 회로(102)를 포함하는 플래시 메모리를 도시하는 블록도이다.
종래 기술은 메모리 셀 어레이에 단일 판독 회로를 제공함으로써 칩 면적 효율의 향상을 도모하고 있다. 판독 회로(102)는 판독 모드에서는 판독 동작을 수행하고, 기록 및 소거 동작에서는 검증 판독 동작(verifying read operation)을 수행한다.
소거 모드를 종료하는 데에는 수초의 장시간을 필요로 한다. 소거 모드에 필요한 시간은 판독 또는 기록 모드를 완료하기 위한 시간보다 수십 내지 수백배이다. 장시간의 소거 시간을 처리하기 위해, 종래기술은 메모리 셀 어레이(101)를 섹터들로 분리하고 이 섹터들의 하나에 대해 소거 모드를 실행한다. 그러나, 이러한 방식은 메모리 셀 어레이(101)가 판독, 기록 및 소거 모드에 의해 공유되는 오직 하나의 판독 회로(102)를 갖고 이에 따라 다른 섹터를 판독 또는 기록하면서 이러한 섹터를 소거하는 것이 불가능하기 때문에 플래시 메모리를 채용하는 시스템의 효율을 현저히 저하시킨다.
이러한 문제점을 해소하기 위해, 플래시 메모리가 이중 동작(동시 동작) 기능을 갖도록 하는 것이 제안되었다.
도 2는 관련 기술에 따라 이중 동작 기능을 갖는 플래시 메모리를 도시하는 블록도이다. 플래시 메모리는 제1 메모리 셀 블록(111) 및 제2 메모리 셀 블록(112)으로 분할되는 메모리 셀 어레이(101)를 갖는다. 이들 메모리 셀 블록(111,112)은 각각 제1 판독회로(121) 및 제2 판독회로(122)와 함께 제공된다.
이중 동작 기능을 갖는 플래시 메모리를 제공하는 것은 2개의 칩(반도체칩)을 갖는 플래시 메모리를 형성함으로써 간단하게 실현될 것이다. 플래시 메모리의 면적을 감소시키기 위해, 플래시 메모리의 부품은 공유되고 하나의 칩으로 집적된다. 도 2의 관련 기술은 메모리 셀 어레이(101)를 블록(111,112)으로 분할하고, 이 블록들을 각각 판독 회로(121,122)에 접속시킨다.
이중 동작 기능은 블록(111,112)중의 한 블록에 대해서는 소거(소거 또는 기록) 동작을 실행하고 다른 블록에 대해서는 판독 또는 기록(판독) 동작을 수행한다. 이러한 판독 및 소거 동작은 외부 명령 시퀀스에 응답하여 개시되는 자동적인 기록 및 소거 동작이고, 칩내에서 완료된다.
도 3은 도 2의 플래시 메모리의 세부구성 및 플래시 메모리로/로부터의 외부 신호와 기본 신호를 도시하는 블록도이다. 도 4는 도 3의 더욱 세부적인 구성을 도시한다.
도 3 및 도 4에는 Y-디코더(열디코더)(103), X-디코더(행디코더)(104), 셀 소스 디코더(105), 제1 및 제2 멀티플렉서(171,172), 어드레스 테스터(171), 기록/소거 테스터(174), 칩상태 테스터(175) 및 출력 버퍼(176)가 도시되어 있다. 도 4에는 Y-선택 게이트(비트-라인 선택 게이트) YG, 비트 라인 BL, 워드 라인 WL, 및메모리 셀 MC이 도시되어 있다. 실제로, 플래시 메모리는 기록/소거 테스터(174)의 출력에 응답하여 메모리 셀 MC에 대한 소스 전압을 제어하는 회로와 같은 다른 회로들을 포함한다. 이러한 회로들은 도면을 간략화시키기 위해 도 3 및 도 4에는 생략되어 있다.
메모리 셀 MC는 비트 라인 BL 및 워드 라인 WL의 교차부에서 매트릭스로 배열된다. Y-디코더(103)는 선택 라인 Yn 및 Y-선택 게이트 YG를 통해 비트 라인 BL을 선택하며, X-디코더(104)는 워드 라인 WL을 선택한다. 셀 소스 디코더(105)는 메모리 셀 MC의 소스 전극에 접속되어 메모리 셀 MC을 집단적으로 한 섹터씩 소거한다.
메모리 셀 어레이(101)는 각 워드 라인 WL 상의 소정 위치에서 블록(111,112)으로 분할된다. 블록(111,112)은 각각 배타적으로 사용되는(exclusive -use) 판독 회로(121,122)에 각각 접속된다. 블록(111)은 소정수의 비트 라인 BL을 포함하고, 판독 회로(121)에 접속된다. 블록(112)은 잔여 비트 라인을 포함하고, 판독 회로(122)에 접속된다. 이 플래시 메모리의 이중 동작 기능은 블록(111,112) 중 한 블록에 대해 소거(소거 또는 기록) 동작을 수행하고, 이와 동시에 다른 블록에 대해 판독 또는 기록(판독) 동작을 수행한다.
이러한 방식으로, 블록(111)의 비트 라인은 판독 회로(121)에 접속되고, 블록(112)의 비트 라인은 판독 회로(122)에 접속된다. 비트 라인들은 각각 판독 회로에 접속되는 그룹으로 분리된다.
이중 동작 기능을 제공하기 위해, 도 3 및 도 4의 플래시 메모리는 비이중동작 플래시 메모리에 비해 어드레스 테스터(173) 및 멀티플렉서(171,172)를 포함하며, 이들 멀티플렉서(171,172)는 판독 회로(121,122)에 접속된다. 전술된 바와 같이, 이중 동작은 외부 명령에 응답하여 개시하고, 블록(111,112)중의 한 블록에 대해 기록 또는 소거 동작을 수행하는 동시에 다른 블록에 대해 판독 동작을 수행한다. 모든 다른 동작은 허용되지 않는다.
더 정확하게는, 블록(111)에 대해 소거 또는 기록 동작이 수행되는 경우에는 블록(112)에 대해 판독 동작만이 허용된다. 메모리 셀 어레이(101)의 제어는 후술될 것이다.
블록(111)에 대한 소거(또는 기록) 동작은 일반적인 플래시 메모리 구성요소와 함께 칩상태 테스터(175) 및 제2 멀티플렉서(172)에 의해 제어된다. 블록(111)을 소거하기 위해, 칩상태 테스터(175)는 멀티플렉서(172)에 판독 회로(121)의 출력을 선택하고 선택된 출력을 기록/소거 테스터(174)에 전송하도록 명령한다. 블록(112)에 대한 판독 동작은 일반적인 플래시 메모리 구성 요소 이외에 칩 상태 테스터(175) 및 어드레스 테스터(173)에 의해 제어된다. 어드레스 테스터(173)는 칩 상태 테스터(175)의 출력 및 입력 X-어드레스와 Y-어드레스를 참조하고, 어드레스가 판독하기 위한 블록(112)의 것인지 여부를 판정하며, 그 결과의 신호를 제1 멀티플렉서(171)에 전송한다.
제1 멀티플렉서(171)는 칩 상태 테스터(175) 및 어드레스 테스터(173)의 출력을 참조하고, 판독할 블록(112)에 접속된 판독 회로(122)의 출력을 선택하며, 선택된 출력을 출력 버퍼(176)에 전송한다. 블록(112)에 대한 소거(또는 기록) 동작은 멀티플렉서(171,172)가 전술한 설명으로부터 반대 판독 회로를 선택한다는 점을 제외하고는 동일 방식으로 수행된다.
전술된 이중 동작 기능을 제공하기 위해, 관련 기술의 플래시 메모리는 판독 회로(121,122)에 접속된 멀티플렉서(171,172) 및 어드레스 테스터(173)를 포함해야만 한다. 실제로, X-디코더(104), Y-디코더(103) 및 셀 소스 디코더(105)의 출력이 어드레스 테스터(173)의 출력을 기초로 X-어드레스 및 Y-어드레스에 응답하여 변화되어야만 한다. 이에 따라, 이러한 구성요소들은 어드레스 테스터(173)의 출력을 수신해야만 한다. 이것에 대한 세부구조는 도면의 간략화를 위해 생략되었다.
관련 기술의 플래시 메모리를 제조하기 위해, 판독 회로(121,122)에 접속될 비트 라인은 설계 단계 동안 형성되어야만 된다. 따라서, 이 플래시 메모리를 컴퓨터 시스템용으로 사용할 때 플래시 메모리의 메모리 셀 어레이의 각각의 블록의 비트 구조를 변경시키는 것은 용이하지 않다. 플래시 메모리의 메모리 셀 어레이의 각각의 블록의 비트 구조를 변경시키기 위해, 별도의 코딩 회로가 요구되어 플래시 메모리의 구성을 복잡하게 한다.
도 5는 도 3의 관련 기술의 변형에 따른 플래시 메모리를 도시하는 블록도이고, 도 6은 도 5의 세부구성을 도시하는 블록도이다. 도 5 및 도 6의 플래시 메모리는 시분할 회로(106), 판독 회로(120) 및 멀티플렉서(160)에 의해 특징된다.
멀티플렉서(160)는 메모리 셀 어레이(101)를 담당한다. 판독 회로(120)는 도 3 및 도 4의 판독 회로(121,122)를 통합한 것이다.
메모리 셀 어레이(101)는 멀티플렉서(160)를 통해 공통 판독 회로(120)에 접속되는 제1 메모리 셀 블록(111) 및 제2 메모리 셀 블록(112)으로 분할된다. 시분할 회로(106)는 메모리 셀 블록(111,112)을 교번적으로 선택하도록 멀티플렉서(160)에 명령하고, 이와 동시에 메모리 셀 블록(111,112) 중 어느 것이 멀티플렉서(160)에 의해 선택되었는지 판독 회로(120)에 알려준다. 메모리 셀 블록(111,112) 중 한 블록에 대해 소거(소거 또는 기록) 동작이 수행되는 동안 다른 블록에 대한 판독 또는 기록(판독)을 동시에 수행하기 위해 판독 회로가(120)가 시분할 방식으로 블록(111,112)에 교번적으로 접속된다.
시분할 회로(106), 칩상태 테스터(175) 및 어드레스 테스터(173)의 출력에 따라, 판독 회로(120)는 출력 신호를 출력 버퍼(176) 또는 기록/소거 테스터(174)에 전송한다. 어드레스 테스터(173)의 동작은 어드레스 테스터(173)가 판독 회로(120)를 제어한다는 점을 제외하고는 도 3 및 도 4의 동작과 동일하다.
도 5 및 도 6의 관련 기술의 플래시 메모리를 제조하기 위해, 멀티플렉서(160)를 통해 판독 회로(120)에 접속된 비트 라인의 구조는 설계 단계 동안 형성되어야만 한다. 그러므로, 그 후에 플래시 메모리의 메모리 셀 어레이의 각각의 블록의 비트 구조를 변경하는 것은 용이하지 않다.
도 3 내지 도 6의 관련 기술 중 한 기술의 플래시 메모리는 예를 들어 블록(111)내의 2메가비트와 블록(112)내의 6메가비트로 이루어진 8메가비트의 용량을 갖는다. 플래시 메모리를 가지고 컴퓨터 시스템을 제조하는 플래시 메모리의 사용자가 1메가비트 컴퓨터 바이오스 데이터와 같은 1메가비트 데이터를 주기적으로 소거하길 원한다면, 사용자는 2메가비트 보다 작은 용량을 갖는 블록(111)에 1메가비트 데이터를 할당할 것이다. 이 경우, 블록(111)이 소거되는 경우에도 액세스가능한 블록(112)과는 달리, 블록(111)내의 잔여 1메가비트는 블록(111)이 소거되는 동안 판독 또는 기록 동작을 위해 액세스불가하다. 즉, 블록(111)내의 1메가비트 자유 공간이 쓸모 없게 된다. 플래시 메모리의 메모리 셀 어레이의 각 블록의 비트 구조를 변경하기 위해서는 플래시 메모리가 별도의 복잡한 코딩 회로를 가져야만 하므로 플래시 메모리의 비용이 증가된다.
다음으로, 본 발명의 바람직한 실시예가 설명된다.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리(플래시 메모리:FEEPROM)를 도시하는 블록도이다. 본 실시예는 도 3 및 도 4의 관련기술에 대응한다. 플래시 메모리는 제1 및 제2 메모리 셀 블록(11,12)으로 분할된 메모리 셀 어레이(1)를 포함한다. 플래시 메모리는 제1 및 제2 판독 회로(21,22), Y-디코더(열디코더)(3), X-디코더(행디코더)(4), 셀 소스 디코더(5), 각 비트 라인 BL상에 배열된 레이저 용융부(9), 제1 및 제2 멀티플렉서(71,72), 어드레스 테스터(73), 기록/소거 테스터(74), 칩상태 테스터(75) 및 출력 버퍼(76)를 포함한다. 블록(11)은 각각 Y-선택 게이트(비트 라인 선택 게이트) YGn1를 갖는 비트 라인 BL1 및 워드 라인 WL을 갖는다. 메모리 셀 MC는 워드 라인 및 비트 라인의 교차부에 형성된다.
실제로, 플래시 메모리는 기록/소거 테스터(74)의 출력에 응답하여 메모리 셀 MC에 대한 소스 전압을 제어하는 회로 등의 다른 회로를 포함한다. 이러한 회로들은 도면의 간략화를 위해 도 7에서 생략되어 있다. 도 7이 비트 라인 BL1 및 BL2로 분할된 하나의 비트 라인 BL만을 도시하고 있지만, 플래시 메모리는 실제로 비트 라인 BL1 및 BL2로 각각 분할된 다른 비트 라인들을 갖는다.
비트 라인 BL은 레이저 용융부(9)에서 용융되고, 제1 비트 라인 BL1 및 제2 비트 라인 BL2로 전기적으로 분리된다. 다른 비트 라인들 또한 비트 라인 BL1이 블록(11)내에 있고 비트 라인 BL2가 블록(12)내에 있도록 동일 위치에서 용융된다. 블록(11)내의 각 비트 라인 BL1은 블록(11) 옆의 판독 회로(21)에 접속된다. 블록(12)내의 각각의 비트 라인 BL2는 블록(12) 옆의 판독 회로(22)에 접속된다. 각 비트 라인 BL상의 레이저 용융부(9)의 위치는 선택적으로 사용자의 요구에 좌우될 것이다. 약간의 용용부(9)가 각각의 비트 라인상에 배열되어 이들 레이저 용융부 중 요청된 용융부가 용융된다.
관련 종래기술과 유사하게, 제1 실시예는 외부 명령 시퀀스에 응답하여 블록(11,12)중의 한 블록에 대해 기록 또는 소거 동작을 자동적으로 수행하고 이와 동시에 다른 블록에 대해 판독 동작을 수행하는 이중 동작(동시 동작) 기능을 제공한다. 이중 동작 기능은 어떤 다른 동작을 허용하지 않는다. 블록(11,12)에 대한 이중 동작은 도 3 및 도 4의 관련 기술중의 한 기술과 기본적으로 동일하다.
각각의 비트 라인 BL은 레이저 용융부(9)에서 용융될 때, 어드레스 테스팅 논리가 이에 따라 변한다. 어드레스 테스터(73)는 X-어드레스 및 Y-어드레스를 수신하고, 어드레스 테스터(73)의 출력은 X-디코더(4), Y-디코더(3), 셀 소스 디코더(5), 및 제1 멀티플렉서(71)에 공급된다. 칩 상태 테스터(75)의 출력은 멀티플렉서(71,72) 및 Y-디코더(3)에 공급된다.
동일 Y-어드레스 Yn에 대해, Y-디코더(3)는 비트 라인 BL1 및 BL2를 위해 Y-선택 게이트(비트 라인 선택 게이트) YGn1 및 YGn2를 제어하는 2개의 출력 Yn1 및 Yn2 를 제공한다. Y-선택 게이트 YGn1 및 YGn2는 어드레스 테스터(73) 및 칩상태 테스터(75)의 출력의 조합에 응답하여 다양하게 스위치 온 및 스위치 오프된다.
제1 실시예의 플래시 메모리는 소스 디코딩 시스템에서의 도 3 및 도 4의 플래시 메모리보다 더욱 단순하다. 관련 기술은 메모리 셀 어레이(101)를 워드 라인 WL을 거쳐 비트 라인 BL을 따라 블록(111,112)으로 분할한다. 이에 따라, 워드 라인을 따라 메모리 셀 MC의 소스를 모으기 위한 라인은 블록(111,112) 사이의 경계에서 절단되어야만 한다. 한편, 제1 실시예는 메모리 셀 어레이(1)를 비트 라인 BL을 거쳐 워드 라인 WL을 따라 블록(11,12)으로 분할하고, 워드 라인을 따라 메모리 셀의 소스를 모으기 위한 라인은 블록(11,12) 사이의 경계에서 절단되지 않는다. 실제로, 본 실시예는 관련 기술에 비해 소스 디코딩 시스템을 간략화시킨다.
각 비트 라인상의 레이저 용융부(9)를 용융시키는 대신, 본 실시예는 메모리 셀 어레이(1)를 블록(11,12)으로 분할하기 위해 마스터 슬라이싱 단계 동안 소정 위치에서의 칩상의 각각의 비트 라인을 비트 라인 BL1 및 BL2로 절단할 수 있다.
마스터 슬라이싱 단계 동안 메모리 셀 어레이를 블록으로 분할함으로써 사용자의 요구에 따라 동일한 기본 설계를 갖는 플래시 메모리내의 어떠한 비트 구조도 제공할 수 있게 된다.
Y-디코더(3)는 비트 라인 BL1 및 BL2를 Y-선택 게이트 YGn1 및 YGn2를 통해 판독 회로(21,22)에 선택적으로 접속시킨다. 메모리 셀 MC은 비트 라인 및 워드 라인의 교차부에서 매트릭스로 배열된다. Y-디코더(3)는 선택 라인 Yn 및 Y-선택 게이트 YGn1, YGn2를 통해 일부 비트 라인을 선택하고, X-디코더(4)는 워드 라인 WL을 선택한다. 그리고나서, 선택된 비트와 워드 라인의 교차부에서의 메모리 셀이 액세스된다. 셀 소스 디코더(5)는 메모리 셀을 한 섹터씩 집단적으로 소거하기 위해 메모리 셀 MC의 소스 전극에 접속된다.
이러한 방식으로, 제1 실시예의 플래시 메모리는 플래시 메모리내의 각 메모리 셀 블록의 비트 구조를 변경시키기 위해 크기를 확대하거나 회로를 복잡하게 하지 않는다. 플래시 메모리는 블록중의 한 블록에 대해 소거(소거 또는 기록) 동작을 수행하고 이와 동시에 다른 블록에 대해 판독 또는 기록(판독) 동작을 수행하는 이중 동작 기능을 제공한다.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리를 도시하는 블록도이다. 본 실시예는 도 5 및 도 6의 관련 기술에 대응한다. 제2 실시예의 플래시 메모리는 판독 회로(2), 시분할 회로(6), 및 스위칭 소자(81,82) 등을 포함한다. 도 8이 오직 하나의 비트 라인 BL을 비트 라인 BL1 및 BL2로 분할하는 것을 도시하고 있지만, 플래시 메모리는 실제로 메모리 셀 어레이(1)를 제1 및 제2 메모리 셀 블록(11,12)으로 분할하기 위해 각각 비트 라인 BL1 및 BL2로 분할된 복수의 비트 라인을 갖는다. 이러한 플래시 메모리는 외부 명령 시퀀스에 응답하여 개시하고 블록(11,12) 중 한 블록에 대해서는 기록 또는 소거 동작을 수행하는 동시에 다른 블록에 대해서는 판독 동작을 수행하는 이중 동작 기능을 제공한다.
제2 실시예는 각각의 비트 라인 BL 상의 소정 위치에 스위칭 소자(81,82) 등을 배열함으로써 특징된다. 비트 라인을 비트 라인 BL1 및 BL2로 분할하기 위해, 이들 스위칭 소자 중 선택적인 소자(도 8의 81)는 비전도성으로 구성되고, 그 나머지 스위칭 소자는 전도성으로 구성된다.
비트 라인 BL1 및 BL2는 시분할 회로(6)에 의해 스위칭이 제어되는 멀티플렉서(60)를 통해 공통 판독 회로(2)에 접속된다. 선택 게이트 YGn1 및 YGn2는 시분할 회로(6)에 의해 제어된다. 예를들어 블록(11)의 비트 라인 BL1에 대해 소거(소거 또는 기록) 동작이 수행되는 동안, 판독 회로(2)는 시분할 방식으로 블록(11,12)에 교번하여 접속되고, 이로써 블록(12)의 비트 라인 BL2에 대해 판독 또는 기록(판독) 동작이 동시에 수행된다.
스위칭 소자 중 선택적인 하나의 스위칭 소자를 비전도성으로 만들고 그 나머지의 스위칭 소자를 전도성으로 만드는 것은 예를들어 마스터 슬라이싱 단계 동안 이루어질 수 있다.
도 9는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리(플래시 메모리)를 도시하는 블록도이다. 본 실시예는 비트 라인 분할 디코더(7) 및 트랜스퍼 게이트 트랜지스터(91,92,…)를 이용한다. 도 9에는 제1 실시예와 본 실시예에 제공된 제1 및 제2 멀티플렉서(71,72), 어드레스 테스터(73), 기록/소거 테스터(74), 칩상태 테스터(75), 및 출력 버퍼(76)와 같은 기타 소자가 생략되어 있다.
제3 실시예는 각각의 비트 라인 BL 상의 소정 위치에 트랜스퍼 게이트 트랜지스터(91,92,…)를 배열한다. 제2 실시예의 스위칭 소자와 유사하게, 트랜스퍼 게이트 트랜지스터 중 선택적인 하나의 트랜스퍼 게이트 트랜지스터는 비전도성으로구성되고, 그 나머지는 전도성으로 구성된다. 트랜스퍼 게이트 트랜지스터는 비트 라인 분할 디코더(7)에 의해 제어된다. 트랜스퍼 게이트 트랜지스터의 전도에 대한 정보는 사용자가 메모리 셀 어레이(1)의 블록(11,12)의 비트 구조를 선택할 수 있도록 비휘발성 메모리 소자내에 기억될 것이다. 비휘발성 메모리 소자 대신, 트랜스퍼 게이트 트랜지스터(91,92,…)의 전도를 제어하기 위해 신호가 비트 라인 분할 디코더(7)에 제공될 수 있다. 각각의 비트 라인상의 트랜스퍼 게이트 트랜지스터의 수는 비트 라인 내에서의 급격한 레벨 변화(sharp level change)를 유지하기 위해 최소로 요구되어야만 한다. 또한, 이러한 트랜스퍼 게이트 트랜지스터는 작은 내부 저항 및 커패시턴스를 가져햐만 한다.
제1 내지 제3 실시예의 레이저 융용부(9), 스위칭 소자(81,82,…) 및 트랜스퍼 게이트 트랜지스터(91,92,…)는 비트 라인을 절단하기 위해 각각의 비트 라인상의 소정 위치에 배열된다. 예를들어, 이들은 플래시 메모리가 요구된 비트 구조를 갖는 블록으로 분할될 수 있도록 1메가비트의 간격으로 8메가비트 플래시 메모리용으로 배열된다. 전술의 설명이 플래시 메모리에 관련한 것이지만 본 발명은 플래시 메모리에만 국한되지 않고 어떠한 유형의 비휘발성 반도체 메모리에도 적용할 수 있다.
전술된 바와 같이, 본 발명은 동시에 개별적으로 액세스할 수 있는 메모리 셀 블록을 형성하기 위해 임의선택적인 위치에 있는 비트 라인을 전기적으로 분할할 수 있는 동시에 소형인 이중 동작 비휘발성 반도체 메모리를 제공한다.
본 발명의 기술적 사상에서 벗어남이 없이 본 발명의 다수의 상이한 실시예가 가능하며, 본 발명은 본 명세서에 개시된 특정 실시예로 국한되지 않는다.

Claims (17)

  1. 소거 동작, 판독 동작 및 기록 동작을 실행할 수 있는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리에 있어서,
    매트릭스로 배열된 복수의 메모리 셀(MC)을 갖는 메모리 셀 어레이(1)를 포함하며, 상기 메모리 셀 어레이(1)는 선택적인 위치에서 상기 메모리 셀 어레이(1)의 각각의 비트 라인(BL)을 분기함으로써 제1 및 제2 메모리 셀 블록으로 분할되고, 상기 제1 메모리 셀 블록에서 소거, 판독 및 기록 동작 중 한 가지 타입의 동작이 제2 메모리 셀 블록의 다른 타입의 동작과 동시에 실행되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 메모리 셀 어레이(1)는 마스터 슬라이싱 단계에서 상기 제1 메모리 셀 블록(11) 및 제2 메모리 셀 블록(12)으로 분할되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 메모리 셀 어레이(1)는 반도체칩상의 특정 위치에서 각각의 비트 라인(BL)을 절단함으로써 상기 제1 메모리 셀 블록(11) 및 제2 메모리 셀 블록(12)으로 분할되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 각각의 비트 라인(BL)은 상기 반도체 칩상에서 상기 비트 라인(BL)을 레이저로 용융시킴으로써 절단되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 각각의 비트 라인(BL)은 특정 위치에 복수의 레이저 용융부(9)를 가지며, 상기 레이저 용융부(9) 중 하나가 레이저로 용융되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 메모리 셀 어레이(1)는 스위칭 소자(81,82)를 사용하여 각각의 비트 라인(BL)을 분기함으로써 상기 제1 메모리 셀 블록(11) 및 제2 메모리 셀 블록(12)으로 분할되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 각각의 비트 라인(BL)은 복수의 스위칭 소자(81,82)를 가지며, 상기 스위칭 소자(81,82) 중 하나의 특정 스위칭 소자가 비전도성으로 구성되고, 상기 스위칭 소자(81,82) 중 나머지가 전도성으로 구성되어 상기 메모리 셀 어레이(1)를 상기 제1 메모리 셀 블록(11) 및 제2 메모리 셀 블록(12)으로 분할하는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  8. 제7항에 있어서, 상기 스위칭 소자(81,82)는 각각의 비트 라인(BL)상의 미리 정해진 위치에 배열되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  9. 제7항에 있어서, 상기 스위칭 소자(81,82)는 트랜스퍼 게이트 트랜지스터(91,92)인 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  10. 제9항에 있어서, 상기 트랜스퍼 게이트 트랜지스터(91,92)는 비트 라인 분할 디코더(7)에 의해 제어되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  11. 제1항에 있어서, 상기 제1 메모리 셀 블록(11)은 제1 판독 회로(21)에 제공되고, 상기 제2 메모리 셀 블록(12)은 제2 판독 회로(22)에 제공되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  12. 제11항에 있어서, 상기 제1 판독 회로(21) 및 제2 판독 회로(22)는 상기 비트 라인(BL)의 각 측면에 형성되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  13. 제1항에 있어서, 상기 제1 메모리 셀 블록(11) 및 제2 메모리 셀 블록(12)은 시분할 회로(6)에 의해 제어되는 선택 게이트(YGn1,YGn2)를 통해 공통 판독 회로(2)에 접속되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  14. 제1항에 있어서, 상기 제1 메모리 셀 블록(11)에 대한 소거 동작 및 상기 제2 메모리 셀 블록(12)에 대한 판독 또는 기록 동작은 동시에 수행되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  15. 제1항에 있어서, 상기 제1 메모리 셀 블록(11)에 대한 소거 또는 기록 동작 및 상기 제2 메모리 셀 블록(12)에 대한 판독 동작이 동시에 수행되는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  16. 제1항에 있어서, 상기 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리는 플래시 타입의 전기적으로 소거가능한 프로그래머블 판독 전용 메모리인 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
  17. 제1항에 있어서, 기록 또는 소거 상태를 판별하는 기록/소거 테스터와,
    반도체 칩의 상태를 판별하는 칩 상태 테스터를 더 포함하는 것을 특징으로 하는 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리.
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