JP3530425B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3530425B2 JP3530425B2 JP23356799A JP23356799A JP3530425B2 JP 3530425 B2 JP3530425 B2 JP 3530425B2 JP 23356799 A JP23356799 A JP 23356799A JP 23356799 A JP23356799 A JP 23356799A JP 3530425 B2 JP3530425 B2 JP 3530425B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセルアレイが複数のバンクからなる
不揮発性半導体装置のアドレスバッファ回路に関する。
関し、特に、メモリセルアレイが複数のバンクからなる
不揮発性半導体装置のアドレスバッファ回路に関する。
【０００２】
【従来の技術】電気的に書き込み及び消去可能な不揮発
性記憶装置（ＥＥＰＲＯＭ：Electrically Erasable
and Programmable ROM）のうち、セクタ（ブロック）
単位に一括消去可能なＥＥＰＲＯＭであるフラッシュメ
モリのメモリセルアレイにおいて、各メモリセルトラン
ジスタはフローティングゲートを有し、コントロールゲ
ートはＸデコーダからのワード線に接続され、ドレイン
はビット線に接続され、Ｙデコーダでオン・オフ制御さ
れるＹスイッチを介して読み出し・書き込み回路に接続
されており、同一セクタの複数のメモリセルのソースは
共通接続されてソース線制御回路（「ソース線スイッ
チ」あるいは「ソースデコーダ回路」ともいう）に接続
されている。プログラム時には、メモリセルトランジス
タのコントロールゲートに所定の高電圧（Ｖpp）を印加
し、ドレインに例えば５Ｖ程度の電圧を与え、ソースを
接地することで、電子をフローティングゲートに注入
し、一方、消去時には、メモリセルトランジスタのドレ
インをオープン、コントロールゲートを接地し、ソース
に高電圧（Ｖpp）を印加し、フローティングゲート中の
電子の引き抜きを行う。また読み出し時には、Ｘデコー
ダで選択されたワード線とＹデコーダで選択されるＹス
イッチに接続するビット線との交差するメモリセルがア
クセスされ、その閾値電圧に応じてビット線に流れる電
流に応じて読み出し回路でその値を読み出す。
性記憶装置（ＥＥＰＲＯＭ：Electrically Erasable
and Programmable ROM）のうち、セクタ（ブロック）
単位に一括消去可能なＥＥＰＲＯＭであるフラッシュメ
モリのメモリセルアレイにおいて、各メモリセルトラン
ジスタはフローティングゲートを有し、コントロールゲ
ートはＸデコーダからのワード線に接続され、ドレイン
はビット線に接続され、Ｙデコーダでオン・オフ制御さ
れるＹスイッチを介して読み出し・書き込み回路に接続
されており、同一セクタの複数のメモリセルのソースは
共通接続されてソース線制御回路（「ソース線スイッ
チ」あるいは「ソースデコーダ回路」ともいう）に接続
されている。プログラム時には、メモリセルトランジス
タのコントロールゲートに所定の高電圧（Ｖpp）を印加
し、ドレインに例えば５Ｖ程度の電圧を与え、ソースを
接地することで、電子をフローティングゲートに注入
し、一方、消去時には、メモリセルトランジスタのドレ
インをオープン、コントロールゲートを接地し、ソース
に高電圧（Ｖpp）を印加し、フローティングゲート中の
電子の引き抜きを行う。また読み出し時には、Ｘデコー
ダで選択されたワード線とＹデコーダで選択されるＹス
イッチに接続するビット線との交差するメモリセルがア
クセスされ、その閾値電圧に応じてビット線に流れる電
流に応じて読み出し回路でその値を読み出す。
【０００３】従来のフラッシュメモリにおいては、一般
的に、メモリセルアレイを複数のバンクに分ける構成が
とられていない。このため、Ｘデコーダ回路、Ｙデコー
ダ回路、及びソース線制御回路へそれぞれアドレス信号
を供給するアドレスバッファは、例えば図１０に示すよ
うに、外部アドレス入力が直接デコーダ側へ出力される
構成とされている。
的に、メモリセルアレイを複数のバンクに分ける構成が
とられていない。このため、Ｘデコーダ回路、Ｙデコー
ダ回路、及びソース線制御回路へそれぞれアドレス信号
を供給するアドレスバッファは、例えば図１０に示すよ
うに、外部アドレス入力が直接デコーダ側へ出力される
構成とされている。
【０００４】すなわち外部アドレス信号は、初段回路３
０１に入力され、ラッチ制御信号でオン・オフ制御され
るトランスファゲートＴＧ２を介してラッチ回路３０２
に入力され、また内部アドレスは消去フラグが活性化さ
れたときオンするトランスファゲートＴＧ１を介してラ
ッチ回路３０２に入力され、ラッチ回路３０２の出力は
反転バッファＩＮＶ３を介してアドレスバッファ出力信
号として不図示のアドレスデコーダに供給される。ラッ
チ回路３０２は、入力端と出力端が互いに接続されたイ
ンバータＩＮＶ１とインバータＩＮＶ２とから構成され
ている。このうちインバータＩＮＶ１はラッチ制御信号
でオン・オフ制御されるクロックドインバータよりな
る。初段回路３０１において、スタンバイ制御信号が活
性化された場合、外部アドレスの入力レベルに依存せず
初段回路３０１の電流をオフさせる。
０１に入力され、ラッチ制御信号でオン・オフ制御され
るトランスファゲートＴＧ２を介してラッチ回路３０２
に入力され、また内部アドレスは消去フラグが活性化さ
れたときオンするトランスファゲートＴＧ１を介してラ
ッチ回路３０２に入力され、ラッチ回路３０２の出力は
反転バッファＩＮＶ３を介してアドレスバッファ出力信
号として不図示のアドレスデコーダに供給される。ラッ
チ回路３０２は、入力端と出力端が互いに接続されたイ
ンバータＩＮＶ１とインバータＩＮＶ２とから構成され
ている。このうちインバータＩＮＶ１はラッチ制御信号
でオン・オフ制御されるクロックドインバータよりな
る。初段回路３０１において、スタンバイ制御信号が活
性化された場合、外部アドレスの入力レベルに依存せず
初段回路３０１の電流をオフさせる。
【０００５】書き込み及び読み出し時には、ラッチ制御
信号が活性化され、外部アドレス入力がラッチ回路３０
２でラッチされ、不図示のデコーダ回路にアドレス信号
として出力される。消去動作はチップ内部で自動的に行
われ、チップ内部で生成された内部アドレスは、消去フ
ラグオン時のオン状態とされるトランスファゲートＴＧ
１を介してラッチ回路３０２に入力され、ソース線制御
回路に入力され、各セクタの消去動作が行われる。
信号が活性化され、外部アドレス入力がラッチ回路３０
２でラッチされ、不図示のデコーダ回路にアドレス信号
として出力される。消去動作はチップ内部で自動的に行
われ、チップ内部で生成された内部アドレスは、消去フ
ラグオン時のオン状態とされるトランスファゲートＴＧ
１を介してラッチ回路３０２に入力され、ソース線制御
回路に入力され、各セクタの消去動作が行われる。
【０００６】
【発明が解決しようとする課題】このような構成のアド
レスバッファを備えたフラッッシュメモリにおいて、メ
モリセルへの書き込みや消去中の読み出しの同時実行を
行うことはできない。
レスバッファを備えたフラッッシュメモリにおいて、メ
モリセルへの書き込みや消去中の読み出しの同時実行を
行うことはできない。
【０００７】また複数のバンクに分割されたメモリセル
構成とする半導体記憶装置が開発・製品化されている
が、この場合、バンク毎のアドレス制御を行うことが必
要とされ、回路規模が増大する、という問題点を有して
いる。そして、フラッシュメモリにバンク構成を適用し
た場合にも同様な問題点を有することになる。
構成とする半導体記憶装置が開発・製品化されている
が、この場合、バンク毎のアドレス制御を行うことが必
要とされ、回路規模が増大する、という問題点を有して
いる。そして、フラッシュメモリにバンク構成を適用し
た場合にも同様な問題点を有することになる。
【０００８】たとえば特開平１１−８６５７６号公報に
は、メモリセルアレイを２分割し、各メモリセルアレイ
（メモリセルブロック）に対してそれぞれに専用の読み
出し回路を備え、分割された一方のメモリセルアレイに
対して消去動作（消去あるいは書き込み動作）を行って
いる場合でも、他方のメモリセルアレイに対して読み出
しあるいは書き込み動作を行うことができる同時動作
（デュアルオペレーション）機能を有するフラッシュメ
モリの構成が開示されている。このデュアルオペレーシ
ョン機能対応のフラッシュメモリは、デュアルオペレー
ション非対応のフラッシュメモリと比べて、２つのメモ
リセルアレイに対応する第１、第２の読み出し回路、ア
ドレス判定回路、第１、第２の読み出し回路の出力を入
力とし出力を出力バッファ回路に接続する第１のマルチ
プレクサ、第１、第２の読み出し回路の出力を入力とし
出力を書き込み／消去判定回路に出力する第２のマルチ
プレクサを備えている。そして上記特開平１１−８６５
７６号公報には、デュアルオペレーション機能を有する
フラッシュメモリにおいて、回路の複雑化やチップ面積
の増大を伴うこと無く、分割されるメモリセルブロック
のビット構成を可変にすることを可能としたフラッシュ
メモリの構成が提案されている。
は、メモリセルアレイを２分割し、各メモリセルアレイ
（メモリセルブロック）に対してそれぞれに専用の読み
出し回路を備え、分割された一方のメモリセルアレイに
対して消去動作（消去あるいは書き込み動作）を行って
いる場合でも、他方のメモリセルアレイに対して読み出
しあるいは書き込み動作を行うことができる同時動作
（デュアルオペレーション）機能を有するフラッシュメ
モリの構成が開示されている。このデュアルオペレーシ
ョン機能対応のフラッシュメモリは、デュアルオペレー
ション非対応のフラッシュメモリと比べて、２つのメモ
リセルアレイに対応する第１、第２の読み出し回路、ア
ドレス判定回路、第１、第２の読み出し回路の出力を入
力とし出力を出力バッファ回路に接続する第１のマルチ
プレクサ、第１、第２の読み出し回路の出力を入力とし
出力を書き込み／消去判定回路に出力する第２のマルチ
プレクサを備えている。そして上記特開平１１−８６５
７６号公報には、デュアルオペレーション機能を有する
フラッシュメモリにおいて、回路の複雑化やチップ面積
の増大を伴うこと無く、分割されるメモリセルブロック
のビット構成を可変にすることを可能としたフラッシュ
メモリの構成が提案されている。
【０００９】上記特開平１１−８６５７６号公報に記載
されるデュアルオペレーション機能を有するフラッシュ
メモリにおいて、デコーダ回路にアドレス信号を供給す
るアドレスバッファ回路においてアドレス切替を行うこ
とに関する考慮・工夫はいっさい開示されていない。
されるデュアルオペレーション機能を有するフラッシュ
メモリにおいて、デコーダ回路にアドレス信号を供給す
るアドレスバッファ回路においてアドレス切替を行うこ
とに関する考慮・工夫はいっさい開示されていない。
【００１０】また例えば特開平５−５４６８２号公報に
は、メモリセルアレイの異なったブロックに対し、消去
動作及び読み出し動作を同時にもしくは並行して行うこ
とを可能とした不揮発性半導体メモリの構成が提案され
ている。しかしながら、上記特開平５−５４６８２号公
報にも、アドレス信号を入力とするアドレスレジスタ側
でブロックの切替を行うという工夫はいっさい開示され
ていない。
は、メモリセルアレイの異なったブロックに対し、消去
動作及び読み出し動作を同時にもしくは並行して行うこ
とを可能とした不揮発性半導体メモリの構成が提案され
ている。しかしながら、上記特開平５−５４６８２号公
報にも、アドレス信号を入力とするアドレスレジスタ側
でブロックの切替を行うという工夫はいっさい開示され
ていない。
【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、複数バンク構成
のフラッシュメモリ等の不揮発性の半導体装置におい
て、高速化を図るとともに回路規模を低減するアドレス
バッファ回路を提供することにある。
てなされたものであって、その目的は、複数バンク構成
のフラッシュメモリ等の不揮発性の半導体装置におい
て、高速化を図るとともに回路規模を低減するアドレス
バッファ回路を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成する本発
明は、アドレス信号を入力とし、バンク毎に設けられた
アドレスデコーダに対してそれぞれバンクアドレス信号
を供給するアドレスバッファ回路を備えた不揮発性型の
半導体記憶装置であって、前記アドレスバッファ回路
が、バンク毎の、読み出し動作と、書き込み動作又は消
去動作とに応じて、読み出し用アドレス信号、書き込み
用アドレス信号又は消去用アドレス信号をバンク毎に切
替えて出力する手段を備えている。
明は、アドレス信号を入力とし、バンク毎に設けられた
アドレスデコーダに対してそれぞれバンクアドレス信号
を供給するアドレスバッファ回路を備えた不揮発性型の
半導体記憶装置であって、前記アドレスバッファ回路
が、バンク毎の、読み出し動作と、書き込み動作又は消
去動作とに応じて、読み出し用アドレス信号、書き込み
用アドレス信号又は消去用アドレス信号をバンク毎に切
替えて出力する手段を備えている。
【００１３】本発明は、前記アドレスバッファ回路にお
いて、前記書き込み用アドレス信号が外部から入力され
たアドレス信号をラッチした信号からなり、前記消去用
アドレス信号が装置内部で生成された内部アドレスから
なり、前記外部から入力されたアドレス信号又は前記内
部アドレスをラッチするラッチ回路を複数のバンク間で
共有してなる構成とされる。
いて、前記書き込み用アドレス信号が外部から入力され
たアドレス信号をラッチした信号からなり、前記消去用
アドレス信号が装置内部で生成された内部アドレスから
なり、前記外部から入力されたアドレス信号又は前記内
部アドレスをラッチするラッチ回路を複数のバンク間で
共有してなる構成とされる。
【００１４】本発明においては、メモリセルアレイを複
数のバンクで構成し、前記複数のバンクのうち一のバン
クで消去又は書き込みが行われている時に、他のバンク
からの読み出しを可能とした電気的に書き込み及び消去
可能な不揮発性型の半導体記憶装置であって、外部から
入力されたアドレスが第１のバンクの読み出し用のアド
レス信号経路を介して入力される第１のスイッチと、前
記外部から入力されたアドレスが第２のバンクの読み出
し用のアドレス信号経路を介して入力される第２のスイ
ッチと、前記外部から入力されたアドレスを書き込み用
のアドレスとして、又は、内部アドレスを消去用のアド
レスとして入力するラッチ回路と、を備え、前記ラッチ
回路から出力されたアドレスは、前記第１及び第２のス
イッチに供給され、前記第１及び第２のスイッチは、バ
ンク毎に、各バンクの制御信号に基づき、該バンクが読
み出し動作であるか、あるいは、書き込み又は消去動作
のいずれであるかに応じて、読み出し用のアドレスと、
書き込み用のアドレス又は消去用のアドレスのいずれか
をバンクアドレスとして、該バンクのアドレスデコーダ
に出力するアドレスバッファ回路を備えている。
数のバンクで構成し、前記複数のバンクのうち一のバン
クで消去又は書き込みが行われている時に、他のバンク
からの読み出しを可能とした電気的に書き込み及び消去
可能な不揮発性型の半導体記憶装置であって、外部から
入力されたアドレスが第１のバンクの読み出し用のアド
レス信号経路を介して入力される第１のスイッチと、前
記外部から入力されたアドレスが第２のバンクの読み出
し用のアドレス信号経路を介して入力される第２のスイ
ッチと、前記外部から入力されたアドレスを書き込み用
のアドレスとして、又は、内部アドレスを消去用のアド
レスとして入力するラッチ回路と、を備え、前記ラッチ
回路から出力されたアドレスは、前記第１及び第２のス
イッチに供給され、前記第１及び第２のスイッチは、バ
ンク毎に、各バンクの制御信号に基づき、該バンクが読
み出し動作であるか、あるいは、書き込み又は消去動作
のいずれであるかに応じて、読み出し用のアドレスと、
書き込み用のアドレス又は消去用のアドレスのいずれか
をバンクアドレスとして、該バンクのアドレスデコーダ
に出力するアドレスバッファ回路を備えている。
【００１５】また本発明は、アドレスバッファ回路が、
前記消去用アドレス信号が装置内部で生成された内部ア
ドレスからなり、前記外部から入力されたアドレス信号
又は前記内部アドレスを切替えてラッチするラッチ回路
をバンク毎にそれぞれ備えた構成としてもよい。
前記消去用アドレス信号が装置内部で生成された内部ア
ドレスからなり、前記外部から入力されたアドレス信号
又は前記内部アドレスを切替えてラッチするラッチ回路
をバンク毎にそれぞれ備えた構成としてもよい。
【００１６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、フラッシュメモリのメモリセルアレイ
を２つのバンクで構成し、これら２つのバンクのうち、
１つのバンクで消去または書き込みが行われている時
に、他のバンクからの読み出し可能な半導体記憶装置の
アドレスバッファ回路において、外部アドレス入力から
各バンクに対応したバンクアドレス出力までを、読み出
し用の各バンク毎の信号経路と、書き込み用のラッチア
ドレスと消去用の内部アドレスを１つにまとめた専用の
経路と、を備えたものである。
する。本発明は、フラッシュメモリのメモリセルアレイ
を２つのバンクで構成し、これら２つのバンクのうち、
１つのバンクで消去または書き込みが行われている時
に、他のバンクからの読み出し可能な半導体記憶装置の
アドレスバッファ回路において、外部アドレス入力から
各バンクに対応したバンクアドレス出力までを、読み出
し用の各バンク毎の信号経路と、書き込み用のラッチア
ドレスと消去用の内部アドレスを１つにまとめた専用の
経路と、を備えたものである。
【００１７】本発明の不揮発性半導体記憶装置は、その
好ましい一実施の形態において、図１を参照すると、メ
モリセル領域は、バンクＡとバンクＢの２つのバンクに
分割されており、各バンクのメモリセル（memory cell
s）１０１Ａ、１０１Ｂはそれぞれアドレス情報を基に
デコーダ１０２Ａ、１０２Ｂを介して選択される。各バ
ンクＡ、Ｂのメモリセル１０１Ａ、１０１Ｂから読み出
されたデータはスイッチ１０３を介して、バンクスイッ
チ（Bank Switch）の選択情報に基づき、読み出しが選
択されているバンクのメモリセルから読み出されたデー
タを外部に出力する。
好ましい一実施の形態において、図１を参照すると、メ
モリセル領域は、バンクＡとバンクＢの２つのバンクに
分割されており、各バンクのメモリセル（memory cell
s）１０１Ａ、１０１Ｂはそれぞれアドレス情報を基に
デコーダ１０２Ａ、１０２Ｂを介して選択される。各バ
ンクＡ、Ｂのメモリセル１０１Ａ、１０１Ｂから読み出
されたデータはスイッチ１０３を介して、バンクスイッ
チ（Bank Switch）の選択情報に基づき、読み出しが選
択されているバンクのメモリセルから読み出されたデー
タを外部に出力する。
【００１８】読み出し、書き込み、及び消去について、
バンクＡとバンクＢにおける同時実行の組み合わせとし
て、例えば表１に示すように、５種類の組み合せがあ
る。
バンクＡとバンクＢにおける同時実行の組み合わせとし
て、例えば表１に示すように、５種類の組み合せがあ
る。
【００１９】
【表１】
【００２０】このようなバンクの読み出し、書き込み、
消去の同時実行の組み合せに対して、アドレス信号Ａ0
〜Ａnをそれぞれ入力とするアドレスバッファ（ａｄｂ
ｕｆ）１００は、バンクスイッチ（Bank Switch）によ
り、各バンクＡ、Ｂのデコーダ１０２Ａ、１０２Ｂへそ
れぞれバンクＡアドレス、バンクＢアドレス）を出力す
る。
消去の同時実行の組み合せに対して、アドレス信号Ａ0
〜Ａnをそれぞれ入力とするアドレスバッファ（ａｄｂ
ｕｆ）１００は、バンクスイッチ（Bank Switch）によ
り、各バンクＡ、Ｂのデコーダ１０２Ａ、１０２Ｂへそ
れぞれバンクＡアドレス、バンクＢアドレス）を出力す
る。
【００２１】このアドレスバッファ１００からの出力
（バンクＡアドレス、バンクＢアドレス）には、表１に
示した同時実行の組み合わせパターンに応じて、３つの
アドレス情報、すなわち外部アドレス、ラッチアドレ
ス、内部アドレスを区分して出力させており、 ・外部アドレス＝読み出し、 ・ラッチアドレス＝書き込み、 ・内部アドレス＝消去 にそれぞれ対応させている。
（バンクＡアドレス、バンクＢアドレス）には、表１に
示した同時実行の組み合わせパターンに応じて、３つの
アドレス情報、すなわち外部アドレス、ラッチアドレ
ス、内部アドレスを区分して出力させており、 ・外部アドレス＝読み出し、 ・ラッチアドレス＝書き込み、 ・内部アドレス＝消去 にそれぞれ対応させている。
【００２２】表１に示した同時実行の組み合わせと３つ
のアドレス情報の対応は、表２のような動作を実行す
る。
のアドレス情報の対応は、表２のような動作を実行す
る。
【００２３】
【表２】
【００２４】図２は、本発明の一実施の形態におけるア
ドレスバッファ１０の構成の一例を示す図である。図２
を参照すると、本発明の一実施の形態において、アドレ
スバッファ（１００）は、外部から入力されたアドレス
が第１のバンクの読み出し用のアドレスとして入力され
る第１のスイッチ（１１１）と、外部から入力されたア
ドレスが第２のバンクの読み出し用のアドレスとして入
力される第２のスイッチ（１１２）と、外部から入力さ
れたアドレスを書き込み用のアドレスとして、また内部
アドレスを消去用のアドレスとして入力するラッチ部
（１１０）と、を備え、ラッチ部（１１０）からの出力
は、第１、第２のスイッチ（１１１、１１２）に供給さ
れ、第１、第２のスイッチ（１１１、１１２）では、バ
ンク毎に、該バンクが読み出し動作、書き込み又は消去
動作であるかに応じてバンクスイッチ信号に基づき、読
み出し用のアドレスと、書き込み用のアドレス又は消去
用のアドレスの一方のうちのいずれかをバンクアドレス
として、該バンクのアドレスデコーダに出力する。
ドレスバッファ１０の構成の一例を示す図である。図２
を参照すると、本発明の一実施の形態において、アドレ
スバッファ（１００）は、外部から入力されたアドレス
が第１のバンクの読み出し用のアドレスとして入力され
る第１のスイッチ（１１１）と、外部から入力されたア
ドレスが第２のバンクの読み出し用のアドレスとして入
力される第２のスイッチ（１１２）と、外部から入力さ
れたアドレスを書き込み用のアドレスとして、また内部
アドレスを消去用のアドレスとして入力するラッチ部
（１１０）と、を備え、ラッチ部（１１０）からの出力
は、第１、第２のスイッチ（１１１、１１２）に供給さ
れ、第１、第２のスイッチ（１１１、１１２）では、バ
ンク毎に、該バンクが読み出し動作、書き込み又は消去
動作であるかに応じてバンクスイッチ信号に基づき、読
み出し用のアドレスと、書き込み用のアドレス又は消去
用のアドレスの一方のうちのいずれかをバンクアドレス
として、該バンクのアドレスデコーダに出力する。
【００２５】すなわち外部アドレスは、バンクＡの読み
出し経路と、バンクＢの読み出し経路としてスイッチ
（１１１、１１２）の一の入力端にそれぞれ入力される
とともに、外部アドレスのラッチアドレス又は内部アド
レスとを切替える切替え部（１１０）を備え、切替え部
（１１０）の出力はスイッチ（１１１、１１２）の他の
入力端にそれぞれ入力され、スイッチ（１１１、１１
２）は、一の入力端から入力された外部アドレスと、他
の入力端から入力されたラッチアドレス又は内部アドレ
スのうちのいずれかを、バンクスイッチで選択してバン
クＡアドレス、バンクＢアドレスとして出力する。な
お、内部アドレスは、外部端子から入力される外部アド
レスとは相違して、チップ内でカウンタ等により内部で
生成されるアドレス信号である。
出し経路と、バンクＢの読み出し経路としてスイッチ
（１１１、１１２）の一の入力端にそれぞれ入力される
とともに、外部アドレスのラッチアドレス又は内部アド
レスとを切替える切替え部（１１０）を備え、切替え部
（１１０）の出力はスイッチ（１１１、１１２）の他の
入力端にそれぞれ入力され、スイッチ（１１１、１１
２）は、一の入力端から入力された外部アドレスと、他
の入力端から入力されたラッチアドレス又は内部アドレ
スのうちのいずれかを、バンクスイッチで選択してバン
クＡアドレス、バンクＢアドレスとして出力する。な
お、内部アドレスは、外部端子から入力される外部アド
レスとは相違して、チップ内でカウンタ等により内部で
生成されるアドレス信号である。
【００２６】このように、本発明の一実施の形態におい
ては、外部アドレス入力のラッチアドレスと内部アドレ
スを切り替える切替部（１１０）をアドレスバッファ
（１００）内で共通して１箇所にまとめ、バンクＡ、Ｂ
の読み出しのルートとは、別のルートを介して分けた構
成としており、回路規模を縮減し、且つ、簡易な構成の
アドレスバッファにて、バンク切り替えが可能であり、
アドレスバッファから各バンク向けにバンクアドレスを
出力することができるため、メモリセル選択時のアクセ
スを高速化する。
ては、外部アドレス入力のラッチアドレスと内部アドレ
スを切り替える切替部（１１０）をアドレスバッファ
（１００）内で共通して１箇所にまとめ、バンクＡ、Ｂ
の読み出しのルートとは、別のルートを介して分けた構
成としており、回路規模を縮減し、且つ、簡易な構成の
アドレスバッファにて、バンク切り替えが可能であり、
アドレスバッファから各バンク向けにバンクアドレスを
出力することができるため、メモリセル選択時のアクセ
スを高速化する。
【００２７】図２を参照すると、バンクＡが読み出し、
バンクＢが書き込みのときは、アドレスバッファ（１０
０）において、スイッチ（１１１）は、バンクスイッチ
に基づき、外部アドレスをバンクＡアドレスとして出力
し、スイッチ（１１２）は、バンクスイッチに基づき、
ラッチアドレスと内部アドレスを切替える切替部（１１
０）から出力されるラッチアドレスをバンクＢアドレス
として出力する。
バンクＢが書き込みのときは、アドレスバッファ（１０
０）において、スイッチ（１１１）は、バンクスイッチ
に基づき、外部アドレスをバンクＡアドレスとして出力
し、スイッチ（１１２）は、バンクスイッチに基づき、
ラッチアドレスと内部アドレスを切替える切替部（１１
０）から出力されるラッチアドレスをバンクＢアドレス
として出力する。
【００２８】バンクＡが読み出し、バンクＢが消去のと
きは、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、外部アドレス
をバンクＡアドレスとして出力し、スイッチ（１１２）
は、バンクスイッチに基づき、ラッチアドレスと内部ア
ドレスを切替える切替部（１１０）から出力される内部
アドレスをバンクＢアドレスとして出力する。
きは、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、外部アドレス
をバンクＡアドレスとして出力し、スイッチ（１１２）
は、バンクスイッチに基づき、ラッチアドレスと内部ア
ドレスを切替える切替部（１１０）から出力される内部
アドレスをバンクＢアドレスとして出力する。
【００２９】バンクＡが書き込み、バンクＢが読み出し
のときは、アドレスバッファ（１００）において、スイ
ッチ（１１１）は、バンクスイッチに基づき、ラッチア
ドレスと内部アドレスを切替える切替部（１１０）から
出力されるラッチアドレスをバンクＡアドレスとして出
力し、スイッチ（１１２）は、バンクスイッチに基づ
き、外部アドレスをバンクＢアドレスとして出力する。
のときは、アドレスバッファ（１００）において、スイ
ッチ（１１１）は、バンクスイッチに基づき、ラッチア
ドレスと内部アドレスを切替える切替部（１１０）から
出力されるラッチアドレスをバンクＡアドレスとして出
力し、スイッチ（１１２）は、バンクスイッチに基づ
き、外部アドレスをバンクＢアドレスとして出力する。
【００３０】バンクＡが消去、バンクＢが読み出しのと
きは、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部（１１０）から出力
される内部アドレスをバンクＡアドレスとして出力し、
スイッチ（１１２）は、バンクスイッチに基づき、外部
アドレスをバンクＢアドレスとして出力する。
きは、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部（１１０）から出力
される内部アドレスをバンクＡアドレスとして出力し、
スイッチ（１１２）は、バンクスイッチに基づき、外部
アドレスをバンクＢアドレスとして出力する。
【００３１】バンクＡが消去、バンクＢが消去のとき
は、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部（１１０）から出力
される内部アドレスをバンクＡアドレスとして出力し、
スイッチ（１１２）は、バンクスイッチに基づき、ラッ
チアドレスと内部アドレスを切替える切替部（１１０）
から出力される内部アドレスをバンクＢアドレスとして
出力する。
は、アドレスバッファ（１００）において、スイッチ
（１１１）は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部（１１０）から出力
される内部アドレスをバンクＡアドレスとして出力し、
スイッチ（１１２）は、バンクスイッチに基づき、ラッ
チアドレスと内部アドレスを切替える切替部（１１０）
から出力される内部アドレスをバンクＢアドレスとして
出力する。
【００３２】本発明の一実施の形態において、アドレス
バッファ回路は、外部から入力されたアドレスは、第１
のバンクスイッチ信号（Bank Switch A）の値に基づ
き、第１のバンクの読み出し時のオンとされ、第１のバ
ンクの書き込み又は消去時にオフに設定される第１のス
イッチ（ＣＩＮＶ１）を介して第１のバッファ回路（Ｉ
ＮＶ２）の入力端に接続され、前記外部から入力された
アドレスが第２のバンクスイッチ信号（Bank Swithc
A）により、第２のバンクの読み出し時のオンとされ、
前記第２のバンクの書き込み又は消去時にオフに設定さ
れる第２のスイッチ（ＣＩＮＶ２）を介して第２のバッ
ファ回路（ＩＮＶ３）の入力端に接続され、外部から入
力されたアドレスは、第１及び第２のバンクスイッチ信
号（BankSwitch A、Bank Switch B）の値により、第
１及び第２のバンクがともに読み出し時にオン状態とさ
れる第３のスイッチ（ＴＧ２）を介してラッチ回路（３
０２）の入力端に接続され、さらに、内部アドレスが消
去制御信号（Erase）に基づき、バンクの消去動作時に
オンとされる第４のスイッチ（ＴＧ１）を介してラッチ
回路（３０２）の入力端に接続され、ラッチ回路（３０
２）の出力端は、第１のバンクスイッチ信号（Bank Sw
itch A）により、第１のバンクの書き込み又は消去時
にオンに設定される第５のスイッチ（ＴＧ３）を介して
第１のバッファ回路（ＩＮＶ２）の入力端に接続される
とともに、第２のバンクスイッチ信号（Bank Switch
B）により、第２のバンクの書き込み又は消去時にオン
に設定される第６のスイッチ（ＴＧ４）を介して第２の
バッファ回路（ＩＮＶ３）の入力端に接続され、第１及
び第２のバッファ回路（ＩＮＶ２、ＩＮＶ３）から、第
１及び第２のバンクのアドレスデコーダにバンクアドレ
スがそれぞれ供給される。
バッファ回路は、外部から入力されたアドレスは、第１
のバンクスイッチ信号（Bank Switch A）の値に基づ
き、第１のバンクの読み出し時のオンとされ、第１のバ
ンクの書き込み又は消去時にオフに設定される第１のス
イッチ（ＣＩＮＶ１）を介して第１のバッファ回路（Ｉ
ＮＶ２）の入力端に接続され、前記外部から入力された
アドレスが第２のバンクスイッチ信号（Bank Swithc
A）により、第２のバンクの読み出し時のオンとされ、
前記第２のバンクの書き込み又は消去時にオフに設定さ
れる第２のスイッチ（ＣＩＮＶ２）を介して第２のバッ
ファ回路（ＩＮＶ３）の入力端に接続され、外部から入
力されたアドレスは、第１及び第２のバンクスイッチ信
号（BankSwitch A、Bank Switch B）の値により、第
１及び第２のバンクがともに読み出し時にオン状態とさ
れる第３のスイッチ（ＴＧ２）を介してラッチ回路（３
０２）の入力端に接続され、さらに、内部アドレスが消
去制御信号（Erase）に基づき、バンクの消去動作時に
オンとされる第４のスイッチ（ＴＧ１）を介してラッチ
回路（３０２）の入力端に接続され、ラッチ回路（３０
２）の出力端は、第１のバンクスイッチ信号（Bank Sw
itch A）により、第１のバンクの書き込み又は消去時
にオンに設定される第５のスイッチ（ＴＧ３）を介して
第１のバッファ回路（ＩＮＶ２）の入力端に接続される
とともに、第２のバンクスイッチ信号（Bank Switch
B）により、第２のバンクの書き込み又は消去時にオン
に設定される第６のスイッチ（ＴＧ４）を介して第２の
バッファ回路（ＩＮＶ３）の入力端に接続され、第１及
び第２のバッファ回路（ＩＮＶ２、ＩＮＶ３）から、第
１及び第２のバンクのアドレスデコーダにバンクアドレ
スがそれぞれ供給される。
【００３３】本発明は、別の実施の形態において、アド
レスバッファは、外部から入力されたアドレスが第１の
バンクスイッチ信号（Bank Switch A）により、第１
のバンクの読み出し時のオンとされ、第１のバンクの書
き込み又は消去時にオフに設定される第１のスイッチ
（ＴＧ２）を介して第１のラッチ回路（３０２Ａ）の入
力端に接続され、前記外部から入力されたアドレスが第
２のバンクスイッチ信号により、第２のバンクの読み出
し時のオンとされ、前記第２のバンクの書き込み又は消
去時にオフに設定される第２のスイッチ（ＴＧ３）を介
して第２のラッチ回路（３０２Ｂ）の入力端に接続さ
れ、内部アドレスが、消去制御信号に基づき、バンクの
消去動作時にオンとされる第３、第４のスイッチ（ＴＧ
１、（ＴＧ４）を介して第１及び第２のラッチ回路（３
０２Ａ、３０２Ｂ）の入力端にそれぞれ接続され、第１
及び第２のラッチ回路（３０２Ａ、３０２Ｂ）の出力端
はそれぞれ第１及び第２のバッファ回路（ＢＵＦ１、Ｂ
ＵＦ２）の入力端に接続され、第１及び第２のバッファ
回路（ＢＵＦ１、ＢＵＦ２）から、第１及び第２のバン
クのアドレスデコーダに対してバンクアドレスがそれぞ
れ供給される。この実施の形態によれば、一方のバンク
で書き込み動作時に他のバンクで消去動作を行うことが
できる。
レスバッファは、外部から入力されたアドレスが第１の
バンクスイッチ信号（Bank Switch A）により、第１
のバンクの読み出し時のオンとされ、第１のバンクの書
き込み又は消去時にオフに設定される第１のスイッチ
（ＴＧ２）を介して第１のラッチ回路（３０２Ａ）の入
力端に接続され、前記外部から入力されたアドレスが第
２のバンクスイッチ信号により、第２のバンクの読み出
し時のオンとされ、前記第２のバンクの書き込み又は消
去時にオフに設定される第２のスイッチ（ＴＧ３）を介
して第２のラッチ回路（３０２Ｂ）の入力端に接続さ
れ、内部アドレスが、消去制御信号に基づき、バンクの
消去動作時にオンとされる第３、第４のスイッチ（ＴＧ
１、（ＴＧ４）を介して第１及び第２のラッチ回路（３
０２Ａ、３０２Ｂ）の入力端にそれぞれ接続され、第１
及び第２のラッチ回路（３０２Ａ、３０２Ｂ）の出力端
はそれぞれ第１及び第２のバッファ回路（ＢＵＦ１、Ｂ
ＵＦ２）の入力端に接続され、第１及び第２のバッファ
回路（ＢＵＦ１、ＢＵＦ２）から、第１及び第２のバン
クのアドレスデコーダに対してバンクアドレスがそれぞ
れ供給される。この実施の形態によれば、一方のバンク
で書き込み動作時に他のバンクで消去動作を行うことが
できる。
【００３４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００３５】図３は、本発明の一実施例をなすバンク切
り替え可能なアドレスバッファ回路の構成を示す図であ
る。なお、図３に示したアドレスバッファ回路は、図１
において、各アドレス信号Ａ0〜Ａnをそれぞれ入力とす
るアドレスバッファ（ａｄｂｕｆ）に対応する。
り替え可能なアドレスバッファ回路の構成を示す図であ
る。なお、図３に示したアドレスバッファ回路は、図１
において、各アドレス信号Ａ0〜Ａnをそれぞれ入力とす
るアドレスバッファ（ａｄｂｕｆ）に対応する。
【００３６】図３を参照すると、本発明の一実施例にお
けるアドレスバッファ回路において、外部アドレスを入
力する初段回路３０１は、スタンバイ時に電流を抑制す
るためのスタンバイ制御信号が活性化された場合、アド
レスの入力レベルに依存せず、初段回路３０１の電流を
オフさせる。
けるアドレスバッファ回路において、外部アドレスを入
力する初段回路３０１は、スタンバイ時に電流を抑制す
るためのスタンバイ制御信号が活性化された場合、アド
レスの入力レベルに依存せず、初段回路３０１の電流を
オフさせる。
【００３７】初段回路３０１の出力は、バンクＡ、バン
クＢ、ラッチ回路３０２の３方向に分岐入力される。す
なわち、初段回路３０１の出力は、クロックドインバー
タＣＩＮＶ１を介して反転型のバッファＩＮＶ２の入力
端に接続されるとともに、インバータＩＮＶ１とトラン
スファゲートＴＧ２とを介してラッチ回路３０２の入力
端に接続され、さらにクロックドインバータＣＩＮＶ２
を介して反転型のバッファＩＮＶ３の入力端に接続され
る。
クＢ、ラッチ回路３０２の３方向に分岐入力される。す
なわち、初段回路３０１の出力は、クロックドインバー
タＣＩＮＶ１を介して反転型のバッファＩＮＶ２の入力
端に接続されるとともに、インバータＩＮＶ１とトラン
スファゲートＴＧ２とを介してラッチ回路３０２の入力
端に接続され、さらにクロックドインバータＣＩＮＶ２
を介して反転型のバッファＩＮＶ３の入力端に接続され
る。
【００３８】クロックドインバータは、図９（ａ）に示
したように、高電位側電源ＶＤＤと低電位側電源ＶＳＳ
間に直列に接続されたＰチャネルＭＯＳトランジスタＰ
Ｍ２と、ゲートが入力端子に共通接続されドレインが出
力端子に共通接続されたＰチャネルＭＯＳトランジスタ
ＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１よりなる
ＣＭＯＳインバータと、ＮチャネルＭＯＳトランジスタ
ＮＭ２とからなり、ＰチャネルＭＯＳトランジスタＰＭ
２、ＮチャネルＭＯＳトランジスタＮＭ２のゲートに相
補の制御信号φ、φ￣が入力され、クロックドインバー
タは制御信号φがＬｏｗレベルのときオン、φがＨｉｇ
ｈレベルのときオフする。
したように、高電位側電源ＶＤＤと低電位側電源ＶＳＳ
間に直列に接続されたＰチャネルＭＯＳトランジスタＰ
Ｍ２と、ゲートが入力端子に共通接続されドレインが出
力端子に共通接続されたＰチャネルＭＯＳトランジスタ
ＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１よりなる
ＣＭＯＳインバータと、ＮチャネルＭＯＳトランジスタ
ＮＭ２とからなり、ＰチャネルＭＯＳトランジスタＰＭ
２、ＮチャネルＭＯＳトランジスタＮＭ２のゲートに相
補の制御信号φ、φ￣が入力され、クロックドインバー
タは制御信号φがＬｏｗレベルのときオン、φがＨｉｇ
ｈレベルのときオフする。
【００３９】図３において、クロクッドインバータは、
図９（ｂ）に示す記法に従い、図９（ａ）のＰチャネル
ＭＯＳトランジスタＰＭ２のゲートに入力される制御信
号のみが示されており、ＮチャネルＭＯＳトランジスタ
ＮＭ２へ入力される相補の制御信号は省略されている。
図９（ｂ）に示す記法に従い、図９（ａ）のＰチャネル
ＭＯＳトランジスタＰＭ２のゲートに入力される制御信
号のみが示されており、ＮチャネルＭＯＳトランジスタ
ＮＭ２へ入力される相補の制御信号は省略されている。
【００４０】すなわち図３を参照すると、クロックドイ
ンバータＣＩＮＶ１において、ＰチャネルＭＯＳトラン
ジスタＰＭ２のゲートには、バンクスイッチＡをインバ
ータＩＮＶ６で反転した信号が接続され、ＮチャネルＭ
ＯＳトランジスタＮＭ２のゲートには、ＰチャネルＭＯ
ＳトランジスタＰＭ１のゲートに入力される信号の相補
信号（バンクスイッチＡと同一の論理の信号）が入力さ
れ、クロックドインバータＣＩＮＶ１は、バンクＡの読
み出し時、すなわちバンクスイッチＡが非活性（Ｈｉｇ
ｈレベル）のときオン状態とされ、バンクスイッチＡが
活性状態（Ｌｏｗレベル）のときオフとされる。
ンバータＣＩＮＶ１において、ＰチャネルＭＯＳトラン
ジスタＰＭ２のゲートには、バンクスイッチＡをインバ
ータＩＮＶ６で反転した信号が接続され、ＮチャネルＭ
ＯＳトランジスタＮＭ２のゲートには、ＰチャネルＭＯ
ＳトランジスタＰＭ１のゲートに入力される信号の相補
信号（バンクスイッチＡと同一の論理の信号）が入力さ
れ、クロックドインバータＣＩＮＶ１は、バンクＡの読
み出し時、すなわちバンクスイッチＡが非活性（Ｈｉｇ
ｈレベル）のときオン状態とされ、バンクスイッチＡが
活性状態（Ｌｏｗレベル）のときオフとされる。
【００４１】クロックドインバータＣＩＮＶ２のＰチャ
ネルＭＯＳトランジスタＰＭ２のゲートには、バンクス
イッチＢをインバータＩＮＶ７で反転した信号が接続さ
れ、ＮチャネルＭＯＳトランジスタＮＭ２のゲートに
は、ＰチャネルＭＯＳトランジスタＰＭ２のゲートに入
力される信号の相補信号（バンクスイッチＢと同一の論
理の信号）が入力され、クロックドインバータＣＩＮＶ
２は、バンクＢの読み出し時、すなわちバンクスイッチ
Ｂが非活性（Ｈｉｇｈレベル）のときオン状態とされ、
バンクスイッチＢが活性状態（Ｌｏｗレベル）のときオ
フとされる。
ネルＭＯＳトランジスタＰＭ２のゲートには、バンクス
イッチＢをインバータＩＮＶ７で反転した信号が接続さ
れ、ＮチャネルＭＯＳトランジスタＮＭ２のゲートに
は、ＰチャネルＭＯＳトランジスタＰＭ２のゲートに入
力される信号の相補信号（バンクスイッチＢと同一の論
理の信号）が入力され、クロックドインバータＣＩＮＶ
２は、バンクＢの読み出し時、すなわちバンクスイッチ
Ｂが非活性（Ｈｉｇｈレベル）のときオン状態とされ、
バンクスイッチＢが活性状態（Ｌｏｗレベル）のときオ
フとされる。
【００４２】トランスファゲートＴＧ２は、並列接続さ
れたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタよりなり、バンクスイッチＡをインバータ
ＩＮＶ６で反転した信号とバンクスイッチＢをインバー
タＩＮＶ７で反転した信号とを入力としこれらの否定論
理和を出力するＮＯＲ回路の出力が、バンクスイッチ
（Bank Switch）として、トランスファゲートＴＧ２の
ＮチャネルＭＯＳトランジスタのゲートに入力され、Ｎ
ＯＲ回路の出力を不図示のインバータで反転した信号
が、トランスファゲートＴＧ２のＰチャネルＭＯＳトラ
ンジスタのゲートに接続され、バンクスイッチＡ、Ｂが
ともに非活性（Ｈｉｇｈレベル）のとき（バンクＡ、Ｂ
がともに読み出し動作）、ＮＯＲ回路の出力はＨｉｇｈ
レベルとなり、トランスファゲートＴＧ２はオン状態と
され、これ以外の場合、トランスファゲートＴＧ２はオ
フ状態とされる。
れたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタよりなり、バンクスイッチＡをインバータ
ＩＮＶ６で反転した信号とバンクスイッチＢをインバー
タＩＮＶ７で反転した信号とを入力としこれらの否定論
理和を出力するＮＯＲ回路の出力が、バンクスイッチ
（Bank Switch）として、トランスファゲートＴＧ２の
ＮチャネルＭＯＳトランジスタのゲートに入力され、Ｎ
ＯＲ回路の出力を不図示のインバータで反転した信号
が、トランスファゲートＴＧ２のＰチャネルＭＯＳトラ
ンジスタのゲートに接続され、バンクスイッチＡ、Ｂが
ともに非活性（Ｈｉｇｈレベル）のとき（バンクＡ、Ｂ
がともに読み出し動作）、ＮＯＲ回路の出力はＨｉｇｈ
レベルとなり、トランスファゲートＴＧ２はオン状態と
され、これ以外の場合、トランスファゲートＴＧ２はオ
フ状態とされる。
【００４３】反転バッファＩＮＶ２、ＩＮＶ３の出力は
それぞれバンクＡアドレス、バンクＢアドレスとして各
バンクのデコーダ（図１の１０２Ａ、１０２Ｂ）に供給
される。
それぞれバンクＡアドレス、バンクＢアドレスとして各
バンクのデコーダ（図１の１０２Ａ、１０２Ｂ）に供給
される。
【００４４】ラッチ回路３０２の出力端は、トランスフ
ァゲートＴＧ３、ＴＧ４を介して反転バッファＩＮＶ
４、ＩＮＶ５に入力端に接続されている。
ァゲートＴＧ３、ＴＧ４を介して反転バッファＩＮＶ
４、ＩＮＶ５に入力端に接続されている。
【００４５】トランスファゲートＴＧ３を構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、バンクスイッチＡをインバータＩＮ
Ｖ６で反転した信号とその反転信号が入力され、バンク
スイッチＡが活性化（Ｌｏｗレベル）のときオンする。
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、バンクスイッチＡをインバータＩＮ
Ｖ６で反転した信号とその反転信号が入力され、バンク
スイッチＡが活性化（Ｌｏｗレベル）のときオンする。
【００４６】トランスファゲートＴＧ４を構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、バンクスイッチＢをインバータＩＮ
Ｖ７で反転した信号とその反転信号が入力され、バンク
スイッチＢが活性化（Ｌｏｗレベル）のときオンする。
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、バンクスイッチＢをインバータＩＮ
Ｖ７で反転した信号とその反転信号が入力され、バンク
スイッチＢが活性化（Ｌｏｗレベル）のときオンする。
【００４７】内部アドレス信号は、トランスファゲート
ＴＧ１を介してラッチ回路３０２の入力端に入力され
る。
ＴＧ１を介してラッチ回路３０２の入力端に入力され
る。
【００４８】トランスファゲートＴＧ１を構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、消去信号（Erase）とその相補信号
がそれぞれ入力され、消去信号が活性化状態（Ｈｉｇｈ
レベル）のときオンする。
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタのゲートには、消去信号（Erase）とその相補信号
がそれぞれ入力され、消去信号が活性化状態（Ｈｉｇｈ
レベル）のときオンする。
【００４９】図３において、トランスファゲート（ＣＭ
ＯＳ型トランスファゲート）ＴＧ１〜ＴＧ４への制御信
号は、トランスファゲートのＮチャネルＭＯＳトランジ
スタのゲートに入力される制御信号だけが示されてお
り、トランスファゲートのＰチャネルＭＯＳトランジス
タのゲートに、該制御信号をインバータで反転した相補
信号を入力する接続構成は省略されている。
ＯＳ型トランスファゲート）ＴＧ１〜ＴＧ４への制御信
号は、トランスファゲートのＮチャネルＭＯＳトランジ
スタのゲートに入力される制御信号だけが示されてお
り、トランスファゲートのＰチャネルＭＯＳトランジス
タのゲートに、該制御信号をインバータで反転した相補
信号を入力する接続構成は省略されている。
【００５０】読み出し時のルートとしては、バンクＡ側
には、オン状態とされたクロックドインバータＣＩＮＶ
１の出力が反転バッファＩＮＶ２からバンクＡアドレス
として出力され、バンクＢ側の読み出しでは、オン状態
とされたクロックドインバータＣＩＮＶ２の出力が反転
バッファＩＮＶ３からバンクＢアドレスとして出力され
る。
には、オン状態とされたクロックドインバータＣＩＮＶ
１の出力が反転バッファＩＮＶ２からバンクＡアドレス
として出力され、バンクＢ側の読み出しでは、オン状態
とされたクロックドインバータＣＩＮＶ２の出力が反転
バッファＩＮＶ３からバンクＢアドレスとして出力され
る。
【００５１】バンクＡ側に、外部アドレスのラッチアド
レス又は内部アドレスを出力する場合、クロックドイン
バータＣＩＮＶ１はオフとされ、トランスファゲートＴ
Ｇ３がオンとされ、バンクＢ側に、外部アドレスのラッ
チアドレス又は内部アドレスを出力する場合、クロック
ドインバータＣＩＮＶ２はオフとされ、トランスファゲ
ートＴＧ４がオンとされる。
レス又は内部アドレスを出力する場合、クロックドイン
バータＣＩＮＶ１はオフとされ、トランスファゲートＴ
Ｇ３がオンとされ、バンクＢ側に、外部アドレスのラッ
チアドレス又は内部アドレスを出力する場合、クロック
ドインバータＣＩＮＶ２はオフとされ、トランスファゲ
ートＴＧ４がオンとされる。
【００５２】ラッチ回路３０２の出力ノードであるライ
ンｄは、入力した外部アドレスのラッチアドレスと内部
アドレスをまとめたルートであり、書き込みや消去の時
に、バンクスイッチＡとバンクスイッチＢによって出力
の切り替えを行う。
ンｄは、入力した外部アドレスのラッチアドレスと内部
アドレスをまとめたルートであり、書き込みや消去の時
に、バンクスイッチＡとバンクスイッチＢによって出力
の切り替えを行う。
【００５３】バンクＡアドレス、バンクＢアドレスは、
それぞれ各バンクの各デコーダに供給され、書き込みや
消去と読み出しの同時実行機能として、各々のバンクで
別々の制御が可能となる。
それぞれ各バンクの各デコーダに供給され、書き込みや
消去と読み出しの同時実行機能として、各々のバンクで
別々の制御が可能となる。
【００５４】図４は、図３のラッチ回路３０２と、内部
アドレスを入力するトランスファゲートＴＧ１の構成を
示す図である。ラッチ回路３０２は、入力と出力が接続
されたインバータＩＮＶ６、ＩＮＶ７からなるフリップ
フロップとして構成されており、インバータＩＮＶ７の
出力を入力とするインバータＩＮＶ８を備え、内部アド
レスを入力とするトランスファゲートＴＧ１には、消去
信号と消去信号をインバータＩＮＶ９で反転した信号と
がＮチャネルＭＯＳトランジスタのゲートとＰチャネル
ＭＯＳトランジスタのゲートにそれぞれ入力されてお
り、消去信号がハイレベルのときトランスファゲートＴ
Ｇ１はオンし、内部アドレスがラッチ回路３０２に供給
される。
アドレスを入力するトランスファゲートＴＧ１の構成を
示す図である。ラッチ回路３０２は、入力と出力が接続
されたインバータＩＮＶ６、ＩＮＶ７からなるフリップ
フロップとして構成されており、インバータＩＮＶ７の
出力を入力とするインバータＩＮＶ８を備え、内部アド
レスを入力とするトランスファゲートＴＧ１には、消去
信号と消去信号をインバータＩＮＶ９で反転した信号と
がＮチャネルＭＯＳトランジスタのゲートとＰチャネル
ＭＯＳトランジスタのゲートにそれぞれ入力されてお
り、消去信号がハイレベルのときトランスファゲートＴ
Ｇ１はオンし、内部アドレスがラッチ回路３０２に供給
される。
【００５５】図２のノードｃ、ｄでは、書き込みの時の
アドレスラッチと消去の時の内部アドレスの切り替えを
行っており、書き込みのときには、バンクスイッチ（Ba
nkSwitch）が活性化され、すなわちＮＯＲ回路の出力は
Ｌｏｗレベルとなり、トランスファゲートＴＧ２がオフ
し、外部のアドレスをラッチ回路３０２でラッチしたラ
ッチアドレスがラインｄに出力される。
アドレスラッチと消去の時の内部アドレスの切り替えを
行っており、書き込みのときには、バンクスイッチ（Ba
nkSwitch）が活性化され、すなわちＮＯＲ回路の出力は
Ｌｏｗレベルとなり、トランスファゲートＴＧ２がオフ
し、外部のアドレスをラッチ回路３０２でラッチしたラ
ッチアドレスがラインｄに出力される。
【００５６】消去のときには、ＮＯＲ回路の出力である
バンクスイッチ（Ｂａｎｋ Ｓｗｉｔｃｈ）はＬｏｗレ
ベルとなり、消去（Ｅｒａｓｅ）フラグが活性化され
（Ｈｉｇｈレベル）、トランスファゲートＴＧ２がオフ
し、トランスファゲートＴＧ１がオンし、内部アドレス
をラッチ回路３０２でラッチしたアドレスがラインｄに
出力される。
バンクスイッチ（Ｂａｎｋ Ｓｗｉｔｃｈ）はＬｏｗレ
ベルとなり、消去（Ｅｒａｓｅ）フラグが活性化され
（Ｈｉｇｈレベル）、トランスファゲートＴＧ２がオフ
し、トランスファゲートＴＧ１がオンし、内部アドレス
をラッチ回路３０２でラッチしたアドレスがラインｄに
出力される。
【００５７】図５は、本発明の一実施例の動作について
説明するためのタイミング図であり、バンクＡを書き込
み（バンクスイッチＡをＬｏｗレベル）、バンクＢを読
み出し（バンクスイッチＢをＨｉｇｈレベル）とした同
時実行動作が示されている。図３及び図５を参照して本
発明の一実施例における書き込みと読み出しの同時実行
の動作ついて説明する。なお、書き込みフラグは、各バ
ンク毎の書き込みを制御するための入力される信号であ
る。
説明するためのタイミング図であり、バンクＡを書き込
み（バンクスイッチＡをＬｏｗレベル）、バンクＢを読
み出し（バンクスイッチＢをＨｉｇｈレベル）とした同
時実行動作が示されている。図３及び図５を参照して本
発明の一実施例における書き込みと読み出しの同時実行
の動作ついて説明する。なお、書き込みフラグは、各バ
ンク毎の書き込みを制御するための入力される信号であ
る。
【００５８】はじめにバンクスイッチＡ、Ｂがともに非
活性状態（Ｈｉｇｈレベル）とされており、バンクスイ
ッチＡ、Ｂの反転信号を入力とするＮＯＲ回路の出力で
あるバンクスイッチ（Bank Switch）はＨｉｇｈレベル
となり、トランスファゲートＴＧ２はオン状態とされ、
またトランスファゲートＴＧ１はオフ状態とされ、初段
回路３０１からの外部アドレス入力がトランスファゲー
トＴＧ２を介してラッチ回路３０２に入力されラッチさ
れる。
活性状態（Ｈｉｇｈレベル）とされており、バンクスイ
ッチＡ、Ｂの反転信号を入力とするＮＯＲ回路の出力で
あるバンクスイッチ（Bank Switch）はＨｉｇｈレベル
となり、トランスファゲートＴＧ２はオン状態とされ、
またトランスファゲートＴＧ１はオフ状態とされ、初段
回路３０１からの外部アドレス入力がトランスファゲー
トＴＧ２を介してラッチ回路３０２に入力されラッチさ
れる。
【００５９】つづいて書き込みフラグの活性化により、
書き込みを行うバンクＡ側のバンクスイッチＡを活性化
し（Ｌｏｗレベルとする）、クロックドインバータＣＩ
ＮＶ１がオフとされ、トランスファゲートＴＧ３がオン
し、バンクＡの出力として、ラッチ回路３０２でラッチ
したラッチアドレスがトランスファゲートＴＧ３を介し
て反転バッファＩＮＶ２から出力され、バンクＢの出力
としては外部アドレスをそのまま出力する。
書き込みを行うバンクＡ側のバンクスイッチＡを活性化
し（Ｌｏｗレベルとする）、クロックドインバータＣＩ
ＮＶ１がオフとされ、トランスファゲートＴＧ３がオン
し、バンクＡの出力として、ラッチ回路３０２でラッチ
したラッチアドレスがトランスファゲートＴＧ３を介し
て反転バッファＩＮＶ２から出力され、バンクＢの出力
としては外部アドレスをそのまま出力する。
【００６０】バンクＡアドレスとして、書き込みフラグ
が活性化された時のラッチアドレス「ＹＹＹ」が出力さ
れ、バンクＢアドレスとしては外部アドレスと同じコー
ドが出力される。
が活性化された時のラッチアドレス「ＹＹＹ」が出力さ
れ、バンクＢアドレスとしては外部アドレスと同じコー
ドが出力される。
【００６１】図６は、バンクＡの消去とバンクＢの読み
出しの同時実行の動作を示すタイミング図である。消去
フラグの活性化により、消去を行うバンクＡ側のバンク
スイッチＡを活性化し（Ｌｏｗレベル）、トランスファ
ゲートＴＧ２はオフし、オン状態のトランスファゲート
ＴＧ１を介してラッチ回路３０２に内部アドレスが入力
され、また、消去フラグの活性化により、バンクＡ側の
バンクスイッチＡが活性化され（Ｌｏｗレベルとな
る）、トランスファゲートＴＧ３がオンして、ラッチ回
路３０２からの内部アドレスがトランスファゲートＴＧ
３を介して反転バッファＩＮＶ２に供給され、バンクＡ
の出力として内部アドレスが出力され、一方、バンクＢ
の出力としては、クロックドインバータＣＩＮＶ２を介
して外部アドレスがそのまま出力される。すなわち、バ
ンクＡアドレスには、消去フラグの活性化時以降の、内
部アドレスである「ααα」、「βββ」が出力され、
バンクＢアドレスには、外部アドレスと同じコードが出
力される。
出しの同時実行の動作を示すタイミング図である。消去
フラグの活性化により、消去を行うバンクＡ側のバンク
スイッチＡを活性化し（Ｌｏｗレベル）、トランスファ
ゲートＴＧ２はオフし、オン状態のトランスファゲート
ＴＧ１を介してラッチ回路３０２に内部アドレスが入力
され、また、消去フラグの活性化により、バンクＡ側の
バンクスイッチＡが活性化され（Ｌｏｗレベルとな
る）、トランスファゲートＴＧ３がオンして、ラッチ回
路３０２からの内部アドレスがトランスファゲートＴＧ
３を介して反転バッファＩＮＶ２に供給され、バンクＡ
の出力として内部アドレスが出力され、一方、バンクＢ
の出力としては、クロックドインバータＣＩＮＶ２を介
して外部アドレスがそのまま出力される。すなわち、バ
ンクＡアドレスには、消去フラグの活性化時以降の、内
部アドレスである「ααα」、「βββ」が出力され、
バンクＢアドレスには、外部アドレスと同じコードが出
力される。
【００６２】次に本発明の第２の実施例について説明す
る。図７は、本発明の第２の実施例の構成を示す図であ
る。図７において、図３と同一の要素には同一の参照符
号が付されている。図７を参照すると、本発明の第２の
実施例においては、クロクッドインバータＣＩＮＶ１、
ＣＩＮＶ２の代わりに、ＣＭＯＳ型のトランスファゲー
トＴＧ５、ＴＧ６を用いている。あるいはＣＭＯＳ型の
トランスファゲートＴＧ５、ＴＧ６の代わりに、Ｐチャ
ネルＭＯＳトランジスタによるスイッチとしてもよい。
る。図７は、本発明の第２の実施例の構成を示す図であ
る。図７において、図３と同一の要素には同一の参照符
号が付されている。図７を参照すると、本発明の第２の
実施例においては、クロクッドインバータＣＩＮＶ１、
ＣＩＮＶ２の代わりに、ＣＭＯＳ型のトランスファゲー
トＴＧ５、ＴＧ６を用いている。あるいはＣＭＯＳ型の
トランスファゲートＴＧ５、ＴＧ６の代わりに、Ｐチャ
ネルＭＯＳトランジスタによるスイッチとしてもよい。
【００６３】次に本発明の第３の実施例について説明す
る。上記各実施例では、２バンクアドレスの同時実行制
御する構成において、外部アドレスのラッチと内部アド
レスの切り替え箇所を１個所にまとめることにより、出
力までの高速アクセスと回路規模の縮減を図るものであ
るが、バンク毎のアドレス同時実行制御を実現すること
によっても同様の効果を得ることができる。
る。上記各実施例では、２バンクアドレスの同時実行制
御する構成において、外部アドレスのラッチと内部アド
レスの切り替え箇所を１個所にまとめることにより、出
力までの高速アクセスと回路規模の縮減を図るものであ
るが、バンク毎のアドレス同時実行制御を実現すること
によっても同様の効果を得ることができる。
【００６４】図８は、本発明の第３の実施例の構成を示
す図である。図８を参照すると、外部アドレスを入力と
する初段回路３０１の出力は、バンクスイッチＡでオン
オフ制御されるトランスファゲートＴＧ２を介してラッ
チ回路３０２Ａの入力端に接続されるとともに、バンク
スイッチＢでオン・オフ制御されるトランスファゲート
ＴＧ３を介してラッチ回路３０２Ｂの入力端に接続さ
れ、内部アドレスは消去フラグでオン・オフ制御される
トランスファゲートＴＧ１、ＴＧ４を介してラッチ回路
３０２Ａ、３０２Ｂの入力端にそれぞれ接続されおり、
ラッチ回路３０２Ａ、３０２Ｂの出力は、バッファＢＵ
Ｆ１、ＢＵＦ２を介してバンクＡアドレス、バンクＢア
ドレスとしてバンクＡ、Ｂのデコーダにそれぞれ供給さ
れる。本発明の第３の実施例においては、バンク毎に、
外部アドレスのラッチ部と内部アドレスのラッチ回路及
びその切り替え部を備えている。このため、２バンクに
別々のアドレスをラッチさせることができ、書き込みや
消去中の読み出しという動作が実現される。
す図である。図８を参照すると、外部アドレスを入力と
する初段回路３０１の出力は、バンクスイッチＡでオン
オフ制御されるトランスファゲートＴＧ２を介してラッ
チ回路３０２Ａの入力端に接続されるとともに、バンク
スイッチＢでオン・オフ制御されるトランスファゲート
ＴＧ３を介してラッチ回路３０２Ｂの入力端に接続さ
れ、内部アドレスは消去フラグでオン・オフ制御される
トランスファゲートＴＧ１、ＴＧ４を介してラッチ回路
３０２Ａ、３０２Ｂの入力端にそれぞれ接続されおり、
ラッチ回路３０２Ａ、３０２Ｂの出力は、バッファＢＵ
Ｆ１、ＢＵＦ２を介してバンクＡアドレス、バンクＢア
ドレスとしてバンクＡ、Ｂのデコーダにそれぞれ供給さ
れる。本発明の第３の実施例においては、バンク毎に、
外部アドレスのラッチ部と内部アドレスのラッチ回路及
びその切り替え部を備えている。このため、２バンクに
別々のアドレスをラッチさせることができ、書き込みや
消去中の読み出しという動作が実現される。
【００６５】また本発明の第３の実施例では、２バンク
に別々のアドレスをラッチさせたり、別々の内部アドレ
スを出力させることができるため、書き込みと消去の同
時実行も実現可能である。
に別々のアドレスをラッチさせたり、別々の内部アドレ
スを出力させることができるため、書き込みと消去の同
時実行も実現可能である。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００６７】本発明の第１の効果は、外部アドレスとラ
ッチアドレスと内部アドレスの３つのアドレス情報につ
いて、バンク毎に出力の切り分けを行う際に、ラッチア
ドレスと内部アドレスを１つのルートにまとめたことに
より、読み出しルートの負荷を軽減することができ、ア
ドレスの出力段までの回路の段数を縮減し、アクセスの
高速化を図ることができる、ということである。
ッチアドレスと内部アドレスの３つのアドレス情報につ
いて、バンク毎に出力の切り分けを行う際に、ラッチア
ドレスと内部アドレスを１つのルートにまとめたことに
より、読み出しルートの負荷を軽減することができ、ア
ドレスの出力段までの回路の段数を縮減し、アクセスの
高速化を図ることができる、ということである。
【００６８】本発明の第２の効果は、内部アドレスと外
部アドレスのラッチの切り替え部を各バンク毎に２個所
置くのではなく、２バンクに共通に配置することで、回
路規模を縮減することができる、ということである。
部アドレスのラッチの切り替え部を各バンク毎に２個所
置くのではなく、２バンクに共通に配置することで、回
路規模を縮減することができる、ということである。
【００６９】本発明の第３の効果は、バンク毎に、外部
アドレスのラッチ部と内部アドレスのラッチ部及び切り
替え部をそれぞれ備えたことにより、バンク毎に別々の
アドレスをラッチさせることができ、このため、書き込
みや消去中の読み出し、及び書き込みと消去のバンク間
での同時実行を行うことができる、ということである。
アドレスのラッチ部と内部アドレスのラッチ部及び切り
替え部をそれぞれ備えたことにより、バンク毎に別々の
アドレスをラッチさせることができ、このため、書き込
みや消去中の読み出し、及び書き込みと消去のバンク間
での同時実行を行うことができる、ということである。
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施の形態におけるアドレスバッフ
ァの構成を示す図である。
ァの構成を示す図である。
【図３】本発明の一実施例をなすアドレスバッファ回路
の構成を示す図である。
の構成を示す図である。
【図４】本発明の一実施例におけるアドレスバッファ回
路のラッチ回路周辺の構成を示す図である。
路のラッチ回路周辺の構成を示す図である。
【図５】本発明の一実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図６】本発明の一実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図７】本発明の別の実施例をなすアドレスバッファ回
路の構成を示す図である。
路の構成を示す図である。
【図８】本発明のさらに別の実施例をなすアドレスバッ
ファ回路の構成を示す図である。
ファ回路の構成を示す図である。
【図９】クロックドインバータの構成を示す図である。
【図１０】従来のアドレスバッファの構成を示す図であ
る。
る。
１００ アドレスバッファ
１０１Ａ バンクＡメモリセル（メモリセルアレイ部）
１０１Ｂ バンクＢメモリセル（メモリセルアレイ部）
１０２Ａ バンクＡデコーダ
１０２Ｂ バンクＢデコーダ
１０３ スイッチ
１１０ アドレスラッチ及び内部アドレス切替部
１１１、１１２ スイッチ
３０１ 初段回路
３０２、３０２Ａ、３０２Ｂ、ラッチ回路
Ａ０、Ａ１、…、Ａｎ アドレス信号
ＢＵＦ１、ＢＵＦ２ バッファ
ＣＩＮＶ１、ＣＩＮＶ２ クロックドインバータ
ＩＮＶ１〜ＩＮＶ９ インバータ
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５ トランスフ
ァゲート
ァゲート
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2000−322894（ＪＰ，Ａ)
特開 平６−180999（ＪＰ，Ａ)
特開2000−207891（ＪＰ，Ａ)
特開2001−52495（ＪＰ，Ａ)
特表2000−509871（ＪＰ，Ａ)
国際公開98／028750（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/00 - 16/34
Claims (5)
- 【請求項１】メモリセルアレイを複数のバンクで構成
し、前記複数のバンクのうち一のバンクで消去又は書き
込みが行われている時に、他のバンクからの読み出しを
可能とした電気的に書き込み及び消去可能な不揮発性半
導体記憶装置であって、 外部から入力されたアドレスが第１のバンクの読み出し
用のアドレス信号経路を介して入力される第１のスイッ
チと、 前記外部から入力されたアドレスが第２のバンクの読み
出し用のアドレス信号経路を介して入力される第２のス
イッチと、 前記外部から入力されたアドレスを書き込み用のアドレ
スとして、又は、内部アドレスを消去用のアドレスとし
て切替えて入力するラッチ回路と、を備え、 前記ラッチ回路から出力されたアドレスは、前記第１及
び第２のスイッチに供給され、 前記第１及び第２のスイッチは、バンク毎に、各バンク
の制御信号に基づき、該バンクが読み出し動作である
か、あるいは、書き込み又は消去動作のいずれであるか
に応じて、読み出し用のアドレスと、書き込み用のアド
レス又は消去用のアドレスのいずれかをバンクアドレス
として、該バンクのアドレスデコーダに出力するアドレ
スバッファ回路を備えたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】メモリセルアレイを２つのバンクで構成
し、これら２つのバンクのうち、一方のバンクで消去ま
たは書き込みが行われている時に、他のバンクからの読
み出しを可能とした電気的に書き込み及び消去可能な不
揮発性半導体記憶装置であって、 外部アドレス入力から各バンクに対応したバンクアドレ
ス出力までの経路として、前記外部アドレス入力を読み
出し用のアドレスとしてバンク毎にそれぞれ出力する第
１及び第２の信号経路と、 前記外部アドレス入力又は消去用の内部アドレスをラッ
チ回路でラッチしたラッチアドレスを１つにまとめた専
用の信号経路と、を備え、 バンクの書き込み又は消去時には、前記専用の信号経路
から出力が、前記第１の信号経路及び／又は前記第２の
信号経路の出力端から対応するバンクへのアドレスとし
て出力される、ことを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】メモリセルアレイを少なくとも第１及び第
２のバンクで構成し、前記第１及び第２のバンクのうち
一のバンクで消去又は書き込みが行われている時に、他
のバンクからの読み出しを可能とした電気的に書き込み
及び消去可能な不揮発性半導体記憶装置であって、 外部から入力されたアドレスは、第１のバンクスイッチ
信号に基づき、前記第１のバンクの読み出し時にオンと
され、前記第１のバンクの書き込み又は消去時にオフに
設定される第１のスイッチを介して、第１のバッファ回
路の入力端に接続されるとともに、第２のバンクスイッ
チ信号に基づき、前記第２のバンクの読み出し時にオン
とされ、前記第２のバンクの書き込み又は消去時にオフ
に設定される第２のスイッチを介して第２のバッファ回
路の入力端に接続され、さらに、 前記外部から入力されたアドレスは、前記第１及び第２
のバンクスイッチ信号に基づき、前記第１及び第２のバ
ンクがともに読み出し時にオン状態とされる第３のスイ
ッチを介してラッチ回路の入力端に接続され、 内部アドレスが、消去制御信号に基づき、バンクの消去
動作時にオンとされる第４のスイッチを介して前記ラッ
チ回路の入力端に接続され、 前記ラッチ回路の出力端は、前記第１のバンクスイッチ
信号に基づき、前記第１のバンクの書き込み又は消去時
にオンに設定される第５のスイッチを介して前記第１の
バッファ回路の入力端に接続されるとともに、前記第２
のバンクスイッチ信号に基づき、前記第２のバンクの書
き込み又は消去時にオンに設定される第６のスイッチを
介して前記第２のバッファ回路の入力端に接続され、 前記第１及び第２のバッファ回路から、前記第１及び第
２のバンクのアドレスデコーダに対してバンクアドレス
をそれぞれ出力する構成とされてなるアドレスバッファ
回路を備えたことを特徴とする、不揮発性半導体記憶装
置。 - 【請求項４】前記第１及び第２のスイッチがクロックド
インバータよりなる、ことを特徴とする、請求項３記載
の不揮発性半導体記憶装置。 - 【請求項５】前記第１乃至第６のスイッチがトランスフ
ァゲートよりなる、ことを特徴とする、請求項３記載の
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23356799A JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
| US09/640,821 US6266293B1 (en) | 1999-08-20 | 2000-08-17 | Semiconductor memory device |
| KR10-2000-0047722A KR100371796B1 (ko) | 1999-08-20 | 2000-08-18 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23356799A JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3530425B2 true JP3530425B2 (ja) | 2004-05-24 |
Family
ID=16957106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23356799A Expired - Fee Related JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
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| JP (1) | JP3530425B2 (ja) |
| KR (1) | KR100371796B1 (ja) |
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| US6965527B2 (en) * | 2002-11-27 | 2005-11-15 | Matrix Semiconductor, Inc | Multibank memory on a die |
| JP2009158015A (ja) | 2007-12-26 | 2009-07-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
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|---|---|---|---|---|
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| KR960006272B1 (ko) | 1992-09-04 | 1996-05-13 | 삼성전자주식회사 | 반도체 메모리장치의 플레시라이트 회로 |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| JP2970434B2 (ja) * | 1994-10-31 | 1999-11-02 | 日本電気株式会社 | 同期型半導体記憶装置およびセンス制御方法 |
| JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
| US5732017A (en) * | 1997-03-31 | 1998-03-24 | Atmel Corporation | Combined program and data nonvolatile memory with concurrent program-read/data write capability |
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| KR100254565B1 (ko) | 1997-08-28 | 2000-05-01 | 윤종용 | 분할된 워드 라인 구조를 갖는 플래시 메모리 장치의 행 디코더회로 |
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- 1999-08-20 JP JP23356799A patent/JP3530425B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-17 US US09/640,821 patent/US6266293B1/en not_active Expired - Fee Related
- 2000-08-18 KR KR10-2000-0047722A patent/KR100371796B1/ko not_active IP Right Cessation
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| KR20010021345A (ko) | 2001-03-15 |
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