JP3530425B2 - 半導体記憶装置 - Google Patents
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Description
関し、特に、メモリセルアレイが複数のバンクからなる
不揮発性半導体装置のアドレスバッファ回路に関する。
性記憶装置(EEPROM:Electrically Erasable
and Programmable ROM)のうち、セクタ(ブロック)
単位に一括消去可能なEEPROMであるフラッシュメ
モリのメモリセルアレイにおいて、各メモリセルトラン
ジスタはフローティングゲートを有し、コントロールゲ
ートはXデコーダからのワード線に接続され、ドレイン
はビット線に接続され、Yデコーダでオン・オフ制御さ
れるYスイッチを介して読み出し・書き込み回路に接続
されており、同一セクタの複数のメモリセルのソースは
共通接続されてソース線制御回路(「ソース線スイッ
チ」あるいは「ソースデコーダ回路」ともいう)に接続
されている。プログラム時には、メモリセルトランジス
タのコントロールゲートに所定の高電圧(Vpp)を印加
し、ドレインに例えば5V程度の電圧を与え、ソースを
接地することで、電子をフローティングゲートに注入
し、一方、消去時には、メモリセルトランジスタのドレ
インをオープン、コントロールゲートを接地し、ソース
に高電圧(Vpp)を印加し、フローティングゲート中の
電子の引き抜きを行う。また読み出し時には、Xデコー
ダで選択されたワード線とYデコーダで選択されるYス
イッチに接続するビット線との交差するメモリセルがア
クセスされ、その閾値電圧に応じてビット線に流れる電
流に応じて読み出し回路でその値を読み出す。
的に、メモリセルアレイを複数のバンクに分ける構成が
とられていない。このため、Xデコーダ回路、Yデコー
ダ回路、及びソース線制御回路へそれぞれアドレス信号
を供給するアドレスバッファは、例えば図10に示すよ
うに、外部アドレス入力が直接デコーダ側へ出力される
構成とされている。
01に入力され、ラッチ制御信号でオン・オフ制御され
るトランスファゲートTG2を介してラッチ回路302
に入力され、また内部アドレスは消去フラグが活性化さ
れたときオンするトランスファゲートTG1を介してラ
ッチ回路302に入力され、ラッチ回路302の出力は
反転バッファINV3を介してアドレスバッファ出力信
号として不図示のアドレスデコーダに供給される。ラッ
チ回路302は、入力端と出力端が互いに接続されたイ
ンバータINV1とインバータINV2とから構成され
ている。このうちインバータINV1はラッチ制御信号
でオン・オフ制御されるクロックドインバータよりな
る。初段回路301において、スタンバイ制御信号が活
性化された場合、外部アドレスの入力レベルに依存せず
初段回路301の電流をオフさせる。
信号が活性化され、外部アドレス入力がラッチ回路30
2でラッチされ、不図示のデコーダ回路にアドレス信号
として出力される。消去動作はチップ内部で自動的に行
われ、チップ内部で生成された内部アドレスは、消去フ
ラグオン時のオン状態とされるトランスファゲートTG
1を介してラッチ回路302に入力され、ソース線制御
回路に入力され、各セクタの消去動作が行われる。
レスバッファを備えたフラッッシュメモリにおいて、メ
モリセルへの書き込みや消去中の読み出しの同時実行を
行うことはできない。
構成とする半導体記憶装置が開発・製品化されている
が、この場合、バンク毎のアドレス制御を行うことが必
要とされ、回路規模が増大する、という問題点を有して
いる。そして、フラッシュメモリにバンク構成を適用し
た場合にも同様な問題点を有することになる。
は、メモリセルアレイを2分割し、各メモリセルアレイ
(メモリセルブロック)に対してそれぞれに専用の読み
出し回路を備え、分割された一方のメモリセルアレイに
対して消去動作(消去あるいは書き込み動作)を行って
いる場合でも、他方のメモリセルアレイに対して読み出
しあるいは書き込み動作を行うことができる同時動作
(デュアルオペレーション)機能を有するフラッシュメ
モリの構成が開示されている。このデュアルオペレーシ
ョン機能対応のフラッシュメモリは、デュアルオペレー
ション非対応のフラッシュメモリと比べて、2つのメモ
リセルアレイに対応する第1、第2の読み出し回路、ア
ドレス判定回路、第1、第2の読み出し回路の出力を入
力とし出力を出力バッファ回路に接続する第1のマルチ
プレクサ、第1、第2の読み出し回路の出力を入力とし
出力を書き込み/消去判定回路に出力する第2のマルチ
プレクサを備えている。そして上記特開平11−865
76号公報には、デュアルオペレーション機能を有する
フラッシュメモリにおいて、回路の複雑化やチップ面積
の増大を伴うこと無く、分割されるメモリセルブロック
のビット構成を可変にすることを可能としたフラッシュ
メモリの構成が提案されている。
されるデュアルオペレーション機能を有するフラッシュ
メモリにおいて、デコーダ回路にアドレス信号を供給す
るアドレスバッファ回路においてアドレス切替を行うこ
とに関する考慮・工夫はいっさい開示されていない。
は、メモリセルアレイの異なったブロックに対し、消去
動作及び読み出し動作を同時にもしくは並行して行うこ
とを可能とした不揮発性半導体メモリの構成が提案され
ている。しかしながら、上記特開平5−54682号公
報にも、アドレス信号を入力とするアドレスレジスタ側
でブロックの切替を行うという工夫はいっさい開示され
ていない。
てなされたものであって、その目的は、複数バンク構成
のフラッシュメモリ等の不揮発性の半導体装置におい
て、高速化を図るとともに回路規模を低減するアドレス
バッファ回路を提供することにある。
明は、アドレス信号を入力とし、バンク毎に設けられた
アドレスデコーダに対してそれぞれバンクアドレス信号
を供給するアドレスバッファ回路を備えた不揮発性型の
半導体記憶装置であって、前記アドレスバッファ回路
が、バンク毎の、読み出し動作と、書き込み動作又は消
去動作とに応じて、読み出し用アドレス信号、書き込み
用アドレス信号又は消去用アドレス信号をバンク毎に切
替えて出力する手段を備えている。
いて、前記書き込み用アドレス信号が外部から入力され
たアドレス信号をラッチした信号からなり、前記消去用
アドレス信号が装置内部で生成された内部アドレスから
なり、前記外部から入力されたアドレス信号又は前記内
部アドレスをラッチするラッチ回路を複数のバンク間で
共有してなる構成とされる。
数のバンクで構成し、前記複数のバンクのうち一のバン
クで消去又は書き込みが行われている時に、他のバンク
からの読み出しを可能とした電気的に書き込み及び消去
可能な不揮発性型の半導体記憶装置であって、外部から
入力されたアドレスが第1のバンクの読み出し用のアド
レス信号経路を介して入力される第1のスイッチと、前
記外部から入力されたアドレスが第2のバンクの読み出
し用のアドレス信号経路を介して入力される第2のスイ
ッチと、前記外部から入力されたアドレスを書き込み用
のアドレスとして、又は、内部アドレスを消去用のアド
レスとして入力するラッチ回路と、を備え、前記ラッチ
回路から出力されたアドレスは、前記第1及び第2のス
イッチに供給され、前記第1及び第2のスイッチは、バ
ンク毎に、各バンクの制御信号に基づき、該バンクが読
み出し動作であるか、あるいは、書き込み又は消去動作
のいずれであるかに応じて、読み出し用のアドレスと、
書き込み用のアドレス又は消去用のアドレスのいずれか
をバンクアドレスとして、該バンクのアドレスデコーダ
に出力するアドレスバッファ回路を備えている。
前記消去用アドレス信号が装置内部で生成された内部ア
ドレスからなり、前記外部から入力されたアドレス信号
又は前記内部アドレスを切替えてラッチするラッチ回路
をバンク毎にそれぞれ備えた構成としてもよい。
する。本発明は、フラッシュメモリのメモリセルアレイ
を2つのバンクで構成し、これら2つのバンクのうち、
1つのバンクで消去または書き込みが行われている時
に、他のバンクからの読み出し可能な半導体記憶装置の
アドレスバッファ回路において、外部アドレス入力から
各バンクに対応したバンクアドレス出力までを、読み出
し用の各バンク毎の信号経路と、書き込み用のラッチア
ドレスと消去用の内部アドレスを1つにまとめた専用の
経路と、を備えたものである。
好ましい一実施の形態において、図1を参照すると、メ
モリセル領域は、バンクAとバンクBの2つのバンクに
分割されており、各バンクのメモリセル(memory cell
s)101A、101Bはそれぞれアドレス情報を基に
デコーダ102A、102Bを介して選択される。各バ
ンクA、Bのメモリセル101A、101Bから読み出
されたデータはスイッチ103を介して、バンクスイッ
チ(Bank Switch)の選択情報に基づき、読み出しが選
択されているバンクのメモリセルから読み出されたデー
タを外部に出力する。
バンクAとバンクBにおける同時実行の組み合わせとし
て、例えば表1に示すように、5種類の組み合せがあ
る。
消去の同時実行の組み合せに対して、アドレス信号A0
〜Anをそれぞれ入力とするアドレスバッファ(adb
uf)100は、バンクスイッチ(Bank Switch)によ
り、各バンクA、Bのデコーダ102A、102Bへそ
れぞれバンクAアドレス、バンクBアドレス)を出力す
る。
(バンクAアドレス、バンクBアドレス)には、表1に
示した同時実行の組み合わせパターンに応じて、3つの
アドレス情報、すなわち外部アドレス、ラッチアドレ
ス、内部アドレスを区分して出力させており、 ・外部アドレス=読み出し、 ・ラッチアドレス=書き込み、 ・内部アドレス=消去 にそれぞれ対応させている。
のアドレス情報の対応は、表2のような動作を実行す
る。
ドレスバッファ10の構成の一例を示す図である。図2
を参照すると、本発明の一実施の形態において、アドレ
スバッファ(100)は、外部から入力されたアドレス
が第1のバンクの読み出し用のアドレスとして入力され
る第1のスイッチ(111)と、外部から入力されたア
ドレスが第2のバンクの読み出し用のアドレスとして入
力される第2のスイッチ(112)と、外部から入力さ
れたアドレスを書き込み用のアドレスとして、また内部
アドレスを消去用のアドレスとして入力するラッチ部
(110)と、を備え、ラッチ部(110)からの出力
は、第1、第2のスイッチ(111、112)に供給さ
れ、第1、第2のスイッチ(111、112)では、バ
ンク毎に、該バンクが読み出し動作、書き込み又は消去
動作であるかに応じてバンクスイッチ信号に基づき、読
み出し用のアドレスと、書き込み用のアドレス又は消去
用のアドレスの一方のうちのいずれかをバンクアドレス
として、該バンクのアドレスデコーダに出力する。
出し経路と、バンクBの読み出し経路としてスイッチ
(111、112)の一の入力端にそれぞれ入力される
とともに、外部アドレスのラッチアドレス又は内部アド
レスとを切替える切替え部(110)を備え、切替え部
(110)の出力はスイッチ(111、112)の他の
入力端にそれぞれ入力され、スイッチ(111、11
2)は、一の入力端から入力された外部アドレスと、他
の入力端から入力されたラッチアドレス又は内部アドレ
スのうちのいずれかを、バンクスイッチで選択してバン
クAアドレス、バンクBアドレスとして出力する。な
お、内部アドレスは、外部端子から入力される外部アド
レスとは相違して、チップ内でカウンタ等により内部で
生成されるアドレス信号である。
ては、外部アドレス入力のラッチアドレスと内部アドレ
スを切り替える切替部(110)をアドレスバッファ
(100)内で共通して1箇所にまとめ、バンクA、B
の読み出しのルートとは、別のルートを介して分けた構
成としており、回路規模を縮減し、且つ、簡易な構成の
アドレスバッファにて、バンク切り替えが可能であり、
アドレスバッファから各バンク向けにバンクアドレスを
出力することができるため、メモリセル選択時のアクセ
スを高速化する。
バンクBが書き込みのときは、アドレスバッファ(10
0)において、スイッチ(111)は、バンクスイッチ
に基づき、外部アドレスをバンクAアドレスとして出力
し、スイッチ(112)は、バンクスイッチに基づき、
ラッチアドレスと内部アドレスを切替える切替部(11
0)から出力されるラッチアドレスをバンクBアドレス
として出力する。
きは、アドレスバッファ(100)において、スイッチ
(111)は、バンクスイッチに基づき、外部アドレス
をバンクAアドレスとして出力し、スイッチ(112)
は、バンクスイッチに基づき、ラッチアドレスと内部ア
ドレスを切替える切替部(110)から出力される内部
アドレスをバンクBアドレスとして出力する。
のときは、アドレスバッファ(100)において、スイ
ッチ(111)は、バンクスイッチに基づき、ラッチア
ドレスと内部アドレスを切替える切替部(110)から
出力されるラッチアドレスをバンクAアドレスとして出
力し、スイッチ(112)は、バンクスイッチに基づ
き、外部アドレスをバンクBアドレスとして出力する。
きは、アドレスバッファ(100)において、スイッチ
(111)は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部(110)から出力
される内部アドレスをバンクAアドレスとして出力し、
スイッチ(112)は、バンクスイッチに基づき、外部
アドレスをバンクBアドレスとして出力する。
は、アドレスバッファ(100)において、スイッチ
(111)は、バンクスイッチに基づき、ラッチアドレ
スと内部アドレスを切替える切替部(110)から出力
される内部アドレスをバンクAアドレスとして出力し、
スイッチ(112)は、バンクスイッチに基づき、ラッ
チアドレスと内部アドレスを切替える切替部(110)
から出力される内部アドレスをバンクBアドレスとして
出力する。
バッファ回路は、外部から入力されたアドレスは、第1
のバンクスイッチ信号(Bank Switch A)の値に基づ
き、第1のバンクの読み出し時のオンとされ、第1のバ
ンクの書き込み又は消去時にオフに設定される第1のス
イッチ(CINV1)を介して第1のバッファ回路(I
NV2)の入力端に接続され、前記外部から入力された
アドレスが第2のバンクスイッチ信号(Bank Swithc
A)により、第2のバンクの読み出し時のオンとされ、
前記第2のバンクの書き込み又は消去時にオフに設定さ
れる第2のスイッチ(CINV2)を介して第2のバッ
ファ回路(INV3)の入力端に接続され、外部から入
力されたアドレスは、第1及び第2のバンクスイッチ信
号(BankSwitch A、Bank Switch B)の値により、第
1及び第2のバンクがともに読み出し時にオン状態とさ
れる第3のスイッチ(TG2)を介してラッチ回路(3
02)の入力端に接続され、さらに、内部アドレスが消
去制御信号(Erase)に基づき、バンクの消去動作時に
オンとされる第4のスイッチ(TG1)を介してラッチ
回路(302)の入力端に接続され、ラッチ回路(30
2)の出力端は、第1のバンクスイッチ信号(Bank Sw
itch A)により、第1のバンクの書き込み又は消去時
にオンに設定される第5のスイッチ(TG3)を介して
第1のバッファ回路(INV2)の入力端に接続される
とともに、第2のバンクスイッチ信号(Bank Switch
B)により、第2のバンクの書き込み又は消去時にオン
に設定される第6のスイッチ(TG4)を介して第2の
バッファ回路(INV3)の入力端に接続され、第1及
び第2のバッファ回路(INV2、INV3)から、第
1及び第2のバンクのアドレスデコーダにバンクアドレ
スがそれぞれ供給される。
レスバッファは、外部から入力されたアドレスが第1の
バンクスイッチ信号(Bank Switch A)により、第1
のバンクの読み出し時のオンとされ、第1のバンクの書
き込み又は消去時にオフに設定される第1のスイッチ
(TG2)を介して第1のラッチ回路(302A)の入
力端に接続され、前記外部から入力されたアドレスが第
2のバンクスイッチ信号により、第2のバンクの読み出
し時のオンとされ、前記第2のバンクの書き込み又は消
去時にオフに設定される第2のスイッチ(TG3)を介
して第2のラッチ回路(302B)の入力端に接続さ
れ、内部アドレスが、消去制御信号に基づき、バンクの
消去動作時にオンとされる第3、第4のスイッチ(TG
1、(TG4)を介して第1及び第2のラッチ回路(3
02A、302B)の入力端にそれぞれ接続され、第1
及び第2のラッチ回路(302A、302B)の出力端
はそれぞれ第1及び第2のバッファ回路(BUF1、B
UF2)の入力端に接続され、第1及び第2のバッファ
回路(BUF1、BUF2)から、第1及び第2のバン
クのアドレスデコーダに対してバンクアドレスがそれぞ
れ供給される。この実施の形態によれば、一方のバンク
で書き込み動作時に他のバンクで消去動作を行うことが
できる。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
り替え可能なアドレスバッファ回路の構成を示す図であ
る。なお、図3に示したアドレスバッファ回路は、図1
において、各アドレス信号A0〜Anをそれぞれ入力とす
るアドレスバッファ(adbuf)に対応する。
けるアドレスバッファ回路において、外部アドレスを入
力する初段回路301は、スタンバイ時に電流を抑制す
るためのスタンバイ制御信号が活性化された場合、アド
レスの入力レベルに依存せず、初段回路301の電流を
オフさせる。
クB、ラッチ回路302の3方向に分岐入力される。す
なわち、初段回路301の出力は、クロックドインバー
タCINV1を介して反転型のバッファINV2の入力
端に接続されるとともに、インバータINV1とトラン
スファゲートTG2とを介してラッチ回路302の入力
端に接続され、さらにクロックドインバータCINV2
を介して反転型のバッファINV3の入力端に接続され
る。
したように、高電位側電源VDDと低電位側電源VSS
間に直列に接続されたPチャネルMOSトランジスタP
M2と、ゲートが入力端子に共通接続されドレインが出
力端子に共通接続されたPチャネルMOSトランジスタ
PM1とNチャネルMOSトランジスタNM1よりなる
CMOSインバータと、NチャネルMOSトランジスタ
NM2とからなり、PチャネルMOSトランジスタPM
2、NチャネルMOSトランジスタNM2のゲートに相
補の制御信号φ、φ ̄が入力され、クロックドインバー
タは制御信号φがLowレベルのときオン、φがHig
hレベルのときオフする。
図9(b)に示す記法に従い、図9(a)のPチャネル
MOSトランジスタPM2のゲートに入力される制御信
号のみが示されており、NチャネルMOSトランジスタ
NM2へ入力される相補の制御信号は省略されている。
ンバータCINV1において、PチャネルMOSトラン
ジスタPM2のゲートには、バンクスイッチAをインバ
ータINV6で反転した信号が接続され、NチャネルM
OSトランジスタNM2のゲートには、PチャネルMO
SトランジスタPM1のゲートに入力される信号の相補
信号(バンクスイッチAと同一の論理の信号)が入力さ
れ、クロックドインバータCINV1は、バンクAの読
み出し時、すなわちバンクスイッチAが非活性(Hig
hレベル)のときオン状態とされ、バンクスイッチAが
活性状態(Lowレベル)のときオフとされる。
ネルMOSトランジスタPM2のゲートには、バンクス
イッチBをインバータINV7で反転した信号が接続さ
れ、NチャネルMOSトランジスタNM2のゲートに
は、PチャネルMOSトランジスタPM2のゲートに入
力される信号の相補信号(バンクスイッチBと同一の論
理の信号)が入力され、クロックドインバータCINV
2は、バンクBの読み出し時、すなわちバンクスイッチ
Bが非活性(Highレベル)のときオン状態とされ、
バンクスイッチBが活性状態(Lowレベル)のときオ
フとされる。
れたPチャネルMOSトランジスタとNチャネルMOS
トランジスタよりなり、バンクスイッチAをインバータ
INV6で反転した信号とバンクスイッチBをインバー
タINV7で反転した信号とを入力としこれらの否定論
理和を出力するNOR回路の出力が、バンクスイッチ
(Bank Switch)として、トランスファゲートTG2の
NチャネルMOSトランジスタのゲートに入力され、N
OR回路の出力を不図示のインバータで反転した信号
が、トランスファゲートTG2のPチャネルMOSトラ
ンジスタのゲートに接続され、バンクスイッチA、Bが
ともに非活性(Highレベル)のとき(バンクA、B
がともに読み出し動作)、NOR回路の出力はHigh
レベルとなり、トランスファゲートTG2はオン状態と
され、これ以外の場合、トランスファゲートTG2はオ
フ状態とされる。
それぞれバンクAアドレス、バンクBアドレスとして各
バンクのデコーダ(図1の102A、102B)に供給
される。
ァゲートTG3、TG4を介して反転バッファINV
4、INV5に入力端に接続されている。
ャネルMOSトランジスタとPチャネルMOSトランジ
スタのゲートには、バンクスイッチAをインバータIN
V6で反転した信号とその反転信号が入力され、バンク
スイッチAが活性化(Lowレベル)のときオンする。
ャネルMOSトランジスタとPチャネルMOSトランジ
スタのゲートには、バンクスイッチBをインバータIN
V7で反転した信号とその反転信号が入力され、バンク
スイッチBが活性化(Lowレベル)のときオンする。
TG1を介してラッチ回路302の入力端に入力され
る。
ャネルMOSトランジスタとPチャネルMOSトランジ
スタのゲートには、消去信号(Erase)とその相補信号
がそれぞれ入力され、消去信号が活性化状態(High
レベル)のときオンする。
OS型トランスファゲート)TG1〜TG4への制御信
号は、トランスファゲートのNチャネルMOSトランジ
スタのゲートに入力される制御信号だけが示されてお
り、トランスファゲートのPチャネルMOSトランジス
タのゲートに、該制御信号をインバータで反転した相補
信号を入力する接続構成は省略されている。
には、オン状態とされたクロックドインバータCINV
1の出力が反転バッファINV2からバンクAアドレス
として出力され、バンクB側の読み出しでは、オン状態
とされたクロックドインバータCINV2の出力が反転
バッファINV3からバンクBアドレスとして出力され
る。
レス又は内部アドレスを出力する場合、クロックドイン
バータCINV1はオフとされ、トランスファゲートT
G3がオンとされ、バンクB側に、外部アドレスのラッ
チアドレス又は内部アドレスを出力する場合、クロック
ドインバータCINV2はオフとされ、トランスファゲ
ートTG4がオンとされる。
ンdは、入力した外部アドレスのラッチアドレスと内部
アドレスをまとめたルートであり、書き込みや消去の時
に、バンクスイッチAとバンクスイッチBによって出力
の切り替えを行う。
それぞれ各バンクの各デコーダに供給され、書き込みや
消去と読み出しの同時実行機能として、各々のバンクで
別々の制御が可能となる。
アドレスを入力するトランスファゲートTG1の構成を
示す図である。ラッチ回路302は、入力と出力が接続
されたインバータINV6、INV7からなるフリップ
フロップとして構成されており、インバータINV7の
出力を入力とするインバータINV8を備え、内部アド
レスを入力とするトランスファゲートTG1には、消去
信号と消去信号をインバータINV9で反転した信号と
がNチャネルMOSトランジスタのゲートとPチャネル
MOSトランジスタのゲートにそれぞれ入力されてお
り、消去信号がハイレベルのときトランスファゲートT
G1はオンし、内部アドレスがラッチ回路302に供給
される。
アドレスラッチと消去の時の内部アドレスの切り替えを
行っており、書き込みのときには、バンクスイッチ(Ba
nkSwitch)が活性化され、すなわちNOR回路の出力は
Lowレベルとなり、トランスファゲートTG2がオフ
し、外部のアドレスをラッチ回路302でラッチしたラ
ッチアドレスがラインdに出力される。
バンクスイッチ(Bank Switch)はLowレ
ベルとなり、消去(Erase)フラグが活性化され
(Highレベル)、トランスファゲートTG2がオフ
し、トランスファゲートTG1がオンし、内部アドレス
をラッチ回路302でラッチしたアドレスがラインdに
出力される。
説明するためのタイミング図であり、バンクAを書き込
み(バンクスイッチAをLowレベル)、バンクBを読
み出し(バンクスイッチBをHighレベル)とした同
時実行動作が示されている。図3及び図5を参照して本
発明の一実施例における書き込みと読み出しの同時実行
の動作ついて説明する。なお、書き込みフラグは、各バ
ンク毎の書き込みを制御するための入力される信号であ
る。
活性状態(Highレベル)とされており、バンクスイ
ッチA、Bの反転信号を入力とするNOR回路の出力で
あるバンクスイッチ(Bank Switch)はHighレベル
となり、トランスファゲートTG2はオン状態とされ、
またトランスファゲートTG1はオフ状態とされ、初段
回路301からの外部アドレス入力がトランスファゲー
トTG2を介してラッチ回路302に入力されラッチさ
れる。
書き込みを行うバンクA側のバンクスイッチAを活性化
し(Lowレベルとする)、クロックドインバータCI
NV1がオフとされ、トランスファゲートTG3がオン
し、バンクAの出力として、ラッチ回路302でラッチ
したラッチアドレスがトランスファゲートTG3を介し
て反転バッファINV2から出力され、バンクBの出力
としては外部アドレスをそのまま出力する。
が活性化された時のラッチアドレス「YYY」が出力さ
れ、バンクBアドレスとしては外部アドレスと同じコー
ドが出力される。
出しの同時実行の動作を示すタイミング図である。消去
フラグの活性化により、消去を行うバンクA側のバンク
スイッチAを活性化し(Lowレベル)、トランスファ
ゲートTG2はオフし、オン状態のトランスファゲート
TG1を介してラッチ回路302に内部アドレスが入力
され、また、消去フラグの活性化により、バンクA側の
バンクスイッチAが活性化され(Lowレベルとな
る)、トランスファゲートTG3がオンして、ラッチ回
路302からの内部アドレスがトランスファゲートTG
3を介して反転バッファINV2に供給され、バンクA
の出力として内部アドレスが出力され、一方、バンクB
の出力としては、クロックドインバータCINV2を介
して外部アドレスがそのまま出力される。すなわち、バ
ンクAアドレスには、消去フラグの活性化時以降の、内
部アドレスである「ααα」、「βββ」が出力され、
バンクBアドレスには、外部アドレスと同じコードが出
力される。
る。図7は、本発明の第2の実施例の構成を示す図であ
る。図7において、図3と同一の要素には同一の参照符
号が付されている。図7を参照すると、本発明の第2の
実施例においては、クロクッドインバータCINV1、
CINV2の代わりに、CMOS型のトランスファゲー
トTG5、TG6を用いている。あるいはCMOS型の
トランスファゲートTG5、TG6の代わりに、Pチャ
ネルMOSトランジスタによるスイッチとしてもよい。
る。上記各実施例では、2バンクアドレスの同時実行制
御する構成において、外部アドレスのラッチと内部アド
レスの切り替え箇所を1個所にまとめることにより、出
力までの高速アクセスと回路規模の縮減を図るものであ
るが、バンク毎のアドレス同時実行制御を実現すること
によっても同様の効果を得ることができる。
す図である。図8を参照すると、外部アドレスを入力と
する初段回路301の出力は、バンクスイッチAでオン
オフ制御されるトランスファゲートTG2を介してラッ
チ回路302Aの入力端に接続されるとともに、バンク
スイッチBでオン・オフ制御されるトランスファゲート
TG3を介してラッチ回路302Bの入力端に接続さ
れ、内部アドレスは消去フラグでオン・オフ制御される
トランスファゲートTG1、TG4を介してラッチ回路
302A、302Bの入力端にそれぞれ接続されおり、
ラッチ回路302A、302Bの出力は、バッファBU
F1、BUF2を介してバンクAアドレス、バンクBア
ドレスとしてバンクA、Bのデコーダにそれぞれ供給さ
れる。本発明の第3の実施例においては、バンク毎に、
外部アドレスのラッチ部と内部アドレスのラッチ回路及
びその切り替え部を備えている。このため、2バンクに
別々のアドレスをラッチさせることができ、書き込みや
消去中の読み出しという動作が実現される。
に別々のアドレスをラッチさせたり、別々の内部アドレ
スを出力させることができるため、書き込みと消去の同
時実行も実現可能である。
下記記載の効果を奏する。
ッチアドレスと内部アドレスの3つのアドレス情報につ
いて、バンク毎に出力の切り分けを行う際に、ラッチア
ドレスと内部アドレスを1つのルートにまとめたことに
より、読み出しルートの負荷を軽減することができ、ア
ドレスの出力段までの回路の段数を縮減し、アクセスの
高速化を図ることができる、ということである。
部アドレスのラッチの切り替え部を各バンク毎に2個所
置くのではなく、2バンクに共通に配置することで、回
路規模を縮減することができる、ということである。
アドレスのラッチ部と内部アドレスのラッチ部及び切り
替え部をそれぞれ備えたことにより、バンク毎に別々の
アドレスをラッチさせることができ、このため、書き込
みや消去中の読み出し、及び書き込みと消去のバンク間
での同時実行を行うことができる、ということである。
ァの構成を示す図である。
の構成を示す図である。
路のラッチ回路周辺の構成を示す図である。
ミング図である。
ミング図である。
路の構成を示す図である。
ファ回路の構成を示す図である。
る。
ァゲート
Claims (5)
- 【請求項1】メモリセルアレイを複数のバンクで構成
し、前記複数のバンクのうち一のバンクで消去又は書き
込みが行われている時に、他のバンクからの読み出しを
可能とした電気的に書き込み及び消去可能な不揮発性半
導体記憶装置であって、 外部から入力されたアドレスが第1のバンクの読み出し
用のアドレス信号経路を介して入力される第1のスイッ
チと、 前記外部から入力されたアドレスが第2のバンクの読み
出し用のアドレス信号経路を介して入力される第2のス
イッチと、 前記外部から入力されたアドレスを書き込み用のアドレ
スとして、又は、内部アドレスを消去用のアドレスとし
て切替えて入力するラッチ回路と、を備え、 前記ラッチ回路から出力されたアドレスは、前記第1及
び第2のスイッチに供給され、 前記第1及び第2のスイッチは、バンク毎に、各バンク
の制御信号に基づき、該バンクが読み出し動作である
か、あるいは、書き込み又は消去動作のいずれであるか
に応じて、読み出し用のアドレスと、書き込み用のアド
レス又は消去用のアドレスのいずれかをバンクアドレス
として、該バンクのアドレスデコーダに出力するアドレ
スバッファ回路を備えたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項2】メモリセルアレイを2つのバンクで構成
し、これら2つのバンクのうち、一方のバンクで消去ま
たは書き込みが行われている時に、他のバンクからの読
み出しを可能とした電気的に書き込み及び消去可能な不
揮発性半導体記憶装置であって、 外部アドレス入力から各バンクに対応したバンクアドレ
ス出力までの経路として、前記外部アドレス入力を読み
出し用のアドレスとしてバンク毎にそれぞれ出力する第
1及び第2の信号経路と、 前記外部アドレス入力又は消去用の内部アドレスをラッ
チ回路でラッチしたラッチアドレスを1つにまとめた専
用の信号経路と、を備え、 バンクの書き込み又は消去時には、前記専用の信号経路
から出力が、前記第1の信号経路及び/又は前記第2の
信号経路の出力端から対応するバンクへのアドレスとし
て出力される、ことを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】メモリセルアレイを少なくとも第1及び第
2のバンクで構成し、前記第1及び第2のバンクのうち
一のバンクで消去又は書き込みが行われている時に、他
のバンクからの読み出しを可能とした電気的に書き込み
及び消去可能な不揮発性半導体記憶装置であって、 外部から入力されたアドレスは、第1のバンクスイッチ
信号に基づき、前記第1のバンクの読み出し時にオンと
され、前記第1のバンクの書き込み又は消去時にオフに
設定される第1のスイッチを介して、第1のバッファ回
路の入力端に接続されるとともに、第2のバンクスイッ
チ信号に基づき、前記第2のバンクの読み出し時にオン
とされ、前記第2のバンクの書き込み又は消去時にオフ
に設定される第2のスイッチを介して第2のバッファ回
路の入力端に接続され、さらに、 前記外部から入力されたアドレスは、前記第1及び第2
のバンクスイッチ信号に基づき、前記第1及び第2のバ
ンクがともに読み出し時にオン状態とされる第3のスイ
ッチを介してラッチ回路の入力端に接続され、 内部アドレスが、消去制御信号に基づき、バンクの消去
動作時にオンとされる第4のスイッチを介して前記ラッ
チ回路の入力端に接続され、 前記ラッチ回路の出力端は、前記第1のバンクスイッチ
信号に基づき、前記第1のバンクの書き込み又は消去時
にオンに設定される第5のスイッチを介して前記第1の
バッファ回路の入力端に接続されるとともに、前記第2
のバンクスイッチ信号に基づき、前記第2のバンクの書
き込み又は消去時にオンに設定される第6のスイッチを
介して前記第2のバッファ回路の入力端に接続され、 前記第1及び第2のバッファ回路から、前記第1及び第
2のバンクのアドレスデコーダに対してバンクアドレス
をそれぞれ出力する構成とされてなるアドレスバッファ
回路を備えたことを特徴とする、不揮発性半導体記憶装
置。 - 【請求項4】前記第1及び第2のスイッチがクロックド
インバータよりなる、ことを特徴とする、請求項3記載
の不揮発性半導体記憶装置。 - 【請求項5】前記第1乃至第6のスイッチがトランスフ
ァゲートよりなる、ことを特徴とする、請求項3記載の
不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23356799A JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
US09/640,821 US6266293B1 (en) | 1999-08-20 | 2000-08-17 | Semiconductor memory device |
KR10-2000-0047722A KR100371796B1 (ko) | 1999-08-20 | 2000-08-18 | 반도체 기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23356799A JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001060397A JP2001060397A (ja) | 2001-03-06 |
JP3530425B2 true JP3530425B2 (ja) | 2004-05-24 |
Family
ID=16957106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23356799A Expired - Fee Related JP3530425B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6266293B1 (ja) |
JP (1) | JP3530425B2 (ja) |
KR (1) | KR100371796B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19929172B4 (de) * | 1999-06-25 | 2006-12-28 | Infineon Technologies Ag | Integrierter Speicher |
JP3827540B2 (ja) * | 2001-06-28 | 2006-09-27 | シャープ株式会社 | 不揮発性半導体記憶装置および情報機器 |
JP2003263892A (ja) | 2002-03-11 | 2003-09-19 | Toshiba Corp | 半導体記憶装置 |
JP3866635B2 (ja) | 2002-08-26 | 2007-01-10 | 株式会社東芝 | メモリカード及び記憶領域切り替え方法 |
US6965527B2 (en) * | 2002-11-27 | 2005-11-15 | Matrix Semiconductor, Inc | Multibank memory on a die |
JP2009158015A (ja) | 2007-12-26 | 2009-07-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3143161B2 (ja) | 1991-08-29 | 2001-03-07 | 三菱電機株式会社 | 不揮発性半導体メモリ |
KR960006272B1 (ko) | 1992-09-04 | 1996-05-13 | 삼성전자주식회사 | 반도체 메모리장치의 플레시라이트 회로 |
US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
JP2970434B2 (ja) * | 1994-10-31 | 1999-11-02 | 日本電気株式会社 | 同期型半導体記憶装置およびセンス制御方法 |
JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
US5732017A (en) * | 1997-03-31 | 1998-03-24 | Atmel Corporation | Combined program and data nonvolatile memory with concurrent program-read/data write capability |
JPH10326493A (ja) | 1997-05-23 | 1998-12-08 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
JP3570879B2 (ja) | 1997-07-09 | 2004-09-29 | 富士通株式会社 | 不揮発性半導体記憶装置 |
KR100254565B1 (ko) | 1997-08-28 | 2000-05-01 | 윤종용 | 분할된 워드 라인 구조를 갖는 플래시 메모리 장치의 행 디코더회로 |
JPH11149770A (ja) * | 1997-11-14 | 1999-06-02 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1999
- 1999-08-20 JP JP23356799A patent/JP3530425B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-17 US US09/640,821 patent/US6266293B1/en not_active Expired - Fee Related
- 2000-08-18 KR KR10-2000-0047722A patent/KR100371796B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2001060397A (ja) | 2001-03-06 |
KR20010021345A (ko) | 2001-03-15 |
KR100371796B1 (ko) | 2003-02-11 |
US6266293B1 (en) | 2001-07-24 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
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Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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