KR20010021345A - 반도체 기억장치 - Google Patents

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KR20010021345A
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카네코 히사시
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 다수의 뱅크(bank)에 배열된 메모리 셀 어레이를 포함하는 반도체 기억장치에 관한 것으로서, 본 발명에 따른 반도체 기억장치는 각각의 다수의 뱅크(101A, 102B)와 각각 결합된 다수의 어드레스 레코더(102A , 102B)(a)와, 어드레스 신호를 입력 신호로 수신하고 각각의 어드레스 레코더에 뱅크 어드레스를 전송하는 적어도 하나의 어드레스 버퍼회로(100)를 포함하는 것을 특징으로 하는 것으로서, 상기 어드레스 버퍼회로는 각각의 뱅크(101A, 101B)에 의해 실행될 데이터 판독동작, 데이터 기록동작, 또는 데이터 소거동작에 따라 데이터 판독용의 제1의 어드레스 신호, 데이터 기록용의 제2의 어드레스 신호, 또는 데이터 소거용의 제3의 신호를 각각의 뱅크(101A, 101B)에 전송한다.

Description

반도체 기억장치{Semiconductor memory device}
본 발명은 반도체 기억장치에 관한 것으로서, 보다 상세하게는 다수의 뱅크에 배열된 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
플러시 메모리는 전기적으로 소거 가능하고 프로그램이 가능한 판독 전용 메모리(EEPROM) 중의 하나이고, 섹터 또는 블록의 단위로 저장된 데이터를 소거할 수 있다. 상기와 같은 플러시 메모리의 메모릴 셀 어레이에서, 각각의 메모리 셀 트랜지스터는 플로팅 게이트(일명 부동 게이트라고도 한다), X 디코더로부터 연장되는 워드선에 전기적으로 접속된 제어 게이트, 비트선에 전기적으로 접속되고 또한 Y 디코더에 의해 온 또는 오프되는 Y 스위치를 통해 데이터 판독 및 기록 회로에 전기적으로 접속되는 드레인, 및 동일한 섹터에서 다른 메모리 셀의 소스에 전기적으로 접속되고 또한 소스선 또는 소스 디코터 회로라고 불리우는 소스선 제어회로에 전기적으로 접속소스를 구비하도록 설계된다.
프로그램된 소정의 고 전압(Vpp)이 메모리 셀 트랜지스터의 제어 게이트에 인가되는 경우, 약 5V의 전압이 드레인에 인가되고, 소스는 접지되고, 그에 따라 플로팅 게이트에 전자를 도입(introduce)시킨다.
데이터가 소거되는 경우, 드레인은 오픈되고, 제어 게이트는 접지되고, 전압(Vpp)은 소스에 인가되고, 그에 따라 전자를 플로팅 게이트로부터 전자를 인출(draw)한다.
데이터가 판독되는 경우, X 디코터에 의해 선택된 워드선과 Y 디코더에 의해 선택된 Y 스위치에 전기적으로 접속된 비트선의 교차점에 위치한 메모리 셀은 액세스(acess)된다. 임계전압에 따라 비트선을 따라 흐르는 전류는 데이터 판독회로를 통해 판독된다.
도 1은 종래의 플러시 메모리의 블록도이다. 도시된 플러시 메모리는 초단 회로(301), 제1 및 제2 전송게이트(TG1, TG2), 제1 및 제2의 인버터(INV1, INV2) 및 반전버퍼(INV3)로 이루어진 래치회로(302)로 구성된다.
도시된 종래의 플러시 메모리에서, 메모리 셀 어레이는 단 하나의 뱅크에 배열되도록 통상 설계된다. 그러므로, 어드레스 신호를 X 디코더 회로, Y 디코더 회로 및 소스선 제어회로에 전송하도록 설계된 어드레스 버퍼는 외부 어드레스를 수신하고 수신된 외부 어드레스를 디코더에 그대로 출력한다.
특히, 외부 어드레스 신호는 이하와 같이 어드레스 디코더(도시되지 않음)에 전송된다.
먼저, 외부 어드레스 신호는 초단회로(301)에 입력되고, 그 후, 래치 제어신호에 따라 온 또는 오프되는 제2의 전송 게이트(TG2)를 통해 래치회로(302)에 입력된다. 내부 어드레스는 데이터 소거 플래그(flag)가 활성화 되는 경우에 온으로 변하는 제1의 전송 게이트(TG1)을 통해 래치회로(302)에 입력된다. 상기 래치회로(302)는 어드레스 버퍼 출력신호를 반전버퍼(INV3)를 통해 어드레스 디코더에 전송한다.
상기 래치회로(302)는 제1 및 제2 인버터(INV1, INV2)로 구성되어 있다. 상기 제1의 인버터(INV1)의 출력단은 제2의 인버터(INV2)의 입력단에 전기적으로 접속되고, 제2의 인버터(INV2)의 출력단은 제1의 인버터(INV1)의 입력단에 전기적으로 접속된다. 상기 제1의 인버터(INV1)는 래치 제어신호에 따라 온 또는 오프로 변하는 클록 인버터로 구성되어 있다.
스탠바이 제어신호가 초단 회로(301)에서 활성화 되면, 전류는 외부 어드레스의 레벨에 관계없이 초단 회로(301)를 통해 흐르는 것이 허용되지 않는다.
데이터가 플러시 메모리 속으로 기록되거나 플러시 메모리로부터 판독되는 경우에, 래치 제어신호는 활성화 되고, 상기 래치회로(302)는 외부 어드레스 입력을 래치(latch)시키고 디코더 회로(도시되지 않음)에 어드레스 신호를 전송한다.
데이터는 칩에서 자동적으로 소거되다. 특히, 칩에서 생성된 내부 어드레스는 데어터 소거 플래그가 활성화 되는 경우에 온으로 변하는 전송게이트(TG1)를 통해 래치회로(302)에 입력된다. 그 결과, 데이터는 각각의 섹터에서 소거된다.
전술한 구성으로 된 어드레스 버퍼를 포함하는 플러시 메모리는 데이터를 판독하지 못하지만 플러시 메모리는 데리터를 메모리 셀에 기록하거나 메모리 셀로부터 소거한다.
최근에, 다수의 뱅크에 배열된 메모리 셀을 포함하는 반도체 기억장치가 제안되고 있다. 그러나, 상기와 같은 반도체 기억장치는 각각의 뱅크에서 어드레스 제어를 실행하는데 필요한 문제점이 수반되어, 반도체 기억장치에 대해 크기가 증가되는 것이 회피될 수 없다.
만일, 플러시 메모리가 메모리 셀이 다수의 뱅크에 배열되는 구성을 갖도록 설계된다면, 플러시 메모리는 전술한 바와 같은 동일한 문제점을 수반될 것이다.
예컨대, 일본국 특개평제11-86576호 공보에는 두개의 뱅크로 구분된 메모리 셀 어레이 및 각각의 메모리 셀 블록과 결합된 데이터 판독회로를 포함하는 플러시 메모리 메모리가 제시되어 있다. 데이터가 메모리 셀 블록의 하나에서 소거되거나 메모리 셀 블록의 하나에 기록되는 경우에도, 데이터는 다른 메모리 셀 블록에서 판독되거나 다른 메모리 셀에 기록될 수 있다. 즉, 제안된 플러시 메모리는 이중으로 동작하는 기능이 있다.
이중으로 동작하는 기능이 없는 플러시 메모리와 비교하면, 이중 동작의 기능이 있는 상기에 제안된 플러시 메모리는 각각의 메모리 셀 블록과 결합된 제1 및 제2의 데이터 판독회로와, 어드레스 판정용 회로와, 상기 제1 및 제2의 데이터 판독회로로부터 출력을 수신하여 출력 버퍼회로에 출력을 전송하는 제1의 멀티플렉서와, 상기 제1 및 제2의 데이터 판독회로로부터 출력을 수신하여 상기 메모리에 기록되거나 상기 메모리로부터 소거될 데이터 판정용의 회로에 출력을 전송하는 제2의 멀티플렉서를 더 포함하고 있다.
상기에 제안된 플러시 메모리는 회로를 복잡하게 하지 않으며 칩의 면적을 증대시키지 않고서도 각각의 메모리 셀 블록에서의 비트 배열을 변화시킬수 있다.
종래의 플러시 기억장치에서의 전술한 문제점을 고려하여, 본 발명은 종래의 것보다 장치가 보다 소형으로 제조될 수 있는 다수의 뱅크에 배열된 메모리 셀을 포함하는 반도체 기억장치를 제공함을 그 목적으로 하고 있다.
본 발명은 다수의 뱅크에 배열된 메모리 셀 어레이를 포함하는 반도체 기억장치에 관한 것으로서, 본 발명에 따른 반도체 기억장치는 각각의 다수의 뱅크와 각각 결합된 다수의 어드레스 레코더와, 어드레스 신호를 입력 신호로 수신하고 각각의 어드레스 레코더에 뱅크 어드레스를 전송하는 적어도 하나의 어드레스 버퍼회로를 포함하는 것을 특징으로 하는 것으로서, 상기 어드레스 버퍼회로는 각각의 뱅크에 의해 실행될 데이터 판독동작, 데이터 기록동작, 또는 데이터 소거동작에 따라 데이터 판독용의 제1의 어드레스 신호, 데이터 기록용의 제2의 어드레스 신호, 또는 데이터 소거용의 제3의 신호를 각각의 뱅크에 전송한다.
전술한 본 발명에 의해 달성되는 장점은 이하에서 기술될 것이다.
제1의 장점은 데이터 판독 루트에 영향을 끼치는 로드, 어드레스를 출력하기 위한 초단 내지 최종단 사이의 단계의 수를 감소시킬 수가 있고, 그에 따라, 외부 어드레스, 래치 어드레스, 및 내부 어드레스의 3개의 어드레스에 대해, 출력이 각각의 뱅크로 전환되는 경우에 래치 및 내부 어드레스가 동일한 루트를 통해 전송되므로 액세스 속도를 향상시킬 수 있다는 점이다.
제2의 장점으로는 내부 및 외부 어드레스를 래치하는 래치회로가 두개의 뱅크에 대해 공통으로 배열되어 반도체 기억장치에서의 크기의 소형화를 보장할 수 있다는 점이다.
제3의 장점은 외부어드레스를 래치하는 래치회로와 내부 어드레스를 래치하는 래치회로 사이의 전환용 스위치가 각각의 뱅크에 대해 배열되므로, 각각의 뱅크에서의 어드레스를 별도로 래치하는 것이 가능하다는 점이다. 그 결과, 뱅크의 하나에 데이터를 기록하거나 뱅크의 하나에서 데이터를 소거하고, 다른 뱅크에 테이터를 기록하거나 다른 뱅크에 데이터를 소거하는 것을 동시에 할 수 있다는 점이다.
도 1은 종래의 플러시 메모리의 블록도.
도 2는 본 발명의 제1의 실시예에 따른 플러시 메모리의 블록도.
도 3은 도 2의 플러시 메모리의 일부인 어드레스 버퍼회로의 블록도.
도 4는 어드레스 버퍼회로의 일 예에 관한 블록도.
도 5a는 클록 인버터의 일 예에 관한 블록도.
도 5b는 클록 인버터의 다른 예에 관한 블록도.
도 6은 도 4의 어드레스 버퍼회로의 부분 블록도.
도 7은 도 4의 어드레스 버퍼회로의 동작에 관한 타이밍 챠트.
도 8은 도 4의 어드레스 버퍼회로의 동작에 관한 다른 타이밍 챠트.
도 9는 어드레스 버퍼회로의 다른 예에 관한 블록도.
도 10은 어드레스 버퍼회로의 또 다른 예에 관한 블록도.
도 2는 본 발명의 제1의 실시예에 다른 플러시 메모리를 도시하고 있다.
플러시 메모리는 두개의 뱅크에 배열된 메모리 셀로 구성된 메모리 셀 어레이 및 어드레스 버퍼회로를 포함하도록 구성된다. 플러시 메모리에서, 데이터가 뱅크의 하나에 기록되거나 뱅크의 하나에서 소거되는 경우에, 데이터는 다른 뱅크로부터 판독될 수 있다. 어드레스 버퍼회로는 외부 어드레스가 데이터 판독용의 각각의 뱅크에 전송되는 패스가 되며 데이터 판독용의 각각의 뱅크로부터 출력되는 패스가 되는 제1 및 제2의 신호패스와, 데이터 기록용의 래치 어드레스와 데이터 소거용의 내부 어드레스가 전송되는 패스가 되는 제3의 신호패스를 포함한다.
특히, 도 2에서, 제1의 실시예에 따른 플러시 메모리는 제1 및 제2의 뱅크(A 및 B)에 배열된 메모리 셀(101A, 101B)과, 상기 메모리 셀(101A, 101B)과 각각 결합된 제1 및 제2의 뱅크 디코더(102A, 102B)와 상기 메모리 셀(101A, 101B)로부터 판독된 데이터의 하나를 선택하는 스위치(103)와, 제1의 뱅크 어드레스를 제1의 뱅크 디코더(102A)에 전송하고 제2의 뱅크 어드레스를 제2의 뱅크 디코더(102B)에 전송하는 어드레스 버퍼회로(100)로 구성되어 있다.
상기 메모리 셀(101A, 101B)의 하나는 어드레스 신호에 따라 제1 및 제2의 디코더(102A, 102B)에 의해 선택된다. 메모리 셀(101A, 101B)로부터 판독된 데이터는 제1 및 제2의 뱅크(A, B)의 하나가 선택되는 수단이 되는 뱅크 스위치 신호에 따라 스위치(103)를 통해 출력된다.
표 1에 도시된 바와 같이, 데이터 판독, 데이터 기록, 데이터 소거에 대해, 제1 및 제2의 뱅크(A, B)에 의해 동시에 실행되는 동작의 조합이 존재한다.
표 1
제1의 뱅크(A) 제2의 뱅크(B)
1 데이터 판독 데이터 기록
2 데이터 판독 데이터 소거
3 데이터 기록 데이터 판독
4 데이터 소거 데이터 판독
5 데이터 소거 데이터 소거
어드레스 버퍼회로(100)는 어드레스 신호(A0 내지 An)와 뱅크 스위치 신호 양쪽을 수신하여 상기 뱅크 스위치 신호에 따라 상기 제1 및 제2의 디코더(102A, 102B)에 제1 및 제2의 뱅크 어드레스를 전송한다.
어드레스 버퍼회로(100)로부터 전송된 상기 제1 및 제2의 뱅크 어드레스는 표 1에 도시된 제1 및 제2의 뱅크(A, B)에 의해 동시에 실행될 동작의 조합에 따라 3개의 어드레스 즉, 외부 어드레스, 래치 어드레스 및 내부 어드레스 중의 하나를 포함한다. 여기서, 외부 어드레스는 데이터 판독에 대응하고, 래치 어드레스는 데이터 기록에 대응하고, 내부 어드레스는 데이터 소거에 대응한다.
제1 및 제2의 뱅크(A, B)에 의해 동시에 실행될 동작의 조합과 3개의 어드레스 사이의 관계는 표 2에 도시되어 있다.
표 2
제1의 뱅크(A)의 어드레스 제2의 뱅크(B)의 어드레스
1 외부 어드레스 래치 어드레스
2 외부 어드레스 내부 어드레스
3 래치 어드레스 외부 어드레스
4 내부 어드레스 외부 어드레스
5 내부 어드레스 내부 어드레스
도 3은 어드레스 버퍼회로(100)의 예를 도시하고 있다.
도시된 어드레스 버퍼회로(100)는 제1의 뱅크(A)로부터 데이터가 판독되는 패스인 제1의 어드레스 신호패스(111A)를 통해 외부 어드레스를 수신하는 제1의 스위치(111)와, 제2의 뱅크(B)로부터 데이터가 판독되는 패스인 제2의 어드레스 신호패스(111B)를 통해 외부 어드레스를 수신하는 제2의 스위치(112)와, 외부 어드레스를 데이터 기록용의 어드레스로 또는 내부 어드레스를 데이터 소거용의 어드레스로 교호하여 수신하는 래치회로(110)로 구성되어 있다.
상기 래치회로(100)는 출력신호를 제1 및 제2의 스위치(111, 112)에 전송한다. 상기 제1 및 제2의 스위치(111, 112)는 뱅크 스위치(도시되지 않음)로부터 뱅크 스위치 신호를 수신한다.
상기 제1 및 제2의 스위치(111, 112) 각각은 각각의 상기 뱅크(A, B)가 데이터 판독동작 상태, 데이터 기록동작 상태, 또는 데이터 소거동작 상태에 있는가에 따른 뱅크 스위치 신호에 따라 결합된 어드레스 디코더에 제1 및 제2의 뱅크 어드레스를 전송한다. 여기서, 제 1 및 제2의 뱅크 어드레스 각각은 데이터 판독용의 어드레스, 데이터 기록용의 어드레스, 데이터 소거용의 어드레스로 구성된다.
외부 어드레스는 제1 및 제2의 어드레스 신호패스(111A, 111B) 양자를 통하여 제1 및 제2의 스위치(111, 112) 양자의 입력단의 하나 및 래치회로(110)에 입력된다.
상기 래치회로(110)는 제1 및 제2의 어드레스 신호패스(111A, 111B)와 별도로 형성된 제3의 어드레스 신호패스(111C)를 통해 외부 어드레스 뿐만 아니라 내부 어드레스를 수신하여, 제1 및 제2의 스위치(111, 112)의 양자의 다른 입력단에 래치된 외부 어드레스 및 내부 어드레스의 하나를 출력한다.
제1 및 제2의 스위치(111, 112) 각각은 입력단의 하나를 통해 입력된 외부 어드레스, 및 다른 입력단을 통해 입력된 래치된 외부 어드레스 또는 내부 어드레스의 하나를 선택하여, 선택된 어드레스를 제1 및 제2의 뱅크 어드레스로서 전송한다.
여기서, 내부 어드레스는 예컨대, 칩 내의 카운터에 의해 발생된 어드레스 신호로서, 외부 단말로부터 입력된 외부 어드레스와 다르다.
설명된 바와 같이, 제1의 실시예에 따르면, 어드레스 버퍼회로(100)는 외부 어드레스를 래치함으로써 얻어진 래치 어드레스 및 내부 어드레스의 하나를 선택하는 단 하나의 래치회로(100)를 포함하도록 설계된다. 또한, 래치회로(100)는 제1 및 제2의 어드레스 신호 패스(111A, 111B)와 별도로 형성된 제3의 어드레스 신호 패스(111C)를 통하여 외부 및 내부 어드레스를 수신한다.
그 결과, 제1의 실시예에 따른 플러시 메모리는 종래의 것에 비해 보다 소형으로 형성될수 있고, 단순한 구조로 된 어드레스 버퍼회로(100)에 의해 제1 및 제2의 뱅크(A, B)를 전환시킬 수 있다. 또한, 어드레스 버퍼회로(100)는 제1 및 제2의 뱅크 어드레스를 제1 및 제2의 뱅크(A, B)에 전송하므로, 메모리 셀은 보다 고속으로 액세스 될 수 있다.
도 3에서, 데이터가 제1의 뱅크(A)로부터 판독되며 데이터가 제2의 뱅크(B)에 기록되는 경우에, 제1의 스위치(111)는 뱅크 스위치 신호에 따라 외부 어드레스를 제1의 뱅크 어드레스로서 전송하며 제2의 스위치(112)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 래치 어드레스를 뱅크 스위치 신호에 따라 제2의 뱅크 어드레스로서 전송한다.
데이터가 제1의 뱅크(A)로부터 판독되며 데이터가 제2의 뱅크(B)로부터 소거되는 경우에, 제1의 스위치(111)는 뱅크 스위치 신호에 따라 외부 어드레스를 제1의 뱅크 어드레스로서 전송하며 제2의 스위치(112)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 내부 어드레스를 뱅크 스위치 신호에 따라 제2의 뱅크 어드레스로서 전송한다.
데이터가 제1의 뱅크(A)에 기록되며 데이터가 제2의 뱅크(B)로부터 판독되는 경우에, 제1의 스위치(111)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 래치 어드레스를 뱅크 스위치 신호에 따라 제1의 뱅크 어드레스로서 전송하며 제2의 스위치(112)는 뱅크 스위치 신호에 따라 외부 어드레스를 제2의 뱅크 어드레스로서 전송한다.
데이터가 제1의 뱅크(A)로부터 소거되며 데이터가 제2의 뱅크(B)로부터 판독되는 경우에, 제1의 스위치(111)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 내부 어드레스를 뱅크 스위치 신호에 따라 제1의 뱅크 어드레스로서 전송하며 제2의 스위치(112)는 뱅크 스위치 신호에 따라 외부 어드레스를 제2의 뱅크 어드레스로서 전송한다.
데이터가 제1의 뱅크(A)로부터 소거되며 데이터가 제2의 뱅크(B)로부터 소거되는 경우에, 제1의 스위치(111)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 내부 어드레스를 뱅크 스위치 신호에 따라 제1의 뱅크 어드레스로서 전송하며 제2의 스위치(112)는 래치 어드레스 및 내부 어드레스의 하나를 선택하는 래치회로(100)로부터 전송된 외부 어드레스를 뱅크 스위치 신호에 따라 제2의 뱅크 어드레스로서 전송한다.
도 4는 뱅크 어드레스를 제1 및 제2의 뱅크(A, B)에 선택적으로 전송하는 어드레스 버퍼회로의 일 예를 도시하는 블록도이다. 도 4에 도시된 어드레스 버퍼회로는 도 2에 도시된 어드레스 신호(A0 내지 An)를 수신하는 어드레스 버퍼회로(100)의 하나에 대응한다.
도 4에 도시된 바와 같이, 어드레스 버퍼회로는 초단회로(401), 래치회로(402), 제1의 전송 게이트(TG1), 제2의 전송 게이트(TG2), 제3의 전송 게이트(TG3), 제4의 전송 게이트(TG4), 제1의 인버터(INV1), 제2의 인버터(INV2), 제3의 인버터(INV3), 제4의 인버터(INV4), 제5의 인버터(INV5), 제1의 클록 인버터(CINV1), 제2의 클록 인버터(CINV2), 및 NOR 회로(403)로 구성되어 있다.
초단회로(401)는 외부 어드레스 신호와 스탠바이 모드에서 초단회로(401)로 부터 흐르는전류를 억제하는 신호인 스탠바이 제어신호의 양쪽을 수신한다. 스탠바이 제어신호가 활성화 되면, 초단회로(401)는 외부 어드레스의 입력 레벨에 관계없이 전류가 흐르지 못하게 한다.
초단회로(401)로부터 전송된 출력 신호는 제1의 뱅크(A), 제2의 뱅크(B) 및 래치회로(402)로 향하는 3점으로 분기된다.특히, 초단회로(401)로부터 전송된 출력신호는 제1의 클록 인버터(CINV1)를 통해 제2의 인버터(INV2)의 입력단에 입력되고, 제1의 인버터(INV1) 및 제2의 전송 게이트(TG2)를 통해 래치회로(402)의 입력단에 입력되고, 제2의 클록 인버터(CINV2)를 통해 제3의 인버터(INV3)의 입력단에 또한 입력된다.
도 5의 a는 클록 인버터의 일 예에 관한 블럭도이다. 설명된 바와 같이, 클록 인버터는 고 레벨의 전원(VDD)과 저 레벨의 전원(VSS) 사이에서 직렬로 전기적으로 모두 접속된 제1의 P채널 MOS 트랜지스터(PM1), 제2의 P채널 MOS 트랜지스터(PM2), 제1의 N채널 MOS 트랜지스터(NM1), 제2의 N채널 MOS 트랜지스터(NM2)로 구성되어 있다. 제2의 P채널 MOS 트랜지스터(PM2) 및 제1의 N채널 MOS 트랜지스터(NM1)는 입력단(501)에 공통으로 접속된 게이트와, 출력단(502)에 공통으로 접속된 드레인을 구비하고 있다. 제2의 P채널 MOS 트랜지스터(PM2) 및 제1의 N채널 MOS 트랜지스터(NM1)는 서로 협동하여 CMOS 인버터를 규정한다.
제어신호(Φ1)는 제1의 P채널 MOS 트랜지스터(PM1)의 게이트에 입력되고, 제어신호(Φ2)는 제2의 N채널 MOS 트랜지스터(NM2)의 게이트에 입력된다. 제어신호(Φ1Φ2)는 서로 상보적이다. 클록 인버터는 제어신호(Φ1)가 저 레벨인 경우에 온으로 변하고, 제어신호(Φ1)가 고 레벨인 경우에 오프로 변한다.
도 4에서, 제1의 P채널 MOS 트랜지스터(PM1)의 게이트로 입력된 제어신호(Φ1)만이 도 5의 B에서 도시된 바와 같은 설명 방식에 따라 도시되어 있고, 제2의 N채널 MOS 트랜지스터(NM2)의 게이트에 입력되는 상보 제어신호(complementary control signal)(Φ2)는 도시되어 있지 않다.
도 4에서, 제4의 인버터(INV4)에 의해 반전된 제1의 뱅크 스위치 신호는 제1의 클록 인버터(CINV1)에서 제1의 P채널 MOS 트랜지스터(PM1)의 게이트로 입력되고, 반전된 제1의 뱅크 스위치 신호와 상보적인 신호는 제2의 N채널 MOS 트랜지스터(NM2)의 게이트로 입력된다. 여기서, 제1의 뱅크 스위치 신호 및 상기 제1의 뱅크 스위치 신호와 상보적인 신호는 동일한 논리값을 갖는다.
제1의 클록 인버터(CINV1)는 데이터가 제1의 뱅크(A)로부터 판독되는 경우 또는 제1의 뱅크 스위치가 비 활성화되는 경우, 즉 고 레벨에 있는 경우에, 온으로 변하고 제1의 뱅크 스위치가 활성화 되는 경우, 즉 저 레벨에 있는 경우에 오프로 변한다.
제5의 인버터(INV5)에 의해 반전된 제2의 뱅크 스위치 신호는 제2의 클록 인버터(CINV2)에서 제1의 P채널 MOS 트랜지스터(PM1)의 게이트로 입력되고, 반전된 제2의 뱅크 스위치 신호와 상보적인 신호는 제2의 N채널 MOS 트랜지스터(NM2)의 게이트로 입력된다. 여기서, 제2의 뱅크 스위치 신호 및 제2의 뱅크 스위치 신호와 상보적인 신호는 동일한 논리값을 갖는다.
제2의 클록 인버터(CINV2)는 데이터가 제2의 뱅크(B)로부터 판독되는 경우 또는 제2의 뱅크 스위치가 비 활성화되는 경우, 즉 고 레벨에 있는 경우에, 온으로 변하고, 제2의 뱅크 스위치가 활성화 되는 경우, 즉 저 레벨에 있는 경우에 오프로 변한다.
제2의 전송 게이트(TG2)는 서로 전기적으로 병렬로 접속된 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터로 구성된다.
NOR 회로(403)는 제4의 인버터(INV4)에 의해 반전된 제1의 뱅크 스위치 신호와, 제5의 인버터(INV5)에 의해 반전된 제2 뱅크 스위치 신호 양쪽을 수신하여, 상기 신호의 NOR를 제2의 전송 게이트(TG2)에서 N채널 MOS 트랜지스터의 게이트에 전송한다. NOR 회로(403)로부터 전송된 출력을 반전함으로써 얻어진 신호는 제2의 전송 게이트(TG2)에서 P채널 MOS 트랜지스터의 게이트에 입력된다.
NOR 회로(403)로부터 전송된 출력신호는 고 레벨이고, 제2의 전송 게이트(TG2)는 제1 및 제2의 뱅크 스위치 신호 양쪽이 비 활성화 되는 경우, 즉 고 레벨에 있는 경우 또는 데이터가 제1 및 제2의 뱅크로부터 판독되는 경우에 온으로 변한다. 제2의 전송 게이트(TG2)는 제1 및 제2의 뱅크 스위치 신호 양쪽이 비 활성화되는 경우를 제외하고는 오프로 변한다.
제2 및 제3의 인버터(INV2, INV3)는 제1 및 제2의 뱅크 어드레스를 제1 및 제2의 뱅크 디코더(102A, 102B)(도 2 참조)에 전송한다.
래치회로(402)는 제3 및 제4의 전송 게이트(TG3, TG4) 각각을 통해 제2 및 제3의 인버터(INV2, INV3)의 입력단에 출력신호를 전송한다.
제4의 인버터(INV4)에 의해 제1의 뱅크 스위치 신호를 반전함으로써 얻어진 제1의 신호는 제4의 전송 게이트(TG4)에서 N채널 MOS 트랜지스터의 게이트로 입력되고, 제1의 신호를 반전함으로써 얻어진 제2의 신호는 제3의 전송 게이트(TG3)에서 P채널 MOS 트랜지스터의 게이트로 입력된다. 제3의 전송 게이트(TG3)는 제1의 뱅크 스위치 신호가 활성화 되는 경우에, 즉, 저 레벨인 경우에 온으로 변한다.
제5의 인버터(INV4)에 의해 제2의 뱅크 스위치 신호를 반전함으로써 얻어진 제3의 신호는 제4의 전송 게이트(TG4)에서 N채널 MOS 트랜지스터의 게이트로 입력되고, 제3의 신호를 반전함으로써 얻어진 제4의 신호는 제4의 전송 게이트(TG4)에서 P채널 MOS 트랜지스터의 게이트로 입력된다. 제4의 전송 게이트(TG4)는 제2의 뱅크 스위치 신호가 활성화 되는 경우에, 즉, 저 레벨인 경우에 온으로 변한다.
내부 어드레스 신호는 제1의 전송 게이트(TG1)를 통해 래치회로(402)의 입력단에 입력된다.
데이터 소거 신호는 제1의 전송 게이트(TG1)의 N채널 MOS 트랜지스터의 게이트로 입력되고, 데이터 소거 신호와 상보적인 신호는 제1의 전송 게이트(TG1)의 P채널 MOS 트랜지스터의 게이트로 입력된다. 데이터 소거신호가 활성화 되는 경우, 즉, 고 레벨인 경우에, 제1의 전송 게이트(TG1)는 온으로 변한다.
도 4에서, 제1 내지 제4의 전송 게이트(TG1 내지 TG4)에서 N채널 MOS 트랜지스터의 게이트로 입력되는 신호만이 도시되어 있고, 제1 내지 제4의 전송 게이트(TG1 내지 TG4)에서 P채널 MOS 트랜지스터의 게이트로 입력되는 제어신호를 반전함으로써 얻어진 상보적인 신호는 도시되어 있지 않다.
데이터가 제1의 뱅크로부터 판독되는 경우에, 온으로 변하는 제1의 클록 인버터(CINV1)로부터 전송된 출력은 제1의 뱅크 어드레스로서 제2의 인버터(INV2)로부터 출력된다. 반면에, 데이터가 제2의 뱅크로부터 판독되는 경우에, 온으로 변하는 제2의 클록 인버터(CINV2)로부터 전송된 출력은 제2의 뱅크 어드레스로서 제3의 인버터(INV3)로부터 출력된다.
래치된 외부 어드레스 또는 내부 어드레스가 제1의 뱅크에 입력되는 경우에, 제1의 클록 인버터(CINV1)는 오프로 변하고, 제3의 전송 게이트(TG3)는 온으로 변한다. 래치된 외부 어드레스 또는 내부 어드레스가 제1의 뱅크에 입력되는 경우에, 제2의 클록 인버터(CINV2)는 오프로 변하고, 제4의 전송 게이트(TG4)는 온으로 변한다.
외부 어드레스, 래치 어드레스 및 내부 어드레스 전부는 래치회로(402)의 출력노드인 라인(D)을 통과한다. 데이터가 플러시 메모리에 기록되거나 플러시 메모리로부터 소거되는 경우에, 그와 같이 하는 출력신호는 제1 및 제2의 뱅크 스위치 신호에 따라 노드(D)에서 제3 또는 제4의 전송 게이트(TG3 또는 TG4)로 향한다.
제1 및 제2의 뱅크 어드레스는 제1 및 제2의 뱅크 디코더(102A, 102B)에 각각 전송된다. 따라서, 제1 및 제2의 뱅크를 독립적으로 제어하는 것이 가능하여, 제1 및 제2의 뱅크 어드레스에 따라 데이터 기록, 데이터 판독의 동작을 동시에 실행할 수 있다.
도 6은 내부 어드레스가 입력되는 제1의 전송 게이트(TG1) 및 래치회로(402)의 블록도이다.
래치회로(402)는 제6의 인버터(INV6), 제7의 인버터(INV7), 제8의 인버터(INV8)로 구성되어 있다. 제6의 인버터(INV6)의 출력단은 제7의 인버터(INV7)의 입력단에 전기적으로 접속되어 있고, 제7의 인버터(INV7)의 출력단은 제6의 인버터(INV6)이 입력단에 전기적으로 접속되어 있다. 제6 및 제7의 인버터(INV7)는 플립플롭회로를 정의한다. 제8의 인버터(INV8)는 제6의 인버터(INV6)로부터 전송된 출력을 입력으로서 수신한다.
데이터 소거 신호가 제1의 전송 게이트(TG1)에서 N채널 MOS 트랜지스터의 게이트에 입력되고, 제9의 인버터(INV9)에 의해 데이터 소거 신호를 반전함으로써 달성된 신호는 제1의 전송 게이트(TG1)에서 P채널 MOS 트랜지스터로 입력된다. 데이터 소거 신호가 고 레벨인 경우에, 제1의 전송 게이트(TG1)는 온으로 변하고, 그 결과, 내부 어드레스는 래치회로(402)에 전송된다.
데이터 기록용의 래치 어드레스 및 데이터 소거용의 내부 어드레스는 도 6의 노드(C, D)에서 전환된다.
데이터가 메모리에 기록되고, 뱅크 스위치 신호가 활성화 되는 경우에, 즉, NOR 회로(403)로부터 전송된 출력 신호가 저 레벨인 경우에, 제2의 전송 게이트(TG2)는 오프로 변하고, 그 결과, 래치회로(402)에 의해 래치된 외부 어드레스는 상기의 선(D)에 전송된다.
데이터가 메모리로부터 소거되고, NOR 회로(403)로부터 전송된 뱅크 스위치 신호가 저 레벨인 경우에, 데이터 소거 플래그(flag)는 활성화 되거나 고 레벨에 있고, 제2의 전송 게이트(TG2)는 오프로 되고, 제1의 전송 게이트(TG1)는 온으로 된다. 따라서, 래치회로(402)에 의해 래치된 내부 어드레스는 상기 선(D)에 전송된다.
도 7은 도 4의 어드레스 버퍼회로의 타이밍 챠트이다. 도 7에서, 데이터는 제1의 뱅크로 기록되며, 즉, 제1 뱅크 스위치 신호는 저 레벨이고, 데이터는 제2의 뱅크로부터 판독되고, 즉, 제2의 뱅크 스위치 신호는 고 레벨이라고 가정한다. 데이터를 제1의 뱅크로 기록하는 동작은 제2의 뱅크로부터 판독하는 동작과 동시에 실행된다.
이하. 도 7에서, 도 4에 도시된 어드레스 버퍼회로에서 동시에 실행되는 상기 동작들이 기술된다.이하, 데이터 기록 플래그는 각각의 뱅크로의 데이터 기록을 제어하는 신호를 의미한다.
먼저, 제1 및 제2의 뱅크 스위치 신호는 둘다 비 활성화의 상태 즉, 고 레벨의 상태에 있다. 반전된 제1 및 제2의 뱅크 스위치 신호를 입력신호로서 수신하는 NOR 회로(403)로부터 전송된 뱅크 스위치 신호는 고 레벨의 상태에 있다. 제2의 전송 게이트(TG2)는 온으로 변하고, 제1의 전송 게이트(TG1)는 오프로 변한다. 초단회로(401)로부터 전송된 외부 어드레스는 제2의 전송 게이트(TG2)를 통하여 래치회로(402)로 입력되고 상기 래치회로(402)에서 래치된다.
그 후, 데이터 기록 플래그가 활성화 된다. 결과적으로, 제1의 뱅크 스위치 신호가 활성화, 즉, 저 레벨의 상태에 있게 되고, 제1의 클록 인버터(CINV1)는 오프로 변하고, 제3의 전송 게이트(TG3)는 온으로 변한다. 따라서, 래치 어드레스는 제3의 전송 게이트(TG3)를 통해 제2의 인버터(INV2)로부터 제1의 뱅크로 전송되고, 외부 어드레스는 제4의 전송 게이트(TG4)를 통하여 제3의 인버터(INV3)로부터 제2의 뱅크까지 그대로 전송된다.
제1의 뱅크 어드레스 신호로서, 데이터 기록 플래그가 활성화 되는 경우에 얻어진 래치 어드레스인 래치 어드레스 "YYY"가 전송된다. 제2의 뱅크 어드레스 신호로서, 외부 어드레스와 동일한 코드가 전송된다.
도 8은 도 4의 어드레스 버퍼회로의 타이밍 챠트이다.
도 8에서, 데이터는 제1의 뱅크로부터 소거되고, 데이터는 제2의 뱅크로부터 판독된다고 가정한다. 제1의 뱅크로부터 데이터를 소거하는 동작은 제2의 뱅크로부터 판독하는 동작과 동시에 실행된다.
데이터 소거 플래그가 활성화 되는 경우에, 제1의 뱅크 스위치 신호는 활성화, 즉 저 레벨의 상태에 있고, 제2의 전송 게이트(TG2)는 오프로 변한다. 내부 어드레스는 온으로 되는 제1의 전송 게이트(TG1)을 통해 래치회로(402)로 입력된다.
또한, 데이터 소거 플래그가 활성화 되는 경우에, 제1의 뱅크 스위치 신호는 활성화, 즉, 저 레벨의 상태에 있고, 제3의 전송 게이트(TG3)는 온으로 변한다. 래치회로(402)로부터 전송된 내부 어드레스는 제3의 전송 게이트(TG3)를 통해 제2의 인버터(INV2)로 공급된다.
그 후, 내부 어드레스는 제1의 뱅크로 전송되고, 외부 어드레스는 제2의 클록 인버터(CINV2)를 통해 제2의 뱅크에 그대로 전송된다. 즉, 데이터 소거 플래그가 활성화 된 이후에 얻어지는 내부 어드레스인 내부 어드레스 "ααα" 및 "βββ"는 제1의 뱅크 어드레스로서 전송되고, 외부 어드레스로서 동일한 코드가 제2의 뱅크 어드레스로서 전송된다.
도 9는 어드레스 버퍼회로의 제2의 실시예에 관한 블록도이다. 도 9에서, 도 4의 어드레스 버퍼회로와 대응하는 소자 및 부분에는 동일한 참조번호가 첨부되었다.
도시된 어드레스 버퍼회로는 도 4에 도시된 어드레스 버퍼회로와 비교하여 제1 및 제2의 클록 인버터(CINV1, CINV2) 대신에 제5 및 제6의 CMOS 전송 게이트(TG5 및 TG6)를 포함한다.
다른 예로서, 제6 및 제7의 CMOS 전송 게이트(TG5, TG6) 대신에 N채널 MOS 트랜지스터가 사용된다.
이하, 어드레스 버퍼회로의 제3의 실시예가 설명된다. 전술한 제1 및 제2의 실시예에서, 외부 어드레스 및 내부 어드레스는 래치회로(402)에서만 전환되어 메모리의 크기의 감소 및 고속의 액세스를 보장한다. 상기의 장점은 데이터 기록, 데이터 판독 또는 데이터 소거의 동작을 각각의 뱅크에서 동시에 실행함으로써 달성될 수 있다.
도 10은 어드레스 버퍼회로의 제3의 실시예에 관한 블록도이다.
상기의 도시된 어드레스 버퍼회로는 외부 어드레스 및 초단 제어신호 양자를 수신하는 초단회로(401)와, 데이터 소거 플래그에 따라 온 또는 오프로 변하는 제1의 전송 게이트(TG1)와, 제1의 뱅크 스위치 신호에 따라 온 또는 오프로 변하는 제2의 전송 게이트(TG2)와, 제2의 뱅크 스위치 신호에 따라 온 또는 오프로 변하는 제3의 전송 게이트(TG3)와, 데이터 소거 플래그에 따라 온 또는 오프로 변하는 제4의 전송 게이트(TG4)와, 제1 및 제2의 래치회로(502A, 502B)와, 제1 및 제2의 버퍼(BUF1, BUF2)로 구성되어 있다.
도 10에서, 초단회로(501)는 출력신호를 제2의 전송 게이트(TG2)를 통해 제1의 래치회로(502A)의 입력단 및 제3의 전송 게이트(TG3)를 통해 제2의 래치회로(502B)의 입력단에 또한 전송한다.
내부 어드레스는 제1 및 제4의 전송 게이트(TG1, TG4)를 통해 제1 및 제2의 래치회로(502A, 502B)의 입력단에 출력신호를 각각 전송한다. 제1 및 제2의 래치회로(502A, 502B)는 제1 및 제2의 버퍼(BUF1, BUF2)를 통해 제1 및 제2의 뱅크 디코터(102A, 102B)에 출력을 제1 및 제2의 뱅크 어드레스로서 각각 전송한다.
제3의 실시예에서, 래치회로(502A, 502B)는 제1 및 제2의 뱅크와 결합되어 있다. 따라서, 데이터 기록 동작 또는 데이터 소거동작이 다른 뱅크에서 실행되는 동안에, 다른 어드레스는 제1 및 제2의 뱅크에 대해 래치될 수 있어 뱅크의 하나에서 데이터 판독동작을 실행하는 것을 보장할 수 있다.
제3의 실시예에 따르면, 다른 어드레스가 제1 및 제2의 뱅크에 래치될 수 있기 때문에, 또는 다른 내부 어드레스가 제1 및 제2의 뱅크에 입력될 수 있기 때문에, 뱅크의 하나에서 데이터를 기록하는 동작과 다른 뱅크에서 데이터를 소거하는 동작을 동시에 실행할 수가 있다.
제1의 효과는 데이터 판독 루트에 영향을 끼치는 로드, 어드레스를 출력하기 위한 초단 내지 최종단 사이의 단계의 수를 감소시킬수가 있고, 그에 따라, 외부 어드레스, 래치 어드레스, 및 내부 어드레스의 3개의 어드레스에 대해, 출력이 각각의 뱅크로 전환되는 경우에 래치 및 내부 어드레스가 동일한 루트를 통해 전송되므로, 액세스 속도를 향상시킬 수 있다는 점이다.
제2의 효과는 내부 및 외부 어드레스를 래치하는 래치회로가 두개의 뱅크에 대해 공통으로 배열되어 반도체 기억장치에서의 크기의 소형화를 보장할 수 있다는 점이다.
제3의 효과는 외부어드레스를 래치하는 래치회로와 내부 어드레스를 래치하는 래치회로 사이의 전환용 스위치가 각각의 뱅크에 대해 배열되므로, 각각의 뱅크에서의 어드레스를 별도로 래치하는 것이 가능하다는 점이다. 그 결과, 뱅크의 하나에 데이터를 기록하거나 뱅크의 하나에서 데이터를 소거하고, 다른 뱅크에 테이터를 기록하거나 다른 뱅크에 데이터를 소거하는 것을 동시에 할 수 있다는 점이다.

Claims (10)

  1. 반도체 기억장치에 있어서,
    (a) 다수의 뱅크(101A, 102B)와 각각 결합된 다수의 어드레스 레코더(102A, 102B)와,
    (b) 어드레스 신호를 입력신호로서 수신하여 상기 어드레스 레코더(102A, 102B)의 각각에 뱅크 어드레스 신호를 전송하는 적어도 하나의 어드레스 버퍼회로(100)를 포함하고,
    상기 어드레스 버퍼회로(100)는 각각의 뱅크(101A, 101B)에 의해 실행될 데이터 판독동작, 데이터 기록동작, 또는 데이터 소거동작에 따라 데이터 판독용의 제1의 어드레스 신호, 데이터 기록용의 제2의 어드레스 신호, 또는 데이터 소거용의 제3의 신호를 각각의 뱅크(101A, 101B)에 전송하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    래치회로(110, 402)를 더 포함하고,
    상기 제2의 어드레스 신호는 상기 래치회로(110, 402)에 의해 외부 입력 어드레스를 래치(latch)함으로써 얻어진 래치 어드레스로 구성되고, 상기 제3의 어드레스 신호는 상기 반도체 기억장치에서 발생된 내부 어드레스로 구성되고, 상기 래치회로(110, 402)는 상기 래치 및 내부 어드레스를 전환 및 래치하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    래치회로(110, 402)를 더 포함하고,
    상기 제1 및 제2의 어드레스 신호 각각은 상기 래치회로(110,402)에 의해 외부 입력 어드레스 신호를 래치함으로써 얻어진 래치 어드레스로 구성되고, 상기 제3의 어드레스 신호는 상기 반도체 기억장치에서 발생된 내부 어드레스로 구성되고, 상기 래치회로(110, 402)는 상기 래치 및 내부 어드레스를 전환 및 래치하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1, 2, 또는 3항에 있어서,
    상기 반도체 기억장치는 전기적 소거와 프로그래밍이 가능한 판독전용 메모리(EEPROM)인 것을 특징으로 하는 반도체 기억장치.
  5. 데이터가 뱅크(101A)의 하나에 기록되거나 뱅크(101A)의 하나에서 소거되고, 데이터가 상기 뱅크(101B)의 다른 하나로부터 기록될 수 있도록 다수의 뱅크(101A, 101B)에 배열된 메모리 셀 어레이를 포함하는 비 휘발성 반도체 기억장치에 있어서,
    (a) 제1의 뱅크(101A)로부터 데이터가 판독되는 패스인 제1의 어드레스 신호패스(111A)를 통해 외부 어드레스를 수신하는 제1의 스위치(111)와,
    (b) 제2의 뱅크(101B)로부터 데이터가 판독되는 패스인 제2의 어드레스 신호패스(111B)를 통해 외부 어드레스를 수신하는 제2의 스위치(112)와,
    (c) 외부 어드레스를 데이터 기록용의 어드레스로 또는 내부 어드레스를 데이터 소거용의 어드레스로 수신하는 래치회로(110)를 포함하고,
    상기 래치회로(100)로부터 전송된 어드레스는 상기 제1 및 제2의 스위치(111, 112)의 양쪽에 제공되고,
    상기 제1 및 제2의 스위치(111, 112) 각각은 각각의 상기 뱅크(101A, 101B)가 데이터 판독동작 상태, 데이터 기록동작 상태, 또는 데이터 소거동작 상태에 있는가에 따라, 각각의 상기 뱅크(101A, 101B)로부터 전송된 제어신호에 따라 상기 각각의 뱅크(101A, 101B)와 결합된 어드레스 디코더(102A, 102B)에 뱅크 어드레스를 전송하는 어드레스 버퍼회로를 포함하고,
    상기 뱅크 어드레스는 데이터 판독용의 어드레스, 데이터 기록용의 어드레스, 또는 데이터 소거용의 어드레스로 구성된 것을 특징으로 하는 비 휘발성 반도체 기억장치.
  6. 데이터가 뱅크(101A)의 하나에 기록되거나 뱅크(101A)의 하나에서 소거되고, 데이터가 다른 상기 뱅크(101B)로부터 기록될 수 있도록 다수의 뱅크(101A, 101B)에 배열된 메모리 셀 어레이를 포함하는 비 휘발성 반도체 기억장치에 있어서,
    (a) 상기 각각의 뱅크(101A, 101B)에 외부 어드레스가 데이터 판독용의 어드레스로 전송되는 패스가 각각 되는 제1 및 제2의 신호 패스(111A, 111B)와,
    (b) 래치회로(110)에 의해 데이터 소거용의 내부 어드레스를 래치함으로써 얻어진 래치 어드레스 또는 상기 외부 어드레스가 전송되는 패스가 되는 제3의 신호패스(111D)를 포함하고,
    상기 제3의 신호패스(111D)를 통해 전송된 출력은 데이터가 상기 뱅크((101A, 101B)로부터 소거되거나 상기 뱅크(101A, 101B)에 기록되는 경우에, 상기 제1 및 제2의 신호패스(111A, 111B)의 적어도 하나의 출력단을 통해 결합된 뱅크에 전송되는 것을 특징으로 하는 비 휘발성 반도체 기억장치.
  7. 데이터가 뱅크(101A)의 하나에 기록되거나 뱅크(101A)의 하나에서 소거되고, 데이터가 다른 상기 뱅크(101B)로부터 기록될 수 있도록 다수의 뱅크(101A, 101B)에 배열된 메모리 셀 어레이를 포함하는 비 휘발성 반도체 기억장치에 있어서,
    (a) 데이터가 상기 제1의 뱅크(101A)로부터 판독되는 경우에 온으로 변하고, 데이터가 상기 제1의 뱅크(101A)에 기록되거나 상기 제1의 뱅크에서 소거되는 경우에 오프로 변하는 제1의 스위치(CINV1)와,
    (b) 데이터가 상기 제2의 뱅크(101B)로부터 판도되는 경우에 온으로 변하고, 데이터가 상기 제2의 뱅크(101B)에 기록되거나 상기 제2의 뱅크(101B)에서 소거되는 경우에 오프로 변하는 제2의 스위치(CINV2)와,
    (c) 데이터가 상기 제1 및 제2의 뱅크(101A, 101B)의 양쪽으로부터 판독되는 경우에 온으로 변하는 제3의 스위치(TG2)와,
    (d) 데이터가 상기 제1 또는 제2의 뱅크(101A, 101B)로부터 소거되는 경우에 온으로 변하는 제4의 스위치(TG1)와,
    (e) 데이터가 상기 제1의 뱅크(101A)에 기록되거나 상기 제1의 뱅크(101A)에서 소거되는 경우에 온으로 변하는 제5의 스위치(TG3)와,
    (f) 데이터가 상기 제2의 뱅크(101B)에 기록되거나 상기 제2의 뱅크(101B)에서 소거되는 경우에 온으로 변하는 제6의 스위치(TG4)와,
    (g) 래치회로(402)와,
    (h) 뱅크 어드레스 각각을 상기 제1 및 제2의 뱅크(101A, 101B)에 결합된 어드레스 디코더 각각에 전송하는 제1의 버퍼회로(INV2) 및 제2의 버퍼회로(INV3)를 포함하는 어드레스 버퍼회로(100)를 포함하고,
    외부 입력 어드레스는 제1의 뱅크 스위치 신호에 따른 상기 제1의 스위치(CINV1)를 통해 상기 제1의 버퍼회로(INV2)의 입력단에 전송되고, 제2의 뱅크 스위치 신호에 따른 상기 제2의 스위치(CINV2)를 통해 상기 제2의 버퍼회로(INV3)의 입력단에 또한 전송되고,
    상기 외부 입력 어드레스는 상기 제1 및 제2의 뱅크 스위치 신호에 따른 상기 제2의 스위치(TG2)를 통해 상기 래치회로(402)의 입력단에 전송되고,
    내부 어드레스는 제어신호에 따른 상기 제4의 스위치(TG1)를 통해 상기 래치회로(402)의 입력단에 전송되고,
    출력 신호는 상기 래치회로(402)로부터 상기 제1의 뱅크 스위치 신호에 따른 상기 제5의 스위치(TG3)를 통해 상기 제1의 버퍼회로(INV2)의 입력단까지 전송되고, 상기 제2의 뱅크 스위치 신호에 따른 상기 제6의 스위치(TG4)를 통해 상기 제2의 버퍼회로(INV3)의 입력단에 또한 전송되는 것을 특징으로 하는 비 휘발성 반도체 기억장치.
  8. 제 7항에 있어서,
    상기 제1 및 제2의 스위치(CINV1, CINV2)의 각각은 클록 인버터를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억장치.
  9. 제 7항에 있어서,
    상기 제1 내지 제6의 스위치(CINV1, CINV2, TG2, TG1, TG3, TG4) 각각은 전송 게이트를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억장치.
  10. 제1 및 제2의 뱅크(101A, 101B)로 구성된 메모리 셀 어레이를 포함하는 비 휘발성 반도체 기억장치에 있어서,
    (a) 데이터가 상기 제1의 뱅크(101A)로부터 판독되는 경우에 온으로 변하고, 데이터가 상기 제1의 뱅크(101A)에 기록되거나 상기 제1의 뱅크(101A)에서 소거되는 경우에 오프로 변하는 제1의 스위치(TG2)와,
    (b) 데이터가 상기 제2의 뱅크(101B)로부터 판독되는 경우에 온으로 변하고, 데이터가 상기 제2의 뱅크(101B)에 기록되거나 상기 제2의 뱅크(101B)에서 소거되는 경우에 오프로 변하는 제2의 스위치(TG3)와,
    (c) 데이터가 상기 제1 또는 2의 뱅크(101A, 101B)로부터 소거되는 경우에 온으로 변하는 제3의 스위치(TG1)와,
    (d) 데이터가 상기 제1 또는 제2의 뱅크(101A, 101B)로부터 소거되는 경우에 온으로 변하는 제4의 스위치(TG4)와,
    (e) 제1의 래치회로(502A)와,
    (f) 제2의 래치회로(502B)와,
    (g) 상기 제1 및 제2의 래치회로(502A, 502B)의 입력단에 전기적으로 접속된 입력단을 각각 구비하고, 상기 제1 및 제2의 뱅크(101A, 101B)에 결합된 어드레스 디코더의 각각에 뱅크 어드레스를 각각 전송하는 제1의 버퍼회로(BUF1)와 제2의 버퍼회로(BUF2)를 포함하는 어드레스 버퍼회로(100)를 포함하고,
    외부 입력 어드레스는 상기 제1의 뱅크 스위치 신호에 따른 상기 제1의 스위치(TG2)를 통해 상기 제1의 래치회로(502A)의 입력단에 전송되고, 상기 제2의 뱅크 스위치 신호에 따른 상기 제2의 스위치(TG3)를 통해 상기 제2의 래치회로(502B)의 입력단에 또한 전송되고,
    내부 어드레스는 제어신호에 따라 상기 제3 및 제4의 스위치(TG1, TG4)를 통해 상기 제1 및 제2의 래치회로(502A, 502B)의 입력단 각각에 전송되는 것을 특징으로 하는 비 휘발성 반도체 기억장치.
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