JP4822768B2 - 不揮発性半導体記憶装置 - Google Patents
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図1は、本発明の不揮発性半導体記憶装置の適用例を示す図である。
図2を参照して、ROM1は、クロック端子14と、アドレス端子16と、データ出力端子18とを備える。また、ROM1は、クロックバッファ22と、アドレスバッファ24と、出力バッファ26と、制御回路28とを備える。さらに、ROM1は、行アドレスデコーダ30と、列アドレスデコーダ32と、センスアンプ/出力制御回路ブロック34と、メモリセルアレイ36とを備える。
図4を参照して、プリチャージ回路40はPチャネルMOSトランジスタ40A〜40Eを含む。PチャネルMOSトランジスタ40A〜40Eの各ソースは電源ノードW1に接続され、各ゲートは信号PCを受ける。PチャネルMOSトランジスタ40A〜40Eのドレインはビット線BL0<0>〜BL3<0>およびリファレンスビット線RBL0にそれぞれ接続される。なお、プリチャージ回路41の構成はプリチャージ回路40と同様であり、ビット線BL0<0>〜BL3<0>およびリファレンスビット線RBL0をビット線BL1<0>〜BL1<3>およびリファレンスビット線RBL1にそれぞれ置き換えた構成である。よってプリチャージ回路41の構成については以後の説明を繰り返さない。
図7を参照して、時刻t1以前において信号BS0,BS1,CS0〜CS3はいずれもLレベルである。このとき各ビット線、各リファレンスビット線および各ローカル線の電位はプリチャージによって電源電位VDDに設定されている。
図8は、実施の形態1の比較例の構成を示す図である。
図9を参照して、ビット線BL0<0>〜BL7<0>、リファレンスビット線RBL0,RBL1およびシールド配線SH1〜SH3が設けられる。実施の形態1と同様にカップリングノイズの影響を防ぐため、シールド配線SH1とシールド配線SH2との間にリファレンスビット線RBL0が設けられ、シールド配線SH2とシールド配線SH3との間にリファレンスビット線RBL1が設けられる。
図10は、比較例での動作を示すタイミングチャートである。
実施の形態2の不揮発性半導体装置の全体構成は図2に示すROM1の構成と同様であるので以後の説明は繰り返さない。実施の形態2ではメモリセルアレイを2バンクよりも多い多バンク構成とすることによって、カップリング容量の影響をさらに低減することが可能になる。
図12を参照して、メモリセルアレイ36はバンクBK0〜BK3を含む。バンクBK0〜BK3の各々の構成は、図3に示すバンクBK0(またはバンクBK1)と同様であるので以後の説明は繰り返さない。バンクBK0〜BK3のそれぞれを選択するため、バンク選択回路32D(図12には示さず)から信号BS0〜BS3が送られる。
Claims (4)
- 第1および第2のメモリバンクを備え、
前記第1および第2のメモリバンクの各々は、
行列状に配列され、各々がデータを不揮発的に記憶する複数のメモリセルを含み、
前記第1のメモリバンクに含まれる前記複数のメモリセルの各列に対応して設けられる複数の第1のビット線と、
前記第2のメモリバンクに含まれる前記複数のメモリセルの各列に対応して設けられる複数の第2のビット線と、
前記複数の第1のビット線に対応してそれぞれ設けられ、各前記複数の第1のビット線と前記複数の第2のビット線のうちの対応する第2のビット線とを電気的に接続可能な複数の接続部と、
データ読出時に、前記複数の第1および第2のビット線のうちのいずれか1つのビット線を読み出し対象のビット線として選択し、前記読み出し対象のビット線に対応して設けられる接続部を非導通状態に設定し、前記複数の接続部のうち、前記読み出し対象のビット線に対応して設けられる接続部以外の接続部を導通状態に設定する列選択回路とをさらに備え、
前記複数の接続部の各々は、前記列選択回路からの選択的な制御信号により非導通状態とされる単一のトランジスタにより構成され、
前記列選択回路は、前記データ読出時に、前記複数の接続部のうちの前記読み出し対象のビット線に対応して設けられる接続部を選択的に非導通状態に設定するための前記制御信号を、当該接続部に与えるように構成される、不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記複数の第1のビット線に対応して設けられる第1のデータ線と、
前記複数の第2のビット線に対応して設けられる第2のデータ線と、
前記複数の第1のビット線に対応して設けられ、前記第1のメモリバンクに含まれる前記複数のメモリセルからの前記データ読出時に、読出されるデータを判別するための参照電位が与えられる第1の参照電位線と、
前記複数の第2のビット線に対応して設けられ、前記第2のメモリバンクに含まれる前記複数のメモリセルからの前記データ読出時に、前記参照電位が与えられる第2の参照電位線と、
前記第1のデータ線の電位と前記第2のデータ線の電位との電位差を増幅するセンスアンプとをさらに備え、
前記列選択回路は、前記対象ビット線が前記複数の第1のビット線のうちのいずれかである場合には、前記読み出し対象のビット線と前記第1のデータ線とを電気的に接続するとともに前記第2の参照電位線と前記第2のデータ線とを電気的に接続し、前記対象ビット線が前記複数の第2のビット線のうちのいずれかである場合には、前記読み出し対象のビット線と前記第2のデータ線とを電気的に接続するとともに前記第1の参照電位線と前記第1のデータ線とを電気的に接続する、請求項1に記載の不揮発性半導体記憶装置。 - 一方端が前記第1の参照電位線と前記第2の参照電位線とに共通に接続され、他方端が接地ノードに接続される容量素子をさらに備える、請求項2に記載の不揮発性半導体記憶装置。
- 前記不揮発性半導体記憶装置は、前記データの書換えが不可能な読出専用メモリである、請求項1に記載の不揮発性半導体記憶装置。
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