JP3779209B2 - 読み出し処理および書き込み処理を並列に実行する機能を有するシンクロナスフラッシュメモリ - Google Patents
読み出し処理および書き込み処理を並列に実行する機能を有するシンクロナスフラッシュメモリ Download PDFInfo
- Publication number
- JP3779209B2 JP3779209B2 JP2001573484A JP2001573484A JP3779209B2 JP 3779209 B2 JP3779209 B2 JP 3779209B2 JP 2001573484 A JP2001573484 A JP 2001573484A JP 2001573484 A JP2001573484 A JP 2001573484A JP 3779209 B2 JP3779209 B2 JP 3779209B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- write
- memory
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 227
- 238000012545 processing Methods 0.000 title claims description 150
- 230000001360 synchronised effect Effects 0.000 title claims description 93
- 230000006870 function Effects 0.000 title description 18
- 238000000034 method Methods 0.000 claims description 206
- 230000006854 communication Effects 0.000 claims description 19
- 238000004891 communication Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 28
- 239000000872 buffer Substances 0.000 description 18
- 230000000630 rising effect Effects 0.000 description 9
- 238000007667 floating Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
Description
【０００１】
発明の技術分野
本発明は、不揮発性メモリに関し、特に、同期式（シンクロナス）の不揮発性フラッシュメモリに関する。
【０００２】
発明の背景
通常、メモリデバイスは、コンピュータの内部記憶領域用として提供される。用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。メモリには幾つかの種類がある。例えば、ＲＡＭ（random-access memory）は、コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモリである。つまり、データをＲＡＭに書き込んだり、データをＲＡＭから読み出したりすることができる。これに対し、ＲＯＭは、データの読み出ししかできないメモリである。ＲＡＭの多くは揮発性であり、コンテンツを記憶した状態を維持するためには、保持電流を必要とする。電源が切れれば、ＲＡＭに記録されたデータが失われる。
【０００３】
ほとんどのコンピュータは、コンピュータを起動するための命令コード群が記録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込みを行うことはできない。ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）は、特別な不揮発性メモリであり、電荷を与えることによって（電気的に）データを消去することができる。他のＲＯＭと同様に、本来、ＥＥＰＲＯＭはＲＡＭのように高速なメモリではない。ＥＥＰＲＯＭは、多数のメモリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート（フローティングゲート）を有する。フローティングゲートの電荷の有無に応じてメモリセルにデータが記録される。プログラミングや消去処理によって、フローティングゲートに対して電荷が供給されたり除去されたりする。
【０００４】
また、別の不揮発性メモリの例として、フラッシュメモリが挙げられる。フラッシュメモリは、ＥＥＰＲＯＭの一種であり、データの消去やプログラムの更新は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュータの多くは、フラッシュメモリチップにＢＩＯＳを記録しており、ＢＩＯＳの更新を必要に応じて簡単に行うことができる。このようなＢＩＯＳは、フラッシュＢＩＯＳとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多い。フラッシュメモリを使用することによって、新しいプロトコルが標準化された際に、モデムの製造元から提供されるファームウェアを更新して、このプロトコールをモデムがサポートするようにすることができる。
【０００５】
通常、フラッシュメモリは、メモリアレイを備え、このメモリアレイは、行アドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メモリセルの各々には、フローティングゲートを有して電荷を保持する電界効果トランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられる。ブロックにおける各セルは、フローティングゲートに電荷を与えることによって、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロック単位の消去処理によって、フローティングゲートから抜き出される。フローティングゲートにおける電荷の有無によってセルのデータが決定する。
【０００６】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、従来のＤＲＡＭメモリよりも高速で動作するＤＲＡＭである。ＳＤＲＡＭは、ＣＰＵのバスと同期して動作する。ＳＤＲＡＭは、従来のＦＰＭ（Fast Page Mode）ＲＡＭの約３倍、ＥＤＯ（Extended Data Output）ＤＲＡＭやＢＥＤＯ（Burst Extended Data Output）ＤＲＡＭの約２倍の周波数である、１００ＭＨｚで動作する。ＳＤＲＡＭは、高速アクセスが可能であるが、揮発性である。多くのコンピュータシステムは、ＳＤＲＡＭを使用して動作するように設計されているが、不揮発性メモリの利用も期待されている。
【０００７】
上述した理由、または以下に述べる理由により、本技術分野において、ＳＤＲＡＭと同じように動作する不揮発性メモリデバイスに対する要求が存在する。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。特に、シンクロナス不揮発性メモリデバイスでは、読み出し処理と書き込み処理とを並列的に行う機能を備えることが求められている。
【０００８】
発明の要旨
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以下の記載内容を検討することによって、理解可能となるであろう。
【０００９】
一実施の形態においては、不揮発性メモリは、アドレス指定可能な複数のブロックに配列された不揮発性メモリセルのアレイと、アレイに接続された読み出し／書き込み回路とを含む。読み出し／書き込み回路は、アドレス指定可能な第１のブロックに対する第１のデータの書き込みと、アドレス指定可能な第２のブロックに対する第２のデータの読み出しとをほぼ同時に実行する。メモリは、前記第１のデータを前記メモリに書き込む前に格納するラッチを含んでいてもよい。
【００１０】
別の実施の形態においては、不揮発性メモリにおける処理の実行方法は、不揮発性メモリのメモリアレイにおける第１のバンクロケーションに第１のデータを書き込むステップと、第１のデータの書き込みとほぼ同時に不揮発性メモリのメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップとを含む。
【００１１】
また、別の実施の形態のメモリにおける処理の実行方法は、外部から供給される第１のデータを受け取るステップと、書き込みラッチに第１のデータを格納するステップと、書き込みラッチからの第１のデータをメモリのメモリアレイにおける第１のバンクロケーションに書き込むステップと、前記第１のデータの書き込みとほぼ同時にメモリのメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップとを含む。
【００１２】
さらに、別の実施の形態においては、不揮発性メモリにおける処理の実行方法は、メモリに接続された第１の外部プロセッサから第１のデータを受け取るステップと、書き込みラッチに第１のデータを格納するステップと、書き込みラッチからの第１のデータを不揮発性メモリデバイスのメモリアレイにおける第１のロケーションに書き込むステップとを含む。また、この方法は、前記第１のデータの書き込みとほぼ同時に不揮発性メモリにおけるメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップと、第２のデータを前記メモリデバイスに接続された第２の外部プロセッサに出力するステップとを含む。
【００１３】
発明の実施の形態の説明
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示している。実施の形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレームによってのみ定義されるものである。
【００１４】
以下の詳細な説明は、２つの主項目に分かれる。第１の項目（インタフェースの機能説明）では、ＳＤＲＡＭメモリとの互換性について詳細に説明されている。第２の項目（機能説明）では、フラッシュアーキテクチャにおける機能的コマンドが定められている。
【００１５】
インタフェースの機能説明
図１Ａは、本発明の一実施の形態を示すブロック図である。メモリデバイス１００は、不揮発性のフラッシュメモリセル１０２のアレイを含む。このアレイは、アドレス指定が可能な複数のバンクに配列されている。本実施の形態においては、４つのメモリバンク１０４、１０６、１０８、１１０がメモリに含まれている。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタを含む。メモリに保存されたデータは、ロケーションアドレスを用いることによってアクセスすることができる。このロケーションアドレスは、外部から供給され、アドレスレジスタ１１２によって受け取られる。該アドレスは、行アドレスマルチプレクサ１１４によって解読される。また、前記アドレスは、バンク制御ロジック１１６および行アドレスラッチ/デコーダ１１８によって解読される。メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカウンタ／ラッチ１２０は、受け取った複数のアドレスを結合し、列デコーダ１２２に出力する。回路１２４は、入出力ゲート、データマスクロジック、読出しデータラッチ、さらに、書き込みドライバとしての機能を有する。データは、データ入力レジスタ１２６を通じて入力され、データ出力レジスタ１２８を通じて出力される。コマンド実行ロジック１３０は、メモリデバイスの基本動作を制御する。また、ステートマシン１３２は、メモリアレイおよびセル上で実行される特定の処理を制御する。さらに、データ出力のため、ステータスレジスタ１３４およびＩＤレジスタ１３６が設けられる。
【００１６】
図１Ｂは、本発明の一実施の形態における接続ピン配列（入出力コネクタピンアサイン）を示す。メモリパッケージ１５０は、５４個の接続ピンを有する。ピン構成は、既存のＳＤＲＡＭパッケージのものと概ね同じである。本発明独自の接続ピンは、ＲＰ＃１５２およびＶｃｃｐ１５４の２つである。本発明は、ＳＤＲＡＭのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピンを通じて入出力される信号の機能は、特に説明がない限りは、ＳＤＲＡＭのものと同じではない。図１Ｃは、一実施の形態におけるメモリパッケージ１６０を示す。メモリパッケージ１６０は、ピンによる接続端子ではなく、バンプによる接続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるものではない。
【００１７】
メモリデバイスの処理の特徴を説明する前に、接続ピンおよび各接続ピンを通じて入出力される信号について説明する。入力クロック端子は、クロック信号（ＣＬＫ）を供給する。クロック信号は、システムクロックによってドライブされる。シンクロナスフラッシュメモリの入力信号は、全て、ＣＬＫの立ち上がりエッジ（ポジティブエッジ）でサンプリングされる。また、ＣＬＫは、内部バーストカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
【００１８】
入力クロックイネーブル（ＣＫＥ）端子は、ＣＬＫ信号入力をアクティブ（活性化したＨＩＧＨ状態）、非アクティブ（活性化していないＬＯＷ状態）にするために使用される。クロック入力を非アクティブにすることによって、ＰＯＷＥＲ−ＤＯＷＮ＿ＳＴＡＮＤＢＹ処理（全てのメモリバンクがアイドル状態になる）、ＡＣＴＩＶＥ＿ＰＯＷＥＲ−ＤＯＷＮ処理（メモリ行がいずれかのバンクにおいてＡＣＴＩＶＥになる）、または、ＣＬＯＣＫ＿ＳＵＳＰＥＮＤ処理（バースト／アクセスが続行中である）が可能になる。ＣＫＥは、メモリデバイスがパワーダウンモードに入っているとき以外は、同期状態になっている。メモリデバイスがパワーダウンモードに入っているときは、ＣＫＥは、非同期状態になっている。ＣＬＫ等の入力バッファは、パワーダウンモードでは、無効になっており、低消費電力のスタンバイ状態になっている。ＣＫＥは、ＲＰ＃がディープパワーダウンであるときを除き、パワーダウンモードが要求されていない場合は、システムにおいてＨＩＧＨ状態に維持されていてもよい。
【００１９】
チップセレクト（ＣＳ＃）入力端子には、コマンド実行ロジックに設けられたコマンドデコーダを有効、無効にするための信号が入力される。信号がＬＯＷであれば、コマンドデコーダが有効となり、信号がＨＩＧＨであれば、コマンドデコーダが無効となる。つまり、ＣＳ＃がＨＩＧＨであれば、全てのコマンドがマスクされる。さらに、システムにおいて複数のバンクが存在する場合、ＣＳ＃によって外部からバンクを選択できるようになる。従って、ＣＳ＃は、コマンドコードの一部であるとみなすことができる。しかしながら、このＣＳ＃は、必須のものではない。
【００２０】
入力コマンドを入力するための接続端子ＲＡＳ＃、ＣＡＳ＃およびＷＥ＃は（ＣＡＳ＃、ＣＳ＃と共に）、後述するように、メモリによって実行されるコマンドを定義する。入出力マスク（ＤＱＭ）端子は、書き込みアクセスのためのマスク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使用される。ＷＲＩＴＥサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであった場合には、入力データがマスクされる。ＲＥＡＤサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであった場合には、２クロックのレイテンシが経過後、出力バッファが高インピーダンス（Ｈｉｇｈ−Ｚ）状態になる。ＤＱＭＬは、データ端子ＤＱ０〜ＤＱ７に対応し、ＤＱＭＨは、データ端子ＤＱ８〜ＤＱ１５に対応する。ＤＱＭＬおよびＤＱＭＨは、ＤＱＭとして参照されたとき、同一の状態であると考えられる。
【００２１】
アドレス入力部（接続端子）１３３は、主に、アドレス信号を入力するために使用される。図示した実施の形態においては、メモリは１２のライン（Ａ０〜Ａ１１）を有する。また、後述するように、アドレス端子を通じて他の信号を入力するようにしてもよい。メモリバンクのあるロケーションを選択するために、ＡＣＴＩＶＥコマンド（行アドレスＡ０〜Ａ１１）やＲＥＡＤ／ＷＲＩＴＥコマンド（列アドレスＡ０〜Ａ７）が発行された際、アドレス入力部の信号がサンプリングされる。アドレス入力部は、後述するＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲ処理の際、処理コード（ＯｐＣｏｄｅ）を入力するためにも使用される。また、アドレスラインＡ０−Ａ１１は、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理の際に、モード設定を入力するために使用される。
【００２２】
入力リセット／パワーダウン（ＲＰ＃）端子１４０は、リセット処理やパワーダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち上げる（initial device power-up）ときには、ＲＰ＃がＬＯＷからＨＩＧＨになった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のため、１００μｓの遅延時間が必要となる。ＲＰ＃信号がＬＯＷになると、ステータスレジスタがクリアされ、デバイス内のステートマシン（ＩＳＭ）１３２がアレイ読み出しモードに設定される。また、デバイスがディープパワーダウンモードになる。パワーダウンによって、ＣＳ＃１４２を含む全ての入力端子が「ドントケア（Don't Care）」に設定され、全ての出力がＨｉｇｈ−Ｚ状態になる。ＲＰ＃信号がＶＨＨ電圧（５Ｖ）と同じになると、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理の間、全ての保護モードが解除される。ＲＰ＃信号によって、デバイス保護ビットが「１（保護モード）」に設定されるが、ＲＰ＃信号がＶＨＨになったときは、１６ビットレジスタのロケーション０および１５に存在するブロック保護ビットの各々が、「０（非保護モード）」に設定される。保護ビットについては後述する。他の処理モードの全てにおいて、ＲＰ＃は、ＨＩＧＨに維持される。
【００２３】
バンクアドレス入力端子ＢＡ０およびＢＡ１は、どのバンクに対し、ＡＣＴＩＶＥコマンド、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、または、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドを発行するかどうかを定義する。ＤＱ０〜ＤＱ１５端子１４３は、双方向データ通信に使用されるデータバス接続端子である。図１Ｂに示すＶＣＣＱ端子は、ノイズの干渉を受けにくくなるように、ＶＣＣ端子と絶縁された電源をＤＱ端子に供給するために使用される。一実施の形態においては、ＶＣＣＱ＝Ｖｃｃ、即ち、１．８Ｖ±０．１５Ｖである。ＶＳＳＱ端子は、ノイズの干渉を受けにくくなるように、ＤＱ端子に対してＶＳＳ端子と絶縁されたグラウンドとして使用される。ＶＣＣ端子は、例えば、３Ｖの電源供給用である。グラウンドへの接続は、Ｖｓｓ端子を通じて行われる。また、ＶＣＣＰ端子１４４を通じて別のオプション電圧を供給してもよい。ＶＣＣＰ端子は、デバイスの外部でＶＣＣ端子に接続され、デバイスの初期動作、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や消去処理は、ＶＣＣＰ端子を通じて供給された電圧を用いて行われ、他の処理は、全て、ＶＣＣ端子を通じて供給された電圧を用いて行われる。Ｖｃｃｐ端子は、高圧スイッチ／ポンプ回路１４５に接続される。
【００２４】
以下、シンクロナスフラッシュメモリの動作に関するより詳細な説明を行う。本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去（フラッシュ）可能であり、プログラム可能なＲＯＭに関する。このメモリは、１６ビット単位の４，１９４，３０４ワードとして構成される６７，１０８，８６４ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例として示したデータ容量に限定されない。メモリバンクの各々は、４つの別個に消去可能なブロックで構成される。つまり、合計１６のブロックが存在する。不慮の消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、メモリは、ハードウエアおよびソフトウエアによってロック可能な１６個のブロックを含み、各ブロックは、２５６Ｋワードのデータ容量を有する。メモリには４つのバンクが含まれているため、真の並列処理を実現することができる。
【００２５】
バンクに対する読み出しアクセスは、バックグラウンドで他のバンクに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに行うことができる。シンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック信号ＣＬＫの立ち上がりエッジ上で全ての信号を登録することができる。また、メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアクセスは、選択されたロケーションから開始され、アクセスするロケーションの数は、予めプログラムされている。メモリアクセスは、予めプログラムされたシーケンスに従って行われる。読み出しアクセスは、ＡＣＴＩＶＥコマンドの登録で開始し、ＲＥＡＤコマンドによって続行される。ＡＣＴＩＶＥコマンドと同時に登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用される。ＲＥＡＤコマンドと同時に登録されたアドレスビットは、バーストアクセスを開始する列のロケーションとバンクを選択するために使用される。
【００２６】
シンクロナスフラッシュメモリは、１つのロケーション、２つのロケーション、４つのロケーション、８つのロケーション、または、フルページに対応するプログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処理を達成するために、内部パイプラインアーキテクチャを採用している。シンクロナスフラッシュメモリは、低電力のメモリシステム、例えば、３Ｖで駆動するシステムで動作する。メモリの動作モードとしては、ディープパワーダウンモードが省電力スタンバイモードとして提供される。全ての入出力は、ＬＶＴＴＬ（low voltage transistor-transistor logic）互換である。シンクロナスフラッシュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをランダムに切り換える能力を含む。
【００２７】
一般的に、シンクロナスフラッシュメモリは、低電圧で駆動し、複数のバンクを備えたＤＲＡＭと同様の構成を有する。バンクの各々は、複数の行と複数の列とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、およびデバイスの動作について詳細に説明する。
【００２８】
シンクロナスフラッシュは、所定の方法で起動され（powered up）、初期化される。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給されると、クロック信号が安定し、ＲＰ＃１４０がＬＯＷ状態からＨＩＧＨ状態になる。デバイス内部の初期化を完了するまでには、ＲＰ＃がＨＩＧＨ状態に移行した後、例えば、１００μｓの遅延時間が必要である。遅延時間が経過した後、メモリは、アレイ読み出しモードになり、モードレジスタへのプログラミング、または、コマンドの実行可能状態となる。不揮発性モードレジスタ（ＮＶモードレジスタ）１４７に対する最初のプログラミングの後、初期化処理の間、コンテンツが自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラムされた状態で起動し（power-up）、処理コマンドを発行する前に再度不揮発性モードレジスタ１４７のリロードを行う必要はない。これについては後述する。
【００２９】
モードレジスタ１４８は、シンクロナスフラッシュメモリの特定の処理モードを定義するために使用される。この定義には、図２に示すように、バースト長、バーストタイプ、ＣＡＳレイテンシ、処理モードの選択が含まれる。モードレジスタは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＳＩＳＴＯＲコマンドに基づいてプログラミングを行い、再プログラミングが行われるまで、格納された情報を保持する。モードレジスタのコンテンツをＮＶモードレジスタ１４７にコピーしてもよい。ＮＶモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ１４８が自動的にロードされる。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンド、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドの詳細については後述する。当業者であれば、ＳＤＲＡＭにおいては、初期化処理毎に、モードレジスタが外部からロードされる必要があることを理解できるであろう。本発明によればデフォルトモードの設定がＮＶモードレジスタ１４７に登録される。ＮＶモードレジスタのコンテンツは、揮発性モードレジスタ１４８にコピーされ、メモリで各処理が実行されている間にアクセスされる。
【００３０】
モードレジスタビットＭ０〜Ｍ２は、バースト長を定義する。モードレジスタビットＭ３は、バーストタイプ（シーケンシャル、インターリーブ）を定義する。モードレジスタビットＭ４〜６は、ＣＡＳレイテンシを定義する。モードレジスタビットＭ７およびＭ８は、処理モードを定義する。モードレジスタビットＭ９は１に設定される。モードレジスタビットＭ１０およびＭ１１は、本実施の形態では予備とされている。本実施の形態では、ＷＲＩＴＥバーストは、実行されないため、Ｍ９は、論理１に設定され、書き込みアクセスは、１つのロケーション（非バースト）で行われる。モードレジスタは、全てのバンクがアイドル状態にあるときにロードされる必要がある。コントローラは、後続の処理を開始するためには、所定の時間待機しなければならない。
【００３１】
シンクロナスフラッシュメモリに対する読み出しアクセスは、バーストモードで行われる。バースト長は表１に示すようにプログラム可能である。バースト長は、所定のＲＥＡＤコマンドによって自動的にアクセス可能な列ロケーションの最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリーブの場合でも、１つのロケーション、２つのロケーション、４つのロケーション、８つのロケーションに対応するバースト長を有する。また、バーストタイプがシーケンシャルである場合には、フルページに対応するバースト長を利用できる。バースト長がフルページである場合、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的に終了させることによって、バースト長をカスタマイズすることができる。ＲＥＡＤコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを選択することができる。このバーストモードで行われるアクセスは、全て、選択されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続してアクセスする。バースト長が２に設定されている場合は、Ａ１〜Ａ７によってブロックが独自に選択される。バースト長が４に設定されている場合は、Ａ２〜Ａ７によってブロックが選択される。バースト長が８に設定されている場合は、Ａ３〜Ａ７によってブロックが選択される。残余の下位アドレスビット（最下位ビットを含む）は、ブロック内での開始位置を選択するために使用される。フルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
【００３２】
所定のバースト内で行われるアクセスは、ビットＭ３によって、シーケンシャル、またはインターリーブのバーストタイプにプログラムされる。バースト内でのアクセスの順序は、表１に示すように、バースト長、バーストタイプ、開始列アドレスによって決定される。
【００３３】
【表１】
【００３４】
ＣＡＳ（Column Address Strobe）レイテンシは、ＲＥＡＤコマンドを登録した後、最初の出力データをＤＱ端子で利用できるまでの遅延時間をクロックサイクルで示している。レイテンシは、１、２、または３クロックサイクルに設定することができる。例えば、ＲＥＡＤコマンドがクロックエッジｎで登録され、レイテンシがｍクロックである場合、クロックエッジｎ＋ｍでデータを利用可能になる。ＤＱ接続部は、１サイクル前（ｎ＋ｍ−１）のクロックエッジでデータのドライブを開始し、アクセスタイムが適切である場合には、クロックエッジｎ＋ｍで有効なデータが得られる。例えば、アクセスタイムが適当となるようにクロックサイクル時間が設定されていると仮定すると、ＲＥＡＤコマンドがＴ０で登録され、レイテンシが２クロックである場合には、図３に示すように、ＤＱは、Ｔ１以降にデータのドライブを開始し、Ｔ２で有効なデータが得られる。図３は、異なるクロックのレイテンシの設定を使用した場合の動作周期の例を示す。通常の処理モードは、Ｍ７およびＭ８を０に設定することによって選択される。予めプログラムされたバースト長がＲＥＡＤバーストに適用される。
【００３５】
以下の真理値表は、本発明のメモリの処理コマンドをより詳細に示している。各コマンドおよび真理値表２について説明する。
【００３６】
【表２】
【００３７】
【表３】
【００３８】
ＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴ機能は、ＣＬＫ信号が有効であるかどうかにかかわらず、シンクロナスフラッシュメモリによって新しいコマンドが実行されるのを禁止する。シンクロナスフラッシュメモリは、非選択状態となるが、既に実行中の処理には影響を与えない。
【００３９】
ＮＯ＿ＯＰＥＲＡＴＩＯＮ（ＮＯＰ）コマンドは、ＣＳ＃がＬＯＷとされて選択されたシンクロナスフラッシュメモリに対してＮＯＰを実行するために使用される。ＮＯＰの実行によって、アイドル状態、または待機状態の間に希望しないコマンドが登録されることを防ぐことができる。但し、既に実行中の処理には影響を与えない。
【００４０】
モードレジスタに対するデータは、入力端子Ａ０〜Ａ１１を通じてロードされる。全てのアレイバンクがアイドル状態にあるときにのみ、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドが発行され、所定の遅延時間（ＭＲＤ）が経過した後、次に実行されるべき処理のコマンドが発行される。ＮＶモードレジスタ１４７が保持するデータは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによって動的に変更されない限り、電源立ち上げ時の初期化処理の際(upon power-up initialization)、自動的にモードレジスタ１４８にデフォルトデータとしてロードされる。
【００４１】
ＡＣＴＩＶＥコマンドは、アクセスが可能となるように、特定のアレイバンクの行を開く（アクティブにする）。入力端子ＢＡ０、ＢＡ１からの入力値によって、バンクが選択され、入力端子Ａ０〜Ａ１１から入力されるアドレスによって行が選択される。次のＡＣＴＩＶＥコマンド、パワーダウンコマンド、または、ＲＥＳＥＴコマンドが登録されるまで、この行は、アクセスが可能となるようにアクティブになっている。
【００４２】
ＲＥＡＤコマンドは、アクティブな行に対してバーストモードで読み出しアクセスを開始するために使用される。入力端子ＢＡ０、ＢＡ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって開始列ロケーションが選択される。ＤＱ端子上の読み出しデータは、２クロック前におけるデータマスク（ＤＱＭ）入力端子上でのロジックレベルに依存する。与えられたＤＱＭ信号の登録がＨＩＧＨであった場合には、２クロック後の対応するＤＱ端子は、Ｈｉｇｈ−Ｚ（高インピーダンス）になる。与えられたＤＱＭ信号の登録がＬＯＷであった場合には、ＤＱ端子は有効なデータを保持する。従って、読み出し処理の間、ＤＱＭ入力端子を用いて出力データをマスクすることができる。
【００４３】
ＷＲＩＴＥコマンドは、アクティブな行の１つのロケーションで行われる書き込みアクセスを開始するために使用される。ＷＲＩＴＥコマンドを発行する前に、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。入力端子ＢＡ０、ＢＡ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって、列ロケーションが選択される。ＤＱ端子上の入力データは、メモリアレイに書き込まれる。入力データは、該入力データと同時に現れるＤＱＭ入力のロジックレベルに依存する。与えられたＤＱＭ信号の登録がＬＯＷであった場合には、対応するデータがメモリに書き込まれる。ＤＱＭ信号の登録がＨＩＧＨであった場合には、対応するデータの入力が無視され、書き込み対象となっているワード／列ロケーションでのＷＲＩＴＥ処理は実行されない。ＷＲＩＴＥコマンドが発行され、ＤＱＭ信号の登録がＨＩＧＨであった場合には、ＮＯＰコマンドが発行されたものとみなされる。
【００４４】
ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、シンクロナスフラッシュメモリに必須のものではないが、ＳＤＲＡＭのＰＲＥＣＨＡＲＧＥコマンドと同様の方法で読み出し処理を終了させるために用いることができる。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、実行中のＢＵＲＳＴ＿ＲＥＡＤを終了させるために発行されるが、特定のバンクに対して発行されてもよいし、特定のバンクに対して発行されなくてもよい。
【００４５】
ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、固定長、またはフルページにわたるバーストをトランケートする（truncate）ために使用される。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドを登録する直前に登録されたＲＥＡＤコマンドがトランケートされる。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対して発行されるものではない。
【００４６】
ロードコマンドレジスタ処理は、コマンド実行ロジック（ＣＥＬ）１３０に対するフラッシュメモリの制御コマンドの出力を開始するために使用される。ＣＥＬは、デバイスに対するコマンドの受け取りおよび解読を行う。このコマンドによって内部ステートマシン（ＩＳＭ）１３２の動作、読み出しパス（即ち、メモリアレイ１０２、ＩＤレジスタ１３６、またはステータスレジスタ１３４）に対する制御が行われる。
【００４７】
シンクロナスフラッシュメモリ内でバンクに対するＲＥＡＤコマンドまたはＷＲＩＴＥコマンドが発行される前に、このバンクにおいて処理の対象となる行が「開かれる（アクティブにする）」必要がある。これは、図４に示すように、ＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＡＣＴＩＶＥコマンドによって行われ、アクティブにするバンクや行の双方が選択される。
【００４８】
ＡＣＴＩＶＥコマンドを発行して行を開いた後、この行に対し、ＲＥＡＤコマンドやＷＲＩＴＥコマンドが発行される。ＲＥＡＤコマンドやＷＲＩＴＥコマンドを発行するまでの時間は、所定の期間（ｔＲＣＤの仕様）に基づいて決められる。ｔＲＣＤ（ＭＩＮ）をクロック周期で分割した値を切り上げ、整数にする。この整数に基づいて、ＡＣＴＩＶＥコマンドが発行された後、ＲＥＡＤコマンドやＷＲＩＴＥコマンドが発行される最初のクロックエッジが求められる。例えば、ｔＲＣＤの仕様が３０ｎｓであり、クロックが９０ＭＨＺ（１１．１１ｎｓクロック周期）であれば、計算された値は２．７クロックであるため、「３」に切り上げられる。この場合、つまり、２＜ｔＲＣＤ（ＭＩＮ）／ｔＣＫ≦３の場合を図５に示す（ｔＲＣＤの仕様条件が異なる場合にも、同様の方法を用いて時間の単位をクロックサイクルに変換することができる）。
【００４９】
同一のバンクにおける異なる行に対する次のＡＣＴＩＶＥコマンドの発行は、このバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔がｔＲＣＤで定義されていれば、前回アクティブにした行を閉じることなく行うことができる。
【００５０】
別のバンクに対する次のＡＣＴＩＶＥコマンドは、最初のバンクがアクセスされている間に発行することができる。従って、行のアクセスにおける合計のオーバーヘッドを減らすことができる。異なるバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔は、期間ｔＲＣＤで定義される。
【００５１】
ＲＥＡＤバーストは、図６に示すＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＲＥＡＤコマンドによって開始される。ＲＥＡＤコマンドによって、開始列とバンクアドレスが選択される。ＲＥＡＤバーストの間において、ＲＥＡＤコマンドの発行後、ＣＡＳレイテンシが経過した後、開始列のアドレスからの有効なデータ出力要素（data-out element）を利用できる。続くデータ出力要素の各々は、それぞれ次のポジティブクロックエッジで有効となる。バースト終了後、他のコマンドが開始されていなければ、ＤＱ端子はＨＩＧＨ−Ｚ状態になる。フルページバーストは、終了まで継続的に実行される（ページの最後で列０に戻り、処理が継続する）。ＲＥＡＤバーストからのデータは、次のＲＥＡＤコマンドが発行されるとトランケート（truncate）される。固定長ＲＥＡＤバーストからのデータの直後には、次のＲＥＡＤコマンドからのデータが続いている。いずれの場合であっても、継続的なデータの流れが保たれる。新たなバーストの第１番目のデータ要素は、終了したバーストの最後のデータ要素、または、固定長よりも長いバースト（途中でトランケートされている）の場合は、最後の所望のデータ要素の後に続く。新たなＲＥＡＤコマンドは、最後の所望のデータ要素が有効となるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテンシより１だけ少ない。図７において、ＣＡＳレイテンシが１、２、３の場合、データ要素ｎ＋３は、４つのバーストの最後であるか、固定長よりも長いバーストの最後である。シンクロナスフラッシュメモリは、パイプライン・アーキテクチャを採用しているため、プリフェッチ・アーキテクチャのように２ｎルールを必要としない。前回のＲＥＡＤコマンドの後、どのクロックサイクルにおいてもＲＥＡＤコマンドを開始することができる。ページ内における最高速度のランダム読み出しアクセスは、図８に示すように行われる。後続する各ＲＥＡＤ処理を異なるバンクに対して実行してもよい。
【００５２】
ＲＥＡＤバーストからのデータは、次のＷＲＩＴＥコマンドによってトランケートされる。なお、ＷＲＩＴＥコマンドの前には、ＷＲＩＴＥ＿ＳＥＴＵＰを実行する必要がある。固定長ＲＥＡＤバーストからのデータの直後には、次のＷＲＩＴＥコマンドからのデータが続いている。ＷＲＩＴＥコマンドは、バスのターンアラウンドの制約を受ける。入出力の競合を回避することができれば、ＲＥＡＤバーストからの最後の（最後の所望の）データ要素の直後のクロックエッジでＷＲＩＴＥ処理が開始する。システムの設計によっては、シンクロナスフラッシュメモリのＤＱ端子がＨｉｇｈ−Ｚになる前に、入力データをドライブする装置がＬｏｗ−Ｚになることがある。この場合、少なくとも１サイクルの遅延が最後に読み出したデータとＷＲＩＴＥコマンドとの間に発生する。
【００５３】
ＤＱＭ入力は、図９に示す入出力の競合を回避するために使用される。ＤＱＭ信号は、ＷＲＩＴＥコマンド（出力バッファに対するＤＱＭレイテンシは２クロックである）の少なくとも２クロック前にアサートされ（ＨＩＧＨ）、ＲＥＡＤからのデータ出力が抑制される。ＷＲＩＴＥコマンドが登録されると、ＤＱＭ信号の状態に関わらず、ＤＱ端子は、Ｈｉｇｈ−Ｚになる（または、Ｈｉｇｈ−Ｚの状態を維持する）。ＷＲＩＴＥコマンド（入力バッファに対するＤＱＭレイテンシはゼロクロックである）の前にＤＱＭ信号のアサート状態を解除し、書き込みデータのマスクを解除しなければならない。図９は、クロック周波数がＮＯＰサイクルを付加することなくバスの競合を回避できるように設定されている場合を示す。
【００５４】
固定長またはフルページのＲＥＡＤバーストは、ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンクに対するものでもよく、特定のバンクに対するものでなくともよい）、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンクに対するものではない）のいずれによってもトランケートされる。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドやＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、最後の所望のデータ要素が有効であるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテンシより１少ない。これを、異なるＣＡＳレイテンシの場合の各々について、図１０に示す。データ要素ｎ＋３は、４つのバーストのうち最後の望ましいデータ要素でもよく、固定長よりも長いバーストにおける最後の所望のデータ要素でもよい。
【００５５】
１つのロケーションでのＷＲＩＴＥ処理は、図１１に示すＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＷＲＩＴＥコマンドによって開始される。ＷＲＩＴＥコマンドによって、開始列とバンクアドレスが選択される。ＷＲＩＴＥコマンドが登録されると、真理値表４および５によって定義されるようにＲＥＡＤコマンドが実行される。図１２に一例を示す。ＷＲＩＴＥ処理の間、ＷＲＩＴＥコマンドと同時に有効なデータ入力（data-in）が登録される。
【００５６】
ＳＤＲＡＭとは異なり、シンクロナスフラッシュメモリは、特定のバンクの開いている行、あるいは全てのバンクにおける開いている行を非アクティブにするのにＰＲＥＣＨＡＲＧＥコマンドを必要としない。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドに類似するが、ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対するものでもよく、特定のバンクに対するものでなくてもよい。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がアサートされてＨＩＧＨになっていれば、どのバンクにおいてもＢＵＲＳＴ＿ＲＥＡＤが終了する。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がＬＯＷであれば、ＢＡ０、ＢＡ１によってどのバンクを終了するかが指定される。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥは、Ａ１０、ＢＡ０、ＢＡ１によってアドレス指定されないバンクに対するＮＯＰであるとみなされる。
【００５７】
アクセスが行われていないときに、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴに一致するクロックイネーブルＣＫＥがＬＯＷに登録されると、パワーダウンが発生する。パワーダウンが発生すると、ＷＲＩＴＥ処理を含む内部ステートマシンによる処理の後、ＣＫＥを除き、入力バッファと出力バッファが非アクティブになる。つまり、省電力モードのスタンバイ状態となる。
【００５８】
パワーダウン状態は、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴが登録され、所望のクロックエッジでＣＫＥがＨＩＧＨになる（ｔＣＫＳを満たす）と終了する。図１３にパワーダウン処理の例を示す。
【００５９】
列アクセス／バーストの実行中にＣＫＥ端子がＬＯＷに登録されるとクロックサスペンドモードになる。クロックサスペンドモードにおいては、内部クロックが非アクティブになり、シンクロナスロジックが「フリーズ」する。それぞれのクロックの立ち上がりエッジにおいてＣＫＥがＬＯＷにサンプリングされると、次の内部クロックの立ち上がりエッジがサスペンドされる。内部クロックエッジがサスペンドされているときには、入力端子に保持されているコマンドやデータは無視される。クロックがサスペンドされている限り、図１４の例に示すように、ＤＱ端子が保持するデータは、そのドライブされた状態を維持し、バーストカウンタは増加されない。クロックサスペンドモードは、ＣＫＥ端子がＨＩＧＨに登録されると終了し、次のクロックの立ち上がりエッジで内部クロックによる処理が再開する。
【００６０】
バースト読み出し／シングル書き込みモードは、一実施の形態におけるデフォルトモードである。ＷＲＩＴＥコマンドの全ては、単一の列ロケーションでのアクセス（１つのバースト）を発生させるものであり、ＲＥＡＤコマンドは、予めプログラムされたバースト長、シーケンスに従って各列に対するアクセスを発生させるものである。次の真理値表３は、ＣＫＥ信号を用いたメモリ処理を示す。
【００６１】
【表４】
【００６２】
【表５】
【００６３】
【表６】
【００６４】
機能説明
シンクロナスフラッシュメモリは、多くの機能を有し、ＳＤＲＡＭバス上でのコードの格納や、ＸＩＰ技術（execute in place）技術を利用したアプリケーションに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与えることなく消去することができる。これらのメモリブロックの読み出し、書き込み、消去は、コマンド実行ロジック（ＣＥＬ）１３０に対するコマンドの発行によって実行することができる。ＣＥＬは、内部ステートマシン（ＩＳＭ）１３２の処理を制御する。ＣＥＬは、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＢＬＯＣＫ＿ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理、およびＶＥＲＩＦＹ処理の全てを完全に制御する。ＩＳＭ１３２は、各々のメモリロケーションで過剰消去がなされないように保護し、各々のメモリロケーションでデータの保持が最大限に行われるように最適化する。さらに、ＩＳＭによって、システム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの書き込みに必要な制御が大幅に簡略化する。
【００６５】
シンクロナスフラッシュメモリは、１６個の別個の消去可能なブロックで構成される。メモリブロックに保持されたデータは、他のメモリブロックに保持されたデータに影響を与えることなく、部分的に消去可能である。メモリブロックは、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにしてもよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に、ＲＰ＃端子の電圧をＶＨＨ（比較的に高電圧）にドライブする必要がある。ロケーション０および１５の２５６Ｋワードの容量を有するブロックは、別のハードウエアによる保護手段を備えていてもよい。これらのブロックに対してＰＲＯＴＥＣＴコマンドが一旦実行されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって、ＲＰ＃がＶＨＨでなければ、ロケーション０およびロケーション１５以外の全てのブロックの保護を解除する。これにより、システム内でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが発生した場合であっても、重要なコードに対するセキュリティが高められる。
【００６６】
電源立ち上げ時の初期化、ＥＲＡＳＥ処理、ＷＲＩＴＥ処理およびＰＲＯＴＥＣＴ処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズムを制御するＩＳＭを用いることによって簡略化される。ＩＳＭによって、過剰消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化される。ＷＲＩＴＥ処理の間、ＩＳＭは、自動的に、ＷＲＩＴＥ処理の試行回数のインクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認証し、ＩＳＭステータスレジスタを更新する。ＢＬＯＣＫ＿ＥＲＡＳＥ処理を実行するとき、ＩＳＭは、自動的にアドレスブロック全体を上書きして過剰消去を防止し、ＷＲＩＴＥ処理の試行回数のインクレメントおよび監視を行い、ＩＳＭステータスレジスタのビットをセットする。
【００６７】
８ビットのＩＳＭステータスレジスタ１３４は、外部プロセッサ２００にＷＲＩＴＥ処理、ＥＲＡＳＥ処理、ＰＲＯＴＥＣＴ処理時のＩＳＭのステータスを監視させる。８ビットのステータスレジスタのうち、１ビット（ＳＲ７）のセットおよびクリア（設定解除）は、ＩＳＭによって完全に行われる。このビットは、ＩＳＭがＥＲＡＳＥ処理、ＷＲＩＴＥ処理、または、ＰＲＯＴＥＣＴ処理でビジーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の３つのビット（ＳＲ３、ＳＲ４、ＳＲ５）で設定する。ステータスレジスタビットＳＲ０、ＳＲ１およびＳＲ２により、実行中のＩＳＭの処理の詳細な情報が得られる。ユーザは、デバイスレベルでのＩＳＭの処理が進行中であるのか、バンクレベルでのＩＳＭ処理が進行中であるのかを確認でき、どのバンクがＩＳＭによって制御されているかも確認できる。これらの６個のビット（ＳＲ３〜ＳＲ５）は、ホストシステムによってクリアされなければならない。表２を参照してステータスレジスタについてより詳細に説明する。
【００６８】
ＣＥＬ１３０は、デバイスに対するコマンドの受け取りおよび解読を行う。各コマンドは、ＩＳＭの処理および読み出しパス（即ち、メモリアレイ、デバイス構成、または、ステータスレジスタ）を制御する。ＩＳＭがアクティブになっているとき、ＣＥＬに対するコマンドが発行される。
【００６９】
節電効果を高めるために、シンクロナスフラッシュは、極めて低電流のディープパワーダウンモードに対応している。このモードに入るためには、ＲＰ＃端子１４０（リセット／パワーダウン）をＶＳＳ±０．２Ｖにする必要がある。不慮のＲＥＳＥＴを回避するため、ＲＰ＃がＶｓｓで１００ｎｓの間維持されなければデバイスはリセットモードに入らない。ＲＰ＃がＶｓｓに維持されると、デバイスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウンモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化すると、本明細書中で概略説明しているように、デバイスの起動初期化シーケンスが実行される。リセットモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化しても、ディープパワーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに１μｓの遅延時間が必要となる。デバイスがディープパワーダウンモードに入ると、ＲＰ＃バッファを除く全てのバッファが不作動（disable）になり、電流量が少なくなり、例えば、３．３ＶのＶＣＣで最大５０μＡになる。ディープパワーダウンモードの間、ＲＰ＃への入力はＶｓｓに維持されなければならない。ＲＥＳＥＴモードに入ると、ステータスレジスタ１３４がクリアされ、ＩＳＭ１３２がアレイ読み出しモードにセットされる。
【００７０】
シンクロナスフラッシュメモリアーキテクチャによれば、各セクタのデータを消去する際、アレイの他の部分に影響を与えることがない。アレイは、１６個のアドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能であるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ＥＲＡＳＥ機能およびＢＬＯＣＫ＿ＰＲＯＴＥＣＴ機能のみがブロック単位で実行される。１６個のアドレス指定可能なブロックは、４つのバンク１０４、１０６、１０８、１１０に等分される。つまり、各バンク１０４、１０６、１０８、１１０は、４つのブロックからなる。４つのバンクに対し、一方では読み出し、他方では書き込みを同時に行うことができる。あるバンクに対し、ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに別のバンクに対してＲＥＡＤ処理を行うことができる。ステータスレジスタ１３４をポーリングすることによって、どのバンクに対してＩＳＭの処理が実行されているかを判定することができる。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うＩＳＭを備える。このＩＳＭは、電源立ち上げ時の初期化処理、ＥＲＡＳＥ処理、ＷＲＩＴＥ処理およびＰＲＯＴＥＣＴ処理を制御する。どのような場合であっても、ＩＳＭによる処理は1つしか実行することができない。しかしながら、ＲＥＡＤ処理を含む他の特定のコマンドは、ＩＳＭ処理を行っている間に実行することができる。ＩＳＭによって制御される処理コマンドは、バンクレベルの処理、またはデバイスレベルの処理である。ＷＲＩＴＥ処理やＥＲＡＳＥ処理は、バンクレベルで行われるＩＳＭ処理である。バンクレベルで行われるＩＳＭ処理が開始されると、このバンクにおいては、どのロケーションに対してＲＥＡＤ処理が行われても無効データが出力されるが、他のバンクに対してＲＥＡＤ処理が行われると、そのアレイが読み出される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドが実行されると、ステータスレジスタ１３４が保持するコンテンツが出力される。ＩＳＭステータスビットは、ＩＳＭ処理の終了を示す（ＳＲ７＝１）。ＩＳＭ処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ ＲＥＧＩＳＴＥＲ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、およびＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理は、デバイスレベルで行われるＩＳＭ処理である。デバイスレベルで行われるＩＳＭ処理が一旦開始されると、どのバンクに対してＲＥＡＤ処理が行われてもアレイが保持するコンテンツが出力される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドは、ＩＳＭ処理の終了を判定するために発行される。ＳＲ７＝１であるとき、ＩＳＭ処理は終了し、次のＩＳＭ処理が開始される。ハードウエア回路によって意図しないＥＲＡＳＥ処理またはＷＲＩＴＥ処理が行われるのを防いでブロックのデータを保護する場合には、以下に述べるように、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われる前にＲＰ＃をＶＨＨにドライブする必要がある。
【００７１】
ファームウエアの最も重要な部分に対するセキュリティを高めるために、ブロックのデータをハードウエアによって保護する場合がある。ハードウエアによって保護されているブロックに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われている間には、即ち、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が終了するまでは、ＲＰ＃は、ＶＨＨに維持されなければならない。ＲＰ＃＝ＶＨＨでない場合、保護されたブロックに対するＷＲＩＴＥ処理またはＥＲＡＳＥ処理は禁止され、書き込みエラーまたは消去エラーとなる。ロケーション０および１５のブロックは、予期しないＷＲＩＴＥ処理あるいはＥＲＡＳＥ処理を保護するために、別のハードウエア保護機能を有する。本実施の形態において、これらのブロックは、ＲＰ＃＝ＶＨＨでない場合には、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドの発行に基づくソフトウエアによる保護解除ができないようになっている。ブロックの保護ステータスは、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドを発行し、ブロックの保護ビットを読み取ることによって確認することができる。また、ブロックを保護するためには、対象となるブロックアドレスに対し、３サイクルのコマンドシーケンスを発行しなければならない。
【００７２】
シンクロナスフラッシュメモリは、３つの異なるモードのＲＥＡＤ処理に対応している。モードに応じたＲＥＡＤ処理によって、メモリアレイ、ステータスレジスタ、または、デバイスコンフィグレーションレジスタの1つからデータが作成される。デバイスコンフィグレーションレジスタまたはステータスレジスタに対するＲＥＡＤ処理は、ＬＣＲ−ＡＣＴＩＶＥサイクルの後に行われる。データ出力（data out）のバースト長は、モードレジスタの設定によって定義される。ＬＣＲ−ＡＣＴＩＶＥサイクルの後のＲＥＡＤ処理、またはＬＣＲ−ＡＣＴＩＶＥサイクルを必要としないで行われるＲＥＡＤ処理によって、アレイが読み出される。しかしながら、読み出し動作には幾つかのバリエーションが存在するため、以下の項目で説明する。
【００７３】
バンクに対するＲＥＡＤコマンドの実行によって、メモリアレイのコンテンツが出力される。ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われている間は、ＩＳＭの制御下にあるバンク内のどのロケーションに対してＲＥＡＤ処理が行われても無効データが出力される。ＲＥＳＥＴ処理を終了すると、デバイスが自動的にアレイ読み出しモードに入る。
【００７４】
ステータスレジスタ１３４のＲＥＡＤ処理を実行するためには、アレイの読み出し時と同様の入力シーケンスが必要であるが、ＬＣＲ＿ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）サイクルがＡＣＴＩＶＥ ＲＥＡＤサイクルの前でなければならない。ステータスレジスタによるデータ出力（data out）のバースト長は、モードレジスタ１４８によって定義される。ステータスレジスタが保持するコンテンツは、ＣＡＳレイテンシが経過した後、クロックの次の立ち上がりエッジで更新され、ラッチされる。デバイスは、自動的にアレイ読み出しモードに入り、次のＲＥＡＤ処理が可能な状態になる。
【００７５】
デバイスコンフィグレーションレジスタ１３６の読み出しには、ステータスレジスタの読み出しと同様の入力シーケンスが必要であるが、特定のアドレスを指定しなければならない。ＷＥ＃は、ＨＩＧＨでなければならず、ＤＱＭおよびＣＳ＃はＬＯＷでなければならない。メーカ互換ＩＤを読み出すためには、アドレスは、００００００Ｈに指定されていなければならない。デバイスＩＤを読み出すためには、アドレスは、０００００１Ｈに指定されていなければならない。各消去ブロック（ｘｘ０００２Ｈ）内での第三のアドレスロケーションでブロック保護ビットは読み出され、デバイス保護ビットは、ロケーション０００００３Ｈから読み出される。
【００７６】
ＤＱ端子は、アレイにデータを入力するためにも用いられる。アドレス端子は、アドレスロケーションを指定するため、または、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲサイクルの間にＣＥＬに対してコマンドを入力するために用いられる。コマンド入力によって、ＣＥＬに対して８ビットのコマンドが発行され、デバイスの処理モードが制御される。ＷＲＩＴＥ処理は、メモリアレイにデータを入力するために使用される。以下、入力タイプの両方について説明する。
【００７７】
コマンド入力を実行するためには、ＤＱＭはＬＯＷでなければならず、ＣＳ＃およびＷＥ＃も、ＬＯＷでなければならない。アドレス端子やＤＱ端子は、各コマンドの入力に用いられる。コマンドの入力に使用されないアドレス端子は「ドントケア」であって、状態が維持されていなければならない。８ビットコマンドは、ＤＱ０〜ＤＱ７、または、Ａ０〜Ａ７に対する入力であり、クロックの立ち上がりエッジでラッチされる。
【００７８】
メモリアレイに対するＷＲＩＴＥ処理によって、所望のビットが論理０に設定されるが、論理０に設定されているビットを論理１に変更することはできない。いずれかのビットを論理１に設定すると、ブロック全体のデータが消去される。ＷＲＩＴＥ処理を実行するためには、ＤＯＱは、ＬＯＷでなければならず、ＣＳ＃およびＷＥ＃も、ＬＯＷでなければならない。また、ＶＣＣＰをＶＣＣに保持しなければならない。保護されたブロックに対して書き込みを行うには、ＲＰ＃をＶＨＨにする必要がある。Ａ０〜Ａ１１によって書き込みアドレスが指定され、アレイに書き込まれるデータは、ＤＱ端子に入力される。データおよびアドレスは、クロックの立ち上がりエッジでラッチされる。ＷＲＩＴＥ処理の前には、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。
【００７９】
メモリブロックの書き込みを簡略化するために、シンクロナスフラッシュメモリのＩＳＭは、ＷＲＩＴＥサイクルおよびＥＲＡＳＥサイクルの内部アルゴリズムの全てを制御する。デバイスの制御には、８ビットのコマンドセットが使用される。真理値表１および２に有効なコマンドのリストを示す。
【００８０】
８ビットのＩＳＭステータスレジスタ１３４（表２）に対してポーリングを行うことによって、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、または、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了されたかどうか、また、これらの処理の際にエラーが発生したかどうかがチェックされる。ＩＳＭ処理の終了は、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）コマンドの発行によって監視される。ステータスレジスタのコンテンツは、ＤＱ０〜ＤＱ７に出力され、ＣＡＳレイテンシが経過した後、次のクロックの立ち上がりエッジで、モードレジスタの設定によって定義される固定バースト長の分だけ更新される。ＩＳＭ処理は、ＳＲ７＝１となったときに終了する。ビットで定義されるブロックは全てＩＳＭによって設定されるが、ＩＳＭのステータスビットのみがＩＳＭによってリセットされる。消去／非保護ブロック、書き込み／保護ブロック、デバイス保護は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（５０Ｈ）コマンドによってクリアされなければならない。これによってユーザがポーリングを行ってステータスレジスタをクリアするタイミングを選択することができる。例えば、ホストシステムは、個々のＷＲＩＴＥ処理が行われた後にステータスレジスタをチェックするのではなく、複数のＷＲＩＴＥ処理が行われた後にステータスレジスタをチェックすることができる。ＲＰ＃信号のアサート、デバイスのパワーダウンによってもステータスレジスタがクリアされる。
【００８１】
【表７】
【００８２】
デバイスＩＤ、製造メーカー互換ＩＤ、デバイス保護ステータス、およびブロック保護ステータスは、全て、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮ（９０Ｈ）コマンドを発行することによって読み出される。所望のレジスタを読み出すために、特定のアドレスがアサートされなければならない。様々なデバイスのコンフィグレーションレジスタ１３６についての詳細を表３に示す。
【００８３】
【表８】
【００８４】
デバイスの処理モードを変更するためのコマンドを発行することもできる。各モードでは、そのモード特有の処理が行われる。幾つかのモードでは、処理の実行の前に、一連のコマンドを書き込む必要がある。以下、各モードの特性について説明する。真理値表１および２は、所望の処理を行うために必要なコマンドシーケンスのリストである。読み出しと書き込みを同時に行う機能によって、バックグランド処理であるバンクに対して書き込み処理または消去処理を行っている間に他のバンクに読み出し処理を行うことができる。書き込み処理では、真理値表２に記載されたＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスを連続したクロックサイクルで終了させなければならない。しかしながら、シンクロナスフラッシュコントローラの処理を簡略化するために、このコマンドシーケンスの間、ＮＯＰコマンドまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドを数に制限なく発行するようにしている。さらに、データの保護機能を高めるために、これらのコマンドシーケンスは、３サイクルの間、同一のバンクアドレスに指定しなければならない。ＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスの間にバンクアドレスが変更される場合、または、コマンドシーケンスが連続していない場合（コマンドシーケンスの間に、コマンドの発行が許されているＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンド以外のコマンドが発行された場合）、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
【００８５】
パワーアップ（電源立ち上げ）後、処理コマンドがデバイスに対して発行される前に、シンクロナスフラッシュメモリが初期化される。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給された後、クロックが安定し、ＲＰ＃がＬＯＷからＨＩＧＨに変化する。ＲＰ＃がＨＩＧＨに移行した後、デバイス内部の初期化が終了するには、遅延時間（一実施の形態においては、１００μｓの遅延時間）が必要である。デバイスの初期化が終了すると、デバイスは、アレイ読み取りモードになり、実行可能なコマンドがデバイスに対して発行される。
【００８６】
デバイスＩＤ、メーカー互換ＩＤ、デバイス保護ビットおよびブロック保護ビットの各々を読み出すためには、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮ（９０Ｈ）コマンドが発行される。このモードにおいては、所望の情報を読み出すために特定のアドレスが指定される。メーカー互換ＩＤは、００００００Ｈで読み出される。デバイスＩＤは、０００００１Ｈで読み出される。メーカー互換およびデバイスＩＤは、ＤＱ０〜ＤＱ７に出力される。デバイス保護ビットは、０００００３Ｈで読み出される。ブロック保護ビットの各々は、各ブロックにおける３番目のアドレスロケーション（ｘｘ０００２Ｈ）で読み出される。デバイス保護ビットおよびブロック保護ビットは、ＤＱ０に出力される。
【００８７】
アレイに対してデータを入力するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必要がある（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）。初めのサイクルにおいては、Ａ０〜Ａ７に対し、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＷＲＩＴＥ＿ＳＥＴＵＰコマンド（４０Ｈ）とともに発行され、ＢＡ０、ＢＡ１に対し、バンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、行アドレスがアクティブとなり、バンクアドレスが確認される。３番目のサイクルは、ＷＲＩＴＥコマンドであり、開始列、バンクアドレスおよびデータが発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。ＩＳＭがＷＲＩＴＥ処理を実行している間、ＩＳＭステータスビット（ＳＲ７）は０になる。ＩＳＭの制御下では、バンクに対してＲＥＡＤ処理が行われると、無効なデータが作成される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、ＷＲＩＴＥ処理が終了し、このバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックに書き込みをする場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される必要があり、ＩＳＭによるＷＲＩＴＥ処理が終了するまで、ＲＰ＃は、ＶＨＨに保持されなければならない。連続するサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、または、バンクアドレスが３サイクルのいずれかにおいて変更された場合には、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定される。ＩＳＭがＷＲＩＴＥ処理を開始すると、このＷＲＩＴＥ処理は、ＲＥＳＥＴ処理が行われるか、パワーダウンが行われることがない限り、中止することはない。ＲＥＳＥＴ処理が行われたり、パワーダウンが行われたりすると、いずれの場合にも、書き込み中のデータが破壊される可能性がある。
【００８８】
ＥＲＡＳＥシーケンスを実行すると、ブロック内の全てのビットが論理１に設定される。ＥＲＡＳＥ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、あるブロックのＥＲＡＳＥ処理を開始するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＥＲＡＳＥ＿ＳＥＴＵＰコマンド（２０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対して消去されるブロックのバンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、Ａ１０、Ａ１１、ＢＡ０、ＢＡ１によって消去されるブロックのアドレスが指定される。３番目のサイクルではＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行され、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。ＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行された後、ＩＳＭは、アドレスが指定されたブロックのＥＲＡＳＥ処理を開始する。アドレスが指定されているブロックが存在するバンクに対してＲＥＡＤ処理が行われると、無効なデータが出力される。ＥＲＡＳＥ処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される必要があり、ＩＳＭによるＥＲＡＳＥ処理が終了する（ＳＲ７＝１）まで、ＲＰ＃は、ＶＨＨに保持されなければならない。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、１つ以上のコマンドサイクルでバンクアドレスが変更されている場合には、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
【００８９】
モードレジスタ１４８のコンテンツをＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによってＮＶモードレジスタにコピーしてもよい。ＮＶモードレジスタに対して書き込みを行う前に、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスを終了させ、ＮＶモードレジスタ内の全てのビットを論理１に設定する必要がある。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を終了させるのに必要なＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドについての詳細な情報は、真理値表２に示されている。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスまたはＷＲＩＴＥ＿ＮＶＭＯＤＥＲＥＧＩＳＴＥＲコマンドシーケンスのＷＲＩＴＥサイクルが登録された後、ＲＥＡＤコマンドがアレイに対して発行される。現在実行中のＩＳＭ処理が終了し、ＳＲ７＝１となるまでは、新たなＷＲＩＴＥ処理は許可されない。
【００９０】
ＢＬＯＣＫ＿ＰＲＯＴＥＣＴシーケンスを実行することにより、所定のブロックに対する第１レベルのソフトウエア／ハードウエア保護を行うことができる。メモリは、１つのビットで１６個のブロックを保護する１６ビットレジスタを有する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデータを保護するためのデバイスビットを提供するレジスタを備える。ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を開始するには、３つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対して保護すべきブロックのバンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、保護されるべきブロックの行がアクティブになり、バンクアドレスが確認される。３番目のサイクルでは、ＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＢＬＯＣＫ＿ＰＲＯＴＥＣＴ＿ＣＯＮＦＩＲＭコマンド（０１Ｈ）が発行され、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。そして、ＩＳＭは、ＰＲＯＴＥＣＴ処理を開始する。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、バンクアドレスが変更された場合には、ＷＲＩＴＥステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、ＰＲＯＴＥＣＴ処理が終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ブロック保護ビットが一旦１（保護）に設定されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって０にリセットする以外には、この保護ビットを変更できなくなる。ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドシーケンスは、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドに類似しているが、第３のサイクルでは、ＷＲＩＴＥコマンドがＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）と共に発行され、アドレスが「ドントケア」に指定される。真理値表２には、さらに他の情報も含まれている。ロケーション０および１５のブロックでは、さらにセキュリティが高まっている。ロケーション０および１５のブロック保護ビットが一旦１（保護）に設定されると、各ビットは、ＵＮＰＲＯＴＥＣＴ処理の３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理またはＵＮＰＲＯＴＥＣＴ ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまで（ＳＲ７＝１）ＶＨＨに保持されなければ、ビットが０にリセットされない。さらに、デバイス保護ビットがセットされた場合、前記３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理又はＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまでＶＨＨに保持させる必要がある。ブロックの保護ステータスの確認は、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮコマンド（９０Ｈ）を発行することによって行われる。
【００９１】
ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンスを実行すると、デバイスの保護ビットが１に設定され、ブロック保護ビットの変更が防止される。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンスを開始するには３つの連続したコマンドサイクルが必要となる。初めのサイクルでは、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア」であるが、３つのサイクルの全てに対して同一のバンクアドレスを使用しなければならない。次のコマンドは、ＡＣＴＩＶＥである。３番目のサイクルは、ＷＲＩＴＥサイクルである。ＷＲＩＴＥサイクルの間、ＤＱ０〜ＤＱ７に対してＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴコマンド（Ｆ１Ｈ）が発行され、ＲＰ＃がＶＨＨになる。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。デバイスに対して実行可能なコマンドを発行することが可能になる。ＲＰ＃は、ＷＲＩＴＥ処理が終了する（ＳＲ７＝１）までは、ＶＨＨに保持されなければならない。現在実行中のＩＳＭ処理が終了するまでは、新たなＷＲＩＴＥ処理の実行は許されない。デバイス保護ビットが一旦１に設定されると、ＲＰ＃がＶＨＨにならない限り、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理やＢＬＯＣＫ＿ＵＮＰＲＯＴＥＣＴ処理は実行することができない。デバイス保護ビットは、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理に影響を与えない。ブロック保護処理およびデバイス保護処理についてのより詳細な情報を表４に示す。
【００９２】
【表９】
【００９３】
ＩＳＭステータスビット（ＳＲ７）が設定された後、デバイス／バンク（ＳＲ０）、デバイス保護（ＳＲ３）、バンクＡ０（ＳＲ１）、バンクＡ１（ＳＲ２）、書き込み／保護ブロック（ＳＲ４）および消去／非保護（ＳＲ５）の各ステータスビットがチェックされる。ＳＲ３、ＳＲ４、ＳＲ５のステータスビットのうちの1つ、またはこれらのステータスビットの組み合わせ（幾つか）が設定されている場合には、処理の際にエラーが発生する。ＩＳＭはＳＲ３、ＳＲ４、ＳＲ５のビットをリセットすることはできない。これらのビットをクリアするためには、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンド（５０Ｈ）を発行する必要がある。表５は、ＳＲ３、ＳＲ４、ＳＲ５の組み合わせによるエラーを示す。
【００９４】
【表１０】
【００９５】
シンクロナスフラッシュメモリは、コードおよびデータストレージの高度な要求を満たすように設計、製造される。このようなレベルの信頼性を確保するため、ＷＲＩＴＥサイクル間またはＥＲＡＳＥサイクル間において、ＶＣＣＰは、Ｖｃｃに保持されなければならない。この制約が満たされることなく処理が実行される場合には、デバイスにおいて実行されるＷＲＩＴＥサイクルの回数やＥＲＡＳＥサイクルの回数が減少する。各ブロックは、最低で１００，０００回の書き込み／消去が可能なように設計、製造される。
【００９６】
シンクロナスフラッシュメモリは、幾つかの省電力機能を有し、この省電力機能はアレイ読み出しモードで使用することで、電力を節約することができる。ディープパワーダウンモードは、ＲＰ＃をＶＳＳ±０．２Ｖにすることによって実行することができる。このモードでは、電流量（ＩＣＣ）が小さく、例えば、最大で５０μＡである。ＣＳ＃がＨＩＧＨになると、デバイスは、アクティブスタンバイモードに入る。このモードにおいても、低電流であり、電流量（ＩＣＣ）は、例えば、最大で３０ｍＡである。ＣＳ＃が書き込み処理、消去処理、または、保護処理中にＨＩＧＨになると、ＩＳＭはＷＲＩＴＥ処理を続行し、デバイスは、処理が終了するまでアクティブＩｃｃｐ電力を消費する。
【００９７】
図１６は、本発明の一実施の形態に係る自己同期（self-timed）書き込みシーケンスのフローチャートである。このシーケンスは、コマンドレジスタ（コード４０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取り、書き込みコマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ステータスレジスタに対してポーリングが行われ、書き込みが終了しているかどうかが判定される。ポーリングによってステータスレジスタビット７（ＳＲ７）が監視され、ステータスレジスタビット７が１に設定されているかどうかが判定される。また、オプションとして、ステータスチェックを実行するようにしてもよい。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
【００９８】
図１７は、本発明の一実施の形態に係る完全な読み出しステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット４（ＳＲ４）がチェックされ、０に設定されているかどうか判定される。ＳＲ４が１であれば、書き込み処理の際にエラーが発生したとされる。そして、このシーケンスでは、ステータスレジスタビット３（ＳＲ３）がチェックされ、０に設定されているかどうかが判定される。ＳＲ３が１であれば、書き込み処理の際に無効書き込みエラーが発生したとされる。
【００９９】
図１８は、本発明の一実施の形態に係る自己同期ブロック消去シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード２０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプションとして、ステータスチェックを実行するようにしてもよい。消去処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。
【０１００】
図１９は、本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタが監視され、コマンドシーケンスエラーが発生したかどうかが確認される（ＳＲ４＝１またはＳＲ５＝１）。ＳＲ３が１に設定されていれば、無効消去エラーまたは非保護エラー（保護違反エラー）が発生する。ＳＲ５が１に設定されていれば、ブロック消去エラーまたは非保護エラー（保護違反エラー）が発生する。
【０１０１】
図２０は、本発明の一実施の形態に係るブロック保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、ブロックに対してメモリは書き込み処理（０１Ｈ）を実行し、ステータスレジスタを監視し、処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。ブロック保護処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。
【０１０２】
図２１は、本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット３、４、５が監視され、エラーが検出されたかどうかが判定される。
【０１０３】
図２２は、本発明の一実施の形態に係るデバイス保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ＲＰ＃がＶＨＨになっているかどうかを判定する。メモリは、書き込み処理（Ｆ１Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモードに入る。
【０１０４】
図２３は、本発明の一実施の形態に係るブロック保護解除シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタのロード（コード６０Ｈ）、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、当該メモリデバイスが保護されているかどうかを判定する。保護されていない場合、メモリは、ブートロケーション（ブロック０および１５）が保護されているかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。オプションとして、ステータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。同様に、各ブートロケーションが保護されている場合には、メモリは、全てのブロックの保護を解除するべきかどうかを判定する。
【０１０５】
図２４は、モードレジスタを初期化およびロードする処理のタイミングを示す。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスラインに対する処理コード（オペコード：opcode）の発行によってプログラムされる。オペコードは、モードレジスタにロードされる。上述したように、不揮発性モードレジスタのコンテンツは、立ち上がり（power-up）の際に、自動的にモードレジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
【０１０６】
図２５は、クロックサスペンドモード処理のタイミングを示し、図２６は、別のバースト読み出し処理のタイミングを示している。図２７は、バンク読み出しアクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを変更するためには、アクティブコマンドが必要である。図２８は、フルページバースト読み出し処理を示す。フルページバーストは、自己同期方式で行われることなく、終了コマンドの発行を必要とする。
【０１０７】
図２９は、データマスク信号を使用した読み出し処理のタイミングを示す。ＤＱＭ信号は、ＤＱ端子にＤｏｕｔ ｍ＋ｌが出力されないように、データ出力をマスクするために使用される。
【０１０８】
図３０は、書き込み処理を行った後、異なるバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクａに対して行われ、その後、読み出し処理が、バンクｂに対して行われる。各々のバンクにおいて同一の行がアクセスされる。
【０１０９】
図３１は、書き込み処理を行った後、同一のバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクａに対して行われ、その後、読み出し処理が、バンクａに対して行われる。読み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了するのを待機する必要がある。これは、図３０に示すような読み出し処理の場合、即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合とは異なる。
【０１１０】
シンクロナスフラッシュメモリは、書き込み処理にレイテンシを必要としない。つまり、読み出し処理と同様に書き込み処理にレイテンシを必要とするＳＤＲＡＭとは異なる。ＳＤＲＡＭの場合と比較して、システムバスにおける書き込み処理のサイクルが少ないため、システムの読み出しスループットが向上する。図１２に示すように、書き込みデータＤｉｎの供給と、書き込みコマンドおよび列アドレスの供給とは、同一のクロックサイクルで行われる。図１２において、クロックサイクルＴ１は、ＮＯＰコマンドでなくともよい（図３０参照）。読み出しコマンドは、書き込みデータの供給後の次のクロックサイクルで供給される。従って、読み出し処理においては、読み出しコマンドが供給された後、所定のサイクル数にわたってＤＱ接続端子が利用可能である必要があるが（レイテンシ有り）、書き込み処理においては、書き込みコマンドが供給された直後にＤＱ接続端子が利用可能となる（レイテンシ無し）。つまり、本発明は、ゼロバスターンアラウンド機能を提供する。この機能は、読み出し処理と書き込み処理とを交互に行う際、システムバスにおいて複数の待機時間を必要とするＳＤＲＡＭの場合とは大幅に異なる。シンクロナスフラッシュにおけるこれらの２つの特徴によってバスのスループットが向上する
図３２に本発明のシステム３００を例示する。システム３００は、シンクロナスメモリ３０２を有する。このようなシンクロナスメモリ３０２は、ＤＱ入力端子３０６に供給された書き込みデータを格納するための書き込みラッチ３０４を内部に有する。書き込みラッチ３０４は、メモリアレイ３１０に接続される。また、メモリアレイは、数多くのアドレス指定可能なブロックに配列される。あるバンクでデータを書き込みしている間に他のブロックに対する読み出し処理を実行することができる。アレイのメモリセルは、不揮発性メモリセルを使用してもよい。データ通信接続端子３０６は、プロセッサ３２０や他のメモリコントローラなどの外部デバイスと双方向通信を行うために使用される。
【０１１１】
データバッファ３３０は、データ通信端子に接続され、双方向データ通信の調整を行う。このバッファは、従来のＦＩＦＯバッファ回路でもよく、パイプライン入出力バッファ回路でもよい。書き込みラッチは、データバッファとメモリアレイとの間に接続され、データ通信接続端子に供給されたデータをラッチする。また、制御回路は、アレイに対する読み出し処理および書き込み処理を制御する。
【０１１２】
入力書き込みデータをラッチすることによって、データバス３０６（ＤＱ）が開放され、このラッチされたデータを用いて書き込み処理が実行される。メモリに対する最初の書き込み処理が実行されている間は、このメモリに対する後続する書き込み処理は禁止される。しかしながら、バスは、メモリに対し、遅延時間を必要とすることなく、即座に読み出し処理を実行することができる。
【０１１３】
本発明は、従来の入出力バッファアーキテクチャとは異なるアーキテクチャを有する。つまり、従来のメモリデバイスは、ＤＱ入力パスに入力バッファ、ＤＱ出力パスに出力バッファを使用しているが、読み出し処理と書き込み処理の双方に同じクロックレイテンシを必要とする。本発明では、ＤＱ接続端子と外部プロセッサとの間のインタフェースとして機能する入出力バッファ回路を用いることができる。さらに、書き込みラッチにより、書き込みパス（処理）をメモリの一領域に制限することができるとともに、データの読み出し処理を他の領域で行うことができる。
【０１１４】
読み出し処理および書き込み処理の並列化
従来のフラッシュメモリデバイスは、並列処理性能が極めて限られていた。つまり、従来のフラッシュメモリは、通常、書き込み処理を行っている間、読み出し処理の実行はブロックされている。幾つかのメモリにおいては、実行中の書き込み処理をサスペンドすることによって書き込み中のアレイの読み出し処理を可能にするものが存在する。また、書き込み可能なセクタを限定し、メモリのほかの部分で読み出しを行うことによって書き込み中の読み出し処理を可能にするフラッシュメモリも存在する。このようなフラッシュメモリは、１つのシステムにおいて、別個のＥＥＰＲＯＭが必要とならないようにしている。限定されたセクタスペースは、フラッシュにおけるＥＥＰＲＯＭロケーションとして設けられ、メモリの他の部分は、フラッシュ処理のために使用される。しかしながら、このようなフラッシュメモリでは、メモリアレイの全体にわたって読み出し処理と書き込み処理を同時に行うことはできない。
【０１１５】
本発明のフラッシュアレイは、ＳＤＲＡＭと同様のバンク構造に配列されている。一実施の形態においては、６４Ｍのシンクロナスフラッシュが４個の１６Ｍ単位のバンクに分割され、６４ＭのＳＤＲＡＭと同様にアドレス指定される。各バンクは、アドレス指定可能で、４Ｍ単位で消去、プログラム可能なセクタにさらに分割される。メモリは、バンク単位で並列的に読み出し処理および書き込み処理を行うことができる。従って、あるバンクに対する書き込み処理と他のバンクに対する読み出し処理とを同時に行うことができる。当業者であれば、周知であるように、ＳＤＲＡＭでは、各バンクにおいて、１つの共通な行が開かれる。読み出し処理および書き込み処理は、この開かれた行の上でアレイにおける各バンクにわたってシーケンシャルに行われる。
【０１１６】
本発明のシンクロナスフラッシュメモリは、ＳＤＲＡＭと同様のバンクアーキテクチャを有し、バンクの１つで書き込みを行っている間に各バンクにおいて行を開くことができる。
【０１１７】
図３３は、本発明の一実施の形態の処理システム４００を示す。シンクロナスフラッシュメモリ４１０は、双方向データバス４３５を介して複数のプロセッサ４４０、４４２、４４４、および４４６に接続される。前記メモリは、複数のバンク４１２、４１４、４１６および４１８が配列された不揮発性メモリのアレイを有する。また、アレイとデータ通信を行う読み出し／書き込み回路４３０を図３３に概略的に示す。プロセッサ４４０等のプロセッサはアレイバンク４１２の列４２０に対する書き込みを開始する。書き込み処理を行っている間、プロセッサ４４２等の第２のプロセッサは、第２のアレイバンクの行４２０からデータを読み出すことができる。従って、シンクロナスフラッシュメモリ上で４つのプロセッサを別個に動作させることができる。本発明は、４つのバンクを有するものや４つのプロセッサを動作させるものに限定されない。例えば、図３２に示すように、１つまたは複数のプロセッサを用いて１つのバンク書き込み処理を行っている間に、他のメモリアレイバンクからデータを読み出すことができる。つまり、書き込み処理を行っている間、複数の読み出し処理が並列的に行われるようにしてもよい。
【０１１８】
結論
本明細書において、不揮発性メモリセルのアレイを含むシンクロナスフラッシュメモリについて説明した。メモリアレイは、複数の行および複数の列によって配列され、アドレス指定可能なブロックによって配列される。プロセッサや他のメモリコントローラ等の外部装置との双方向データ通信のためにデータ通信端子が用いられる。書き込みラッチは、データバッファとメモリアレイとの間に接続され、データ通信端子に供給されたデータをラッチする。メモリに対する書き込みをメモリアレイブロックなどの１つのロケーションで行っている間、第２のメモリアレイブロック等の２つ目のロケーションでデータの読み出しを行うことができる。書き込み処理および読み出し処理は、複数のアレイブロックにおけるアドレス指定可能な共通の行で実行される。
【図面の簡単な説明】
【図１】 図１Ａは、本発明に係るシンクロナスフラッシュメモリを示すブロック図であり、図１Ｂは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり、図１Ｃは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配列を示す図である。
【図２】 本発明の一実施の形態に係るモードレジスタを示す説明図である。
【図３】 ＣＡＳレイテンシが１、２、３クロックサイクルのときの読み出し処理を示す動作説明図である。
【図４】 本発明の一実施の形態に係るメモリのバンクの特定の行を活性化する処理を示す動作説明図である。
【図５】 活性化コマンドと読み出しコマンドまたは書き込みコマンドとの間のタイミングを示す説明図である。
【図６】 読み出しコマンドを示す説明図である。
【図７】 本発明の一実施の形態に係る連続した読み出しバーストのタイミングを示す図である。
【図８】 本発明の一実施の形態に係るページ内でのランダム読み取りアクセスのタイミングを示す図である。
【図９】 読み出し処理に続いて行われる書き込み処理のタイミングを示す図である。
【図１０】 本発明の一実施の形態において、バーストターミネートコマンドを用いて読み出しバースト処理が終了するタイミングを示す図である。
【図１１】 書き込みコマンドを示す説明図である。
【図１２】 書き込み処理に続いて行われる読み出し処理のタイミングを示す図である。
【図１３】 本発明の一実施の形態に係るパワーダウン処理のタイミングを示す図である。
【図１４】 バースト読み出しの際のクロックサスペンド処理のタイミングを示す図である。
【図１５】 メモリが２つのブートセクタを有する実施の形態におけるメモリアドレスマップを示す説明図である。
【図１６】 本発明の一実施の形態に係る自己同期書き込みシーケンスを示すフローチャートである。
【図１７】 本発明の一実施の形態に係る完全な書き込みステータスチェックシーケンスを示すフローチャートである。
【図１８】 本発明の一実施の形態に係る自己同期消去シーケンスを示すフローチャートである。
【図１９】 本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスを示すフローチャートである。
【図２０】 本発明の一実施の形態に係るブロック保護シーケンスを示すフローチャートである。
【図２１】 本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスを示すフローチャートである。
【図２２】 本発明の一実施の形態に係るデバイス保護シーケンスを示すフローチャートである。
【図２３】 本発明の一実施の形態に係るブロック保護解除シーケンスを示すフローチャートである。
【図２４】 モードレジスタの初期化、ロード処理のタイミングを示す図である。
【図２５】 クロックサスペンドモード処理のタイミングを示す図である。
【図２６】 バースト読み出し処理のタイミングを示す図である。
【図２７】 バンク読み出しアクセスを交互に行うタイミングを示す図である。
【図２８】 フルページバースト読み出し処理のタイミングを示す図である。
【図２９】 データマスク信号を用いて行われるバースト読み出し処理のタイミングを示す図である。
【図３０】 読み出し処理に続いて異なるバンクに対して読み出し処理を行うタイミングを示す図である。
【図３１】 書き込み処理に続いて同一のバンクに対して読み出し処理を行うタイミングを示す図である。
【図３２】 本発明のメモリシステムを示す図である。
【図３３】 本発明のマルチ処理システムを示す図である。
発明の技術分野
本発明は、不揮発性メモリに関し、特に、同期式（シンクロナス）の不揮発性フラッシュメモリに関する。
【０００２】
発明の背景
通常、メモリデバイスは、コンピュータの内部記憶領域用として提供される。用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。メモリには幾つかの種類がある。例えば、ＲＡＭ（random-access memory）は、コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモリである。つまり、データをＲＡＭに書き込んだり、データをＲＡＭから読み出したりすることができる。これに対し、ＲＯＭは、データの読み出ししかできないメモリである。ＲＡＭの多くは揮発性であり、コンテンツを記憶した状態を維持するためには、保持電流を必要とする。電源が切れれば、ＲＡＭに記録されたデータが失われる。
【０００３】
ほとんどのコンピュータは、コンピュータを起動するための命令コード群が記録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込みを行うことはできない。ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）は、特別な不揮発性メモリであり、電荷を与えることによって（電気的に）データを消去することができる。他のＲＯＭと同様に、本来、ＥＥＰＲＯＭはＲＡＭのように高速なメモリではない。ＥＥＰＲＯＭは、多数のメモリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート（フローティングゲート）を有する。フローティングゲートの電荷の有無に応じてメモリセルにデータが記録される。プログラミングや消去処理によって、フローティングゲートに対して電荷が供給されたり除去されたりする。
【０００４】
また、別の不揮発性メモリの例として、フラッシュメモリが挙げられる。フラッシュメモリは、ＥＥＰＲＯＭの一種であり、データの消去やプログラムの更新は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュータの多くは、フラッシュメモリチップにＢＩＯＳを記録しており、ＢＩＯＳの更新を必要に応じて簡単に行うことができる。このようなＢＩＯＳは、フラッシュＢＩＯＳとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多い。フラッシュメモリを使用することによって、新しいプロトコルが標準化された際に、モデムの製造元から提供されるファームウェアを更新して、このプロトコールをモデムがサポートするようにすることができる。
【０００５】
通常、フラッシュメモリは、メモリアレイを備え、このメモリアレイは、行アドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メモリセルの各々には、フローティングゲートを有して電荷を保持する電界効果トランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられる。ブロックにおける各セルは、フローティングゲートに電荷を与えることによって、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロック単位の消去処理によって、フローティングゲートから抜き出される。フローティングゲートにおける電荷の有無によってセルのデータが決定する。
【０００６】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、従来のＤＲＡＭメモリよりも高速で動作するＤＲＡＭである。ＳＤＲＡＭは、ＣＰＵのバスと同期して動作する。ＳＤＲＡＭは、従来のＦＰＭ（Fast Page Mode）ＲＡＭの約３倍、ＥＤＯ（Extended Data Output）ＤＲＡＭやＢＥＤＯ（Burst Extended Data Output）ＤＲＡＭの約２倍の周波数である、１００ＭＨｚで動作する。ＳＤＲＡＭは、高速アクセスが可能であるが、揮発性である。多くのコンピュータシステムは、ＳＤＲＡＭを使用して動作するように設計されているが、不揮発性メモリの利用も期待されている。
【０００７】
上述した理由、または以下に述べる理由により、本技術分野において、ＳＤＲＡＭと同じように動作する不揮発性メモリデバイスに対する要求が存在する。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。特に、シンクロナス不揮発性メモリデバイスでは、読み出し処理と書き込み処理とを並列的に行う機能を備えることが求められている。
【０００８】
発明の要旨
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以下の記載内容を検討することによって、理解可能となるであろう。
【０００９】
一実施の形態においては、不揮発性メモリは、アドレス指定可能な複数のブロックに配列された不揮発性メモリセルのアレイと、アレイに接続された読み出し／書き込み回路とを含む。読み出し／書き込み回路は、アドレス指定可能な第１のブロックに対する第１のデータの書き込みと、アドレス指定可能な第２のブロックに対する第２のデータの読み出しとをほぼ同時に実行する。メモリは、前記第１のデータを前記メモリに書き込む前に格納するラッチを含んでいてもよい。
【００１０】
別の実施の形態においては、不揮発性メモリにおける処理の実行方法は、不揮発性メモリのメモリアレイにおける第１のバンクロケーションに第１のデータを書き込むステップと、第１のデータの書き込みとほぼ同時に不揮発性メモリのメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップとを含む。
【００１１】
また、別の実施の形態のメモリにおける処理の実行方法は、外部から供給される第１のデータを受け取るステップと、書き込みラッチに第１のデータを格納するステップと、書き込みラッチからの第１のデータをメモリのメモリアレイにおける第１のバンクロケーションに書き込むステップと、前記第１のデータの書き込みとほぼ同時にメモリのメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップとを含む。
【００１２】
さらに、別の実施の形態においては、不揮発性メモリにおける処理の実行方法は、メモリに接続された第１の外部プロセッサから第１のデータを受け取るステップと、書き込みラッチに第１のデータを格納するステップと、書き込みラッチからの第１のデータを不揮発性メモリデバイスのメモリアレイにおける第１のロケーションに書き込むステップとを含む。また、この方法は、前記第１のデータの書き込みとほぼ同時に不揮発性メモリにおけるメモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップと、第２のデータを前記メモリデバイスに接続された第２の外部プロセッサに出力するステップとを含む。
【００１３】
発明の実施の形態の説明
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示している。実施の形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレームによってのみ定義されるものである。
【００１４】
以下の詳細な説明は、２つの主項目に分かれる。第１の項目（インタフェースの機能説明）では、ＳＤＲＡＭメモリとの互換性について詳細に説明されている。第２の項目（機能説明）では、フラッシュアーキテクチャにおける機能的コマンドが定められている。
【００１５】
インタフェースの機能説明
図１Ａは、本発明の一実施の形態を示すブロック図である。メモリデバイス１００は、不揮発性のフラッシュメモリセル１０２のアレイを含む。このアレイは、アドレス指定が可能な複数のバンクに配列されている。本実施の形態においては、４つのメモリバンク１０４、１０６、１０８、１１０がメモリに含まれている。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタを含む。メモリに保存されたデータは、ロケーションアドレスを用いることによってアクセスすることができる。このロケーションアドレスは、外部から供給され、アドレスレジスタ１１２によって受け取られる。該アドレスは、行アドレスマルチプレクサ１１４によって解読される。また、前記アドレスは、バンク制御ロジック１１６および行アドレスラッチ/デコーダ１１８によって解読される。メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカウンタ／ラッチ１２０は、受け取った複数のアドレスを結合し、列デコーダ１２２に出力する。回路１２４は、入出力ゲート、データマスクロジック、読出しデータラッチ、さらに、書き込みドライバとしての機能を有する。データは、データ入力レジスタ１２６を通じて入力され、データ出力レジスタ１２８を通じて出力される。コマンド実行ロジック１３０は、メモリデバイスの基本動作を制御する。また、ステートマシン１３２は、メモリアレイおよびセル上で実行される特定の処理を制御する。さらに、データ出力のため、ステータスレジスタ１３４およびＩＤレジスタ１３６が設けられる。
【００１６】
図１Ｂは、本発明の一実施の形態における接続ピン配列（入出力コネクタピンアサイン）を示す。メモリパッケージ１５０は、５４個の接続ピンを有する。ピン構成は、既存のＳＤＲＡＭパッケージのものと概ね同じである。本発明独自の接続ピンは、ＲＰ＃１５２およびＶｃｃｐ１５４の２つである。本発明は、ＳＤＲＡＭのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピンを通じて入出力される信号の機能は、特に説明がない限りは、ＳＤＲＡＭのものと同じではない。図１Ｃは、一実施の形態におけるメモリパッケージ１６０を示す。メモリパッケージ１６０は、ピンによる接続端子ではなく、バンプによる接続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるものではない。
【００１７】
メモリデバイスの処理の特徴を説明する前に、接続ピンおよび各接続ピンを通じて入出力される信号について説明する。入力クロック端子は、クロック信号（ＣＬＫ）を供給する。クロック信号は、システムクロックによってドライブされる。シンクロナスフラッシュメモリの入力信号は、全て、ＣＬＫの立ち上がりエッジ（ポジティブエッジ）でサンプリングされる。また、ＣＬＫは、内部バーストカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
【００１８】
入力クロックイネーブル（ＣＫＥ）端子は、ＣＬＫ信号入力をアクティブ（活性化したＨＩＧＨ状態）、非アクティブ（活性化していないＬＯＷ状態）にするために使用される。クロック入力を非アクティブにすることによって、ＰＯＷＥＲ−ＤＯＷＮ＿ＳＴＡＮＤＢＹ処理（全てのメモリバンクがアイドル状態になる）、ＡＣＴＩＶＥ＿ＰＯＷＥＲ−ＤＯＷＮ処理（メモリ行がいずれかのバンクにおいてＡＣＴＩＶＥになる）、または、ＣＬＯＣＫ＿ＳＵＳＰＥＮＤ処理（バースト／アクセスが続行中である）が可能になる。ＣＫＥは、メモリデバイスがパワーダウンモードに入っているとき以外は、同期状態になっている。メモリデバイスがパワーダウンモードに入っているときは、ＣＫＥは、非同期状態になっている。ＣＬＫ等の入力バッファは、パワーダウンモードでは、無効になっており、低消費電力のスタンバイ状態になっている。ＣＫＥは、ＲＰ＃がディープパワーダウンであるときを除き、パワーダウンモードが要求されていない場合は、システムにおいてＨＩＧＨ状態に維持されていてもよい。
【００１９】
チップセレクト（ＣＳ＃）入力端子には、コマンド実行ロジックに設けられたコマンドデコーダを有効、無効にするための信号が入力される。信号がＬＯＷであれば、コマンドデコーダが有効となり、信号がＨＩＧＨであれば、コマンドデコーダが無効となる。つまり、ＣＳ＃がＨＩＧＨであれば、全てのコマンドがマスクされる。さらに、システムにおいて複数のバンクが存在する場合、ＣＳ＃によって外部からバンクを選択できるようになる。従って、ＣＳ＃は、コマンドコードの一部であるとみなすことができる。しかしながら、このＣＳ＃は、必須のものではない。
【００２０】
入力コマンドを入力するための接続端子ＲＡＳ＃、ＣＡＳ＃およびＷＥ＃は（ＣＡＳ＃、ＣＳ＃と共に）、後述するように、メモリによって実行されるコマンドを定義する。入出力マスク（ＤＱＭ）端子は、書き込みアクセスのためのマスク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使用される。ＷＲＩＴＥサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであった場合には、入力データがマスクされる。ＲＥＡＤサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであった場合には、２クロックのレイテンシが経過後、出力バッファが高インピーダンス（Ｈｉｇｈ−Ｚ）状態になる。ＤＱＭＬは、データ端子ＤＱ０〜ＤＱ７に対応し、ＤＱＭＨは、データ端子ＤＱ８〜ＤＱ１５に対応する。ＤＱＭＬおよびＤＱＭＨは、ＤＱＭとして参照されたとき、同一の状態であると考えられる。
【００２１】
アドレス入力部（接続端子）１３３は、主に、アドレス信号を入力するために使用される。図示した実施の形態においては、メモリは１２のライン（Ａ０〜Ａ１１）を有する。また、後述するように、アドレス端子を通じて他の信号を入力するようにしてもよい。メモリバンクのあるロケーションを選択するために、ＡＣＴＩＶＥコマンド（行アドレスＡ０〜Ａ１１）やＲＥＡＤ／ＷＲＩＴＥコマンド（列アドレスＡ０〜Ａ７）が発行された際、アドレス入力部の信号がサンプリングされる。アドレス入力部は、後述するＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲ処理の際、処理コード（ＯｐＣｏｄｅ）を入力するためにも使用される。また、アドレスラインＡ０−Ａ１１は、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理の際に、モード設定を入力するために使用される。
【００２２】
入力リセット／パワーダウン（ＲＰ＃）端子１４０は、リセット処理やパワーダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち上げる（initial device power-up）ときには、ＲＰ＃がＬＯＷからＨＩＧＨになった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のため、１００μｓの遅延時間が必要となる。ＲＰ＃信号がＬＯＷになると、ステータスレジスタがクリアされ、デバイス内のステートマシン（ＩＳＭ）１３２がアレイ読み出しモードに設定される。また、デバイスがディープパワーダウンモードになる。パワーダウンによって、ＣＳ＃１４２を含む全ての入力端子が「ドントケア（Don't Care）」に設定され、全ての出力がＨｉｇｈ−Ｚ状態になる。ＲＰ＃信号がＶＨＨ電圧（５Ｖ）と同じになると、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理の間、全ての保護モードが解除される。ＲＰ＃信号によって、デバイス保護ビットが「１（保護モード）」に設定されるが、ＲＰ＃信号がＶＨＨになったときは、１６ビットレジスタのロケーション０および１５に存在するブロック保護ビットの各々が、「０（非保護モード）」に設定される。保護ビットについては後述する。他の処理モードの全てにおいて、ＲＰ＃は、ＨＩＧＨに維持される。
【００２３】
バンクアドレス入力端子ＢＡ０およびＢＡ１は、どのバンクに対し、ＡＣＴＩＶＥコマンド、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、または、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドを発行するかどうかを定義する。ＤＱ０〜ＤＱ１５端子１４３は、双方向データ通信に使用されるデータバス接続端子である。図１Ｂに示すＶＣＣＱ端子は、ノイズの干渉を受けにくくなるように、ＶＣＣ端子と絶縁された電源をＤＱ端子に供給するために使用される。一実施の形態においては、ＶＣＣＱ＝Ｖｃｃ、即ち、１．８Ｖ±０．１５Ｖである。ＶＳＳＱ端子は、ノイズの干渉を受けにくくなるように、ＤＱ端子に対してＶＳＳ端子と絶縁されたグラウンドとして使用される。ＶＣＣ端子は、例えば、３Ｖの電源供給用である。グラウンドへの接続は、Ｖｓｓ端子を通じて行われる。また、ＶＣＣＰ端子１４４を通じて別のオプション電圧を供給してもよい。ＶＣＣＰ端子は、デバイスの外部でＶＣＣ端子に接続され、デバイスの初期動作、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や消去処理は、ＶＣＣＰ端子を通じて供給された電圧を用いて行われ、他の処理は、全て、ＶＣＣ端子を通じて供給された電圧を用いて行われる。Ｖｃｃｐ端子は、高圧スイッチ／ポンプ回路１４５に接続される。
【００２４】
以下、シンクロナスフラッシュメモリの動作に関するより詳細な説明を行う。本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去（フラッシュ）可能であり、プログラム可能なＲＯＭに関する。このメモリは、１６ビット単位の４，１９４，３０４ワードとして構成される６７，１０８，８６４ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例として示したデータ容量に限定されない。メモリバンクの各々は、４つの別個に消去可能なブロックで構成される。つまり、合計１６のブロックが存在する。不慮の消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、メモリは、ハードウエアおよびソフトウエアによってロック可能な１６個のブロックを含み、各ブロックは、２５６Ｋワードのデータ容量を有する。メモリには４つのバンクが含まれているため、真の並列処理を実現することができる。
【００２５】
バンクに対する読み出しアクセスは、バックグラウンドで他のバンクに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに行うことができる。シンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック信号ＣＬＫの立ち上がりエッジ上で全ての信号を登録することができる。また、メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアクセスは、選択されたロケーションから開始され、アクセスするロケーションの数は、予めプログラムされている。メモリアクセスは、予めプログラムされたシーケンスに従って行われる。読み出しアクセスは、ＡＣＴＩＶＥコマンドの登録で開始し、ＲＥＡＤコマンドによって続行される。ＡＣＴＩＶＥコマンドと同時に登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用される。ＲＥＡＤコマンドと同時に登録されたアドレスビットは、バーストアクセスを開始する列のロケーションとバンクを選択するために使用される。
【００２６】
シンクロナスフラッシュメモリは、１つのロケーション、２つのロケーション、４つのロケーション、８つのロケーション、または、フルページに対応するプログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処理を達成するために、内部パイプラインアーキテクチャを採用している。シンクロナスフラッシュメモリは、低電力のメモリシステム、例えば、３Ｖで駆動するシステムで動作する。メモリの動作モードとしては、ディープパワーダウンモードが省電力スタンバイモードとして提供される。全ての入出力は、ＬＶＴＴＬ（low voltage transistor-transistor logic）互換である。シンクロナスフラッシュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをランダムに切り換える能力を含む。
【００２７】
一般的に、シンクロナスフラッシュメモリは、低電圧で駆動し、複数のバンクを備えたＤＲＡＭと同様の構成を有する。バンクの各々は、複数の行と複数の列とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、およびデバイスの動作について詳細に説明する。
【００２８】
シンクロナスフラッシュは、所定の方法で起動され（powered up）、初期化される。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給されると、クロック信号が安定し、ＲＰ＃１４０がＬＯＷ状態からＨＩＧＨ状態になる。デバイス内部の初期化を完了するまでには、ＲＰ＃がＨＩＧＨ状態に移行した後、例えば、１００μｓの遅延時間が必要である。遅延時間が経過した後、メモリは、アレイ読み出しモードになり、モードレジスタへのプログラミング、または、コマンドの実行可能状態となる。不揮発性モードレジスタ（ＮＶモードレジスタ）１４７に対する最初のプログラミングの後、初期化処理の間、コンテンツが自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラムされた状態で起動し（power-up）、処理コマンドを発行する前に再度不揮発性モードレジスタ１４７のリロードを行う必要はない。これについては後述する。
【００２９】
モードレジスタ１４８は、シンクロナスフラッシュメモリの特定の処理モードを定義するために使用される。この定義には、図２に示すように、バースト長、バーストタイプ、ＣＡＳレイテンシ、処理モードの選択が含まれる。モードレジスタは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＳＩＳＴＯＲコマンドに基づいてプログラミングを行い、再プログラミングが行われるまで、格納された情報を保持する。モードレジスタのコンテンツをＮＶモードレジスタ１４７にコピーしてもよい。ＮＶモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ１４８が自動的にロードされる。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンド、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドの詳細については後述する。当業者であれば、ＳＤＲＡＭにおいては、初期化処理毎に、モードレジスタが外部からロードされる必要があることを理解できるであろう。本発明によればデフォルトモードの設定がＮＶモードレジスタ１４７に登録される。ＮＶモードレジスタのコンテンツは、揮発性モードレジスタ１４８にコピーされ、メモリで各処理が実行されている間にアクセスされる。
【００３０】
モードレジスタビットＭ０〜Ｍ２は、バースト長を定義する。モードレジスタビットＭ３は、バーストタイプ（シーケンシャル、インターリーブ）を定義する。モードレジスタビットＭ４〜６は、ＣＡＳレイテンシを定義する。モードレジスタビットＭ７およびＭ８は、処理モードを定義する。モードレジスタビットＭ９は１に設定される。モードレジスタビットＭ１０およびＭ１１は、本実施の形態では予備とされている。本実施の形態では、ＷＲＩＴＥバーストは、実行されないため、Ｍ９は、論理１に設定され、書き込みアクセスは、１つのロケーション（非バースト）で行われる。モードレジスタは、全てのバンクがアイドル状態にあるときにロードされる必要がある。コントローラは、後続の処理を開始するためには、所定の時間待機しなければならない。
【００３１】
シンクロナスフラッシュメモリに対する読み出しアクセスは、バーストモードで行われる。バースト長は表１に示すようにプログラム可能である。バースト長は、所定のＲＥＡＤコマンドによって自動的にアクセス可能な列ロケーションの最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリーブの場合でも、１つのロケーション、２つのロケーション、４つのロケーション、８つのロケーションに対応するバースト長を有する。また、バーストタイプがシーケンシャルである場合には、フルページに対応するバースト長を利用できる。バースト長がフルページである場合、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的に終了させることによって、バースト長をカスタマイズすることができる。ＲＥＡＤコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを選択することができる。このバーストモードで行われるアクセスは、全て、選択されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続してアクセスする。バースト長が２に設定されている場合は、Ａ１〜Ａ７によってブロックが独自に選択される。バースト長が４に設定されている場合は、Ａ２〜Ａ７によってブロックが選択される。バースト長が８に設定されている場合は、Ａ３〜Ａ７によってブロックが選択される。残余の下位アドレスビット（最下位ビットを含む）は、ブロック内での開始位置を選択するために使用される。フルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
【００３２】
所定のバースト内で行われるアクセスは、ビットＭ３によって、シーケンシャル、またはインターリーブのバーストタイプにプログラムされる。バースト内でのアクセスの順序は、表１に示すように、バースト長、バーストタイプ、開始列アドレスによって決定される。
【００３３】
【表１】
ＣＡＳ（Column Address Strobe）レイテンシは、ＲＥＡＤコマンドを登録した後、最初の出力データをＤＱ端子で利用できるまでの遅延時間をクロックサイクルで示している。レイテンシは、１、２、または３クロックサイクルに設定することができる。例えば、ＲＥＡＤコマンドがクロックエッジｎで登録され、レイテンシがｍクロックである場合、クロックエッジｎ＋ｍでデータを利用可能になる。ＤＱ接続部は、１サイクル前（ｎ＋ｍ−１）のクロックエッジでデータのドライブを開始し、アクセスタイムが適切である場合には、クロックエッジｎ＋ｍで有効なデータが得られる。例えば、アクセスタイムが適当となるようにクロックサイクル時間が設定されていると仮定すると、ＲＥＡＤコマンドがＴ０で登録され、レイテンシが２クロックである場合には、図３に示すように、ＤＱは、Ｔ１以降にデータのドライブを開始し、Ｔ２で有効なデータが得られる。図３は、異なるクロックのレイテンシの設定を使用した場合の動作周期の例を示す。通常の処理モードは、Ｍ７およびＭ８を０に設定することによって選択される。予めプログラムされたバースト長がＲＥＡＤバーストに適用される。
【００３５】
以下の真理値表は、本発明のメモリの処理コマンドをより詳細に示している。各コマンドおよび真理値表２について説明する。
【００３６】
【表２】
【表３】
ＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴ機能は、ＣＬＫ信号が有効であるかどうかにかかわらず、シンクロナスフラッシュメモリによって新しいコマンドが実行されるのを禁止する。シンクロナスフラッシュメモリは、非選択状態となるが、既に実行中の処理には影響を与えない。
【００３９】
ＮＯ＿ＯＰＥＲＡＴＩＯＮ（ＮＯＰ）コマンドは、ＣＳ＃がＬＯＷとされて選択されたシンクロナスフラッシュメモリに対してＮＯＰを実行するために使用される。ＮＯＰの実行によって、アイドル状態、または待機状態の間に希望しないコマンドが登録されることを防ぐことができる。但し、既に実行中の処理には影響を与えない。
【００４０】
モードレジスタに対するデータは、入力端子Ａ０〜Ａ１１を通じてロードされる。全てのアレイバンクがアイドル状態にあるときにのみ、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドが発行され、所定の遅延時間（ＭＲＤ）が経過した後、次に実行されるべき処理のコマンドが発行される。ＮＶモードレジスタ１４７が保持するデータは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによって動的に変更されない限り、電源立ち上げ時の初期化処理の際(upon power-up initialization)、自動的にモードレジスタ１４８にデフォルトデータとしてロードされる。
【００４１】
ＡＣＴＩＶＥコマンドは、アクセスが可能となるように、特定のアレイバンクの行を開く（アクティブにする）。入力端子ＢＡ０、ＢＡ１からの入力値によって、バンクが選択され、入力端子Ａ０〜Ａ１１から入力されるアドレスによって行が選択される。次のＡＣＴＩＶＥコマンド、パワーダウンコマンド、または、ＲＥＳＥＴコマンドが登録されるまで、この行は、アクセスが可能となるようにアクティブになっている。
【００４２】
ＲＥＡＤコマンドは、アクティブな行に対してバーストモードで読み出しアクセスを開始するために使用される。入力端子ＢＡ０、ＢＡ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって開始列ロケーションが選択される。ＤＱ端子上の読み出しデータは、２クロック前におけるデータマスク（ＤＱＭ）入力端子上でのロジックレベルに依存する。与えられたＤＱＭ信号の登録がＨＩＧＨであった場合には、２クロック後の対応するＤＱ端子は、Ｈｉｇｈ−Ｚ（高インピーダンス）になる。与えられたＤＱＭ信号の登録がＬＯＷであった場合には、ＤＱ端子は有効なデータを保持する。従って、読み出し処理の間、ＤＱＭ入力端子を用いて出力データをマスクすることができる。
【００４３】
ＷＲＩＴＥコマンドは、アクティブな行の１つのロケーションで行われる書き込みアクセスを開始するために使用される。ＷＲＩＴＥコマンドを発行する前に、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。入力端子ＢＡ０、ＢＡ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって、列ロケーションが選択される。ＤＱ端子上の入力データは、メモリアレイに書き込まれる。入力データは、該入力データと同時に現れるＤＱＭ入力のロジックレベルに依存する。与えられたＤＱＭ信号の登録がＬＯＷであった場合には、対応するデータがメモリに書き込まれる。ＤＱＭ信号の登録がＨＩＧＨであった場合には、対応するデータの入力が無視され、書き込み対象となっているワード／列ロケーションでのＷＲＩＴＥ処理は実行されない。ＷＲＩＴＥコマンドが発行され、ＤＱＭ信号の登録がＨＩＧＨであった場合には、ＮＯＰコマンドが発行されたものとみなされる。
【００４４】
ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、シンクロナスフラッシュメモリに必須のものではないが、ＳＤＲＡＭのＰＲＥＣＨＡＲＧＥコマンドと同様の方法で読み出し処理を終了させるために用いることができる。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、実行中のＢＵＲＳＴ＿ＲＥＡＤを終了させるために発行されるが、特定のバンクに対して発行されてもよいし、特定のバンクに対して発行されなくてもよい。
【００４５】
ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、固定長、またはフルページにわたるバーストをトランケートする（truncate）ために使用される。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドを登録する直前に登録されたＲＥＡＤコマンドがトランケートされる。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対して発行されるものではない。
【００４６】
ロードコマンドレジスタ処理は、コマンド実行ロジック（ＣＥＬ）１３０に対するフラッシュメモリの制御コマンドの出力を開始するために使用される。ＣＥＬは、デバイスに対するコマンドの受け取りおよび解読を行う。このコマンドによって内部ステートマシン（ＩＳＭ）１３２の動作、読み出しパス（即ち、メモリアレイ１０２、ＩＤレジスタ１３６、またはステータスレジスタ１３４）に対する制御が行われる。
【００４７】
シンクロナスフラッシュメモリ内でバンクに対するＲＥＡＤコマンドまたはＷＲＩＴＥコマンドが発行される前に、このバンクにおいて処理の対象となる行が「開かれる（アクティブにする）」必要がある。これは、図４に示すように、ＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＡＣＴＩＶＥコマンドによって行われ、アクティブにするバンクや行の双方が選択される。
【００４８】
ＡＣＴＩＶＥコマンドを発行して行を開いた後、この行に対し、ＲＥＡＤコマンドやＷＲＩＴＥコマンドが発行される。ＲＥＡＤコマンドやＷＲＩＴＥコマンドを発行するまでの時間は、所定の期間（ｔＲＣＤの仕様）に基づいて決められる。ｔＲＣＤ（ＭＩＮ）をクロック周期で分割した値を切り上げ、整数にする。この整数に基づいて、ＡＣＴＩＶＥコマンドが発行された後、ＲＥＡＤコマンドやＷＲＩＴＥコマンドが発行される最初のクロックエッジが求められる。例えば、ｔＲＣＤの仕様が３０ｎｓであり、クロックが９０ＭＨＺ（１１．１１ｎｓクロック周期）であれば、計算された値は２．７クロックであるため、「３」に切り上げられる。この場合、つまり、２＜ｔＲＣＤ（ＭＩＮ）／ｔＣＫ≦３の場合を図５に示す（ｔＲＣＤの仕様条件が異なる場合にも、同様の方法を用いて時間の単位をクロックサイクルに変換することができる）。
【００４９】
同一のバンクにおける異なる行に対する次のＡＣＴＩＶＥコマンドの発行は、このバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔がｔＲＣＤで定義されていれば、前回アクティブにした行を閉じることなく行うことができる。
【００５０】
別のバンクに対する次のＡＣＴＩＶＥコマンドは、最初のバンクがアクセスされている間に発行することができる。従って、行のアクセスにおける合計のオーバーヘッドを減らすことができる。異なるバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔は、期間ｔＲＣＤで定義される。
【００５１】
ＲＥＡＤバーストは、図６に示すＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＲＥＡＤコマンドによって開始される。ＲＥＡＤコマンドによって、開始列とバンクアドレスが選択される。ＲＥＡＤバーストの間において、ＲＥＡＤコマンドの発行後、ＣＡＳレイテンシが経過した後、開始列のアドレスからの有効なデータ出力要素（data-out element）を利用できる。続くデータ出力要素の各々は、それぞれ次のポジティブクロックエッジで有効となる。バースト終了後、他のコマンドが開始されていなければ、ＤＱ端子はＨＩＧＨ−Ｚ状態になる。フルページバーストは、終了まで継続的に実行される（ページの最後で列０に戻り、処理が継続する）。ＲＥＡＤバーストからのデータは、次のＲＥＡＤコマンドが発行されるとトランケート（truncate）される。固定長ＲＥＡＤバーストからのデータの直後には、次のＲＥＡＤコマンドからのデータが続いている。いずれの場合であっても、継続的なデータの流れが保たれる。新たなバーストの第１番目のデータ要素は、終了したバーストの最後のデータ要素、または、固定長よりも長いバースト（途中でトランケートされている）の場合は、最後の所望のデータ要素の後に続く。新たなＲＥＡＤコマンドは、最後の所望のデータ要素が有効となるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテンシより１だけ少ない。図７において、ＣＡＳレイテンシが１、２、３の場合、データ要素ｎ＋３は、４つのバーストの最後であるか、固定長よりも長いバーストの最後である。シンクロナスフラッシュメモリは、パイプライン・アーキテクチャを採用しているため、プリフェッチ・アーキテクチャのように２ｎルールを必要としない。前回のＲＥＡＤコマンドの後、どのクロックサイクルにおいてもＲＥＡＤコマンドを開始することができる。ページ内における最高速度のランダム読み出しアクセスは、図８に示すように行われる。後続する各ＲＥＡＤ処理を異なるバンクに対して実行してもよい。
【００５２】
ＲＥＡＤバーストからのデータは、次のＷＲＩＴＥコマンドによってトランケートされる。なお、ＷＲＩＴＥコマンドの前には、ＷＲＩＴＥ＿ＳＥＴＵＰを実行する必要がある。固定長ＲＥＡＤバーストからのデータの直後には、次のＷＲＩＴＥコマンドからのデータが続いている。ＷＲＩＴＥコマンドは、バスのターンアラウンドの制約を受ける。入出力の競合を回避することができれば、ＲＥＡＤバーストからの最後の（最後の所望の）データ要素の直後のクロックエッジでＷＲＩＴＥ処理が開始する。システムの設計によっては、シンクロナスフラッシュメモリのＤＱ端子がＨｉｇｈ−Ｚになる前に、入力データをドライブする装置がＬｏｗ−Ｚになることがある。この場合、少なくとも１サイクルの遅延が最後に読み出したデータとＷＲＩＴＥコマンドとの間に発生する。
【００５３】
ＤＱＭ入力は、図９に示す入出力の競合を回避するために使用される。ＤＱＭ信号は、ＷＲＩＴＥコマンド（出力バッファに対するＤＱＭレイテンシは２クロックである）の少なくとも２クロック前にアサートされ（ＨＩＧＨ）、ＲＥＡＤからのデータ出力が抑制される。ＷＲＩＴＥコマンドが登録されると、ＤＱＭ信号の状態に関わらず、ＤＱ端子は、Ｈｉｇｈ−Ｚになる（または、Ｈｉｇｈ−Ｚの状態を維持する）。ＷＲＩＴＥコマンド（入力バッファに対するＤＱＭレイテンシはゼロクロックである）の前にＤＱＭ信号のアサート状態を解除し、書き込みデータのマスクを解除しなければならない。図９は、クロック周波数がＮＯＰサイクルを付加することなくバスの競合を回避できるように設定されている場合を示す。
【００５４】
固定長またはフルページのＲＥＡＤバーストは、ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンクに対するものでもよく、特定のバンクに対するものでなくともよい）、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンクに対するものではない）のいずれによってもトランケートされる。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドやＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、最後の所望のデータ要素が有効であるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテンシより１少ない。これを、異なるＣＡＳレイテンシの場合の各々について、図１０に示す。データ要素ｎ＋３は、４つのバーストのうち最後の望ましいデータ要素でもよく、固定長よりも長いバーストにおける最後の所望のデータ要素でもよい。
【００５５】
１つのロケーションでのＷＲＩＴＥ処理は、図１１に示すＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＷＲＩＴＥコマンドによって開始される。ＷＲＩＴＥコマンドによって、開始列とバンクアドレスが選択される。ＷＲＩＴＥコマンドが登録されると、真理値表４および５によって定義されるようにＲＥＡＤコマンドが実行される。図１２に一例を示す。ＷＲＩＴＥ処理の間、ＷＲＩＴＥコマンドと同時に有効なデータ入力（data-in）が登録される。
【００５６】
ＳＤＲＡＭとは異なり、シンクロナスフラッシュメモリは、特定のバンクの開いている行、あるいは全てのバンクにおける開いている行を非アクティブにするのにＰＲＥＣＨＡＲＧＥコマンドを必要としない。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドに類似するが、ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対するものでもよく、特定のバンクに対するものでなくてもよい。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がアサートされてＨＩＧＨになっていれば、どのバンクにおいてもＢＵＲＳＴ＿ＲＥＡＤが終了する。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がＬＯＷであれば、ＢＡ０、ＢＡ１によってどのバンクを終了するかが指定される。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥは、Ａ１０、ＢＡ０、ＢＡ１によってアドレス指定されないバンクに対するＮＯＰであるとみなされる。
【００５７】
アクセスが行われていないときに、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴに一致するクロックイネーブルＣＫＥがＬＯＷに登録されると、パワーダウンが発生する。パワーダウンが発生すると、ＷＲＩＴＥ処理を含む内部ステートマシンによる処理の後、ＣＫＥを除き、入力バッファと出力バッファが非アクティブになる。つまり、省電力モードのスタンバイ状態となる。
【００５８】
パワーダウン状態は、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴが登録され、所望のクロックエッジでＣＫＥがＨＩＧＨになる（ｔＣＫＳを満たす）と終了する。図１３にパワーダウン処理の例を示す。
【００５９】
列アクセス／バーストの実行中にＣＫＥ端子がＬＯＷに登録されるとクロックサスペンドモードになる。クロックサスペンドモードにおいては、内部クロックが非アクティブになり、シンクロナスロジックが「フリーズ」する。それぞれのクロックの立ち上がりエッジにおいてＣＫＥがＬＯＷにサンプリングされると、次の内部クロックの立ち上がりエッジがサスペンドされる。内部クロックエッジがサスペンドされているときには、入力端子に保持されているコマンドやデータは無視される。クロックがサスペンドされている限り、図１４の例に示すように、ＤＱ端子が保持するデータは、そのドライブされた状態を維持し、バーストカウンタは増加されない。クロックサスペンドモードは、ＣＫＥ端子がＨＩＧＨに登録されると終了し、次のクロックの立ち上がりエッジで内部クロックによる処理が再開する。
【００６０】
バースト読み出し／シングル書き込みモードは、一実施の形態におけるデフォルトモードである。ＷＲＩＴＥコマンドの全ては、単一の列ロケーションでのアクセス（１つのバースト）を発生させるものであり、ＲＥＡＤコマンドは、予めプログラムされたバースト長、シーケンスに従って各列に対するアクセスを発生させるものである。次の真理値表３は、ＣＫＥ信号を用いたメモリ処理を示す。
【００６１】
【表４】
【表５】
【表６】
機能説明
シンクロナスフラッシュメモリは、多くの機能を有し、ＳＤＲＡＭバス上でのコードの格納や、ＸＩＰ技術（execute in place）技術を利用したアプリケーションに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与えることなく消去することができる。これらのメモリブロックの読み出し、書き込み、消去は、コマンド実行ロジック（ＣＥＬ）１３０に対するコマンドの発行によって実行することができる。ＣＥＬは、内部ステートマシン（ＩＳＭ）１３２の処理を制御する。ＣＥＬは、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＢＬＯＣＫ＿ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理、およびＶＥＲＩＦＹ処理の全てを完全に制御する。ＩＳＭ１３２は、各々のメモリロケーションで過剰消去がなされないように保護し、各々のメモリロケーションでデータの保持が最大限に行われるように最適化する。さらに、ＩＳＭによって、システム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの書き込みに必要な制御が大幅に簡略化する。
【００６５】
シンクロナスフラッシュメモリは、１６個の別個の消去可能なブロックで構成される。メモリブロックに保持されたデータは、他のメモリブロックに保持されたデータに影響を与えることなく、部分的に消去可能である。メモリブロックは、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにしてもよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に、ＲＰ＃端子の電圧をＶＨＨ（比較的に高電圧）にドライブする必要がある。ロケーション０および１５の２５６Ｋワードの容量を有するブロックは、別のハードウエアによる保護手段を備えていてもよい。これらのブロックに対してＰＲＯＴＥＣＴコマンドが一旦実行されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって、ＲＰ＃がＶＨＨでなければ、ロケーション０およびロケーション１５以外の全てのブロックの保護を解除する。これにより、システム内でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが発生した場合であっても、重要なコードに対するセキュリティが高められる。
【００６６】
電源立ち上げ時の初期化、ＥＲＡＳＥ処理、ＷＲＩＴＥ処理およびＰＲＯＴＥＣＴ処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズムを制御するＩＳＭを用いることによって簡略化される。ＩＳＭによって、過剰消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化される。ＷＲＩＴＥ処理の間、ＩＳＭは、自動的に、ＷＲＩＴＥ処理の試行回数のインクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認証し、ＩＳＭステータスレジスタを更新する。ＢＬＯＣＫ＿ＥＲＡＳＥ処理を実行するとき、ＩＳＭは、自動的にアドレスブロック全体を上書きして過剰消去を防止し、ＷＲＩＴＥ処理の試行回数のインクレメントおよび監視を行い、ＩＳＭステータスレジスタのビットをセットする。
【００６７】
８ビットのＩＳＭステータスレジスタ１３４は、外部プロセッサ２００にＷＲＩＴＥ処理、ＥＲＡＳＥ処理、ＰＲＯＴＥＣＴ処理時のＩＳＭのステータスを監視させる。８ビットのステータスレジスタのうち、１ビット（ＳＲ７）のセットおよびクリア（設定解除）は、ＩＳＭによって完全に行われる。このビットは、ＩＳＭがＥＲＡＳＥ処理、ＷＲＩＴＥ処理、または、ＰＲＯＴＥＣＴ処理でビジーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の３つのビット（ＳＲ３、ＳＲ４、ＳＲ５）で設定する。ステータスレジスタビットＳＲ０、ＳＲ１およびＳＲ２により、実行中のＩＳＭの処理の詳細な情報が得られる。ユーザは、デバイスレベルでのＩＳＭの処理が進行中であるのか、バンクレベルでのＩＳＭ処理が進行中であるのかを確認でき、どのバンクがＩＳＭによって制御されているかも確認できる。これらの６個のビット（ＳＲ３〜ＳＲ５）は、ホストシステムによってクリアされなければならない。表２を参照してステータスレジスタについてより詳細に説明する。
【００６８】
ＣＥＬ１３０は、デバイスに対するコマンドの受け取りおよび解読を行う。各コマンドは、ＩＳＭの処理および読み出しパス（即ち、メモリアレイ、デバイス構成、または、ステータスレジスタ）を制御する。ＩＳＭがアクティブになっているとき、ＣＥＬに対するコマンドが発行される。
【００６９】
節電効果を高めるために、シンクロナスフラッシュは、極めて低電流のディープパワーダウンモードに対応している。このモードに入るためには、ＲＰ＃端子１４０（リセット／パワーダウン）をＶＳＳ±０．２Ｖにする必要がある。不慮のＲＥＳＥＴを回避するため、ＲＰ＃がＶｓｓで１００ｎｓの間維持されなければデバイスはリセットモードに入らない。ＲＰ＃がＶｓｓに維持されると、デバイスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウンモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化すると、本明細書中で概略説明しているように、デバイスの起動初期化シーケンスが実行される。リセットモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化しても、ディープパワーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに１μｓの遅延時間が必要となる。デバイスがディープパワーダウンモードに入ると、ＲＰ＃バッファを除く全てのバッファが不作動（disable）になり、電流量が少なくなり、例えば、３．３ＶのＶＣＣで最大５０μＡになる。ディープパワーダウンモードの間、ＲＰ＃への入力はＶｓｓに維持されなければならない。ＲＥＳＥＴモードに入ると、ステータスレジスタ１３４がクリアされ、ＩＳＭ１３２がアレイ読み出しモードにセットされる。
【００７０】
シンクロナスフラッシュメモリアーキテクチャによれば、各セクタのデータを消去する際、アレイの他の部分に影響を与えることがない。アレイは、１６個のアドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能であるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ＥＲＡＳＥ機能およびＢＬＯＣＫ＿ＰＲＯＴＥＣＴ機能のみがブロック単位で実行される。１６個のアドレス指定可能なブロックは、４つのバンク１０４、１０６、１０８、１１０に等分される。つまり、各バンク１０４、１０６、１０８、１１０は、４つのブロックからなる。４つのバンクに対し、一方では読み出し、他方では書き込みを同時に行うことができる。あるバンクに対し、ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに別のバンクに対してＲＥＡＤ処理を行うことができる。ステータスレジスタ１３４をポーリングすることによって、どのバンクに対してＩＳＭの処理が実行されているかを判定することができる。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うＩＳＭを備える。このＩＳＭは、電源立ち上げ時の初期化処理、ＥＲＡＳＥ処理、ＷＲＩＴＥ処理およびＰＲＯＴＥＣＴ処理を制御する。どのような場合であっても、ＩＳＭによる処理は1つしか実行することができない。しかしながら、ＲＥＡＤ処理を含む他の特定のコマンドは、ＩＳＭ処理を行っている間に実行することができる。ＩＳＭによって制御される処理コマンドは、バンクレベルの処理、またはデバイスレベルの処理である。ＷＲＩＴＥ処理やＥＲＡＳＥ処理は、バンクレベルで行われるＩＳＭ処理である。バンクレベルで行われるＩＳＭ処理が開始されると、このバンクにおいては、どのロケーションに対してＲＥＡＤ処理が行われても無効データが出力されるが、他のバンクに対してＲＥＡＤ処理が行われると、そのアレイが読み出される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドが実行されると、ステータスレジスタ１３４が保持するコンテンツが出力される。ＩＳＭステータスビットは、ＩＳＭ処理の終了を示す（ＳＲ７＝１）。ＩＳＭ処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ ＲＥＧＩＳＴＥＲ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、およびＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理は、デバイスレベルで行われるＩＳＭ処理である。デバイスレベルで行われるＩＳＭ処理が一旦開始されると、どのバンクに対してＲＥＡＤ処理が行われてもアレイが保持するコンテンツが出力される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドは、ＩＳＭ処理の終了を判定するために発行される。ＳＲ７＝１であるとき、ＩＳＭ処理は終了し、次のＩＳＭ処理が開始される。ハードウエア回路によって意図しないＥＲＡＳＥ処理またはＷＲＩＴＥ処理が行われるのを防いでブロックのデータを保護する場合には、以下に述べるように、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われる前にＲＰ＃をＶＨＨにドライブする必要がある。
【００７１】
ファームウエアの最も重要な部分に対するセキュリティを高めるために、ブロックのデータをハードウエアによって保護する場合がある。ハードウエアによって保護されているブロックに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われている間には、即ち、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が終了するまでは、ＲＰ＃は、ＶＨＨに維持されなければならない。ＲＰ＃＝ＶＨＨでない場合、保護されたブロックに対するＷＲＩＴＥ処理またはＥＲＡＳＥ処理は禁止され、書き込みエラーまたは消去エラーとなる。ロケーション０および１５のブロックは、予期しないＷＲＩＴＥ処理あるいはＥＲＡＳＥ処理を保護するために、別のハードウエア保護機能を有する。本実施の形態において、これらのブロックは、ＲＰ＃＝ＶＨＨでない場合には、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドの発行に基づくソフトウエアによる保護解除ができないようになっている。ブロックの保護ステータスは、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンドを発行し、ブロックの保護ビットを読み取ることによって確認することができる。また、ブロックを保護するためには、対象となるブロックアドレスに対し、３サイクルのコマンドシーケンスを発行しなければならない。
【００７２】
シンクロナスフラッシュメモリは、３つの異なるモードのＲＥＡＤ処理に対応している。モードに応じたＲＥＡＤ処理によって、メモリアレイ、ステータスレジスタ、または、デバイスコンフィグレーションレジスタの1つからデータが作成される。デバイスコンフィグレーションレジスタまたはステータスレジスタに対するＲＥＡＤ処理は、ＬＣＲ−ＡＣＴＩＶＥサイクルの後に行われる。データ出力（data out）のバースト長は、モードレジスタの設定によって定義される。ＬＣＲ−ＡＣＴＩＶＥサイクルの後のＲＥＡＤ処理、またはＬＣＲ−ＡＣＴＩＶＥサイクルを必要としないで行われるＲＥＡＤ処理によって、アレイが読み出される。しかしながら、読み出し動作には幾つかのバリエーションが存在するため、以下の項目で説明する。
【００７３】
バンクに対するＲＥＡＤコマンドの実行によって、メモリアレイのコンテンツが出力される。ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われている間は、ＩＳＭの制御下にあるバンク内のどのロケーションに対してＲＥＡＤ処理が行われても無効データが出力される。ＲＥＳＥＴ処理を終了すると、デバイスが自動的にアレイ読み出しモードに入る。
【００７４】
ステータスレジスタ１３４のＲＥＡＤ処理を実行するためには、アレイの読み出し時と同様の入力シーケンスが必要であるが、ＬＣＲ＿ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）サイクルがＡＣＴＩＶＥ ＲＥＡＤサイクルの前でなければならない。ステータスレジスタによるデータ出力（data out）のバースト長は、モードレジスタ１４８によって定義される。ステータスレジスタが保持するコンテンツは、ＣＡＳレイテンシが経過した後、クロックの次の立ち上がりエッジで更新され、ラッチされる。デバイスは、自動的にアレイ読み出しモードに入り、次のＲＥＡＤ処理が可能な状態になる。
【００７５】
デバイスコンフィグレーションレジスタ１３６の読み出しには、ステータスレジスタの読み出しと同様の入力シーケンスが必要であるが、特定のアドレスを指定しなければならない。ＷＥ＃は、ＨＩＧＨでなければならず、ＤＱＭおよびＣＳ＃はＬＯＷでなければならない。メーカ互換ＩＤを読み出すためには、アドレスは、００００００Ｈに指定されていなければならない。デバイスＩＤを読み出すためには、アドレスは、０００００１Ｈに指定されていなければならない。各消去ブロック（ｘｘ０００２Ｈ）内での第三のアドレスロケーションでブロック保護ビットは読み出され、デバイス保護ビットは、ロケーション０００００３Ｈから読み出される。
【００７６】
ＤＱ端子は、アレイにデータを入力するためにも用いられる。アドレス端子は、アドレスロケーションを指定するため、または、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲサイクルの間にＣＥＬに対してコマンドを入力するために用いられる。コマンド入力によって、ＣＥＬに対して８ビットのコマンドが発行され、デバイスの処理モードが制御される。ＷＲＩＴＥ処理は、メモリアレイにデータを入力するために使用される。以下、入力タイプの両方について説明する。
【００７７】
コマンド入力を実行するためには、ＤＱＭはＬＯＷでなければならず、ＣＳ＃およびＷＥ＃も、ＬＯＷでなければならない。アドレス端子やＤＱ端子は、各コマンドの入力に用いられる。コマンドの入力に使用されないアドレス端子は「ドントケア」であって、状態が維持されていなければならない。８ビットコマンドは、ＤＱ０〜ＤＱ７、または、Ａ０〜Ａ７に対する入力であり、クロックの立ち上がりエッジでラッチされる。
【００７８】
メモリアレイに対するＷＲＩＴＥ処理によって、所望のビットが論理０に設定されるが、論理０に設定されているビットを論理１に変更することはできない。いずれかのビットを論理１に設定すると、ブロック全体のデータが消去される。ＷＲＩＴＥ処理を実行するためには、ＤＯＱは、ＬＯＷでなければならず、ＣＳ＃およびＷＥ＃も、ＬＯＷでなければならない。また、ＶＣＣＰをＶＣＣに保持しなければならない。保護されたブロックに対して書き込みを行うには、ＲＰ＃をＶＨＨにする必要がある。Ａ０〜Ａ１１によって書き込みアドレスが指定され、アレイに書き込まれるデータは、ＤＱ端子に入力される。データおよびアドレスは、クロックの立ち上がりエッジでラッチされる。ＷＲＩＴＥ処理の前には、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。
【００７９】
メモリブロックの書き込みを簡略化するために、シンクロナスフラッシュメモリのＩＳＭは、ＷＲＩＴＥサイクルおよびＥＲＡＳＥサイクルの内部アルゴリズムの全てを制御する。デバイスの制御には、８ビットのコマンドセットが使用される。真理値表１および２に有効なコマンドのリストを示す。
【００８０】
８ビットのＩＳＭステータスレジスタ１３４（表２）に対してポーリングを行うことによって、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、または、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了されたかどうか、また、これらの処理の際にエラーが発生したかどうかがチェックされる。ＩＳＭ処理の終了は、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）コマンドの発行によって監視される。ステータスレジスタのコンテンツは、ＤＱ０〜ＤＱ７に出力され、ＣＡＳレイテンシが経過した後、次のクロックの立ち上がりエッジで、モードレジスタの設定によって定義される固定バースト長の分だけ更新される。ＩＳＭ処理は、ＳＲ７＝１となったときに終了する。ビットで定義されるブロックは全てＩＳＭによって設定されるが、ＩＳＭのステータスビットのみがＩＳＭによってリセットされる。消去／非保護ブロック、書き込み／保護ブロック、デバイス保護は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（５０Ｈ）コマンドによってクリアされなければならない。これによってユーザがポーリングを行ってステータスレジスタをクリアするタイミングを選択することができる。例えば、ホストシステムは、個々のＷＲＩＴＥ処理が行われた後にステータスレジスタをチェックするのではなく、複数のＷＲＩＴＥ処理が行われた後にステータスレジスタをチェックすることができる。ＲＰ＃信号のアサート、デバイスのパワーダウンによってもステータスレジスタがクリアされる。
【００８１】
【表７】
デバイスＩＤ、製造メーカー互換ＩＤ、デバイス保護ステータス、およびブロック保護ステータスは、全て、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮ（９０Ｈ）コマンドを発行することによって読み出される。所望のレジスタを読み出すために、特定のアドレスがアサートされなければならない。様々なデバイスのコンフィグレーションレジスタ１３６についての詳細を表３に示す。
【００８３】
【表８】
デバイスの処理モードを変更するためのコマンドを発行することもできる。各モードでは、そのモード特有の処理が行われる。幾つかのモードでは、処理の実行の前に、一連のコマンドを書き込む必要がある。以下、各モードの特性について説明する。真理値表１および２は、所望の処理を行うために必要なコマンドシーケンスのリストである。読み出しと書き込みを同時に行う機能によって、バックグランド処理であるバンクに対して書き込み処理または消去処理を行っている間に他のバンクに読み出し処理を行うことができる。書き込み処理では、真理値表２に記載されたＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスを連続したクロックサイクルで終了させなければならない。しかしながら、シンクロナスフラッシュコントローラの処理を簡略化するために、このコマンドシーケンスの間、ＮＯＰコマンドまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドを数に制限なく発行するようにしている。さらに、データの保護機能を高めるために、これらのコマンドシーケンスは、３サイクルの間、同一のバンクアドレスに指定しなければならない。ＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスの間にバンクアドレスが変更される場合、または、コマンドシーケンスが連続していない場合（コマンドシーケンスの間に、コマンドの発行が許されているＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンド以外のコマンドが発行された場合）、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
【００８５】
パワーアップ（電源立ち上げ）後、処理コマンドがデバイスに対して発行される前に、シンクロナスフラッシュメモリが初期化される。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給された後、クロックが安定し、ＲＰ＃がＬＯＷからＨＩＧＨに変化する。ＲＰ＃がＨＩＧＨに移行した後、デバイス内部の初期化が終了するには、遅延時間（一実施の形態においては、１００μｓの遅延時間）が必要である。デバイスの初期化が終了すると、デバイスは、アレイ読み取りモードになり、実行可能なコマンドがデバイスに対して発行される。
【００８６】
デバイスＩＤ、メーカー互換ＩＤ、デバイス保護ビットおよびブロック保護ビットの各々を読み出すためには、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮ（９０Ｈ）コマンドが発行される。このモードにおいては、所望の情報を読み出すために特定のアドレスが指定される。メーカー互換ＩＤは、００００００Ｈで読み出される。デバイスＩＤは、０００００１Ｈで読み出される。メーカー互換およびデバイスＩＤは、ＤＱ０〜ＤＱ７に出力される。デバイス保護ビットは、０００００３Ｈで読み出される。ブロック保護ビットの各々は、各ブロックにおける３番目のアドレスロケーション（ｘｘ０００２Ｈ）で読み出される。デバイス保護ビットおよびブロック保護ビットは、ＤＱ０に出力される。
【００８７】
アレイに対してデータを入力するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必要がある（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）。初めのサイクルにおいては、Ａ０〜Ａ７に対し、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＷＲＩＴＥ＿ＳＥＴＵＰコマンド（４０Ｈ）とともに発行され、ＢＡ０、ＢＡ１に対し、バンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、行アドレスがアクティブとなり、バンクアドレスが確認される。３番目のサイクルは、ＷＲＩＴＥコマンドであり、開始列、バンクアドレスおよびデータが発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。ＩＳＭがＷＲＩＴＥ処理を実行している間、ＩＳＭステータスビット（ＳＲ７）は０になる。ＩＳＭの制御下では、バンクに対してＲＥＡＤ処理が行われると、無効なデータが作成される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、ＷＲＩＴＥ処理が終了し、このバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックに書き込みをする場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される必要があり、ＩＳＭによるＷＲＩＴＥ処理が終了するまで、ＲＰ＃は、ＶＨＨに保持されなければならない。連続するサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、または、バンクアドレスが３サイクルのいずれかにおいて変更された場合には、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定される。ＩＳＭがＷＲＩＴＥ処理を開始すると、このＷＲＩＴＥ処理は、ＲＥＳＥＴ処理が行われるか、パワーダウンが行われることがない限り、中止することはない。ＲＥＳＥＴ処理が行われたり、パワーダウンが行われたりすると、いずれの場合にも、書き込み中のデータが破壊される可能性がある。
【００８８】
ＥＲＡＳＥシーケンスを実行すると、ブロック内の全てのビットが論理１に設定される。ＥＲＡＳＥ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、あるブロックのＥＲＡＳＥ処理を開始するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＥＲＡＳＥ＿ＳＥＴＵＰコマンド（２０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対して消去されるブロックのバンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、Ａ１０、Ａ１１、ＢＡ０、ＢＡ１によって消去されるブロックのアドレスが指定される。３番目のサイクルではＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行され、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。ＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行された後、ＩＳＭは、アドレスが指定されたブロックのＥＲＡＳＥ処理を開始する。アドレスが指定されているブロックが存在するバンクに対してＲＥＡＤ処理が行われると、無効なデータが出力される。ＥＲＡＳＥ処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される必要があり、ＩＳＭによるＥＲＡＳＥ処理が終了する（ＳＲ７＝１）まで、ＲＰ＃は、ＶＨＨに保持されなければならない。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、１つ以上のコマンドサイクルでバンクアドレスが変更されている場合には、書き込みステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
【００８９】
モードレジスタ１４８のコンテンツをＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによってＮＶモードレジスタにコピーしてもよい。ＮＶモードレジスタに対して書き込みを行う前に、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスを終了させ、ＮＶモードレジスタ内の全てのビットを論理１に設定する必要がある。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を終了させるのに必要なＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドについての詳細な情報は、真理値表２に示されている。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスまたはＷＲＩＴＥ＿ＮＶＭＯＤＥＲＥＧＩＳＴＥＲコマンドシーケンスのＷＲＩＴＥサイクルが登録された後、ＲＥＡＤコマンドがアレイに対して発行される。現在実行中のＩＳＭ処理が終了し、ＳＲ７＝１となるまでは、新たなＷＲＩＴＥ処理は許可されない。
【００９０】
ＢＬＯＣＫ＿ＰＲＯＴＥＣＴシーケンスを実行することにより、所定のブロックに対する第１レベルのソフトウエア／ハードウエア保護を行うことができる。メモリは、１つのビットで１６個のブロックを保護する１６ビットレジスタを有する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデータを保護するためのデバイスビットを提供するレジスタを備える。ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を開始するには、３つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対して保護すべきブロックのバンクアドレスが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、保護されるべきブロックの行がアクティブになり、バンクアドレスが確認される。３番目のサイクルでは、ＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＢＬＯＣＫ＿ＰＲＯＴＥＣＴ＿ＣＯＮＦＩＲＭコマンド（０１Ｈ）が発行され、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。そして、ＩＳＭは、ＰＲＯＴＥＣＴ処理を開始する。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、（各サイクルの間において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、バンクアドレスが変更された場合には、ＷＲＩＴＥステータスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、ＰＲＯＴＥＣＴ処理が終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ブロック保護ビットが一旦１（保護）に設定されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって０にリセットする以外には、この保護ビットを変更できなくなる。ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマンドシーケンスは、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドに類似しているが、第３のサイクルでは、ＷＲＩＴＥコマンドがＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）と共に発行され、アドレスが「ドントケア」に指定される。真理値表２には、さらに他の情報も含まれている。ロケーション０および１５のブロックでは、さらにセキュリティが高まっている。ロケーション０および１５のブロック保護ビットが一旦１（保護）に設定されると、各ビットは、ＵＮＰＲＯＴＥＣＴ処理の３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理またはＵＮＰＲＯＴＥＣＴ ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまで（ＳＲ７＝１）ＶＨＨに保持されなければ、ビットが０にリセットされない。さらに、デバイス保護ビットがセットされた場合、前記３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理又はＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまでＶＨＨに保持させる必要がある。ブロックの保護ステータスの確認は、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮコマンド（９０Ｈ）を発行することによって行われる。
【００９１】
ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンスを実行すると、デバイスの保護ビットが１に設定され、ブロック保護ビットの変更が防止される。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンスを開始するには３つの連続したコマンドサイクルが必要となる。初めのサイクルでは、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、ＢＡ１に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア」であるが、３つのサイクルの全てに対して同一のバンクアドレスを使用しなければならない。次のコマンドは、ＡＣＴＩＶＥである。３番目のサイクルは、ＷＲＩＴＥサイクルである。ＷＲＩＴＥサイクルの間、ＤＱ０〜ＤＱ７に対してＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴコマンド（Ｆ１Ｈ）が発行され、ＲＰ＃がＶＨＨになる。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータスビットが設定される。デバイスに対して実行可能なコマンドを発行することが可能になる。ＲＰ＃は、ＷＲＩＴＥ処理が終了する（ＳＲ７＝１）までは、ＶＨＨに保持されなければならない。現在実行中のＩＳＭ処理が終了するまでは、新たなＷＲＩＴＥ処理の実行は許されない。デバイス保護ビットが一旦１に設定されると、ＲＰ＃がＶＨＨにならない限り、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理やＢＬＯＣＫ＿ＵＮＰＲＯＴＥＣＴ処理は実行することができない。デバイス保護ビットは、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理に影響を与えない。ブロック保護処理およびデバイス保護処理についてのより詳細な情報を表４に示す。
【００９２】
【表９】
ＩＳＭステータスビット（ＳＲ７）が設定された後、デバイス／バンク（ＳＲ０）、デバイス保護（ＳＲ３）、バンクＡ０（ＳＲ１）、バンクＡ１（ＳＲ２）、書き込み／保護ブロック（ＳＲ４）および消去／非保護（ＳＲ５）の各ステータスビットがチェックされる。ＳＲ３、ＳＲ４、ＳＲ５のステータスビットのうちの1つ、またはこれらのステータスビットの組み合わせ（幾つか）が設定されている場合には、処理の際にエラーが発生する。ＩＳＭはＳＲ３、ＳＲ４、ＳＲ５のビットをリセットすることはできない。これらのビットをクリアするためには、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンド（５０Ｈ）を発行する必要がある。表５は、ＳＲ３、ＳＲ４、ＳＲ５の組み合わせによるエラーを示す。
【００９４】
【表１０】
シンクロナスフラッシュメモリは、コードおよびデータストレージの高度な要求を満たすように設計、製造される。このようなレベルの信頼性を確保するため、ＷＲＩＴＥサイクル間またはＥＲＡＳＥサイクル間において、ＶＣＣＰは、Ｖｃｃに保持されなければならない。この制約が満たされることなく処理が実行される場合には、デバイスにおいて実行されるＷＲＩＴＥサイクルの回数やＥＲＡＳＥサイクルの回数が減少する。各ブロックは、最低で１００，０００回の書き込み／消去が可能なように設計、製造される。
【００９６】
シンクロナスフラッシュメモリは、幾つかの省電力機能を有し、この省電力機能はアレイ読み出しモードで使用することで、電力を節約することができる。ディープパワーダウンモードは、ＲＰ＃をＶＳＳ±０．２Ｖにすることによって実行することができる。このモードでは、電流量（ＩＣＣ）が小さく、例えば、最大で５０μＡである。ＣＳ＃がＨＩＧＨになると、デバイスは、アクティブスタンバイモードに入る。このモードにおいても、低電流であり、電流量（ＩＣＣ）は、例えば、最大で３０ｍＡである。ＣＳ＃が書き込み処理、消去処理、または、保護処理中にＨＩＧＨになると、ＩＳＭはＷＲＩＴＥ処理を続行し、デバイスは、処理が終了するまでアクティブＩｃｃｐ電力を消費する。
【００９７】
図１６は、本発明の一実施の形態に係る自己同期（self-timed）書き込みシーケンスのフローチャートである。このシーケンスは、コマンドレジスタ（コード４０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取り、書き込みコマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ステータスレジスタに対してポーリングが行われ、書き込みが終了しているかどうかが判定される。ポーリングによってステータスレジスタビット７（ＳＲ７）が監視され、ステータスレジスタビット７が１に設定されているかどうかが判定される。また、オプションとして、ステータスチェックを実行するようにしてもよい。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
【００９８】
図１７は、本発明の一実施の形態に係る完全な読み出しステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット４（ＳＲ４）がチェックされ、０に設定されているかどうか判定される。ＳＲ４が１であれば、書き込み処理の際にエラーが発生したとされる。そして、このシーケンスでは、ステータスレジスタビット３（ＳＲ３）がチェックされ、０に設定されているかどうかが判定される。ＳＲ３が１であれば、書き込み処理の際に無効書き込みエラーが発生したとされる。
【００９９】
図１８は、本発明の一実施の形態に係る自己同期ブロック消去シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード２０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプションとして、ステータスチェックを実行するようにしてもよい。消去処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。
【０１００】
図１９は、本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタが監視され、コマンドシーケンスエラーが発生したかどうかが確認される（ＳＲ４＝１またはＳＲ５＝１）。ＳＲ３が１に設定されていれば、無効消去エラーまたは非保護エラー（保護違反エラー）が発生する。ＳＲ５が１に設定されていれば、ブロック消去エラーまたは非保護エラー（保護違反エラー）が発生する。
【０１０１】
図２０は、本発明の一実施の形態に係るブロック保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、ブロックに対してメモリは書き込み処理（０１Ｈ）を実行し、ステータスレジスタを監視し、処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。ブロック保護処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。
【０１０２】
図２１は、本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット３、４、５が監視され、エラーが検出されたかどうかが判定される。
【０１０３】
図２２は、本発明の一実施の形態に係るデバイス保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ＲＰ＃がＶＨＨになっているかどうかを判定する。メモリは、書き込み処理（Ｆ１Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモードに入る。
【０１０４】
図２３は、本発明の一実施の形態に係るブロック保護解除シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタのロード（コード６０Ｈ）、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、当該メモリデバイスが保護されているかどうかを判定する。保護されていない場合、メモリは、ブートロケーション（ブロック０および１５）が保護されているかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。オプションとして、ステータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することはできない。同様に、各ブートロケーションが保護されている場合には、メモリは、全てのブロックの保護を解除するべきかどうかを判定する。
【０１０５】
図２４は、モードレジスタを初期化およびロードする処理のタイミングを示す。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスラインに対する処理コード（オペコード：opcode）の発行によってプログラムされる。オペコードは、モードレジスタにロードされる。上述したように、不揮発性モードレジスタのコンテンツは、立ち上がり（power-up）の際に、自動的にモードレジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
【０１０６】
図２５は、クロックサスペンドモード処理のタイミングを示し、図２６は、別のバースト読み出し処理のタイミングを示している。図２７は、バンク読み出しアクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを変更するためには、アクティブコマンドが必要である。図２８は、フルページバースト読み出し処理を示す。フルページバーストは、自己同期方式で行われることなく、終了コマンドの発行を必要とする。
【０１０７】
図２９は、データマスク信号を使用した読み出し処理のタイミングを示す。ＤＱＭ信号は、ＤＱ端子にＤｏｕｔ ｍ＋ｌが出力されないように、データ出力をマスクするために使用される。
【０１０８】
図３０は、書き込み処理を行った後、異なるバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクａに対して行われ、その後、読み出し処理が、バンクｂに対して行われる。各々のバンクにおいて同一の行がアクセスされる。
【０１０９】
図３１は、書き込み処理を行った後、同一のバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクａに対して行われ、その後、読み出し処理が、バンクａに対して行われる。読み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了するのを待機する必要がある。これは、図３０に示すような読み出し処理の場合、即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合とは異なる。
【０１１０】
シンクロナスフラッシュメモリは、書き込み処理にレイテンシを必要としない。つまり、読み出し処理と同様に書き込み処理にレイテンシを必要とするＳＤＲＡＭとは異なる。ＳＤＲＡＭの場合と比較して、システムバスにおける書き込み処理のサイクルが少ないため、システムの読み出しスループットが向上する。図１２に示すように、書き込みデータＤｉｎの供給と、書き込みコマンドおよび列アドレスの供給とは、同一のクロックサイクルで行われる。図１２において、クロックサイクルＴ１は、ＮＯＰコマンドでなくともよい（図３０参照）。読み出しコマンドは、書き込みデータの供給後の次のクロックサイクルで供給される。従って、読み出し処理においては、読み出しコマンドが供給された後、所定のサイクル数にわたってＤＱ接続端子が利用可能である必要があるが（レイテンシ有り）、書き込み処理においては、書き込みコマンドが供給された直後にＤＱ接続端子が利用可能となる（レイテンシ無し）。つまり、本発明は、ゼロバスターンアラウンド機能を提供する。この機能は、読み出し処理と書き込み処理とを交互に行う際、システムバスにおいて複数の待機時間を必要とするＳＤＲＡＭの場合とは大幅に異なる。シンクロナスフラッシュにおけるこれらの２つの特徴によってバスのスループットが向上する
図３２に本発明のシステム３００を例示する。システム３００は、シンクロナスメモリ３０２を有する。このようなシンクロナスメモリ３０２は、ＤＱ入力端子３０６に供給された書き込みデータを格納するための書き込みラッチ３０４を内部に有する。書き込みラッチ３０４は、メモリアレイ３１０に接続される。また、メモリアレイは、数多くのアドレス指定可能なブロックに配列される。あるバンクでデータを書き込みしている間に他のブロックに対する読み出し処理を実行することができる。アレイのメモリセルは、不揮発性メモリセルを使用してもよい。データ通信接続端子３０６は、プロセッサ３２０や他のメモリコントローラなどの外部デバイスと双方向通信を行うために使用される。
【０１１１】
データバッファ３３０は、データ通信端子に接続され、双方向データ通信の調整を行う。このバッファは、従来のＦＩＦＯバッファ回路でもよく、パイプライン入出力バッファ回路でもよい。書き込みラッチは、データバッファとメモリアレイとの間に接続され、データ通信接続端子に供給されたデータをラッチする。また、制御回路は、アレイに対する読み出し処理および書き込み処理を制御する。
【０１１２】
入力書き込みデータをラッチすることによって、データバス３０６（ＤＱ）が開放され、このラッチされたデータを用いて書き込み処理が実行される。メモリに対する最初の書き込み処理が実行されている間は、このメモリに対する後続する書き込み処理は禁止される。しかしながら、バスは、メモリに対し、遅延時間を必要とすることなく、即座に読み出し処理を実行することができる。
【０１１３】
本発明は、従来の入出力バッファアーキテクチャとは異なるアーキテクチャを有する。つまり、従来のメモリデバイスは、ＤＱ入力パスに入力バッファ、ＤＱ出力パスに出力バッファを使用しているが、読み出し処理と書き込み処理の双方に同じクロックレイテンシを必要とする。本発明では、ＤＱ接続端子と外部プロセッサとの間のインタフェースとして機能する入出力バッファ回路を用いることができる。さらに、書き込みラッチにより、書き込みパス（処理）をメモリの一領域に制限することができるとともに、データの読み出し処理を他の領域で行うことができる。
【０１１４】
読み出し処理および書き込み処理の並列化
従来のフラッシュメモリデバイスは、並列処理性能が極めて限られていた。つまり、従来のフラッシュメモリは、通常、書き込み処理を行っている間、読み出し処理の実行はブロックされている。幾つかのメモリにおいては、実行中の書き込み処理をサスペンドすることによって書き込み中のアレイの読み出し処理を可能にするものが存在する。また、書き込み可能なセクタを限定し、メモリのほかの部分で読み出しを行うことによって書き込み中の読み出し処理を可能にするフラッシュメモリも存在する。このようなフラッシュメモリは、１つのシステムにおいて、別個のＥＥＰＲＯＭが必要とならないようにしている。限定されたセクタスペースは、フラッシュにおけるＥＥＰＲＯＭロケーションとして設けられ、メモリの他の部分は、フラッシュ処理のために使用される。しかしながら、このようなフラッシュメモリでは、メモリアレイの全体にわたって読み出し処理と書き込み処理を同時に行うことはできない。
【０１１５】
本発明のフラッシュアレイは、ＳＤＲＡＭと同様のバンク構造に配列されている。一実施の形態においては、６４Ｍのシンクロナスフラッシュが４個の１６Ｍ単位のバンクに分割され、６４ＭのＳＤＲＡＭと同様にアドレス指定される。各バンクは、アドレス指定可能で、４Ｍ単位で消去、プログラム可能なセクタにさらに分割される。メモリは、バンク単位で並列的に読み出し処理および書き込み処理を行うことができる。従って、あるバンクに対する書き込み処理と他のバンクに対する読み出し処理とを同時に行うことができる。当業者であれば、周知であるように、ＳＤＲＡＭでは、各バンクにおいて、１つの共通な行が開かれる。読み出し処理および書き込み処理は、この開かれた行の上でアレイにおける各バンクにわたってシーケンシャルに行われる。
【０１１６】
本発明のシンクロナスフラッシュメモリは、ＳＤＲＡＭと同様のバンクアーキテクチャを有し、バンクの１つで書き込みを行っている間に各バンクにおいて行を開くことができる。
【０１１７】
図３３は、本発明の一実施の形態の処理システム４００を示す。シンクロナスフラッシュメモリ４１０は、双方向データバス４３５を介して複数のプロセッサ４４０、４４２、４４４、および４４６に接続される。前記メモリは、複数のバンク４１２、４１４、４１６および４１８が配列された不揮発性メモリのアレイを有する。また、アレイとデータ通信を行う読み出し／書き込み回路４３０を図３３に概略的に示す。プロセッサ４４０等のプロセッサはアレイバンク４１２の列４２０に対する書き込みを開始する。書き込み処理を行っている間、プロセッサ４４２等の第２のプロセッサは、第２のアレイバンクの行４２０からデータを読み出すことができる。従って、シンクロナスフラッシュメモリ上で４つのプロセッサを別個に動作させることができる。本発明は、４つのバンクを有するものや４つのプロセッサを動作させるものに限定されない。例えば、図３２に示すように、１つまたは複数のプロセッサを用いて１つのバンク書き込み処理を行っている間に、他のメモリアレイバンクからデータを読み出すことができる。つまり、書き込み処理を行っている間、複数の読み出し処理が並列的に行われるようにしてもよい。
【０１１８】
結論
本明細書において、不揮発性メモリセルのアレイを含むシンクロナスフラッシュメモリについて説明した。メモリアレイは、複数の行および複数の列によって配列され、アドレス指定可能なブロックによって配列される。プロセッサや他のメモリコントローラ等の外部装置との双方向データ通信のためにデータ通信端子が用いられる。書き込みラッチは、データバッファとメモリアレイとの間に接続され、データ通信端子に供給されたデータをラッチする。メモリに対する書き込みをメモリアレイブロックなどの１つのロケーションで行っている間、第２のメモリアレイブロック等の２つ目のロケーションでデータの読み出しを行うことができる。書き込み処理および読み出し処理は、複数のアレイブロックにおけるアドレス指定可能な共通の行で実行される。
【図面の簡単な説明】
【図１】 図１Ａは、本発明に係るシンクロナスフラッシュメモリを示すブロック図であり、図１Ｂは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり、図１Ｃは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配列を示す図である。
【図２】 本発明の一実施の形態に係るモードレジスタを示す説明図である。
【図３】 ＣＡＳレイテンシが１、２、３クロックサイクルのときの読み出し処理を示す動作説明図である。
【図４】 本発明の一実施の形態に係るメモリのバンクの特定の行を活性化する処理を示す動作説明図である。
【図５】 活性化コマンドと読み出しコマンドまたは書き込みコマンドとの間のタイミングを示す説明図である。
【図６】 読み出しコマンドを示す説明図である。
【図７】 本発明の一実施の形態に係る連続した読み出しバーストのタイミングを示す図である。
【図８】 本発明の一実施の形態に係るページ内でのランダム読み取りアクセスのタイミングを示す図である。
【図９】 読み出し処理に続いて行われる書き込み処理のタイミングを示す図である。
【図１０】 本発明の一実施の形態において、バーストターミネートコマンドを用いて読み出しバースト処理が終了するタイミングを示す図である。
【図１１】 書き込みコマンドを示す説明図である。
【図１２】 書き込み処理に続いて行われる読み出し処理のタイミングを示す図である。
【図１３】 本発明の一実施の形態に係るパワーダウン処理のタイミングを示す図である。
【図１４】 バースト読み出しの際のクロックサスペンド処理のタイミングを示す図である。
【図１５】 メモリが２つのブートセクタを有する実施の形態におけるメモリアドレスマップを示す説明図である。
【図１６】 本発明の一実施の形態に係る自己同期書き込みシーケンスを示すフローチャートである。
【図１７】 本発明の一実施の形態に係る完全な書き込みステータスチェックシーケンスを示すフローチャートである。
【図１８】 本発明の一実施の形態に係る自己同期消去シーケンスを示すフローチャートである。
【図１９】 本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスを示すフローチャートである。
【図２０】 本発明の一実施の形態に係るブロック保護シーケンスを示すフローチャートである。
【図２１】 本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスを示すフローチャートである。
【図２２】 本発明の一実施の形態に係るデバイス保護シーケンスを示すフローチャートである。
【図２３】 本発明の一実施の形態に係るブロック保護解除シーケンスを示すフローチャートである。
【図２４】 モードレジスタの初期化、ロード処理のタイミングを示す図である。
【図２５】 クロックサスペンドモード処理のタイミングを示す図である。
【図２６】 バースト読み出し処理のタイミングを示す図である。
【図２７】 バンク読み出しアクセスを交互に行うタイミングを示す図である。
【図２８】 フルページバースト読み出し処理のタイミングを示す図である。
【図２９】 データマスク信号を用いて行われるバースト読み出し処理のタイミングを示す図である。
【図３０】 読み出し処理に続いて異なるバンクに対して読み出し処理を行うタイミングを示す図である。
【図３１】 書き込み処理に続いて同一のバンクに対して読み出し処理を行うタイミングを示す図である。
【図３２】 本発明のメモリシステムを示す図である。
【図３３】 本発明のマルチ処理システムを示す図である。
Claims (16)
- アドレス指定可能な複数のバンクに配列された不揮発性メモリセルのアレイと、
前記アレイに接続された読み出し／書き込み回路と、
前記読み出し／書き込み回路に接続された書き込みラッチとを含み、
前記読み出し／書き込み回路は、前記アドレス指定可能な複数のバンクにおける第１のバンクに対する第１のデータの書き込みと、前記アドレス指定可能な複数のバンクにおける第２のバンクに対する第２のデータの読み出しとを同時に実行し、
前記書き込みラッチは、外部データ通信接続端子に提供された前記第１のデータを格納するように構成されており、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用され、
前記アドレス指定可能な複数のバンクにおいて、読み出し及び書き込みアクセスのために単一のアレイ行が開き、前記読み出し／書き込み回路は、前記第１のデータを前記アドレス指定可能な複数のバンクの前記第１のバンクにおける前記開かれたアレイ行に書き込むと同時に、前記アドレス指定可能な複数のバンクの前記第２のバンクにおける前記開かれたアレイ行から前記第２のデータを読み出し、
前記外部データ通信接続端子は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされることを特徴とする不揮発性シンクロナスメモリ。 - 請求項１記載の不揮発性シンクロナスメモリにおいて、
前記アドレス指定可能な複数のバンクが４つのブロックを含むことを特徴とする不揮発性シンクロナスメモリ。 - 請求項１記載の不揮発性シンクロナスメモリにおいて、
前記読み出し／書き込み回路は、第１の外部プロセッサから前記第１のデータを受け取り、第２の外部プロセッサからの要求に基づいて前記第２のデータを供給することを特徴とする不揮発性シンクロナスメモリ。 - アドレス指定可能な複数のバンクに配列された不揮発性メモリセルのアレイと、
外部データ通信接続端子に供給された第１のデータを格納する書き込みラッチと、
前記アレイに接続された読み出し／書き込み回路とを含み、
前記読み出し／書き込み回路は、前記アドレス指定可能な複数のバンクにおける第１のバンクに対する前記第１のデータの書き込みと、前記アドレス指定可能な複数のバンクにおける第２のバンクに対する第２のデータの読み出しとを同時に実行し、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用され、
前記アドレス指定可能な複数のバンクにおいて、読み出し及び書き込みアクセスのために単一のアレイ行が開き、前記読み出し／書き込み回路は、前記第１のデータを前記アドレス指定可能な複数のバンクの前記第１のバンクにおける前記開かれたアレイ行に書き込むと同時に、前記アドレス指定可能な複数のバンクの前記第２のバンクにおける前記開かれたアレイ行から前記第２のデータを読み出し、
前記外部データ通信接続端子は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされることを特徴とする不揮発性シンクロナスメモリ。 - 請求項４記載の不揮発性シンクロナスメモリにおいて、
前記読み出し／書き込み回路は、第１の外部プロセッサから前記第１のデータを受け取り、第２の外部プロセッサからの要求に基づいて前記第２のデータを供給することを特徴とする不揮発性シンクロナスメモリ。 - プロセッサと、
前記プロセッサに接続された不揮発性シンクロナスメモリとを含む処理システムであって、
前記不揮発性シンクロナスメモリは、
アドレス指定可能な複数のバンクに配列された不揮発性メモリセルのアレイと、
前記アレイに接続された読み出し／書き込み回路と、
書き込みラッチとを含み、
前記読み出し／書き込み回路は、前記アドレス指定可能な複数のバンクにおける第１のバンクに対する前記プロセッサによって供給された前記第１のデータの書き込みと、前記アドレス指定可能な複数のバンクにおける第２のバンクに対する第２のデータの読み出しとを同時に実行し、前記第２のデータを前記プロセッサに供給し、
前記書き込みラッチは、前記第１データが前記アドレス指定可能な複数のバンクのうちの最初の１つに書き込まれる際に当該第１データを格納するように構成されており、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用され、
前記アドレス指定可能な複数のバンクにおいて、読み出し及び書き込みアクセスのために単一のアレイ行が開き、前記読み出し／書き込み回路は、前記第１のデータを前記アドレス指定可能な複数のバンクの前記第１のバンクにおける前記開かれたアレイ行に書き込むと同時に、前記アドレス指定可能な複数のバンクの前記第２のバンクにおける前記開かれたアレイ行から前記第２のデータを読み出し、
前記外部データ通信接続端子は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされることを特徴とする処理システム。 - 第１のプロセッサおよび第２のプロセッサと、
前記第１のプロセッサおよび前記第２のプロセッサに接続された不揮発性シンクロナスメモリとを含む処理システムであって、
前記不揮発性シンクロナスメモリは、
アドレス指定可能な複数のバンクに配列された不揮発性メモリセルのアレイと、
書き込みデータを格納するために前記アレイに接続されたデータラッチと、
前記アレイに接続された読み出し／書き込み回路とを含み、
前記読み出し／書き込み回路は、前記アドレス指定可能な複数のバンクにおける第１のバンクに対する前記第１のプロセッサによって供給された前記第１のデータの書き込みと、前記アドレス指定可能な複数のバンクにおける第２のバンクに対する第２のデータの読み出しとを同時に実行し、前記第２のデータを前記第２のプロセッサに供給し、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用され、
前記アドレス指定可能な複数のバンクにおいて、読み出し及び書き込みアクセスのために単一のアレイ行が開き、前記読み出し／書き込み回路は、前記第１のデータを前記アドレス指定可能な複数のバンクの前記第１のバンクにおける前記開かれたアレイ行に書き込むと同時に、前記アドレス指定可能な複数のバンクの前記第２のバンクにおける前記開かれたアレイ行から前記第２のデータを読み出し、
前記外部データ通信接続端子は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされることを特徴とする処理システム。 - 不揮発性シンクロナスメモリにおける処理の実行方法において、
第１のバンクのロケーションと第２のバンクのロケーションに共通のアドレス指定可能な行にアクセスするステップと、
前記不揮発性シンクロナスメモリのメモリアレイにおける前記第１のバンクロケーションに第１のデータを書き込むステップと、
前記第１のデータの書き込みとほぼ同時に前記不揮発性シンクロナスメモリの前記メモリアレイにおける前記第２のバンクロケーションから第２のデータを読み出すステップとを含み、
前記メモリアレイにおける前記第１のバンクロケーションに前記第１のデータを書き込む前にラッチ回路に前記第１のデータが格納され、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用され、
前記不揮発性シンクロナスメモリの外部データ通信接続端子は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされることを特徴とする不揮発性シンクロナスメモリにおける処理の実行方法。 - 請求項８記載の方法において、
前記第１のデータが外部プロセッサを通じて前記不揮発性シンクロナスメモリに供給されることを特徴とする不揮発性シンクロナスメモリにおける処理の実行方法。 - 請求項８記載の方法において、
前記第１のデータが第１の外部プロセッサを通じて前記不揮発性シンクロナスメモリに供給され、当該方法が、前記第２のデータを第２の外部プロセッサに出力するステップを含むことを特徴とする不揮発性シンクロナスメモリにおける処理の実行方法。 - シンクロナスメモリにおける処理の実行方法において、
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされた前記不揮発性シンクロナスメモリの外部データ通信接続端子を介して、外部から供給される第１のデータを受け取るステップと、
書き込みラッチに前記第１のデータを格納するステップと、
前記メモリのメモリアレイにおける第１のバンクロケーションに前記書き込みラッチからの前記第１データを書き込むステップと、
前記第１のバンク及び前記第２のバンクにおける共通のアレイ行が読み出し及び書き込みアクセスのために開いた状態で、前記第１のデータの書き込みとほぼ同時に前記メモリの前記メモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップとを含み、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用されることを特徴とするシンクロナスメモリにおける処理の実行方法。 - 請求項１１記載の方法において、
前記第１のデータが外部プロセッサを通じて供給されることを特徴とするシンクロナスメモリにおける処理の実行方法。 - 請求項１２記載の方法において、
前記シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する前記外部データ通信接続端子を介して、前記第２のデータを前記外部プロセッサに出力するステップを含むことを特徴とするシンクロナスメモリにおける処理の実行方法。 - 請求項１１記載の方法において、
前記第１のデータが第１の外部プロセッサを通じて供給され、当該方法が、前記シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する前記外部データ通信接続端子を介して、前記第２のデータを第２の外部プロセッサに出力するステップを含むことを特徴とするシンクロナスメモリにおける処理の実行方法。 - 不揮発性シンクロナスメモリにおける処理の実行方法において、
前記不揮発性シンクロナスメモリに接続された第１の外部プロセッサから第１のデータを、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する物理的構成とされた前記不揮発性シンクロナスメモリの外部インタフェースを介して受け取るステップと、
書き込みラッチに前記第１のデータを格納するステップと、
前記不揮発性シンクロナスメモリデバイスのメモリアレイにおける第１のロケーションに前記書き込みラッチからの前記第１のデータを書き込むステップと、
前記第１のロケーション及び前記第２のロケーションに共通のアレイ行が開いた状態で、前記第１のデータの書き込みとほぼ同時に前記不揮発性シンクロナスメモリの前記メモリアレイにおける第２のバンクロケーションから第２のデータを読み出すステップと、
前記第２のデータを前記不揮発性シンクロナスメモリデバイスに接続された第２の外部プロセッサに、前記シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と互換性を有する前記外部インタフェースを介して出力するステップとを含み、
前記読み出し動作及び前記書き込み動作には、同一の組の読み出し／書き込みセンスアンプが利用されることを特徴とする不揮発性シンクロナスメモリにおける処理の実行方法。 - 請求項１５記載の方法において、
前記第１のロケーションおよび前記第２のロケーションは、前記メモリアレイの第１のアドレス指定可能なブロックおよび第２のアドレス指定可能なブロックであることを特徴とする不揮発性シンクロナスメモリにおける処理の実行方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19350600P | 2000-03-30 | 2000-03-30 | |
| US60/193,506 | 2000-03-30 | ||
| US09/628,184 | 2000-07-28 | ||
| US09/628,184 US6851026B1 (en) | 2000-07-28 | 2000-07-28 | Synchronous flash memory with concurrent write and read operation |
| PCT/US2001/010375 WO2001075892A2 (en) | 2000-03-30 | 2001-03-30 | Synchronous flash memory with concurrent write and read operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003529880A JP2003529880A (ja) | 2003-10-07 |
| JP3779209B2 true JP3779209B2 (ja) | 2006-05-24 |
Family
ID=26889068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001573484A Expired - Fee Related JP3779209B2 (ja) | 2000-03-30 | 2001-03-30 | 読み出し処理および書き込み処理を並列に実行する機能を有するシンクロナスフラッシュメモリ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3779209B2 (ja) |
| KR (1) | KR100438634B1 (ja) |
| AU (1) | AU2001251169A1 (ja) |
| DE (1) | DE10196002B3 (ja) |
| WO (1) | WO2001075892A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102021107044A1 (de) | 2021-03-10 | 2022-09-15 | Elmos Semiconductor Se | Sicherheitsrelevantes Rechnersystems mit einem Datenspeicher und einem Datenspeicher |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101002276B (zh) * | 2004-07-29 | 2010-09-01 | 斯班逊有限公司 | 在非易失性存储装置中信息设定之方法及设备 |
| WO2007023544A1 (ja) * | 2005-08-25 | 2007-03-01 | Spansion Llc | 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 |
| JP2007164938A (ja) | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7639540B2 (en) | 2007-02-16 | 2009-12-29 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| KR101293226B1 (ko) | 2011-06-30 | 2013-08-05 | (주)아토솔루션 | 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 |
| US11269779B2 (en) * | 2020-05-27 | 2022-03-08 | Microsoft Technology Licensing, Llc | Memory system with a predictable read latency from media with a long write latency |
| CN113343319B (zh) * | 2021-06-29 | 2024-04-02 | 珠海一微半导体股份有限公司 | 一种flash的类型识别方法及类型识别系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245572A (en) * | 1991-07-30 | 1993-09-14 | Intel Corporation | Floating gate nonvolatile memory with reading while writing capability |
| JP3435783B2 (ja) * | 1994-03-17 | 2003-08-11 | 株式会社日立製作所 | 複数組のデータバッファを備える記憶素子及び記憶素子を用いたデータ処理システム |
| US5666322A (en) * | 1995-09-21 | 1997-09-09 | Nec Electronics, Inc. | Phase-locked loop timing controller in an integrated circuit memory |
| JP3570879B2 (ja) * | 1997-07-09 | 2004-09-29 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP3386705B2 (ja) * | 1997-12-25 | 2003-03-17 | 株式会社東芝 | 半導体記憶装置およびそのバーストアドレスカウンタ |
-
2001
- 2001-03-30 AU AU2001251169A patent/AU2001251169A1/en not_active Abandoned
- 2001-03-30 DE DE10196002T patent/DE10196002B3/de not_active Expired - Fee Related
- 2001-03-30 WO PCT/US2001/010375 patent/WO2001075892A2/en active IP Right Grant
- 2001-03-30 JP JP2001573484A patent/JP3779209B2/ja not_active Expired - Fee Related
- 2001-03-30 KR KR10-2002-7013090A patent/KR100438634B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102021107044A1 (de) | 2021-03-10 | 2022-09-15 | Elmos Semiconductor Se | Sicherheitsrelevantes Rechnersystems mit einem Datenspeicher und einem Datenspeicher |
| DE102021107045A1 (de) | 2021-03-10 | 2022-09-15 | Elmos Semiconductor Se | Rechnersystem für eine Motorsteuerung mit einem Programmspeicher und einem Datenspeicher |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2001251169A1 (en) | 2001-10-15 |
| WO2001075892A3 (en) | 2002-05-23 |
| KR20020086746A (ko) | 2002-11-18 |
| WO2001075892A2 (en) | 2001-10-11 |
| DE10196002T1 (de) | 2003-03-13 |
| JP2003529880A (ja) | 2003-10-07 |
| KR100438634B1 (ko) | 2004-07-02 |
| DE10196002B3 (de) | 2012-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3809909B2 (ja) | ステータスバースト出力を行うシンクロナスフラッシュメモリ | |
| JP3773846B2 (ja) | プリチャージ処理が不要化されたシンクロナスフラッシュメモリ | |
| US7080193B2 (en) | Flash memory with accessible page during write | |
| US6760274B2 (en) | Burst read addressing in a non-volatile memory device | |
| US6851026B1 (en) | Synchronous flash memory with concurrent write and read operation | |
| US20050259506A1 (en) | Synchronous flash memory | |
| US20040153613A1 (en) | Burst write in a non-volatile memory device | |
| JP4902325B2 (ja) | ゼロレイテンシ機能、ゼロバスターンアラウンド機能を有するシンクロナスフラッシュメモリ | |
| JP3631209B2 (ja) | 読み出し処理におけるレイテンシを一致させたフラッシュ | |
| JP3725479B2 (ja) | シンクロナスフラッシュメモリ用のインタフェースコマンドアーキテクチャ | |
| JP3779209B2 (ja) | 読み出し処理および書き込み処理を並列に実行する機能を有するシンクロナスフラッシュメモリ | |
| JP4229946B6 (ja) | フラッシュ用のトップ／ボトム対称保護スキーム | |
| JP2006164511A6 (ja) | フラッシュ用のトップ／ボトム対称保護スキーム | |
| JP2003529878A (ja) | 不揮発性モードレジスタを有するシンクロナスフラッシュメモリ | |
| JP3822495B2 (ja) | シンクロナスフラッシュメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050223 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050512 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051129 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060301 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140310 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |