JP2003529878A - 不揮発性モードレジスタを有するシンクロナスフラッシュメモリ - Google Patents
不揮発性モードレジスタを有するシンクロナスフラッシュメモリInfo
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Abstract
Description
フラッシュメモリに関する。
用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。
メモリには幾つかの種類がある。例えば、RAM(random-access memory)は、
コンピュータのメインメモリとして用いられる。RAMは、読み書き可能なメモ
リである。つまり、データをRAMに書き込んだり、データをRAMから読み出
したりすることができる。これに対し、ROMは、データの読み出ししかできな
いメモリである。RAMの多くは揮発性であり、コンテンツを記憶した状態を維
持するためには、保持電流を必要とする。電源が切れれば、RAMに記録された
データが失われる。
録された小容量のROMを内蔵している。RAMとは異なり、ROMに書き込み
を行うことはできない。EEPROM(electrically erasable programmable r
ead-only memory)は、特別な不揮発性メモリであり、電荷を与えることによっ
て(電気的に)データを消去することができる。他のROMと同様に、本来、E
EPROMはRAMのように高速なメモリではない。EEPROMは、多数のメ
モリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート(フローテ
ィングゲート)を有する。フローティングゲートの電荷の有無に応じてメモリセ
ルにデータが記録される。プログラミングや消去処理によって、フローティング
ゲートに対して電荷が供給されたり除去されたりする。
ッシュメモリは、EEPROMの一種であり、データの消去やプログラムの更新
は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュ
ータの多くは、フラッシュメモリチップにBIOSを記録しており、BIOSの
更新を必要に応じて簡単に行うことができる。このようなBIOSは、フラッシ
ュBIOSとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多
い。フラッシュメモリを使用することによって、新しいプロトコルが標準化され
た際に、モデムの製造元から提供されるファームウェアを更新して、このプロト
コールをモデムがサポートするようにすることができる。
ドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メ
モリセルの各々には、フローティングゲートを有して電荷を保持する電界効果ト
ランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられ
る。ブロックにおける各セルは、フローティングゲートに電荷を与えることによ
って、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロッ
ク単位の消去処理によって、フローティングゲートから抜き出される。フローテ
ィングゲートにおける電荷の有無によってセルのデータが決定する。
動作するDRAMである。SDRAMは、CPUのバスと同期して動作する。S
DRAMは、従来のFPM(Fast Page Mode)RAMの約3倍、EDO(Extend
ed Data Output)DRAMやBEDO(Burst Extended Data Output)DRAM
の約2倍の周波数である、100MHzで動作する。SDRAMは、高速アクセ
スが可能であるが、揮発性である。多くのコンピュータシステムは、SDRAM
を使用して動作するように設計されているが、不揮発性メモリへの利用も期待さ
れている。
AMと同じように動作する不揮発性メモリデバイスに対する要求が存在する。こ
れらの理由は、当業者であれば、明細書に記載された内容を理解することによっ
て、明らかとなるであろう。
下の記載内容を検討することによって、理解可能となるであろう。
ルのアレイと、制御回路と、複数のビットロケーションを有し、モードデータを
格納する不揮発性モードレジスタとを含む。制御回路は、モードデータに応じた
処理設定を行う。
セルのアレイと、制御回路と、複数のビットロケーションを有し、モードデータ
を格納する不揮発性モードレジスタと、モードデータのコピーを受け取るために
、不揮発性モードレジスタに接続された揮発性モードレジスタとを含む。制御回
路は揮発性モードレジスタに接続され、制御回路が揮発性モードレジスタに格納
されたモードデータに応じて処理設定を行う。
る。この方法は、モードデータに基づいて不揮発性モードレジスタのプログラミ
ングを行うステップと、データアクセス処理を開始するステップと、モードデー
タの読み出しを行うステップと、モードデータに応じてデータアクセス処理を制
御するステップとを有する。
ータに基づいて不揮発性モードレジスタのプログラミングを行うステップと、メ
モリデバイスに電源を供給するステップと、不揮発性モードレジスタからのモー
ドデータを揮発性モードレジスタにコピーするステップと、データアクセス処理
を開始するステップと、揮発性モードレジスタからモードデータの読み出しを行
うステップと、モードデータに応じてデータアクセス処理を制御するステップと
を有する。
細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示し
ている。実施の形態の各々は、当業者が発明を実施できるように十分に説明され
ている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、
電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下
の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレーム
によってのみ定義されるものである。
の機能説明)では、SDRAMメモリとの互換性について詳細に説明されている
。第2の項目(機能説明)では、フラッシュアーキテクチャにおける機能的コマ
ンドが定められている。
00は、不揮発性のフラッシュメモリセル102のアレイを含む。このアレイは
、アドレス指定が可能な複数のバンクに配列されている。本実施の形態において
は、4つのメモリバンク104、106、108、110がメモリに含まれてい
る。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタ
を含む。メモリに保存されたデータは、ロケーションアドレスを用いることによ
ってアクセスすることができる。このロケーションアドレスは、外部から供給さ
れ、アドレスレジスタ112によって受け取られる。該アドレスは、行アドレス
マルチプレクサ114によって解読される。また、前記アドレスは、バンク制御
ロジック116および行アドレスラッチ/デコーダ118によって解読される。
メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカ
ウンタ/ラッチ120は、受け取った複数のアドレスを結合し、列デコーダ12
2に出力する。回路124は、入出力ゲート、データマスクロジック、読出しデ
ータラッチ、さらに、書き込みドライバとしての機能を有する。データは、デー
タ入力レジスタ126を通じて入力され、データ出力レジスタ128を通じて出
力される。コマンド実行ロジック130は、メモリデバイスの基本動作を制御す
る。また、ステートマシン132は、メモリアレイおよびセル上で実行される特
定の処理を制御する。さらに、データ出力のため、ステータスレジスタ134お
よびIDレジスタ136が設けられる。
アサイン)を示す。メモリパッケージ150は、54個の接続ピンを有する。ピ
ン構成は、既存のSDRAMパッケージのものと概ね同じである。本発明独自の
接続ピンは、RP#152およびVccp154の2つである。本発明は、SD
RAMのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピン
を通じて入出力される信号の機能は、特に説明がない限りは、SDRAMのもの
と同じではない。図1Cは、一実施の形態におけるメモリパッケージ160を示
す。メモリパッケージ160は、ピンによる接続端子ではなく、バンプによる接
続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるもので
はない。
じて入出力される信号について説明する。入力クロック端子は、クロック信号(
CLK)を供給する。クロック信号は、システムクロックによってドライブされ
る。シンクロナスフラッシュメモリの入力信号は、全て、CLKの立ち上がりエ
ッジ(ポジティブエッジ)でサンプリングされる。また、CLKは、内部バース
トカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
性化したHIGH状態)、非アクティブ(活性化していないLOW状態)にする
ために使用される。クロック入力を非アクティブにすることによって、POWE
R−DOWN_STANDBY処理(全てのメモリバンクがアイドル状態になる
)、ACTIVE_POWER−DOWN処理(メモリ行がいずれのバンクにお
いてACTIVEになる)、または、CLOCK_SUSPEND処理(バース
ト/アクセスが続行中である)が可能になる。CKEは、メモリデバイスがパワ
ーダウンモードに入っているとき以外は、同期状態になっている。メモリデバイ
スがパワーダウンモードに入っているときは、CKEは、非同期状態になってい
る。CLK等の入力バッファは、パワーダウンモードでは、無効になっており、
低消費電力のスタンバイ状態になっている。CKEは、RP#がディープパワー
ダウンであるときを除き、パワーダウンモードが要求されていない場合は、シス
テムにおいてHIGH状態に維持されていてもよい。
コマンドデコーダを有効、無効にするための信号が入力される。信号がLOWで
あれば、コマンドデコーダが有効となり、信号がHIGHであれば、コマンドデ
コーダが無効となる。つまり、CS#がHIGHであれば、全てのコマンドがマ
スクされる。さらに、システムにおいて複数のバンクが存在する場合、CS#に
よって外部からバンクを選択できるようになる。従って、CS#は、コマンドコ
ードの一部であるとみなすことができる。しかしながら、このCS#は、必須の
ものではない。
CAS#、CS#と共に)、後述するように、メモリによって実行されるコマン
ドを定義する。入出力マスク(DQM)端子は、書き込みアクセスのためのマス
ク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使
用される。WRITEサイクルの間にサンプリングされたDQMがHIGHであ
った場合には、入力データがマスクされる。READサイクルの間にサンプリン
グされたDQMがHIGHであった場合には、2クロックのレイテンシが経過後
、出力バッファが高インピーダンス(High−Z)状態になる。DQMLは、
データ端子DQ0〜DQ7に対応し、DQMHは、データ端子DQ8〜DQ15
に対応する。DQMLおよびDQMHは、DQMとして参照されたとき、同一の
状態であると考えられる。
使用される。図示した実施の形態においては、メモリは12のライン(A0〜A
11)を有する。また、後述するように、アドレス端子を通じて他の信号を入力
するようにしてもよい。メモリバンクのあるロケーションを選択するために、A
CTIVEコマンド(行アドレスA0〜A11)やREAD/WRITEコマン
ド(列アドレスA0〜A7)が発行された際、アドレス入力部の信号がサンプリ
ングされる。アドレス入力部は、後述するLOAD_COMMAND_REGI
STER処理の際、処理コード(OpCode)を入力するためにも使用される
。また、アドレスラインA0−A11は、LOAD_MODE_REGISTE
R処理の際に、モード設定を入力するために使用される。
ダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち
上げる(initial device power-up)ときには、RP#がLOWからHIGHに
なった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のた
め、100μsの遅延時間が必要となる。RP#信号がLOWになると、ステー
タスレジスタがクリアされ、デバイス内のステートマシン(ISM)132がア
レイ読み出しモードに設定される。また、デバイスがディープパワーダウンモー
ドになる。パワーダウンによって、CS#142を含む全ての入力端子が「ドン
トケア(Don't Care)」に設定され、全ての出力がHigh−Z状態になる。R
P#信号がVHH電圧(5V)と同じになると、WRITE処理、ERASE処
理の間、全ての保護モードが解除される。RP#信号によって、デバイス保護ビ
ットが「1(保護モード)」に設定されるが、RP#信号がVHHになったとき
は、16ビットレジスタのロケーション0および15に存在するブロック保護ビ
ットの各々が、「0(非保護モード)」に設定される。保護ビットについては後
述する。他の処理モードの全てにおいて、RP#は、HIGHに維持される。
VEコマンド、READコマンド、WRITEコマンド、または、BLOCK_
PROTECTコマンドを発行するかどうかを定義する。DQ0〜DQ15端子
143は、双方向データ通信に使用されるデータバス接続端子である。図1Bに
示すVCCQ端子は、ノイズの干渉を受けにくくなるように、VCC端子と絶縁
された電源をDQ端子に供給するために使用される。一実施の形態においては、
VCCQ=Vcc、即ち、1.8V±0.15Vである。VSSQ端子は、ノイ
ズの干渉を受けにくくなるように、DQ端子に対してVSS端子と絶縁されたグ
ラウンドとして使用される。VCC端子は、例えば、3Vの電源供給用である。
グラウンドへの接続は、Vss端子を通じて行われる。また、VCCP端子14
4を通じて別のオプション電圧を供給してもよい。VCCP端子は、デバイスの
外部でVCC端子に接続され、デバイスの初期動作、WRITE処理、ERAS
E処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や
消去処理は、VCCP端子を通じて供給された電圧を用いて行われ、他の処理は
、全て、VCC端子を通じて供給された電圧を用いて行われる。Vccp端子は
、高圧スイッチ/ポンプ回路145に接続される。
本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去
(フラッシュ)可能であり、プログラム可能なROMに関する。このメモリは、
16ビット単位の4,194,304ワードとして構成される67,108,8
64ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例とし
て示したデータ容量に限定されない。メモリバンクの各々は、4つの別個に消去
可能なブロックで構成される。つまり、合計16のブロックが存在する。不慮の
消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、
メモリは、ハードウエアおよびソフトウエアによってロック可能な16個のブロ
ックを含み、各ブロックは、256Kワードのデータ容量を有する。メモリには
4つのバンクが含まれているため、真の並列処理を実現することができる。
WRITE処理またはERASE処理を行っているときに行うことができる。シ
ンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック
信号CLKの立ち上がりエッジ上で全ての信号を登録することができる。また、
メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアク
セスは、選択されたロケーションから開始され、アクセスするロケーションの数
は、予めプログラムされている。メモリアクセスは、予めプログラムされたシー
ケンスに従って行われる。読み出しアクセスは、ACTIVEコマンドの登録で
開始し、READコマンドによって続行される。ACTIVEコマンドと同時に
登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用
される。READコマンドと同時に登録されたアドレスビットは、バーストアク
セスを開始する列のロケーションとバンクを選択するために使用される。
、4つのロケーション、8つのロケーション、または、フルページに対応するプ
ログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端
を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処
理を達成するために、内部パイプラインアーキテクチャを採用している。シンク
ロナスフラッシュメモリは、低電力のメモリシステム、例えば、3Vで駆動する
システムで動作する。メモリの動作モードとしては、ディープパワーダウンモー
ドが省電力スタンバイモードとして提供される。全ての入出力は、LVTTL(
low voltage transistor-transistor logic)互換である。シンクロナスフラッ
シュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、
フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転
送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをラン
ダムに切り換える能力を含む。
を備えたDRAMと同様の構成を有する。バンクの各々は、複数の行と複数の列
とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期
化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、および
デバイスの動作について詳細に説明する。
れる。VCC、VCCQ、およびVCCPに対して(同時に)電源が供給される
と、クロック信号が安定し、RP#140がLOW状態からHIGH状態になる
。デバイス内部の初期化を完了するまでには、RP#がHIGH状態に移行した
後、例えば、100μsの遅延時間が必要である。遅延時間が経過した後、メモ
リは、アレイ読み出しモードになり、モードレジスタへのプログラミング、また
は、コマンドの実行可能状態となる。不揮発性モードレジスタ(NVモードレジ
スタ)147に対する最初のプログラミングの後、初期化処理の間、コンテンツ
が自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラム
された状態で起動し(power-up)、処理コマンドを発行する前に再度不揮発性モ
ードレジスタ147のリロードを行う必要はない。これについては後述する。
を定義するために使用される。この定義には、図2に示すように、バースト長、
バーストタイプ、CASレイテンシ、処理モードの選択が含まれる。モードレジ
スタは、LOAD_MODE_RESISTORコマンドに基づいてプログラミ
ングを行い、再プログラミングが行われるまで、格納された情報を保持する。モ
ードレジスタのコンテンツをNVモードレジスタ147にコピーしてもよい。N
Vモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ148が
自動的にロードされる。ERASE_NVMODE_REGISTERコマンド
、WRITE_NVMODE_REGISTERコマンドの詳細については後述
する。当業者であれば、SDRAMにおいては、初期化処理毎に、モードレジス
タが外部からロードされる必要があることを理解できるであろう。本発明によれ
ばデフォルトモードの設定がNVモードレジスタ147に登録される。NVモー
ドレジスタのコンテンツは、揮発性モードレジスタ148にコピーされ、メモリ
で各処理が実行されている間にアクセスされる。
ビットM3は、バーストタイプ(シーケンシャル、インターリーブ)を定義する
。モードレジスタビットM4〜6は、CASレイテンシを定義する。モードレジ
スタビットM7およびM8は、処理モードを定義する。モードレジスタビットM
9は1に設定される。モードレジスタビットM10およびM11は、本実施の形
態では予備とされている。本実施の形態では、WRITEバーストは、実行され
ないため、M9は、論理1に設定され、書き込みアクセスは、1つのロケーショ
ン(非バースト)で行われる。モードレジスタは、全てのバンクがアイドル状態
にあるときにロードされる必要がある。コントローラは、後続の処理を開始する
ためには、所定の時間待機しなければならない。
で行われる。バースト長は表1に示すようにプログラム可能である。バースト長
は、所定のREADコマンドによって自動的にアクセス可能な列ロケーションの
最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリ
ーブの場合でも、1つのロケーション、2つのロケーション、4つのロケーショ
ン、8つのロケーションに対応するバースト長を有する。また、バーストタイプ
がシーケンシャルである場合には、フルページに対応するバースト長を利用でき
る。バースト長がフルページである場合、BURST_TERMINATEコマ
ンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的
に終了させることによって、バースト長をカスタマイズすることができる。RE
ADコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを
選択することができる。このバーストモードで行われるアクセスは、全て、選択
されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続
してアクセスする。バースト長が2に設定されている場合は、A1〜A7によっ
てブロックが独自に選択される。バースト長が4に設定されている場合は、A2
〜A7によってブロックが選択される。バースト長が8に設定されている場合は
、A3〜A7によってブロックが選択される。残余の下位アドレスビット(最下
位ビットを含む)は、ブロック内での開始位置を選択するために使用される。フ
ルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
ル、またはインターリーブのバーストタイプにプログラムされる。バースト内で
のアクセスの順序は、表1に示すように、バースト長、バーストタイプ、開始列
アドレスによって決定される。
た後、最初の出力データをDQ端子で利用できるまでの遅延時間をクロックサイ
クルで示している。レイテンシは、1、2、または3クロックサイクルに設定す
ることができる。例えば、READコマンドがクロックエッジnで登録され、レ
イテンシがmクロックである場合、クロックエッジn+mでデータを利用可能に
なる。DQ接続部は、1サイクル前(n+m−1)のクロックエッジでデータの
ドライブを開始し、アクセスタイムが適切である場合には、クロックエッジn+
mで有効なデータが得られる。例えば、アクセスタイムが適当となるようにクロ
ックサイクル時間が設定されていると仮定すると、READコマンドがT0で登
録され、レイテンシが2クロックである場合には、図3に示すように、DQは、
T1以降にデータのドライブを開始し、T2で有効なデータが得られる。図3は
、異なるクロックのレイテンシの設定を使用した場合の動作周期の例を示す。通
常の処理モードは、M7およびM8を0に設定することによって選択される。予
めプログラムされたバースト長がREADバーストに適用される。
各コマンドおよび真理値表2について説明する。
かかわらず、シンクロナスフラッシュメモリによって新しいコマンドが実行され
るのを禁止する。シンクロナスフラッシュメモリは、非選択状態となるが、既に
実行中の処理には影響を与えない。
択されたシンクロナスフラッシュメモリに対してNOPを実行するために使用さ
れる。NOPの実行によって、アイドル状態、または待機状態の間に希望しない
コマンドが登録されることを防ぐことができる。但し、既に実行中の処理には影
響を与えない。
る。全てのアレイバンクがアイドル状態にあるときにのみ、LOAD_MODE
_REGISTERコマンドが発行され、所定の遅延時間(MRD)が経過した
後、次に実行されるべき処理のコマンドが発行される。NVモードレジスタ14
7が保持するデータは、LOAD_MODE_REGISTERコマンドによっ
て動的に変更されない限り、電源立ち上げ時の初期化処理の際(upon power-up i
nitialization)、自動的にモードレジスタ148にデフォルトデータとしてロー
ドされる。
の行を開く(アクティブにする)。入力端子BA0、BA1からの入力値によっ
て、バンクが選択され、入力端子A0〜A11から入力されるアドレスによって
行が選択される。次のACTIVEコマンド、パワーダウンコマンド、または、
RESETコマンドが登録されるまで、この行は、アクセスが可能となるように
アクティブになっている。
セスを開始するために使用される。入力端子BA0、BA1からの入力値によっ
てバンクが選択され、入力端子A0〜A7から入力されるアドレスによって開始
列ロケーションが選択される。DQ端子上の読み出しデータは、2クロック前に
おけるデータマスク(DQM)入力端子上でのロジックレベルに依存する。与え
られたDQM信号の登録がHIGHであった場合には、2クロック後の対応する
DQ端子は、High−Z(高インピーダンス)になる。与えられたDQM信号
の登録がLOWであった場合には、DQ端子は有効なデータを保持する。従って
、読み出し処理の間、DQM入力端子を用いて出力データをマスクすることがで
きる。
込みアクセスを開始するために使用される。WRITEコマンドを発行する前に
、WRITE_SETUPコマンドを発行する必要がある。入力端子BA0、B
A1からの入力値によってバンクが選択され、入力端子A0〜A7から入力され
るアドレスによって、列ロケーションが選択される。DQ端子上の入力データは
、メモリアレイに書き込まれる。入力データは、該入力データと同時に現れるD
QM入力のロジックレベルに依存する。与えられたDQM信号の登録がLOWで
あった場合には、対応するデータがメモリに書き込まれる。DQM信号の登録が
HIGHであった場合には、対応するデータの入力が無視され、書き込み対象と
なっているワード/列ロケーションでのWRITE処理は実行されない。WRI
TEコマンドが発行され、DQM信号の登録がHIGHであった場合には、NO
Pコマンドが発行されたものとみなされる。
リに必須のものではないが、SDRAMのPRECHARGEコマンドと同様の
方法で読み出し処理を終了させるために用いることができる。ACTIVE_T
ERMINATEコマンドは、実行中のBURST_READを終了させるため
に発行されるが、特定のバンクに対して発行されてもよいし、特定のバンクに対
して発行されなくてもよい。
たるバーストをトランケートする(truncate)ために使用される。BURST_
TERMINATEコマンドを登録する直前に登録されたREADコマンドがト
ランケートされる。BURST_TERMINATEコマンドは、特定のバンク
に対して発行されるものではない。
するフラッシュメモリの制御コマンドの出力を開始するために使用される。CE
Lは、デバイスに対するコマンドの受け取りおよび解読を行う。このコマンドに
よって内部ステートマシン(ISM)132の動作、読み出しパス(即ち、メモ
リアレイ102、IDレジスタ136、またはステータスレジスタ134)に対
する制御が行われる。
RITEコマンドが発行される前に、このバンクにおいて処理の対象となる行が
「開かれる(アクティブにする)」必要がある。これは、図4に示すように、C
S#、WE#、RAS#、CAS#によって定義されるACTIVEコマンドに
よって行われ、アクティブにするバンクや行の双方が選択される。
ンドやWRITEコマンドが発行される。READコマンドやWRITEコマン
ドを発行するまでの時間は、所定の期間(tRCDの仕様)に基づいて決められ
る。tRCD(MIN)をクロック周期で分割した値を切り上げ、整数にする。
この整数に基づいて、ACTIVEコマンドが発行された後、READコマンド
やWRITEコマンドが発行される最初のクロックエッジが求められる。例えば
、tRCDの仕様が30nsであり、クロックが90MHZ(11.11nsク
ロック周期)であれば、計算された値は2.7クロックであるため、「3」に切
り上げられる。この場合、つまり、2<tRCD(MIN)/tCK≦3の場合
を図5に示す(tRCDの仕様条件が異なる場合にも、同様の方法を用いて時間
の単位をクロックサイクルに変換することができる)。
このバンクに対する連続するACTIVEコマンドの最小間隔がtRCDで定義
されていれば、前回アクティブにした行を閉じることなく行うことができる。
れている間に発行することができる。従って、行のアクセスにおける合計のオー
バーヘッドを減らすことができる。異なるバンクに対する連続するACTIVE
コマンドの最小間隔は、期間tRCDで定義される。
て定義されるREADコマンドによって開始される。READコマンドによって
、開始列とバンクアドレスが選択される。READバーストの間において、RE
ADコマンドの発行後、CASレイテンシが経過した後、開始列のアドレスから
の有効なデータ出力要素(data-out element)を利用できる。続くデータ出力要
素の各々は、それぞれ次のポジティブクロックエッジで有効となる。バースト終
了後、他のコマンドが開始されていなければ、DQ端子はHIGH−Z状態にな
る。フルページバーストは、終了まで継続的に実行される(ページの最後で列0
に戻り、処理が継続する)。READバーストからのデータは、次のREADコ
マンドが発行されるとトランケート(truncate)される。固定長READバース
トからのデータの直後には、次のREADコマンドからのデータが続いている。
いずれの場合であっても、継続的なデータの流れが保たれる。新たなバーストの
第1番目のデータ要素は、終了したバーストの最後のデータ要素、または、固定
長よりも長いバースト(途中でトランケートされている)の場合は、最後の所望
のデータ要素の後に続く。新たなREADコマンドは、最後の所望のデータ要素
が有効となるクロックエッジのxサイクル前に発行される。xは、CASレイテ
ンシより1だけ少ない。図7において、CASレイテンシが1、2、3の場合、
データ要素n+3は、4つのバーストの最後であるか、固定長よりも長いバース
トの最後である。シンクロナスフラッシュメモリは、パイプライン・アーキテク
チャを採用しているため、プリフェッチ・アーキテクチャのように2nルールを
必要としない。前回のREADコマンドの後、どのクロックサイクルにおいても
READコマンドを開始することができる。ページ内における最高速度のランダ
ム読み出しアクセスは、図8に示すように行われる。後続する各READ処理を
異なるバンクに対して実行してもよい。
ートされる。なお、WRITEコマンドの前には、WRITE_SETUPを実
行する必要がある。固定長READバーストからのデータの直後には、次のWR
ITEコマンドからのデータが続いている。WRITEコマンドは、バスのター
ンアラウンドの制約を受ける。入出力の競合を回避することができれば、REA
Dバーストからの最後の(最後の所望の)データ要素の直後のクロックエッジで
WRITE処理が開始する。システムの設計によっては、シンクロナスフラッシ
ュメモリのDQ端子がHigh−Zになる前に、入力データをドライブする装置
がLow−Zになることがある。この場合、少なくとも1サイクルの遅延が最後
に読み出したデータとWRITEコマンドとの間に発生する。
信号は、WRITEコマンド(出力バッファに対するDQMレイテンシは2クロ
ックである)の少なくとも2クロック前にアサートされ(HIGH)、READ
からのデータ出力が抑制される。WRITEコマンドが登録されると、DQM信
号の状態に関わらず、DQ端子は、High−Zになる(または、High−Z
の状態を維持する)。WRITEコマンド(入力バッファに対するDQMレイテ
ンシはゼロクロックである)の前にDQM信号のアサート状態を解除し、書き込
みデータのマスクを解除しなければならない。図9は、クロック周波数がNOP
サイクルを付加することなくバスの競合を回避できるように設定されている場合
を示す。
ATEコマンド(特定のバンクに対するものでもよく、特定のバンクに対するも
のでなくともよい)、BURST_TERMINATEコマンド(特定のバンク
に対するものではない)のいずれによってもトランケートされる。ACTIVE
_TERMINATEコマンドやBURST_TERMINATEコマンドは、
最後の所望のデータ要素が有効であるクロックエッジのxサイクル前に発行され
る。xは、CASレイテンシより1少ない。これを、異なるCASレイテンシの
場合の各々について、図10に示す。データ要素n+3は、4つのバーストのう
ち最後の望ましいデータ要素でもよく、固定長よりも長いバーストにおける最後
の所望のデータ要素でもよい。
AS#、CAS#によって定義されるWRITEコマンドによって開始される。
WRITEコマンドによって、開始列とバンクアドレスが選択される。WRIT
Eコマンドが登録されると、真理値表4および5によって定義されるようにRE
ADコマンドが実行される。図12に一例を示す。WRITE処理の間、WRI
TEコマンドと同時に有効なデータ入力(data-in)が登録される。
いている行、あるいは全てのバンクにおける開いている行を非アクティブにする
のにPRECHARGEコマンドを必要としない。ACTIVE_TERMIN
ATEコマンドは、BURST_TERMINATEコマンドに類似するが、A
CTIVE_TERMINATEコマンドは、特定のバンクに対するものでもよ
く、特定のバンクに対するものでなくてもよい。ACTIVE_TERMINA
TEコマンドの実行中に入力A10がアサートされてHIGHになっていれば、
どのバンクにおいてもBURST_READが終了する。ACTIVE_TER
MINATEコマンドの実行中に入力A10がLOWであれば、BA0、BA1
によってどのバンクを終了するかが指定される。ACTIVE_TERMINA
TEは、A10、BA0、BA1によってアドレス指定されないバンクに対する
NOPであるとみなされる。
ITに一致するクロックイネーブルCKEがLOWに登録されると、パワーダウ
ンが発生する。パワーダウンが発生すると、WRITE処理を含む内部ステート
マシンによる処理の後、CKEを除き、入力バッファと出力バッファが非アクテ
ィブになる。つまり、省電力モードのスタンバイ状態となる。
れ、所望のクロックエッジでCKEがHIGHになる(tCKSを満たす)と終
了する。図13にパワーダウン処理の例を示す。
サスペンドモードになる。クロックサスペンドモードにおいては、内部クロック
が非アクティブになり、シンクロナスロジックが「フリーズ」する。それぞれの
クロックの立ち上がりエッジにおいてCKEがLOWにサンプリングされると、
次の内部クロックの立ち上がりエッジがサスペンドされる。内部クロックエッジ
がサスペンドされているときには、入力端子に保持されているコマンドやデータ
は無視される。クロックがサスペンドされている限り、図14の例に示すように
、DQ端子が保持するデータは、そのドライブされた状態を維持し、バーストカ
ウンタは増加されない。クロックサスペンドモードは、CKE端子がHIGHに
登録されると終了し、次のクロックの立ち上がりエッジで内部クロックによる処
理が再開する。
ルトモードである。WRITEコマンドの全ては、単一の列ロケーションでのア
クセス(1つのバースト)を発生させるものであり、READコマンドは、予め
プログラムされたバースト長、シーケンスに従って各列に対するアクセスを発生
させるものである。次の真理値表3は、CKE信号を用いたメモリ処理を示す。
コードの格納や、XIP技術(execute in place)技術を利用したアプリケーシ
ョンに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々
のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与
えることなく消去することができる。これらのメモリブロックの読み出し、書き
込み、消去は、コマンド実行ロジック(CEL)130に対するコマンドの発行
によって実行することができる。CELは、内部ステートマシン(ISM)13
2の処理を制御する。CELは、ERASE_NVMODE_REGISTER
処理、WRITE_NVMODE_REGISTER処理、WRITE処理、B
LOCK_ERASE処理、BLOCK_PROTECT処理、DEVICE_
PROTECT処理、UNPROTECT_ALL_BLOCKS処理、および
VERIFY処理の全てを完全に制御する。ISM132は、各々のメモリロケ
ーションで過剰消去がなされないように保護し、各々のメモリロケーションでデ
ータの保持が最大限に行われるように最適化する。さらに、ISMによって、シ
ステム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの
書き込みに必要な制御が大幅に簡略化する。
される。メモリブロックに保持されたデータは、他のメモリブロックに保持され
たデータに影響を与えることなく、部分的に消去可能である。メモリブロックは
、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにして
もよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に
、RP#端子の電圧をVHH(比較的に高電圧)にドライブする必要がある。ロ
ケーション0および15の256Kワードの容量を有するブロックは、別のハー
ドウエアによる保護手段を備えていてもよい。これらのブロックに対してPRO
TECTコマンドが一旦実行されると、UNPROTECT_ALL_BLOC
KSコマンドによって、RP#がVHHでなければ、ロケーション0およびロケ
ーション15以外の全てのブロックの保護を解除する。これにより、システム内
でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが
発生した場合であっても、重要なコードに対するセキュリティが高められる。
CT処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズ
ムを制御するISMを用いることによって簡略化される。ISMによって、過剰
消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化さ
れる。WRITE処理の間、ISMは、自動的に、WRITE処理の試行回数の
インクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認
証し、ISMステータスレジスタを更新する。BLOCK_ERASE処理を実
行するとき、ISMは、自動的にアドレスブロック全体を上書きして過剰消去を
防止し、WRITE処理の試行回数のインクレメントおよび監視を行い、ISM
ステータスレジスタのビットをセットする。
ITE処理、ERASE処理、PROTECT処理時のISMのステータスを監
視させる。8ビットのステータスレジスタのうち、1ビット(SR7)のセット
およびクリア(設定解除)は、ISMによって完全に行われる。このビットは、
ISMがERASE処理、WRITE処理、または、PROTECT処理でビジ
ーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロ
ックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の3つの
ビット(SR3、SR4、SR5)で設定する。ステータスレジスタビットSR
0、SR1およびSR2により、実行中のISMの処理の詳細な情報が得られる
。ユーザは、デバイスレベルでのISMの処理が進行中であるのか、バンクレベ
ルでのISM処理が進行中であるのかを確認でき、どのバンクがISMによって
制御されているかも確認できる。これらの6個のビット(SR3〜SR5)は、
ホストシステムによってクリアされなければならない。表2を参照してステータ
スレジスタについてより詳細に説明する。
コマンドは、ISMの処理および読み出しパス(即ち、メモリアレイ、デバイス
構成、または、ステータスレジスタ)を制御する。ISMがアクティブになって
いるとき、CELに対するコマンドが発行される。
プパワーダウンモードに対応している。このモードに入るためには、RP#端子
140(リセット/パワーダウン)をVSS±0.2Vにする必要がある。不慮
のRESETを回避するため、RP#がVssで100nsの間維持されなけれ
ばデバイスはリセットモードに入らない。RP#がVssに維持されると、デバ
イスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウン
モードに入った後にRP#がLOWからHIGHに変化すると、本明細書中で概
略説明しているように、デバイスの起動初期化シーケンスが実行される。リセッ
トモードに入った後にRP#がLOWからHIGHに変化しても、ディープパワ
ーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに
1μsの遅延時間が必要となる。デバイスがディープパワーダウンモードに入る
と、RP#バッファを除く全てのバッファが不作動(disable)になり、電流量
が少なくなり、例えば、3.3VのVCCで最大50μAになる。ディープパワ
ーダウンモードの間、RP#への入力はVssに維持されなければならない。R
ESETモードに入ると、ステータスレジスタ134がクリアされ、ISM13
2がアレイ読み出しモードにセットされる。
消去する際、アレイの他の部分に影響を与えることがない。アレイは、16個の
アドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個
に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能で
あるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ERAS
E機能およびBLOCK_PROTECT機能のみがブロック単位で実行される
。16個のアドレス指定可能なブロックは、4つのバンク104、106、10
8、110に等分される。つまり、各バンク104、106、108、110は
、4つのブロックからなる。4つのバンクに対し、一方では読み出し、他方では
書き込みを同時に行うことができる。あるバンクに対し、ISMによるWRIT
E処理またはERASE処理を行っているときに別のバンクに対してREAD処
理を行うことができる。ステータスレジスタ134をポーリングすることによっ
て、どのバンクに対してISMの処理が実行されているかを判定することができ
る。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うISM
を備える。このISMは、電源立ち上げ時の初期化処理、ERASE処理、WR
ITE処理およびPROTECT処理を制御する。どのような場合であっても、
ISMによる処理は1つしか実行することができない。しかしながら、READ
処理を含む他の特定のコマンドは、ISM処理を行っている間に実行することが
できる。ISMによって制御される処理コマンドは、バンクレベルの処理、また
はデバイスレベルの処理である。WRITE処理やERASE処理は、バンクレ
ベルで行われるISM処理である。バンクレベルで行われるISM処理が開始さ
れると、このバンクにおいては、どのロケーションに対してREAD処理が行わ
れても無効データが出力されるが、他のバンクに対してREAD処理が行われる
と、そのアレイが読み出される。READ_STATUS_REGISTERコ
マンドが実行されると、ステータスレジスタ134が保持するコンテンツが出力
される。ISMステータスビットは、ISM処理の終了を示す(SR7=1)。
ISM処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ER
ASE_NVMODE_REGISTER処理、WRITE_NVMODE R
EGISTER処理、BLOCK_PROTECT処理、DEVICE_PRO
TECT処理、およびUNPROTECT_ALL_BLOCKS処理は、デバ
イスレベルで行われるISM処理である。デバイスレベルで行われるISM処理
が一旦開始されると、どのバンクに対してREAD処理が行われてもアレイが保
持するコンテンツが出力される。READ_STATUS_REGISTERコ
マンドは、ISM処理の終了を判定するために発行される。SR7=1であると
き、ISM処理は終了し、次のISM処理が開始される。ハードウエア回路によ
って意図しないERASE処理またはWRITE処理が行われるのを防いでブロ
ックのデータを保護する場合には、以下に述べるように、WRITE処理または
ERASE処理が行われる前にRP#をVHHにドライブする必要がある。
ックのデータをハードウエアによって保護する場合がある。ハードウエアによっ
て保護されているブロックに対してWRITE処理またはERASE処理が行わ
れている間には、即ち、WRITE処理またはERASE処理が終了するまでは
、RP#は、VHHに維持されなければならない。RP#=VHHでない場合、
保護されたブロックに対するWRITE処理またはERASE処理は禁止され、
書き込みエラーまたは消去エラーとなる。ロケーション0および15のブロック
は、予期しないWRITE処理あるいはERASE処理を保護するために、別の
ハードウエア保護機能を有する。本実施の形態において、これらのブロックは、
RP#=VHHでない場合には、UNPROTECT_ALL_BLOCKSコ
マンドの発行に基づくソフトウエアによる保護解除ができないようになっている
。ブロックの保護ステータスは、READ_STATUS_REGISTERコ
マンドを発行し、ブロックの保護ビットを読み取ることによって確認することが
できる。また、ブロックを保護するためには、対象となるブロックアドレスに対
し、3サイクルのコマンドシーケンスを発行しなければならない。
している。モードに応じたREAD処理によって、メモリアレイ、ステータスレ
ジスタ、または、デバイスコンフィグレーションレジスタの1つからデータが作
成される。デバイスコンフィグレーションレジスタまたはステータスレジスタに
対するREAD処理は、LCR−ACTIVEサイクルの後に行われる。データ
出力(data out)のバースト長は、モードレジスタの設定によって定義される。
LCR−ACTIVEサイクルの後のREAD処理、またはLCR−ACTIV
Eサイクルを必要としないで行われるREAD処理によって、アレイが読み出さ
れる。しかしながら、読み出し処理には幾つかのバリエーションが存在するため
、以下の項目で説明する。
が出力される。ISMによるWRITE処理またはERASE処理が行われてい
る間は、ISMの制御下にあるバンク内のどのロケーションに対してREAD処
理が行われても無効データが出力される。RESET処理を終了すると、デバイ
スが自動的にアレイ読み出しモードに入る。
出し時と同様の入力シーケンスが必要であるが、LCR_READ_STATU
S_REGISTER(70H)サイクルがACTIVE READサイクルの
前でなければならない。ステータスレジスタによるデータ出力(data out)のバ
ースト長は、モードレジスタ148によって定義される。ステータスレジスタが
保持するコンテンツは、CASレイテンシが経過した後、クロックの次の立ち上
がりエッジで更新され、ラッチされる。デバイスは、自動的にアレイ読み出しモ
ードに入り、次のREAD処理が可能な状態になる。
ジスタの読み出しと同様の入力シーケンスが必要であるが、特定のアドレスを指
定しなければならない。WE#は、HIGHでなければならず、DQMおよびC
S#はLOWでなければならない。メーカ互換IDを読み出すためには、アドレ
スは、000000Hに指定されていなければならない。デバイスIDを読み出
すためには、アドレスは、000001Hに指定されていなければならない。各
消去ブロック(xx0002H)内での第三のアドレスロケーションでブロック
保護ビットは読み出され、デバイス保護ビットは、ロケーション000003H
から読み出される。
、アドレスロケーションを指定するため、または、LOAD_COMMAND_
REGISTERサイクルの間にCELに対してコマンドを入力するために用い
られる。コマンド入力によって、CELに対して8ビットのコマンドが発行され
、デバイスの処理モードが制御される。WRITE処理は、メモリアレイにデー
タを入力するために使用される。以下、入力タイプの両方について説明する。
およびWE#も、LOWでなければならない。アドレス端子やDQ端子は、各コ
マンドの入力に用いられる。コマンドの入力に使用されないアドレス端子は「ド
ントケア」であって、状態が維持されていなければならない。8ビットコマンド
は、DQ0〜DQ7、または、A0〜A7に対する入力であり、クロックの立ち
上がりエッジでラッチされる。
されるが、論理0に設定されているビットを論理1に変更することはできない。
いずれかのビットを論理1に設定すると、ブロック全体のデータが消去される。
WRITE処理を実行するためには、DOQは、LOWでなければならず、CS
#およびWE#も、LOWでなければならない。また、VCCPをVCCに保持
しなければならない。保護されたブロックに対して書き込みを行うには、RP#
をVHHにする必要がある。A0〜A11によって書き込みアドレスが指定され
、アレイに書き込まれるデータは、DQ端子に入力される。データおよびアドレ
スは、クロックの立ち上がりエッジでラッチされる。WRITE処理の前には、
WRITE_SETUPコマンドを発行する必要がある。
リのISMは、WRITEサイクルおよびERASEサイクルの内部アルゴリズ
ムの全てを制御する。デバイスの制御には、8ビットのコマンドセットが使用さ
れる。真理値表1および2に有効なコマンドのリストを示す。
うことによって、ERASE_NVMODE_REGISTER処理、WRIT
E_NVMODE_REGISTER処理、WRITE処理、ERASE処理、
BLOCK_PROTECT処理、DEVICE_PROTECT処理、または
、UNPROTECT_ALL_BLOCKS処理が終了されたかどうか、また
、これらの処理の際にエラーが発生したかどうかがチェックされる。ISM処理
の終了は、READ_STATUS_REGISTER(70H)コマンドの発
行によって監視される。ステータスレジスタのコンテンツは、DQ0〜DQ7に
出力され、CASレイテンシが経過した後、次のクロックの立ち上がりエッジで
、モードレジスタの設定によって定義される固定バースト長の分だけ更新される
。ISM処理は、SR7=1となったときに終了する。ビットで定義されるブロ
ックは全てISMによって設定されるが、ISMのステータスビットのみがIS
Mによってリセットされる。消去/非保護ブロック、書き込み/保護ブロック、
デバイス保護は、CLEAR_STATUS_REGISTER(50H)コマ
ンドによってクリアされなければならない。これによってユーザがポーリングを
行ってステータスレジスタをクリアするタイミングを選択することができる。例
えば、ホストシステムは、個々のWRITE処理が行われた後にステータスレジ
スタをチェックするのではなく、複数のWRITE処理が行われた後にステータ
スレジスタをチェックすることができる。RP#信号のアサート、デバイスのパ
ワーダウンによってもステータスレジスタがクリアされる。
ック保護ステータスは、全て、READ_DEVICE_CONFIGURAT
ION(90H)コマンドを発行することによって読み出される。所望のレジス
タを読み出すために、特定のアドレスがアサートされなければならない。様々な
デバイスのコンフィグレーションレジスタ136についての詳細を表3に示す。
モードでは、そのモード特有の処理が行われる。幾つかのモードでは、処理の実
行の前に、一連のコマンドを書き込む必要がある。以下、各モードの特性につい
て説明する。真理値表1および2は、所望の処理を行うために必要なコマンドシ
ーケンスのリストである。読み出しと書き込みを同時に行う機能によって、バッ
クグランド処理であるバンクに対して書き込み処理または消去処理を行っている
間に他のバンクに読み出し処理を行うことができる。書き込み処理では、真理値
表2に記載されたLCR−ACTIVE−WRITEコマンドシーケンスを連続
したクロックサイクルで終了させなければならない。しかしながら、シンクロナ
スフラッシュコントローラの処理を簡略化するために、このコマンドシーケンス
の間、NOPコマンドまたはCOMMAND_INHIBITコマンドを数に制
限なく発行するようにしている。さらに、データの保護機能を高めるために、こ
れらのコマンドシーケンスは、3サイクルの間、同一のバンクアドレスに指定し
なければならない。LCR−ACTIVE−WRITEコマンドシーケンスの間
にバンクアドレスが変更される場合、または、コマンドシーケンスが連続してい
ない場合(コマンドシーケンスの間に、コマンドの発行が許されているNOPコ
マンドおよびCOMMAND_INHIBITコマンド以外のコマンドが発行さ
れた場合)、書き込みステータスビットおよび消去ステータスビット(SR4お
よびSR5)が設定され、処理が禁止される。
る前に、シンクロナスフラッシュメモリが初期化される。VCC、VCCQ、お
よびVCCPに対して(同時に)電源が供給された後、クロックが安定し、RP
#がLOWからHIGHに変化する。RP#がHIGHに移行した後、デバイス
内部の初期化が終了するには、遅延時間(一実施の形態においては、100μs
の遅延時間)が必要である。デバイスの初期化が終了すると、デバイスは、アレ
イ読み取りモードになり、実行可能なコマンドがデバイスに対して発行される。
ットの各々を読み出すためには、READ_DEVICE_CONFIGURA
TION(90H)コマンドが発行される。このモードにおいては、所望の情報
を読み出すために特定のアドレスが指定される。メーカー互換IDは、0000
00Hで読み出される。デバイスIDは、000001Hで読み出される。メー
カー互換およびデバイスIDは、DQ0〜DQ7に出力される。デバイス保護ビ
ットは、000003Hで読み出される。ブロック保護ビットの各々は、各ブロ
ックにおける3番目のアドレスロケーション(xx0002H)で読み出される
。デバイス保護ビットおよびブロック保護ビットは、DQ0に出力される。
的なコマンドを発行する必要がある(各サイクルの間において、NOPコマンド
およびCOMMAND_INHIBITコマンドの発行が許されている)。初め
のサイクルにおいては、A0〜A7に対し、LOAD_COMMAND_REG
ISTERコマンドがWRITE_SETUPコマンド(40H)とともに発行
され、BA0、BA1に対し、バンクアドレスが発行される。次のサイクルにお
いては、ACTIVEコマンドが発行され、行アドレスがアクティブとなり、バ
ンクアドレスが確認される。3番目のサイクルは、WRITEコマンドであり、
開始列、バンクアドレスおよびデータが発行される。CASレイテンシが経過し
た後、次のクロックエッジでISMステータスビットが設定される。ISMがW
RITE処理を実行している間、ISMステータスビット(SR7)は0になる
。ISMの制御下では、バンクに対してREAD処理が行われると、無効なデー
タが作成される。ISMステータスビット(SR7)が論理1に設定されると、
WRITE処理が終了し、このバンクはアレイ読み出しモードとなり、コマンド
の実行が可能となる。ハードウエアによって保護されたブロックに書き込みをす
る場合にも、第3のサイクルであるWRITE処理を実行する前にRP#がVH
Hに設定される必要があり、ISMによるWRITE処理が終了するまで、RP
#は、VHHに保持されなければならない。連続するサイクルでLCR−ACT
IVE−WRITEコマンドシーケンスが終了していない場合、または、バンク
アドレスが3サイクルのいずれかにおいて変更された場合には、書き込みステー
タスビットおよび消去ステータスビット(SR4およびSR5)が設定される。
ISMがWRITE処理を開始すると、このWRITE処理は、RESET処理
が行われるか、パワーダウンが行われることがない限り、中止することはない。
RESET処理が行われたり、パワーダウンが行われたりすると、いずれの場合
にも、書き込み中のデータが破壊される可能性がある。
定される。ERASE処理を実行するのに必要なコマンドシーケンスは、WRI
TE処理を実行するためのものと同様である。予期しないブロック消去が行われ
るのを防止してセキュリティを高めるために、あるブロックのERASE処理を
開始するには、連続的なクロックエッジで3つの連続的なコマンドを発行する必
要がある。初めのサイクルにおいては、A0〜A7に対してLOAD_COMM
AND_REGISTERコマンドがERASE_SETUPコマンド(20H
)と共に発行され、BA0、BA1に対して消去されるブロックのバンクアドレ
スが発行される。次のサイクルにおいては、ACTIVEコマンドが発行され、
A10、A11、BA0、BA1によって消去されるブロックのアドレスが指定
される。3番目のサイクルではWRITEコマンドが発行され、その間に、DQ
0〜DQ7に対してERASE_CONFIRMコマンド(D0H)が発行され
、バンクアドレスが再発行される。CASレイテンシが経過した後、次のクロッ
クエッジでISMステータスビットが設定される。ERASE_CONFIRM
コマンド(D0H)が発行された後、ISMは、アドレスが指定されたブロック
のERASE処理を開始する。アドレスが指定されているブロックが存在するバ
ンクに対してREAD処理が行われると、無効なデータが出力される。ERAS
E処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が
可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第
3のサイクルであるWRITE処理を実行する前にRP#がVHHに設定される
必要があり、ISMによるERASE処理が終了する(SR7=1)まで、RP
#は、VHHに保持されなければならない。連続的なサイクルでLCR−ACT
IVE−WRITEコマンドシーケンスが終了していない場合(各サイクルの間
において、NOPコマンドおよびCOMMAND_INHIBITコマンドの発
行が許されている)、または、1つ以上のコマンドサイクルでバンクアドレスが
変更されている場合には、書き込みステータスビットおよび消去ステータスビッ
ト(SR4およびSR5)が設定され、処理が禁止される。
TERコマンドによってNVモードレジスタにコピーしてもよい。NVモードレ
ジスタに対して書き込みを行う前に、ERASE_NVMODE_REGIST
ERコマンドシーケンスを終了させ、NVモードレジスタ内の全てのビットを論
理1に設定する必要がある。ERASE_NVMODE_REGISTER処理
およびWRITE_NVMODE_REGISTER処理を実行するのに必要な
コマンドシーケンスは、WRITE処理を実行するためのものと同様である。E
RASE_NVMODE_REGISTER処理およびWRITE_NVMOD
E_REGISTER処理を終了させるのに必要なLCR−ACTIVE−WR
ITEコマンドについての詳細な情報は、真理値表2に示されている。ERAS
E_NVMODE_REGISTERコマンドシーケンスまたはWRITE_N
VMODEREGISTERコマンドシーケンスのWRITEサイクルが登録さ
れた後、READコマンドがアレイに対して発行される。現在実行中のISM処
理が終了し、SR7=1となるまでは、新たなWRITE処理は許可されない。
クに対する第1レベルのソフトウエア/ハードウエア保護を行うことができる。
メモリは、1つのビットで16個のブロックを保護する16ビットレジスタを有
する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデー
タを保護するためのデバイスビットを提供するレジスタを備える。BLOCK_
PROTECT処理を実行するのに必要なコマンドシーケンスは、WRITE処
理を実行するためのものと同様である。予期しないブロック消去が行われるのを
防止してセキュリティを高めるために、BLOCK_PROTECT処理を開始
するには、3つの連続的なコマンドを発行する必要がある。初めのサイクルにお
いては、A0〜A7に対してLOAD_COMMAND_REGISTERコマ
ンドがPROTECT_SETUPコマンド(60H)と共に発行され、BA0
、BA1に対して保護すべきブロックのバンクアドレスが発行される。次のサイ
クルにおいては、ACTIVEコマンドが発行され、保護されるべきブロックの
行がアクティブになり、バンクアドレスが確認される。3番目のサイクルでは、
WRITEコマンドが発行され、その間に、DQ0〜DQ7に対してBLOCK
_PROTECT_CONFIRMコマンド(01H)が発行され、バンクアド
レスが再発行される。CASレイテンシが経過した後、次のクロックエッジでI
SMステータスビットが設定される。そして、ISMは、PROTECT処理を
開始する。連続的なサイクルでLCR−ACTIVE−WRITEコマンドシー
ケンスが終了していない場合、(各サイクルの間において、NOPコマンドおよ
びCOMMAND_INHIBITコマンドの発行が許されている)、または、
バンクアドレスが変更された場合には、WRITEステータスビットおよび消去
ステータスビット(SR4およびSR5)が設定され、処理が禁止される。IS
Mステータスビット(SR7)が論理1に設定されると、PROTECT処理が
終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能とな
る。ブロック保護ビットが一旦1(保護)に設定されると、UNPROTECT
_ALL_BLOCKSコマンドによって0にリセットする以外には、この保護
ビットを変更できなくなる。UNPROTECT_ALL_BLOCKSコマン
ドシーケンスは、BLOCK_PROTECTコマンドに類似しているが、第3
のサイクルでは、WRITEコマンドがUNPROTECT_ALL_BLOC
KS_CONFIRMコマンド(D0H)と共に発行され、アドレスが「ドント
ケア」に指定される。真理値表2には、さらに他の情報も含まれている。ロケー
ション0および15のブロックでは、さらにセキュリティが高まっている。ロケ
ーション0および15のブロック保護ビットが一旦1(保護)に設定されると、
各ビットは、UNPROTECT処理の3番目のサイクルの前にRP#をVHH
にし、BLOCK_PROTECT処理またはUNPROTECT ALL_B
LOCKS処理が終了するまで(SR7=1)VHHに保持されなければ、ビッ
トが0にリセットされない。さらに、デバイス保護ビットがセットされた場合、
前記3番目のサイクルの前にRP#をVHHにし、BLOCK_PROTECT
処理又はUNPROTECT_ALL_BLOCKS処理が終了するまでVHH
に保持させる必要がある。ブロックの保護ステータスの確認は、READ_DE
VICE_CONFIGURATIONコマンド(90H)を発行することによ
って行われる。
トが1に設定され、ブロック保護ビットの変更が防止される。DEVICE_P
ROTECT処理を実行するのに必要なコマンドシーケンスは、WRITE処理
を実行するためのものと同様である。DEVICE_PROTECTシーケンス
を開始するには3つの連続したコマンドサイクルが必要となる。初めのサイクル
では、A0〜A7に対してLOAD_COMMAND_REGISTERコマン
ドがPROTECT_SETUPコマンド(60H)と共に発行され、BA0、
BA1に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア
」であるが、3つのサイクルの全てに対して同一のバンクアドレスを使用しなけ
ればならない。次のコマンドは、ACTIVEである。3番目のサイクルは、W
RITEサイクルである。WRITEサイクルの間、DQ0〜DQ7に対してD
EVICE_PROTECTコマンド(F1H)が発行され、RP#がVHHに
なる。CASレイテンシが経過した後、次のクロックエッジでISMステータス
ビットが設定される。デバイスに対して実行可能なコマンドを発行することが可
能になる。RP#は、WRITE処理が終了する(SR7=1)までは、VHH
に保持されなければならない。現在実行中のISM処理が終了するまでは、新た
なWRITE処理の実行は許されない。デバイス保護ビットが一旦1に設定され
ると、RP#がVHHにならない限り、BLOCK_PROTECT処理やBL
OCK_UNPROTECT処理は実行することができない。デバイス保護ビッ
トは、WRITE処理またはERASE処理に影響を与えない。ブロック保護処
理およびデバイス保護処理についてのより詳細な情報を表4に示す。
0)、デバイス保護(SR3)、バンクA0(SR1)、バンクA1(SR2)
、書き込み/保護ブロック(SR4)および消去/非保護(SR5)の各ステー
タスビットがチェックされる。SR3、SR4、SR5のステータスビットのう
ちの1つ、またはこれらのステータスビットの組み合わせ(幾つか)が設定され
ている場合には、処理の際にエラーが発生する。ISMはSR3、SR4、SR
5のビットをリセットすることはできない。これらのビットをクリアするために
は、CLEAR_STATUS_REGISTERコマンド(50H)を発行す
る必要がある。表5は、SR3、SR4、SR5の組み合わせによるエラーを示
す。
求を満たすように設計、製造される。このようなレベルの信頼性を確保するため
、WRITEサイクル間またはERASEサイクル間において、VCCPは、V
ccに保持されなければならない。この制約が満たされることなく処理が実行さ
れる場合には、デバイスにおいて実行されるWRITEサイクルの回数やERA
SEサイクルの回数が減少する。各ブロックは、最低で100,000回の書き
込み/消去が可能なように設計、製造される。
能はアレイ読み出しモードで使用することで、電力を節約することができる。デ
ィープパワーダウンモードは、RP#をVSS±0.2Vにすることによって実
行することができる。このモードでは、電流量(ICC)が小さく、例えば、最
大で50μAである。CS#がHIGHになると、デバイスは、アクティブスタ
ンバイモードに入る。このモードにおいても、低電流であり、電流量(ICC)
は、例えば、最大で30mAである。CS#が書き込み処理、消去処理、または
、保護処理中にHIGHになると、ISMはWRITE処理を続行し、デバイス
は、処理が終了するまでアクティブIccp電力を消費する。
ケンスのフローチャートである。このシーケンスは、コマンドレジスタ(コード
40H)のロード、アクティブコマンドおよび行アドレスの受け取り、書き込み
コマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ス
テータスレジスタに対してポーリングが行われ、書き込みが終了しているかどう
かが判定される。ポーリングによってステータスレジスタビット7(SR7)が
監視され、ステータスレジスタビット7が1に設定されているかどうかが判定さ
れる。また、オプションとして、ステータスチェックを実行するようにしてもよ
い。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット4(SR4)がチェックされ、0に設定されているかどうか判定される。S
R4が1であれば、書き込み処理の際にエラーが発生したとされる。そして、こ
のシーケンスでは、ステータスレジスタビット3(SR3)がチェックされ、0
に設定されているかどうかが判定される。SR3が1であれば、書き込み処理の
際に無効書き込みエラーが発生したとされる。
ローチャートを示す。このシーケンスは、コマンドレジスタ(コード20H)の
ロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモ
リは、ブロックが保護されているかどうかを判定する。ブロックが保護されてい
なければ、メモリはブロックに対して書き込み処理(D0H)を実行し、ステー
タスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプシ
ョンとして、ステータスチェックを実行するようにしてもよい。消去処理が終了
すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、
RP#信号が高電圧(VHH)になっていない限り、消去処理を実行することは
できない。
クシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジス
タが監視され、コマンドシーケンスエラーが発生したかどうかが確認される(S
R4=1またはSR5=1)。SR3が1に設定されていれば、無効消去エラー
または非保護エラー(保護違反エラー)が発生する。SR5が1に設定されてい
れば、ブロック消去エラーまたは非保護エラー(保護違反エラー)が発生する。
ートを示す。このシーケンスは、コマンドレジスタ(コード60H)のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブ
ロックが保護されているかどうかを判定する。ブロックが保護されていなければ
、ブロックに対してメモリは書き込み処理(01H)を実行し、ステータスレジ
スタを監視し、処理が終了しているかどうかをチェックする。また、オプション
として、ステータスチェックを実行するようにしてもよい。ブロック保護処理が
終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれ
ば、RP#信号が高電圧(VHH)になっていない限り、消去処理を実行するこ
とはできない。
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット3、4、5が監視され、エラーが検出されたかどうかが判定される。
ートを示す。このシーケンスは、コマンドレジスタ(コード60H)のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、R
P#がVHHになっているかどうかを判定する。メモリは、書き込み処理(F1
H)を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかど
うかをチェックする。また、オプションとして、ステータスチェックを実行する
ようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモ
ードに入る。
チャートを示す。このシーケンスは、コマンドレジスタのロード(コード60H
)、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは
、当該メモリデバイスが保護されているかどうかを判定する。保護されていない
場合、メモリは、ブートロケーション(ブロック0および15)が保護されてい
るかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブ
ロックに対して書き込み処理(D0H)を実行し、ステータスレジスタを監視し
、書き込み処理が終了しているかどうかをチェックする。オプションとして、ス
テータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了
すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合
、RP#信号が高電圧(VHH)になっていない限り、消去処理を実行すること
はできない。同様に、各ブートロケーションが保護されている場合には、メモリ
は、全てのブロックの保護を解除するべきかどうかを判定する。
。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスライン
に対する処理コード(オペコード:opcode)の発行によってプログラムされる。
オペコードは、モードレジスタにロードされる。上述したように、不揮発性モー
ドレジスタのコンテンツは、立ち上がり(power-up)の際に、自動的にモードレ
ジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
のバースト読み出し処理のタイミングを示している。図27は、バンク読み出し
アクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを
変更するためには、アクティブコマンドが必要である。図28は、フルページバ
ースト読み出し処理を示す。フルページバーストは、自己同期方式で行われるこ
となく、終了コマンドの発行を必要とする。
QM信号は、DQ端子にDout m+lが出力されないように、データ出力を
マスクするために使用される。
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クaに対して行われ、その後、読み出し処理が、バンクbに対して行われる。各
々のバンクにおいて同一の行がアクセスされる。
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クaに対して行われ、その後、読み出し処理が、バンクaに対して行われる。読
み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了す
るのを待機する必要がある。これは、図30に示すような読み出し処理の場合、
即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合と
は異なる。
タ148が使用される。レジスタのデータは、バースト長、CASレイテンシ、
アドレス指定のスキームおよびその他のメモリ処理のために使用することができ
る。電源の立ち上げ(power-up)後、メモリシステムは、メモリに対するアクセ
スを実行する前に、この揮発性レジスタを更新する必要がある。
るアクセスを実行する前にレジスタがロードされる。しかしながら、本発明では
、揮発性モードレジスタに加えて、不揮発性シャドウモードレジスタ147も使
用される。また、本発明は、不揮発性シャドウメモリレジスタに格納されたデー
タを変更するために、1組のユーザコマンドが使用される。
レジスタに格納された情報の変更が生じるほど、モード特性を変更させることは
ない。従って、同一システムでは、モードレジスタに格納された情報は変更され
ない。本発明によれば、システムの設計者が初めに所定のモードレジスタのコン
テンツをシャドウレジスタに書き込んでおくことが可能となる。その後、電源の
立ち上げ(power-up)の際、メモリはこの情報を自動的に揮発性モードレジスタ
にロードする。
源を立ち上げる際、モードレジスタのロードを行うことなく、通常の処理を開始
することができる。
を示している。処理の間、メモリデバイスは、メモリ処理の制御のために、揮発
性レジスタ148に格納されたデータを使用する。不揮発性メモリに格納された
データが所望のものでない場合、揮発性レジスタに格納されたデータを変更した
り、置き換えたりすることができる。つまり、データが不揮発性レジスタから揮
発性レジスタに転送された後も、揮発性レジスタのコンテンツは、外部からのコ
マンドによって変更することができる。
ュメモリについて説明した。メモリデバイスのパッケージコンフィグレーション
は、SDRAMと互換性を有する。メモリデバイスは、不揮発性モードレジスタ
に格納されたモードデータを使用してメモリアクセス処理を実行する。モードデ
ータは、揮発性モードレジスタにコピーすることができる。処理の実行中に、不
揮発性モードレジスタに格納されたデータ、揮発性モードレジスタに格納された
データのいずれも変更可能である。
り、図1Bは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり
、図1Cは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配
列を示す図である。
動作説明図である。
す動作説明図である。
グを示す説明図である。
である。
ングを示す図である。
出しバースト処理が終了するタイミングを示す図である。
。
プを示す説明図である。
トである。
示すフローチャートである。
ある。
スを示すフローチャートである。
ある。
示すフローチャートである。
ある。
トである。
図である。
示す図である。
示す図である。
Claims (28)
- 【請求項1】 不揮発性メモリセルのアレイと、 制御回路と、 複数のビットロケーションを有し、モードデータを格納する不揮発性モードレ
ジスタとを含み、 前記制御回路が前記モードデータに応じた処理設定を行うことを特徴とするシ
ンクロナス不揮発性メモリ。 - 【請求項2】 請求項1記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、バ
ースト読み出し処理コマンドに応じて前記制御回路によって実行されるバースト
読み出し処理の基準長が含まれることを特徴とするシンクロナス不揮発性メモリ
。 - 【請求項3】 請求項1記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、バ
ースト処理の間のアドレス指定シーケンススキームが含まれることを特徴とする
シンクロナス不揮発性メモリ。 - 【請求項4】 請求項1記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、デ
ータの読み出し処理のためのクロックレイテンシが含まれることを特徴とするシ
ンクロナス不揮発性メモリ。 - 【請求項5】 請求項1記載のシンクロナス不揮発性メモリにおいて、さらに、前記モードデ
ータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発
性モードレジスタを含み、前記制御回路は前記揮発性モードレジスタに接続され
、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応
じて前記処理設定を行うことを特徴とするシンクロナス不揮発性メモリ。 - 【請求項6】 請求項5記載のシンクロナス不揮発性メモリにおいて、前記揮発性モードレジ
スタまたは前記不揮発性モードレジスタに格納されたモードデータを変更可能で
あることを特徴とするシンクロナス不揮発性メモリ。 - 【請求項7】 請求項6記載のシンクロナス不揮発性メモリにおいて、さらに、外部アドレス
用接続端子を含み、前記モードデータが、前記アドレス用接続端子に供給された
新たなモードデータに基づいて変更されることを特徴とするシンクロナス不揮発
性メモリ。 - 【請求項8】 不揮発性メモリセルのアレイと、 制御回路と、 複数のビットロケーションを有し、モードデータを格納する不揮発性モードレ
ジスタと、 前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに
接続された揮発性モードレジスタとを含み、前記制御回路は前記揮発性モードレ
ジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記
モードデータに応じて前記処理設定を行うことを特徴とするシンクロナス不揮発
性メモリ。 - 【請求項9】 請求項8記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、バ
ースト読み出し処理コマンドに応じて前記制御回路によって実行されるバースト
読み出し処理の基準長が含まれることを特徴とするシンクロナス不揮発性メモリ
。 - 【請求項10】 請求項8記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、バ
ースト処理の間のアドレス指定シーケンススキームが含まれることを特徴とする
シンクロナス不揮発性メモリ。 - 【請求項11】 請求項8記載のシンクロナス不揮発性メモリにおいて、前記処理設定には、デ
ータの読み出し処理のためのクロックレイテンシが含まれることを特徴とするシ
ンクロナス不揮発性メモリ。 - 【請求項12】 請求項8記載のシンクロナス不揮発性メモリにおいて、前記揮発性モードレジ
スタまたは前記不揮発性モードレジスタに格納されたモードデータを変更可能で
あることを特徴とするシンクロナス不揮発性メモリ。 - 【請求項13】 プロセッサと、 前記プロセッサに接続されたシンクロナス不揮発性メモリとを含む処理システ
ムであって、 前記シンクロナス不揮発性メモリが、 不揮発性メモリセルのアレイと、 制御回路と、 複数のビットロケーションを有し、モードデータを格納する不揮発性モードレ
ジスタとを含み、 前記制御回路が前記モードデータに応じた処理設定を行い、 前記プロセッサからの前記シンクロナス不揮発性メモリに対するコマンドによ
ってメモリ読み出し処理が開始され、前記シンクロナス不揮発性メモリは、前記
プロセッサおよび前記処理設定に対する出力データを供給することを特徴とする
処理システム。 - 【請求項14】 請求項13記載の処理システムにおいて、バースト読み出し処理の長さ、バー
スト処理の間に使用されるアドレス指定シーケンススキーム、または、データ読
み出し処理のためのクロックレイテンシの値が前記処理設定によって制御される
ことを特徴とする処理システム。 - 【請求項15】 請求項13記載の処理システムにおいて、さらに、前記モードデータのコピー
を受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジ
スタを含むことを特徴とする処理システム。 - 【請求項16】 請求項15記載の処理システムにおいて、前記シンクロナス不揮発性メモリは
、前記プロセッサに接続された複数のアドレス用接続端子を含み、前記プロセッ
サは、前記アドレス用接続端子を使用して前記揮発性モードレジスタまたは不揮
発性のモードレジスタに格納された前記モードデータを変更可能であることを特
徴とする処理システム。 - 【請求項17】 モードデータに基づいて不揮発性モードレジスタのプログラミングを行うステ
ップと、 データアクセス処理を開始するステップと、 前記モードデータの読み出しを行うステップと、 前記モードデータに応じて前記データアクセス処理を制御するステップとを有
することを特徴とするシンクロナス不揮発性メモリデバイスの処理を実行する方
法。 - 【請求項18】 請求項17記載の方法において、さらに、前記不揮発性モードレジスタからの
前記モードデータを揮発性モードレジスタにコピーするステップを有することを
特徴とするシンクロナス不揮発性メモリデバイスの処理を実行する方法。 - 【請求項19】 請求項18記載の方法において、前記モードデータが前記揮発性モードレジス
タから読み出されることを特徴とするシンクロナス不揮発性メモリデバイスの処
理を実行する方法。 - 【請求項20】 請求項18記載の方法において、さらに、前記揮発性モードレジスタまたは前
記不揮発性モードレジスタに格納された前記モードデータを変更するステップを
有することを特徴とするシンクロナス不揮発性メモリデバイスの処理を実行する
方法。 - 【請求項21】 モードデータに基づいて不揮発性モードレジスタのプログラミングを行うステ
ップと、 メモリデバイスに電源を供給するステップと、 前記不揮発性モードレジスタからの前記モードデータを揮発性モードレジスタ
にコピーするステップと、 データアクセス処理を開始するステップと、 前記揮発性モードレジスタから前記モードデータの読み出しを行うステップと
、 前記モードデータに応じて前記データアクセス処理を制御するステップとを有
することを特徴とするシンクロナス不揮発性メモリデバイスの処理を実行する方
法。 - 【請求項22】 請求項21記載の方法において、さらに、前記揮発性モードレジスタに格納さ
れた前記モードデータを変更するステップを有することを特徴とするシンクロナ
ス不揮発性メモリデバイスの処理を実行する方法。 - 【請求項23】 不揮発性モードレジスタからモードデータを読み出すステップと、 前記モードデータに応じてクロックレイテンシの値をXに調整するステップと
、 第1クロック信号の遷移に同期してメモリ読み出しコマンドを受け取るステッ
プと、 第2クロック信号の遷移に同期してデータ通信用接続端子に不揮発性メモリセ
ルから読み出されたデータを出力するステップとを有し、前記第2クロック信号
の遷移が前記第1クロック信号の遷移の後に発生することを特徴とする不揮発性
メモリデバイスからのデータ読み出し方法。 - 【請求項24】 請求項23記載の方法において、Xが1、2または、3であることを特徴とす
る不揮発性メモリデバイスからのデータ読み出し方法。 - 【請求項25】 不揮発性モードレジスタからモードデータを読み出すステップと、 前記モードデータに応じてバースト長の値をXに調整するステップと、 メモリバースト読み出しコマンドを受け取るステップと、 第1メモリアドレスを受け取るステップと、 前記不揮発性メモリからの読み出しを第1メモリアドレスで開始してデータ通
信用接続端子に出力し、さらに、X−1個のメモリアドレスロケーションで読み
出されたメモリデータを連続的に出力するステップとを有することを特徴とする
不揮発性メモリデバイスからのデータ読み出し方法。 - 【請求項26】 請求項24記載の方法において、Xが2、4、8および256の群から選択さ
れることを特徴とする不揮発性メモリデバイスからのデータ読み出し方法。 - 【請求項27】 不揮発性モードレジスタからモードデータを読み出すステップと、 前記モードデータに応じてアドレス指定シーケンスを調整するステップと、 メモリバースト読み出しコマンドを受け取るステップと、 第1メモリアドレスを受け取るステップと、 前記第1メモリアドレスによって指定されたメモリロケーションからデータを
読み出すステップと、 前記アドレス指定シーケンスに基づいて第2メモリアドレスを指定するステッ
プと、 前記第2メモリアドレスからデータを読み出すステップとを有することを特徴
とする不揮発性メモリデバイスからのデータ読み出し方法。 - 【請求項28】 請求項27記載の方法において、前記アドレス指定シーケンスが、シーケンシ
ャルタイプ、またはインターリーブタイプであることを特徴とする不揮発性メモ
リデバイスからのデータ読み出し方法。
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