WO2007023544A1 - 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 - Google Patents

記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 Download PDF

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storage device
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memory cell
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Masahiro Niimi
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Spansion Llc
Spansion Japan Limited
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    • G11—INFORMATION STORAGE
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    • G—PHYSICS
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Definitions

  • Storage device storage device control method, and storage control device control method
  • the present invention relates to control of access areas in a memory cell array in a storage device.
  • a memory cell array has a memory cell range as a unit of data erasing as one block, and a plurality of cores are arranged with a set of one to a plurality of blocks as one core. ing.
  • An arbitrary number of cores are selected by the core selection means, data is written to the selected memory cell in the core, and the data in the selected block in the core is erased. During this time, data is read from the memory cells in the core that are not selected. Data can be written or erased by selecting an arbitrary core, and data can be read by any other core at the same time.
  • the range of simultaneous operation is not fixed, and a high degree of freedom and flash memory are realized.
  • the address signal is input from the outside by an address input circuit in the interface circuit and supplied to the address buffer circuit.
  • An address is supplied from an address buffer circuit to an address bus line for a read address and an address bus line for write or erase in accordance with an operation mode, and is selectively transferred to a decode circuit of each core.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-325795
  • Patent Document 1 in order to enable simultaneous execution of data write or erase operation and data read operation, it is possible to set a bank size with an arbitrarily set core range as one bank. It is something to do.
  • the amount of data required by the system differs for each access operation, and the memory cell area corresponding to the required amount of data can be accessed.
  • Patent Document 1 data writing, erasing, data reading, and the like are performed. Regardless of the access operation, the access target for each access operation extends to all memory cell arrays. All address signals must be input from the outside for each access operation. On the other hand, in an access operation that involves data input / output, such as a read operation or a write operation, the amount of data required in a series of access operations may be estimated within a predetermined range, and the access target. It is possible to store the memory cell area to be stored in the predetermined area. However, in Patent Document 1, when accessing the same memory cell region,
  • the memory capacity of the memory cell area that forms part of the memory cell array becomes a memory capacity that can sufficiently store the amount of data required by the system. Can be considered. In such a case, it is unnecessary to input an unchanging high-order address signal for each access operation. Along with this circuit operation, there is a possibility that the reduction of processing time and current consumption may be restricted.
  • the address signal has to have a multi-bit configuration, and there are many address decoders in the storage device. The number of inputs and the number of logical stages is unavoidable. The address signal is decoded by the address decoder to determine the memory cell to be accessed in the memory cell array.
  • the present invention has been made in view of the above-described background art, and in addition to a read operation or / and a write operation, a memory seminar area corresponding to the amount of data required for a series of access operations is provided. Allocate to a part of the memory cell area to be erased at once by the erase operation and continue When accessing the same memory cell area in the read operation and / or write operation, the address signal specifying the memory cell area does not need to be re-input, so that the access area can be controlled efficiently and the address decoder. It is an object of the present invention to provide a storage device capable of speeding up and a storage device control method.
  • a storage device of the present invention made to achieve the above object is a storage device in which a memory cell array is partitioned into a plurality of sectors, with a memory cell area as a unit of an erase operation as a sector, In accordance with the start of the read operation or / and write operation, there is provided an address holding unit for holding a first address signal whose unit of read operation or / and write operation is a partial area in the sector.
  • a partial area in the sector which is a unit of the erasing operation, is designated by the first address signal at the start of the reading operation or / and the writing operation, and the reading operation or / and / or The unit of write operation.
  • the first address signal is held in the address holding unit.
  • a storage device control method is a storage device control method in which a memory cell array is partitioned into a plurality of sectors using a memory cell area as a unit of an erase operation as a sector.
  • a step of inputting a first address signal for selecting the partial area, and the input first address signal to the partial area are input. And holding for the duration of the read operation or / and the write operation.
  • the first address signal is input.
  • a partial area is selected.
  • the input first address signal is
  • the storage control device that performs access control on the storage device outputs the first address signal once at the start of the read operation or the write operation. Once supplied, the first address signal is held in the storage device thereafter . Thereafter, the storage control device outputs a second address signal indicating the memory cell position in the partial area, and the storage device inputs the second address signal and outputs data information of the memory cell in the partial area. To do. Further, it is desirable that the input of the second address signal is continuous.
  • the decoding state can be maintained by the first address signal, and the decoding operation for each access operation is unnecessary.
  • the decoding operation for each access operation it is possible to determine the decode state early by performing only the address signal designating the memory cell arranged in a partial area in the sector.
  • the bias can be applied at an early stage, contributing to an improvement in access speed.
  • FIG. 1 is a diagram showing sectors that divide a memory cell array and blocks that divide the sector in the storage device.
  • FIG. 2 is a circuit block diagram of block selection.
  • FIG. 3 is a diagram showing a bit line structure in a block.
  • FIG. 4 is a diagram showing commands for setting a block address.
  • FIG. 5 is a circuit example of a block address buffer.
  • FIG. 6 is a timing chart when setting a block address.
  • FIG. 1 A block diagram illustrating an exemplary computing environment in accordance with the present invention.
  • FIG. 1 is a schematic diagram showing a section of a memory cell array of the storage device.
  • Each bank has multiple banks that can perform access control independently (BankO, Bankl, ).
  • Each bank includes a plurality of sectors S that are units of erase operation.
  • Each sector is divided into four in the X direction, which is the word line direction, and is divided into four blocks B0 to B3 which are units of read operation and / or write operation.
  • each sector S includes a sub word decoder SWD, and a sub word line WLS is wired in common to the four blocks B0 to B3. Further, a main word decoder MWD is provided for each of the two sectors S, and main word lines are wired for the two sectors.
  • the four blocks B0 to B3 are divided by a predetermined number of bit lines (not shown) wired in the Y direction.
  • a common sub-word line WLS is wired for the blocks in the same sector. For this reason, it is not necessary to provide a word line control circuit such as a word line decoder or a word line driver for each block without having to provide a unique word line for each block.
  • Memory cells can be arranged between blocks with a minimum arrangement pitch.
  • FIG. 2 shows block selection control.
  • the four blocks B0 to B3 in sector S are selected by selecting bit lines (not shown) wired in the Y direction.
  • the bit lines of the respective blocks B0 to B3 are connected to the data line DB through the Y selector YS and the block selection switches S0 to S3.
  • the Y selector YS is a switch group for selecting a plurality of bit lines wired in the block by a Y selector decoder (not shown).
  • any one of the selection signals YD0 to YD3 of the block selection switches S0 to S3 is selected in the read operation and / or the write operation.
  • the sector S can be erased at once by selecting all as necessary.
  • the selection signals YD0 to YD3 are input by a command cycle described later prior to the read operation or / and the write operation, and correspond to the block address BA held in the internal block address buffer (BAB) 3. Selected.
  • a command is input from (ADD).
  • the input command is decoded by the command decoder 1 connected to the data input / output terminal (IO) and the address terminal (ADD).
  • the command decoder 1 outputs the block address set signal BASET to the block address buffer (BAB) 3.
  • the block address buffer (BAB) 3 connected to the data input / output terminal (IO) receives the block address set signal BASET, the block address buffer (BA) input from the data input / output terminal (10) Hold.
  • the block address BA held in the block address buffer (BAB) 3 is held until it is rewritten in the command cycle.
  • Block address The selection signal output from the coder 5 does not change until the block address BA held in the block address buffer (BAB) 3 is rewritten by the command cycle.
  • one of the block selection switches S0 to S3 is selected according to the held block address BA, and any one block in the sector S is read or Z And selected as a target of the write operation. This selection is maintained until the block address BA held in the block address buffer (BAB) 3 is rewritten by the command cycle.
  • BAB block address buffer
  • FIG. 3 shows a configuration of a data input / output path from the bit line in the block to the data line DB.
  • a bit line structure having a hierarchical structure is described as an example.
  • the block Bn includes a plurality of global bit lines GBL, and each global bit line GBL is connected to a plurality of local bit lines LBL through a plurality of select switches SSEL.
  • a plurality of memory cells are connected to each local bit line LBL.
  • a plurality of global bit lines GBL in the block are connected to the block selection switch Sn via the Y selector YS and to the data line DB.
  • a case where a nonvolatile storage device is used as the storage device is considered.
  • a program operation which is a data write operation
  • a preset time is only applied to the local bit line LBL and the global bit line GBL to which the memory cell to be programmed is connected.
  • a high bias voltage is applied.
  • other local bit lines LBL connected to the same global bit line GBL and connected to memory cells that are not to be programmed are controlled to be in a floating state or a ground potential state, etc. It is necessary that no bias voltage is applied.
  • a global bit line GBL that is not selected as a program operation target in a block selected as a program operation target and a plurality of local bit lines LBL connected to the global bit line GBL are also in a floating state or a ground potential state. It is necessary to control so that the bias voltage is not applied to the memory cell.
  • a bit line of a block not selected as a program operation target needs to be in a floating state or a ground potential state.
  • the bias voltage for the program operation is applied to the data line DB after selection of the select switch S SEL, the Y selector YS, and the block selection switch Sn, which determines the path to the local bit line LBL, is completed. Need to start supplying.
  • the bias voltage supplied to the data line DB is a high voltage (eg, 9V) with respect to the power supply voltage (eg, 1.8V).
  • the select switch SSEL, Y selector YS comprised of N-channel transistors.
  • the voltage applied to each gate terminal of the block selection switch Sn it is necessary to apply a high voltage higher than the high voltage signal by the threshold value of the transistor. Since the voltage amplitude applied to each gate terminal increases, the transition time, which is the rise and fall time of the high-voltage signal, may be a constraint on shortening the access time in the program operation. Therefore, during the program operation, the memory cell area to be programmed is fixed to the block, and the block address BA is held in the block address buffer (BAB) 3 in advance, so that the decode operation in the block address decoder 5 is also performed in advance.
  • the selection signal YDn can be fixed.
  • the block selection switch Sn which is one of the switch groups to which a high voltage signal should be applied to the gate terminal, can be selected in advance to precede the application of the high voltage signal to the gate terminal. It is possible to reduce the transition time of the high voltage signal to the gate terminal. In addition, it is not necessary to transition the high voltage signal for each program operation, which can contribute to low current consumption.
  • the read cycle is short (eg, lOnsec), and is applied by a precharge circuit applied to the bit line for read operation connected to the data line DB. Therefore, it is necessary to accelerate the supply of bias voltage for read operation.
  • the selection signal YDn can be fixed by holding the block address BA and performing the decoding operation in advance. High voltage signal to the gate terminal
  • the block selection switch Sn which is one of the switch groups to which the signal (5v) should be applied, can be selected in advance, and the application of the high voltage signal to the gate terminal can be preceded. As a result, the supply of bias voltage for the read operation can be started earlier, so that it is possible to secure an access speed including a fast access especially in a high-speed continuous read operation such as a burst operation.
  • FIG. 4 is a diagram showing a command system for setting the block address BA. This command sets a block to be accessed in a series of subsequent access operations in a command cycle prior to a read operation and / or a write operation to each memory cell.
  • Command and block address BAin are input according to the combination of signals input from address terminal (ADD) and data input / output terminal (10).
  • a 3-cycle signal set is input as an entry command.
  • the address terminal (ADD) force is also input with a code of 555h, the data input / output terminal (10) force, and the AAh code.
  • the code and data from the address terminal (ADD) force 555h Input a code with input / output terminal (IO) strength of 93h. Combining power of these codes It is recognized that command decoder 1 has decoded and entered the command cycle of block address BAin.
  • the block address BAin is input by a write command.
  • the code of the address terminal (ADD) force XXh and the code of the data input / output terminal (10) force AOh
  • the command decoder 1 recognizes the signal input from the data input / output terminal (IO) in the second cycle as the block address BAin, and fetches the block address BAin into the block address buffer (BAB) 3.
  • Trigger signal BASET is issued.
  • an idid command In the first cycle, the address terminal (ADD) force, XXh code, and the data input / output terminal (IO) force code of 90h, in the second cycle, the address terminal (ADD) force code of XXh, and Input data input / output terminal (10) force, code of 00h. Combined power of these codes Decoded in command decoder 1 Then, it is recognized that the exit is made from the command cycle of the block address BAin.
  • FIG. 5 is a circuit example for storing one bit of the block address buffer (BAB) 3.
  • the transfer gate T1 is conduction controlled by the trigger signal BASET and the inverted signal from the inverter gate II.
  • the transfer gate T1 is connected between the data input / output terminal (10) and the latch circuit L1.
  • the output of the latch circuit L1 is output as the block address BA via the inverter gate 12.
  • the transfer gate T1 In response to the high-level trigger signal BASET, the transfer gate T1 is turned on, and the block address BAin input to the data input / output terminal (IO) is taken into the latch circuit L1.
  • the trigger signal BASET In the subsequent access operation, the trigger signal BASET is maintained at a low level, so that the contents of the latch circuit L1 are maintained and the state in which the block address BA is output via the inverter gate 12 is maintained.
  • the block address BA information of the latch circuit L1 is maintained until the next entry command Z write command is input.
  • FIG. 6 is a timing chart of a command cycle for setting the block address BA.
  • Command code force described in Fig. 4 This is issued in synchronization with the write enable signal / WE low level signal.
  • the entry command is decoded by the command decoder 1, and the block address set mode signal BAB-mode changes to high level. It is informed that it is in the block address set command state.
  • the 2-cycle block address BAin write command power is issued in synchronization with the write enable signal / WE low level signal.
  • the write command is decoded by the command decoder 1 and the trigger signal BASET is generated as a high level pulse signal.
  • the block address buffer (BAB) 3 receives the block address BAin input to the data input terminal (IO) and holds the block address BA.
  • the block address BA After the block address BA is held, it is issued in synchronization with the two cycles of the command command force S and the low level signal of the write enable signal / WE.
  • the exit command is decoded by the command decoder 1, and the block address set mode signal BAB_mode changes to low level.
  • the block address set command state ends.
  • the block address BA power address which is an example of the first address signal. Since it is held in the block address buffer (BAB) 3 which is an example of a memory holding unit, a read operation or / and a block which is an example of the same partial area (any one block of B0 to B3) If the write operation continues, it is not necessary to input the block address BA again.
  • BAB block address buffer
  • the selection state of the same selection signal (any one of YD0 to YD3) is maintained.
  • the decoding state of block address BA can be maintained, and the decoding operation for each access operation becomes unnecessary.
  • the select switch SSEL or Y selector YS can be decoded according to the address signal that selects individual memory cells in the block.
  • the decoding state can be determined early. Bias can be applied at an early stage during read and write operations, which can contribute to an improvement in access speed.
  • the block address BA is supplied once at the start of a read operation or a write operation, the block address BA is held in the storage device thereafter. Thus, the controller is released from control over the block address BA. The control load on the controller can be reduced.
  • the present invention is not limited to this.
  • the memory cell area to be accessed in a series of read and write operations may differ. It is preferable to divide the block partition in the sector into an appropriate memory capacity according to the application.
  • the block selection switches S0 to S3 can have various connection configurations depending on the number of block sections in the sector.
  • a Y selector hierarchical structure including a Y selector that groups a plurality of Y selectors, hits a block selection switch, and selects one of a plurality of Y selectors in the group may be used. It is also possible to have a data line hierarchical structure including a Y selector that groups one block and assigns one data line DB and selects one from the data line DB for each group.
  • bit line structure of the present invention is not limited to FIG. Furthermore, as a connection method of the memory cell connected to the local bit line LBL, so-called N0R type connection or NAND type connection can be applied. Furthermore, the program method Z erase method can be applied to a nonvolatile program Z erase method using various physical actions.

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Abstract

　消去動作の単位であるメモリセル領域をセクタＳとして、読出し動作または／および書込み動作の単位をセクタ内のブロックＢ０～Ｂ３とするに当たり、ブロックＢ０～Ｂ３の一つを選択するブロックアドレスＢＡが、ブロックアドレスバッファ（ＢＡＢ）３に保持される。保持動作は読出しまたは書込み動作に先立って行なわれるため、その後の読出し動作や書込み動作において再入力する必要はない。保持されたブロックアドレスＢＡに応じて選択信号ＹＤｎ（ｎ＝０～３）の何れかが選択され、選択信号ＹＤｎに応じて何れか一つのブロックが選択される。この状態はブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡが書き換えられるまで維持されるため、読出し／書込み動作ごとにブロックアドレスＢＡの入力、デコードの処理を行なう必要がなくなり、アクセス動作を迅速かつ低消費電流で行なうことができる。

Description

明 細 書
記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 技術分野
[0001] 本発明は、記憶装置において、メモリセルアレイ内のアクセス領域の制御に関する ものである。
背景技術
[0002] 特許文献 1に開示されている半導体装置では、メモリセルアレイは、データ消去の 単位となるメモリセル範囲を 1ブロックとし、 1〜複数のブロックの集合を 1コアとして複 数コアが配列されている。コア選択手段により任意個数のコアを選択して、コア内の 選択されたメモリセルにデータを書き込み、コア内の選択されたブロックのデータ消 去を行なう。この間、選択されていないコア内のメモリセルに対してデータ読み出しを 行なう。任意のコアを選択してデータ書き込み又は消去を実行し、同時に他の任意 のコアでデータ読み出しが可能となる。同時動作の範囲が固定されず、自由度の高 レ、フラッシュメモリを実現するものである。
[0003] この場合、アドレス信号はインターフェース回路内のアドレス入力回路により外部か ら入力され、アドレスバッファ回路に供給される。アドレスバッファ回路から、動作モー ドに応じて、読み出し用アドレスのアドレスバス線、書き込み又は消去用のアドレスバ ス線に、アドレスが供給され、各コアのデコード回路に選択的に転送される。
[0004] 特許文献 1 :特開 2001— 325795号公報
発明の開示
発明が解決しょうとする課題
[0005] 上記特許文献 1は、データ書き込みまたは消去動作とデータ読み出し動作との同 時実行を可能とするに当たり、任意に設定されたコアの範囲を一つのバンクとするバ ンクサイズの設定を可能とするものではある。アクセス動作ごとにシステムから要求さ れるデータ量が異なり、必要とされるデータ量に見合ったメモリセル領域をアクセス対 象とすることができるものではある。
[0006] し力、しながら、特許文献 1では、データ書込み、消去、データ読み出しといったァク セス動作の違いに関わらず、アクセス動作ごとのアクセス対象は全てのメモリセルァレ ィにおよぶ。アクセス動作のたびに外部より全てのアドレス信号を入力しなければな らなレ、。一方、読出し動作や書込み動作などのデータの入出力を伴うアクセス動作に おいては、一連のアクセス動作において要求されるデータ量が所定量の範囲内に見 積もられる場合があり、アクセス対象とすべきメモリセル領域を所定領域内に格納す ること力 sできる。し力、しながら特許文献 1では、同一のメモリセル領域をアクセスする際
、このメモリセル領域を指定する上位のアドレス信号は不変であるにも関わらず、ァク セスのたびに外部より入力が行なわれ、デコード等の処理が行なわれることとなる。 本来不要なアドレス信号の入力処理をアクセス動作ごとに行なわなければならず、ァ ドレス信号の入力処理が煩雑である。
[0007] 特に、記憶装置の大容量化が進展し、メモリセルアレイの一部を構成するメモリセ ノレ領域であってもシステムが要求するデータ量を充分に記憶することが可能なメモリ 容量となる場合が考えられる。その場合に不変な上位のアドレス信号をアクセス動作 のたびに入力することは無用な動作である。この回路動作に伴い、処理時間の短縮 や消費電流の低減等が制約を受けてしまうおそれがあり問題である。
[0008] 更に、記憶装置の大容量化の進展に伴レ、メモリセルアレイを構成するアドレス空間 が広がり、アドレス信号は多ビット構成にならざるを得ず、記憶装置内のアドレスデコ 一ダは多入力、多論理段数にならざるを得ない。アドレス信号はアドレスデコーダに おいてデコードされ、メモリセルアレイ中のアクセス対象となるメモリセルが確定される
。アドレスデコーダにおける確定時間が多入力、多論理段数によって遅れることは、メ モリセルの確定が遅れメモリセルアクセスが遅延するという問題を生ずる。よって、記 憶装置におけるアドレス信号の入力端子数の増大やメモリコントローラによる制御量 の増大に対応して、効率的なアドレス信号の入力インターフェース技術と多入力、多 論理段数のアドレスデコーダの高速化を確立することが必要である。
課題を解決するための手段
[0009] 本発明は前記背景技術に鑑みなされたものであり、読出し動作または/および書 込み動作にぉレ、て、一連のアクセス動作に必要とされるデータ量に見合ったメモリセ ノレ領域を、消去動作により一括消去されるメモリセル領域の一部に割り当て、継続す る読出し動作または/および書込み動作において同一のメモリセル領域をアクセス する間は、メモリセル領域を指定するアドレス信号の再入力を不要にすることで、効 率的なアクセス領域の制御とアドレスデコーダの高速化を可能とする記憶装置、およ び記憶装置の制御方法を提供することを目的とする。
[0010] 前記目的を達成するためになされた本発明の記憶装置は、消去動作の単位である メモリセル領域をセクタとして、メモリセルアレイが複数の前記セクタに区画される記 憶装置であって、読出し動作または/および書込み動作の開始に伴い、読出し動作 または/および書込み動作の単位をセクタ内の一部領域とする第 1アドレス信号を保 持するアドレス保持部を備えることを特徴とする。
[0011] 本発明の記憶装置では、消去動作の単位であるセクタ内の一部領域を、読出し動 作または/および書込み動作の開始に伴い第 1アドレス信号により指定して、読出し 動作または/および書込み動作の単位とする。そして、第 1アドレス信号は、アドレス 保持部に保持される。
[0012] また、本発明の記憶装置の制御方法は、消去動作の単位であるメモリセル領域を セクタとして、メモリセルアレイが複数のセクタに区画される記憶装置の制御方法であ つて、セクタ内の一部領域をアクセス単位として読出し動作または/および書込み動 作を開始するに当たり、一部領域を選択する第 1アドレス信号を入力するステップと、 入力された第 1アドレス信号を、一部領域への読出し動作または/および書込み動 作の期間中保持するステップとを有することを特徴とする。
[0013] 本発明の記憶装置の制御方法では、消去動作の単位であるセクタ内の一部領域 をアクセス単位として読出し動作または/および書込み動作が開始される際、第 1ァ ドレス信号が入力され一部領域が選択される。そして、入力された第 1アドレス信号は
、一部領域への読出し動作または Zおよび書込み動作が継続する期間中、保持さ れ、アドレスデコーダにおける処理の一部力 予め保持された第 1アドレス信号により 高速に行なわれる。
[0014] 本発明のメモリシステムとその制御方法では、記憶装置に対してアクセス制御を行 なう記憶制御装置が、読出し動作や書込み動作の開始の際に一回、前記第 1ァドレ ス信号を供給すれば、その後は記憶装置において前記第 1アドレス信号を保持する 。更にその後、前記一部領域内のメモリセル位置を示す第 2アドレス信号を記憶制御 装置が出力し、記憶装置が前記第 2アドレス信号を入力し前記一部領域内のメモリセ ルのデータ情報を出力する。また、前記第 2アドレス信号の入力は、連続されることが 望ましい。
発明の効果
[0015] これにより、読出し動作または Zおよび書込み動作の開始に伴い、第 1アドレス信 号が保持されるため、同一の一部領域に対して読出し動作または/および書込み動 作が継続する場合に、第 1アドレス信号を再度入力する必要はない。
[0016] このため、同一の一部領域に対して継続されるアクセス動作において、第 1アドレス 信号にっレ、ては、デコード状態を維持することができアクセス動作ごとのデコード動 作は不要となる。アクセス動作ごとのデコード動作として、セクタ内の一部領域に配置 されているメモリセルを指定するアドレス信号に対するもののみを行なえばよぐデコ ード状態を早期に確定することができる。読出し動作や書込み動作の際、早期にバ ィァス印加を行なうことができ、アクセス速度の向上に寄与することができる。
[0017] また、同一の一部領域に対してアクセス動作が継続する際、アクセス動作のたびに 第 1アドレス信号の入力、および第 1アドレス信号に対するデコード動作を行なう必要 がない。不要な回路動作を防止することができ、消費電流の低減に寄与することがで きる。
[0018] 更に、記憶装置に対してアクセス制御を行なうコントローラにおいても、読出し動作 や書込み動作の開始の際に一回、第 1アドレス信号を供給すれば、その後は記憶装 置において第 1アドレス信号を保持するので、コントローラは、第 1アドレス信号に対 する制御から解放される。コントローラにおける制御負荷の低減を図ることができる。 図面の簡単な説明
[0019] [図 1]記憶装置において、メモリセルアレイを区画するセクタ、およびセクタ内を区画 するブロックを示す図である。
[図 2]ブロック選択の回路ブロック図である。
[図 3]ブロック内のビット線構造を示す図である。
[図 4]ブロックアドレスのセットを行なう際のコマンドを示す図である。 [図 5]ブロックアドレスバッファの回路例である。
[図 6]ブロックアドレスのセットを行なう際のタイミングチャートである。
符号の説明
[0020] 1 コマンドデコーダ
3 ブロックアドレスノ ッファ（BAB)
5 ブロックアドレスデコーダ
S セクタ
B0〜B3 ブロック
MWD メインワードデコーダ
S0〜S3 ブロック選択スィッチ
SWD サブワードデコーダ
WLS サブワード線
WLM メインワード線
YD0〜YD3 選択信号
YS Yセレクタ
発明を実施するための最良の形態
[0021] 以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施 形態を図 1乃至図 6に基づき図面を参照しつつ詳細に説明する。
[0022] 図 1は、記憶装置のメモリセルアレイの区画を示す模式図である。各々、独立にァク セス制御が行なえるバンクを複数備えている（BankO、 Bankl、 · · ·）。各バンクには 、消去動作の単位であるセクタ Sを複数備えて構成されている。各セクタは、ワード線 方向である X方向に 4分割され、読出し動作または/および書込み動作の単位であ る 4つのブロック B0〜B3に区画されている。
[0023] 図 1中、 X方向がワード線方向であり、階層的なワード線構造を備える場合を例示し ている。各セクタ Sは、サブワードデコーダ SWDを備え、 4つのブロック B0〜B3に共 通にサブワード線 WLSが配線されている。更に、 2つのセクタ Sごとにメインワードデ コーダ MWDが備えられ、 2つのセクタに対してメインワード線が配線されている。 4つ のブロック B0〜B3は Y方向に配線されているビット線（不図示）の所定本数ごとに区 画され、同一セクタ内のブロックについては共通のサブワード線 WLSが配線されて いる。このため、ブロックごとに固有のワード線を備える必要がなぐブロックごとにヮ ード線デコーダやワード線ドライバ等のワード線の制御回路を備える必要がなレ、。ブ ロック間を最小の配置ピッチでメモリセルを配置することができる。
[0024] 図 2は、ブロックの選択制御を示している。セクタ S内の 4つのブロック B0〜B3の選 択は、 Y方向に配線されているビット線（不図示）の選択により行われる。各ブロック B 0〜B3のビット線は、 Yセレクタ YSとブロック選択スィッチ S0〜S3とを介してデータ 線 DBに接続される。ここで、 Yセレクタ YSはブロック内に配線されている複数のビット 線を Yセレクタデコーダ（不図示）により選択するスィッチ群である。
[0025] ブロック選択スィッチ S0〜S3の選択信号 YD0〜YD3は、読出し動作または/お よび書込み動作において、何れか一つが選択される。尚、図示はしないが、消去動 作においては、必要に応じて全選択することにより、セクタ Sに対して一括消去を行な うことができる。
[0026] 選択信号 YD0〜YD3は、読出し動作または/および書込み動作に先立って、後 述されるコマンドサイクルにより入力され、内部のブロックアドレスバッファ（BAB) 3に 保持されているブロックアドレス BAに応じて選択される。
[0027] コマンドサイクルにおいては、データ入出力端子（1〇）または/およびアドレス端子
(ADD)からコマンドが入力される。入力されるコマンドは、データ入出力端子 (IO) およびアドレス端子 (ADD)に接続されてレ、るコマンドデコーダ 1によりデコードされる 。コマンドサイクルにおいて、例えば、データ入出力端子（IO)からブロックアドレス B Aが入力されたことがデコードされると、コマンドデコーダ 1はブロックアドレスセット信 号 BASETをブロックアドレスバッファ（BAB) 3に向けて出力する。データ入出力端 子（IO)に接続されているブロックアドレスバッファ（BAB) 3は、ブロックアドレスセット 信号 BASETを受けると、データ入出力端子（1〇）から入力されているブロックァドレ ス BAinを内部に保持する。ブロックアドレスバッファ（BAB) 3に保持されたブロックァ ドレス BAは、コマンドサイクルにおいて書き換えられるまで保持される。保持されたブ ロックアドレス BAは、ブロックアドレスデコーダ 5によりデコードされ、選択信号 YDn ( n = 0〜3)のうち何れか一つの選択信号をデコードして出力する。ブロックアドレスデ コーダ 5から出力される選択信号も、コマンドサイクルによりブロックアドレスバッファ（ BAB) 3に保持されているブロックアドレス BAが書き換えられるまで、変化することは ない。
[0028] これにより、保持されているブロックアドレス BAに応じて、ブロック選択スィッチ S0〜 S3のうち何れか一つが選択されることとなり、セクタ S内の何れか一つのブロックが、 読出し動作または Zおよび書込み動作の対象として選択される。そして、この選択は 、コマンドサイクルによりブロックアドレスバッファ（BAB) 3に保持されているブロックァ ドレス BAが書き換えられるまで維持される。
[0029] 図 3は、ブロック内のビット線からデータ線 DBに至るまでのデータ入出力経路の構 成を示している。図 3では、ビット線の構造として階層構造を有するものを例として説 明している。ブロック Bnは、複数のグローバルビット線 GBLを備え、各々のグローバ ルビット線 GBLは、複数のセレクトスィッチ SSELを介して複数のローカルビット線 LB Lに接続されている。各ローカルビット線 LBLには複数のメモリセルが接続されている 。ブロック内の複数のグローバルビット線 GBLは、 Yセレクタ YSを介してブロック選択 スィッチ Snに接続され、データ線 DBに接続される。
[0030] ここで、記憶装置として不揮発性記憶装置の場合を考える。データの書込み動作 であるプログラム動作では、プログラム動作の対象として選択されたブロックでは、プ ログラム対象のメモリセルが接続されているローカルビット線 LBLとグローバルビット 線 GBLのみに、予め設定された時間が、高電圧のバイアス電圧が印加される。一方 、同じグローバルビット線 GBLに接続されており、プログラム対象ではないメモリセル が接続されてレ、るその他のローカルビット線 LBLは、フローティング状態または接地 電位状態等に制御して、メモリセルへのバイアス電圧の印加が行なわれないことが必 要である。更に、プログラム動作の対象として選択されたブロックでプログラム動作の 対象として選択されないグローバルビット線 GBLとそのグローバルビット線 GBLに接 続される複数のローカルビット線 LBLも、フローティング状態または接地電位状態等 に制御して、メモリセルへのバイアス電圧の印加が行なわれないことが必要である。 プログラム動作の対象として選択されないブロックのビット線についても同様に、フロ 一ティング状態または接地電位状態等とすることが必要である。ブロック B0〜B3間 は共通のサブワード線 WLSが配線されており、プログラム動作の対象ではなレ、ブロ ックにあるメモリセルにも、サブワード線 WLSを介して高電圧のバイアス電圧が印加 されてレ、ることより、これらのメモリセルについてローカルビット線 LBLとサブワード線 WLSによるディスターブ現象を防止する必要があるからである。
[0031] プログラム動作では、ローカルビット線 LBLへの経路を確定する、セレクトスィッチ S SEL、 Yセレクタ YS、およびブロック選択スィッチ Snの選択が完了してから、データ 線 DBにプログラム動作用のバイアス電圧の供給を開始する必要がある。データ線 D Bに供給されたバイアス電圧は、電源電圧（例えば、 1. 8V)に対して高電圧（例えば 、 9V)である。この高電圧のバイアス電圧を、セレクトスィッチ SSEL、 Yセレクタ YS、 およびブロック選択スィッチ Snを介してローカルビット線 LBLに供給するためには、 例えば Nチャネルトランジスタで構成されたセレクトスィッチ SSEL、 Yセレクタ YS、お よびブロック選択スィッチ Snの各ゲート端子に与える電圧についても前記高電圧信 号よりも更にトランジスタの閾値分高い高電圧を印加する必要がある。各ゲート端子 に与える電圧振幅が大きくなるため、高電圧信号のライズおよびフォール時間である 遷移時間が、プログラム動作におけるアクセス時間短縮の制約になるおそれがある。 したがって、プログラム動作時、プログラム対象のメモリセル領域をブロックに固定し、 予めブロックアドレスバッファ（BAB) 3にブロックアドレス BAを保持することにより、ブ ロックアドレスデコーダ 5におけるデコード動作も予め行なっておくことができ、選択信 号 YDnを固定することができる。ゲート端子への高電圧信号の印加をするべきスイツ チ群の一つであるブロック選択スィッチ Snを予め選択してゲート端子への高電圧信 号の印加を先行させることができる。ゲート端子への高電圧信号の遷移時間を短縮 すること力 Sできる。また、プログラム動作ごとに高電圧信号を遷移する必要がないため 低消費電流に寄与することができる。
[0032] また、読出し動作においても、例えばバーストリード等の連続読出し動作において は、読出しサイクルは短く（例えば、 lOnsec)、データ線 DBに接続された読出し動作 用のビット線へ与えるプリチャージ回路によって、読出し動作用のバイアス電圧の供 給開始を早める必要がある。ブロックアドレス BAが保持されデコード動作も予め行な つておくことにより、選択信号 YDnを固定することができる。ゲート端子への高電圧信 号（5v)の印加をするべきスィッチ群の一つであるブロック選択スィッチ Snを予め選 択してゲート端子への高電圧信号の印加を先行させることができる。よって、読出し 動作用のバイアス電圧の供給開始を早めることができるので、バースト動作等の高速 な連続読出し動作にぉレ、て、特にファーストアクセスを含むアクセススピードの確保を 図ること力 Sできる。
[0033] 図 4は、ブロックアドレス BAのセットを行なうためのコマンド体系を示す図である。個 々のメモリセルへの読出し動作または/および書込み動作に先立つコマンドサイク ノレにおいて、後続する一連のアクセス動作においてアクセス対象となるブロックをセッ トするコマンドである。アドレス端子 (ADD)、データ入出力端子（1〇）から入力される 信号の組み合わせに応じてコマンドおよびブロックアドレス BAinが入力される。
[0034] 先ず、エントリーコマンドとして、 3サイクルの信号セットが入力される。第 1のサイク ルでは、アドレス端子 (ADD)力も 555hのコード、およびデータ入出力端子（1〇）力、 ら AAhのコードを入力する。第 2のサイクルでは、アドレス端子（ADD)から 2AAhの コード、およびデータ入出力端子（1〇）から 55hのコードを、第 3のサイクルでは、アド レス端子（ADD)力 555hのコード、およびデータ入出力端子（IO)力 93hのコー ドを入力する。これらのコードの組み合わせ力 コマンドデコーダ 1においてデコード され、ブロックアドレス BAinのコマンドサイクルにエントリーしたことが認識される。
[0035] 次に、ブロックアドレス BAinをライトコマンドにより入力する。第 1のサイクルでは、ァ ドレス端子 (ADD)力 XXhのコード、およびデータ入出力端子（1〇）力 AOhのコー ドを、第 2のサイクルでは、アドレス端子（ADD)から 00hのコード、およびデータ入出 力端子（IO)からブロックアドレス BAinを入力する。これにより、コマンドデコーダ 1で は、第 2のサイクルにおいてデータ入出力端子 (IO)から入力される信号をブロックァ ドレス BAinとして認識すると共に、ブロックアドレス BAinをブロックアドレスバッファ（ BAB) 3に取り込むためのトリガ信号 BASETを発する。
[0036] 更に、イダジットコマンドである。第 1のサイクルでは、アドレス端子（ADD)力、ら XXh のコード、およびデータ入出力端子（IO)力も 90hのコードを、第 2のサイクルでは、ァ ドレス端子（ADD)力も XXhのコード、およびデータ入出力端子（1〇）力、ら 00hのコー ドを入力する。これらのコードの組み合わせ力 コマンドデコーダ 1においてデコード され、ブロックアドレス BAinのコマンドサイクルからイダジットしたことが認識される。
[0037] 図 5は、ブロックアドレスバッファ（BAB) 3の 1ビットを格納する回路例である。トリガ 信号 BASET、およびインバータゲート IIによる反転信号によりトランスファゲート T1 が導通制御される。トランスファゲート T1は、データ入出力端子（1〇）とラッチ回路 L1 との間に接続されている。ラッチ回路 L1の出力はインバータゲート 12を介してブロッ クアドレス BAとして出力される。
[0038] ハイレベルのトリガ信号 BASETに応じて、トランスファゲート T1が導通し、データ入 出力端子 (IO)に入力されたブロックアドレス BAinがラッチ回路 L1に取り込まれる。 その後のアクセス動作では、トリガ信号 BASETはローレベルに維持されるので、ラッ チ回路 L1の内容は保持され、インバータゲート 12を介してブロックアドレス BAが出力 される状態が維持される。ラッチ回路 L1のブロックアドレス BA情報は、次のエントリー コマンド Zライトコマンドが入力されるまで維持される。
[0039] 図 6は、ブロックアドレス BAをセットするコマンドサイクルのタイミングチャートである 。図 4において説明したコマンドコード力 ライトネーブル信号/ WEのローレベル信 号に同期して発せられる。エントリーコマンドがコマンドデコーダ 1によりデコードされ て、ブロックアドレスセットモード信号 BAB— modeがハイレベルに遷移する。ブロック アドレスのセットコマンド状態にあることが報知される。次に、 2サイクルのブロックアド レス BAinのライトコマンド力 ライトネーブル信号/ WEのローレベル信号に同期して 発せられる。ライトコマンドがコマンドデコーダ 1によりデコードされて、ハイレベルのパ ルス信号としてトリガ信号 BASETが発せられる。ブロックアドレスバッファ（BAB) 3に データ入力端子（IO)に入力されているブロックアドレス BAinが取り込まれ、ブロック アドレス BAが保持される。ブロックアドレス BAが保持された後に、 2サイクルのィグジ ットコマンド力 S、ライトネーブル信号/ WEのローレベル信号に同期して発せられる。 ィグジットコマンドがコマンドデコーダ 1によりデコードされて、ブロックアドレスセットモ ード信号 BAB_modeがローレベルに遷移する。ブロックアドレスのセットコマンド状 態が終了する。
[0040] 以上の説明から明らかなように本実施形態によれば、読出し動作または/および書 込み動作の開始に伴い、第 1アドレス信号の一例であるブロックアドレス BA力 アド レス保持部の一例であるブロックアドレスバッファ（BAB) 3に保持されるため、同一の 一部領域の一例であるブロック（B0〜B3の何れか一つのブロック）に対して、読出し 動作または/および書込み動作が継続する場合に、ブロックアドレス BAを再度入力 する必要はない。
[0041] このため、同一のブロックに対して継続されるアクセス動作において、同一の選択 信号 (YD0〜YD3の何れか一つの信号）の選択状態が維持される。ブロックアドレス BAのデコード状態を維持することができ、アクセス動作ごとのデコード動作は不要と なる。アクセス動作ごとのデコード動作として、ブロック内の個々のメモリセルを選択す るアドレス信号に応じて、セレクトスィッチ SSELや Yセレクタ YSのデコードを行なえ ばよレ、。デコード状態を早期に確定することができる。読出し動作や書込み動作の際 、早期にバイアス印加を行なうことができ、アクセス速度の向上に寄与することができ る。
[0042] また、同一のブロックに対してアクセス動作が継続する際、アクセス動作のたびにブ ロックアドレス BAの入力、およびそのデコード動作を行なう必要がなレ、。不要な回路 動作を防止することができ、消費電流の低減に寄与することができる。
[0043] 更に、記憶装置に対してアクセス制御を行なうコントローラにおいても、読出し動作 や書込み動作の開始の際に一回、ブロックアドレス BAを供給すれば、その後は記憶 装置においてブロックアドレス BAが保持されるので、コントローラは、ブロックアドレス BAに対する制御から解放される。コントローラにおける制御負荷の低減を図ることが できる。
[0044] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態では、セクタ Sを 4つのブロックに区画して読出し動作または/お よび書込み動作を行なう場合を例示して説明したが、本発明はこれに限定されるもの ではない。記憶装置が使用されるアプリケーションに応じて、一連の読出し動作や書 込み動作でアクセスされるべきメモリセル領域は異なる場合がある。セクタ内のブロッ ク区画については、アプリケーションに応じて的確なメモリ容量に区画することが好ま しい。 更に、ブロック選択スィッチ S0〜S3はセクタ内のブロック区画数によって多様な接 続構成とすることができる。例えば、複数の Yセレクタをグループ化して 1つのブロック 選択スィッチを害 ijり当て、更にグループ内の複数の Yセレクタの中の 1つを選択する Yセレクタを備える Yセレクタ階層構造でも良いし、複数のブロックをグループ化して 1 つのデータ線 DBを割り当て、更にグループ毎のデータ線 DBから 1つを選択する Y セレクタを備えるデータ線階層構造でも良い。
また、本発明のビット線構造は図 3に限られない。更に、ローカルビット線 LBLに接 続されるメモリセルの接続方式についても、所謂 N〇R型接続や NAND型接続など を適用することができる。更に、プログラム方式 Z消去方式も様々な物理的作用を利 用した不揮発性のプログラム Z消去方法を適用できる。

Claims

請求の範囲
[1] 消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数の前 記セクタに区画される記憶装置であって、
読出し動作または/および書込み動作の開始に伴い、前記読出し動作または Zお よび前記書込み動作の単位を前記セクタ内の一部領域とする第 1アドレス信号を保 持するアドレス保持部を備えることを特徴とする記憶装置。
[2] 前記一部領域は、前記セクタに配置されている複数のデータ読出し線を前記第 1 アドレス信号に応じて区画して構成される領域であることを特徴とする請求項 1に記 載の記憶装置。
[3] 前記データ読出し線を前記一部領域ごとにデータ入出力回路に接続するコラムス イッチ部を備え、
前記第 1アドレス信号は、前記コラムスィッチ部を選択的に導通することを特徴とす る請求項 2に記載の記憶装置。
[4] 前記セクタにおいて、前記データ読出し線に交差するメモリセル選択線は、前記一 部領域を越えて共通に配置されることを特徴とする請求項 2に記載の記憶装置。
[5] 前記一部領域内のメモリセルに対して行なわれる前記読出し動作または前記書込 み動作に先立つ専用のコマンドサイクルに応じて、前記第 1アドレス信号を前記アド レス保持部へ取り込むためのコマンドデコーダを備えることを特徴とする請求項 1に 記載の記憶装置。
[6] 前記第 1アドレス信号は、データ入出力端子、または Zおよび前記一部領域内のメ モリセル位置を示す第 2アドレス信号が入力されるアドレス端子より、入力されることを 特徴とする請求項 5に記載の記憶装置。
[7] 消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数の前 記セクタに区画される記憶装置の制御方法であって、
前記セクタ内の一部領域をアクセス単位として読出し動作または/および書込み動 作を開始するに当たり、前記一部領域を選択する第 1アドレス信号を入力するステツ プと、
入力された前記第 1アドレス信号を、前記一部領域への前記読出し動作または/ および前記書込み動作の期間中保持するステップとを有することを特徴とする記憶 装置の制御方法。
[8] 前記一部領域は、前記セクタに配置されている複数のデータ読出し線を区画して 構成される領域であり、
保持された前記第 1アドレス信号に応じて、前記読出し動作または/および前記書 込み動作の期間中、前記複数のデータ読出し線が選択状態に維持されることを特徴 とする請求項 7に記載の記憶装置の制御方法。
[9] 前記セクタにおいて、前記データ読出し線に交差するメモリセル選択線は、前記第
1アドレス信号に関わらず、共通に選択されることを特徴とする請求項 8に記載の記 憶装置の制御方法。
[10] 前記第 1アドレス信号を入力するステップを含み、前記読出し動作または Zおよび 書込み動作に先立つ動作条件を入力するステップと、
前記動作条件を入力するステップの後、前記一部領域内のメモリセル位置を示す 第 2アドレス信号を入力するステップとを有することを特徴とする請求項 7に記載の記 憶装置の制御方法。
[11] 前記動作条件を入力するステップは、
エントリーを指示するステップと、前記第 1アドレス信号の入力を指示するステップとを 有することを特徴とする請求項 10に記載の記憶装置の制御方法。
[12] 請求項 1に記載の記憶装置を制御する記憶制御装置の制御方法であって、
前記読出し動作または/および前記書込み動作を行なうコマンドサイクルに先立つ て、前記第 1アドレス信号を設定する専用のコマンドサイクルを発行するステップを有 することを特徴とする記憶制御装置の制御方法。
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