JP2011134406A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＥＣＣ動作を消去モードの最初に行うことで、高速読み出し動作可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１０は、データ格納用の不揮発性メモリセルが配列されたメモリ領域（メイン消去ブロック１１０−２〜１１０−ｎ）と、メモリ領域が不良領域である場合にメモリ領域と置換される冗長領域（冗長用消去ブロック１１０−１）と、消去動作を示すコマンドが入力されると、消去動作に先立って前記メモリ領域からデータを読み出し、誤り検出を行い、誤り検出結果に基づいて前記冗長領域へと置換する前記不良領域を検出する制御部（制御部１２）と、を備える。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特にＥＣＣ（Error Correcting Code）訂正回路を有した不揮発性半導体記憶装置に関する。

Ｆｌａｓｈメモリ等の電気的に消去及び書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、メモリセルの特性がＷｒｉｔｅ（書込み）やＥｒａｓｅ（消去）動作により劣化していくため、ある規定回数以上書込み／消去を実行した場合、セル動作不良として見えてくる。かかるセル動作の不良対策として、誤り訂正符号（ＥＣＣ）により、不良セルの誤り訂正を行うことで、メモリセルの書込み／消去の規定回数を増やすような技術が用いられている。

ＥＣＣにより誤り訂正を行う技術を使用する場合、一般的に、データ（情報ビット）格納用のメモリセル領域に加え、検査ビット（パリティビット）格納用のパリティセル領域（以下、両領域を併せて消去ブロックとする）が必要になる。パリティセルの数を増やすことで、誤り訂正が可能なビット数は増えるが、その分、チップサイズが増える。このため、製品コストとの兼合いから、訂正可能なビット数を抑え、訂正可能なビット数を越えた消去ブロック（以下、ＥＣＣオーバーフローブロック）を、冗長ブロックへと置き換える技術が開示されている（下記特許文献１〜３参照）。

特開平８−３１１９６号公報 国際公開第０１／０２２２３２号公報 特開２００６−１３４３１０号公報

しかしながら、特許文献１〜３に記載された半導体記憶装置においては、メモリセルからのデータ読み出し時に、ＥＣＣによる訂正を行い、ＥＣＣオーバーフローブロックとして検出された消去ブロックを冗長ブロックへ置換する構成であるため、読み出しスピードが低下してしまう問題があった。

本発明は、データ格納用の不揮発性メモリセルが配列されたメモリ領域と、メモリ領域が不良領域である場合にメモリ領域と置換される冗長領域と、消去動作を示すコマンドが入力されると、消去動作に先立ってメモリ領域からデータを読み出し、誤り検出を行い、誤り検出結果に基づいて冗長領域へと置換する不良領域を検出する制御部と、を備えることを特徴とする不揮発性半導体記憶装置である。
これにより、消去コマンドが入力される消去モードにおいて、ＥＣＣによる訂正を行い、不良領域（ＥＣＣオーバーフローブロック）を検出できる。

また、上記不揮発性半導体記憶装置において、制御部は、メモリ領域から読み出されたデータの誤り検出及び訂正を行う誤り訂正回路と、誤り訂正回路において、誤り検出されたビット数が訂正可能なビット数を越えた場合、不良領域の座標を記憶保持する誤り訂正領域座標記憶部と、読み出し動作又は書き込み動作を示すコマンドが入力されると、誤り訂正座標記憶部に記憶保持された座標が示すメモリ領域に換えて、冗長領域を選択する制御回路と、を備えることを特徴とする。
これにより、制御回路は、誤り検出されたビット数が訂正可能なビット数を越えたメモリ領域を冗長ブロックへと置換できる。

本発明の半導体記憶装置によれば、誤り検出されたビット数が訂正可能なビット数を越えたメモリ領域を冗長ブロックへと置換できる。従って、ＥＣＣオーバーフローの発生確率を下げ、その結果、製品としての書込み／消去回数制限を伸ばすことが可能となり、信頼性の大きく向上された不揮発性半導体記憶装置を提供できる。また、消去コマンドが入力される消去モードにおいて、ＥＣＣによる訂正を行い、ＥＣＣオーバーフローブロックの冗長ブロックへの置換を行う構成である。そのため、読み出し動作において置換する必要がなくなるので、読み出しスピードを改善でき、高速読み出し動作可能な不揮発性半導体記憶装置を提供できる。

本発明の不揮発性半導体記憶装置の全体構成を示すブロック図である。 図１におけるブロック置換動作を説明するためのフロー図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の実施形態における不揮発性半導体記憶装置１０を示すブロック図である。不揮発性半導体記憶装置１０は、メモリセルアレイ１１、制御部１２、プリデコーダ１３、アドレス端子１４、データ出力端子１５、及びコマンド入力端子１６を備える。

本発明は、メモリセルの消去時の最初の期間において、メモリセルアレイ１１の消去ブロックから、全データを読み出し（ダミーリードし）、各誤り訂正単位内に、誤り訂正可能なビット数（ｎビット）を越えるビット数（ｍビット：ｍ＞ｎ）のエラービットが見つかった場合、該消去ブロックの座標（外部アドレスにより当該ブロックを特定する場合のアドレス情報）を記憶保持する。ダミーリード終了後は、該消去ブロックのデータ消去を行う。そして、ＥＣＣオーバーフローブロックが冗長ブロックへ置換された後の読み出し、書き込み、消去動作において、誤り訂正不可能な消去ブロックが外部からのアドレス情報によって選択されると、誤り訂正不可能な消去ブロックに換えて冗長ブロックを選択し、読み出しまたは書き込みまたは消去動作を行う。

メモリセルアレイ１１は、冗長用消去ブロック１１０−１と、メイン消去ブロック１１０−２〜１１０−ｎと、これらの消去ブロックそれぞれに設けられるデコーダ１１１１〜１１１１ｎを備える。メイン消去ブロック１１０−２〜１１０−ｎ（メモリ領域）は、不揮発性メモリセルが配列されたメモリ領域であり、不揮発性半導体記憶装置１０の外部から入力されるデータを記憶保持する領域である。これらの消去ブロックは、１回の消去コマンドの入力で一括消去可能な単位ブロックである。また、冗長用消去ブロック１１０−１は、メイン消去ブロック１１０−２〜１１０−ｎのいずれかが不良領域である場合（誤り訂正不可能なビット不良を有する不良メモリ領域である場合）、不良メモリ領域と置換される冗長領域である。
冗長用消去ブロック１１０−１は、メイン消去ブロック１１０−２〜１１０−ｎと同様に、不揮発性メモリセルが配列されたメモリ領域である。なお、本実施形態の説明において、冗長用消去ブロックは１ブロックとしているが、複数ブロック設ける構成としてもよい。

また、冗長用消去ブロック１１０−１と、メイン消去ブロック１１０−２〜１１０−ｎは、外部から入力されるデータ（情報ビット）格納用のメモリセル領域に加え、検査ビット（パリティビット）格納用のパリティセル領域を備える。なお、パリティセル領域は、本実施形態において、このように消去ブロック内にあるものとする、ただし、これに限られるものではなく、別途パリティセル専用のメモリセルアレイを設けてもよい。

消去ブロック各々に隣接配置されるデコーダ１１１１〜１１１ｎは、ローデコーダ及びカラムデコーダからなる。デコーダ１１１１〜１１１ｎは、プリデコーダ１３から入力される、メモリセルのアドレスを示すローアドレス及びカラムアドレスにより、そのアドレスに対応するメモリセルを選択する回路である。これらは、制御回路１２０の制御命令により、外部からのアドレス情報に基づき、該当する消去ブロック及びそのブロック内のメモリセル（データ格納用セル及びパリティセル）を選択する。

制御回路１２０は、コマンド入力端子１６を介して外部から入力される、読み出し、書き込み、消去等を命令する外部コマンド信号を解読して内部コマンド信号を生成する。そして、制御回路１２０は、不揮発性半導体記憶装置１０内の複数の回路を制御すべく、外部コマンド其々に応じた内部コマンド信号を出力する。また、制御回路１２０は、読み出し又は書き込みを命令するコマンドが入力されると、アドレス端子１４から入力されるアドレス情報を、プリデコーダ１３へ取り込む。そして、制御回路１２０は、アドレス情報が示すメイン消去ブロック１１０−２〜１１０−ｎ内のメモリセルを選択するように、各消去ブロックに対応して設けられたデコーダ１１１２〜１１１ｎを活性化させる。

さらに、制御回路１２０は、書き込み動作においては、図２において不図示のデータ入力端子から入力されるデータを、エラー検出訂正回路１２３において、パリティビットを生成させ、入力されたデータとともに、消去ブロック内の選択されたメモリセル（データ格納用セル及びパリティセル）へ記憶させる。

一方、読み出し動作においては、制御回路１２０は、選択されたメモリセルからのデータ及びパリティビットを、読み出し回路１２２に転送させる。また、制御回路１２０は、エラー検出訂正回路１２３を制御し、読み出されたデータ及びパリティビットをＥＣＣ訂正させ、訂正されたデータをデータ出力端子１５から、不揮発性半導体装置１０１０の外部へ出力させる。

ここで、エラー検出訂正回路１２３は、ｎビットのエラーを救済が可能で、ｎビットよりも多いｍビットのエラー検出が可能な、誤り訂正機能を備える回路である。例えば、ハミング符号を用いてエラー訂正を実現する場合には、符号中に１ビットの誤りが発生した場合にエラー訂正が可能であり、２ビットの誤りが発生した場合にエラー検出が可能となる。本実施形態においては、訂正可能なビット数をｎビットとし、以下の話を進める。なお、ハミング符号を用いてエラー訂正を行う場合、誤り訂正ビットとパリティビットの関係について、例えば６４ビット中のエラーを訂正する場合、ｎ＝１のとき、７ビットのパリティセルが必要であり、ｎ＝２のとき、１２ビットのパリティセルが必要である。

このように、訂正可能なビット数ｎは、設計時においてパリティセルを何ビット用意しておくかで決定されるが、訂正可能なビット数ｎを増やすことは、パリティセルを予めチップ上に多く作りこむ必要が生じ、チップサイズ増大を招く。また、従来技術においては、消去ブロックが訂正可能なビット数ｎを越えた場合、冗長ブロックへの置換を行っているが、どの不良ブロックを置換するかを決定する動作を、読み出し動作において行い、読み出しスピードの低下を招いていた。

そこで、本発明の不揮発性半導体記憶装置１０においては、消去動作へ移行後、消去開始前の期間において、冗長ブロックへ置換する消去ブロックの決定動作を行うようにする。そのため、図１において、制御部１２は、ダミーリード制御回路１２１、フューズ書き換え回路１２４及び冗長切り替え用フューズ１２５を備える。ダミーリード制御回路１２１、フューズ書き換え回路１２４は、制御回路１２０により制御され、冗長切り替え用フューズ１２５は、制御回路１２０からの命令信号が入力されるエラー検出訂正回路１２３により制御される。
ダミーリード制御回路１２１は、不揮発性半導体記憶装置１０が消去動作に移行すると、
制御回路１２０から消去制御信号が入力され、読み出し回路１２２を活性化する。

また、フューズ書き換え回路１２４は、エラー検出訂正回路１２３からエラー検出信号が入力され、フューズ書き換え回路１２４を活性化する。フューズ書き換え回路１２４は、冗長切り替え用フューズ１２５が有するフューズ（Ｆｕｓｅ）のうち、メイン消去ブロック１１０−２〜１１０−ｎのブロック番号（ブロック座標）のいずれかを示す該当フューズを電気的に切断する。これによって、制御回路１２０は、読み出しまたは書き込み動作において、ｎビット訂正不可能な消去ブロックを選択するアドレスが入力されると、電気的に切断されたフューズが示す論理レベル（０または１）により、そのメイン消去ブロックに換わって冗長用消去ブロック１１０−１を選択する。

エラー検出訂正回路１２３は、消去動作において、メイン消去ブロック１１０−２〜１１０−ｎのうちの１つのメイン消去ブロックが選択され、選択されたブロックから読み出された（ダミーリードされた）データ（情報ビット）と検査ビットにより、誤り検出を行う。また、エラー検出訂正回路１２３は、メイン消去ブロックのダミーリードを行い、各誤り訂正単位の読み出しデータから、ｎビットを越えるエラービットを検出した場合、当該消去ブロックをｎビット訂正不可能な消去ブロック（ＥＣＣオーバーブロック）と判定する。エラー検出訂正回路１２３は、フューズ書き換え回路１２４に、エラー検出信号を出力する。

次に、以上の構成を備えた不揮発性半導体記憶装置１０の消去動作における誤り検出について、図２を用いて説明する。
図２は、図１におけるブロック置換動作を説明するためのフロー図である。
まず、消去モードが開始後、すなわち、コマンド入力端子１６から消去動作へ移行する命令である消去コマンドが入力されると、制御部１２は、ダミーリードシーケンスを実行する（ステップＳ１）。具体的には、制御回路１２０は、ダミーリード制御回路１２１へ消去制御信号を出力する。ダミーリード制御回路１２１は、消去制御信号が入力されると、通常は読み出し動作において活性化される読み出し回路１２２を活性化させる。また、制御回路１２０は、エラー検出訂正回路１２３に対して、エラー検出訂正回路１２３を活性化させる制御信号を出力する。エラー検出訂正回路１２３は、この制御信号が入力されると活性化され、読み出し回路１２２を介して、読み出されてくる消去ブロックからのデータの誤り検出を行う。

制御回路１２０は、選択すべき消去ブロックに対応するデコーダを動作させる。例えば、メイン消去ブロック１１０−２を消去する場合、デコーダ１１１２を動作させる。制御回路１２０は、例えばその内部にアドレスカウンタを有し、プリデコーダ１３を介して、消去ブロックにおけるアドレスの最下位から最上位に対応するメモリセルを順番に選択させ、読み出し回路１２２を介してエラー検出訂正回路１２３へデータ（情報ビット）及び検査ビットを送り込む。

この動作は、消去ブロックの最終アドレスに相当するアドレスに達するまで繰り返され（ステップＳ２−ＮｏからステップＳ３、ステップＳ１へ進む）、消去ブロック中のメモリセル全てについてエラー検出を行う（ステップＳ２−Ｙｅｓ）。
この間、エラー検出訂正回路１２３は、消去ブロックから読み出し回路１２２を介して、順次読み出されてくるデータ各々について、それぞれのパリティビットを用いて、エラー訂正可能ビット（ｎビット）を越えるか越えないかを判定する。

エラー検出訂正回路１２３は、エラー訂正可能ビット（ｎビット）を越えたｍビットのエラーが検出された場合、冗長切り替え用フューズ１２５の書き換え動作を行う（ステップＳ５）。具体的には、エラー検出訂正回路１２３は、フューズ書き換え回路１２４に対してエラー検出信号を出力する。また、フューズ書き換え回路１２４は、エラー検出信号が入力されると、冗長切り替え用フューズ１２５が有するフューズ（Ｆｕｓｅ）のうち、現在、消去動作中のブロック座標を示す該当フューズを電気的に切断する。

これにより、これ以降、読み出し又は書き込み又は消去コマンドが入力され、それとともにエラー検出された消去ブロックをアクセスするアドレス情報が入力されると、制御回路１２０は、エラー検出された、ｎビット訂正不可能な消去ブロック（ＥＣＣオーバーブロック）に換えて、冗長用ブロックを選択するようになる。

一方、ステップＳ４において、エラー訂正可能ビット（ｎビット）を越えたｍビットのエラーが検出されない場合、本来の動作である該当消去ブロックの消去動作を行う（ステップＳ６）。また、ステップＳ５のあと、置換先の冗長ブロックに誤りがないかを確認するため、ステップＳ１に戻り、ダミーリードにより上記フローを繰り返す。これによって、置換先の冗長ブロックに、エラー訂正可能ビット（ｎビット）を越えたｍビットのエラーが検出されないことを確認する。

このように、本実施形態による不揮発性半導体記憶装置は、データ格納用の不揮発性メモリセルが配列されたメモリ領域（メイン消去ブロック１１０−２〜１１０−ｎ）と、メモリ領域が不良領域である場合に前記メモリ領域と置換される冗長領域（冗長用消去ブロック１１０−１）と、消去動作を示すコマンドが入力されると、消去動作に先立ってメモリ領域からデータを読み出し、誤り検出を行い、誤り検出結果に基づいて冗長領域へと置換する不良領域を検出する制御部（制御部１２）と、を備えることを特徴とする不揮発性半導体記憶装置（不揮発性半導体記憶装置１０）である。

また、制御部（制御部１２）は、メモリ領域から読み出されたデータの誤り検出及び訂正を行う誤り訂正回路（エラー検出訂正回路１２３）と、誤り訂正回路において、誤り検出されたビット数が訂正可能なビット数（ｎ）を越えた場合、不良領域の座標を記憶保持する誤り訂正領域座標記憶部（冗長切り替え用フューズ１２５）と、読み出し動作又は書き込み動作を示すコマンドが入力されると、誤り訂正座標記憶部に記憶保持された座標が示すメモリ領域に換えて、冗長領域を選択する制御回路（制御回路１２０）と、を備えることを特徴とする。

これにより、本発明は、誤り検出されたビット数が訂正可能なビット数を越えたメモリ領域を冗長ブロックへと置換できる。従って、ＥＣＣオーバーフローの発生確率を下げ、その結果、製品としての書込み／消去回数制限を伸ばすことが可能となり、信頼性の大きく向上された不揮発性半導体記憶装置を提供できる。また、消去コマンドが入力される消去モードにおいて、ＥＣＣによる訂正を行い、ＥＣＣオーバーフローブロックの冗長ブロックへの置換を行う構成であるため、読み出しスピードを改善でき、高速読み出し動作可能な不揮発性半導体記憶装置を提供できる。

以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施形態の説明においては、置換する冗長領域の冗長単位を消去ブロック単位としたが、ワード線単位などの他の冗長単位であってもよい。

１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１１０−１…冗長用消去ブロック、１１０−２…メイン消去ブロック、１１１１，１１１２…デコーダ、１２…制御部、１２０…制御回路、１２１…ダミーリード制御回路、１２２…読み出し回路、１２３…エラー検出訂正回路、１２４…フューズ書き換え回路、１２５…冗長切り替え用フューズ、１３…プリデコーダ、１４…アドレス端子、１５…データ出力端子、１６…コマンド入力端子

Claims (2)

1. データ格納用の不揮発性メモリセルが配列されたメモリ領域と、
   前記メモリ領域が不良領域である場合に前記メモリ領域と置換される冗長領域と、
   消去動作を示すコマンドが入力されると、消去動作に先立って前記メモリ領域からデータを読み出し、誤り検出を行い、誤り検出結果に基づいて前記冗長領域へと置換する前記不良領域を検出する制御部と、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、
   前記メモリ領域から読み出されたデータの誤り検出及び訂正を行う誤り訂正回路と、
   前記誤り訂正回路において、誤り検出されたビット数が訂正可能なビット数を越えた場合、前記不良領域の座標を記憶保持する誤り訂正領域座標記憶部と、
   読み出し動作又は書き込み動作を示すコマンドが入力されると、前記誤り訂正座標記憶部に記憶保持された前記座標が示すメモリ領域に換えて、前記冗長領域を選択する制御回路と、を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。

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