JP2003076615A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2003076615A JP2001270013A JP2001270013A JP2003076615A JP 2003076615 A JP2003076615 A JP 2003076615A JP 2001270013 A JP2001270013 A JP 2001270013A JP 2001270013 A JP2001270013 A JP 2001270013A JP 2003076615 A JP2003076615 A JP 2003076615A
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敦 白石
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繁男 倉形
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淳史 四方
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Abstract

(57)【要約】 【課題】 書込み所要時間を短縮できるとともに、書き
替え耐性が早期に劣化するのを防止することができる不
揮発性メモリを内蔵したカード型記憶装置を提供する。 【解決手段】 不揮発性メモリとエラー訂正回路を内蔵
したカード型記憶装置において、不揮発性メモリに対す
る書込みにエラーがあった場合に、不揮発性メモリから
書込みデータを読み出してエラー訂正回路による訂正が
可能かを判定し、訂正が可能な場合には、そのまま書込
み動作を終了する一方、エラー訂正回路による訂正が不
能な場合には書込みデータを他の領域に書き込む代替処
理を行なうようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
に適用して有効な技術に関し、例えばフラッシュメモリ
のような不揮発性半導体メモリもしくはそれを内蔵した
マルチメディアカードやスマートメディアなどのカード
型記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、デジタルカメラなどの携帯用電子
機器のデータ記憶媒体として、電源電圧を遮断しても記
憶データを保持できるフラッシュメモリなどの不揮発性
メモリを内蔵したメモリカードと呼ばれるカード型記憶
装置が広く利用されるようになって来ている。ところ
で、不揮発性メモリは、ＲＡＭなどの揮発性メモリに比
べて記憶素子の特性のばらつきが大きいとともに、書込
み動作の再現性が低いため、比較的頻繁に書込みエラー
が発生する。そのため、不揮発性メモリを内蔵したメモ
リカードにおいては、書込みエラーが発生した記憶領域
を他の記憶領域と置き換える代替処理を行なうようにし
たものがある。
【０００３】
【発明が解決しようとする課題】フラッシュメモリは、
２層ゲート構造を有し、浮遊ゲート層に蓄積する電荷の
量の違いによるしきい値電圧の高低によりデータを記憶
する。本願明細書においては、浮遊ゲート層に電荷を注
入し、しきい値電圧を高くする動作を書込み、その逆の
動作を消去と称する。従来、フラッシュメモリにおいて
は、書込み電圧を高くすると同一条件の書き込み動作を
行なっても、突然あるビットだけ記憶素子のしきい値電
圧が大きく変化して所望のしきい値範囲から外れてしま
う現象（以下、過剰書込みエラーと称する）があること
が知られている。かかる過剰書込みエラーを少なくする
には書込み電圧を低くすれば良いが、書込み電圧が低い
と書込み所要時間が長くなってしまうという問題があ
る。そこで、一般には、上記のような過剰書込みエラー
の発生よりも書込み時間の短縮を優先して書込み電圧を
高く設定し、発生した過剰書込みエラービットは上記代
替処理によって救済することが行なわれる。また、従来
のメモリカードには、エラー訂正回路を内蔵し、検出さ
れたエラービットを訂正して出力するように構成されて
いるメモリカードもある。
【０００４】しかしながら、過剰書込み書込みエラー
は、何度も書込みと消去を繰り返すうちに次第に多くな
って行くことがある。そのため、発生した過剰書込みエ
ラービットは上記代替処理によって救済するようにした
メモリカードでは、長期間にわたって使用しているうち
にだんだんと代替処理が実行される回数が増加し、トー
タルの書込み所要時間が長くなってしまうとともに、書
き替え耐性が早期に劣化する原因になるという問題点が
ある。
【０００５】また、エラー訂正回路を内蔵したメモリカ
ードにおいても、従来は、書込みエラーが発生すると、
エラー訂正回路によるエラー訂正が可能なエラーであっ
ても代替処理を行なうように構成されていた。そのた
め、エラー訂正回路を内蔵したとしても、書込み所要時
間が長くなったり、書き替え耐性が早期に劣化したりす
るのを防止することはできなかった。なお、本発明をし
た後の調査により、類似の先願発明として例えば特開平
６−１３１８８６号があることが分かった。
【０００６】この発明の目的は、不揮発性メモリとエラ
ー訂正回路を内蔵したカード型記憶装置における書込み
所要時間を短縮可能にする技術を提供することにある。
この発明の他の目的は、不揮発性メモリとエラー訂正回
路を内蔵したカード型記憶装置において、長期間にわた
って使用しているうちにだんだんと代替処理が実行され
る回数が増加し、書き替え耐性が早期に劣化するのを防
止する技術を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、不揮発性メモリとエラー訂正回
路を内蔵したカード型記憶装置において、不揮発性メモ
リの書込みにエラーがあった場合、不揮発性メモリから
データを読み出してエラー訂正回路による訂正が可能か
を判定し、訂正が可能な場合には、そのまま書込み動作
を終了する一方、エラー訂正回路による訂正が不能な場
合には書込みデータを他の領域に書き込む代替処理を行
なうようにしたものである。
【０００８】上記した手段によれば、エラー訂正回路に
よる訂正が不能な場合にのみ書込みデータを他の領域に
書き込む代替処理を行なうため、書込みエラーがあった
場合にはすべて代替処理を行なう方式に比べて代替処理
の回数が大幅に少なくなり、これによってデータ書込み
所要時間を大幅に短縮することができる。
【０００９】また、書込みエラーが発生しても、同一条
件の書込み動作でしきい値電圧が大きく変化してしまう
過剰書込みエラーのような回復可能なエラーであるか否
かを判定して、回復可能なエラーの場合にのみエラー訂
正回路による訂正が可能かを判定し、回復不能なエラー
の場合には直ちに代替処理を行なうようにする。これに
より、エラー訂正回路による訂正が可能か否かの判定処
理が行われる回数を減らしてトータルの書込み所要時間
を短縮することできる。
【００１０】さらに、エラー訂正回路による訂正が可能
な書込みエラーが発生しそのエラービットが所定のビッ
ト数ｎより多く所定のビット数ｍ（ｍ＞ｎ）よりも少な
いときや、書込みデータが一括書込みの単位であるセク
タよりも小さい場合に、同一セクタ内の書込み対象外の
データを読み出してエラーがありかつエラー訂正回路に
よる訂正が可能と判断したときは、訂正されたデータを
元の位置に書き込む処理を行なうようにする。これによ
り、長期間書替えが行なわれないことによりしきい値電
圧が変化するいわゆるリテンション不良によりデータが
変化したビットを正常な状態に戻すことができるように
なる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明が適用される不
揮発性メモリを内蔵したメモリカードの実施例を示す。
この実施例のメモリカード１００は、特に制限されない
が、所定の単位で電気的な一括データ消去が可能なフラ
ッシュメモリ（ＦＬＡＳＨ）１１０と、外部から供給さ
れるコマンドに基づいてデータ転送などカード内部全体
の制御を行なうマイクロプロセッサ（ＣＰＵ）１２０
と、外部の装置との信号のやり取りを行なうインタフェ
ース回路１３０と、外部からの書込みデータやフラッシ
ュメモリ１１０からの読出しデータを保持するＲＡＭな
どからなるバッファメモリ１４０と、書込みデータに対
するエラー訂正符号の生成およびエラー訂正符号に基づ
く読出しデータのチェックと訂正の機能を有するエラー
訂正符号生成＆エラー訂正回路１５０と、ＣＰＵ１２０
からの指示に従ってフラッシュメモリ１１０に対するデ
ータの書込み、読出しの制御を行なうフラッシュコント
ローラ１６０などから構成されている。
【００１２】上記メモリ１１０、ＣＰＵ１２０、フラッ
シュコントローラ１６０等の各部品はそれぞれ半導体集
積回路で構成され、これらの半導体集積回路がプリント
配線基板上に搭載され、全体が樹脂等によりモールドさ
れてメモリカード１００が構成される。また、この実施
例のメモリカード１００には、外部の電子機器のカード
スロットに挿入されたときに電子機器側の回路と電気的
に接続される外部端子１７１〜１７５が設けられてい
る。このうち、外部端子１７１と１７２はそれぞれ電源
電圧Ｖｃｃと接地電位ＧＮＤを受ける電源端子及び接地
端子、外部端子１７３はタイミングを与えるクロック信
号ＣＫを受ける端子、外部端子１７４は外部のホストＣ
ＰＵからカードに対して与えられるコマンドやアドレス
が入力されるとともにカードからホストＣＰＵに対して
ステータスレジスタの内容などを出力する端子、外部端
子１７５は外部のホストＣＰＵからカードに対して与え
られるライトデータが入力されるとともにカードから読
み出されたリードデータをホストＣＰＵに対して出力す
る端子である。
【００１３】上記外部端子１７４と１７５の信号の入出
力はインタフェース回路１３０を介して行なわれる。バ
ッファメモリ１４０は複数のバンクにより構成されてい
る。マイクロプロセッサ１２０からバッファメモリ１４
０に対してはバンクを指定する信号やライトかリードか
を示す信号が供給される。バッファメモリ１４０からマ
イクロプロセッサ１２０へは、各バンクの状態を示す信
号が供給される。外部のホストＣＰＵから転送された書
込みデータはバッファメモリ１４０内の指定されたバン
クに順次格納され、エラー訂正符号生成＆エラー訂正回
路１５０を介してフラッシュメモリ１１０に供給され
る。また、マイクロプロセッサ１２０は、外部端子１７
４より入力された論理アドレスとを物理アドレスに変換
してフラッシュコントローラ１６０を介してフラッシュ
メモリ１１０に供給する。
【００１４】さらに、マイクロプロセッサ１２０からエ
ラー訂正符号生成＆エラー訂正回路１５０に対しては同
期クロックＳＣが、また、エラー訂正符号生成＆エラー
訂正回路１５０からマイクロプロセッサ１２０に対して
は正常にエラー訂正が行なえたか否かを示す信号等が供
給される。また、インタフェース回路１３０内には、ラ
イトデータのバッファメモリ１４０からフラッシュメモ
リ１１０へのライトデータの転送が終了したか否か等カ
ード内の状態を反映するステータスレジスタＳＲ１が設
けられている。
【００１５】このステータスレジスタＳＲ１には、マイ
クロプロセッサ１２０からの信号によってカード内の状
態が設定される。このステータスレジスタＳＲ１に含ま
れる状態ビットとしては、例えば書込みエラーが発生し
たことを示すエラービット、カードがアクセス可能な状
態にあることを示すレディー／ビジービット、バッファ
メモリ１４０が一杯になったことを示すオーバーフロー
ビットなどがある。この実施例では、このステータスレ
ジスタＳＲ１の内容は、外部のホストＣＰＵ等がレジス
タリードコマンドを外部端子１７４から入力することに
より、コマンドと同一の外部端子１７４から読み出せる
ように構成されている。また、フラッシュコントローラ
１６０からの信号によってステータスレジスタＳＲ１に
フラッシュメモリ１１０の状態を直接設定できるように
構成しても良い。
【００１６】フラッシュメモリ１１０はフローティング
ゲートを有する絶縁ゲート型電界効果トランジスタから
なる不揮発性記憶素子がマトリックス状に配設されたメ
モリアレイや、外部より入力されたアドレス信号をデコ
ードしてメモリアレイ内の対応するワード線を選択レベ
ルにするワードデコーダ、メモリアレイ内のビット線に
接続され読み出しデータおよび書き込みデータを保持す
るデータラッチ、書込み消去に必要な高電圧を発生する
昇圧回路などから構成されている。上記データラッチ
は、この実施例のフラッシュメモリでは、１セクタすな
わち１本のワード線に接続されているすべての記憶素子
のデータを保持することができるような大きさとされて
いる。さらに、フラッシュメモリ１１０内には、書込み
が正常に終了したかエラーが発生しているか反映するス
テータスレジスタＳＲ２が設けられている。
【００１７】また、この実施例のメモリカードに用いら
れるフラッシュメモリは、コマンドと制御信号に基づい
て動作するように構成されている。フラッシュメモリに
有効なコマンドとしては、リードコマンドの他、ライト
コマンド、消去コマンド等がある。さらに、フラッシュ
メモリ１１０へ入力される制御信号としては、チップ選
択信号ＣＥやリードかライトかを示す書き込み制御信号
ＷＥ、出力タイミングを与える出力制御信号ＯＥ、シス
テムクロックＳＣ、コマンド入力かアドレス入力かを示
すためのコマンドイネーブル信号ＣＤＥがある。これら
のコマンドや制御信号はフラッシュコントローラ１６０
から与えられる。
【００１８】フラッシュコントローラ１６０はコントロ
ールレジスタを備えており、マイクロプロセッサ１２０
がこのコントロールレジスタに対して設定を行なうこと
により、フラッシュコントローラ１６０によってフラッ
シュメモリ１１０に対する書込みや読出し、消去等の制
御が行われる。マイクロプロセッサ１２０からフラッシ
ュコントローラ１６０へ供給される信号は、リードまた
はライトを指示する制御信号と、上記コントロールレジ
スタ等を指定するアドレス信号、コントロールレジスタ
に設定されるデータ信号等がある。
【００１９】なお、フラッシュメモリを搭載したメモリ
カードは図１の構成に限定されず、エラー訂正符号生成
＆エラー訂正回路を内蔵したフラッシュメモリを使用し
たものや、エラー訂正符号生成＆エラー訂正回路とコン
トローラとを１チップとしたものを使用してメモリカー
ドを構成するようにしてもよい。また、フラッシュメモ
リ１１０は、１つの記憶素子に１ビットのデータを記憶
させる２値のフラッシュメモリでも、１つの記憶素子に
しきい値電圧を制御して複数ビットのデータを記憶させ
るように構成された多値のフラッシュメモリでも良い。
【００２０】さらに、フラッシュメモリは１つのみでな
く複数個搭載したものであっても良い。その場合、ＥＣ
Ｃ回路は各チップ毎に設けても良いし、ＥＣＣ回路を複
数のフラッシュメモリで共用するように構成することも
可能である。また、実施例のメモリカードには、コント
ローラとして、マイクロプロセッサ１２０とフラッシュ
コントローラ１６０の２つが設けられているが、いずれ
か一方のみ有する構成も可能である。
【００２１】次に、上記のように構成されたメモリカー
ドに本発明を適用した場合における書込み処理の第１の
実施例を、図２のフローチャートを用いて説明する。第
１の実施例では、メモリカードへのデータの書込みに際
して、先ず外部のホストＣＰＵからメモリカードにデー
タ転送コマンドを送る（ステップＳ１）。続いて、ホス
トＣＰＵからメモリカードへライトデータを転送する。
転送されたコマンドはインタフェース１３０を介してマ
イクロプロセッサ１２０に供給され、転送されたデータ
はインタフェース１３０を介してバッファメモリ１４０
に格納される（ステップＳ２）。上記コマンドの送信お
よびライトデータの転送はシリアルに行なわれる。ま
た、コマンドに付随して書込みアドレスが送信される。
【００２２】所定のライトデータの転送が終了すると、
バッファメモリ１４０からフラッシュメモリ１１０へラ
イトデータを転送する（ステップＳ３）。このデータ転
送は例えば８ビットのような単位でパラレルに行なわれ
る。このとき、ライトデータはエラー訂正符号生成＆エ
ラー訂正回路１５０を経由することで、例えば５１２バ
イトごとにエラー訂正符号が付加されてフラッシュメモ
リ１１０に供給される。
【００２３】次に、フラッシュメモリ１１０において、
セクタ単位で一括書込みが行なわれる（ステップＳ
４）。書込み動作が終了した時点でフラッシュメモリ１
１０内のステータスレジスタＳＲ２には、書込みが正常
に終了したかエラーが発生しているか反映されているの
で、これをチェックすることで書込みエラーの有無を判
定する（ステップＳ５）。ここで、エラーがなければ１
回の書込み動作を終了する。
【００２４】一方、書込みエラーが発生していたとき
は、次のステップＳ６でフラッシュメモリ１１０からエ
ラーのあったセクタのデータの読出しを行ない、それを
エラー訂正符号生成＆エラー訂正回路１５０に供給して
エラー訂正処理を行なう（ステップＳ７）。エラー訂正
符号生成＆エラー訂正回路１５０からはマイクロプロセ
ッサ１２０に対して正常にエラー訂正が行なえたか否か
を示す信号が供給されているので、それをチェックする
ことで、エラー訂正が可能なエラーか否かを判定する
（ステップＳ８）。そして、エラー訂正が可能と判定し
た場合は、１回の書込み動作を終了する。エラー訂正が
不能であると判定した場合には、他のセクタにライトデ
ータを書き込む代替処理（ステップＳ９）を実行して書
込み動作を終了する。
【００２５】この代替処理では、フラッシュメモリ１１
０内のデータラッチに保持されているライトデータをそ
のまま用いて代替セクタに書込みを行なうようにし、フ
ラッシュメモリ１１０には改めてライトデータは供給せ
ず、書込み動作コマンドと代替セクタのアドレスのみ供
給するようにすることができる。ただし、バッファメモ
リ１４０に格納されているライトデータを代替処理の際
に再度フラッシュメモリ１１０に供給するようにするこ
とも可能である。
【００２６】この実施例によれば、書込みエラーが発生
したとしても、エラー訂正回路による訂正が可能な場合
には書込み動作を終了し、エラー訂正が不能な場合にの
み書込みデータを他のセクタに書き込む代替処理を行な
うため、書込みエラーがあった場合にはすべて代替処理
を行なうようにする方式に比べて代替処理の回数が大幅
に少なくなり、これによってフラッシュメモリへのデー
タの書込み所要時間を大幅に短縮することができる。
【００２７】次に、図１のメモリカードに本発明を適用
した場合における書込み処理の第２の実施例を、図３の
フローチャートを用いて説明する。なお、この実施例
は、フラッシュメモリ１１０が内部のステータスレジス
タＳＲ２に、書込みによってしきい値電圧が所定のレベ
ルまで変化していないビットがあることを示す一般的な
書込みエラーのフラグの他に、書込みによってしきい値
電圧が所定のレベルを飛び越してしまったビットがある
ことを示す過剰書込みエラーのような回復可能なエラー
が発生したことを示すフラグを有する場合に適用可能な
実施例である。
【００２８】この実施例の書込み処理は、図２の第１の
実施例の書込み処理とほぼ同様である。異なるのは、図
２のフローチャートのステップＳ５の次に、エラー訂正
回路による訂正をするかしないかを、ステータスレジス
タＳＲ２のフラグを見て判断するステップＳ１１が設け
られている点である。このステップＳ１１で参照するの
が、上述した書込みによってしきい値電圧が所定のレベ
ルを飛び越してしまったビットがあることを示す過剰書
込みエラーのフラグであり、この実施例ではこのフラグ
を見て過剰書込みエラーであった場合には、ステップＳ
６〜Ｓ８によりエラー訂正回路による訂正が可能な範囲
のエラーか判定してそうでない場合にのみ代替処理を行
なう。一方、ステップＳ１１で過剰書込みエラーでない
と判定した場合には、直ちにステップＳ９の代替処理を
行なうようにしている。
【００２９】過剰書込みエラーを起こしたビットは正常
なビットに回復する可能性のあるビットであるのに対
し、書込み動作によりしきい値電圧が所定のレベルに達
しないビットは回復不能な欠陥ビットである。この実施
例の書込み処理によれば、このような回復不能な欠陥ビ
ットによる書込みエラーが発生したセクタに関しては直
ちに代替処理を行なうことにより、ステップＳ６〜Ｓ８
の処理を省略することで書込み所要時間を短縮すること
できる。
【００３０】一方、発生した書込みエラーが過剰書込み
でしきい値電圧が所定のレベルを飛び越してしまったビ
ットのような回復可能なビットによる書込みエラーであ
る場合には、ステップＳ６〜Ｓ８の処理によりエラー訂
正回路による訂正が可能か否かを判定して訂正不能な場
合にのみ代替処理を行なうので、第１の実施例と同様
に、書込みエラーがあった場合にはすべて代替処理を行
なうようにする方式に比べて代替処理の回数が大幅に少
なくなり、フラッシュメモリへのデータの書込み所要時
間を大幅に短縮することができる。
【００３１】次に、図１のメモリカードに本発明を適用
した場合における書込み処理の第３の実施例を、図４の
フローチャートを用いて説明する。この実施例は、例え
ば長期間データの書替えがなされなかったことによりし
きい値電圧が所定の範囲からはずれてしまういわゆるリ
テンション不良ビットが発生した場合の救済処理を含む
ようにした実施例である。
【００３２】この実施例の書込み処理は、途中までは図
２の第１の実施例の書込み処理と同じである。異なるの
は、図２のフローチャートのステップＳ８とＳ９との間
にステップＳ２１〜Ｓ２３からなるリテンション不良救
済処理が設けられている点である。具体的には、ステッ
プＳ８でエラー訂正回路による訂正が可能と判定した場
合に、次のステップＳ２１でエラーの個所が所定数ｎ
（例えば２個）よりも少ないか否か判定し、少ないとき
は直ちに書込み動作を終了する。一方、エラーの個所が
所定数ｎよりも多いときはステップＳ２２でさらにエラ
ーの個所が第２の所定数ｍ（ただし、ｍ＞ｎで、例えば
ｍ＝３）よりも少ないか否か判定し、多いときは直ちに
代替処理Ｓ９へ移行する。また、ステップＳ２２でエラ
ーの個所がｍより少ないと判定したときは、次のステッ
プＳ２３でリフレッシュライト処理を行なってから代替
処理Ｓ９へ移行する。
【００３３】なお、ここで、リフレッシュライト処理と
は、着目するセクタのデータを読み出してエラー訂正回
路による訂正を施してからそのデータを元のセクタに書
き戻す処理である。この書き戻しの際に当該セクタの記
憶素子は一旦消去状態にされる。この処理により、リテ
ンション不良により読出しエラーを起こしたビットを救
済して正しいデータをフラッシュメモリに記憶させるこ
とができる。また、エラー訂正符号生成＆エラー訂正回
路１５０により訂正されたリードデータは、一旦バッフ
ァメモリ１４０に格納されてから、フラッシュメモリ１
１０へ転送される。
【００３４】特に制限されるものでないが、この実施例
では、エラー訂正符号生成＆エラー訂正回路１５０は５
１２バイトずつつまり１セクタのデータの１／４のデー
タごとにエラー訂正処理を行なうように構成されてお
り、ステップＳ２１における「ｎ」とステップＳ２２に
おける「ｍ」は、それぞれエラー訂正処理の単位である
５１２バイトのデータに対応して設定される数であり、
ステップＳ２１，Ｓ２２の判定は５１２バイトのデータ
ごとにそれぞれ行なわれる。
【００３５】また、この実施例で使用するエラー訂正回
路は、エラー訂正をしたビットの数を出力するような機
能を有するものが望ましい。ただし、そのような機能が
ないエラー訂正回路であっても１ビットエラーを訂正す
る回路部分を複数回まわすことでエラー訂正をしたビッ
トの数を知ることができるので、本実施例を適用するこ
とができる。
【００３６】次に、図４の第３の実施例の変形例を、図
５のフローチャートを用いて説明する。図４の実施例は
１セクタのデータすべてが書替え対象である場合に適用
すると有効な実施例であるのに対し、図５の変形例は、
データの書替えが１セクタよりも小さなデータについて
行なわれる際に、書替え対象外のデータのリテンション
不良ビットを救済できるようにする実施例である。
【００３７】この実施例では、図４のフローチャートに
おけるステップＳ２１，Ｓ２２の代わりに、再度同一セ
クタからのデータの読出しとエラー訂正処理を行なうス
テップＳ２４，Ｓ２５と、セクタ内書替え対象外のデー
タに対してエラー訂正が行なわれたか否かを判定するス
テップＳ２６と、エラー訂正が行なわれた場合にはバッ
ファに格納された訂正済みデータをフラッシュメモリ１
１０へ転送するステップＳ２７と、訂正済みデータによ
るリフレッシュライト処理ステップＳ２８とが設けられ
ている。ステップＳ２６で書替え対象外のデータに対し
てエラー訂正が行なわれていないと判定されると、当該
セクタの書込み動作は直ちに終了する。
【００３８】次に、図１のメモリカードに本発明を適用
した場合における書込み処理の第５の実施例を、図６の
フローチャートを用いて説明する。この実施例は、第１
実施例を一歩進めた実施例である。この実施例の書込み
処理は、ステップＳ１からＳ８までは図２の第１の実施
例の書込み処理と同じである。異なるのは、この実施例
では、ステップＳ８でエラー訂正回路による訂正が可能
と判定した場合に、次のステップＳ３１でエラー訂正が
所定回数ｋ（例えば１０回）よりも多いか少ないかを判
定し、少ないときは次のステップＳ３２でエラー回数カ
ウンタをカウントアップして直ちに書込み動作を終了す
る。一方、エラー訂正の回数が所定数ｋよりも多くなっ
たときはステップＳ９へ移行して代替処理を行なうよう
にしたものである。
【００３９】過剰書込みエラーを起こしたビットは通常
は回復可能であるが、中には記憶素子の欠陥により頻繁
に過剰書込みエラーを起こすビットもある。この実施例
によれば、エラー訂正の回数が所定数ｋよりも多くなっ
たときは代替処理を行なうようにしているので、このよ
うな欠陥により過剰書込みエラーを起こし易いビットを
含むセクタは代替処理により他のセクタと置き換えられ
る。これによって、かかるビットにより発生する書込み
エラーの回数を減らしてエラー訂正回路によるエラー訂
正が可能か否かの判定処理が不要になり、トータルの書
き込み所要時間が短縮される。
【００４０】なお、ステップＳ３２でカウントアップさ
れるエラー訂正の回数は、この実施例ではフラッシュメ
モリ１１０内の当該セクタの管理領域に格納するように
構成されている。ただし、これに限定されるものでな
く、フラッシュメモリ内の他の領域に格納したり、バッ
ファメモリ１４０やＣＰＵ１２０内に格納しておくよう
にすることも可能である。
【００４１】次に、図１のメモリカードに本発明を適用
した場合における書込み処理の第６の実施例を、図７の
フローチャートおよび図８のブロック図を用いて説明す
る。この実施例の書込み処理は、図２の第１の実施例の
書込み処理とほぼ同じである。異なるのは、この実施例
では、エラーの有無の判定ステップＳ５とフラッシュメ
モリからのデータの読出しステップＳ６との間に、リー
ドデータのバッファメモリ１４０への供給パスを遮断す
るステップＳ４１を設けた点にある。
【００４２】この実施例においては、ステップＳ８でエ
ラー訂正回路１５０によるエラー訂正が可能か否か判定
して不能な場合にのみ代替処理をするようにしており、
図４や図５の実施例のようにリフレッシュライトを行な
わないので、フラッシュメモリから読み出したデータを
バッファメモリに保持する必要がないためである。
【００４３】一方、この実施例のように、書込みエラー
があった場合にリードデータのバッファメモリ１４０へ
の供給パスを遮断してからフラッシュメモリからのデー
タの読出しを行なうことにより、バッファメモリ１４０
の一部がリードデータにより占領されるのを防止するこ
とができる。そして、これによってＣＰＵ１２０は空い
ているバッファメモリを利用してフラッシュメモリにお
ける書込み動作と並行して次のライトデータを取り込む
ことができるようになり、これによって書込み所要時間
を短縮することができる。
【００４４】なお、この実施例は、図８に示されている
ように、エラー訂正回路１５０とバッファメモリ１４０
との間のリードデータのパス上に伝送ゲートＴＧが設け
られている場合には、フラッシュコントローラ１６０か
らフラッシュメモリ１１０に供給される例えば出力制御
信号ＯＥとＣＰＵ１２０から出力されるリードパス遮断
信号ＰＣとの論理積をとるＮＡＮＤゲートＧ１のような
論理回路を設け、このＮＡＮＤゲートＧ１の出力信号に
よって上記伝送ゲートＴＧを遮断させるように構成する
ことができる。
【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、エラー訂正符号生成＆エラー訂正回路１５
０におけるエラー訂正方式としては、リード・ソロモン
符号を用いた方式の他、ハミング符号やＢＣＨ符号を用
いた方式などどのような方式であっても良い。また、実
施例では、バッファメモリを内蔵したメモリカードにつ
いて説明したが、バッファメモリは第６の実施例以外で
は必ずしも必要なものでなく、本発明の他の実施例はバ
ッファメモリを内蔵しないメモリカードにも適用するこ
とができる。
【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したメモリカードに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＥＥＰＲＯＭチップその他の不揮発性メモリもしく
はこれを内蔵したメモリカードあるいは複数の不揮発性
メモリチップを１枚のボード上に搭載してなるメモリモ
ジュールなどにも利用することができる。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、この発明に従うと、不揮発
性メモリとエラー訂正回路を内蔵したカード型記憶装置
において、書込みエラーが発生してもエラー訂正回路に
より訂正が可能な場合には他のアドレスに書込みを行な
う代替処理を行なわないため、書込み所要時間を短縮で
きるとともに、書き替え耐性が早期に劣化するのを防止
することができるという効果がある。
【図面の簡単な説明】
【図１】本発明が適用される不揮発性メモリを内蔵した
メモリカードの実施例を示すブロック図である。
【図２】図１のメモリカードに本発明を適用した場合に
おける書込み処理の第１の実施例を示すフローチャート
である。
【図３】本発明を適用したメモリカードにおける書込み
処理の第２の実施例を示すフローチャートである。
【図４】本発明を適用したメモリカードにおける書込み
処理の第３の実施例を示すフローチャートである。
【図５】本発明を適用したメモリカードにおける書込み
処理の第４の実施例を示すフローチャートである。
【図６】本発明を適用したメモリカードにおける書込み
処理の第５の実施例を示すフローチャートである。
【図７】本発明を適用したメモリカードにおける書込み
処理の第６の実施例を示すフローチャートである。
【図８】本発明の第２の実施例の書込み処理が適用され
るメモリカードの構成例を示すブロックである。
【符号の説明】
１００ メモリカード １１０ フラッシュメモリ １２０ マイクロプロセッサ（ＣＰＵ） １３０ インタフェース回路 １４０ バッファメモリ １５０ エラー訂正符号生成＆エラー訂正回路 １６０ フラッシュコントローラ １７１〜１７５ 外部端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 白石 敦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 倉形 繁男 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 四方 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B018 GA02 GA06 HA14 KA13 NA06 QA15 5B025 AD05 AD13 AE05 AE08 5L106 AA10 BB12 EE02 FF05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 コントローラと不揮発性メモリとを有
    し、 上記コントローラは外部から受信したデータを、第１ア
    ドレスを指定して上記不揮発性メモリに格納指示し、 上記不揮発性メモリは、エラー訂正回路を有し、上記コ
    ントローラからの格納指示に応じたデータの格納動作に
    おいてデータの格納エラーが生じた場合、格納したデー
    タを読み出し、上記エラー訂正回路により読み出された
    データが訂正可能か否かを判定し、訂正可能である場合
    は格納完了を上記コントローラに通知し、訂正不可能で
    ある場合は格納失敗を上記コントローラに通知し、 上記コントローラは、上記格納失敗の通知に応じて上記
    データを格納すべき第２アドレスを指定して上記不揮発
    性メモリに転送済みの上記データを格納指示することを
    特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 上記第２アドレスを指定した格納指示は
    アドレスとデータとを供給する第１の書込動作コマンド
    であり、 上記第２アドレスを指定した格納指示はアドレスのみを
    供給する第２の書込動作コマンドであることを特徴とす
    る請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 コントローラと揮発性メモリと不揮発性
    メモリとエラー訂正回路とを有し、 上記コントローラは外部から供給されたデータを上記揮
    発性メモリに格納し、第１アドレスと上記データを供給
    して上記不揮発性メモリに格納指示し、 上記不揮発性メモリは、上記コントローラからの格納指
    示に応じたデータの格納動作においてデータの格納エラ
    ーが生じた場合、格納失敗を上記コントローラに通知に
    し、 上記コントローラは、上記格納失敗に応じて、上記不揮
    発性メモリの第１アドレスに格納したデータを読み出
    し、読み出したデータを上記エラー訂正回路に供給しエ
    ラー訂正可能か否かを判定し、エラー訂正可能である場
    合は格納完了とし、エラー訂正不可能である場合は第２
    アドレスと上記揮発性メモリに格納されている上記デー
    タを供給して上記不揮発性メモリに格納指示を行なうこ
    とを特徴とする不揮発性半導体記憶装置。
  4. 【請求項４】 コントローラと不揮発性メモリとエラー
    訂正回路とを有し、 上記コントローラは外部から受信したデータを、第１ア
    ドレスを指定して上記不揮発性メモリに格納指示し、 上記不揮発性メモリは、上記コントローラからの格納指
    示に応じたデータの格納動作においてデータの格納エラ
    ーが生じた場合、格納したデータを読み出し、 上記エラー訂正回路は、読み出されたデータが訂正可能
    か否かを判定し、訂正可能である場合は格納完了を上記
    コントローラに通知し、訂正不可能である場合は格納失
    敗を上記コントローラに通知し、 上記コントローラは、上記格納失敗の通知に応じて上記
    データを格納すべき第２アドレスを指定して上記データ
    を格納指示することを特徴とする不揮発性半導体記憶装
    置。
  5. 【請求項５】 上記不揮発性メモリは、回復可能な書込
    みエラーを起こしたことを示すフラグを有し、 上記コントローラは、上記フラグを参照して、該フラグ
    が第１の状態の場合には上記データを格納すべき第２ア
    ドレスを指定して上記不揮発性メモリに転送済みの上記
    データを格納指示し、上記フラグが第２の状態の場合に
    は上記エラー訂正回路による訂正の可否の判定結果に基
    づいて格納完了または第２アドレスを指定した上記不揮
    発性メモリへの上記データの格納指示を行なうことを特
    徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 上記コントローラは、上記エラー訂正回
    路による訂正が可能な場合に、該エラー訂正回路による
    データの訂正ビット数を判定し、該訂正ビット数がｎ
    （正の整数）よりも少ない場合は格納完了とし、上記訂
    正ビット数がｎよりも多くｍ（ｎより大きい正の整数）
    よりも少ない場合は上記不揮発性メモリから上記第１ア
    ドレスのデータを読み出して上記エラー訂正回路による
    訂正を施してからそのデータを上記不揮発性メモリの上
    記第１アドレスに格納する処理を行なうことを特徴とす
    る請求項４に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 上記不揮発性メモリは、上記第１アドレ
    スにより指定される上記データの格納領域を一部に含む
    領域について一括で書込み動作を実行可能に構成され、 上記コントローラは、上記不揮発性メモリに格納された
    後読み出された上記データが上記エラー訂正回路により
    訂正可能な場合に、上記格納領域を一部に含む領域内の
    書込み対象外のデータを読み出してエラー訂正回路によ
    るデータの訂正があるか否かを判定させ、データの訂正
    があった場合には訂正後のデータを上記領域に格納する
    処理を行なうことを特徴とする請求項４に記載の不揮発
    性半導体記憶装置。
  8. 【請求項８】 上記コントローラは、上記不揮発性メモ
    リに格納された後読み出された上記データが上記エラー
    訂正回路により訂正可能なエラーの発生回数を書込み単
    位の領域毎に計数し、該訂正可能なエラーの発生回数が
    所定回数を越えた場合には、上記エラー訂正回路により
    訂正可能なエラーの発生しても格納完了とせず、上記デ
    ータを格納すべき第２アドレスを指定して上記不揮発性
    メモリに転送済みの上記データを格納指示することを特
    徴とする請求項４に記載の不揮発性半導体記憶装置。
  9. 【請求項９】 上記エラー訂正回路による訂正可能なエ
    ラーの発生回数は、上記不揮発性メモリ内の所定の領域
    に格納しておくことを特徴とする請求項８に記載の不揮
    発性半導体記憶装置。
  10. 【請求項１０】 コントローラと揮発性メモリと不揮発
    性メモリとエラー訂正回路とを有し、 上記コントローラは、外部から供給されたデータを上記
    揮発性メモリに保持させ、第１アドレスと上記データを
    供給して上記不揮発性メモリに格納指示し、第２アドレ
    スを供給して上記不揮発性メモリからデータを読み出し
    て上記揮発性メモリに保持させてから外部へ出力させ、 上記不揮発性メモリは、格納のために供給されたデータ
    を保持するデータラッチ手段を備え、上記コントローラ
    からの格納指示に応じたデータの格納動作においてデー
    タの格納エラーが生じた場合、格納失敗を上記コントロ
    ーラに通知し、 上記コントローラは、上記格納失敗に応じて、上記不揮
    発性メモリの第１アドレスに格納したデータを読み出
    し、読み出したデータを上記揮発性メモリへの読出しデ
    ータのパスを遮断した状態で上記エラー訂正回路に供給
    してエラー訂正可能か否かを判定し、エラー訂正可能で
    ある場合は格納完了とし、エラー訂正不可能である場合
    は第３アドレスを指定して上記不揮発性メモリに転送済
    みの上記データを格納指示することを特徴とする不揮発
    性半導体記憶装置。
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