JP2014110071A - エラー訂正パリティビットによるｍｒａｍスマートビット書き込みアルゴリズムの方法および装置 - Google Patents

エラー訂正パリティビットによるｍｒａｍスマートビット書き込みアルゴリズムの方法および装置 Download PDF

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Abstract

【課題】エラー訂正パリティビットによるＭＲＡＭスマートビット書き込みアルゴリズムを提供する。
【解決手段】本発明のある態様は方法に関連する。方法は、予期されるマルチビットワードを、メモリ中の記憶場所に書き込むのを試みる。マルチビットワードの書き込みが試みられた後、実際のマルチビットワードが記憶場所から読み出される。その後、実際のマルチビットワードは、予期されるマルチビットワードと比較されて、記憶場所に保存された誤りビットのグループ、および、正しいビットのグループを識別する。正しいビットのグループは記憶場所に再書き込みされないで、誤りビットのグループは、記憶場所に再書き込みされる。
【選択図】図３

Description

この出願は、２０１２年１１月３０日に出願されたYue-Der Chih等による“MRAM SMART BIT WRITE ALGORITHM WITH ERROR CORRECTION PARITY BITS”と題された米国特許仮出願番号６１／７３２２５３号から、優先権を主張するものであり、その内容は引用によって本願に援用される。
コンピュータメモリは、デジタルデータを保存するように整えられた半導体デバイスを基礎とする技術で、且つ、コンピュータの基本要素である。磁気ランダムアクセスメモリ（ＭＲＡＭ）は、近年、注目を集めているメモリの一つである。ＭＲＡＭは不揮発性で、電源がデバイスから切断される時でも、保存データを保持するが、揮発性メモリは、電源が切断されると、保存データを失う。現存の揮発性メモリと比較しても、ＭＲＡＭは、ＤＲＡＭよりもさらに低消費電力であるが、スタティックＲＡＭ（ＳＲＡＭ）と類似するパフォーマンスを提供し、ダイナミックＲＡＭ（ＤＲＡＭ）と同じ密度である。不揮発性であるフラッシュメモリと比較して、ＭＲＡＭはさらに早く、且つ、劣化がほぼない。“ユニバーサルメモリ”の功能のこのように組み合わせは、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭおよびフラッシュを代替することができる。
本発明は、エラー訂正パリティビットによるＭＲＡＭスマートビット書き込みアルゴリズムの方法および装置を提供することを目的とする。
本発明によると、方法は、予期されるマルチビットワードを、メモリ中の記憶場所に書き込む。マルチビットワードの書き込まれた後、実際のマルチビットワードを記憶場所から読み出す。その後、実際のマルチビットワードを、予期されるマルチビットワードと比較して、記憶場所に保存された誤りビットのグループ、および、正しいビットのグループを特定する。正しいビットのグループを記憶場所に再書き込みすることなく、誤りビットのグループを、記憶場所に再書き込みする。
本方法によれば、正しいビットの再書き込みをすることなく誤りビットのグループのみが、記憶場所に再書き込みされるので、各セルの書き込み回数を減少させることができ、セルの損傷を防止することができ、長寿命化を達成することができる。
好ましい態様による磁化が平行な状態を保存するＭＲＡＭメモリセルを示す図である。 好ましい態様による磁化が反平行な状態を保存するＭＲＡＭメモリセルを示す図である。 好ましい態様によるＭＲＡＭアレイを示す図である。 ＭＲＡＭスマートビット書き込み操作の方法のフローチャートである。 ＭＲＡＭスマートビット書き込み操作の方法のフローチャートである。 ＭＲＡＭスマートビット書き込み操作の方法のフローチャートである。 スマートビット書き込み操作を実行する回路を有するＭＲＡＭメモリデバイスを示す図である。
本発明の態様は、改善された磁気ランダムアクセスメモリ（ＭＲＡＭ）技術に関連する。図１Ａ〜１Ｂは、トンネルバリア層とも称される薄膜絶縁層１０６により分離される上強磁性板１０２と下強磁性板１０４を含むＭＲＡＭセル１００を示す。二つの強磁性板の一つ、たとえば、下強磁性板１０４は、反強磁性層にピン（固定）される磁気層である。もう一つの強磁性板、たとえば、上強磁性板１０６はフリー磁性層で、二つ以上の値の一つに変化する磁界を有し、二つ以上の対応するデータ状態の一つを保存する。ある具体例において、ＭＲＡＭセル１００は、スピン注入磁化反転（ＳＴＴ）ＭＲＡＭセルである。ＳＴＴ ＭＲＡＭは、スピンの向きが揃った（spin-aligned）または分極させる（polarized）電子流を用いて、フリー磁性層をピン磁気層に相対して回転させる。全体に、ＳＴＴ ＭＲＡＭは、従来のまたはトグルＭＲＡＭよりも、書き込み電流がそれほど必要ではない。
磁気トンネル効果のため、ＭＲＡＭセル１００の電気抵抗は、二つの強磁性板に保存された磁界に従って変化する。たとえば、図１Ａで、上下の強磁性板１０２、１０４の磁界がアラインされているとき（図１Ａ中の矢印１０８Ａ、１１０Ａ）、論理“０”状態に割り当てられる低抵抗状態になる。図１Ｂにおいて、電流はセル１００を流れて、磁気フリー層（たとえば、上強磁性板１０２）の磁界に変化を起こさせることによって、この書込み操作後、上下の強磁性層の磁界は互いに反対で（図１Ｂ中の矢印１１０Ａ、１１０Ｂ）、高抵抗状態を引き起こす。よって、二つの強磁性板１０２、１０４間の電気抵抗を測定することにより、メモリセル１００に結合される読み出し回路は、“０”と“１”のデータ状態間を区別することができる。セルは、二つの状態以上を保存することも可能で（たとえば、読み出し回路は、二個以上の個々のセル中に保存される抵抗範囲間を区別することができる）、よって、セルは、マルチビットデジタル値を保存する。
図２に示されるように、これらの強磁性体メモリセル１００は、配列されたＭ行（ワード）およびＮ列（ビット）のセルを含むアレイ２００に配置され、個々のセルはＣrow-columnと示される。ワードラインＷＬ１，…，ＷＬＭはメモリセルの各行に延伸し、ビットラインＢＬ１，…，ＢＬＮは列に沿って延伸する。
データ（たとえば、デジタルワード）をセルの行に書き込むため、ワードラインがアサートされて、行を選択し、且つ、適切なバイアスが個々のビットラインに加えられて、各値を選択された行の各セルに書き込む。たとえば、デジタルワード“１…０”を、行１中のメモリセルに書き込むため、ＷＬ１は高いパルス（たとえば、１．２〜２．２ボルト）が印加され、Ｃ１１〜Ｃ１Ｎが選択される。同時に、ＢＬ１は論理“１”（たとえば、“１”をＣ1,1に書き込む）によりバイアスがかけられ、ＢＬＮは論理“０”（たとえば、“０”をＣ1,Nに書き込む）によりバイアスがかけられる。別の行（たとえば、行２〜行Ｍ）のワードライン電圧は、通常、非活性化で維持され（たとえば、０ボルト）、よって、マルチ行の書き込みがある実施で発生しても、データは、選択された行（たとえば、行１）だけに書き込まれる。
行（たとえば、マルチビットワード）で、複数のセルに、データが書き込まれ、または複数のセルから読み出される時、様々な要因のために、行で、データエラーが一つ以上のセル（たとえば、一つ以上のビット）に発生する。たとえば、セル上の欠陥は、メモリアクセス時、個々のセルに加えられるビットラインまたはワードライン電圧の小さい変動、または、メモリアレイ中の小さい製造上のばらつきが、誤りビットとなって、メモリアレイに書き込まれる。ＭＲＡＭにおいて、特に、マルチビットワードの全ビットが書き込まれる時、ワードの幾つかのビットは“バックホッピング”効果の影響を受け、影響を受けたビットは、書き込まれた後、それらの状態がすぐに無効になる。メモリデバイスが何回もの書き込みサイクルを経た後、このバックホッピング効果は、さらに顕著になる（すなわち、メモリデバイスの老化に伴う）。
これらのバックホッピング問題の視点で、本発明は、スマートＭＲＡＭビット書込み操作と称される、改善された読み出しおよび書き込み操作を提供する。これらの改善された読み出しおよび書き込み操作において、最初、マルチビットワードがメモリに書き込まれ、その後、そのビットが正確に書き込まれているか確認する。正確に書き込まれたビットはそのまま維持される一方、ワード中の誤りビットは再書き込みがされる。つまり、誤りビットは、誤りビットだけに向けられるビットワイズ書込み操作で、再書き込みがされる。正確に書き込まれるビットは再書き込みされないので、この操作は、正確なデータを保存するセルの“バックホッピング”を制限する。また、少ない書込み操作を実行することと、全ワードが、常に、メモリに再書き込みされる技術とを比較すると、この操作は、個々のメモリセルが時間と共に劣化するのを制限する。誤りビットが繰り返しチェックされ、且つ、複数の再書込み操作でエラーが残る場合（即ち、“厄介な”および／または“重度な欠陥の”誤りビットの場合）、本発明は、また、誤り訂正符号（ＥＣＣ）技術を提供して、それらの厄介なおよび／または重度な欠陥のビットの訂正を試みる。
図３は、ＭＲＡＭに、スマートビット書き込み操作を実行する方法の具体例を示す図である。方法が説明され、一連の行為またはブロックとして描かれる。当然のことながら、ある実施では、ある行為またはブロックは、さらに、複数の行為またはブロックに細分される、または、説明される複数の行為またはブロックは別の実施で結合される。説明されない別の行為またはブロックも示されるおよび／または説明される行為またはブロックはある実施では省略される。また、行為またはブロックの順序は、別の実施例で、再度順序付けされる。これらの全ての変更は本発明の領域に含まれると考えられる。
複数の予期されるビットでなるワードが記憶場所に書き込まれる時、図３の方法３００は、工程３０２から開始される。たとえば、目的を明確にするため、書き込まれるワードが、予期されるビット“10110010”でなる８ビットワードである例を考慮する。プログラミングエラー、欠陥、処理ばらつきおよび／または別の期待されないまたは予測不能な状況のため、実際にワードに書き込まれるデータビットは、これらの予期されるビットから逸脱する。
工程３０４で、方法３００は、記憶場所から複数の実際のビットを読み出す。一般に、誤り訂正符号（ＥＣＣ）は、現時点で、システムリソースを保護するために用いられない。上述の例に続き、メモリから読み出される実際のビットは“11000111”であることが考慮される。
工程３０６で、方法は、メモリから読み出される実際のビットとメモリに書き込むことを試みる予期されるビットを比較し、これにより、ワード中の誤りビットの識別が可能になる。予期されるビット“10110010”と実際のビット“11000111”の例において、実際のビット中の次のアンダーラインビットは誤りビット“11000111”である。
ワード中に誤りビットがある場合（工程３０８で、Ｙ）、方法は、誤りビットが識別されるビット位置に、予期されるビットを再書き込みする工程３１０を続行する。これは、ビットワイズ書込み操作を実行し、誤りビットを訂正することにより行われる。この例に引き続き、予期されるビット中の次のアンダーラインビットは、ワードが保存される記憶場所に再書き込みされる:“10110010”、非アンダーラインビットは再書き込みされない。このビットワイズ書込み操作は、訂正ビットのデータ状態（アンダーラインがない）をそのまま維持するので、訂正ビットのバックホッピングの確率が減少し、これらの正しいセルの損耗が制限される。
工程３１０の後、方法は、３１２を続け、ワード中のデータが検証され、任意で、ＥＣＣを有効にする。つまり、実際のビットは記憶場所から再読み取りされ、予期されるビットと比較される。注意すべきことは、ある具体例において、工程３１０と３１２は、誤りビットを訂正する試みの中で、繰り返す方式で継続されることである（線３１４）。この例の目的のため、方法は、ワード中の単一ビットを訂正することができないと仮定し、よって、単一ビットは重度な欠陥である。例において、ＥＣＣは単一の誤りビットを訂正することができる場合には（工程３１６で、Ｙ）、方法３００は、工程３１８で、次のワードに移動する。
実際のビットが、ＥＣＣを用いて、最終的に、訂正可能でない場合（工程３１６で、Ｎ）、修正工程が、工程３２０で行われ、ワード全体のアドレスが、置換ワードとして作用するように確保された異なるワードにマップされる、または、個々の誤ったセル（個々の誤りビット）のアドレスが、置換ビットとして作用するために確保された異なる個々のビットにマップされる。注意すべきことは、ワード中に、誤りビットがない場合（工程３０８で、Ｎ）、方法は、工程３０８で、単純に、別のワードの処理を継続することである。
よって、方法３００は、データが、メモリから正確に書き込まれるか（または読み出されるか）を確認する技術を提供すると共に、訂正された誤りビットに対し、バックホッピングの発生、および、デバイスの損耗を制限する。
図４は、ＭＲＡＭで、スマートビット書き込み操作を実行する別の方法を示す図である。図４の方法４００は、工程４０２で、複数の予期されるビットからなるワードが記憶場所に書き込まれる時開始される。再び、書き込まれるワードが、予期されるビット“10110010”からなる８ビットワードである例を考慮する。
工程４０４で、方法４００は、記憶場所からワードを読み出す。一般に、誤り訂正符号（ＥＣＣ）は、現時点で、システムリソースを保護するために用いられない。この読み出されたワードは、記憶場所から読み出される複数の実際のビットを含む。上述の例に続き、メモリから読み出される実際のビットが“11000111”であると考える。
工程４０６で、方法は、メモリから読み出される実際のビットとメモリに書き込まれる予期されるビットを比較して、これにより、ワード中で、誤りビットを識別する。予期されるビット“10110010”と実際のビット“11000111”の例において、実際のビット中の次のアンダーラインビットは、誤りビット“11000111”である。
ワードに誤りビットがある場合（工程４０８で、Ｙ）、方法は、工程４１０を続行し、失敗回数を増加させる。
工程４１２で、方法は、工程４１０での失敗回数が、所定の失敗スレショルドを満たすまたは超過するか確認する。設計者はこの所定の失敗スレショルドを設定して、方法が、データを、与えられたワードに再書き込みする試みの回数を制御する。たとえば、データの正確さが最も重要で、且つ、書き込み速度がほとんど重要でない場合、失敗スレショルドは高い値に設定される；速い書き込み速度が最優先である場合、失敗スレショルドは低い値に設定される。当然のことながら、この方法は、失敗回数が、所定の失敗スレショルド以下であるかどうか確認する（たとえば、毎回失敗後の失敗回数が逓減する状況下であり、４１０で示される各失敗後の逓増ではない）、または、別の適当な関係を使用する。
失敗回数が、失敗スレショルドを満たすまたは超過する場合（工程４１２で、Ｙ）、多くのデータを訂正する試みが、効果的になるように試みられ、方法は、工程４１４で、ＥＣＣを用いる一方、最後の読み出し操作とデータ比較を実行する。
工程４１６で、方法は、誤りビットの数量が、順調に、用いられるＥＣＣアルゴリズムの訂正可能なビットサイズと比較されるかどうかに留意することにより、ＥＣＣが、誤りビットを訂正することができるか判断する。たとえば、ＥＣＣビットの数量が、シングルビットエラーを訂正するだけで十分である場合、方法４００は、誤りビットの数量と所定のＥＣＣ訂正可能なビットサイズを比較する。この例で、誤りビットの数量が一つより大きい場合、ＥＣＣアルゴリズムは、エラーを訂正することができず（工程４１６で、Ｎ）、方法は工程４１８に進んで、欠陥のある記憶場所を修復または再配置することを試みる。一方、データが訂正可能な場合（工程４１６で、Ｙ）、データが訂正され、次のワードが処理される。
工程４１２に戻り、失敗回数が失敗スレショルドより小さい場合（工程４１２で、Ｎ）、方法は、ワードに誤りビットを再書き込みすることにより、ビットの訂正の試みを続行する。工程４２０で、方法は、予期されるビットを誤りビットが識別されるビット位置に再書き込みする。これは、ビットワイズ書込み操作を実行して、誤りビットを訂正することにより行われる。前の例に引き続き、予期されるビット中の次のアンダーラインビットは、ワードに再書き込みされる：“10110010”、非アンダーラインビットは再書き込みされない。その後、方法は工程４２２を続行し、ワードでのデータが再読み出しがされ、この方法は、工程４２４で、予期されるビットと記憶場所から読み出される実際のビットを比較することにより、誤りビットが存在するか再度確認する。失敗回数の値が所定の失敗スレショルド以上になるまで（工程４１２で、Ｙ）または全ビットが訂正されるまで（工程４２４で、Ｎ）、方法４００は、この反復方式で再読み出しおよび再書き込みを継続する。
図５は、ＭＲＡＭで、スマートビット書き込み操作を実行する別の方法を示す図である。どのようにエラーを識別し、および処理するかに取り組む工程５０２と５０４を除いて、図５の方法は、図４と同じである。図５の工程５０２において、誤りビットがワードで識別された後、方法５００は、誤りビットが、ワードで、ＥＣＣビットだけに対応するか判断する。たとえば、８ビットワードの最初の７ビットがデータビット、且つ、最終ビットがＥＣＣビットである場合、方法は、シングルビットエラーがＥＣＣビットに限定されるか判断することができる。限定される場合（工程５０２で、Ｙ）、方法は、フラグを設定して、このワードに対しＥＣＣビットを無視し、特に、ＥＣＣビットを訂正するため、幾つかの失敗の試みが発生する場合、ＥＣＣビットが重度な欠陥であることを意味する。方法は、また、残りの７ビットが、（現在、誤った）ＥＣＣビットにより保護されず、信頼性が低くても、ワードの残り７ビット中のデータに依存し続けることができる。そうでない場合（工程５０２で、Ｎ）、方法は次のワードを続行する。
図６は、好ましい態様によるＭＲＡＭデバイス６００を示す図である。ＭＲＡＭデバイス６００は、いくつかのＭＲＡＭセルからなり、通常は、行と列に配列されるＭＲＡＭセル（メモリ）アレイ６０２を含む。書き込み回路６０４は、マルチビットワード（または個々のビット）をアレイ６０２に書き込み、読み出し回路６０６は、アレイ６０２から、マルチビットワードを読み出す。比較回路６０８は、アレイ６０２から読み出されるマルチビットワードと、前もってアレイ６０２に書き込まれる予期されるマルチビットワードを比較して、マルチビットワードで、誤りビットの数量を決定する。その後、マルチビットワードでの誤りビットの数量が、誤り訂正符号により訂正可能なビットサイズ以下になるまで、書き込み回路６０４は、ビットワイズ形式で、誤りビットの数量をメモリに書き込む。ＥＣＣ回路６１０は、誤り訂正符号を用いて、マルチビットワードで、誤りビットを訂正する。ＭＲＡＭデバイス６００は、この明細書で記述される別の方法を実行するように設定される。
これにより、当然のことながら、本発明の好ましい態様は、方法に関連する。方法は、予期されるマルチビットワードを、メモリ中の記憶場所に書き込むことを試みる。マルチビットワードの書き込みが試みられた後、実際のマルチビットワードが記憶場所から読み出される。その後、実際のマルチビットワードは、予期されるマルチビットワードと比較されて、記憶場所に保存される誤りビットのグループを識別する。誤りビットのグループは、記憶場所に再書き込みされ、記憶場所に保存される正しいビットの再書き込みは行わない。
別の具体例は方法に関連する。この方法は、磁気ランダムアクセスメモリ（ＭＲＡＭ）で、予期されるマルチビットワードを記憶場所に書き込むことを試みる。マルチビットワードの書き込みを試みた後、方法は、記憶場所から、実際のマルチビットワードを読み出す。方法は、論理的に、実際のマルチビットワードと予期されるマルチビットワードを比較して、記憶場所中に保存される誤りビットのグループと正しいビットのグループを識別する。論理比較の結果に基づいて、方法は、選択的に、その誤りビットのグループを記憶場所に再書き込みし、正しいビットのグループは、記憶場所に再書き込みを行わない。
別の具体例はメモリデバイスに関連する。メモリデバイスは、メモリからマルチビットワードを読み出す読み出し回路を含む。比較回路は、メモリから読み出されるマルチビットワードと前もってメモリに書き込まれた予期されるマルチビットワードを比較して、マルチビットワードで、誤りビットのグループを決定する。マルチビットワードで、誤りビットの数量が、誤り訂正符号（ＥＣＣ）により訂正可能なビットサイズ以下になるまで、書き込み回路は、誤りビットのグループをメモリに書き込む。エラー訂正回路は、誤り訂正符号を用いて、マルチビットワードで、誤りビットを訂正する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ ＭＲＡＭセル
１０２ 上強磁性板
１０４ 下強磁性板
１０６ 薄膜絶縁層
２００ アレイ
６００ ＭＲＡＭデバイス
６０２ ＭＲＡＭセルアレイ
６０４ 書き込み回路
６０６ 読み出し回路
６０８ 比較回路
６１０ ＥＣＣ回路

Claims (10)

  1. （ａ）予期されるマルチビットワードを、メモリ中の記憶場所に書き込むことを試みる工程と；
    （ｂ）前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と；
    （ｃ）前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程；および、
    （ｄ）前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程、
    を含むことを特徴とする方法。
  2. 前記メモリは、ＭＲＡＭセルのアレイを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであり、前記工程（ｂ）、（ｃ）および（ｄ）は、前記誤りビットのグループの訂正を試みる反復方式で繰り返され、さらに、
    前記工程（ｂ）、（ｃ）および（ｄ）の各反復のカウンター値を増加しまたは減少する工程と、
    前記カウンター値が、所定のカウンタースレショルドを有する予め決められた関係を有するかに基づいて、前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しを中断する工程、
    および、
    前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しが中断される時、誤り訂正符号を用いて、残りの誤りビットを訂正することを試みる工程、
    を含むことを特徴とする請求項１に記載の方法。
  3. 誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、
    前記誤りビットの数量が前記ビットサイズ以下である場合、前記誤り訂正符号を用いて、前記マルチビットワードでの前記誤りビットを訂正する工程と、
    前記誤りビットの数量が前記ビットサイズより大きい場合、前記個々の誤りビット、または、前記全体のマルチビットワードの前記記憶場所を、置換記憶場所にマッピングする工程と、
    をさらに含み、
    前記実際のマルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ、論理ＸＯＲ比較であることを特徴とする請求項１に記載の方法。
  4. 前記誤りビットが、誤り訂正符号（ＥＣＣ）のために確保される前記記憶場所の部分だけに対応するか判断する工程と、
    前記誤りビットが、前記ＥＣＣのために確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、
    をさらに含み、
    前記フラグが設定された後、前記メモリデバイスは、前記記憶場所を用いて、データ読み出しと書き込みを継続することを特徴とする請求項１に記載の方法。
  5. 予期されるマルチビットワードを、磁気ランダムアクセスメモリ（ＭＲＡＭ）中の記憶場所に書き込むことを試みる工程と、
    前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と、
    論理的に、前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、誤りビットのグループ、および、前記記憶場所中に保存される正しいビットのグループを識別する工程と、
    前記論理比較の結果に基づいて、選択的に、前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、
    を含むことを特徴とする方法。
  6. 前記の選択的な再書き込みの後、前記記憶場所から、前記実際のマルチビットワードを再読み出す工程、および、
    誤り訂正符号を用いて、選択的に、前記記憶場所に再書き込みすることが試みられる一つ以上の残りの誤りビットを訂正する工程、
    をさらに含み、
    前記マルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ論理ＸＯＲ比較で、
    前記誤りビットのグループは、所定回数まで、メモリに再書き込みされ、
    前記所定数に達する時、前記誤りビットのグループの前記再書き込みを停止することを特徴とする請求項５に記載の方法。
  7. 前記誤りビットが、誤り訂正符号（ＥＣＣ）に確保される前記記憶場所の部分だけに対応するか判断する工程、および
    前記誤りビットが、前記ＥＣＣに確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、
    をさらに含むことを特徴とする請求項５に記載の方法。
  8. メモリからマルチビットワードを読み出す読み出し回路と、
    前記メモリから読み出された前記マルチビットワードと、前もって前記メモリに書き込まれる予期されるマルチビットワードを比較して、前記マルチビットワード中の誤りビットのグループを決定する比較回路と、
    前記マルチビットワード中の前記誤りビットの数量が、誤り訂正符号により訂正可能なビットサイズになるまで、前記誤りビットのグループをメモリに書き込む書き込み回路、および、
    前記誤り訂正符号を用いて、前記マルチビットワード中の前記誤りビットを訂正するエラー訂正回路、
    を含むことを特徴とするメモリデバイス。
  9. 前記比較回路は、ＸＯＲ比較ブロックを含み、前記メモリは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイを含むことを特徴とする請求項８に記載のメモリデバイス。
  10. 前記ＭＲＡＭセルは、
    第一強磁性板、
    第二強磁性板、および、
    前記第一強磁性板および第二強磁性板の間に設置される薄膜絶縁層、
    を含むことを特徴とする請求項９に記載のメモリデバイス。
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A912 Re-examination (zenchi) completed and case transferred to appeal board

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