JPH10222995A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH10222995A JPH10222995A JP5576997A JP5576997A JPH10222995A JP H10222995 A JPH10222995 A JP H10222995A JP 5576997 A JP5576997 A JP 5576997A JP 5576997 A JP5576997 A JP 5576997A JP H10222995 A JPH10222995 A JP H10222995A
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract
(57)【要約】
【課題】高速なデータプログラムが可能な半導体不揮発
性記憶装置を実現する。 【解決手段】ワード線単位でページデータの読み出しを
行い、ページ読み出しデータ内に所定個数以内のエラー
ビットが存在する場合に、エラービットを訂正するエラ
ー訂正手段（２０、３０）を備え、ワード線単位のペー
ジプログラムにおいて、所定回数のプログラム／ベリフ
ァイ動作を繰り返し行った後にプログラム未終了メモリ
セルが存在する場合に、当該プログラム未終了メモリセ
ルの個数をカウント回路４０で計数し、当該個数がエラ
ー訂正可能な前記所定個数以内のエラービットである場
合に、プログラム未終了メモリセルを残したままデータ
プログラムを終了し、当該エラービットを前記エラー訂
正手段により救済する。したがって、ごくまれに存在す
る非常にプログラムの遅いメモリセルに律速されること
なく、高速にデータプログラムが可能となる。
性記憶装置を実現する。 【解決手段】ワード線単位でページデータの読み出しを
行い、ページ読み出しデータ内に所定個数以内のエラー
ビットが存在する場合に、エラービットを訂正するエラ
ー訂正手段（２０、３０）を備え、ワード線単位のペー
ジプログラムにおいて、所定回数のプログラム／ベリフ
ァイ動作を繰り返し行った後にプログラム未終了メモリ
セルが存在する場合に、当該プログラム未終了メモリセ
ルの個数をカウント回路４０で計数し、当該個数がエラ
ー訂正可能な前記所定個数以内のエラービットである場
合に、プログラム未終了メモリセルを残したままデータ
プログラムを終了し、当該エラービットを前記エラー訂
正手段により救済する。したがって、ごくまれに存在す
る非常にプログラムの遅いメモリセルに律速されること
なく、高速にデータプログラムが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
プログラムが可能な半導体不揮発性記憶装置に係り、特
にデータプログラムおよび消去の高速化に関するもので
ある。
プログラムが可能な半導体不揮発性記憶装置に係り、特
にデータプログラムおよび消去の高速化に関するもので
ある。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュメモリ、ＤＩＮＯ
Ｒ型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
セル一括にデータプログラムが行われる。すなわち、ワ
ード線単位でページプログラムが行われる。
Ｒ型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
セル一括にデータプログラムが行われる。すなわち、ワ
ード線単位でページプログラムが行われる。
【０００３】図７（ａ）、図７（ｂ）は、それぞれＮＡ
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。
【０００４】図７（ａ）は、便宜上、１本のビット線に
接続されたＮＡＮＤ列１本に４個のメモリセルが接続さ
れた場合のＮＡＮＤ型フラッシュメモリアレイを示す図
である。図７（ａ）において、ＢＬはビット線を示し、
ビット線ＢＬに２個の選択トランジスタタＳＴ１〜ＳＴ
２、および４個のメモリセルＭＴ１〜ＭＴ４が直列接続
されたＮＡＮＤ列が接続されている。選択トランジスタ
タＳＴ１〜ＳＴ２はそれぞれ選択ゲート線ＳＬ１，ＳＬ
２により制御され、またメモリセルＭＴ１〜ＭＴ４はそ
れぞれワード線ＷＬ１〜ＷＬ４により制御される。
接続されたＮＡＮＤ列１本に４個のメモリセルが接続さ
れた場合のＮＡＮＤ型フラッシュメモリアレイを示す図
である。図７（ａ）において、ＢＬはビット線を示し、
ビット線ＢＬに２個の選択トランジスタタＳＴ１〜ＳＴ
２、および４個のメモリセルＭＴ１〜ＭＴ４が直列接続
されたＮＡＮＤ列が接続されている。選択トランジスタ
タＳＴ１〜ＳＴ２はそれぞれ選択ゲート線ＳＬ１，ＳＬ
２により制御され、またメモリセルＭＴ１〜ＭＴ４はそ
れぞれワード線ＷＬ１〜ＷＬ４により制御される。
【０００５】図７（ｂ）は、便宜上、１本の主ビット線
に接続された副ビット線１本に４個のメモリトランジス
タが接続された場合のＤＩＮＯＲ型フラッシュメモリア
レイを示す図である。図７（ｂ）において、ＭＢＬは主
ビット線、ＳＢＬは副ビット線をそれぞれ示し、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ１を介して作
動的に接続される。副ビット線ＳＢＬは、４本のワード
線ＷＬ１〜ＷＬ４と交差し、各交差位置には４個のメモ
リセルＭＴ１〜ＭＴ４が配置されている。
に接続された副ビット線１本に４個のメモリトランジス
タが接続された場合のＤＩＮＯＲ型フラッシュメモリア
レイを示す図である。図７（ｂ）において、ＭＢＬは主
ビット線、ＳＢＬは副ビット線をそれぞれ示し、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ１を介して作
動的に接続される。副ビット線ＳＢＬは、４本のワード
線ＷＬ１〜ＷＬ４と交差し、各交差位置には４個のメモ
リセルＭＴ１〜ＭＴ４が配置されている。
【０００６】また、ＮＯＲ型フラッシュメモリ等の半導
体不揮発性記憶装置においては、データの書き換えは、
所定のブロック単位（たとえば６４Ｋバイト程度）でデ
ータの消去を行った後、当該消去ブロックのメモリセル
に対してデータプログラムが行われる。
体不揮発性記憶装置においては、データの書き換えは、
所定のブロック単位（たとえば６４Ｋバイト程度）でデ
ータの消去を行った後、当該消去ブロックのメモリセル
に対してデータプログラムが行われる。
【０００７】図８は、一般的なＮＯＲ型フラッシュメモ
リにおける、メモリアレイ構造およびデータ消去時のバ
イアス条件を示す図である。
リにおける、メモリアレイ構造およびデータ消去時のバ
イアス条件を示す図である。
【０００８】図８のＮＯＲ型フラッシュメモリにおいて
は、便宜上、４本のワード線ＷＬ１〜ＷＬ４と４本のビ
ット線ＢＬ１〜ＢＬ４との格子位置にメモリセルＭＴ１
１〜ＭＴ４４がマトリクス配置されている。
は、便宜上、４本のワード線ＷＬ１〜ＷＬ４と４本のビ
ット線ＢＬ１〜ＢＬ４との格子位置にメモリセルＭＴ１
１〜ＭＴ４４がマトリクス配置されている。
【０００９】次に、図８のＮＯＲ型フラッシュメモリに
おいて、データ消去動作について説明する。データ消去
は、図８に示すように、消去ブロックメモリアレイ内の
すべてのワード線ＷＬ１〜ＷＬ４を接地レベル（０Ｖ）
に、すべてのビット線ＢＬ１〜ＢＬ４をフローティング
状態とし、共通ソース線ＶＳＳに高電圧（たとえば１２
Ｖ）の消去電圧パルスを印加する。その結果、データプ
ログラム時に各メモリセルに蓄積されていた電子がソー
ス側からトンネル電流により引き抜かれて、各メモリセ
ルのしきい値電圧Ｖｔｈは、データプログラム状態の６
Ｖ〜７Ｖから消去状態の２Ｖ〜３Ｖに遷移する。
おいて、データ消去動作について説明する。データ消去
は、図８に示すように、消去ブロックメモリアレイ内の
すべてのワード線ＷＬ１〜ＷＬ４を接地レベル（０Ｖ）
に、すべてのビット線ＢＬ１〜ＢＬ４をフローティング
状態とし、共通ソース線ＶＳＳに高電圧（たとえば１２
Ｖ）の消去電圧パルスを印加する。その結果、データプ
ログラム時に各メモリセルに蓄積されていた電子がソー
ス側からトンネル電流により引き抜かれて、各メモリセ
ルのしきい値電圧Ｖｔｈは、データプログラム状態の６
Ｖ〜７Ｖから消去状態の２Ｖ〜３Ｖに遷移する。
【００１０】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
選択ワード線に接続されたすべてのメモリセル一括にデ
ータプログラムを行う。しかし、選択ワード線に接続さ
れた各メモリセルは、製造プロセスに起因するサイズ等
のバラツキのため、それぞれプログラム速度に差が生じ
る。
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
選択ワード線に接続されたすべてのメモリセル一括にデ
ータプログラムを行う。しかし、選択ワード線に接続さ
れた各メモリセルは、製造プロセスに起因するサイズ等
のバラツキのため、それぞれプログラム速度に差が生じ
る。
【００１１】図９は上述した各選択ワード線に接続され
たメモリセル間のプログラム速度の差を示す図である。
図９において、横軸はｔＰＲＯＧ（プログラム時間）、
すなわち各メモリセルのプログラム必要時間を表わして
いる。また、縦軸はＮ（メモリセル個数）、すなわち横
軸ｔＰＲＯＧ（プログラム時間）に対応したメモリセル
個数の分布頻度を表わしている。
たメモリセル間のプログラム速度の差を示す図である。
図９において、横軸はｔＰＲＯＧ（プログラム時間）、
すなわち各メモリセルのプログラム必要時間を表わして
いる。また、縦軸はＮ（メモリセル個数）、すなわち横
軸ｔＰＲＯＧ（プログラム時間）に対応したメモリセル
個数の分布頻度を表わしている。
【００１２】図９に示すように、ＮＡＮＤ型フラッシュ
メモリ等のようなワード線セクタを単位としたページプ
ログラムを行う半導体不揮発性記憶装置においては、メ
モリセル間でプログラム必要時間ｔＰＲＯＧに分布が生
じる。このようなプログラム速度のバラツキを考慮し
て、一般的なＮＡＮＤ型フラッシュメモリ等において
は、プログラム時のしきい値電圧Ｖｔｈの分布を狭く抑
える観点から、プログラム動作がベリファイ動作を介し
て行われ、かつ当該プログラム／ベリファイ動作をプロ
グラム終了メモリセルから順次プログラム禁止にしてす
べてのメモリセルのプログラムが終了するまで繰り返し
行う、いわゆるビット毎ベリファイ動作が行われる。
メモリ等のようなワード線セクタを単位としたページプ
ログラムを行う半導体不揮発性記憶装置においては、メ
モリセル間でプログラム必要時間ｔＰＲＯＧに分布が生
じる。このようなプログラム速度のバラツキを考慮し
て、一般的なＮＡＮＤ型フラッシュメモリ等において
は、プログラム時のしきい値電圧Ｖｔｈの分布を狭く抑
える観点から、プログラム動作がベリファイ動作を介し
て行われ、かつ当該プログラム／ベリファイ動作をプロ
グラム終了メモリセルから順次プログラム禁止にしてす
べてのメモリセルのプログラムが終了するまで繰り返し
行う、いわゆるビット毎ベリファイ動作が行われる。
【００１３】ところが図９に示すように、一般的なメモ
リセルの場合、プログラム必要時間ｔＰＲＯＧは図中ｔ
０であるが、プロセス等のバラツキ要因から非常に長い
プログラム必要時間ｔＰＲＯＧ、たとえば図中ｔ１以上
を要するメモリセルがごくまれに存在する場合がある。
このような場合、ごくまれに存在するプログラムの遅い
メモリセルのために、上述したプログラム／ベリファイ
動作の回数も、たとえば１００回以上と非常に多くな
り、その結果、ページプログラムを終了するのに要する
時間も非常に長くなる。
リセルの場合、プログラム必要時間ｔＰＲＯＧは図中ｔ
０であるが、プロセス等のバラツキ要因から非常に長い
プログラム必要時間ｔＰＲＯＧ、たとえば図中ｔ１以上
を要するメモリセルがごくまれに存在する場合がある。
このような場合、ごくまれに存在するプログラムの遅い
メモリセルのために、上述したプログラム／ベリファイ
動作の回数も、たとえば１００回以上と非常に多くな
り、その結果、ページプログラムを終了するのに要する
時間も非常に長くなる。
【００１４】図１０は、かかる従来のＮＡＮＤ型フラッ
シュメモリ等のようなワード線セクタを単位としたペー
ジプログラムを行う半導体不揮発性記憶装置における、
データプログラム時のシーケンスフローを示す図であ
る。以下、図６のシーケンスフローについて、順を追っ
て説明する。
シュメモリ等のようなワード線セクタを単位としたペー
ジプログラムを行う半導体不揮発性記憶装置における、
データプログラム時のシーケンスフローを示す図であ
る。以下、図６のシーケンスフローについて、順を追っ
て説明する。
【００１５】ステップステップＳＦ１でデータプログラ
ムが開始され、最初にステップＳＦ２でページプログラ
ムデータがメモリアレイ内の各ビット線毎に設けられた
データラッチ回路に転送される。次に、ステップＳＦ３
でプログラムベリファイ回数Ｋが０にリセットされ、プ
ログラムパルスを印加するプログラム動作（ステップＳ
Ｆ４）、およびベリファイ読み出し後に再プログラムデ
ータを自動設定するベリファイ読み出し動作（ステップ
ＳＦ５）が連続して行われる。次に、ステップＳＦ６で
すべてのメモリセルのプログラムが終了したかどうかの
終点検出が、再プログラムデータ内に少なくとも１個以
上のプログラム未終了メモリセルが残っているか否かを
調べることにより行われる。
ムが開始され、最初にステップＳＦ２でページプログラ
ムデータがメモリアレイ内の各ビット線毎に設けられた
データラッチ回路に転送される。次に、ステップＳＦ３
でプログラムベリファイ回数Ｋが０にリセットされ、プ
ログラムパルスを印加するプログラム動作（ステップＳ
Ｆ４）、およびベリファイ読み出し後に再プログラムデ
ータを自動設定するベリファイ読み出し動作（ステップ
ＳＦ５）が連続して行われる。次に、ステップＳＦ６で
すべてのメモリセルのプログラムが終了したかどうかの
終点検出が、再プログラムデータ内に少なくとも１個以
上のプログラム未終了メモリセルが残っているか否かを
調べることにより行われる。
【００１６】その結果、全ビットプログラム終了の終点
検出ができた場合には、データプログラムを完了する
（ステップＳＦ９）。一方、全ビットプログラム終了の
終点検出ができなかった場合には、さらにプログラムベ
リファイ回数Ｋがインクリメントされ（ステップＳＦ
７）、Ｋが予め設定された所定回数ｋ０（たとえば１０
０回程度）未満であるかどうかが調べられる（ステップ
ＳＦ８）。そしてＫがｋ０未満である場合には、上述し
たステップＳＦ４〜ステップＳＦ８のシーケンスフロー
が繰り返し行われ、Ｋがｋ０に到達した時点でデータプ
ログラム失敗と判断される（ステップＳＦ１０）。
検出ができた場合には、データプログラムを完了する
（ステップＳＦ９）。一方、全ビットプログラム終了の
終点検出ができなかった場合には、さらにプログラムベ
リファイ回数Ｋがインクリメントされ（ステップＳＦ
７）、Ｋが予め設定された所定回数ｋ０（たとえば１０
０回程度）未満であるかどうかが調べられる（ステップ
ＳＦ８）。そしてＫがｋ０未満である場合には、上述し
たステップＳＦ４〜ステップＳＦ８のシーケンスフロー
が繰り返し行われ、Ｋがｋ０に到達した時点でデータプ
ログラム失敗と判断される（ステップＳＦ１０）。
【００１７】この所定のプログラムベリファイ回数Ｋ０
は、ごくまれに存在するプログラムの遅いメモリセルの
ために、従来のＮＡＮＤ型フラッシュメモリ等の場合た
とえば１００回以上と非常に多くなり、その結果、ペー
ジプログラムを終了するのに要する時間も非常に長くな
っていた。
は、ごくまれに存在するプログラムの遅いメモリセルの
ために、従来のＮＡＮＤ型フラッシュメモリ等の場合た
とえば１００回以上と非常に多くなり、その結果、ペー
ジプログラムを終了するのに要する時間も非常に長くな
っていた。
【００１８】また、上述したＮＯＲ型フラッシュメモリ
等のような半導体不揮発性記憶装置においては、データ
の書き換えは、所定のブロック単位（たとえば６４Ｋバ
イト程度）でデータ消去を行った後、当該ブロック単位
でデータプログラムを行う。しかし、消去ブロック単位
内の各メモリセルは、製造プロセスに起因するサイズ等
のバラツキのため、それぞれ消去速度に差が生じる。
等のような半導体不揮発性記憶装置においては、データ
の書き換えは、所定のブロック単位（たとえば６４Ｋバ
イト程度）でデータ消去を行った後、当該ブロック単位
でデータプログラムを行う。しかし、消去ブロック単位
内の各メモリセルは、製造プロセスに起因するサイズ等
のバラツキのため、それぞれ消去速度に差が生じる。
【００１９】図１１は上述した消去ブロック内のメモリ
セル間の消去速度の差を示す図である。図１１におい
て、横軸はｔｅｒａｓｅ（消去時間）、すなわち各メモ
リセルの消去必要時間を表わしている。また、縦軸はＮ
（メモリセル個数）、すなわち横軸ｔｅｒａｓｅ（消去
時間）に対応したメモリセル個数の分布頻度を表わして
いる。
セル間の消去速度の差を示す図である。図１１におい
て、横軸はｔｅｒａｓｅ（消去時間）、すなわち各メモ
リセルの消去必要時間を表わしている。また、縦軸はＮ
（メモリセル個数）、すなわち横軸ｔｅｒａｓｅ（消去
時間）に対応したメモリセル個数の分布頻度を表わして
いる。
【００２０】図１１に示すように、ＮＯＲ型フラッシュ
メモリ等のような所定のブロック単位でデータ消去を行
う半導体不揮発性記憶装置においては、メモリセル間で
消去必要時間ｔｅｒａｓｅに分布が生じる。このような
消去速度のバラツキを考慮して、一般的なＮＯＲ型フラ
ッシュメモリにおいては、消去動作がベリファイ動作を
介して行われ、かつ当該消去／ベリファイ動作を消去ブ
ロック内のすべてのメモリセルのデータ消去が終了する
まで繰り返し行われる。
メモリ等のような所定のブロック単位でデータ消去を行
う半導体不揮発性記憶装置においては、メモリセル間で
消去必要時間ｔｅｒａｓｅに分布が生じる。このような
消去速度のバラツキを考慮して、一般的なＮＯＲ型フラ
ッシュメモリにおいては、消去動作がベリファイ動作を
介して行われ、かつ当該消去／ベリファイ動作を消去ブ
ロック内のすべてのメモリセルのデータ消去が終了する
まで繰り返し行われる。
【００２１】ところが図１１に示すように、一般的なメ
モリセルの場合、消去必要時間ｔｅｒａｓｅは図中ｔ０
であるが、プロセス等のバラツキ要因から非常に長い消
去必要時間ｔｅｒａｓｅ、たとえば図中ｔ１以上を要す
るメモリセルがごくまれに存在する場合がある。このよ
うな場合、ごくまれに存在する消去の遅いメモリセルの
ために、上述した消去／ベリファイ動作の回数も、たと
えば１００回〜１０００回以上と非常に多くなり、その
結果、消去動作を終了するのに要する時間も非常に長く
なり、ひいてはデータの書き換えに要する時間も長くな
る。さらに、ごくまれに存在する消去の遅いメモリセル
のために消去／ベリファイ動作の回数が非常に多くなる
と、消去の速いメモリセルが過剰消去されて当該メモリ
セルのしきい値電圧Ｖｔｈがデプレーション状態（Ｖｔ
ｈ＜０）となって、誤動作の原因となる。
モリセルの場合、消去必要時間ｔｅｒａｓｅは図中ｔ０
であるが、プロセス等のバラツキ要因から非常に長い消
去必要時間ｔｅｒａｓｅ、たとえば図中ｔ１以上を要す
るメモリセルがごくまれに存在する場合がある。このよ
うな場合、ごくまれに存在する消去の遅いメモリセルの
ために、上述した消去／ベリファイ動作の回数も、たと
えば１００回〜１０００回以上と非常に多くなり、その
結果、消去動作を終了するのに要する時間も非常に長く
なり、ひいてはデータの書き換えに要する時間も長くな
る。さらに、ごくまれに存在する消去の遅いメモリセル
のために消去／ベリファイ動作の回数が非常に多くなる
と、消去の速いメモリセルが過剰消去されて当該メモリ
セルのしきい値電圧Ｖｔｈがデプレーション状態（Ｖｔ
ｈ＜０）となって、誤動作の原因となる。
【００２２】図１２は、かかる従来のＮＯＲ型フラッシ
ュメモリ等のような所定のブロック単位でデータの書き
換えを行う半導体不揮発性記憶装置における、データ消
去およびその後のデータプログラム時のシーケンスフロ
ーを示す図である。以下、図１２のシーケンスフローに
ついて、順を追って説明する。
ュメモリ等のような所定のブロック単位でデータの書き
換えを行う半導体不揮発性記憶装置における、データ消
去およびその後のデータプログラム時のシーケンスフロ
ーを示す図である。以下、図１２のシーケンスフローに
ついて、順を追って説明する。
【００２３】ステップＳＦ２１でデータ消去が開始さ
れ、ステップＳＦ２２で消去ベリファイ回数Ｋを最初の
１に設定して消去パルスを印加する消去動作（ステップ
ＳＦ２３）、およびベリファイ読み出し動作（ステップ
ＳＦ２４）が連続して行われる。ステップＳＦ２４のベ
リファイ読み出し動作の結果、ブロック内のすべてのメ
モリセルの消去終了の終点検出ができた場合には（ステ
ップＳＦ２５）、データ消去を完了して、ステップＳＦ
１０１のデータプログラム動作が開始される。
れ、ステップＳＦ２２で消去ベリファイ回数Ｋを最初の
１に設定して消去パルスを印加する消去動作（ステップ
ＳＦ２３）、およびベリファイ読み出し動作（ステップ
ＳＦ２４）が連続して行われる。ステップＳＦ２４のベ
リファイ読み出し動作の結果、ブロック内のすべてのメ
モリセルの消去終了の終点検出ができた場合には（ステ
ップＳＦ２５）、データ消去を完了して、ステップＳＦ
１０１のデータプログラム動作が開始される。
【００２４】一方、ステップＳＦ２４のベリファイ読み
出し動作の結果、ブロック内のすべてのメモリセルの消
去終了の終点検出ができなかった場合には（ステップＳ
Ｆ２５）、ステップＳＦ２６において、消去ベリファイ
回数Ｋがあらかじめ設定された所定回数Ｋ０（たとえば
１００〜１０００回程度）未満であるか否かが調べられ
る。その結果、消去ベリファイ回数Ｋが設定回数Ｋ０未
満である場合には、さらに消去ベリファイ回数Ｋがイン
クリメントされて（ステップＳＦ２７）、上述したステ
ップＳＦ２３〜ＳＦ２７のシーケンスフローが繰り返し
行われる。そして、消去ベリファイ回数Ｋが設定回数Ｋ
０に到達した時点でデータ消去失敗と判断される（ステ
ップＳＦ２８）。
出し動作の結果、ブロック内のすべてのメモリセルの消
去終了の終点検出ができなかった場合には（ステップＳ
Ｆ２５）、ステップＳＦ２６において、消去ベリファイ
回数Ｋがあらかじめ設定された所定回数Ｋ０（たとえば
１００〜１０００回程度）未満であるか否かが調べられ
る。その結果、消去ベリファイ回数Ｋが設定回数Ｋ０未
満である場合には、さらに消去ベリファイ回数Ｋがイン
クリメントされて（ステップＳＦ２７）、上述したステ
ップＳＦ２３〜ＳＦ２７のシーケンスフローが繰り返し
行われる。そして、消去ベリファイ回数Ｋが設定回数Ｋ
０に到達した時点でデータ消去失敗と判断される（ステ
ップＳＦ２８）。
【００２５】次に、ブロック内のすべてのメモリセルの
消去終了の終点検出ができた場合には、引き続いてデー
タプログラムが開始される。まず、ステップＳＦ１０１
でメモリセルのアドレス番地Ａｒ−ＮＯを最初の１に設
定して、当該メモリセルに対してデータ内容に応じてデ
ータプログラムが行われ（ステップＳＦ１０２）、アド
レス番地Ａｒ−ＮＯが最終アドレス番地があるか否かが
調べられる（ステップＳＦ１０３）。その結果、アドレ
ス番地Ａｒ−ＮＯが最終アドレス番地でない場合には、
さらにアドレス番地Ａｒ−ＮＯがインクリメントされて
（ステップＳＦ１０４）、上述したステップＳＦ１０２
〜ＳＦ１０４のシーケンスフローが繰り返し行われる。
そして、アドレス番地Ａｒ−ＮＯが最終アドレス番地に
到達した時点でデータプログラムが完了する（ステップ
ＳＦ１０５）。
消去終了の終点検出ができた場合には、引き続いてデー
タプログラムが開始される。まず、ステップＳＦ１０１
でメモリセルのアドレス番地Ａｒ−ＮＯを最初の１に設
定して、当該メモリセルに対してデータ内容に応じてデ
ータプログラムが行われ（ステップＳＦ１０２）、アド
レス番地Ａｒ−ＮＯが最終アドレス番地があるか否かが
調べられる（ステップＳＦ１０３）。その結果、アドレ
ス番地Ａｒ−ＮＯが最終アドレス番地でない場合には、
さらにアドレス番地Ａｒ−ＮＯがインクリメントされて
（ステップＳＦ１０４）、上述したステップＳＦ１０２
〜ＳＦ１０４のシーケンスフローが繰り返し行われる。
そして、アドレス番地Ａｒ−ＮＯが最終アドレス番地に
到達した時点でデータプログラムが完了する（ステップ
ＳＦ１０５）。
【００２６】上述したシーケンスフローにおいて、所定
の消去ベリファイ回数Ｋ０は、ごくまれに存在する消去
の遅いメモリセルのために、従来のＮＯＲ型フラッシュ
メモリ等の場合たとえば１００回〜１０００回程度と非
常に多くなり、その結果、消去動作を終了するのに要す
る時間も非常に長くなり、ひいてはデータの書き換えに
要する時間も長くなっていた。さらには、上記消去の遅
いメモリセルのために消去の速いメモリセルが過剰消去
されて、誤動作の原因となっていた。
の消去ベリファイ回数Ｋ０は、ごくまれに存在する消去
の遅いメモリセルのために、従来のＮＯＲ型フラッシュ
メモリ等の場合たとえば１００回〜１０００回程度と非
常に多くなり、その結果、消去動作を終了するのに要す
る時間も非常に長くなり、ひいてはデータの書き換えに
要する時間も長くなっていた。さらには、上記消去の遅
いメモリセルのために消去の速いメモリセルが過剰消去
されて、誤動作の原因となっていた。
【００２７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データプログラムおよびデータ
消去を高速に行うことができ、データの書き換えを高速
に行うことが可能で、さらには過剰消去メモリセルの発
生を防止でき、信頼性の向上を図れる半導体不揮発性記
憶装置を提供することにある。
のであり、その目的は、データプログラムおよびデータ
消去を高速に行うことができ、データの書き換えを高速
に行うことが可能で、さらには過剰消去メモリセルの発
生を防止でき、信頼性の向上を図れる半導体不揮発性記
憶装置を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電気的にデータの処理が行われるメモリ
セルがマトリクス配置された半導体不揮発性記憶装置で
あって、複数ビットデータ内に所定個数以内のエラービ
ットが存在する場合に当該エラービットを訂正するエラ
ー訂正手段と、前記複数ビットデータを単位としたデー
タの処理を当該複数単位のメモリセルに対して行い、デ
ータの処理後に当該データ処理未終了メモリセルの個数
を計数する手段と、前記データ処理未終了メモリセルの
個数が前記所定個数以内のエラービットである場合に、
当該データ処理未終了メモリセルを残したままデータの
処理を終了し、当該エラービットを前記エラー訂正手段
に救済させる手段とを備えている。
め、本発明は、電気的にデータの処理が行われるメモリ
セルがマトリクス配置された半導体不揮発性記憶装置で
あって、複数ビットデータ内に所定個数以内のエラービ
ットが存在する場合に当該エラービットを訂正するエラ
ー訂正手段と、前記複数ビットデータを単位としたデー
タの処理を当該複数単位のメモリセルに対して行い、デ
ータの処理後に当該データ処理未終了メモリセルの個数
を計数する手段と、前記データ処理未終了メモリセルの
個数が前記所定個数以内のエラービットである場合に、
当該データ処理未終了メモリセルを残したままデータの
処理を終了し、当該エラービットを前記エラー訂正手段
に救済させる手段とを備えている。
【００２９】また、本発明は、電気的にデータのプログ
ラムが行われるメモリセルがマトリクス配置された半導
体不揮発性記憶装置であって、複数ビットデータを単位
としてデータの読み出しを行い、当該複数ビットデータ
内に所定個数以内のエラービットが存在する場合に当該
エラービットを訂正するエラー訂正手段と、前記複数ビ
ットデータを単位としたデータプログラムを当該複数単
位のメモリセルに対して行い、データプログラム後にプ
ログラム未終了メモリセルの個数を計数する手段と、前
記プログラム未終了メモリセルの個数が前記所定個数以
内のエラービットである場合に、当該プログラム未終了
メモリセルを残したままデータプログラムを終了し、当
該エラービットを前記エラー訂正手段に救済させる手段
とを備えている。
ラムが行われるメモリセルがマトリクス配置された半導
体不揮発性記憶装置であって、複数ビットデータを単位
としてデータの読み出しを行い、当該複数ビットデータ
内に所定個数以内のエラービットが存在する場合に当該
エラービットを訂正するエラー訂正手段と、前記複数ビ
ットデータを単位としたデータプログラムを当該複数単
位のメモリセルに対して行い、データプログラム後にプ
ログラム未終了メモリセルの個数を計数する手段と、前
記プログラム未終了メモリセルの個数が前記所定個数以
内のエラービットである場合に、当該プログラム未終了
メモリセルを残したままデータプログラムを終了し、当
該エラービットを前記エラー訂正手段に救済させる手段
とを備えている。
【００３０】また、本発明は、セクタ単位のページプロ
グラムデータを各ビット線毎に設けられたデータラッチ
回路に転送し、当該データに従って選択されたセクタの
メモリセル一括に電気的にデータプログラムが行われる
メモリセルがマトリクス配置された半導体不揮発性記憶
装置であって、選択されたセクタのメモリセル単位でペ
ージデータの読み出しを行い、当該ページ読み出しデー
タ内に所定個数以内のエラービットが存在する場合に当
該エラービットを訂正するエラー訂正手段と、前記ペー
ジプログラムデータに従ったデータプログラムがベリフ
ァイ読み出し動作を介して複数回のプログラム動作を繰
り返し行うことによりなされ、各プログラム動作毎にプ
ログラム未終了メモリセルが存在するか否かを検知する
手段と、所定回数のプログラム動作を繰り返し行った後
にプログラム未終了メモリセルが存在する場合に、当該
プログラム未終了メモリセルの個数を計数する手段と、
前記プログラム未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該プログラム未終
了メモリセルを残したままデータプログラムを終了し、
当該エラービットを前記エラー訂正手段に救済させる手
段とを備えている。
グラムデータを各ビット線毎に設けられたデータラッチ
回路に転送し、当該データに従って選択されたセクタの
メモリセル一括に電気的にデータプログラムが行われる
メモリセルがマトリクス配置された半導体不揮発性記憶
装置であって、選択されたセクタのメモリセル単位でペ
ージデータの読み出しを行い、当該ページ読み出しデー
タ内に所定個数以内のエラービットが存在する場合に当
該エラービットを訂正するエラー訂正手段と、前記ペー
ジプログラムデータに従ったデータプログラムがベリフ
ァイ読み出し動作を介して複数回のプログラム動作を繰
り返し行うことによりなされ、各プログラム動作毎にプ
ログラム未終了メモリセルが存在するか否かを検知する
手段と、所定回数のプログラム動作を繰り返し行った後
にプログラム未終了メモリセルが存在する場合に、当該
プログラム未終了メモリセルの個数を計数する手段と、
前記プログラム未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該プログラム未終
了メモリセルを残したままデータプログラムを終了し、
当該エラービットを前記エラー訂正手段に救済させる手
段とを備えている。
【００３１】また、好適には、前記エラー訂正手段は、
プログラムすべき正規データよりエラー検査コードを発
生する手段と、前記正規データを記録するための正規メ
モリアレイ部と前記エラー検査コードを記録するための
パリティメモリアレイ部とから構成されたメモリアレイ
と、前記正規データとエラー検査コードにより合成され
たページプログラムデータを前記メモリアレイにページ
プログラムする手段と、前記ページプログラムデータの
データ読み出し時に、読み出した正規データとエラー検
査コードによりデータプログラム時のエラービットを訂
正する手段とを備えている。
プログラムすべき正規データよりエラー検査コードを発
生する手段と、前記正規データを記録するための正規メ
モリアレイ部と前記エラー検査コードを記録するための
パリティメモリアレイ部とから構成されたメモリアレイ
と、前記正規データとエラー検査コードにより合成され
たページプログラムデータを前記メモリアレイにページ
プログラムする手段と、前記ページプログラムデータの
データ読み出し時に、読み出した正規データとエラー検
査コードによりデータプログラム時のエラービットを訂
正する手段とを備えている。
【００３２】また、好適には、前記プログラム未終了メ
モリセルの検知手段は、各プログラム動作後のベリファ
イ読み出し動作毎に、プログラムが終了したメモリセル
の接続されたデータラッチ回路にラッチされているデー
タを順次反転させて再プログラムデータを自動設定する
手段と、前記再プログラムデータの自動設定後に、プロ
グラム未終了のデータがラッチされているデータラッチ
回路が少なくとも１個以上存在するか否かを検出する終
点検出手段とを備えている。
モリセルの検知手段は、各プログラム動作後のベリファ
イ読み出し動作毎に、プログラムが終了したメモリセル
の接続されたデータラッチ回路にラッチされているデー
タを順次反転させて再プログラムデータを自動設定する
手段と、前記再プログラムデータの自動設定後に、プロ
グラム未終了のデータがラッチされているデータラッチ
回路が少なくとも１個以上存在するか否かを検出する終
点検出手段とを備えている。
【００３３】本発明の半導体不揮発性記憶装置によれ
ば、所定回数のデータ処理、たとえばプログラム動作を
繰り返し行った後にプログラム未終了メモリセルが存在
しても、当該プログラム未終了メモリセルの個数がエラ
ー訂正手段により訂正可能な所定個数以内のエラービッ
トである場合には、プログラム未終了メモリセルを残し
たままデータプログラムを終了する。したがって、ごく
まれに存在する非常にプログラムの遅いメモリセルに律
速されることなく、高速にデータプログラムが可能とな
る。
ば、所定回数のデータ処理、たとえばプログラム動作を
繰り返し行った後にプログラム未終了メモリセルが存在
しても、当該プログラム未終了メモリセルの個数がエラ
ー訂正手段により訂正可能な所定個数以内のエラービッ
トである場合には、プログラム未終了メモリセルを残し
たままデータプログラムを終了する。したがって、ごく
まれに存在する非常にプログラムの遅いメモリセルに律
速されることなく、高速にデータプログラムが可能とな
る。
【００３４】また、本発明は、電気的にデータの消去お
よびプログラムを行うことによりデータの書き換えが可
能なメモリセルがマトリクス配置された半導体不揮発性
記憶装置であって、複数ビットデータを単位としてデー
タの読み出しを行い、当該複数ビットデータ単位内に所
定個数以内のエラービットが存在する場合に当該エラー
ビットを訂正するエラー訂正手段と、少なくとも１単位
以上の前記複数ビットデータ単位のメモリセルに対して
データ消去を行い、データ消去後に当該各複数ビットデ
ータ単位内の消去未終了メモリセルの個数を計数する手
段と、前記消去未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該消去未終了メモ
リセルを残したままデータプログラムを行い、当該エラ
ービットをデータ読み出し時に前記エラー訂正手段に救
済させる手段とを備えている。
よびプログラムを行うことによりデータの書き換えが可
能なメモリセルがマトリクス配置された半導体不揮発性
記憶装置であって、複数ビットデータを単位としてデー
タの読み出しを行い、当該複数ビットデータ単位内に所
定個数以内のエラービットが存在する場合に当該エラー
ビットを訂正するエラー訂正手段と、少なくとも１単位
以上の前記複数ビットデータ単位のメモリセルに対して
データ消去を行い、データ消去後に当該各複数ビットデ
ータ単位内の消去未終了メモリセルの個数を計数する手
段と、前記消去未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該消去未終了メモ
リセルを残したままデータプログラムを行い、当該エラ
ービットをデータ読み出し時に前記エラー訂正手段に救
済させる手段とを備えている。
【００３５】また、本発明は、電気的にデータの消去お
よびプログラムを行うことによりデータの書き換えが可
能なメモリセルがマトリクス配置された半導体不揮発性
記憶装置であって、複数ビットデータを単位としてデー
タの読み出しを行い、当該複数ビットデータ単位内に所
定個数以内のエラービットが存在する場合に当該エラー
ビットを訂正するエラー訂正手段と、少なくとも１単位
以上の前記複数ビットデータ単位のメモリセルに対する
データ消去を、ベリファイ読み出し動作を介して複数回
の消去電圧パルスを繰り返し印加して行い、各消去動作
毎に消去未終了メモリセルが存在するか否かを検知する
手段と、所定回数の消去動作を繰り返し行った後に消去
未終了メモリセルが存在する場合に、各複数ビットデー
タ単位内の消去未終了メモリセルの個数を計数する手段
と、前記消去未終了メモリセルの個数が前記所定個数以
内のエラービットである場合に、当該消去未終了メモリ
セルを残したままデータプログラムを行い、当該エラー
ビットをデータ読み出し時に前記エラー訂正手段に救済
させる手段とを備えている。
よびプログラムを行うことによりデータの書き換えが可
能なメモリセルがマトリクス配置された半導体不揮発性
記憶装置であって、複数ビットデータを単位としてデー
タの読み出しを行い、当該複数ビットデータ単位内に所
定個数以内のエラービットが存在する場合に当該エラー
ビットを訂正するエラー訂正手段と、少なくとも１単位
以上の前記複数ビットデータ単位のメモリセルに対する
データ消去を、ベリファイ読み出し動作を介して複数回
の消去電圧パルスを繰り返し印加して行い、各消去動作
毎に消去未終了メモリセルが存在するか否かを検知する
手段と、所定回数の消去動作を繰り返し行った後に消去
未終了メモリセルが存在する場合に、各複数ビットデー
タ単位内の消去未終了メモリセルの個数を計数する手段
と、前記消去未終了メモリセルの個数が前記所定個数以
内のエラービットである場合に、当該消去未終了メモリ
セルを残したままデータプログラムを行い、当該エラー
ビットをデータ読み出し時に前記エラー訂正手段に救済
させる手段とを備えている。
【００３６】また、好適には、前記エラー訂正手段は、
プログラムすべき正規データよりエラー検査コードを発
生する手段と、前記正規データを記録するための正規メ
モリアレイ部と前記エラー検査コードを記録するための
パリティメモリアレイ部とから構成されたメモリアレイ
と、前記正規データとエラー検査コードにより合成され
た前記複数ビットデータ単位のプログラムデータをデー
タ消去後の前記メモリアレイにプログラムする手段と、
前記複数ビットデータ単位のデータ読み出し時に、読み
出した正規データとエラー検査コードによりデータプロ
グラム時のエラービットを訂正する手段とを備えてい
る。
プログラムすべき正規データよりエラー検査コードを発
生する手段と、前記正規データを記録するための正規メ
モリアレイ部と前記エラー検査コードを記録するための
パリティメモリアレイ部とから構成されたメモリアレイ
と、前記正規データとエラー検査コードにより合成され
た前記複数ビットデータ単位のプログラムデータをデー
タ消去後の前記メモリアレイにプログラムする手段と、
前記複数ビットデータ単位のデータ読み出し時に、読み
出した正規データとエラー検査コードによりデータプロ
グラム時のエラービットを訂正する手段とを備えてい
る。
【００３７】また、好適には、前記プログラム未終了メ
モリセルの計数手段は、一定のクロックパルスに同期し
たカラムデコーダの動作によりページ読み出しし、当該
ページ読み出しデータを順次計数回路にシフト転送して
プログラム未終了のデータの個数をカウントする。
モリセルの計数手段は、一定のクロックパルスに同期し
たカラムデコーダの動作によりページ読み出しし、当該
ページ読み出しデータを順次計数回路にシフト転送して
プログラム未終了のデータの個数をカウントする。
【００３８】本発明の半導体不揮発性記憶装置によれ
ば、所定回数の消去動作を繰り返し行った後に消去未終
了メモリセルが存在しても、当該消去未終了メモリセル
の個数がエラー訂正手段により訂正可能な所定個数以内
のエラービットである場合には、消去未終了メモリセル
を残したままデータプログラムが行われる。したがっ
て、ごくまれに存在する非常に消去の遅いメモリセルに
に律速されることなく、高速にデータプログラムが可能
となり、ひいてはデータの書き換えを高速に行うことが
できる。さらには、消去の速いメモリセルが過剰消去さ
れることを防止でき、信頼性の高い半導体不揮発性記憶
装置を実現することができる。
ば、所定回数の消去動作を繰り返し行った後に消去未終
了メモリセルが存在しても、当該消去未終了メモリセル
の個数がエラー訂正手段により訂正可能な所定個数以内
のエラービットである場合には、消去未終了メモリセル
を残したままデータプログラムが行われる。したがっ
て、ごくまれに存在する非常に消去の遅いメモリセルに
に律速されることなく、高速にデータプログラムが可能
となり、ひいてはデータの書き換えを高速に行うことが
できる。さらには、消去の速いメモリセルが過剰消去さ
れることを防止でき、信頼性の高い半導体不揮発性記憶
装置を実現することができる。
【００３９】
【発明の実施の形態】第１実施例 図１は、本発明に係る半導体不揮発性記憶装置、たとえ
ばＮＡＮＤ型フラッシュメモリの具体的な構成例を示す
図である。
ばＮＡＮＤ型フラッシュメモリの具体的な構成例を示す
図である。
【００４０】図１において、１０はメモリ本体を示し、
メモリ本体１０は、メモリアレイ部１１、ローデコーダ
１２、各ビット線毎に設けられたデータラッチ回路群１
３、カラム選択部１４、再プログラムデータ自動設定回
路群１５および終点検出回路１６等から構成されてい
る。
メモリ本体１０は、メモリアレイ部１１、ローデコーダ
１２、各ビット線毎に設けられたデータラッチ回路群１
３、カラム選択部１４、再プログラムデータ自動設定回
路群１５および終点検出回路１６等から構成されてい
る。
【００４１】メモリアレイ１１は、正規メモリアレイ１
１ａとパリティメモリアレイ１１ｂから構成されてい
る。正規メモリアレイ１１ａにはｎ本（通常は５１２バ
イト程度）の正規ビット線Ｂ1 〜Ｂｎが配線され、パリ
ティメモリアレイ１１ｂにはｊ本（通常は１０バイト程
度）のパリティビット線ｂ1 〜ｂｊが配線されている。
なお、図中はワード線Ｗｍを選択して、正規メモリセル
ＭＴ１〜ＭＴｎおよびパリティメモリセルｍＴ１〜ｍＴ
ｊに対してページプログラムを行う場合を図示してい
る。
１ａとパリティメモリアレイ１１ｂから構成されてい
る。正規メモリアレイ１１ａにはｎ本（通常は５１２バ
イト程度）の正規ビット線Ｂ1 〜Ｂｎが配線され、パリ
ティメモリアレイ１１ｂにはｊ本（通常は１０バイト程
度）のパリティビット線ｂ1 〜ｂｊが配線されている。
なお、図中はワード線Ｗｍを選択して、正規メモリセル
ＭＴ１〜ＭＴｎおよびパリティメモリセルｍＴ１〜ｍＴ
ｊに対してページプログラムを行う場合を図示してい
る。
【００４２】データラッチ回路群１３は、正規データラ
ッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回
路ｓＡ１〜ｓＡｊから構成され、カラム選択部１４は正
規カラム選択部１４ａおよびパリティカラム選択部１４
ｂから構成されている。カラム選択部１４はデータ転送
クロック信号φＣＬに同期して作動し、正規データラッ
チ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路
ｓＡ１〜ｓＡｊにページプログラムデータをシフト転送
し、またデータラッチ回路からページデータの読み出し
を行う。
ッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回
路ｓＡ１〜ｓＡｊから構成され、カラム選択部１４は正
規カラム選択部１４ａおよびパリティカラム選択部１４
ｂから構成されている。カラム選択部１４はデータ転送
クロック信号φＣＬに同期して作動し、正規データラッ
チ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路
ｓＡ１〜ｓＡｊにページプログラムデータをシフト転送
し、またデータラッチ回路からページデータの読み出し
を行う。
【００４３】再プログラムデータ自動設定回路群１５
は、各正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊ毎に対応して設け
られた自動設定回路１５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−
１〜１５ｓ−ｊにより構成されている。自動設定回路１
５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−１〜１５ｓ−ｊは、各
プログラム動作後のベリファイ読み出し動作毎に、プロ
グラムが終了したメモリセルの接続されたデータラッチ
回路にラッチされているデータを順次反転させて再プロ
グラムデータを自動設定する。
は、各正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊ毎に対応して設け
られた自動設定回路１５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−
１〜１５ｓ−ｊにより構成されている。自動設定回路１
５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−１〜１５ｓ−ｊは、各
プログラム動作後のベリファイ読み出し動作毎に、プロ
グラムが終了したメモリセルの接続されたデータラッチ
回路にラッチされているデータを順次反転させて再プロ
グラムデータを自動設定する。
【００４４】終点検出回路１６は、各正規データラッチ
回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路ｓ
Ａ１〜ｓＡｊ毎に設けられたトランジスタＴ１〜Ｔｎお
よびＴｐ１〜Ｔｐｊ、並びにトランジスタＴｓｅｔ、お
よび反転回路ＩＮＶ１により構成されている。各トラン
ジスタＴ１〜ＴｎおよびＴ１〜Ｔｊのゲート電極がそれ
ぞれの正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊの反転出力に、ソ
ース電極が接地電位に、ドレイン電極が共通接続されて
おり、プログラム未終了セルが存在して少なくとも１個
以上のデータラッチ回路の反転出力がハイレベルである
場合に、共通接続された終点検出電位Ｖａが接地電位と
なり、反転回路ＩＮＶ１により終点検出信号ＥＮＤｏｕ
ｔがハイレベルとして出力される。またトランジスタＴ
ｓｅｔは、終点検出電位Ｖａを予めＶＣＣレベルにプリ
チャージするために設けられ、終点検出に先だってプリ
チャージ信号φｓｅｔにより駆動される。
回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路ｓ
Ａ１〜ｓＡｊ毎に設けられたトランジスタＴ１〜Ｔｎお
よびＴｐ１〜Ｔｐｊ、並びにトランジスタＴｓｅｔ、お
よび反転回路ＩＮＶ１により構成されている。各トラン
ジスタＴ１〜ＴｎおよびＴ１〜Ｔｊのゲート電極がそれ
ぞれの正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊの反転出力に、ソ
ース電極が接地電位に、ドレイン電極が共通接続されて
おり、プログラム未終了セルが存在して少なくとも１個
以上のデータラッチ回路の反転出力がハイレベルである
場合に、共通接続された終点検出電位Ｖａが接地電位と
なり、反転回路ＩＮＶ１により終点検出信号ＥＮＤｏｕ
ｔがハイレベルとして出力される。またトランジスタＴ
ｓｅｔは、終点検出電位Ｖａを予めＶＣＣレベルにプリ
チャージするために設けられ、終点検出に先だってプリ
チャージ信号φｓｅｔにより駆動される。
【００４５】２０はデータ入力部を示し、データ入力部
２０は、データ入力回路２１とエラー検査コード発生回
路２２とにより構成される。データ入力回路２１は正規
入力データ［Ｄｉｎ］1 〜n をエラー検査コード発生回
路２２に入力し、エラー検査コード（パリティ入力デー
タ）［Ｃｉｎ］1 〜j を発生する。正規入力データ［Ｄ
ｉｎ］1 〜n およびエラー検査コード［Ｃｉｎ］1 〜j
により合成されるページプログラムデータは、データ転
送クロック信号φＣＬに同期して、それぞれ正規データ
ラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ
回路ｓＡ１〜ｓＡｊにシフト転送され、対応する正規メ
モリセルおよびパリティメモリセルにページプログラム
される。
２０は、データ入力回路２１とエラー検査コード発生回
路２２とにより構成される。データ入力回路２１は正規
入力データ［Ｄｉｎ］1 〜n をエラー検査コード発生回
路２２に入力し、エラー検査コード（パリティ入力デー
タ）［Ｃｉｎ］1 〜j を発生する。正規入力データ［Ｄ
ｉｎ］1 〜n およびエラー検査コード［Ｃｉｎ］1 〜j
により合成されるページプログラムデータは、データ転
送クロック信号φＣＬに同期して、それぞれ正規データ
ラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ
回路ｓＡ１〜ｓＡｊにシフト転送され、対応する正規メ
モリセルおよびパリティメモリセルにページプログラム
される。
【００４６】３０はデータ出力部を示し、データ出力部
３０は、エラー検査回路３１とデータ訂正回路３２とに
より構成される。エラー検査回路３１は、ページ読み出
しした正規出力データ［Ｄｏｕｔ］1 〜n およびエラー
検査コード（パリティ出力データ）［Ｃｏｕｔ］1 〜j
により、データ復調コード［Ｓ］1 〜j を発生する。デ
ータ訂正回路３２は、正規出力データ［Ｄｏｕｔ］1 〜
n およびデータ復調コード［Ｓ］1 〜j により、ページ
読み出しデータ内に所定個数（たとえば１ビット）以内
のエラービットが存在する場合にこれを訂正し、訂正後
の正しい正規出力データ［ＤＡＴＡ］1 〜n を出力す
る。
３０は、エラー検査回路３１とデータ訂正回路３２とに
より構成される。エラー検査回路３１は、ページ読み出
しした正規出力データ［Ｄｏｕｔ］1 〜n およびエラー
検査コード（パリティ出力データ）［Ｃｏｕｔ］1 〜j
により、データ復調コード［Ｓ］1 〜j を発生する。デ
ータ訂正回路３２は、正規出力データ［Ｄｏｕｔ］1 〜
n およびデータ復調コード［Ｓ］1 〜j により、ページ
読み出しデータ内に所定個数（たとえば１ビット）以内
のエラービットが存在する場合にこれを訂正し、訂正後
の正しい正規出力データ［ＤＡＴＡ］1 〜n を出力す
る。
【００４７】４０はカウント回路（計数回路）を示し、
カウント回路４０は、所定回数のプログラムベリファイ
回数（たとえば１０回程度）を繰り返した後にプログラ
ム未終了メモリセルが存在して終点検出できなかった場
合、つまり少なくとも１個以上のデータラッチ回路の出
力がローレベルである場合に、以下のようにプログラム
未終了メモリセルの個数を計数する。すなわち、基本デ
ータ転送クロック信号φＣＬに同期したベリファイペー
ジ読み出しデータＤＡＴＡｖｅｒの反転回路ＩＮＶ２の
出力ＤＡＴＡｖｅｒ’をシフト入力し、最後にチェック
信号φＣＨＫの入力に応じてプログラム未終了メモリセ
ルの個数を計数する。
カウント回路４０は、所定回数のプログラムベリファイ
回数（たとえば１０回程度）を繰り返した後にプログラ
ム未終了メモリセルが存在して終点検出できなかった場
合、つまり少なくとも１個以上のデータラッチ回路の出
力がローレベルである場合に、以下のようにプログラム
未終了メモリセルの個数を計数する。すなわち、基本デ
ータ転送クロック信号φＣＬに同期したベリファイペー
ジ読み出しデータＤＡＴＡｖｅｒの反転回路ＩＮＶ２の
出力ＤＡＴＡｖｅｒ’をシフト入力し、最後にチェック
信号φＣＨＫの入力に応じてプログラム未終了メモリセ
ルの個数を計数する。
【００４８】未終了判定回路５０は、メモリ本体１０の
反転回路ＩＮＶ１の出力信号φＣＨＫをハイレベルで入
力すると、プログラム未終了メモリセルがあるものとし
て、プログラム未終了メモリセルの個数の計数を開始す
るようにチェック信号φＣＨＫをカウント回路４０に出
力する。
反転回路ＩＮＶ１の出力信号φＣＨＫをハイレベルで入
力すると、プログラム未終了メモリセルがあるものとし
て、プログラム未終了メモリセルの個数の計数を開始す
るようにチェック信号φＣＨＫをカウント回路４０に出
力する。
【００４９】判定回路６０は、カウント回路４０の出力
チェック信号φＣＮＴがハイレベルに切り換わったなら
ば、プログラム未終了のセルが１つ以上あるものとし
て、図示しない制御系に出力する。本実施形態の場合、
判定回路６０は、たとえばフリップフロップにより構成
される。
チェック信号φＣＮＴがハイレベルに切り換わったなら
ば、プログラム未終了のセルが１つ以上あるものとし
て、図示しない制御系に出力する。本実施形態の場合、
判定回路６０は、たとえばフリップフロップにより構成
される。
【００５０】図２は、図１の半導体不揮発性記憶装置に
おけるエラー訂正手段において、１ビットエラーに対処
できる正規データビット数ｎとパリティデータビット数
（エラー検査ビット数）ｊとの関係を示す図である。
おけるエラー訂正手段において、１ビットエラーに対処
できる正規データビット数ｎとパリティデータビット数
（エラー検査ビット数）ｊとの関係を示す図である。
【００５１】エラー訂正の原理、エラー検査コード発生
回路２２、エラー検査回路３１、およびデータ訂正回路
３２については、本発明の骨子と直接関係しないため、
ここでは詳述しない。しかし図２によれば、５１２ビッ
トの正規データビット数には１０ビットのエラー検査ビ
ット数が必要であり、したがって一般的な５１２ビット
の正規入力データ［Ｄｉｎ］1 〜n には１０ビットのエ
ラー検査コード［Ｃｉｎ］1 〜j を発生させる必要があ
る。
回路２２、エラー検査回路３１、およびデータ訂正回路
３２については、本発明の骨子と直接関係しないため、
ここでは詳述しない。しかし図２によれば、５１２ビッ
トの正規データビット数には１０ビットのエラー検査ビ
ット数が必要であり、したがって一般的な５１２ビット
の正規入力データ［Ｄｉｎ］1 〜n には１０ビットのエ
ラー検査コード［Ｃｉｎ］1 〜j を発生させる必要があ
る。
【００５２】図３は、図１の半導体不揮発性記憶装置に
おける、データプログラム時のシーケンスフローを示す
図である。以下、図３のシーケンスフローについて、図
１の構成例等を参照しながら順を追って説明する。
おける、データプログラム時のシーケンスフローを示す
図である。以下、図３のシーケンスフローについて、図
１の構成例等を参照しながら順を追って説明する。
【００５３】ステップＳ１でデータプログラムが開始さ
れ、最初にデータ入力回路２１を介して入力された正規
入力データ［Ｄｉｎ］1 〜n に基づき、エラー検査コー
ド発生回路２２によりエラー検査コード［Ｃｉｎ］1 〜
j が発生される（ステップＳ２）。そして、正規入力デ
ータ［Ｄｉｎ］1 〜n およびエラー検査コード［Ｃｉ
ｎ］1 〜j は正規カラム選択１４ａおよびパリティカラ
ム選択１４ｂに入力され、合成したページプログラムデ
ータがメモリアレイ内の各ビット線毎に設けられた正規
データラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータ
ラッチ回路ｓＡ１〜ｓＡｊに転送される（ステップＳ
３）。
れ、最初にデータ入力回路２１を介して入力された正規
入力データ［Ｄｉｎ］1 〜n に基づき、エラー検査コー
ド発生回路２２によりエラー検査コード［Ｃｉｎ］1 〜
j が発生される（ステップＳ２）。そして、正規入力デ
ータ［Ｄｉｎ］1 〜n およびエラー検査コード［Ｃｉ
ｎ］1 〜j は正規カラム選択１４ａおよびパリティカラ
ム選択１４ｂに入力され、合成したページプログラムデ
ータがメモリアレイ内の各ビット線毎に設けられた正規
データラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータ
ラッチ回路ｓＡ１〜ｓＡｊに転送される（ステップＳ
３）。
【００５４】次に、図示しないプログラム制御系により
ステップＳ４でプログラムベリファイ回数Ｋが０にリセ
ットされ、プログラムパルスを印加するプログラム動作
が行われ（ステップＳ５）、ベリファイ読み出し後に、
自動設定回路１５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−１〜１
５ｓ−ｊにおいてプログラム終了メモリセルの正規デー
タラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッ
チ回路ｓＡ１〜ｓＡｊ内のデータを順次反転させて再プ
ログラムデータを自動設定するベリファイ読み出し動作
（ステップＳ６）が連続して行われる。
ステップＳ４でプログラムベリファイ回数Ｋが０にリセ
ットされ、プログラムパルスを印加するプログラム動作
が行われ（ステップＳ５）、ベリファイ読み出し後に、
自動設定回路１５Ｓ−１〜１５Ｓ−ｎ、１５ｓ−１〜１
５ｓ−ｊにおいてプログラム終了メモリセルの正規デー
タラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッ
チ回路ｓＡ１〜ｓＡｊ内のデータを順次反転させて再プ
ログラムデータを自動設定するベリファイ読み出し動作
（ステップＳ６）が連続して行われる。
【００５５】次に、ステップＳ７で終了検出回路１６お
よび未終了判定回路５０において、すべてのメモリセル
のプログラムが終了したかどうかの終点検出が、再プロ
グラムデータ内に少なくとも１個以上のプログラム未終
了メモリセルに対応するデータが残っているか否かを調
べることにより行われる。
よび未終了判定回路５０において、すべてのメモリセル
のプログラムが終了したかどうかの終点検出が、再プロ
グラムデータ内に少なくとも１個以上のプログラム未終
了メモリセルに対応するデータが残っているか否かを調
べることにより行われる。
【００５６】その結果、全ビットプログラム終了の終点
検出ができた場合には、データプログラムを完了する
（ステップＳ１２）。しかし、全ビットプログラム終了
の終点検出ができなかった場合には、さらにプログラム
ベリファイ回数Ｋがインクリメントされて（ステップＳ
８）、Ｋが予め設定された所定回数ｋ０（たとえば１０
回程度）未満であるかどうかが調べられる（ステップＳ
９）。そしてＫがｋ０未満である場合には、上述したス
テップＳ５〜Ｓ９のシーケンスフローが繰り返し行わ
れ、Ｋがｋ０に到達した時点でステップＳ１０に進む。
検出ができた場合には、データプログラムを完了する
（ステップＳ１２）。しかし、全ビットプログラム終了
の終点検出ができなかった場合には、さらにプログラム
ベリファイ回数Ｋがインクリメントされて（ステップＳ
８）、Ｋが予め設定された所定回数ｋ０（たとえば１０
回程度）未満であるかどうかが調べられる（ステップＳ
９）。そしてＫがｋ０未満である場合には、上述したス
テップＳ５〜Ｓ９のシーケンスフローが繰り返し行わ
れ、Ｋがｋ０に到達した時点でステップＳ１０に進む。
【００５７】次にステップＳ１０では、データラッチ回
路内のデータがページ読み出しされて、プログラム未終
了メモリセルの個数がカウント回路４０でカウントされ
る。次に、ステップＳ１１おいて、計数したプログラム
未終了メモリセルの個数がエラー訂正可能な所定個数
（たとえば１個）以内であるかどうかが調べられる。そ
の結果、プログラム未終了メモリセルの個数がエラー訂
正可能な所定個数以内である場合にはデータプログラム
を完了し（ステップＳ１２）、所定個数を超えている場
合にはデータプログラム失敗と判断される（ステップＳ
１３）。
路内のデータがページ読み出しされて、プログラム未終
了メモリセルの個数がカウント回路４０でカウントされ
る。次に、ステップＳ１１おいて、計数したプログラム
未終了メモリセルの個数がエラー訂正可能な所定個数
（たとえば１個）以内であるかどうかが調べられる。そ
の結果、プログラム未終了メモリセルの個数がエラー訂
正可能な所定個数以内である場合にはデータプログラム
を完了し（ステップＳ１２）、所定個数を超えている場
合にはデータプログラム失敗と判断される（ステップＳ
１３）。
【００５８】以上のシーケンスフローによりデータプロ
グラムが行われた本発明の半導体不揮発性記憶装置にお
いては、データ読み出し時に、エラー検査回路３１およ
びデータ訂正回路３２とによりプログラム未終了メモリ
セルのエラー訂正がなされ、正しい正規データ［ＤＡＴ
Ａ］1 〜n が読み出される。
グラムが行われた本発明の半導体不揮発性記憶装置にお
いては、データ読み出し時に、エラー検査回路３１およ
びデータ訂正回路３２とによりプログラム未終了メモリ
セルのエラー訂正がなされ、正しい正規データ［ＤＡＴ
Ａ］1 〜n が読み出される。
【００５９】以上説明したように、本第１の実施例に係
る半導体不揮発性記憶装置によれば、所定回数のプログ
ラム動作を繰り返し行った後にプログラム未終了メモリ
セルが存在しても、当該プログラム未終了メモリセルの
個数がエラー訂正手段により訂正可能な所定個数以内の
エラービットである場合には、プログラム未終了メモリ
セルを残したままデータプログラムを終了する。したが
って、ごくまれに存在する非常にプログラムの遅いメモ
リセルに律速されることなく、高速にデータプログラム
が可能となる。
る半導体不揮発性記憶装置によれば、所定回数のプログ
ラム動作を繰り返し行った後にプログラム未終了メモリ
セルが存在しても、当該プログラム未終了メモリセルの
個数がエラー訂正手段により訂正可能な所定個数以内の
エラービットである場合には、プログラム未終了メモリ
セルを残したままデータプログラムを終了する。したが
って、ごくまれに存在する非常にプログラムの遅いメモ
リセルに律速されることなく、高速にデータプログラム
が可能となる。
【００６０】第２実施例 図４は、本発明に係る半導体不揮発性記憶装置、たとえ
ばＮＯＲ型フラッシュメモリの具体的な構成例を示す図
である。
ばＮＯＲ型フラッシュメモリの具体的な構成例を示す図
である。
【００６１】すなわち、図４において、１００はメモリ
本体を示し、メモリ本体１００は、メモリアレイ部１１
１、ローデコーダ１１２、各ビット線毎に設けられたデ
ータラッチ回路群１１３、カラム選択部１１４、再プロ
グラムデータ自動設定回路群１１５および終点検出回路
１１６等から構成されている。
本体を示し、メモリ本体１００は、メモリアレイ部１１
１、ローデコーダ１１２、各ビット線毎に設けられたデ
ータラッチ回路群１１３、カラム選択部１１４、再プロ
グラムデータ自動設定回路群１１５および終点検出回路
１１６等から構成されている。
【００６２】メモリアレイ１１１は、正規メモリアレイ
１１１ａとパリティメモリアレイ１１１ｂとから構成さ
れている。正規メモリアレイ１１１ａにはｎ本（通常は
５１２バイト程度）の正規ビット線Ｂ1 〜Ｂｎが配線さ
れ、パリティメモリアレイ１１１ｂにはｊ本（通常は１
０バイト程度）のパリティビット線ｂ1 〜ｂｊが配線さ
れている。なお、図中はワード線Ｗｍを選択して、正規
メモリセルＭＴ１〜ＭＴｎおよびパリティメモリセルｍ
Ｔ１〜ｍＴｊに対してページ読み出しを行う場合を図示
している。
１１１ａとパリティメモリアレイ１１１ｂとから構成さ
れている。正規メモリアレイ１１１ａにはｎ本（通常は
５１２バイト程度）の正規ビット線Ｂ1 〜Ｂｎが配線さ
れ、パリティメモリアレイ１１１ｂにはｊ本（通常は１
０バイト程度）のパリティビット線ｂ1 〜ｂｊが配線さ
れている。なお、図中はワード線Ｗｍを選択して、正規
メモリセルＭＴ１〜ＭＴｎおよびパリティメモリセルｍ
Ｔ１〜ｍＴｊに対してページ読み出しを行う場合を図示
している。
【００６３】データラッチ回路群１１３は、正規データ
ラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ
回路ｓＡ１〜ｓＡｊから構成され、カラム選択部１１４
は正規カラム選択部１１４ａおよびパリティカラム選択
部１１４ｂから構成されている。カラム選択部１１４は
データ転送クロック信号φＣＬに同期して作動し、正規
データラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータ
ラッチ回路ｓＡ１〜ｓＡｊにページプログラムデータを
シフト転送し、またデータラッチ回路からワード線単位
のページデータの読み出しを行う。
ラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ
回路ｓＡ１〜ｓＡｊから構成され、カラム選択部１１４
は正規カラム選択部１１４ａおよびパリティカラム選択
部１１４ｂから構成されている。カラム選択部１１４は
データ転送クロック信号φＣＬに同期して作動し、正規
データラッチ回路ＳＡ１〜ＳＡｎおよびパリティデータ
ラッチ回路ｓＡ１〜ｓＡｊにページプログラムデータを
シフト転送し、またデータラッチ回路からワード線単位
のページデータの読み出しを行う。
【００６４】再プログラムデータ自動設定回路群１１５
は、各正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊ毎に対応して設け
られた自動設定回路１１５Ｓ−１〜１１５Ｓ−ｎ、１１
５ｓ−１〜１１５ｓ−ｊにより構成されている。自動設
定回路１１５Ｓ−１〜１１５Ｓ−ｎ、１１５ｓ−１〜１
１５ｓ−ｊは、各プログラム動作後のベリファイ読み出
し動作毎に、プログラムが終了したメモリセルの接続さ
れたデータラッチ回路にラッチされているデータを順次
反転させて再プログラムデータを自動設定する。
は、各正規データラッチ回路ＳＡ１〜ＳＡｎおよびパリ
ティデータラッチ回路ｓＡ１〜ｓＡｊ毎に対応して設け
られた自動設定回路１１５Ｓ−１〜１１５Ｓ−ｎ、１１
５ｓ−１〜１１５ｓ−ｊにより構成されている。自動設
定回路１１５Ｓ−１〜１１５Ｓ−ｎ、１１５ｓ−１〜１
１５ｓ−ｊは、各プログラム動作後のベリファイ読み出
し動作毎に、プログラムが終了したメモリセルの接続さ
れたデータラッチ回路にラッチされているデータを順次
反転させて再プログラムデータを自動設定する。
【００６５】終点検出回路１１６は、各正規データラッ
チ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路
ｓＡ１〜ｓＡｊ毎に設けられたトランジスタＴ１〜Ｔｎ
およびＴｐ１〜Ｔｐｊ、並びにトランジスタＴｓｅｔ、
および反転回路ＩＮＶ１００により構成されている。各
トランジスタＴ１〜ＴｎおよびＴｐ１〜Ｔｐｊのゲート
電極がそれぞれの正規データラッチ回路ＳＡ１〜ＳＡｎ
およびパリティデータラッチ回路ｓＡ１〜ｓＡｊの反転
出力に、ソース電極が接地電位に、ドレイン電極が共通
接続されており、消去未終了セルが存在して少なくとも
１個以上のデータラッチ回路の反転出力がハイレベルで
ある場合に、共通接続された終点検出電位Ｖａが接地電
位となり、反転回路ＩＮＶ１により終点検出信号ＥＮＤ
ｏｕｔがハイレベルとして出力される。またトランジス
タＴｓｅｔは、終点検出電位Ｖａを予めＶＣＣレベルに
プリチャージするために設けられ、終点検出に先だって
プリチャージ信号φｓｅｔにより駆動される。
チ回路ＳＡ１〜ＳＡｎおよびパリティデータラッチ回路
ｓＡ１〜ｓＡｊ毎に設けられたトランジスタＴ１〜Ｔｎ
およびＴｐ１〜Ｔｐｊ、並びにトランジスタＴｓｅｔ、
および反転回路ＩＮＶ１００により構成されている。各
トランジスタＴ１〜ＴｎおよびＴｐ１〜Ｔｐｊのゲート
電極がそれぞれの正規データラッチ回路ＳＡ１〜ＳＡｎ
およびパリティデータラッチ回路ｓＡ１〜ｓＡｊの反転
出力に、ソース電極が接地電位に、ドレイン電極が共通
接続されており、消去未終了セルが存在して少なくとも
１個以上のデータラッチ回路の反転出力がハイレベルで
ある場合に、共通接続された終点検出電位Ｖａが接地電
位となり、反転回路ＩＮＶ１により終点検出信号ＥＮＤ
ｏｕｔがハイレベルとして出力される。またトランジス
タＴｓｅｔは、終点検出電位Ｖａを予めＶＣＣレベルに
プリチャージするために設けられ、終点検出に先だって
プリチャージ信号φｓｅｔにより駆動される。
【００６６】１２０はデータ入力部を示し、データ入力
部１２０は、データ入力回路１２１とエラー検査コード
発生回路１２２とにより構成される。データ入力回路１
２１は正規入力データ［Ｄｉｎ］1 〜n をエラー検査コ
ード発生回路１２２に入力し、エラー検査コード（パリ
ティ入力データ）［Ｃｉｎ］1 〜j を発生する。正規入
力データ［Ｄｉｎ］1 〜n およびエラー検査コード［Ｃ
ｉｎ］1 〜j により合成されるワード線単位のページプ
ログラムデータは、データ転送クロック信号φＣＬに同
期して、それぞれ正規データラッチ回路ＳＡ１〜ＳＡｎ
およびパリティデータラッチ回路ｓＡ１〜ｓＡｊにシフ
ト転送され、対応する正規メモリセルおよびパリティメ
モリセルに順次データプログラムされる。
部１２０は、データ入力回路１２１とエラー検査コード
発生回路１２２とにより構成される。データ入力回路１
２１は正規入力データ［Ｄｉｎ］1 〜n をエラー検査コ
ード発生回路１２２に入力し、エラー検査コード（パリ
ティ入力データ）［Ｃｉｎ］1 〜j を発生する。正規入
力データ［Ｄｉｎ］1 〜n およびエラー検査コード［Ｃ
ｉｎ］1 〜j により合成されるワード線単位のページプ
ログラムデータは、データ転送クロック信号φＣＬに同
期して、それぞれ正規データラッチ回路ＳＡ１〜ＳＡｎ
およびパリティデータラッチ回路ｓＡ１〜ｓＡｊにシフ
ト転送され、対応する正規メモリセルおよびパリティメ
モリセルに順次データプログラムされる。
【００６７】１３０はデータ出力部を示し、データ出力
部１３０は、エラー検査回路１３１とデータ訂正回路１
３２とにより構成される。エラー検査回路１３１は、ペ
ージ読み出しした正規出力データ［Ｄｏｕｔ］1〜n お
よびエラー検査コード（パリティ出力データ）［Ｃｏｕ
ｔ］1 〜j により、データ復調コード［Ｓ］1 〜j を発
生する。データ訂正回路１３２は、正規出力データ［Ｄ
ｏｕｔ］1 〜n およびデータ復調コード［Ｓ］1 〜j に
より、ページ読み出しデータ内に所定個数（たとえば１
ビット）以内のエラービットが存在する場合にこれを訂
正し、訂正後の正しい正規出力データ［ＤＡＴＡ］1 〜
n を出力する。
部１３０は、エラー検査回路１３１とデータ訂正回路１
３２とにより構成される。エラー検査回路１３１は、ペ
ージ読み出しした正規出力データ［Ｄｏｕｔ］1〜n お
よびエラー検査コード（パリティ出力データ）［Ｃｏｕ
ｔ］1 〜j により、データ復調コード［Ｓ］1 〜j を発
生する。データ訂正回路１３２は、正規出力データ［Ｄ
ｏｕｔ］1 〜n およびデータ復調コード［Ｓ］1 〜j に
より、ページ読み出しデータ内に所定個数（たとえば１
ビット）以内のエラービットが存在する場合にこれを訂
正し、訂正後の正しい正規出力データ［ＤＡＴＡ］1 〜
n を出力する。
【００６８】１４０はカウント回路（計数回路）を示
し、カウント回路１４０は、所定回数の消去ベリファイ
回数（たとえば１０回〜数１０回程度）を繰り返した後
に消去ブロック内の各ページ内に消去未終了メモリセル
が存在して終点検出できなかった場合、つまり各ページ
毎のベリファイ読み出し時に１個以上のデータラッチ回
路の出力がハイレベルである場合に、以下のように消去
未終了メモリセルの個数を計数する。すなわち、基本デ
ータ転送クロック信号φＣＬに同期したベリファイペー
ジ読み出しデータＤＡＴＡｖｅｒをシフト入力し、最後
にチェック信号φＣＨＫの入力に応じて消去未終了メモ
リセルの個数を計数する。
し、カウント回路１４０は、所定回数の消去ベリファイ
回数（たとえば１０回〜数１０回程度）を繰り返した後
に消去ブロック内の各ページ内に消去未終了メモリセル
が存在して終点検出できなかった場合、つまり各ページ
毎のベリファイ読み出し時に１個以上のデータラッチ回
路の出力がハイレベルである場合に、以下のように消去
未終了メモリセルの個数を計数する。すなわち、基本デ
ータ転送クロック信号φＣＬに同期したベリファイペー
ジ読み出しデータＤＡＴＡｖｅｒをシフト入力し、最後
にチェック信号φＣＨＫの入力に応じて消去未終了メモ
リセルの個数を計数する。
【００６９】未終了判定回路１５０は、メモリ本体１０
０の反転回路ＩＮＶ１００の出力信号φＣＨＫをハイレ
ベルで入力すると、消去未終了メモリセルがあるものと
して、消去未終了メモリセルの個数の計数を開始するよ
うにチェック信号φＣＨＫをカウント回路１４０に出力
する。
０の反転回路ＩＮＶ１００の出力信号φＣＨＫをハイレ
ベルで入力すると、消去未終了メモリセルがあるものと
して、消去未終了メモリセルの個数の計数を開始するよ
うにチェック信号φＣＨＫをカウント回路１４０に出力
する。
【００７０】判定回路１６０は、カウント回路１４０の
出力チェック信号φＣＮＴがハイレベルに切り換わった
ならば、消去未終了のセルが１つ以上あるものとして、
図示しない制御系に出力する。本実施例の場合も、判定
回路１６０は、たとえばフリップフロップにより構成さ
れる。
出力チェック信号φＣＮＴがハイレベルに切り換わった
ならば、消去未終了のセルが１つ以上あるものとして、
図示しない制御系に出力する。本実施例の場合も、判定
回路１６０は、たとえばフリップフロップにより構成さ
れる。
【００７１】図４の半導体不揮発性記憶装置におけるエ
ラー訂正手段において、１ビットエラーに対処できる正
規データビット数ｎとパリティデータビット数（エラー
検査ビット数）ｊとの関係は、第１実施例の場合と同様
に、図２に示すような関係である。
ラー訂正手段において、１ビットエラーに対処できる正
規データビット数ｎとパリティデータビット数（エラー
検査ビット数）ｊとの関係は、第１実施例の場合と同様
に、図２に示すような関係である。
【００７２】エラー訂正の原理、エラー検査コード発生
回路１２２、エラー検査回路１３１、およびデータ訂正
回路１３２については、本発明の骨子と直接関係しない
ため、ここでは詳述しない。しかし図２によれば、５１
２ビットの正規データビット数には１０ビットのエラー
検査ビット数が必要である。したがって、ワード線を５
１２バイトページサイズとして１２８ページの６４Ｋバ
イトデ消去ブロック単位が構成されている場合、各ペー
ジ毎で、５１２バイトの正規入力データ［Ｄｉｎ］1 〜
n には１０ビットのエラー検査コード［Ｃｉｎ］1 〜j
を発生させる必要がある。
回路１２２、エラー検査回路１３１、およびデータ訂正
回路１３２については、本発明の骨子と直接関係しない
ため、ここでは詳述しない。しかし図２によれば、５１
２ビットの正規データビット数には１０ビットのエラー
検査ビット数が必要である。したがって、ワード線を５
１２バイトページサイズとして１２８ページの６４Ｋバ
イトデ消去ブロック単位が構成されている場合、各ペー
ジ毎で、５１２バイトの正規入力データ［Ｄｉｎ］1 〜
n には１０ビットのエラー検査コード［Ｃｉｎ］1 〜j
を発生させる必要がある。
【００７３】図５は、図４の半導体不揮発性記憶装置に
おいてデータの書き換えを行う場合データ消去時のシー
ケンスフローを示す図である。また、図６は、その後の
データプログラム時のシーケンスフローを示す図であ
る。以下、図５および図６のシーケンスフローについ
て、図４の構成例等を参照しながら順を追って説明す
る。
おいてデータの書き換えを行う場合データ消去時のシー
ケンスフローを示す図である。また、図６は、その後の
データプログラム時のシーケンスフローを示す図であ
る。以下、図５および図６のシーケンスフローについ
て、図４の構成例等を参照しながら順を追って説明す
る。
【００７４】まず、図５のデータ消去時のシーケスフロ
ーについて説明する。ステップＳ２１でデータ消去が開
始され、ステップＳ２２で消去ベリファイ回数Ｋを最初
の１に設定して消去パルスを印加する消去動作（ステッ
プＳ２３）、およびベリファイ読み出し動作（ステップ
Ｓ２４）が連続して行われる。ステップＳ２４のベリフ
ァイ読み出し動作の結果、ブロック内のすべてのメモリ
セルの消去終了の終点検出ができた場合には（ステップ
Ｓ２５）、データ消去を完了する。
ーについて説明する。ステップＳ２１でデータ消去が開
始され、ステップＳ２２で消去ベリファイ回数Ｋを最初
の１に設定して消去パルスを印加する消去動作（ステッ
プＳ２３）、およびベリファイ読み出し動作（ステップ
Ｓ２４）が連続して行われる。ステップＳ２４のベリフ
ァイ読み出し動作の結果、ブロック内のすべてのメモリ
セルの消去終了の終点検出ができた場合には（ステップ
Ｓ２５）、データ消去を完了する。
【００７５】一方、ステップＳ２４のベリファイ読み出
し動作の結果、ブロック内のすべてのメモリセルの消去
終了の終点検出ができなかった場合には（ステップＳ２
５）、ステップＳ２６において、消去ベリファイ回数Ｋ
があらかじめ設定された所定回数Ｋ０（たとえば１００
〜１０００回程度）未満であるか否かが調べられる。そ
の結果、消去ベリファイ回数Ｋが設定回数Ｋ０未満であ
る場合には、さらに消去ベリファイ回数Ｋがインクリメ
ントされて（ステップＳ２７）、上述したステップＳ２
３〜Ｓ２７のシーケンスフローが繰り返し行われる。そ
して、消去ベリファイ回数Ｋが設定回数Ｋ０に到達した
時点で消去未終了メモリセルが存在するものとしてステ
ップＳ２８の処理に移行する。
し動作の結果、ブロック内のすべてのメモリセルの消去
終了の終点検出ができなかった場合には（ステップＳ２
５）、ステップＳ２６において、消去ベリファイ回数Ｋ
があらかじめ設定された所定回数Ｋ０（たとえば１００
〜１０００回程度）未満であるか否かが調べられる。そ
の結果、消去ベリファイ回数Ｋが設定回数Ｋ０未満であ
る場合には、さらに消去ベリファイ回数Ｋがインクリメ
ントされて（ステップＳ２７）、上述したステップＳ２
３〜Ｓ２７のシーケンスフローが繰り返し行われる。そ
して、消去ベリファイ回数Ｋが設定回数Ｋ０に到達した
時点で消去未終了メモリセルが存在するものとしてステ
ップＳ２８の処理に移行する。
【００７６】ステップＳ２８において、消去ブロック内
のページ番地Ｐｇ−ＮＯをまず最初の１に設定して、デ
ータラッチ回路の消去データをページ読み出しして、消
去未終了メモリセルの個数がカウントされる（ステップ
Ｓ２９）。
のページ番地Ｐｇ−ＮＯをまず最初の１に設定して、デ
ータラッチ回路の消去データをページ読み出しして、消
去未終了メモリセルの個数がカウントされる（ステップ
Ｓ２９）。
【００７７】次に、ステップＳ３０で、計数した消去未
終了メモリセルの個数がエラー訂正可能ま所定個数（た
とえば１個）以内であるか否かが調べられる。その結
果、消去未終了メモリセルの個数がエラー訂正可能な所
定個数を超えてる場合にはデータ消去失敗と判断される
（ステップＳ３４）。一方、消去未終了メモリセルの個
数がエラー訂正可能な所定個数以内である場合には、ペ
ージ番地Ｐｇ−ＮＯが最終アドレス番地であるか否かが
調べられる（ステップＳ３１）。そして、ページ番地Ｐ
ｇ−ＮＯが最終アドレス番地でない場合には、さらにペ
ージ番地Ｐｇ−ＮＯがインクリメントされて（ステップ
Ｓ３２）、上述したステップＳ２９〜Ｓ３２のシーケン
スフローが繰り返し行われる。そして、ページ番地Ｐｇ
−ＮＯが最終ページ番地に到達した時点で、データ消去
完了と判断される（ステップＳ３３）。
終了メモリセルの個数がエラー訂正可能ま所定個数（た
とえば１個）以内であるか否かが調べられる。その結
果、消去未終了メモリセルの個数がエラー訂正可能な所
定個数を超えてる場合にはデータ消去失敗と判断される
（ステップＳ３４）。一方、消去未終了メモリセルの個
数がエラー訂正可能な所定個数以内である場合には、ペ
ージ番地Ｐｇ−ＮＯが最終アドレス番地であるか否かが
調べられる（ステップＳ３１）。そして、ページ番地Ｐ
ｇ−ＮＯが最終アドレス番地でない場合には、さらにペ
ージ番地Ｐｇ−ＮＯがインクリメントされて（ステップ
Ｓ３２）、上述したステップＳ２９〜Ｓ３２のシーケン
スフローが繰り返し行われる。そして、ページ番地Ｐｇ
−ＮＯが最終ページ番地に到達した時点で、データ消去
完了と判断される（ステップＳ３３）。
【００７８】次に、図６のデータプログラム時のシーケ
ンスフローについて説明する。データの消去が完了した
場合、（図３のステップＳ３３）には、引き続いてデー
タプログラムが開始される（ステップＳ１０１）。ま
ず、ステップＳ１０２でブロック内のページ番地Ｐｇ−
ＮＯをまず最初の１に設定して、当該ページの正規入力
データ［Ｄｉｎ］1 〜n に基づき、エラー検査コード発
生回路２２によりエラー検査コード［Ｃｉｎ］1 〜j が
発生される（ステッＳ１０３）。次に、当該ページ内で
メモリセルのアドレス番地Ｐｇ−ＮＯを最初の１に設定
して（ステップＳ１０４）、当該メモリセルに対してデ
ータ内容に応じてデータプログラムが行われ（ステップ
Ｓ１０５）、アドレス番地Ａｒ−ＮＯが最終アドレス番
地であるか否かが調べられる（ステップＳ１０６）。そ
の結果、アドレス番地Ａｒ−ＮＯが最終アドレス番地で
ない場合には、さらにアドレス番地Ａｒ−ＮＯがインク
リメントされて（ステップＳ１０７）、上述したステッ
プＳ１０３〜Ｓ１０７のシーケンスフローが繰り返し行
われる。そして、アドレス番地Ａｒ−ＮＯが最終アドレ
ス番地に到達した時点で当該ページのデータプログラム
が完了する。
ンスフローについて説明する。データの消去が完了した
場合、（図３のステップＳ３３）には、引き続いてデー
タプログラムが開始される（ステップＳ１０１）。ま
ず、ステップＳ１０２でブロック内のページ番地Ｐｇ−
ＮＯをまず最初の１に設定して、当該ページの正規入力
データ［Ｄｉｎ］1 〜n に基づき、エラー検査コード発
生回路２２によりエラー検査コード［Ｃｉｎ］1 〜j が
発生される（ステッＳ１０３）。次に、当該ページ内で
メモリセルのアドレス番地Ｐｇ−ＮＯを最初の１に設定
して（ステップＳ１０４）、当該メモリセルに対してデ
ータ内容に応じてデータプログラムが行われ（ステップ
Ｓ１０５）、アドレス番地Ａｒ−ＮＯが最終アドレス番
地であるか否かが調べられる（ステップＳ１０６）。そ
の結果、アドレス番地Ａｒ−ＮＯが最終アドレス番地で
ない場合には、さらにアドレス番地Ａｒ−ＮＯがインク
リメントされて（ステップＳ１０７）、上述したステッ
プＳ１０３〜Ｓ１０７のシーケンスフローが繰り返し行
われる。そして、アドレス番地Ａｒ−ＮＯが最終アドレ
ス番地に到達した時点で当該ページのデータプログラム
が完了する。
【００７９】次に、ステップＳ１０８でページ番地Ｐｇ
−ＮＯが最終番地であるか否かが調べられる。その結
果、アドレス番地Ｐｇ−ＮＯが最終番地でない場合に
は、さらにページ番地Ｐｇ−ＮＯがインクリメントされ
て（ステップＳ１０９）、上述したステップＳ１０３〜
Ｓ１０９のシーケンスフローが繰り返し行われる。そし
て、アドレス番地Ａｒ−ＮＯが最終アドレス番地に到達
した時点で当該ページのデータプログラムが完了する
（Ｓ１１０）。
−ＮＯが最終番地であるか否かが調べられる。その結
果、アドレス番地Ｐｇ−ＮＯが最終番地でない場合に
は、さらにページ番地Ｐｇ−ＮＯがインクリメントされ
て（ステップＳ１０９）、上述したステップＳ１０３〜
Ｓ１０９のシーケンスフローが繰り返し行われる。そし
て、アドレス番地Ａｒ−ＮＯが最終アドレス番地に到達
した時点で当該ページのデータプログラムが完了する
（Ｓ１１０）。
【００８０】以上のシーケンスフローによりデータの書
き換えが行われた本発明の半導体不揮発性記憶装置にお
いては、データ読み出し時に、エラー検査回路３１およ
びデータ訂正回路３２とにより消去未終了メモリセルの
エラー訂正がなされ、正しい正規データ［ＤＡＴＡ］1
〜n が読み出される。
き換えが行われた本発明の半導体不揮発性記憶装置にお
いては、データ読み出し時に、エラー検査回路３１およ
びデータ訂正回路３２とにより消去未終了メモリセルの
エラー訂正がなされ、正しい正規データ［ＤＡＴＡ］1
〜n が読み出される。
【００８１】以上説明したように、本第２の実施例に係
る半導体不揮発性記憶装置によれば、所定回数の消去動
作を繰り返し行った後に消去未終了メモリセルが存在し
ても、当該消去未終了メモリセルの個数がエラー訂正手
段により訂正可能な所定個数以内のエラービットである
場合には、消去未終了メモリセルを残したままデータプ
ログラムを行う。したがって、ごくまれに存在する非常
に消去の遅いメモリセルに律速されることなく、高速に
データプログラムが可能となり、ひいては、データの書
き換えを高速に行うことができる。さらには、消去の速
いメモリセルが過剰消去されることを防止でき、信頼性
の高い半導体不揮発性記憶装置を実現することができ
る。
る半導体不揮発性記憶装置によれば、所定回数の消去動
作を繰り返し行った後に消去未終了メモリセルが存在し
ても、当該消去未終了メモリセルの個数がエラー訂正手
段により訂正可能な所定個数以内のエラービットである
場合には、消去未終了メモリセルを残したままデータプ
ログラムを行う。したがって、ごくまれに存在する非常
に消去の遅いメモリセルに律速されることなく、高速に
データプログラムが可能となり、ひいては、データの書
き換えを高速に行うことができる。さらには、消去の速
いメモリセルが過剰消去されることを防止でき、信頼性
の高い半導体不揮発性記憶装置を実現することができ
る。
【００８２】
【発明の効果】以上説明したように、本発明によれば、
高速にデータプログラムを行うこができる半導体不揮発
性記憶装置を実現することができる。
高速にデータプログラムを行うこができる半導体不揮発
性記憶装置を実現することができる。
【００８３】また、本発明によれば、データ消去を高速
に行うことができ、データの書き換えを高速に行うこと
が可能で、さらには過剰消去メモリセルの発生を防止で
き、信頼性の向上を図れる半導体不揮発性記憶装置を実
現することができる。
に行うことができ、データの書き換えを高速に行うこと
が可能で、さらには過剰消去メモリセルの発生を防止で
き、信頼性の向上を図れる半導体不揮発性記憶装置を実
現することができる。
【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施例の構成例を示す図である。
実施例の構成例を示す図である。
【図２】図１の半導体不揮発性記憶装置におけるエラー
訂正手段において、１ビットエラーに対処できる正規デ
ータビット数ｎとパリティデータビット数（エラー検査
ビット数）ｊとの関係を示す図である。
訂正手段において、１ビットエラーに対処できる正規デ
ータビット数ｎとパリティデータビット数（エラー検査
ビット数）ｊとの関係を示す図である。
【図３】図１の半導体不揮発性記憶装置における、デー
タプログラム時のシーケンスフローを示す図である。
タプログラム時のシーケンスフローを示す図である。
【図４】本発明に係る半導体不揮発性記憶装置の第２の
実施例の構成例を示す図である。
実施例の構成例を示す図である。
【図５】図１の半導体不揮発性記憶装置における、デー
タ消去時のシーケンスフローを示す図である。
タ消去時のシーケンスフローを示す図である。
【図６】図１の半導体不揮発性記憶装置における、デー
タプログラム時のシーケンスフローを示す図である。
タプログラム時のシーケンスフローを示す図である。
【図７】ＮＡＮＤ型およびＤＩＮＯＲ型フラッシュメモ
リにおける、メモリアレイ構造を示す図である。
リにおける、メモリアレイ構造を示す図である。
【図８】一般的なＮＯＲ型フラッシュメモリにおける、
メモリアレイ構造およびデータ消去時のバイアス条件を
示す図である。
メモリアレイ構造およびデータ消去時のバイアス条件を
示す図である。
【図９】従来のワード線セクタを単位としたページプロ
グラムを行う半導体不揮発性記憶装置のメモリセル間の
プログラム速度の差を示す図である。
グラムを行う半導体不揮発性記憶装置のメモリセル間の
プログラム速度の差を示す図である。
【図１０】従来のワード線セクタを単位としたページプ
ログラムを行う半導体不揮発性記憶装置における、デー
タプログラム時のシーケンスフローを示す図である。
ログラムを行う半導体不揮発性記憶装置における、デー
タプログラム時のシーケンスフローを示す図である。
【図１１】消去ブロック内のメモリセル間の消去速度の
差を示す図である。
差を示す図である。
【図１２】従来のＮＯＲ型フラッシュメモリにおけるデ
ータ書き換え時のシーケンスフローを示す図である。
ータ書き換え時のシーケンスフローを示す図である。
Ｂ１〜Ｂｎ…正規ビット線、ｂ１〜ｂｊ…パリティビッ
ト線、Ｗｍ…選択ワード線、ＭＴ１〜ＭＴｎ…正規メモ
リセル、ｍＴ１〜ｍＴｊ…パリティメモリセル、ＳＡ１
〜ＳＡｎ…正規データラッチ回路、ｓＡ１〜ｓＡｊ…パ
リティデータラッチ回路、［Ｄｉｎ］1 〜n …正規入力
データ、［Ｄｏｕｔ］1 〜n …正規出力データ、［ＤＡ
ＴＡ］1 〜n …エラー訂正後の正規出力データ、［Ｃｉ
ｎ］1 〜j …入力エラー検査コード、［Ｃｏｕｔ］1 〜
j …出力エラー検査コード、［Ｓ］1 〜j …データ復調
コード、ＤＡＴＡｖｅｒ…ベリファイページ読み出しデ
ータ、φＣＬ…データ転送クロック信号、φｃｈｅｃｋ
…チェック信号、φｓｅｔ…プリチャージ信号、ＥＮＤ
ｏｕｔ…終点検出信号、Ｖａ…終点検出電位、ＩＮＶ１
〜ＩＮＶ２，ＩＮＶ１００…反転回路、１０，１００…
メモリ本体、１１，１１１…メモリアレイ部、１１ａ，
１１１ａ…正規メモリアレイ、１１ｂ，１１１ｂ…パリ
ティメモリアレイ、１２，１１２…ローデコーダ、１
３，１１３…データラッチ回路、１４，１１４…カラム
選択部、１４ａ，１１４ａ…正規カラム選択部、１４
ｂ，１１４ｂ…パリティカラム選択部、１５，１１５…
再プログラムデータ自動設定回路、１６，１１６…終点
検出回路、２０，１２０…データ入力部、２１，１２１
…データ入力回路、２２，１２２…エラー検査コード発
生回路、３０，１３０…データ出力部、３１，１３１…
エラー検査回路、３２，１３２…データ訂正回路、４
０，１４０…カウント回路、５０，１５０…未終了判定
回路、６０，１６０…判定回路。
ト線、Ｗｍ…選択ワード線、ＭＴ１〜ＭＴｎ…正規メモ
リセル、ｍＴ１〜ｍＴｊ…パリティメモリセル、ＳＡ１
〜ＳＡｎ…正規データラッチ回路、ｓＡ１〜ｓＡｊ…パ
リティデータラッチ回路、［Ｄｉｎ］1 〜n …正規入力
データ、［Ｄｏｕｔ］1 〜n …正規出力データ、［ＤＡ
ＴＡ］1 〜n …エラー訂正後の正規出力データ、［Ｃｉ
ｎ］1 〜j …入力エラー検査コード、［Ｃｏｕｔ］1 〜
j …出力エラー検査コード、［Ｓ］1 〜j …データ復調
コード、ＤＡＴＡｖｅｒ…ベリファイページ読み出しデ
ータ、φＣＬ…データ転送クロック信号、φｃｈｅｃｋ
…チェック信号、φｓｅｔ…プリチャージ信号、ＥＮＤ
ｏｕｔ…終点検出信号、Ｖａ…終点検出電位、ＩＮＶ１
〜ＩＮＶ２，ＩＮＶ１００…反転回路、１０，１００…
メモリ本体、１１，１１１…メモリアレイ部、１１ａ，
１１１ａ…正規メモリアレイ、１１ｂ，１１１ｂ…パリ
ティメモリアレイ、１２，１１２…ローデコーダ、１
３，１１３…データラッチ回路、１４，１１４…カラム
選択部、１４ａ，１１４ａ…正規カラム選択部、１４
ｂ，１１４ｂ…パリティカラム選択部、１５，１１５…
再プログラムデータ自動設定回路、１６，１１６…終点
検出回路、２０，１２０…データ入力部、２１，１２１
…データ入力回路、２２，１２２…エラー検査コード発
生回路、３０，１３０…データ出力部、３１，１３１…
エラー検査回路、３２，１３２…データ訂正回路、４
０，１４０…カウント回路、５０，１５０…未終了判定
回路、６０，１６０…判定回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内貴 唯八 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (15)
- 【請求項１】 電気的にデータの処理が行われるメモリ
セルがマトリクス配置された半導体不揮発性記憶装置で
あって、 複数ビットデータ内に所定個数以内のエラービットが存
在する場合に当該エラービットを訂正するエラー訂正手
段と、 前記複数ビットデータを単位としたデータの処理を当該
複数単位のメモリセルに対して行い、データの処理後に
当該データ処理未終了メモリセルの個数を計数する手段
と、 前記データ処理未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該データ処理未終
了メモリセルを残したままデータの処理を終了し、当該
エラービットを前記エラー訂正手段に救済させる手段と
を備えた半導体不揮発性記憶装置。 - 【請求項２】 電気的にデータのプログラムが行われる
メモリセルがマトリクス配置された半導体不揮発性記憶
装置であって、 複数ビットデータを単位としてデータの読み出しを行
い、当該複数ビットデータ内に所定個数以内のエラービ
ットが存在する場合に当該エラービットを訂正するエラ
ー訂正手段と、 前記複数ビットデータを単位としたデータプログラムを
当該複数単位のメモリセルに対して行い、データプログ
ラム後にプログラム未終了メモリセルの個数を計数する
手段と、 前記プログラム未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該プログラム未終
了メモリセルを残したままデータプログラムを終了し、
当該エラービットを前記エラー訂正手段に救済させる手
段とを備えた半導体不揮発性記憶装置。 - 【請求項３】 セクタ単位のページプログラムデータを
各ビット線毎に設けられたデータラッチ回路に転送し、
当該データに従って選択されたセクタのメモリセル一括
に電気的にデータプログラムが行われるメモリセルがマ
トリクス配置された半導体不揮発性記憶装置であって、 選択されたセクタのメモリセル単位でページデータの読
み出しを行い、当該ページ読み出しデータ内に所定個数
以内のエラービットが存在する場合に当該エラービット
を訂正するエラー訂正手段と、 前記ページプログラムデータに従ったデータプログラム
がベリファイ読み出し動作を介して複数回のプログラム
動作を繰り返し行うことによりなされ、各プログラム動
作毎にプログラム未終了メモリセルが存在するか否かを
検知する手段と、 所定回数のプログラム動作を繰り返し行った後にプログ
ラム未終了メモリセルが存在する場合に、当該プログラ
ム未終了メモリセルの個数を計数する手段と、 前記プログラム未終了メモリセルの個数が前記所定個数
以内のエラービットである場合に、当該プログラム未終
了メモリセルを残したままデータプログラムを終了し、
当該エラービットを前記エラー訂正手段に救済させる手
段とを備えた半導体不揮発性記憶装置。 - 【請求項４】 上記セクタ単位はワード線単位である請
求項３記載の半導体不揮発性記憶装置。 - 【請求項５】 前記エラー訂正手段は、プログラムすべ
き正規データよりエラー検査コードを発生する手段と、 前記正規データを記録するための正規メモリアレイ部と
前記エラー検査コードを記録するためのパリティメモリ
アレイ部とから構成されたメモリアレイと、 前記正規データとエラー検査コードにより合成されたペ
ージプログラムデータを前記メモリアレイにページプロ
グラムする手段と、 前記ページプログラムデータのデータ読み出し時に、読
み出した正規データとエラー検査コードによりデータプ
ログラム時のエラービットを訂正する手段とを備えた請
求項３記載の半導体不揮発性記憶装置。 - 【請求項６】 前記プログラム未終了メモリセルの検知
手段は、各プログラム動作後のベリファイ読み出し動作
毎に、プログラムが終了したメモリセルの接続されたデ
ータラッチ回路にラッチされているデータを順次反転さ
せて再プログラムデータを自動設定する手段と、 前記再プログラムデータの自動設定後に、プログラム未
終了のデータがラッチされているデータラッチ回路が少
なくとも１個以上存在するか否かを検出する終点検出手
段とを備えた請求項３記載の半導体不揮発性記憶装置。 - 【請求項７】 前記プログラム未終了メモリセルの計数
手段は、一定のクロックパルスに同期したカラムデコー
ダの動作によりページ読み出しし、当該ページ読み出し
データを順次計数回路にシフト転送してプログラム未終
了のデータの個数をカウントする請求項３記載の半導体
不揮発性記憶装置。 - 【請求項８】 前記メモリセルがマトリクス配置された
メモリアレイは、複数のメモリセルが直列接続されたＮ
ＡＮＤ型構造をなす請求項３記載の半導体不揮発性記憶
装置。 - 【請求項９】 前記メモリセルがマトリクス配置された
メモリアレイは、ＮＯＲ型構造をなし、 かつ主ビット線が作動的接続手段を介して複数の副ビッ
ト線に階層化されている請求項３記載の半導体不揮発性
記憶装置。 - 【請求項１０】 電気的にデータの消去およびプログラ
ムを行うことによりデータの書き換えが可能なメモリセ
ルがマトリクス配置された半導体不揮発性記憶装置であ
って、 複数ビットデータを単位としてデータの読み出しを行
い、当該複数ビットデータ単位内に所定個数以内のエラ
ービットが存在する場合に当該エラービットを訂正する
エラー訂正手段と、 少なくとも１単位以上の前記複数ビットデータ単位のメ
モリセルに対してデータ消去を行い、データ消去後に当
該各複数ビットデータ単位内の消去未終了メモリセルの
個数を計数する手段と、 前記消去未終了メモリセルの個数が前記所定個数以内の
エラービットである場合に、当該消去未終了メモリセル
を残したままデータプログラムを行い、当該エラービッ
トをデータ読み出し時に前記エラー訂正手段に救済させ
る手段とを備えた半導体不揮発性記憶装置。 - 【請求項１１】 電気的にデータの消去およびプログラ
ムを行うことによりデータの書き換えが可能なメモリセ
ルがマトリクス配置された半導体不揮発性記憶装置であ
って、 複数ビットデータを単位としてデータの読み出しを行
い、当該複数ビットデータ単位内に所定個数以内のエラ
ービットが存在する場合に当該エラービットを訂正する
エラー訂正手段と、 少なくとも１単位以上の前記複数ビットデータ単位のメ
モリセルに対するデータ消去を、ベリファイ読み出し動
作を介して複数回の消去電圧パルスを繰り返し印加して
行い、各消去動作毎に消去未終了メモリセルが存在する
か否かを検知する手段と、 所定回数の消去動作を繰り返し行った後に消去未終了メ
モリセルが存在する場合に、各複数ビットデータ単位内
の消去未終了メモリセルの個数を計数する手段と、 前記消去未終了メモリセルの個数が前記所定個数以内の
エラービットである場合に、当該消去未終了メモリセル
を残したままデータプログラムを行い、当該エラービッ
トをデータ読み出し時に前記エラー訂正手段に救済させ
る手段とを備えた半導体不揮発性記憶装置。 - 【請求項１２】 前記エラー訂正手段は、プログラムす
べき正規データよりエラー検査コードを発生する手段
と、 前記正規データを記録するための正規メモリアレイ部と
前記エラー検査コードを記録するためのパリティメモリ
アレイ部とから構成されたメモリアレイと、 前記正規データとエラー検査コードにより合成された前
記複数ビットデータ単位のプログラムデータをデータ消
去後の前記メモリアレイにプログラムする手段と、 前記複数ビットデータ単位のデータ読み出し時に、読み
出した正規データとエラー検査コードによりデータプロ
グラム時のエラービットを訂正する手段とを備えた請求
項１１記載の半導体不揮発性記憶装置。 - 【請求項１３】 前記複数ビットデータ単位のメモリセ
ルは、ワード線毎のページ単位のメモリセルであるを備
えた請求項１１記載の半導体不揮発性記憶装置。 - 【請求項１４】 前記消去未終了メモリセルの計数手段
は、一定のクロックパルスに同期したカラムデコーダの
動作によりページ読み出しし、当該ページ読み出しデー
タを順次計数回路にシフト転送してプログラム未終了の
データの個数をカウントする請求項１１記載の半導体不
揮発性記憶装置。 - 【請求項１５】 前記メモリセルがマトリクス配置され
たメモリアレイは、ＮＯＲ型構造をなす請求項１１記載
の半導体不揮発性記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05576997A JP3941149B2 (ja) | 1996-12-03 | 1997-03-11 | 半導体不揮発性記憶装置 |
| US08/975,712 US5920502A (en) | 1996-03-11 | 1997-11-21 | Nonvolatile semiconductor memory with fast data programming and erasing function using ECC |
| US09/234,834 US6002612A (en) | 1995-12-04 | 1999-01-22 | Nonvolatile semiconductor memory with fast data programming and erasing function using ECC |
| US09/234,848 US6046939A (en) | 1996-03-11 | 1999-01-22 | Nonvolatile semiconductor memory with fast data programming and erasing function using ECC |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-323011 | 1996-12-03 | ||
| JP32301196 | 1996-12-03 | ||
| JP8-324293 | 1996-12-04 | ||
| JP32429396 | 1996-12-04 | ||
| JP05576997A JP3941149B2 (ja) | 1996-12-03 | 1997-03-11 | 半導体不揮発性記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004281465A Division JP2005018983A (ja) | 1996-12-03 | 2004-09-28 | 半導体不揮発性記憶装置およびメモリシステム |
| JP2006130990A Division JP2006209971A (ja) | 1996-12-03 | 2006-05-10 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10222995A true JPH10222995A (ja) | 1998-08-21 |
| JP3941149B2 JP3941149B2 (ja) | 2007-07-04 |
Family
ID=27295702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05576997A Expired - Lifetime JP3941149B2 (ja) | 1995-12-04 | 1997-03-11 | 半導体不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5920502A (ja) |
| JP (1) | JP3941149B2 (ja) |
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| JP2012169020A (ja) * | 2011-02-15 | 2012-09-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8611150B2 (en) | 2010-10-28 | 2013-12-17 | Samsung Electronics Co., Ltd. | Flash memory device including flag cells and method of programming the same |
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