JPH08203295A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】書き換え時に消去不良セルが発生してもこれを
救済でき、ひいては消去不良の起こりにくい信頼性の高
い半導体不揮発性記憶装置を実現する。 【構成】少なくとも１本の冗長ワード線を有する冗長メ
モリ部１ｂと、各書き換え毎に、消去不良セルが接続さ
れたワード線を検出し、検出した消去不良セルが接続さ
れたワード線を冗長ワード線に置き換えることにより、
たとえばＮＯＲ型フラッシュメモリの過剰消去セルを救
済する回路６，５，７とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換え可能
なメモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導
体不揮発性記憶装置に関するものである。

【０００２】

【従来の技術】電気的に書き換え可能なフラッシュメモ
リとしては、データの書き込みはＣＨＥ（チャンネルホ
ットエレクトロン）によりドレイン側よりフローティン
グゲート中に電子を注入することにより行い、消去はＦ
Ｎ（Fowler-Nordheim)トンネリングによりフローティン
グゲートからソースへ電子を引き抜くことにより行うＮ
ＯＲ型フラッシュメモリ等が知られている。

【０００３】以下、ＮＯＲ型フラッシュメモリの消去動
作、書き込み動作、読み出し動作におけるバイアス条件
を、それぞれ図５、図６、図７に示し、これら図を参照
しながら各動作時のバイアスについて簡単に説明する。

【０００４】図５、図６および図７において、ＷＬm-1
、ＷＬm 、ＷＬm+1 はワード線、ＢＬn-1 、ＢＬn 、
ＢＬn+1 はビット線、ＳＲＬは共通ソース線、ＭＴm-1,
n-1 、ＭＴm-1,n 、ＭＴm-1,n+1 、ＭＴm,n-1 、ＭＴm,
n 、ＭＴm,n+1 、ＭＴm+1,n-1、ＭＴm+1,n 、ＭＴm+1,n
+1 はメモリセルをそれぞれ示している。

【０００５】図５は消去時のバイアス例に示しており、
全メモリセル一括消去を行う場合のバイアス例を示して
いる。この場合、すべてのワード線ＷＬm-1 、ＷＬm 、
ＷＬm+1 に０Ｖ、すべてのビット線ＢＬn-1 、ＢＬn 、
ＢＬn+1 をフローティング状態にバイアスして、共通ソ
ース線ＳＲＬに１２Ｖを印加する。その結果、フローテ
ィングゲート中の電子がＦＮトンネリングによりソース
側から引き抜かれて、すべてのメモリセルのしきい値電
圧Ｖｔｈは１〜２Ｖ程度になる。

【０００６】図６は書き込み時のバイアス例を示してお
り、図中実線で囲んだメモリセルＭＴm,n にデータ書き
込みを行う場合のバイアス例を示している。この場合、
選択するワード線ＷＬm に１２Ｖ、選択するビット線Ｂ
Ｌn に７Ｖを印加し、その他のワード線ＷＬm-1 、ＷＬ
m+1 、ビット線ＢＬn-1 、ＢＬn+1および共通ソース線
ＳＲＬに０Ｖを印加する。その結果、選択されたメモリ
セルＭＴm,n にのみ、チャンネルホットエレクトロン
（ＣＨＥ）により、フローティングゲート中に電子が注
入されて、しきい値電圧Ｖｔｈは５Ｖ以上になる。

【０００７】図７は読み出し時のバイアス例を示してお
り、選択するワード線ＷＬm に接続された図中実線で囲
んだメモリセルＭＴm,n-1 、ＭＴm,n 、ＭＴm,n+1 のデ
ータをページ読み出しする場合のバイアス例を示してい
る。この場合、選択するワード線ＷＬm に５Ｖ、すべて
のビット線ＢＬn-1 、ＢＬn 、ＢＬn+1 に２Ｖを印加
し、その他のワード線ＷＬm-1 、ＷＬm+1 および共通ソ
ース線ＳＲＬに０Ｖを印加する。その結果、選択するワ
ード線ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴ
m,n 、ＭＴm,n+1 のうち、オフ状態にあるメモリセルを
データ１（書き込み状態）、オン状態にあるメモリセル
をデータ０（消去状態）にあると判断する。

【０００８】図８は、以上説明したＮＯＲ型フラッシュ
メモリの消去動作、書き込み動作、読み出し動作におけ
るバイアス条件をまとめたものである。

【０００９】

【発明が解決しようとする課題】ところで、上述したＮ
ＯＲ型フラッシュメモリの動作で問題となるものに、い
わゆる消去動作における過剰消去の問題がある。

【００１０】たとえば図５の全メモリセル一括消去を行
う場合では、消去ベリファイ読み出し動作を繰り返しな
がら全メモリセルの消去が完了するまで、消去パルスが
印加され続ける。ところが、プロセス上のバラツキ等に
よりメモリセルの消去特性がバラついた場合、最も消去
の遅いメモリセルの消去が完了るまで消去パルスが印加
され続けると、最も消去の早いメモリセルは過剰消去さ
れて、場合によってはしきい値電圧Ｖｔｈがデプレーシ
ョン状態になってしまう可能性がある。

【００１１】図９は、この過剰消去の問題を説明するた
めの特性図である。図９において、横軸は消去時間、縦
軸はメモリセルのしきい値電圧Ｖｔｈをそれぞれ表して
いる。また、図中Ｌで示す曲線は最も消去の遅いメモリ
セルの特性を、Ｓで示す曲線は標準的なメモリセルの特
性を、Ａで示す曲線は最も消去の早いメモリセルの特性
をそれぞれ示している。

【００１２】図９に示すように、最も消去の遅いメモリ
セルのしきい値電圧Ｖｔｈがベリファイ電圧、たとえば
この例においては３Ｖ以下になるまで、全メモリセルに
消去パルスが印加され続ける。その結果、プロセス等の
バラツキによりもたらされるより消去の早いメモリセル
は、しきい値電圧Ｖｔｈがベリファイ電圧以下になって
も消去され続けることになり、最も消去の早いメモリセ
ルのしきい値電圧Ｖｔｈがデプレーション状態になって
しまう。

【００１３】もし消去時に過剰消去セルが発生し、かつ
その消去セルがデータ書き換え時に０データ（消去状態
のまま）であるならば、図７の読み出し動作時に非選択
のワード線に接続されたメモリセル（過剰消去セル）に
電流が流れて、選択するワード線上のメモリセルのデー
タの判定が不可能になってしまう。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、繰り返し書き換え可能で、各書
き換え時に消去不良セルが発生してもこれを救済でき、
ひいては消去不良の起こりにくい信頼性の高い半導体不
揮発性記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、メモリセルに
対して電気的に書き込み消去を行うことにより、一定の
回数、繰り返し書き換えのできる半導体不揮発性記憶装
置であって、少なくとも１本の冗長ワード線または冗長
ビット線と、各書き換え毎に、消去不良セルが接続され
たワード線またはビット線を検出する検出手段と、検出
した消去不良セルが接続されたワード線またはビット線
を上記冗長ワード線または冗長ビット線に置き換える救
済手段とを有する。

【００１６】また、上記半導体不揮発性記憶装置は、チ
ャンネルホットエレクトロンによりフローティングゲー
ト中に電子を注入することによりデータの書き込みを行
い、ＦＮトンネリングによりフローティングゲート中の
電子を引き抜くことにより消去を行うＮＯＲ型半導体不
揮発性記憶装置であって、各書き換え毎に、過剰消去セ
ルが接続されたワード線またはビット線を救済する。

【００１７】また、上記救済手段は、各々冗長ワード線
または冗長ビット線に対応して設けられ、かつ電気的に
繰り返し書き換えが可能で、各書き換え毎に、消去不良
セルが接続されたワード線またはビット線のアドレスが
書き込まれるレジスタを有する。

【００１８】

【作用】本発明の半導体不揮発性記憶装置によれば、検
出手段によって各書き換え毎に、消去不良セルが接続さ
れたワード線あるいはビット線が検出される。そして、
救済手段により検出した消去不良セルが接続されたワー
ド線あるいはビット線が上記冗長ワード線あるいは冗長
ビット線に置き換えられる。これにより、たとえばＮＯ
Ｒ型フラッシュメモリの過剰消去セルを救済することが
可能となる。

【００１９】また、上記救済手段は、各々冗長ワード線
あるいは冗長ビット線に対応して設けられ、電気的に繰
り返し書き換えのできるレジスタに、各書き換え毎に、
消去不良セルが接続されたワード線あるいはビット線の
アドレスが書き込まれる。

【００２０】

【実施例】図１は、本発明に係る半導体不揮発性記憶装
置の一実施例を示すブロック図である。本例では、ＣＨ
Ｅ書き込み／ＦＮ消去を行うＮＯＲ型フラッシュメモリ
において、過剰消去セルの発生したワード線を救済する
場合を例に説明する。

【００２１】図１において、１はメモリアレイ部、２は
センスアンプを含む読み出し／書き込み回路、３はカラ
ムデコーダ、４は正規ローデコーダ、５はスペアローデ
コーダ、６はアドレスラッチ回路、７は書き込み回路を
それぞれ示している。

【００２２】メモリアレイ部１は、ワード線Ｎ本、ビッ
ト線Ｍ本のアレイからなる通常の正規メモリ部１ａ、お
よび冗長ワード線ｎ本、ビット線Ｍ本のアレイからなる
冗長メモリ部１ｂにより構成されている。読み出し／書
き込み回路２は、メモリアレイ部１に対して通常のデー
タ読み出しおよび書き込み動作を行う。

【００２３】正規ローデコーダ４は、正規メモリ部１ａ
のローアドレスを指定するため、入力したアドレスＸ1
〜ＸX に基づき、ワード線に動作モードに応じた信号
を、各アンド回路ＡＮＤ1 〜ＡＮＤN の一方の入力に出
力する。各アンド回路ＡＮＤ1 〜ＡＮＤN の出力がメモ
リアレイ部１の正規メモリ部１ａの各ワード線Ｗ1 〜Ｗ
N にそれぞれ接続されている。また、各アンド回路ＡＮ
Ｄ1 〜ＡＮＤN の他方の入力は全て、ノア回路ＮＯＲ1
の出力に接続されている。

【００２４】スペアローデコーダ５は、メモリアレイ部
１の冗長メモリ部１ｂの冗長ワードセルの数に応じたｎ
個のレジスタＲＧ1 〜ＲＧｎを有し、各レジスタＲＧ1
〜ＲＧｎには、それぞれの冗長ワード線に対応して消去
不良となった正規ワード線アドレスが繰り返し記録され
る。レジスタＲＧ1 〜ＲＧｎの出力は、それぞれノア回
路ＮＯＲ1 の入力に並列的に接続されているとともに、
各冗長ワード線に接続されている。

【００２５】アドレスラッチ回路６は、消去不良となっ
た正規ワード線アドレスおよび冗長ワード線アドレスを
一時記憶するためのラッチｒｇ１〜ｒｇn を有する。書
き込み回路７は、アドレスラッチ回路６内の消去不良の
正規ワード線アドレスをスペアローデコーダ５内のレジ
スタＲＧ1 〜ＲＧｎに書き込む。

【００２６】図２は、図１のＮＯＲ型フラッシュメモリ
のブロック図において、各書き換え毎に、過剰消去セル
の発生したワード線を救済するための消去シーケンスフ
ローを示す図である。

【００２７】図２の消去シーケンスは、ＳＦＡ→ＳＦＢ
→ＳＦＣの３つの基本シーケンスを連続的に行うことに
よりなされる。ＳＦＡは通常の消去動作を行う消去シー
ケンスフローであり、ＳＦ１〜ＳＦ５の各ステップによ
り構成される。ＳＦＢは消去シーケンスフローＳＦＡの
消去動作により発生した過剰消去セルの存在するワード
線アドレスの検出を行う過剰消去検出シーケンスフロー
であり、ＳＦ６〜ＳＦ１０の各ステップにより構成され
る。ＳＦＣは過剰消去検出シーケンスフローＳＦＢの過
剰消去セル検出動作により検出した過剰消去セルの存在
する正規ワード線を冗長ワード線に置き換える不良ワー
ド線置き換えシーケンスフローであり、ＳＦ１１〜ＳＦ
１４の各ステップにより構成される。

【００２８】次に、図１のブロック図および図２のシー
ケンスフローの図を参照しながら、消去動作において過
剰消去セルの発生したワード線をいかに救済するかにつ
いて、順を追って、説明する。

【００２９】通常消去動作シーケンスＳＦＡは、従来の
ＮＯＲ型フラッシュメモリの消去動作シーケンスとまっ
たく同様である。すなわち、まずワード線アドレス番号
ＷＮ’を１に設定する（ＳＦ１）。ここでワード線アド
レス番号ＷＮ’は、正規ワード線Ｗ１〜ＷＮおよぼ冗長
ワード線Ｗ１〜Ｗｎの両方を含んでいるものとする。

【００３０】次に、消去パルスを印加してメモリアレイ
部１を一括消去する（ＳＦ２）。続いてワード線アドレ
ス番号ＷＮ’の全メモリセルのベリファイ読み出し動作
を行い（ＳＦ３）、消去が未完了の場合には再度消去パ
ルスを印加し、消去が完了した場合にはワード線アドレ
イス番号ＷＮ’を＋１だけインクリメントし（ＳＦ
４）、ワード線アドレス番号ＷＮ’がすべて終了するま
で繰り返す（ＳＦ５）。その結果、メモリアレイ部１の
全メモリセルは、しきい値電圧ＶｔｈがステップＳＦ３
のベリファイ読み出し電圧以下になり、消去が終了す
る。

【００３１】また、ステップＳＦ３のベリファイ読み出
し動作は、たとえば文献「1994 Symposium on VLSI Cir
cuit p63〜p64 」に紹介されているように、図３に示す
ようなバイアス電圧を印加することにより可能である。

【００３２】図３に示す読み出し例は、選択するワード
線ＷＬm に接続された図中実線で囲んだメモリセルＭＴ
m,n-1 、ＭＴm,n 、ＭＴm,n+1 のデータをページ読み出
しする場合である。この場合、選択するワード線ＷＬm
に５Ｖ、すべてのビット線ＢＬn-1 、ＢＬn 、ＢＬn+1
に３．３Ｖ、その他のワード線ＷＬm-1 、ＷＬm+1 に０
Ｖ、共通ソース線ＳＲＬに２Ｖを印加する。選択するワ
ード線ＷＬm に５Ｖ、共通ソース線ＳＲＬに２Ｖを印加
することにより、ベリファイ読み出し電圧は実質的に３
Ｖになる。また、共通ソース線ＳＲＬに２Ｖを印加する
ことにより、非選択のワード線ＷＬm-1 、ＷＬm+1 に接
続されたメモリセルに過剰消去セルが存在するような場
合でも、選択ワード線ＷＬmのメモリセルの読み出し動
作に悪影響を及ぼさない。その結果、選択するワード線
ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴm,n 、
ＭＴm,n+1 のうち、オフ状態にあるメモリセルを消去未
完了セル、オン状態にあるメモリセルを消去完了セルで
あると判断する。

【００３３】続いて、過剰消去検出シーケンスフローＳ
ＦＢにおいて、消去シーケンスＳＦＡの消去動作により
発生した過剰消去セルが接続されたワード線アドレスの
検出を行う。まず、ワード線アドレス番号ＷＮ’を１に
設定する（ＳＦ６）。ここでのワード線アドレス番号Ｗ
Ｎ’は、正規ワード線Ｗ１〜ＷＮおよび冗長ワード線Ｗ
１〜Ｗｎの両方を含んでいるものとする。

【００３４】次に、ワード線アドレス番号ＷＮ’の全メ
モリセルのベリファイ読み出し動作を行い過剰消去セル
が存在するか否かを調べる（ＳＦ７）。もし、過剰消去
セルが存在する場合にはワード線アドレス番号ＷＮ’を
アドレスラッチ回路６のレジスタｒｇ１〜ｒｇｎに一時
記憶して（ＳＦ８）、ワード線アドレス番号ＷＮ’を＋
１だけインクリメントする（ＳＦ９）。過剰消去セルが
存在しない場合には、そのままワード線アドレス番号Ｗ
Ｎ’をインクリメントする。以上の動作をワード線アド
レス番号ＷＮ’がすべて終了するまで繰り返す（ＳＦ１
０）。その結果、メモリアレイ部１において、しきい値
電圧ＶｔｈがステップＳＦ７のベリファイ読み出し電圧
以下のメモリセルの存在するワード線アドレスが、アド
レスラッチ回路６のレジスタｒｇ１〜ｒｇｎに一時記憶
される。

【００３５】また、ステップＳＦ７のベリファイ読み出
し動作も、たとえば「文献1994 Symposium on VLSI Cir
ucuit p63 〜p64 」に紹介されているように、図４に示
すようなバイアス電圧を印加することにより可能であ
る。

【００３６】図４の読み出し例は、選択するワード線Ｗ
Ｌm に接続された図中実線で囲んだメモリセルＭＴm,n-
1 、ＭＴm,n 、ＭＴm,n+1 のデータをページ読み出しに
する場合である。この場合、選択するワード線ＷＬm に
２．５Ｖ、すべてのビット線ＢＬn-1 、ＢＬn 、ＢＬn+
1 に３．３Ｖ、その他のワード線ＷＬm-1 、ＷＬm+1に
０Ｖ、共通ソース線ＳＲＬに２Ｖを印加する。選択する
ワード線ＷＬm に２．５Ｖ、共通ソース線ＳＲＬに２Ｖ
を印加することにより、ベリファイ読み出し電圧は実質
的に０．５Ｖになる。また、共通ソース線ＳＲＬに２Ｖ
を印加することにより、非選択のワード線ＷＬm-1 、Ｗ
Ｌm+1のメモリセルに過剰消去セルが存在するような場
合でも、選択ワード線ＷＬm のメモリセルの読み出し動
作に悪影響を及ぼさない。その結果、選択するワード線
ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴm,n 、
ＭＴm,n+1 のうち、オフ状態にあるメモリセルを正常消
去セル、オン状態にあるメモリセルを過剰消去セルであ
ると判断する。

【００３７】続いて、不良ワード線置き換えシーケンス
フローＳＦＣにおいて、過剰消去検出シーケンスＳＦＢ
の過剰消去セル検出動作により検出した過剰消去セルの
存在する正規ワード線を、冗長ワード線に置き換える。
まず、スペアローデコーダ５内のレジスタＲＧ１〜ＲＧ
ｎの内容を消去する（ＳＦ１１）。このレジスタは、た
とえばＥＥＰＲＯＭ等の電気的に繰り返し書き換え可能
な半導体不揮発性記憶素子により構成され、各々冗長ワ
ード線に対応して設けられている。

【００３８】次に、アドレスラッチ回路６内に、過剰消
去セルの存在する正規ワード線あるいは冗長ワード線が
あるか否かを調べる（ＳＦ１２）。もし、過剰消去セル
が接続された正規ワード線あるいは冗長ワード線がない
場合は、救済する必要がないので、そのまま終了する。
もし、過剰消去セルが接続された正規ワード線あるいは
冗長ワード線がある場合は、その対応するワード線の全
メモリセルにデータ書き込みを行い、メモリアレイ部１
の読み出し動作に悪影響が及ぶのを防止する（ＳＦ１
３）。

【００３９】次に、アドレスラッチ回路６内に存在する
ワード線アドレスの内で正規ワード線アドレスを、スペ
アローデコーダ５内のレジスタＲＧ1 〜ＲＧｎの内でア
ドレスラッチ回路６内に存在する冗長ワード線アドレス
に対応するレジスタ以外のレジスタに、書き込み回路７
により書き込みを行う（ＳＦ１４）。その結果、メモリ
アレイ部１において、過剰消去セルが接続された正規ワ
ード線アドレスが、スペアローデコーダ５内の不良でな
い冗長ワード線に対応するレジスタ内に記録されること
になる。

【００４０】スペアローデコーダ５内に、不良の正規ワ
ード線アドレスが記録されると、以後、正規ローデコー
ダ４でその不良アドレスが指定されても、スペアローデ
コーダ５内のレジスタ出力により、ノア回路ＮＯＲ１の
出力はローレベルになる。このため、各アンド回路ＡＮ
Ｄ1 〜ＡＮＤN は不活性状態となり、正規ローデコーダ
４を介しての正規メモリ部１ａ内の所定の正規ワード線
Ｗ1 〜ＷN に対するアクセスは行われない。すなわち、
不良の正規ワード線が切り離されて、その不良アドレス
が書き込まれたスペアローデコーダ５内のレジスタＲＧ
１〜ＲＧｎに対応する冗長ワード線に切り換えられる。

【００４１】以上説明したように、本実施例によれば、
少なくも１本の冗長ワード線を設け、各書き換え毎に、
消去不良セルの存在するワード線を検出し、検出した消
去不良セルの存在するワード線を冗長ワード線に置き換
えるようにしたので、たとえばＮＯＲ型フラッシュメモ
リの過剰消去セルを救済することが可能となる。

【００４２】なお、本実施例においては、ワード線方向
に冗長を設け、消去不良セルが接続されたワード線を救
済しているが、本発明の応用において、ビット線方向に
冗長を設け、消去不良セルが接続されたビット線を救済
できることはいうまでもない。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
各書き換え時に過剰消去セルが発生してもこれを救済で
き、ひいては消去不良の起こりにくい信頼性の高い繰り
返し書き換え可能な半導体不揮発性記憶装置を実現でき
る。特に、ＣＨＥ書き込み／ＦＮ消去のＮＯＲ型フラッ
シュメモリにおいて、信頼性の向上を図れる。

【図面の簡単な説明】

【図１】本発明に係るＮＯＲ型フラッシュメモリの一実
施例を示すブロック図である。

【図２】本発明に係るＮＯＲ型フラッシュメモリの消去
動作シーケンスフローを示す図である。

【図３】図２の消去動作シーケンスフローにおいて消去
が完了したかどうかをベリファイ読み出しする時のバイ
アス条件を示す図である。

【図４】図２の消去動作シーケンスフローにおいて過剰
消去セルが存在するかどうかをベリファイ読み出しする
時のバイアス条件を示す図である。

【図５】ＮＯＲ型フラッシュメモリの消去時のバイアス
条件を示す図である。

【図６】ＮＯＲ型フラッシュメモリの書き込み時のバイ
アス条件を示す図である。

【図７】ＮＯＲ型フラッシュメモリの読み出し時のバイ
アス条件を示す図である。

【図８】ＮＯＲ型フラッシュメモリの各種動作をまとめ
た図である。

【図９】ＮＯＲ型フラッシュメモリの過剰消去の問題を
説明するための特性図である。

【符号の説明】

１…メモリアレイ部 １ａ…正規メモリ部 １ｂ…冗長メモリ部 ２…読み出し／書き込み回路 ３…カラムデコーダ ４…正規ローデコーダ ５…スペアローデコーダ ６…アドレスラッチ回路 ７…書き込み回路 Ｘ1 〜ＸX …Ｘ（ロー）入力 Ｙ1 〜ＹY …Ｙ（カラム）入力 Ｗ1 〜ＷN …正規ワード線 Ｗ１〜Ｗｎ…冗長ワード線 ＲＧ１〜ＲＧN …レジスタ ｒｇ１〜ｒｇｎ…レジスタ ＮＯＲ１…ノア回路 ＡＮＤ1 〜ＡＮＤN …アンド回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルに対して電気的に書き込み消
   去を行うことにより、一定の回数、繰り返し書き換えの
   できる半導体不揮発性記憶装置であって、 少なくとも１本の冗長ワード線または冗長ビット線と、 各書き換え毎に、消去不良セルが接続されたワード線ま
   たはビット線を検出する検出手段と、 検出した消去不良セルが接続されたワード線またはビッ
   ト線を上記冗長ワード線または冗長ビット線に置き換え
   る救済手段とを有する半導体不揮発性記憶装置。
2. 【請求項２】 上記半導体不揮発性記憶装置は、チャン
   ネルホットエレクトロンによりフローティングゲート中
   に電子を注入することによりデータの書き込みを行い、
   ＦＮトンネリングによりフローティングゲート中の電子
   を引き抜くことにより消去を行うＮＯＲ型半導体不揮発
   性記憶装置であって、各書き換え毎に、過剰消去セルが
   接続されたワード線またはビット線を救済する請求項１
   記載の半導体不揮発性記憶装置。
3. 【請求項３】 上記救済手段は、各々冗長ワード線また
   は冗長ビット線に対応して設けられ、かつ電気的に繰り
   返し書き換えが可能で、各書き換え毎に、消去不良セル
   が接続されたワード線またはビット線のアドレスが書き
   込まれるレジスタを有する請求項１または請求項２記載
   の半導体不揮発性記憶装置。