JP2008217899A - 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム - Google Patents
不揮発性半導体記憶装置、及び不揮発性半導体記憶システム Download PDFInfo
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Abstract
【課題】 不良カラム情報を外部に通知することにより、記憶領域を有効に使用すること
が可能な半導体記憶装置を提供することを目的とする。
【解決手段】 カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持す
るデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタ
が生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。デコー
ダ回路ＤＥＣ１の出力信号に基づき、不良カラムにおいては、データラッチＬＡＴ２に保
持されるデータ出力は不許可とされ、相補データ線ＤＬ、ＤＬｎは常に固定データを出力
する。同様に、不良カラムにおいては、相補データ線ＤＬ、ＤＬｎからデータラッチＬＡ
Ｔ２へのデータ入力は不許可とされ、データラッチＬＡＴ２の保持するデータは変更され
ない。
【選択図】 図５
が可能な半導体記憶装置を提供することを目的とする。
【解決手段】 カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持す
るデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタ
が生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。デコー
ダ回路ＤＥＣ１の出力信号に基づき、不良カラムにおいては、データラッチＬＡＴ２に保
持されるデータ出力は不許可とされ、相補データ線ＤＬ、ＤＬｎは常に固定データを出力
する。同様に、不良カラムにおいては、相補データ線ＤＬ、ＤＬｎからデータラッチＬＡ
Ｔ２へのデータ入力は不許可とされ、データラッチＬＡＴ２の保持するデータは変更され
ない。
【選択図】 図５
Description
本発明は、不揮発性半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体
記憶装置の不良カラム管理手法に関する。
記憶装置の不良カラム管理手法に関する。
従来、電気的書き換え可能な不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッ
シュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、製造工程中に発生
したメモリセルの不良を救済するため、任意の不良カラムを任意の冗長カラムに自動的に
置換する冗長カラム救済方式(フレキシブルカラムリダンダンシ)が実装されている。冗長
カラム救済方式では、必要の都度、入力カラムアドレスと不良カラムアドレスとの一致検
出を行い、入力カラムアドレスと不良カラムアドレスとが一致した場合に、アクセスする
カラムを振り替える(例えば、特許文献１参照。)。
シュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、製造工程中に発生
したメモリセルの不良を救済するため、任意の不良カラムを任意の冗長カラムに自動的に
置換する冗長カラム救済方式(フレキシブルカラムリダンダンシ)が実装されている。冗長
カラム救済方式では、必要の都度、入力カラムアドレスと不良カラムアドレスとの一致検
出を行い、入力カラムアドレスと不良カラムアドレスとが一致した場合に、アクセスする
カラムを振り替える(例えば、特許文献１参照。)。
不良アドレス記憶回路には通常、フューズ回路やＲＯＭ回路が用いられるが、これらの
回路を設けず、メモリセルアレイ内に他の各種初期設定データと共に不良アドレスを記憶
する方式も開示されている(例えば、特許文献２参照。)。この場合、不良アドレスは電源
投入時に自動的に読み出されて初期設定レジスタに転送される。以降の動作では、初期設
定レジスタに保持される不良アドレスに基づいて、不良カラムの置換制御が行われる。
回路を設けず、メモリセルアレイ内に他の各種初期設定データと共に不良アドレスを記憶
する方式も開示されている(例えば、特許文献２参照。)。この場合、不良アドレスは電源
投入時に自動的に読み出されて初期設定レジスタに転送される。以降の動作では、初期設
定レジスタに保持される不良アドレスに基づいて、不良カラムの置換制御が行われる。
また、ＮＡＮＤ型フラッシュメモリにおけるデータ書き込みシーケンスは、所定の書き
込み電圧印加と書き込みベリファイを繰り返して行われる。即ち、ベリファイ読み出し後
、全てのデータの書き込みが完了しているか否かをチェックするベリファイ判定（パス／
フェイル判定）が行われ、全てのビットの書き込み完了が判定されると、書き込みシーケ
ンスは終了し、書き込みが不十分なビットがあると判定されると、再度書き込み電圧が印
加される。
込み電圧印加と書き込みベリファイを繰り返して行われる。即ち、ベリファイ読み出し後
、全てのデータの書き込みが完了しているか否かをチェックするベリファイ判定（パス／
フェイル判定）が行われ、全てのビットの書き込み完了が判定されると、書き込みシーケ
ンスは終了し、書き込みが不十分なビットがあると判定されると、再度書き込み電圧が印
加される。
書き込み電圧印加回数の最大値（書き込みサイクル数、或いはループ数）Ｎｍａｘは、
予め設定されている。書き込み回数がＮｍａｘに達しても全ビットの書き込みが終了しな
い場合には、書き込みが“フェイル”として書き込みシーケンスは終了する。
予め設定されている。書き込み回数がＮｍａｘに達しても全ビットの書き込みが終了しな
い場合には、書き込みが“フェイル”として書き込みシーケンスは終了する。
不良メモリセルを含むカラムに対してベリファイ判定を行う場合、不良メモリセルの書
き込みが完了しないことにより、最大書き込み回数Ｎｍａｘまで書き込みが繰り返されて
“フェイル”となるため、書き込みシーケンスが長時間化する。このため、ベリファイ判
定回路に不良カラムを切り離すためのデータを保持するラッチ回路を備え、不良カラムを
ベリファイ判定の判定対象から除外する構成が開示されている(例えば、特許文献３参照
。)。
き込みが完了しないことにより、最大書き込み回数Ｎｍａｘまで書き込みが繰り返されて
“フェイル”となるため、書き込みシーケンスが長時間化する。このため、ベリファイ判
定回路に不良カラムを切り離すためのデータを保持するラッチ回路を備え、不良カラムを
ベリファイ判定の判定対象から除外する構成が開示されている(例えば、特許文献３参照
。)。
更に、出荷後、ＮＡＮＤ型フラッシュメモリの使用中に後発的に発生した不良を救済す
るため、チップ外部からのコマンド入力に従って不良カラム切り離しデータの書き込みが
可能なラッチ回路を設けた構成が開示されている(例えば、特許文献４参照。)。
るため、チップ外部からのコマンド入力に従って不良カラム切り離しデータの書き込みが
可能なラッチ回路を設けた構成が開示されている(例えば、特許文献４参照。)。
しかしながら、冗長カラム救済方式は、必要の都度、ＮＡＮＤ型フラッシュメモリ内部
に設けられた比較回路において入力カラムアドレスと不良カラムアドレスとの一致検出を
行い、アクセスするカラムを振り替える置換制御を行うため、高速動作を阻害する一要因
となっていた。
に設けられた比較回路において入力カラムアドレスと不良カラムアドレスとの一致検出を
行い、アクセスするカラムを振り替える置換制御を行うため、高速動作を阻害する一要因
となっていた。
また、装置内部に不良カラムが存在しない、或いは、予め実装してある冗長カラム数よ
りも少ない不良カラム数しか存在しない場合は、未使用の冗長カラムを残したまま出荷さ
れる。この場合、メモリセルとして正常であるにも拘わらず、未使用領域、即ちチップ外
部からも内部からもデータを書き込むことのできない領域が存在することとなり、メモリ
セルを有効に使用しているとは言えず、利便性を低下させていた。
特開２００１−２５０３９５号公報
特開２００１−１７６２９０号公報
特開２００３−１４０８９９号公報
特開２００６−７９６９５号公報
りも少ない不良カラム数しか存在しない場合は、未使用の冗長カラムを残したまま出荷さ
れる。この場合、メモリセルとして正常であるにも拘わらず、未使用領域、即ちチップ外
部からも内部からもデータを書き込むことのできない領域が存在することとなり、メモリ
セルを有効に使用しているとは言えず、利便性を低下させていた。
本発明は、不良カラム情報を外部に通知することにより、記憶領域を有効に使用するこ
とが可能な不揮発性半導体記憶装置を提供することを目的とする。
とが可能な不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、前記メモリセルの同時に読み出し或いは書き込
みされる一括処理単位の読み出しデータ或いは書き込みデータを一時的に保持可能な第１
のデータ保持回路と、前記第１のデータ保持回路のデータ状態を装置外部に取り出す手段
と、電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力されたコマン
ドによってデータ状態を変更可能な第２のデータ保持回路とを具備し、前記一括処理単位
は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装置外部から連続し
て入力できる最大単位数の和に等しいことを特徴とする。
リセルが配列されたメモリセルアレイと、前記メモリセルの同時に読み出し或いは書き込
みされる一括処理単位の読み出しデータ或いは書き込みデータを一時的に保持可能な第１
のデータ保持回路と、前記第１のデータ保持回路のデータ状態を装置外部に取り出す手段
と、電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力されたコマン
ドによってデータ状態を変更可能な第２のデータ保持回路とを具備し、前記一括処理単位
は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装置外部から連続し
て入力できる最大単位数の和に等しいことを特徴とする。
また、本発明の別態様に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発
性メモリセルが配列されたメモリセルアレイと、前記メモリセルの同時に読み出し或いは
書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを一時的に保持可能
な第１のデータ保持回路と、前記第１のデータ保持回路のデータ状態を装置外部に取り出
す手段と、電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力された
コマンドによってデータ状態を変更可能な第２のデータ保持回路とを具備し、前記一括処
理単位は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装置外部から
連続して入力できる最大単位数との和以上で、且つ、装置内部で利用する単位数と、装置
外部に連続して出力、或いは装置外部から連続して入力できる最大単位数と、装置内部で
利用する単位数を上限として設けられる冗長領域の単位数の和を超えないことを特徴とす
る。
性メモリセルが配列されたメモリセルアレイと、前記メモリセルの同時に読み出し或いは
書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを一時的に保持可能
な第１のデータ保持回路と、前記第１のデータ保持回路のデータ状態を装置外部に取り出
す手段と、電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力された
コマンドによってデータ状態を変更可能な第２のデータ保持回路とを具備し、前記一括処
理単位は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装置外部から
連続して入力できる最大単位数との和以上で、且つ、装置内部で利用する単位数と、装置
外部に連続して出力、或いは装置外部から連続して入力できる最大単位数と、装置内部で
利用する単位数を上限として設けられる冗長領域の単位数の和を超えないことを特徴とす
る。
本発明によれば、不良カラム情報を外部に通知することにより、記憶領域を有効に使用
することが可能な不揮発性半導体記憶装置を提供できる。
することが可能な不揮発性半導体記憶装置を提供できる。
以下、本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
図１は、本実施形態に係る不揮発性半導体記憶システムの構成を示すブロック図である
。不揮発性半導体記憶システムは、ＮＡＮＤ型フラッシュメモリ１００及びフラッシュコ
ントローラ２００を有する。
図１は、本実施形態に係る不揮発性半導体記憶システムの構成を示すブロック図である
。不揮発性半導体記憶システムは、ＮＡＮＤ型フラッシュメモリ１００及びフラッシュコ
ントローラ２００を有する。
フラッシュコントローラ２００は、図１に示すように、ＣＰＵ２１（Central Processi
ng Unit）、ＲＯＭ２２（Read Only Memory）、ＲＡＭ２３（Random Access Memory）、
バッファ２４、ＥＣＣ回路２５、及び不良アドレス管理ブロック２６を有し、外部ホスト
等のシステムからの要求に従い、ＮＡＮＤ型フラッシュメモリ１００にアクセスし、デー
タの書き込み、読み出し、及び消去等の制御を行う。
ng Unit）、ＲＯＭ２２（Read Only Memory）、ＲＡＭ２３（Random Access Memory）、
バッファ２４、ＥＣＣ回路２５、及び不良アドレス管理ブロック２６を有し、外部ホスト
等のシステムからの要求に従い、ＮＡＮＤ型フラッシュメモリ１００にアクセスし、デー
タの書き込み、読み出し、及び消去等の制御を行う。
ＣＰＵ２１は、不揮発性半導体記憶システム全体の動作を制御し、不揮発性半導体記憶
システムが電源供給を受けた際に、ＲＯＭ２２に格納されるファームウェアをＲＡＭ２３
上に読み出して、所定の処理を実行する。
システムが電源供給を受けた際に、ＲＯＭ２２に格納されるファームウェアをＲＡＭ２３
上に読み出して、所定の処理を実行する。
ＲＯＭ２２は、ＣＰＵ２１により制御されるファームウェア等を格納し、ＲＡＭ２３は
、ＣＰＵ２１の作業エリアとして使用される。
、ＣＰＵ２１の作業エリアとして使用される。
バッファ２４は、外部ホスト等から転送されるデータをＮＡＮＤ型フラッシュメモリ１
００へ書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモ
リ１００から読み出されるデータを外部ホスト等へ転送する際に、一定量のデータを一時
的に記憶したりする。
００へ書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモ
リ１００から読み出されるデータを外部ホスト等へ転送する際に、一定量のデータを一時
的に記憶したりする。
ＥＣＣ回路２５は、ＮＡＮＤ型フラッシュメモリ１００にデータを書き込む際に、外部
ホスト等からフラッシュコントローラ２００に入力される書き込みデータに基づきＥＣＣ
符号を生成し、当該データに付与する。また、ＮＡＮＤ型フラッシュメモリ１００からデ
ータを読み出す際に、読み出しデータに基づき生成したＥＣＣ符号と、書き込みの際に付
与されたＥＣＣ符号とを比較することにより、エラーを検出、或いは訂正する。
ホスト等からフラッシュコントローラ２００に入力される書き込みデータに基づきＥＣＣ
符号を生成し、当該データに付与する。また、ＮＡＮＤ型フラッシュメモリ１００からデ
ータを読み出す際に、読み出しデータに基づき生成したＥＣＣ符号と、書き込みの際に付
与されたＥＣＣ符号とを比較することにより、エラーを検出、或いは訂正する。
不良アドレス管理ブロック２６は、ＮＡＮＤ型フラッシュメモリ１００から通知される
不良カラムアドレス情報を基に構成され、当該不良カラムアドレス情報を管理する。不良
カラムアドレスに関しては後述する。
不良カラムアドレス情報を基に構成され、当該不良カラムアドレス情報を管理する。不良
カラムアドレスに関しては後述する。
次に、ＮＡＮＤ型フラッシュメモリ１００の構成に関して説明する。図２は、ＮＡＮＤ
型フラッシュメモリ１００の機能ブロック構成を示し、図３は、そのメモリコア部のセル
アレイ構成を示す。
型フラッシュメモリ１００の機能ブロック構成を示し、図３は、そのメモリコア部のセル
アレイ構成を示す。
ＮＡＮＤ型フラッシュメモリ１００は、入力バッファ１、入力バッファ２、コマンドデ
コーダ３、ステートマシン４、ＲＯＭ５、ＲＡＭ６、電源オン検地回路７、アドレスバッ
ファ８、コントロールレジスタ９ａ、コントロールレジスタ９ｂ、ロウデコーダ１０、セ
ンスアンプ回路１１、高電圧発生回路１２、コントロールレジスタ１３、メモリセルアレ
イ１４、選択回路１５、ベリファイ判定回路１６、データバッファ１７、及び出力バッフ
ァ１８を有する。
コーダ３、ステートマシン４、ＲＯＭ５、ＲＡＭ６、電源オン検地回路７、アドレスバッ
ファ８、コントロールレジスタ９ａ、コントロールレジスタ９ｂ、ロウデコーダ１０、セ
ンスアンプ回路１１、高電圧発生回路１２、コントロールレジスタ１３、メモリセルアレ
イ１４、選択回路１５、ベリファイ判定回路１６、データバッファ１７、及び出力バッフ
ァ１８を有する。
チップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎｘ、リードイネーブル信
号ＲＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号Ａ
ＬＥｘ、ライトプロテクト信号ＷＰｎｘ等の外部制御信号は、制御ピンを介して入力バッ
ファ１に入力される。コマンド、アドレス、及びデータは、入出力ピン（Ｉ／Ｏピン）を
介して入力バッファ２に入力される。
号ＲＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号Ａ
ＬＥｘ、ライトプロテクト信号ＷＰｎｘ等の外部制御信号は、制御ピンを介して入力バッ
ファ１に入力される。コマンド、アドレス、及びデータは、入出力ピン（Ｉ／Ｏピン）を
介して入力バッファ２に入力される。
また、図２には明示しないが、ＮＡＮＤ型フラッシュメモリ１００が、書き込み、読み
出し、及び消去動作等に対してレディ状態にあるか、ビジー状態にあるかを示すステータ
ス信号ＲＢｘが、フラッシュコントローラ２００に対して出力可能に構成されている。
出し、及び消去動作等に対してレディ状態にあるか、ビジー状態にあるかを示すステータ
ス信号ＲＢｘが、フラッシュコントローラ２００に対して出力可能に構成されている。
入出力ピンから入力されたコマンドは、入力バッファ２を介してコマンドデコーダ３に
転送され、コマンドデコーダ３でデコードされた後、ステートマシン４に転送される。
転送され、コマンドデコーダ３でデコードされた後、ステートマシン４に転送される。
ステートマシン４は、ＮＡＮＤ型フラッシュメモリ１００の内部制御回路であり、その
制御プログラムの一部、或いは全部は、ＲＯＭ５、ＲＡＭ６に保持されている。不揮発性
半導体記憶システムが電源供給を受け、電源オン検知回路７が電源オンを検知すると、制
御プログラムの一部、或いは全部がＲＡＭ６に転送される。ステートマシン４は、ＲＡＭ
６に転送された制御プログラムに基づき、コマンドデコーダ３から入力されたコマンドに
応じて、書き込み、読み出し、及び消去等の各種動作を制御する。
制御プログラムの一部、或いは全部は、ＲＯＭ５、ＲＡＭ６に保持されている。不揮発性
半導体記憶システムが電源供給を受け、電源オン検知回路７が電源オンを検知すると、制
御プログラムの一部、或いは全部がＲＡＭ６に転送される。ステートマシン４は、ＲＡＭ
６に転送された制御プログラムに基づき、コマンドデコーダ３から入力されたコマンドに
応じて、書き込み、読み出し、及び消去等の各種動作を制御する。
入出力ピンから入力されたアドレスは、アドレスバッファ８を介して、ステートマシン
４の制御により定められた所定のタイミングにおいて、コントロールレジスタ９ａ及びコ
ントロールレジスタ９ｂに入力され、ロウデコーダ１０やセンスアンプ回路１１に転送さ
れる。
４の制御により定められた所定のタイミングにおいて、コントロールレジスタ９ａ及びコ
ントロールレジスタ９ｂに入力され、ロウデコーダ１０やセンスアンプ回路１１に転送さ
れる。
高電圧発生回路１２は、ステートマシン４からコントロールレジスタ１３を介して与え
られる信号により制御され、書き込み、読み出し、及び消去等の各種動作に応じて必要と
される高電圧を発生する。
られる信号により制御され、書き込み、読み出し、及び消去等の各種動作に応じて必要と
される高電圧を発生する。
メモリセルアレイ１４は、図３に示すように、電気的書き換え可能な不揮発性メモリセ
ルＭＣ０乃至ＭＣ３１（以下、一般にメモリセルＭＣと称する場合がある）が直列接続さ
れたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
ルＭＣ０乃至ＭＣ３１（以下、一般にメモリセルＭＣと称する場合がある）が直列接続さ
れたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
メモリセルＭＣは、例えば、半導体基板にトンネル絶縁膜を介して形成された浮遊ゲー
ト電極、及び当該浮遊ゲート電極上にゲート間絶縁膜を介して積層された制御ゲート電極
を有する。メモリセルＭＣは、浮遊ゲート電極に蓄積された電荷の多寡による閾値電圧の
変化を利用して、例えば、上位ページデータ“ｘ”と下位ページデータ“ｙ”とにより定
義され、閾値電圧の順にデータ“１１”、“１０”、“００”、“０１”が割り付けられ
た４値データ“ｘｙ”の１つを不揮発に保持可能とされる。
ト電極、及び当該浮遊ゲート電極上にゲート間絶縁膜を介して積層された制御ゲート電極
を有する。メモリセルＭＣは、浮遊ゲート電極に蓄積された電荷の多寡による閾値電圧の
変化を利用して、例えば、上位ページデータ“ｘ”と下位ページデータ“ｙ”とにより定
義され、閾値電圧の順にデータ“１１”、“１０”、“００”、“０１”が割り付けられ
た４値データ“ｘｙ”の１つを不揮発に保持可能とされる。
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＴ１を介してビット線
ＢＬに、他端は選択ゲートトランジスタＳＴ２を介して共通ソース線ＣＥＬＳＲＣに接続
される。同一行のメモリセルＭＣの制御ゲート電極は、それぞれメモリセル列方向に延在
して共通接続され、ワード線ＷＬ０乃至ＷＬ３１（以下、一般にワード線ＷＬと称する場
合がある）を構成する。また、選択ゲートトランジスタＳＴ１、ＳＴ２の制御ゲート電極
は、それぞれメモリセル列方向に延在して共通接続され、選択ゲート線ＳＧＤ、ＳＧＳを
構成する。
ＢＬに、他端は選択ゲートトランジスタＳＴ２を介して共通ソース線ＣＥＬＳＲＣに接続
される。同一行のメモリセルＭＣの制御ゲート電極は、それぞれメモリセル列方向に延在
して共通接続され、ワード線ＷＬ０乃至ＷＬ３１（以下、一般にワード線ＷＬと称する場
合がある）を構成する。また、選択ゲートトランジスタＳＴ１、ＳＴ２の制御ゲート電極
は、それぞれメモリセル列方向に延在して共通接続され、選択ゲート線ＳＧＤ、ＳＧＳを
構成する。
メモリセル列方向に複数配列されるＮＡＮＤセルユニットＮＵの集合は、データ消去の
最小単位となるブロックＢＬＫを構成し、メモリセル行方向に複数のブロックＢＬＫ０乃
至ＢＬＫｎが配置されている。
最小単位となるブロックＢＬＫを構成し、メモリセル行方向に複数のブロックＢＬＫ０乃
至ＢＬＫｎが配置されている。
ロウデコーダ１０は、ワード線ＷＬの一端側に配置され、コントロールレジスタ９ａか
ら入力されたアドレスに従い、ワード線ＷＬ、選択ゲート線ＳＧＳ、及び選択ゲート線Ｓ
ＧＤの選択駆動を行う。
ら入力されたアドレスに従い、ワード線ＷＬ、選択ゲート線ＳＧＳ、及び選択ゲート線Ｓ
ＧＤの選択駆動を行う。
センスアンプ回路１１は、ビット線ＢＬの一端側に配置され、データの書き込み及び読
み出しに供せられる。また、センスアンプ回路１１は、複数のページバッファＰＢを具備
し、選択回路１５を介して、ブロックＢＬＫ内のビット線ＢＬにおいて端から数えて偶数
番目のビット線ＢＬから構成されるグループである偶数ビット線ＢＬｅ、或いは奇数番目
のビット線ＢＬから構成されるグループである奇数ビット線ＢＬｏのいずれか一方に選択
的に接続される。
み出しに供せられる。また、センスアンプ回路１１は、複数のページバッファＰＢを具備
し、選択回路１５を介して、ブロックＢＬＫ内のビット線ＢＬにおいて端から数えて偶数
番目のビット線ＢＬから構成されるグループである偶数ビット線ＢＬｅ、或いは奇数番目
のビット線ＢＬから構成されるグループである奇数ビット線ＢＬｏのいずれか一方に選択
的に接続される。
選択回路１５は、２つのグループのビット線ＢＬｅ、ＢＬｏから一方のみを選択してセ
ンスアンプ回路１１に接続し、且つ、２つのグループのビット線ＢＬｅ、ＢＬｏの他方を
非選択としてセンスアンプ回路１１に接続しない。また、データ読み出し時には、非選択
側のビット線ＢＬを接地することにより、ビット線ＢＬ間の結合ノイズを低減させる。
ンスアンプ回路１１に接続し、且つ、２つのグループのビット線ＢＬｅ、ＢＬｏの他方を
非選択としてセンスアンプ回路１１に接続しない。また、データ読み出し時には、非選択
側のビット線ＢＬを接地することにより、ビット線ＢＬ間の結合ノイズを低減させる。
この場合、１本のワード線ＷＬ及び偶数ビット線ＢＬｅにより選択されるメモリセルＭ
Ｃの集合が、書き込み及び読み出しの単位である１ページを構成し、１本のワード線ＷＬ
及び奇数ビット線ＢＬｏにより選択されるメモリセルＭＣの集合が他の１ページを構成す
る。
Ｃの集合が、書き込み及び読み出しの単位である１ページを構成し、１本のワード線ＷＬ
及び奇数ビット線ＢＬｏにより選択されるメモリセルＭＣの集合が他の１ページを構成す
る。
ベリファイ判定回路１６は、センスアンプ回路１１に付属して設けられ、データ書き込
み時にセンスアンプ回路１１内のページバッファＰＢが有するデータラッチＬＡＴ１の保
持するデータに基づいて、後述するベリファイ判定動作を行う。
み時にセンスアンプ回路１１内のページバッファＰＢが有するデータラッチＬＡＴ１の保
持するデータに基づいて、後述するベリファイ判定動作を行う。
書き込みデータは、データバッファ１７を介して、センスアンプ回路１１にロードされ
、センスアンプ回路１１に読み出されたデータは、出力バッファ１８を介して、外部に出
力される。
、センスアンプ回路１１に読み出されたデータは、出力バッファ１８を介して、外部に出
力される。
図４は、センスアンプ回路１１の１つのページバッファＰＢの構成例を示している。セ
ンスノードＮｓｅｎとビット線ＢＬとの間に配置されたＮＭＯＳトランジスタＱ１は、ビ
ット線制御信号ＢＬＣＬＡＭＰにより制御され、ビット線ＢＬのプリチャージ電圧をクラ
ンプする働き、及びビット線ＢＬの電圧を増幅するプリセンスアンプとしての働きをする
。センスノードＮｓｅｎには、ビット線プリチャージ制御信号ＢＬＰＲＥにより制御され
るプリチャージ用ＮＭＯＳトランジスタＱ２が接続され、また必要に応じて電荷保持用の
キャパシタＣ１が接続される。
ンスノードＮｓｅｎとビット線ＢＬとの間に配置されたＮＭＯＳトランジスタＱ１は、ビ
ット線制御信号ＢＬＣＬＡＭＰにより制御され、ビット線ＢＬのプリチャージ電圧をクラ
ンプする働き、及びビット線ＢＬの電圧を増幅するプリセンスアンプとしての働きをする
。センスノードＮｓｅｎには、ビット線プリチャージ制御信号ＢＬＰＲＥにより制御され
るプリチャージ用ＮＭＯＳトランジスタＱ２が接続され、また必要に応じて電荷保持用の
キャパシタＣ１が接続される。
センスノードＮｓｅｎは、ビット線制御信号ＢＬＣ１により制御される転送用ＮＭＯＳ
トランジスタＱ３を介して、データラッチＬＡＴ１の一方のデータノードＮ１に接続され
ている。データノードＮ１とセンスノードＮｓｅｎとの間には、読み出しデータを一時的
に記憶するためのデータ記憶回路ＤＳが設けられている。ドレインが電圧端子ＶＲＥＧに
接続されたＮＭＯＳトランジスタＱ４のゲートがデータ記憶ノードＮＲである。
トランジスタＱ３を介して、データラッチＬＡＴ１の一方のデータノードＮ１に接続され
ている。データノードＮ１とセンスノードＮｓｅｎとの間には、読み出しデータを一時的
に記憶するためのデータ記憶回路ＤＳが設けられている。ドレインが電圧端子ＶＲＥＧに
接続されたＮＭＯＳトランジスタＱ４のゲートがデータ記憶ノードＮＲである。
この記憶ノードＮＲとデータラッチＬＡＴ１のデータノードＮ１との間に、データ転送
制御信号ＤＴＧにより制御されるデータ転送用ＮＭＯＳトランジスタＱ６が配置されてい
る。また、記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電圧ＶＲ
ＥＧを転送するために、ＮＭＯＳトランジスタＱ４とセンスノードＮｓｅｎとの間に、電
圧転送制御信号ＲＥＧにより制御されるＮＭＯＳトランジスタＱ５が配置されている。
制御信号ＤＴＧにより制御されるデータ転送用ＮＭＯＳトランジスタＱ６が配置されてい
る。また、記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電圧ＶＲ
ＥＧを転送するために、ＮＭＯＳトランジスタＱ４とセンスノードＮｓｅｎとの間に、電
圧転送制御信号ＲＥＧにより制御されるＮＭＯＳトランジスタＱ５が配置されている。
データ記憶回路ＤＳは、本実施形態においては1つ配置されているが、複数配置しても
良い。データ記憶回路ＤＳは、書き込み時に前サイクルの書き込みデータを保持して、後
述するベリファイ判定動作において、“０”書き込み不十分のメモリセルＭＣについての
み、“０”データをデータラッチＬＡＴ１のデータノードＮ１に書き戻すための書き戻し
回路として用いられる。
良い。データ記憶回路ＤＳは、書き込み時に前サイクルの書き込みデータを保持して、後
述するベリファイ判定動作において、“０”書き込み不十分のメモリセルＭＣについての
み、“０”データをデータラッチＬＡＴ１のデータノードＮ１に書き戻すための書き戻し
回路として用いられる。
一方、データラッチＬＡＴ１の他方のデータノードＮ２は、後述するベリファイチェッ
ク回路ＶＣＫを介して、第１の検知線ＣＯＭに接続されている。
ク回路ＶＣＫを介して、第１の検知線ＣＯＭに接続されている。
また、センスノードＮｓｅｎには、ビット線制御信号ＢＬＣ２により制御される転送用
ＮＭＯＳトランジスタＱ７を介して、データキャッシュとして機能する第１のデータ保持
回路としてのデータラッチＬＡＴ２が接続されている。データラッチＬＡＴ１とＬＡＴ２
との間では、１ページ分の書き込みまたは読み出しデータが同時に転送される。
ＮＭＯＳトランジスタＱ７を介して、データキャッシュとして機能する第１のデータ保持
回路としてのデータラッチＬＡＴ２が接続されている。データラッチＬＡＴ１とＬＡＴ２
との間では、１ページ分の書き込みまたは読み出しデータが同時に転送される。
メモリセルＭＣが４値データを保持可能である場合、例えば下位ページ書き込みのため
に上位ページデータを参照し、或いは上位ページデータ書き込みに下位ページデータを参
照する、ということが必要になる。
に上位ページデータを参照し、或いは上位ページデータ書き込みに下位ページデータを参
照する、ということが必要になる。
例えば、下位ページを参照して上位ページを書く必要があるとすると、データラッチＬ
ＡＴ１に書き込むべき上位データを保持し、下位ページデータが既にメモリセルＭＣに書
かれている場合には、これを読み出してデータラッチＬＡＴ２に保持する。そして、この
下位ページデータを参照しながら、上位ページデータの書き込みベリファイ制御を行う。
ＡＴ１に書き込むべき上位データを保持し、下位ページデータが既にメモリセルＭＣに書
かれている場合には、これを読み出してデータラッチＬＡＴ２に保持する。そして、この
下位ページデータを参照しながら、上位ページデータの書き込みベリファイ制御を行う。
データラッチＬＡＴ２のデータノードＮ１１、Ｎ１２は、カラム選択信号ＣＳＬｉによ
り制御されるカラム選択ゲートＱ１１、Ｑ１２を介して、相補データ線ＤＬ、ＤＬｎに接
続されている。この相補データ線ＤＬ、ＤＬｎはページ内の入出力端子を単位として集約
され、差動アンプによりそのデータ状態を判定される。
り制御されるカラム選択ゲートＱ１１、Ｑ１２を介して、相補データ線ＤＬ、ＤＬｎに接
続されている。この相補データ線ＤＬ、ＤＬｎはページ内の入出力端子を単位として集約
され、差動アンプによりそのデータ状態を判定される。
相補データ線ＤＬ、ＤＬｎにはＰＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ
２２がそれぞれ接続されている。ＰＭＯＳトランジスタＱ２１のソースは電源電圧Ｖｄｄ
に接続され、ＮＭＯＳトランジスタＱ２２のソースは接地電圧Ｖｓｓに接続される。ＰＭ
ＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２のゲートは、デコーダ回路ＤＥＣ
２により制御され、相補的にオン、オフされるように構成されている。デコーダ回路ＤＥ
Ｃ２は、後述する活性化信号ＦＣＳＬｎによって制御される。
２２がそれぞれ接続されている。ＰＭＯＳトランジスタＱ２１のソースは電源電圧Ｖｄｄ
に接続され、ＮＭＯＳトランジスタＱ２２のソースは接地電圧Ｖｓｓに接続される。ＰＭ
ＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２のゲートは、デコーダ回路ＤＥＣ
２により制御され、相補的にオン、オフされるように構成されている。デコーダ回路ＤＥ
Ｃ２は、後述する活性化信号ＦＣＳＬｎによって制御される。
図５に、１ページを構成するセンスアンプ回路１１の構成を示す。図４に示した１ビッ
トのデータを保持するページバッファＰＢが有する第１の検知線ＣＯＭは、ページバッフ
ァＰＢ０乃至ＰＢ７を単位として（即ち、バイト単位で）共通接続され、１カラムを構成
している。第１の検知線ＣＯＭの論理レベル情報は、ＰＭＯＳトランジスタＱ４２及びＱ
４３を介して第２の検知線ＮＣＯＭに、更に、ＮＭＯＳトランジスタＱ４５を介して、第
３の検知線ＬＳＥＮに伝達される。第３の検知線ＬＳＥＮの論理レベル情報は、ベリファ
イ判定回路１６に入力され、ステートマシン４に通知される。
トのデータを保持するページバッファＰＢが有する第１の検知線ＣＯＭは、ページバッフ
ァＰＢ０乃至ＰＢ７を単位として（即ち、バイト単位で）共通接続され、１カラムを構成
している。第１の検知線ＣＯＭの論理レベル情報は、ＰＭＯＳトランジスタＱ４２及びＱ
４３を介して第２の検知線ＮＣＯＭに、更に、ＮＭＯＳトランジスタＱ４５を介して、第
３の検知線ＬＳＥＮに伝達される。第３の検知線ＬＳＥＮの論理レベル情報は、ベリファ
イ判定回路１６に入力され、ステートマシン４に通知される。
即ち、ベリファイ判定のためのデータ線は、第１の検知線ＣＯＭ、第２の検知線ＮＣＯ
Ｍ、及び第３の検知線ＬＳＥＮの階層構造を有する。
Ｍ、及び第３の検知線ＬＳＥＮの階層構造を有する。
第１の検知線ＣＯＭは、図４に示すように、各々のページバッファＰＢが有するベリフ
ァイチェック回路ＶＣＫを介してデータラッチＬＡＴ１に接続されている。
ァイチェック回路ＶＣＫを介してデータラッチＬＡＴ１に接続されている。
書き込み或いは消去時のベリファイ読み出しでは、書き込みが完了すると、データラッ
チＬＡＴ１のデータノードＮ１がオール“１”状態になるようにその保持データが制御さ
れる。このデータラッチＬＡＴ１のデータノードＮ１のオール“１”状態をカラム単位で
検出するのが、第１の検知線ＣＯＭである。
チＬＡＴ１のデータノードＮ１がオール“１”状態になるようにその保持データが制御さ
れる。このデータラッチＬＡＴ１のデータノードＮ１のオール“１”状態をカラム単位で
検出するのが、第１の検知線ＣＯＭである。
第１の検知線ＣＯＭは、制御信号ＣＯＭＨｎにより制御されるプリチャージ用ＰＭＯＳ
トランジスタＱ４１で電源電圧Ｖｄｄにプリチャージされる。ベリファイ信号ＶＦＹによ
りベリファイチェック回路ＶＣＫが活性化された時に、データラッチＬＡＴ１のデータノ
ードＮ１が１つでもデータ“０”（書き込み不十分）であると、プリチャージされた第１
の検知線ＣＯＭが放電される。この場合、書き込み或いは消去が“フェイル”であること
、即ち、書き込み或いは消去が完了していないことを示す。
トランジスタＱ４１で電源電圧Ｖｄｄにプリチャージされる。ベリファイ信号ＶＦＹによ
りベリファイチェック回路ＶＣＫが活性化された時に、データラッチＬＡＴ１のデータノ
ードＮ１が１つでもデータ“０”（書き込み不十分）であると、プリチャージされた第１
の検知線ＣＯＭが放電される。この場合、書き込み或いは消去が“フェイル”であること
、即ち、書き込み或いは消去が完了していないことを示す。
図４に示すベリファイ信号ＶＦＹは、例えば８つのページバッファＰＢの全ベリファイ
チェック回路ＶＣＫを同時に活性化するように構成される。これは、カラム単位でのパス
／フェイル判定を行う場合であるが、ビット単位でのパス／フェイル判定を行う場合には
、このベリファイ信号ＶＦＹを個々のページバッファＰＢについて順次入力してチェック
を繰り返せば良い。
チェック回路ＶＣＫを同時に活性化するように構成される。これは、カラム単位でのパス
／フェイル判定を行う場合であるが、ビット単位でのパス／フェイル判定を行う場合には
、このベリファイ信号ＶＦＹを個々のページバッファＰＢについて順次入力してチェック
を繰り返せば良い。
第１の検知線ＣＯＭは、図５に示すように、それぞれのレベル遷移を検知するためのＰ
ＭＯＳトランジスタＱ４２のゲートに接続されている。ＰＭＯＳトランジスタＱ４２のソ
ースは、電源電圧Ｖｄｄに接続され、ドレインは、後述する第２のデータ保持回路として
のカラム切り離しデータ保持回路１９の一方のデータノードＮ２２が保持するデータであ
るＦＵＳＥＤＡＴＡ信号により制御されるＰＭＯＳトランジスタＱ４３を介して、第２の
検知線ＮＣＯＭに接続されている。
ＭＯＳトランジスタＱ４２のゲートに接続されている。ＰＭＯＳトランジスタＱ４２のソ
ースは、電源電圧Ｖｄｄに接続され、ドレインは、後述する第２のデータ保持回路として
のカラム切り離しデータ保持回路１９の一方のデータノードＮ２２が保持するデータであ
るＦＵＳＥＤＡＴＡ信号により制御されるＰＭＯＳトランジスタＱ４３を介して、第２の
検知線ＮＣＯＭに接続されている。
図６は、カラム切り離しデータ保持回路１９の内部構成を示す回路図である。カラム切
り離しデータ保持回路１９は、例えば不良カラム等について、当該カラムをベリファイ判
定の対象から除外するために設けられ、出荷前のテスト結果に従って、不良カラム切り離
しデータが書き込まれる。即ち、メモリセルアレイ１４の初期設定データ記憶領域に保持
されるカラム切り離しデータが、電源投入時に自動的に読み出されて、カラム切り離しデ
ータ保持回路１９に書き込まれる。
り離しデータ保持回路１９は、例えば不良カラム等について、当該カラムをベリファイ判
定の対象から除外するために設けられ、出荷前のテスト結果に従って、不良カラム切り離
しデータが書き込まれる。即ち、メモリセルアレイ１４の初期設定データ記憶領域に保持
されるカラム切り離しデータが、電源投入時に自動的に読み出されて、カラム切り離しデ
ータ保持回路１９に書き込まれる。
また、カラム切り離しデータ保持回路１９に保持されるデータは、出荷後、ＮＡＮＤ型
フラッシュメモリ１００の使用中に発生した不良カラムをベリファイ判定の対象から除外
するために、ＮＡＮＤ型フラッシュメモリ１００外部からのコマンド入力により書き換え
可能に構成される。
フラッシュメモリ１００の使用中に発生した不良カラムをベリファイ判定の対象から除外
するために、ＮＡＮＤ型フラッシュメモリ１００外部からのコマンド入力により書き換え
可能に構成される。
そのため、図６に示すように、カラム切り離しデータ保持回路１９の他方のデータノー
ドＮ２１と接地電圧Ｖｓｓとの間に、カラム選択信号ＣＳＬにより制御されるＮＭＯＳト
ランジスタＱ３１と、活性化信号ＦＣＥＮにより制御されるＮＭＯＳトランジスタＱ３２
とが直列接続されている。また、データノードＮ２２には、リセット信号ＦＣＲＳＴによ
り制御されるリセット用ＮＭＯＳトランジスタＱ３３が接続されている。尚、カラム選択
信号ＣＳＬは、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉとは異な
るものである。
ドＮ２１と接地電圧Ｖｓｓとの間に、カラム選択信号ＣＳＬにより制御されるＮＭＯＳト
ランジスタＱ３１と、活性化信号ＦＣＥＮにより制御されるＮＭＯＳトランジスタＱ３２
とが直列接続されている。また、データノードＮ２２には、リセット信号ＦＣＲＳＴによ
り制御されるリセット用ＮＭＯＳトランジスタＱ３３が接続されている。尚、カラム選択
信号ＣＳＬは、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉとは異な
るものである。
出荷後に所定のシーケンスにより行われる不良チェックで、新たに不良カラムが発見さ
れた場合、これをベリファイ判定対象から除外するために、所定のコマンド入力に従って
、カラム切り離しデータ保持回路１９にカラム切り離しデータが書き込まれる。
れた場合、これをベリファイ判定対象から除外するために、所定のコマンド入力に従って
、カラム切り離しデータ保持回路１９にカラム切り離しデータが書き込まれる。
即ち、カラム選択信号ＣＳＬによりＮＭＯＳトランジスタＱ３１がオン、図示略のコン
トロールレジスタ９ｂにより活性化される活性化信号ＦＣＥＮによりＮＭＯＳトランジス
タＱ３２がオンすることで、カラム切り離しデータ保持回路１９の他方のデータノードＮ
２１を“０”、一方のデータノードＮ２２を“１”とするカラム切り離しデータがラッチ
される。
トロールレジスタ９ｂにより活性化される活性化信号ＦＣＥＮによりＮＭＯＳトランジス
タＱ３２がオンすることで、カラム切り離しデータ保持回路１９の他方のデータノードＮ
２１を“０”、一方のデータノードＮ２２を“１”とするカラム切り離しデータがラッチ
される。
即ち、カラム切り離しデータ保持回路１９が保持するカラム切り離しデータは、正常カ
ラム（不良カラムではないカラム）においては、ＰＭＯＳトランジスタＱ４３をオンとす
る、即ち、ＦＵＳＥＤＡＴＡ信号を“０”とするデータである。一方、不良カラムにおい
ては、ＰＭＯＳトランジスタＱ４３をオフとする、即ち、ＦＵＳＥＤＡＴＡ信号を“１”
とするデータである。
ラム（不良カラムではないカラム）においては、ＰＭＯＳトランジスタＱ４３をオンとす
る、即ち、ＦＵＳＥＤＡＴＡ信号を“０”とするデータである。一方、不良カラムにおい
ては、ＰＭＯＳトランジスタＱ４３をオフとする、即ち、ＦＵＳＥＤＡＴＡ信号を“１”
とするデータである。
尚、出荷後の不良チェックは、システム起動時の初期設定動作中に行っても良いし、或
いは、任意のタイミングで所定のコマンド入力により行っても良い。
いは、任意のタイミングで所定のコマンド入力により行っても良い。
第２の検知線ＮＣＯＭは、第１の検知線ＣＯＭと一対一対応で配置され、正常カラムに
ついて、第１の検知線ＣＯＭのレベル遷移を検知するためのものであり、また、リセット
信号ＣＯＬＤＲＳＴにより制御されるリセット用ＮＭＯＳトランジＱ４４を介して、接地
電圧Ｖｓｓに接続される。リセット信号ＣＯＬＤＲＳＴにより、ＮＭＯＳトランジスタＱ
４４をオンにすることで、第２の検知線ＮＣＯＭは接地電圧Ｖｓｓにリセットされる。
ついて、第１の検知線ＣＯＭのレベル遷移を検知するためのものであり、また、リセット
信号ＣＯＬＤＲＳＴにより制御されるリセット用ＮＭＯＳトランジＱ４４を介して、接地
電圧Ｖｓｓに接続される。リセット信号ＣＯＬＤＲＳＴにより、ＮＭＯＳトランジスタＱ
４４をオンにすることで、第２の検知線ＮＣＯＭは接地電圧Ｖｓｓにリセットされる。
第２の検知線ＮＣＯＭは、それぞれのレベル遷移を検知するためのＮＭＯＳトランジス
タＱ４５のゲートに接続され、ＮＭＯＳトランジスタＱ４５のドレインは第３の検知線Ｌ
ＳＥＮに共通接続されている。
タＱ４５のゲートに接続され、ＮＭＯＳトランジスタＱ４５のドレインは第３の検知線Ｌ
ＳＥＮに共通接続されている。
第３の検知線ＬＳＥＮは、各カラムにおける第２の検知線ＮＣＯＭのレベル遷移を検知
するために設けられる一括検知線である。ＮＭＯＳトランジスタＱ４５のソースには、Ｎ
ＭＯＳトランジスタＱ４５と直列に、コントロールレジスタ９ｂから入力される活性化信
号ＤＥＮにより制御されるＮＭＯＳトランジスタＱ４６が接続されている。
するために設けられる一括検知線である。ＮＭＯＳトランジスタＱ４５のソースには、Ｎ
ＭＯＳトランジスタＱ４５と直列に、コントロールレジスタ９ｂから入力される活性化信
号ＤＥＮにより制御されるＮＭＯＳトランジスタＱ４６が接続されている。
ベリファイ判定時において、書き込み不十分なメモリセルＭＣが存在し、プリチャージ
された第１の検知線ＣＯＭがベリファイチェック回路ＶＣＫを介して放電される場合、第
１の検知線ＣＯＭが論理レベル“Ｌ”に遷移し、対応するＰＭＯＳトランジスタＱ４２が
オンになる。
された第１の検知線ＣＯＭがベリファイチェック回路ＶＣＫを介して放電される場合、第
１の検知線ＣＯＭが論理レベル“Ｌ”に遷移し、対応するＰＭＯＳトランジスタＱ４２が
オンになる。
ここで、正常カラムにおいては、ＰＭＯＳトランジスタＱ４３がオンであり、第２の検
知線ＮＣＯＭは、ＰＭＯＳトランジスタＱ４２、Ｑ４３を介して充電され、論理レベル“
Ｈ”に遷移する。一方、不良カラムにおいては、ＰＭＯＳトランジスタＱ４３がオフであ
り、第１の検知線ＣＯＭのレベル遷移に拘わらず、第２の検知線ＮＣＯＭは論理レベル“
Ｌ”の初期状態を保つ（充電されない）。
知線ＮＣＯＭは、ＰＭＯＳトランジスタＱ４２、Ｑ４３を介して充電され、論理レベル“
Ｈ”に遷移する。一方、不良カラムにおいては、ＰＭＯＳトランジスタＱ４３がオフであ
り、第１の検知線ＣＯＭのレベル遷移に拘わらず、第２の検知線ＮＣＯＭは論理レベル“
Ｌ”の初期状態を保つ（充電されない）。
ベリファイ判定動作中は、ＮＭＯＳトランジスタＱ４６が常にオンであるから、第２の
検知線ＮＣＯＭが論理レベル“Ｈ”への遷移を示す場合、ＮＭＯＳトランジスタＱ４５が
オンとなり、第３の検知線ＬＳＥＮが放電される。一方、第２の検知線ＮＣＯＭが論理レ
ベル“Ｌ”の初期状態を保つ場合、ＮＭＯＳトランジスタＱ４５がオフとなり、第３の検
知線ＬＳＥＮは放電されない。
検知線ＮＣＯＭが論理レベル“Ｈ”への遷移を示す場合、ＮＭＯＳトランジスタＱ４５が
オンとなり、第３の検知線ＬＳＥＮが放電される。一方、第２の検知線ＮＣＯＭが論理レ
ベル“Ｌ”の初期状態を保つ場合、ＮＭＯＳトランジスタＱ４５がオフとなり、第３の検
知線ＬＳＥＮは放電されない。
ベリファイ判定回路１６は、この第３の検知線ＬＳＥＮの論理レベルの遷移を検知して
ベリファイ判定を行う。即ち、第３の検知線ＬＳＥＮが放電され、論理レベル“Ｌ”へ遷
移すればベリファイ判定の結果として“フェイル”が、第３の検知線ＬＳＥＮが放電され
ず、論理レベル“Ｈ”を保つ場合はベリファイ判定の結果として“パス”がステートマシ
ン４に通知される。
ベリファイ判定を行う。即ち、第３の検知線ＬＳＥＮが放電され、論理レベル“Ｌ”へ遷
移すればベリファイ判定の結果として“フェイル”が、第３の検知線ＬＳＥＮが放電され
ず、論理レベル“Ｈ”を保つ場合はベリファイ判定の結果として“パス”がステートマシ
ン４に通知される。
ステートマシン４は、ベリファイ判定の結果に基づき、例えば“フェイル”であれば再
度書き込み電圧を印加する等の条件判定を行う。従って、カラム切り離しデータ保持回路
１９を設けることにより、不良カラムにあっては、強制的に“パス”とする、即ち、ベリ
ファイ判定の対象から除外することが可能となる。
度書き込み電圧を印加する等の条件判定を行う。従って、カラム切り離しデータ保持回路
１９を設けることにより、不良カラムにあっては、強制的に“パス”とする、即ち、ベリ
ファイ判定の対象から除外することが可能となる。
本実施形態に係る半導体記憶システムにおいては、カラム切り離しデータ保持回路１９
の一方のデータノードＮ２２が保持するデータであるＦＵＳＥＤＡＴＡ信号を、デコーダ
回路ＤＥＣ１にも入力する。これにより、回路面積の増大を最小限に抑えつつ、不良カラ
ムアドレス情報をＮＡＮＤ型フラッシュメモリ１００外部、例えばフラッシュコントロー
ラ２００に通知することが可能となる。以下、この点について、ＮＡＮＤ型フラッシュメ
モリ１００の動作を踏まえて詳細に説明する。
の一方のデータノードＮ２２が保持するデータであるＦＵＳＥＤＡＴＡ信号を、デコーダ
回路ＤＥＣ１にも入力する。これにより、回路面積の増大を最小限に抑えつつ、不良カラ
ムアドレス情報をＮＡＮＤ型フラッシュメモリ１００外部、例えばフラッシュコントロー
ラ２００に通知することが可能となる。以下、この点について、ＮＡＮＤ型フラッシュメ
モリ１００の動作を踏まえて詳細に説明する。
図７は、図５に示したデコーダ回路ＤＥＣ１と、ページバッファＰＢの入力信号である
カラム選択信号ＣＳＬｉ及び活性化信号ＦＣＳＬｎとの関係を示す。本実施形態において
、カラム切り離しデータ保持回路１９は、１バイト単位（１カラム単位）で配置されてい
るから、デコーダ回路ＤＥＣ１も同様に、１カラムに対し１つ配置する。従って、デコー
ダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉ及び活性化信号ＦＣＳＬｎは、
当該カラムのページバッファＰＢに共通信号として入力される。
カラム選択信号ＣＳＬｉ及び活性化信号ＦＣＳＬｎとの関係を示す。本実施形態において
、カラム切り離しデータ保持回路１９は、１バイト単位（１カラム単位）で配置されてい
るから、デコーダ回路ＤＥＣ１も同様に、１カラムに対し１つ配置する。従って、デコー
ダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉ及び活性化信号ＦＣＳＬｎは、
当該カラムのページバッファＰＢに共通信号として入力される。
デコーダ回路ＤＥＣ１は、ＦＵＳＥＤＡＴＡ信号、及びアドレスバッファから生成され
るカラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤを入力信号とする。ここ
で、カラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤは、当該カラムが選択
される場合のみ全て“１”が入力され、当該カラムが選択されない場合は、少なくとも一
箇所以上に“０”が入力されるように構成するものとする。
るカラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤを入力信号とする。ここ
で、カラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤは、当該カラムが選択
される場合のみ全て“１”が入力され、当該カラムが選択されない場合は、少なくとも一
箇所以上に“０”が入力されるように構成するものとする。
デコーダ回路ＤＥＣ１において、カラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、
及びＣＤは、ＮＡＮＤ回路ＤＥＣ１Ａに入力される。ＮＡＮＤ回路ＤＥＣ１Ａの出力信号
ＣＳＬｎは、ＮＯＲ回路ＤＥＣ１Ｂ及びインバータ回路ＤＥＣ１Ｃに入力される。インバ
ータ回路ＤＥＣ１Ｃの出力信号は、ＮＡＮＤ回路ＤＥＣ１Ｄに入力される。
及びＣＤは、ＮＡＮＤ回路ＤＥＣ１Ａに入力される。ＮＡＮＤ回路ＤＥＣ１Ａの出力信号
ＣＳＬｎは、ＮＯＲ回路ＤＥＣ１Ｂ及びインバータ回路ＤＥＣ１Ｃに入力される。インバ
ータ回路ＤＥＣ１Ｃの出力信号は、ＮＡＮＤ回路ＤＥＣ１Ｄに入力される。
ＦＵＳＥＤＡＴＡ信号は、ＮＯＲ回路ＤＥＣ１Ｂ及びＮＡＮＤ回路ＤＥＣ１Ｄに入力さ
れる。ＮＯＲ回路ＤＥＣ１Ｂの出力信号がカラム選択信号ＣＳＬｉであり、ＮＡＮＤ回路
ＤＥＣ１Ｄの出力信号が活性化信号ＦＣＳＬｎである。
れる。ＮＯＲ回路ＤＥＣ１Ｂの出力信号がカラム選択信号ＣＳＬｉであり、ＮＡＮＤ回路
ＤＥＣ１Ｄの出力信号が活性化信号ＦＣＳＬｎである。
例えば、メモリセルＭＣに保持された書き込みデータをページ単位でデータラッチＬＡ
Ｔ２に保持し、当該データをＮＡＮＤ型フラッシュメモリ１００外部に読み出すシリアル
リードの場合、アドレスバッファ１４は、リードイネーブル信号ＲＥｎｘに応じて、アド
レスバッファ１４内部に構成されたアドレスカウンタを変更し、これによりカラムアドレ
スプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤを生成し、アドレスカウンタが示すカラ
ムアドレスにアクセスする。
Ｔ２に保持し、当該データをＮＡＮＤ型フラッシュメモリ１００外部に読み出すシリアル
リードの場合、アドレスバッファ１４は、リードイネーブル信号ＲＥｎｘに応じて、アド
レスバッファ１４内部に構成されたアドレスカウンタを変更し、これによりカラムアドレ
スプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤを生成し、アドレスカウンタが示すカラ
ムアドレスにアクセスする。
アクセス先のカラムにおけるデコード回路ＤＥＣ１に対しては、カラムアドレスプリデ
コード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤとして全て“１”が入力される。当該カラムが正
常カラムである場合には、ＦＵＳＥＤＡＴＡ信号は“０”であるから、デコーダ回路ＤＥ
Ｃ１の出力信号であるカラム選択信号ＣＳＬｉは“１”、活性化信号ＦＣＳＬｎも“１”
となる。
コード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤとして全て“１”が入力される。当該カラムが正
常カラムである場合には、ＦＵＳＥＤＡＴＡ信号は“０”であるから、デコーダ回路ＤＥ
Ｃ１の出力信号であるカラム選択信号ＣＳＬｉは“１”、活性化信号ＦＣＳＬｎも“１”
となる。
この場合、カラム選択信号ＣＳＬｉが活性化されることで、ＮＭＯＳトランジスタＱ１
１、Ｑ１２がオンとなり、データラッチＬＡＴ２に保持されるデータ出力が許可される。
１、Ｑ１２がオンとなり、データラッチＬＡＴ２に保持されるデータ出力が許可される。
また、活性化信号ＦＣＳＬｎがデコーダ回路ＤＥＣ２に入力されることにより、ＰＭＯＳ
トランジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオフとされる。
トランジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオフとされる。
一方、当該カラムが不良カラムである場合には、ＦＵＳＥＤＡＴＡ信号は“１”である
から、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉは“０”、活性化
信号ＦＣＳＬｎも“０”となる。
から、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉは“０”、活性化
信号ＦＣＳＬｎも“０”となる。
この場合、カラム選択信号ＣＳＬｉは不活性のままであるから、ＮＭＯＳトランジスタ
Ｑ１１、Ｑ１２がオフとなり、データラッチＬＡＴ２に保持されるデータ出力は不許可と
される。また、活性化信号ＦＣＳＬｎがデコーダ回路ＤＥＣ２に入力されることにより、
ＰＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオンとなり、データラ
ッチＬＡＴ２に保持されているデータによらず、相補データ線ＤＬ、ＤＬｎを強制的に固
定する。よって、不良カラムにおいて、相補データ線ＤＬ、ＤＬｎは常に固定データを出
力する。
Ｑ１１、Ｑ１２がオフとなり、データラッチＬＡＴ２に保持されるデータ出力は不許可と
される。また、活性化信号ＦＣＳＬｎがデコーダ回路ＤＥＣ２に入力されることにより、
ＰＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオンとなり、データラ
ッチＬＡＴ２に保持されているデータによらず、相補データ線ＤＬ、ＤＬｎを強制的に固
定する。よって、不良カラムにおいて、相補データ線ＤＬ、ＤＬｎは常に固定データを出
力する。
更に、例えばＮＡＮＤ型フラッシュメモリ１００外部からの書き込みデータを、例えば
１バイト単位でデータラッチＬＡＴ２に投入するプログラムデータロードの場合、アドレ
スバッファ１４は、ライトイネーブル信号ＷＥｎｘに応じて、アドレスバッファ１４内部
に構成されたアドレスカウンタを変更し、これによりアドレスプリデコード信号ＣＡ、Ｃ
Ｂ、ＣＣ、及びＣＤを生成し、アドレスカウンタが示す一意のカラムアドレスにアクセス
する。
１バイト単位でデータラッチＬＡＴ２に投入するプログラムデータロードの場合、アドレ
スバッファ１４は、ライトイネーブル信号ＷＥｎｘに応じて、アドレスバッファ１４内部
に構成されたアドレスカウンタを変更し、これによりアドレスプリデコード信号ＣＡ、Ｃ
Ｂ、ＣＣ、及びＣＤを生成し、アドレスカウンタが示す一意のカラムアドレスにアクセス
する。
アクセス先のカラムにおけるＤＥＣ１に対しては、カラムアドレスプリデコード信号Ｃ
Ａ、ＣＢ、ＣＣ、及びＣＤとして全て“１”が入力される。当該カラムが正常カラムであ
る場合には、ＦＵＳＥＤＡＴＡ信号は“０”であるから、デコーダ回路ＤＥＣ１の出力信
号であるカラム選択信号ＣＳＬｉは“１”、活性化信号ＦＣＳＬｎも“１”となる。
Ａ、ＣＢ、ＣＣ、及びＣＤとして全て“１”が入力される。当該カラムが正常カラムであ
る場合には、ＦＵＳＥＤＡＴＡ信号は“０”であるから、デコーダ回路ＤＥＣ１の出力信
号であるカラム選択信号ＣＳＬｉは“１”、活性化信号ＦＣＳＬｎも“１”となる。
この場合、カラム選択信号ＣＳＬｉが活性化されることで、ＮＭＯＳトランジスタＱ１
１、Ｑ１２がオンとなり、データラッチＬＡＴ２へのデータの入力が許可される。また、
活性化信号ＦＣＳＬｎがデコーダ回路ＤＥＣ２に入力されることにより、ＰＭＯＳトラン
ジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオフとされる。
１、Ｑ１２がオンとなり、データラッチＬＡＴ２へのデータの入力が許可される。また、
活性化信号ＦＣＳＬｎがデコーダ回路ＤＥＣ２に入力されることにより、ＰＭＯＳトラン
ジスタＱ２１、ＮＭＯＳトランジスタＱ２２は共にオフとされる。
一方、当該カラムが不良カラムである場合には、ＦＵＳＥＤＡＴＡ信号は“１”である
から、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉは“０”、活性化
信号ＦＣＳＬｎも“０”となる。この場合、カラム選択信号ＣＳＬｉは不活性のままであ
るから、データラッチＬＡＴ２へのデータ入力は不許可とされる。よって、データラッチ
ＬＡＴ２の保持するデータは変更されない。
から、デコーダ回路ＤＥＣ１の出力信号であるカラム選択信号ＣＳＬｉは“０”、活性化
信号ＦＣＳＬｎも“０”となる。この場合、カラム選択信号ＣＳＬｉは不活性のままであ
るから、データラッチＬＡＴ２へのデータ入力は不許可とされる。よって、データラッチ
ＬＡＴ２の保持するデータは変更されない。
本実施形態に係る半導体記憶システムにおいては、上述の構成及び動作を利用して、半
導体記憶システム起動時に、図８に示すシーケンスにより不良カラム情報をフラッシュコ
ントローラ２００に通知する。図８は、不良カラム情報出力動作を示すフローチャートで
ある。
導体記憶システム起動時に、図８に示すシーケンスにより不良カラム情報をフラッシュコ
ントローラ２００に通知する。図８は、不良カラム情報出力動作を示すフローチャートで
ある。
先ず、不揮発性半導体記憶システムに電源が供給されると、電源オン検知回路７が電源
オンを検知し、ＮＡＮＤ型フラッシュメモリ１００が起動する（Ｓ８０１）。
オンを検知し、ＮＡＮＤ型フラッシュメモリ１００が起動する（Ｓ８０１）。
ステートマシン４は、電源オン検知回路７からの出力信号を受けて、メモリセルアレイ
１４内の初期設定データ領域に保持されている各種初期設定データ、及び出荷前のテスト
で予め分かっている不良カラムアドレスを含むデータを読み出す。各種初期設定データは
、初期設定データ用のレジスタにセットされ、不良カラムアドレスデータは、カラム切り
離しデータ保持回路１９に書き込まれる（Ｓ８０２）。
１４内の初期設定データ領域に保持されている各種初期設定データ、及び出荷前のテスト
で予め分かっている不良カラムアドレスを含むデータを読み出す。各種初期設定データは
、初期設定データ用のレジスタにセットされ、不良カラムアドレスデータは、カラム切り
離しデータ保持回路１９に書き込まれる（Ｓ８０２）。
次に、ページ単位のデータラッチＬＡＴ２を、第１のデータ、例えば“０”データ（消
去状態）に初期化する（Ｓ８０３）。
去状態）に初期化する（Ｓ８０３）。
フラッシュコントローラ２００に対して初期化動作終了が通知されると、フラッシュコ
ントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に対して、不良カラム情報出力
コマンドを入力し、不良カラム情報出力動作が開始される（Ｓ８０４）。
ントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に対して、不良カラム情報出力
コマンドを入力し、不良カラム情報出力動作が開始される（Ｓ８０４）。
次に、相補データ線ＤＬ、ＤＬｎを介して、データラッチＬＡＴ２のデータを読み出す
（Ｓ８０５）。ここで、相補データ線ＤＬ、ＤＬｎを介して、ＮＡＮＤ型フラッシュメモ
リ１００に読み出されるデータを第２のデータとする。本実施形態においては、ＦＵＳＥ
ＤＡＴＡ信号が“０”、即ち正常カラムであれば、第２のデータとして、例えばデータラ
ッチＬＡＴ２に保持されるデータと同じ“０”データが読み出されるように構成する。
（Ｓ８０５）。ここで、相補データ線ＤＬ、ＤＬｎを介して、ＮＡＮＤ型フラッシュメモ
リ１００に読み出されるデータを第２のデータとする。本実施形態においては、ＦＵＳＥ
ＤＡＴＡ信号が“０”、即ち正常カラムであれば、第２のデータとして、例えばデータラ
ッチＬＡＴ２に保持されるデータと同じ“０”データが読み出されるように構成する。
一方、ＦＵＳＥＤＡＴＡ信号が“１”、即ち不良カラムであれば、相補データ線ＤＬ、
ＤＬｎはデータラッチＬＡＴ２と切り離されており、デコーダ回路ＤＥＣ２により固定さ
れたデータを出力可能である。本実施形態においては、第２のデータとして、例えば、“
１”データが読み出されるように構成する。
ＤＬｎはデータラッチＬＡＴ２と切り離されており、デコーダ回路ＤＥＣ２により固定さ
れたデータを出力可能である。本実施形態においては、第２のデータとして、例えば、“
１”データが読み出されるように構成する。
即ち、相補データ線ＤＬ、ＤＬｎを介してＮＡＮＤ型フラッシュメモリ１００外部に読
み出された第２のデータが、データラッチＬＡＴ２に保持される第１のデータ“０”と同
じ“０”データであれば、当該カラムが正常カラムであることを、“１”データであれば
、当該カラムが不良カラムであることをフラッシュコントローラ２００が認識する（Ｓ８
０６）。
み出された第２のデータが、データラッチＬＡＴ２に保持される第１のデータ“０”と同
じ“０”データであれば、当該カラムが正常カラムであることを、“１”データであれば
、当該カラムが不良カラムであることをフラッシュコントローラ２００が認識する（Ｓ８
０６）。
当該カラムが不良カラムであれば、フラッシュコントローラ２００内部の不良アドレス
管理ブロック２６により管理される不良カラム管理テーブルを更新する（Ｓ８０７）。
管理ブロック２６により管理される不良カラム管理テーブルを更新する（Ｓ８０７）。
当該カラムが不良カラムでない場合、或いは不良カラムであって、不良アドレス管理ブ
ロック２６により管理される不良カラム管理テーブルを更新した後、当該カラムアドレス
が最終カラムアドレスであるかを判定する（Ｓ８０８）。最終カラムでない場合は、アド
レスカウンタによりカラムアドレスをインクリメントし、不良カラム情報出力動作を続け
る。全てのカラムの判定が終了すると、ＮＡＮＤ型フラッシュメモリ１００は不良カラム
情報出力動作を終了する（Ｓ８０９）。
ロック２６により管理される不良カラム管理テーブルを更新した後、当該カラムアドレス
が最終カラムアドレスであるかを判定する（Ｓ８０８）。最終カラムでない場合は、アド
レスカウンタによりカラムアドレスをインクリメントし、不良カラム情報出力動作を続け
る。全てのカラムの判定が終了すると、ＮＡＮＤ型フラッシュメモリ１００は不良カラム
情報出力動作を終了する（Ｓ８０９）。
以上のように、ＮＡＮＤ型フラッシュメモリ１００の初期設定動作に引き続いて不良カ
ラム情報出力動作を行うことにより、フラッシュコントローラ２００が不良カラムアドレ
スを認識し、この情報を基に、不良カラムの管理を行うことが可能となる。
ラム情報出力動作を行うことにより、フラッシュコントローラ２００が不良カラムアドレ
スを認識し、この情報を基に、不良カラムの管理を行うことが可能となる。
フラッシュコントローラ２００は、通知された情報を基に内部の不良アドレス管理ブロ
ック２６を構成して、不良カラムに対する書き込みデータロードを除外する、或いは無効
データを入力する。また、不良カラムからのデータ読み出しにおいては、その読み出しデ
ータを破棄する、或いは当該カラムからの読み出しを行わない等の制御を行う。
ック２６を構成して、不良カラムに対する書き込みデータロードを除外する、或いは無効
データを入力する。また、不良カラムからのデータ読み出しにおいては、その読み出しデ
ータを破棄する、或いは当該カラムからの読み出しを行わない等の制御を行う。
また、不良カラムにおいては、データラッチＬＡＴ２の初期状態を、カラム不良を回避
するデータに予め設定しておくことで、書き込み、読み出し、消去等の動作中においても
、カラム不良が装置動作に与える影響を最小限にすることが可能となる。
するデータに予め設定しておくことで、書き込み、読み出し、消去等の動作中においても
、カラム不良が装置動作に与える影響を最小限にすることが可能となる。
カラム不良には、例えばカラムリーク不良、カラムオープン不良等が存在する。これら
の不良は、例えば上述した出荷後の不良チェックに際して検知することが可能である。或
いは、カラムリーク不良またはカラムオープン不良のいずれか一方の発生頻度が支配的で
ある場合には、これに応じて、予めデータラッチＬＡＴ２をいずれか一方の不良を回避す
るデータに設定しても良い。
の不良は、例えば上述した出荷後の不良チェックに際して検知することが可能である。或
いは、カラムリーク不良またはカラムオープン不良のいずれか一方の発生頻度が支配的で
ある場合には、これに応じて、予めデータラッチＬＡＴ２をいずれか一方の不良を回避す
るデータに設定しても良い。
図９は、本実施形態に係る不揮発性半導体記憶システムにおけるページ内不良管理方式
を示す模式図である。ページ内の論理カラムアドレスは、ＮＡＮＤ型フラッシュメモリ１
００外部との間でデータ入出力が可能な外部アクセス可能領域(第１のデータ領域)と、装
置内部で、例えば、書き込み管理情報（多値書き込み動作で利用されるフラグ情報等）、
プロテクト情報等の各種情報を保持、或いは読み出すための内部占有領域(第２のデータ
領域)の２領域に分けられる。
を示す模式図である。ページ内の論理カラムアドレスは、ＮＡＮＤ型フラッシュメモリ１
００外部との間でデータ入出力が可能な外部アクセス可能領域(第１のデータ領域)と、装
置内部で、例えば、書き込み管理情報（多値書き込み動作で利用されるフラグ情報等）、
プロテクト情報等の各種情報を保持、或いは読み出すための内部占有領域(第２のデータ
領域)の２領域に分けられる。
ＮＡＮＤ型フラッシュメモリ１００内部の書き込み及び読み出し動作における有効デー
タ処理単位（一括処理単位）である１ページを構成する論理カラムアドレス数は、これら
領域の総和で構成することを特徴とする。ここで、有効データ処理単位内には、電気的に
外部に接続され得るが、データを書き込む、或いは読み出すことのできない領域（例えば
、ダミー領域等）は含まない。
タ処理単位（一括処理単位）である１ページを構成する論理カラムアドレス数は、これら
領域の総和で構成することを特徴とする。ここで、有効データ処理単位内には、電気的に
外部に接続され得るが、データを書き込む、或いは読み出すことのできない領域（例えば
、ダミー領域等）は含まない。
図９は、外部アクセス可能領域において、例えば論理カラムアドレス０００１ｈに不良
カラムが存在する場合を示している。この不良カラム情報が、フラッシュコントローラ２
００に通知され、不良アドレス管理ブロック２６において管理される。
カラムが存在する場合を示している。この不良カラム情報が、フラッシュコントローラ２
００に通知され、不良アドレス管理ブロック２６において管理される。
また、図１０は、図９の一部を変形したページ内不良管理方式を示す模式図である。ペ
ージ内の論理カラムアドレスは、外部アクセス可能領域、内部占有領域、及び内部占有領
域専用の冗長領域(第３のデータ領域)に区分され、有効データ処理単位である1ページを
構成する論理カラムアドレス数は、これら領域の総和で構成することを特徴とする。
ージ内の論理カラムアドレスは、外部アクセス可能領域、内部占有領域、及び内部占有領
域専用の冗長領域(第３のデータ領域)に区分され、有効データ処理単位である1ページを
構成する論理カラムアドレス数は、これら領域の総和で構成することを特徴とする。
内部占有領域は少数バイト数、例えば４バイト程度である。しかしながら、その領域に
は動作状態に影響がある重要なデータを保持する可能性が高い。例えば、図１０では、内
部占有領域の論理カラムアドレス１０ＤＢｈに不良カラムが存在しているが、内部占有領
域にはこのような不良カラムは存在しないことが望ましい。
は動作状態に影響がある重要なデータを保持する可能性が高い。例えば、図１０では、内
部占有領域の論理カラムアドレス１０ＤＢｈに不良カラムが存在しているが、内部占有領
域にはこのような不良カラムは存在しないことが望ましい。
このため、内部占有領域においては、従来のアドレス比較方式による冗長カラム救済（
フレキシブルカラムリダンダンシ）ではなく、１ビットのフラグ信号により、内部占有領
域を使用するか、内部占有領域専用冗長領域を使用するかを判定する。例えば、図１０で
は、内部占有領域の論理カラムアドレス１０ＤＢｈが、内部占有領域専用冗長領域のＣＲ
Ｄ１に置換される場合を示している。
フレキシブルカラムリダンダンシ）ではなく、１ビットのフラグ信号により、内部占有領
域を使用するか、内部占有領域専用冗長領域を使用するかを判定する。例えば、図１０で
は、内部占有領域の論理カラムアドレス１０ＤＢｈが、内部占有領域専用冗長領域のＣＲ
Ｄ１に置換される場合を示している。
また、内部占有領域専用冗長領域は、必ずしも内部占有領域と同じ単位数設ける必要は
ない。即ち、内部占有領域専用冗長領域の単位数は、内部占有領域の単位数以下で適宜設
定すれば良い。
ない。即ち、内部占有領域専用冗長領域の単位数は、内部占有領域の単位数以下で適宜設
定すれば良い。
また、内部占有領域は、一般に、データ入出力のサイクルタイムよりも遅い速度(例え
ば、前者は３０ｎｓサイクル、後者は１００ｎｓサイクル)でアクセスされることから、
内部占有領域専用冗長領域に限っては、不良カラムアドレスレジスタにアドレスを保持し
、当該カラムへのアクセスがあったかどうかを都度比較、比較結果によってアクセス先を
変更する回路を有しても良い。即ち、装置外部にデータを出力もしくは外部からデータを
入力する領域において高速動作を実現できれば良い。
ば、前者は３０ｎｓサイクル、後者は１００ｎｓサイクル)でアクセスされることから、
内部占有領域専用冗長領域に限っては、不良カラムアドレスレジスタにアドレスを保持し
、当該カラムへのアクセスがあったかどうかを都度比較、比較結果によってアクセス先を
変更する回路を有しても良い。即ち、装置外部にデータを出力もしくは外部からデータを
入力する領域において高速動作を実現できれば良い。
以上のように、本実施形態に係る不揮発性半導体記憶システムにおいては、システムを
構成するＮＡＮＤ型フラッシュメモリ１００の内部に簡素な構成を追加し、一方で、冗長
カラム救済方式の一部または全部を除去することで、不揮発性半導体記憶装置のコストメ
リットを向上させ、高速動作の一阻害要因を排除することができ、更には、ユーザに従来
よりも多い記憶容量の提供を可能とする。
構成するＮＡＮＤ型フラッシュメモリ１００の内部に簡素な構成を追加し、一方で、冗長
カラム救済方式の一部または全部を除去することで、不揮発性半導体記憶装置のコストメ
リットを向上させ、高速動作の一阻害要因を排除することができ、更には、ユーザに従来
よりも多い記憶容量の提供を可能とする。
また、本実施形態に係る不揮発性半導体記憶システムは、図１１に示すように、１つの
フラッシュコントローラ２００が、複数(例えば、4個)のＮＡＮＤ型フラッシュメモリ１
００を制御する場合であっても、同様に構成することが可能である。
フラッシュコントローラ２００が、複数(例えば、4個)のＮＡＮＤ型フラッシュメモリ１
００を制御する場合であっても、同様に構成することが可能である。
また、本実施形態に係る不揮発性半導体記憶システムにおいては、不良カラム情報出力
動作をＮＡＮＤ型フラッシュメモリ１００の起動時に行うこととしたが、これに限らず、
フラッシュコントローラ２００から所定のコマンドが入力された時に開始しても良い。
動作をＮＡＮＤ型フラッシュメモリ１００の起動時に行うこととしたが、これに限らず、
フラッシュコントローラ２００から所定のコマンドが入力された時に開始しても良い。
また、本実施形態に係る不揮発性半導体記憶システムは、メモリカード内部に組み込ん
で使用しても良いし、メモリマクロとして混載用途に用いても良い。
で使用しても良いし、メモリマクロとして混載用途に用いても良い。
また、メモリセルＭＣは電荷蓄積層としてポリシリコンからなる浮遊ゲート電極を用い
た構造であっても良いし、ＯＮＯ膜（シリコン酸化膜‐シリコン窒化膜‐シリコン酸化膜
）中のシリコン窒化膜に電子をトラップさせる構造であっても良い。
た構造であっても良いし、ＯＮＯ膜（シリコン酸化膜‐シリコン窒化膜‐シリコン酸化膜
）中のシリコン窒化膜に電子をトラップさせる構造であっても良い。
また、８値、１６値等、１つのメモリセルが保持可能な情報数が増えた場合、本実施形
態におけるセンスアンプ１１よりも更に複数個のラッチ回路が必要となるが、この場合も
本実施形態の構成は同様に適用できる。
態におけるセンスアンプ１１よりも更に複数個のラッチ回路が必要となるが、この場合も
本実施形態の構成は同様に適用できる。
また、本実施形態に係る不揮発性半導体記憶システムにおいては、センスアンプ回路１
１内部のページバッファＰＢが、選択回路１５を介して偶数ビット線ＢＬｅ或いは奇数ビ
ット線ＢＬｏのいずれか一方に選択的に接続される場合について説明したが、これに限ら
ず、１本のビット線ＢＬに対し１つのページバッファＰＢが対応する回路構成であっても
良い。
１内部のページバッファＰＢが、選択回路１５を介して偶数ビット線ＢＬｅ或いは奇数ビ
ット線ＢＬｏのいずれか一方に選択的に接続される場合について説明したが、これに限ら
ず、１本のビット線ＢＬに対し１つのページバッファＰＢが対応する回路構成であっても
良い。
尚、この発明は、本実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲
でその実施方法を変更することが可能である。
でその実施方法を変更することが可能である。
（第２の実施形態）
図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１０１の機能ブロック構成を
示すブロック図である。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符
号を付して、本実施形態の特徴部分のみを説明する。
図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１０１の機能ブロック構成を
示すブロック図である。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符
号を付して、本実施形態の特徴部分のみを説明する。
本実施形態に係るＮＡＮＤ方フラッシュメモリ１０１は、センスアンプ回路１１から出
力バッファ回路１８への出力信号経路に、第３の検知線ＬＳＥＮの情報を読み出すために
、コマンドデコーダ３から通知される情報により出力を切り替えることが可能なセレクタ
回路２０を配置することを特徴とする。
力バッファ回路１８への出力信号経路に、第３の検知線ＬＳＥＮの情報を読み出すために
、コマンドデコーダ３から通知される情報により出力を切り替えることが可能なセレクタ
回路２０を配置することを特徴とする。
第３の検知線ＬＳＥＮへの出力構成を、図１３に示す。図１３は、１ページを構成する
センスアンプ回路１１の構成を示す。本実施形態において、センスアンプ回路１１は、Ｆ
ＵＳＥＤＡＴＡ信号を第３の検知線ＬＳＥＮに伝達するため、ドレインがＮＭＯＳトラン
ジスタＱ４５と接続され、ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジスタＱ
４６のゲートを、デコーダ回路ＤＥＣ３により制御するように構成する。
センスアンプ回路１１の構成を示す。本実施形態において、センスアンプ回路１１は、Ｆ
ＵＳＥＤＡＴＡ信号を第３の検知線ＬＳＥＮに伝達するため、ドレインがＮＭＯＳトラン
ジスタＱ４５と接続され、ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジスタＱ
４６のゲートを、デコーダ回路ＤＥＣ３により制御するように構成する。
デコーダ回路ＤＥＣ３は、例えば、ＮＡＮＤ回路ＤＥＣ３Ａとインバータ回路ＤＥＣ３
Ｂを有し、ＮＡＮＤ回路ＤＥＣ３Ａの出力信号がインバータ回路ＤＥＣ３Ｂに入力される
構成となっている。ＮＡＮＤ回路ＤＥＣ３Ａは、コントロールレジスタ９ｂから転送され
る活性化信号ＤＥＮ、及びＤＥＣ４から出力されるカラム選択信号ＣＳＬｉを入力とする
。
Ｂを有し、ＮＡＮＤ回路ＤＥＣ３Ａの出力信号がインバータ回路ＤＥＣ３Ｂに入力される
構成となっている。ＮＡＮＤ回路ＤＥＣ３Ａは、コントロールレジスタ９ｂから転送され
る活性化信号ＤＥＮ、及びＤＥＣ４から出力されるカラム選択信号ＣＳＬｉを入力とする
。
デコーダ回路ＤＥＣ４は、図１４に示すように、例えば、ＮＡＮＤ回路ＤＥＣ４Ａとイ
ンバータ回路ＤＥＣ４Ｂを有し、ＮＡＮＤ回路ＤＥＣ４Ａの出力信号ＣＳＬｎがインバー
タ回路ＤＥＣ４Ｂに入力される構成となっている。ＮＡＮＤ回路ＤＥＣ４Ａは、アドレス
バッファ８から転送されるカラムアドレスプリデコード信号を入力とする。
ンバータ回路ＤＥＣ４Ｂを有し、ＮＡＮＤ回路ＤＥＣ４Ａの出力信号ＣＳＬｎがインバー
タ回路ＤＥＣ４Ｂに入力される構成となっている。ＮＡＮＤ回路ＤＥＣ４Ａは、アドレス
バッファ８から転送されるカラムアドレスプリデコード信号を入力とする。
また、ＰＭＯＳトランジスタＱ４３のソース側には、コントロールレジスタ９ｂから転
送される活性化信号ＤＥＮにより制御されるＰＭＯＳトランジスタＱ４７を接続し、不良
カラム情報出力動作中は第１の検知線ＣＯＭの状態によらず、電源電圧Ｖｄｄに接続され
るように構成する。
送される活性化信号ＤＥＮにより制御されるＰＭＯＳトランジスタＱ４７を接続し、不良
カラム情報出力動作中は第１の検知線ＣＯＭの状態によらず、電源電圧Ｖｄｄに接続され
るように構成する。
これにより、アドレスバッファ１４内に配置されたアドレスカウンタより生成されるカ
ラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤにより一意に選択されたカラ
ムアドレスにおけるＦＵＳＥＤＡＴＡ信号のみを、第３の検知線ＬＳＥＮに伝達すること
が可能となる。第３の検知線ＬＳＥＮに伝達された情報は、セレクタ回路２０、出力バッ
ファ１８を介してフラッシュコントローラ２００に通知される。
ラムアドレスプリデコード信号ＣＡ、ＣＢ、ＣＣ、及びＣＤにより一意に選択されたカラ
ムアドレスにおけるＦＵＳＥＤＡＴＡ信号のみを、第３の検知線ＬＳＥＮに伝達すること
が可能となる。第３の検知線ＬＳＥＮに伝達された情報は、セレクタ回路２０、出力バッ
ファ１８を介してフラッシュコントローラ２００に通知される。
本実施形態に係る半導体記憶システムにおいては、上述の構成及び動作を利用して、半
導体記憶システム起動時に、以下のシーケンスにより不良カラム情報をフラッシュコント
ローラ２００に通知する。説明に当たっては図１５を参照する。図１５は、不良カラム情
報出力動作を示すフローチャートである。
導体記憶システム起動時に、以下のシーケンスにより不良カラム情報をフラッシュコント
ローラ２００に通知する。説明に当たっては図１５を参照する。図１５は、不良カラム情
報出力動作を示すフローチャートである。
先ず、半導体記憶システムに電源が供給されると、電源オン検知回路７が電源オンを検
知し、ＮＡＮＤ型フラッシュメモリ１０１が起動する（Ｓ１５０１）。ステートマシン４
は、電源オン検知回路７からの出力信号を受けて、メモリセルアレイ１４内の初期設定デ
ータ領域に保持されている各種初期設定データ、及び出荷前のテストで予め分かっている
不良カラムアドレスを含むデータを読み出す。各種初期設定データは、初期設定データ用
のレジスタにセットされ、不良カラムアドレスデータは、カラム切り離しデータ保持回路
１９に書き込まれる（Ｓ１５０２）。
知し、ＮＡＮＤ型フラッシュメモリ１０１が起動する（Ｓ１５０１）。ステートマシン４
は、電源オン検知回路７からの出力信号を受けて、メモリセルアレイ１４内の初期設定デ
ータ領域に保持されている各種初期設定データ、及び出荷前のテストで予め分かっている
不良カラムアドレスを含むデータを読み出す。各種初期設定データは、初期設定データ用
のレジスタにセットされ、不良カラムアドレスデータは、カラム切り離しデータ保持回路
１９に書き込まれる（Ｓ１５０２）。
フラッシュコントローラ２００に対して初期化動作終了が通知されると、フラッシュコ
ントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に対して、不良カラム情報出力
コマンドを入力し、不良カラム情報出力動作が開始される（Ｓ１５０３）。
ントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に対して、不良カラム情報出力
コマンドを入力し、不良カラム情報出力動作が開始される（Ｓ１５０３）。
ＮＡＮＤ型フラッシュメモリ１０１は、当該コマンドを受け取ると、不良カラム情報出
力動作を開始する。
力動作を開始する。
次に、第３の検知線ＬＳＥＮを介して、不良カラム切り離しデータ保持回路１９が保持
するＦＵＳＥＤＡＴＡ信号を読み出す（Ｓ１５０４）。この際、セレクタ回路２０はコマ
ンドデコーダ３から入力される信号ＦＯＵＴにより“１”状態とされ、第３のデータ線Ｌ
ＳＥＮに伝達されたＦＵＳＥＤＡＴＡ信号を出力バッファ１６に転送するように切り替え
られる。
するＦＵＳＥＤＡＴＡ信号を読み出す（Ｓ１５０４）。この際、セレクタ回路２０はコマ
ンドデコーダ３から入力される信号ＦＯＵＴにより“１”状態とされ、第３のデータ線Ｌ
ＳＥＮに伝達されたＦＵＳＥＤＡＴＡ信号を出力バッファ１６に転送するように切り替え
られる。
ＦＵＳＥＤＡＴＡ信号は“０”であれば正常カラム、“１”であれば不良カラムである
ことを意味するから、ＦＵＳＥＤＡＴＡ信号により当該カラムが不良カラムであるか否か
が判別される。尚、不良カラム情報出力動作中は、活性化信号ＤＥＮによりＮＭＯＳトラ
ンジスタＱ４６及びＰＭＯＳトランジスタＱ４７が常にオンとされる（Ｓ１５０５）。
ことを意味するから、ＦＵＳＥＤＡＴＡ信号により当該カラムが不良カラムであるか否か
が判別される。尚、不良カラム情報出力動作中は、活性化信号ＤＥＮによりＮＭＯＳトラ
ンジスタＱ４６及びＰＭＯＳトランジスタＱ４７が常にオンとされる（Ｓ１５０５）。
例えば、ＦＵＳＥＤＡＴＡ信号が“０”（正常カラム）である場合、ＰＭＯＳトランジ
スタＱ４３がオンとなる。この時、ＰＭＯＳトランジスタＱ４７は活性化信号ＤＥＮによ
りオンとされているため、電源電圧Ｖｄｄにより第２の検知線ＮＣＯＭが論理レベル“Ｈ
”に遷移する。従って、ＮＭＯＳトランジスタＱ４５がオンとなり、第３の検知線ＬＳＥ
Ｎは、活性化信号ＤＥＮによりオンとされているＮＭＯＳトランジスタＱ４６を介して放
電される。
スタＱ４３がオンとなる。この時、ＰＭＯＳトランジスタＱ４７は活性化信号ＤＥＮによ
りオンとされているため、電源電圧Ｖｄｄにより第２の検知線ＮＣＯＭが論理レベル“Ｈ
”に遷移する。従って、ＮＭＯＳトランジスタＱ４５がオンとなり、第３の検知線ＬＳＥ
Ｎは、活性化信号ＤＥＮによりオンとされているＮＭＯＳトランジスタＱ４６を介して放
電される。
一方、ＦＵＳＥＤＡＴＡ信号が“１”（不良カラム）である場合、ＰＭＯＳトランジス
タＱ４３がオフとなるため、第２の検知線ＮＣＯＭの論理レベルは変化せず、ＮＭＯＳト
ランジスタＱ４５はオフである。従って、第３の検知線ＬＳＥＮはＮＭＯＳトランジスタ
Ｑ４６を介して放電されない。
タＱ４３がオフとなるため、第２の検知線ＮＣＯＭの論理レベルは変化せず、ＮＭＯＳト
ランジスタＱ４５はオフである。従って、第３の検知線ＬＳＥＮはＮＭＯＳトランジスタ
Ｑ４６を介して放電されない。
フラッシュコントローラ２００は、この様な第３の検知線ＬＳＥＮのレベル遷移を、セ
レクタ回路２０及び出力バッファ回路１８を介して検知することで、当該カラムが不良カ
ラムであるか否かを判別することが可能である。
レクタ回路２０及び出力バッファ回路１８を介して検知することで、当該カラムが不良カ
ラムであるか否かを判別することが可能である。
当該カラムが不良カラムであれば、不良カラムアドレス管理テーブルの情報を更新する
（Ｓ１５０６）。当該カラムが不良カラムでない場合、或いは不良カラムであって、不良
アドレス管理ブロック２６に不良カラムアドレス情報を保持した後、当該カラムアドレス
が最終カラムアドレスであるかを判定する（Ｓ１５０７）。最終カラムでない場合は、ア
ドレスカウンタによりカラムアドレスをインクリメントし、不良カラム情報出力動作を続
ける。全てのカラムの判定が終了すると、ＮＡＮＤ型フラッシュメモリ１００は不良カラ
ム情報出力動作を終了する（Ｓ１５０８）。
（Ｓ１５０６）。当該カラムが不良カラムでない場合、或いは不良カラムであって、不良
アドレス管理ブロック２６に不良カラムアドレス情報を保持した後、当該カラムアドレス
が最終カラムアドレスであるかを判定する（Ｓ１５０７）。最終カラムでない場合は、ア
ドレスカウンタによりカラムアドレスをインクリメントし、不良カラム情報出力動作を続
ける。全てのカラムの判定が終了すると、ＮＡＮＤ型フラッシュメモリ１００は不良カラ
ム情報出力動作を終了する（Ｓ１５０８）。
以上のように、ＮＡＮＤ型フラッシュメモリ１００の初期設定動作に引き続いて不良カ
ラム情報出力動作を行うことにより、フラッシュコントローラ２００が不良カラムアドレ
スを認識し、この情報を基に、不良カラムの管理を行うことが可能となる。
ラム情報出力動作を行うことにより、フラッシュコントローラ２００が不良カラムアドレ
スを認識し、この情報を基に、不良カラムの管理を行うことが可能となる。
本実施形態に係る不揮発性半導体メモリシステムにおいても、第１の実施形態と同様の
効果が得られる。その他は、第１の実施形態と同様である。
効果が得られる。その他は、第１の実施形態と同様である。
（第３の実施形態）
図１６は、本実施形態に係るメモリカード３００の構成を示すブロック図である。本実
施形態に係るメモリカード３００は、上述した第１の実施形態または第２の実施形態に係
る不揮発性半導体記憶システムを内部に有する。
図１６は、本実施形態に係るメモリカード３００の構成を示すブロック図である。本実
施形態に係るメモリカード３００は、上述した第１の実施形態または第２の実施形態に係
る不揮発性半導体記憶システムを内部に有する。
メモリカード３００は、その外観が例えば９つの端子群を有するＳＤＴＭメモリカード
形状に形成されており、図示略の外部ホスト等に対し、一種の外部記憶装置として用いら
れる。外部ホストは具体的には、画像データ、音楽データ、或いはＩＤデータ等の各種デ
ータを処理するパーソナルコンピュータや、ＰＤＡ、デジタルスチルカメラ、携帯電話等
の各種電子機器である。
形状に形成されており、図示略の外部ホスト等に対し、一種の外部記憶装置として用いら
れる。外部ホストは具体的には、画像データ、音楽データ、或いはＩＤデータ等の各種デ
ータを処理するパーソナルコンピュータや、ＰＤＡ、デジタルスチルカメラ、携帯電話等
の各種電子機器である。
インタフェース用信号端子３１０には、外部ホストからメモリカード３００へのクロッ
ク転送に使用されるＣＬＫ端子、コマンド転送と当該コマンドに対するレスポンス転送に
使用されるＣＭＤ端子、読み書きされるデータの入出力端子として使用されるＤＡＴ０、
ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３端子、電源供給に使用されるＶｄｄ端子、及び接地に
使用される２つのＧＮＤ端子の合計９個の信号端子が配置されている。
ク転送に使用されるＣＬＫ端子、コマンド転送と当該コマンドに対するレスポンス転送に
使用されるＣＭＤ端子、読み書きされるデータの入出力端子として使用されるＤＡＴ０、
ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３端子、電源供給に使用されるＶｄｄ端子、及び接地に
使用される２つのＧＮＤ端子の合計９個の信号端子が配置されている。
これら９個の信号端子と、ホストインタフェースとが電気的に接続され、コマンド、ア
ドレス、及びデータ等の送受信が行われる。
ドレス、及びデータ等の送受信が行われる。
（第４の実施形態）
図１７は、本実施形態に係るメモリカードホルダ３２０を示す模式図である。図１７に
示すメモリカードホルダ３２０には、第３の実施形態に係るメモリカード３００が挿入可
能である。メモリカードホルダ３２０は、図示略の外部ホスト等に接続され、メモリカー
ド３００と外部ホストとの間のインタフェース装置として機能する。
図１７は、本実施形態に係るメモリカードホルダ３２０を示す模式図である。図１７に
示すメモリカードホルダ３２０には、第３の実施形態に係るメモリカード３００が挿入可
能である。メモリカードホルダ３２０は、図示略の外部ホスト等に接続され、メモリカー
ド３００と外部ホストとの間のインタフェース装置として機能する。
（第５の実施形態）
図１８は、第３の実施形態または第４の実施形態に係るメモリカード３００、或いはメ
モリカードホルダ３２０のどちらも受けることが可能な接続装置３３０を示している。メ
モリカード３００やメモリカードホルダ３２０は接続装置３３０に装着され、電気的に接
続される。接続装置３３０は、接続ワイヤ３４０及びインタフェース回路３５０によりボ
ード３６０に接続されている。ボード３６０は、ＣＰＵ３７０及びバス３８０を有する。
図１８は、第３の実施形態または第４の実施形態に係るメモリカード３００、或いはメ
モリカードホルダ３２０のどちらも受けることが可能な接続装置３３０を示している。メ
モリカード３００やメモリカードホルダ３２０は接続装置３３０に装着され、電気的に接
続される。接続装置３３０は、接続ワイヤ３４０及びインタフェース回路３５０によりボ
ード３６０に接続されている。ボード３６０は、ＣＰＵ３７０及びバス３８０を有する。
また、図１９に示すように、メモリカード３００或いはメモリカードホルダ３２０が接
続装置３３０に挿入され、接続装置３３０がワイヤ３４０によりＰＣ３９０に接続される
構成であっても良い。
続装置３３０に挿入され、接続装置３３０がワイヤ３４０によりＰＣ３９０に接続される
構成であっても良い。
１００、１０１ ＮＡＮＤ型フラッシュメモリ
１ 入力バッファ
２ 入力バッファ
３ コマンドデコーダ
４ ステートマシン
５ ＲＯＭ
６ ＲＡＭ
７ 電源オン検知回路
８ アドレスバッファ
９ａ コントロールレジスタ
９ｂ コントロールレジスタ
１０ ロウデコーダ
１１ センスアンプ回路
１２ 高電圧発生回路
１３ コントロールレジスタ
１４ メモリセルアレイ
１５ 選択回路
１６ ベリファイ判定回路
１７ データバッファ
１８ 出力バッファ
１９ カラム切り離しデータ保持回路
２０ セレクタ回路
２００ フラッシュコントローラ
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＲＡＭ
２４ バッファ
２６ 不良アドレス管理ブロック
２５ ＥＣＣ回路
３００ メモリカード
３１０ インタフェース用信号端子
３１０ メモリカードホルダ
３３０ 接続装置
３４０ 接続ワイヤ
３５０ インタフェース回路
３６０ ボード
３７０ ＣＰＵ
３８０ バス
３９０ ＰＣ
１ 入力バッファ
２ 入力バッファ
３ コマンドデコーダ
４ ステートマシン
５ ＲＯＭ
６ ＲＡＭ
７ 電源オン検知回路
８ アドレスバッファ
９ａ コントロールレジスタ
９ｂ コントロールレジスタ
１０ ロウデコーダ
１１ センスアンプ回路
１２ 高電圧発生回路
１３ コントロールレジスタ
１４ メモリセルアレイ
１５ 選択回路
１６ ベリファイ判定回路
１７ データバッファ
１８ 出力バッファ
１９ カラム切り離しデータ保持回路
２０ セレクタ回路
２００ フラッシュコントローラ
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＲＡＭ
２４ バッファ
２６ 不良アドレス管理ブロック
２５ ＥＣＣ回路
３００ メモリカード
３１０ インタフェース用信号端子
３１０ メモリカードホルダ
３３０ 接続装置
３４０ 接続ワイヤ
３５０ インタフェース回路
３６０ ボード
３７０ ＣＰＵ
３８０ バス
３９０ ＰＣ
Claims (7)
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或
いは書き込みデータを一時的に保持可能な第１のデータ保持回路と、
前記第１のデータ保持回路のデータ状態を装置外部に取り出す手段と、
電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力されたコマンドに
よってデータ状態を変更可能な第２のデータ保持回路とを具備し、
前記一括処理単位は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装
置外部から連続して入力できる最大単位数の和に等しいことを特徴とする不揮発性半導体
記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或
いは書き込みデータを一時的に保持可能な第１のデータ保持回路と、
前記第１のデータ保持回路のデータ状態を装置外部に取り出す手段と、
電源投入時にデータ状態が自動的に設定され、且つ、装置外部より入力されたコマンドに
よってデータ状態を変更可能な第２のデータ保持回路とを具備し、
前記一括処理単位は、装置内部で利用する単位数と、装置外部に連続して出力、或いは装
置外部から連続して入力できる最大単位数との和以上で、且つ、装置内部で利用する単位
数と、装置外部に連続して出力、或いは装置外部から連続して入力できる最大単位数と、
装置内部で利用する単位数を上限として設けられる冗長領域の単位数の和を超えないこと
を特徴とする不揮発性半導体記憶装置。 - 前記第２のデータ保持回路の状態を装置外部に出力することが可能であることを特徴と
する請求項１または請求項２に記載の不揮発性半導体記憶装置。 - 前記第１のデータ保持回路の状態に拘わらず、前記第２のデータ保持回路の状態に応じ
て外部出力結果を変更可能な手段を有することを特徴とする請求項１乃至請求項３のいず
れか１項に記載の半導体記憶装置。 - 前記第２のデータ保持回路の状態に応じて、前記第１のデータ保持回路のデータを変更
せずに保持可能な手段を有することを特徴とする請求項１乃至請求項４のいずれか１項に
記載の不揮発性半導体記憶装置。 - 前記第１のデータ保持回路及び前記第２のデータ保持回路は、少なくとも1ビットを単
位として設けられることを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮
発性半導体記憶装置。 - 請求項1乃至請求項6のいずれか１項に記載の不揮発性半導体記憶装置と、当該不揮発性
半導体記憶装置を制御可能なコントローラとを有する不揮発性半導体記憶システムにおい
て、前記コントローラは、前記不揮発性半導体記憶装置から通知された情報に基づき認識
される不良カラムアドレスの管理を行う制御ブロックを具備し、当該不良カラムアドレス
に対応する不良カラムをデータ入力の対象から除外し、且つ、当該不良カラムアドレスに
対応する不良カラムからの読み出しデータを破棄することを特徴とする不揮発性半導体記
憶システム。
Priority Applications (10)
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|---|---|---|---|
| JP2007053358A JP5032155B2 (ja) | 2007-03-02 | 2007-03-02 | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
| KR1020080018516A KR100960417B1 (ko) | 2007-03-02 | 2008-02-28 | 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 시스템및 불휘발성 반도체 기억 시스템에서의 불량 컬럼의 관리방법 |
| CN201210091337.9A CN102623056B (zh) | 2007-03-02 | 2008-02-29 | 非易失性半导体存储装置、系统及其中的不良列的管理方法 |
| US12/040,155 US7724573B2 (en) | 2007-03-02 | 2008-02-29 | Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system |
| TW097107227A TWI382424B (zh) | 2007-03-02 | 2008-02-29 | 非揮發性半導體儲存裝置、非揮發性半導體儲存系統及非揮發性半導體儲存系統中之管理缺陷行之方法 |
| CN201210091270.9A CN102623055B (zh) | 2007-03-02 | 2008-02-29 | 非易失性半导体存储装置、系统及其中的不良列的管理方法 |
| CN2008100920889A CN101261882B (zh) | 2007-03-02 | 2008-02-29 | 非易失性半导体存储装置、系统及其中的不良列的管理方法 |
| US12/767,847 US7864580B2 (en) | 2007-03-02 | 2010-04-27 | Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system |
| US12/957,466 US8120957B2 (en) | 2007-03-02 | 2010-12-01 | Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system |
| US13/353,047 US8339853B2 (en) | 2007-03-02 | 2012-01-18 | Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007053358A JP5032155B2 (ja) | 2007-03-02 | 2007-03-02 | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008217899A true JP2008217899A (ja) | 2008-09-18 |
| JP5032155B2 JP5032155B2 (ja) | 2012-09-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007053358A Active JP5032155B2 (ja) | 2007-03-02 | 2007-03-02 | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
Country Status (5)
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|---|---|
| US (4) | US7724573B2 (ja) |
| JP (1) | JP5032155B2 (ja) |
| KR (1) | KR100960417B1 (ja) |
| CN (3) | CN102623055B (ja) |
| TW (1) | TWI382424B (ja) |
Cited By (4)
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|---|---|---|---|---|
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| JP2013153382A (ja) * | 2012-01-26 | 2013-08-08 | Toshiba Corp | 半導体装置 |
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