JP2002109893A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セキュリティのための情報を確実に記憶する
ことができ、しかも、一部に不良ブロックがある場合、
この不良ブロックを確実に認識することが 【解決手段】 メモリセルアレイ１は、複数のブロック
リダンダンシを有している。各ブロックリダンダンシに
は、ブロック選択回路が設けられている。各ブロック選
択回路はヒューズを有し、このヒューズを切断すること
により、ブロックリダンダンシをセキュリティのための
情報を記憶するＲＯＭブロックに設定できる。また、不
良ブロックに対応するブロック選択回路のヒューズを切
断することにより、不良ブロックを確実に非選択とする
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
例えば電気的に書き換え可能な不揮発性半導体記憶装置
に関する。

【０００２】

【従来の技術】電気的に書き換え可能な不揮発性半導体
記憶装置としてＥＥＰＲＯＭを用いたＮＡＮＤ型フラッ
シュメモリが提案されている。このＮＡＮＤ型フラッシ
ュメモリは、隣接して配置された複数のメモリセルのソ
ース、ドレインが直列接続され、この直列接続された複
数のメモリセルが１単位としてビット線に接続される。
このＮＡＮＤ型フラッシュメモリにおいて、ロウ方向に
配列された複数のセルの全て、又は半数のセルに対して
一括して書き込み、又は読み出し動作が行なわれる。

【０００３】また、近時、ＮＡＮＤ型フラッシュメモリ
の１つのセルに複数のデータを記憶する多値メモリが開
発されている。

【０００４】

【発明が解決しようとする課題】ところで、この種の不
揮発性半導体記憶装置は、セキュリティのための認識コ
ード等を格納するＲＯＭブロック（ＲＯＭＢＬＯＣＫ）
と称する記憶素子領域を有しており、このＲＯＭブロッ
クを、特別なコマンドにより選択するようになされてい
る。

【０００５】従来、このＲＯＭブロックは、メモリセル
アレイの不良セルを救済する冗長セルの一部を固定的に
割り当てていた。したがって、この冗長セルの一部に不
良があると、ＲＯＭブロックが使用できなくなるという
問題があった。

【０００６】さらに、ＲＯＭブロックは、冗長セルの一
部を使用しているため、ＲＯＭブロックを必要に応じて
書き込み禁止、及び消去禁止に設定することが困難であ
った。

【０００７】また、ＮＡＮＤ型フラッシュメモリは、複
数のブロックを有し、このブロック単位でデータが消去
される。不良セルを有する不良ブロックは、リダンダン
シブロックに置き換えられる。しかし、リダンダンシの
数以上に、不良ブロックがある場合、不良ブロックを残
したままパーシャル・グッド品（一部良品）として出荷
する。この場合、不良ブロックを認識させるために、不
良ブロックの先頭数ビットにデータ“０”を書き込み、
不良ブロックがアクセスされると、データ“０”を出力
するようにしていた。しかし、不良ブロックのセルにデ
ータ“０”が必ず書き込めるわけではなく、書けないこ
ともある。この場合、大部分のメモリセルが正常である
にも拘わらず、その製品を破棄しなければならず、歩留
まりの低下を招いていた。

【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、セキュリテ
ィのための情報を確実に記憶することができ、しかも、
一部に不良ブロックがある場合、この不良ブロックを確
実に認識することが可能な半導体記憶装置を提供しよう
とするものである。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、複数の記憶素子を有し、
アドレス信号により選択される第１の記憶領域と、複数
の記憶素子を有し、制御信号により選択される第２の記
憶領域とを有するメモリセルアレイと、ヒューズ素子を
有し、このヒューズ素子を切断した場合、前記第２の記
憶領域に対する書き込み、消去の少なくとも１つを禁止
する制御回路とを具備している。

【００１０】前記第１の記憶領域内の不良記憶素子を置
き換える第３の記憶領域をさらに具備している。

【００１１】前記第３の記憶領域を前記第２の記憶領域
として使用することを特徴とする。

【００１２】前記第２の記憶領域は、セキュリティ情報
を記憶する記憶領域として用いることを特徴とする。

【００１３】前記第２の記憶領域を選択するヒューズ素
子を有する選択回路をさらに具備し、前記ヒューズ素子
が切断されている場合、前記選択回路は、一括プログラ
ム、及び一括消去時に前記第２の記憶領域を非選択とす
ることを特徴とする。

【００１４】また、本発明は、複数の記憶素子を有し、
アドレス信号により選択される第１の記憶領域と、複数
の記憶素子を有し、制御信号により選択される第２の記
憶領域とを有するメモリセルアレイと、前記第１、第２
の記憶領域に対応して設けられ、アドレス信号に応じて
前記第１又は第２の記憶領域を選択するとともに、ヒュ
ーズ素子を有する選択回路と、前記ヒューズ素子に並列
接続され、前記ヒューズ素子が切断されている状態にお
いて、制御信号に応じて導通され、前記選択回路を選択
可能に設定するスイッチ素子とを具備する。

【００１５】さらに、本発明は、複数の記憶素子を有す
る複数のブロックと、前記各ブロックに対応して設けら
れ第１の論理レベル又は第２の論理レベルのデータを記
憶する記憶回路と、前記記憶回路の記憶状態を検出し、
前記記憶回路が前記第１の論理レベルを記憶している場
合、前記ブロック内の記憶素子のデータを出力し、前記
記憶回路が前記第２の論理レベルを記憶している場合、
前記ブロック内の記憶素子のデータによらず一定の値を
出力する検出回路とを具備している。

【００１６】また、本発明は、複数の記憶素子を有し、
外部より入力されるデータを記憶する第１の記憶領域
と、エラー訂正コードを発生するエラー訂正コード発生
回路と、前記外部より入力されるデータに対して、前記
エラー訂正コード発生回路により発生されたエラー訂正
コードを記憶する第２の記憶領域とを具備し、前記エラ
ー訂正コード発生回路を使用しない場合、前記第２の記
憶領域を前記第１の記憶領域内の不良記憶素子を置き替
えるために使用することを特徴とする。

【００１７】さらに、本発明は、メモリセルと、前記メ
モリセルの動作を制御するための電圧を発生する電圧発
生回路と、前記電圧発生回路により発生される電圧の初
期値を記憶する記憶回路と、前記記憶回路及び前記電圧
発生回路に接続され、前記記憶回路から供給される初期
値に応じて前記電圧発生回路により発生される電圧を段
階状に制御するカウンタと、テストモード時に、前記カ
ウンタの値を数ステップずつ変化させる手段とを具備す
る。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１９】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体記憶装置を示す構成図である。
先ず、図１を用いて、概略的に説明する。

【００２０】メモリセルアレイ１は、図示せぬ複数のビ
ット線と複数のワード線と共通リース線を含み、電気的
にデータの書き換えた可能なメモリセルがマトリクス状
に配置されている。また、各メモリセルアレイ１の内部
は、後述するように、複数のブロック及び複数の冗長ブ
ロックに分割されている。各メモリセルアレイ１のカラ
ム方向一端には、データ記憶部２がそれぞれ配置され、
ロウ方向両側には、ブロック選択部６がそれぞれ配置さ
れている。

【００２１】前記データ記憶部２は、後述するように、
複数のデータ記憶回路を含んでいる。各データ記憶回路
は、次の機能を有している。（１）ビット線を介してメ
モリセルアレイ１中のメモリセルからデータを読み出
す。（２）ビット線を介してメモリセルアレイ１中のメ
モリセルの状態を検出する。（３）ビット線を介してメ
モリセルアレイ１中のメモリセルに書き込み制御電圧を
印加し、メモリセルに書き込みを行なう。

【００２２】各データ記憶部２には、カラムデコーダ
３、入力バッファ７、出力バッファ４が接続されてい
る。入力バッファ７及び出力バッファ４はＩ／Ｏ端子５
に接続されている。

【００２３】前記各カラムデコーダ３は、データ記憶部
２の中のデータ記憶回路を選択する。カラムデコーダ３
によって選択されたデータ記憶回路により読み出された
メモリセルのデータは、出力バッファ４を介してＩ／Ｏ
端子５から外部へ出力される。また、外部からＩ／Ｏ端
子５に入力された書き込みデータは、入力バッファ７を
介して、カラムデコーダ３によって選択されたデータ記
憶回路に供給される。

【００２４】制御部１５は、外部から供給される信号Ａ
ＬＥ、ＣＬＥ、ＣＥ、ＷＥ、ＲＥ、ＷＰに応じて、前記
出力バッファ４、入力バッファ７、ＥＣＣコード発生回
路８、制御回路１３、コマンドレジスタ１６、カラムア
ドレスレジスタ１７、ロウアドレスレジスタ１８を制御
する。また、制御部１５は、後述するＲＯＭブロック２
０の書き込みを禁止する書き込み禁止回路１５ａ、及び
ＲＯＭブロック２０の消去を禁止する消去禁止回路１５
ｂを有している。さらに、制御部１５は、後述するよう
に、半導体記憶装置の設定モードを切り替えるヒューズ
を有している。

【００２５】ＥＣＣコード発生回路８は、制御部１５の
指示に応じてＥＣＣ（エラー訂正コード）を発生し、入
力バッファ７に供給する。

【００２６】前記コマンドレジスタ１６は、前記入力バ
ッファ７から供給されるコマンドを制御回路１３に供給
する。この制御回路１３は、コマンドに応じて各部を制
御する。この制御回路１３には、制御電圧発生回路１４
が接続されている。この制御電圧発生回路１４は、例え
ばチャージポンプ回路等により構成され、データの書き
込み、読み出し、消去に必要な電圧を発生する。

【００２７】前記カラムアドレスレジスタ１７は入力バ
ッファ７から供給されるアドレスをカラムＲＤ（リダン
ダンシ）デコーダ及びカラムプリデコーダ１０に供給す
る。このカラムＲＤデコーダ及びカラムプリデコーダ１
０は、カラムの冗長アドレスをデコードするとともに、
カラムアドレスをプリデコードする。このカラムＲＤデ
コーダ及びカラムプリデコーダ１０の出力信号は、前記
各カラムデコーダ３に供給される。

【００２８】前記ロウアドレスレジスタ１８は前記入力
バッファ７から供給されるアドレスを前記ＣＧ（制御ゲ
ート）駆動回路９及び前記アレイブロックラッチ回路１
９に供給する。

【００２９】ＣＧ駆動回路９は、ロウアドレスレジスタ
１８から供給されるロウアドレスに応じて、前記制御電
圧発生回路１４により発生されたワード線の電位を選択
し、ブロック選択部６に供給する。

【００３０】前記ブロック選択部６には、ブロックデコ
ーダ１２が接続され、このブロックデコーダ１２には、
ブロックＲＤ（リダンダンシ）デコーダ１１及びＲＯＭ
ブロック指定回路２０が接続されている。前記ブロック
ＲＤデコーダ１１には、アレイブロックラッチ回路１９
が接続されている。このアレイブロックラッチ回路１９
にはロウアドレスレジスタ１８が接続されている。

【００３１】前記ブロック選択部６は、アレイブロック
ラッチ回路１９、ブロックＲＤデコーダ１１及びブロッ
クデコーダ１２の出力信号に応じてメモリセルアレイ１
内のブロックを選択する。さらに、ブロック選択部６
は、データの読み出し、書き込み、及び消去時に、ロウ
アドレスに応じて、後述する転送ゲートを選択し、ＣＧ
駆動回路９から供給される電圧を、メモリセルアレイ１
中のワード線に供給する。

【００３２】前記ＲＯＭブロック指定回路２０は、メモ
リセルアレイの冗長ブロックをＲＯＭブロックとして指
定するための回路である。すなわち、本発明において、
ＲＯＭブロックは、メモリセルアレイ内の任意の冗長ブ
ロックＲＯＭブロックに指定することが可能とされてい
る。また、ＲＯＭブロックには、製造工程中にセキュリ
ティのための認識コード等を書き込むため、一括書き込
み、一括消去などのテストの時に、このＲＯＭブロック
が選択されないように構成されている。

【００３３】図２は、図１に示すメモリセルアレイ１及
びデータ記憶部２の構成を示している。データ記憶部２
は複数のデータ記憶回路３１１、３１１〜３１ｎ／２を
有している。各データ記憶回路３１０、３１１〜３１ｎ
／２は前記入力バッファ４、出力バッファ７に接続され
ている。これら３１０、３１１〜３１ｎ／２は前記カラ
ムデコーダ３から供給されるカラム選択信号ＣＳＬ０、
ＣＳＬ１〜ＣＳＬｎ／２により制御される。

【００３４】各データ記憶回路３１０、３１１〜３１ｎ
／２には一対のビット線が接続される。すなわち、デー
タ記憶回路３１０にはビット線ＢＬ０、ＢＬ１が接続さ
れ、データ記憶回路３１１にはビット線ＢＬ２、ＢＬ３
が接続され、データ記憶回路３１ｎ／２にはビット線Ｂ
Ｌｎ、ＢＬｎ＋１が接続されている。

【００３５】メモリセルアレイ１には複数のＮＡＮＤセ
ルが配置されている。１つのＮＡＮＤセルは直列接続さ
れた例えば１６個のＥＥＰＲＯＭからなるメモリセルＭ
０、〜Ｍ１５と、このメモリセルＭ１５に接続された第
１の選択ゲートＳ１と、メモリセルＭ０に接続された第
２の選択ゲートＳ２とにより構成されている。第１の選
択ゲートＳ１はビット線ＢＬ０に接続され、第２の選択
ゲートＳ２はソース線ＣＥＬＳＲＣに接続されている。
各行に配置されたメモリセルＭ０〜Ｍ１５の制御ゲート
はワード線ＷＬ０〜ＷＬ１５に共通接続されている。ま
た、第１の選択ゲートＳ１はセレクト線ＳＧＤ１に共通
接続され、第２の選択ゲートＳ２はセレクト線ＳＧＤ２
に共通接続されている。

【００３６】リード動作、プログラムベリファイ動作及
びプログラム動作時は、データ記憶回路に接続されてい
る２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部よ
り指定されたアドレスにより１本のビット線が選択され
る。さらに、外部アドレスにより、１本のワード線が選
択され、２値の場合１ページ、４値の場合、図２の点線
で示す２ページ分のセルが選択される。

【００３７】イレーズ動作は、図２に点線で示すブロッ
ク単位に実行される。すわわち、このブロック単位でデ
ータが消去される。１ブロックは、複数個のＮＡＮＤセ
ルにより構成されている。また、データ記憶回路に接続
されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）につ
いて同時に行なわれる。

【００３８】イレーズベリファイ動作は、１回の動作に
より、データ記憶回路に接続されている２本のビット線
（ＢＬｉ、ＢＬｉ＋１）のうち１本のビット線（ＢＬ
ｉ）についてベリファイリード動作を行なう。この後、
他方のビット線（ＢＬｉ＋１）についてベリファイリー
ド動作を行なう。

【００３９】図３（ａ）（ｂ）は、メモリセル及び選択
トランジスタの断面図を示している。図３（ａ）は、メ
モリセルを示している。基板４１にはメモリセルのソー
ス、ドレインとしてのｎ型拡散層４２が形成されてい
る。基板４１の上にはゲート絶縁膜４３を介して浮遊ゲ
ート４４が形成され、この浮遊ゲート４４の上には絶縁
膜４５を介して制御ゲート４６が形成されている。

【００４０】図３（ｂ）は、選択トランジスタを示して
いる。基板４１にはソース、ドレインとしてのｎ型拡散
層４７が形成されている。基板４１の上にはゲート絶縁
膜４８を介して制御ゲート４９が形成されている。

【００４１】図４は、メモリセルアレイにおける１つの
ＮＡＮＤセルの断面を示している。この例において、１
つのＮＡＮＤセルは、図３（ａ）に示す構成の１６個の
メモリセルＭ０〜Ｍ１５が直列接続されて構成されてい
る。ＮＡＮＤセルのドレイン側、ソース側には、図３
（ｂ）に示す構成の第１の選択ゲートＳ１及び第２の選
択ゲートＳ２が設けられている。

【００４２】図５は、図２に示すデータ記憶回路３１０
の回路構成を示している。データ記憶回路は全て同一構
成であるため、データ記憶回路３１０についてのみ説明
する。

【００４３】ビット線ＢＬｉにはＮチャネルトランジス
タ６１ａの電流通路の一端が接続されている。このトラ
ンジスタ６１ａのゲートには信号ＢＬＴＲが供給されて
いる。このトランジスタ６１ａの電流通路の他端はトラ
ンジスタ６１ｂの電流通路の一端、およびトランジスタ
６１ｃの電流通路の一端に接続されている。前記トラン
ジスタ６１ｂの電流通路の他端は端子６２ａに接続され
ている。この端子６２ａには電圧ＶＢＬＡが供給されて
いる。また、前記トランジスタ６１ｂのゲートには信号
ＰＲＥＡが供給されている。前記トランジスタ６１ｃの
ゲートには信号ＢＬＳＡが供給されている。

【００４４】また、ビット線ＢＬｉ＋１にはＮチャネル
トランジスタ６１ｄの電流通路の一端が接続されてい
る。このトランジスタ６１ｄのゲートには前記信号ＢＬ
ＴＲが供給されている。このトランジスタ６１ｄの電流
通路の他端はトランジスタ６１ｅの電流通路の一端、お
よびトランジスタ６１ｆの電流通路の一端に接続されて
いる。前記トランジスタ６１ｅの電流通路の他端は端子
６２ｂに接続されている。この端子６２ｂには電圧ＶＢ
ＬＢが供給されている。また、前記トランジスタ６１ｅ
のゲートには信号ＰＲＥＢが供給されている。前記トラ
ンジスタ６１ｆのゲートには信号ＢＬＳＢが供給されて
いる。トランジスタ６１ｂ、６１ｅは信号ＰＲＥＡ、Ｐ
ＲＥＢに応じて非選択のビット線を電位ＶＢＬＡ、ＶＢ
ＬＢにプリチャージする。前記トランジスタ６１ｃ、６
１ｆは信号ＢＬＳＡ、ＢＬＳＢに応じてビット線を選択
する。

【００４５】前記トランジスタ６１ｃ、６１ｆの電流通
路の他端はトランジスタ６１ｇを介して端子６２ｃに接
続されるとともに、ノードＮＥに接続されている。前記
トランジスタ６１ｇのゲートには信号ＢＩＡＳが供給さ
れ、端子６２ｃには電圧ＶＣＣが供給されている。この
トランジスタ６１ｇはデータ読み出し時に、信号ＢＩＡ
Ｓに応じてビット線をプリチャージする。

【００４６】前記ノードＮＥにはトランジスタ６１ｈの
電流通路の一端が接続されている。このトランジスタ６
１ｈのゲートには信号ＢＬＣ１が供給されている。この
トランジスタ６１ｈの電流通路の他端には、Ｐチャネル
ＭＯＳトランジスタ６１ｍを介して端子６２ｄが接続さ
れている。この端子６２ｄには電圧ＶＣＣが供給されて
いる。前記トランジスタ６１ｍのゲートには信号ＰＲＳ
ＴＢ１が供給されている。

【００４７】前記トランジスタ６１ｈの電流通路の他端
には、第１のラッチ回路ＬＡＴ（Ａ）が接続されてい
る。この第１のラッチ回路ＬＡＴ（Ａ）は２つのクロッ
クドインバータ回路６１ｉ、６１ｊにより構成されてい
る。クロックドインバータ回路６１ｉは信号ＳＥＮ１、
ＳＥＮ１Ｂ（Ｂは反転信号を示す）により制御され、ク
ロックドインバータ回路６１ｊは信号ＬＡＴ１、ＬＡＴ
１Ｂにより制御される。この第１のラッチ回路ＬＡＴ
（Ａ）は、書き込みデータをラッチする。

【００４８】前記クロックド・インバータ回路６１ｊの
出力ノードＮＢ、及びクロックド・インバータ回路６１
ｉの入力端の接続ノードＮＣにはＮチャネルＭＯＳトラ
ンジスタ６１ｏの電流通路の一端が接続されている。こ
のトランジスタ６１ｏの電流通路の他端ＩＯは前記入力
バッファ７、出力バッファ４に接続される。

【００４９】前記クロックド・インバータ回路６１ｉの
出力ノードＮＡ、及びクロックド・インバータ回路６１
ｊの入力端の接続ノードにはＮチャネルＭＯＳトランジ
スタ６１ｎの電流通路の一端が接続されている。このト
ランジスタ６１ｎの電流通路の他端ＩＯＢは前記入力バ
ッファ７、出力バッファ４に接続される。これらトラン
ジスタ６１ｏ、６１ｎのゲートにはカラムデコーダ３か
らカラム選択信号ＣＳＬが供給されている。

【００５０】また、前記ノードＮＥにはトランジスタ６
１ｋ、６１ｌが直列接続されている。トランジスタ６１
ｋのゲートは前記第１のラッチ回路ＬＡＴ（Ａ）のノー
ドＮＣに接続され、トランジスタ６１ｌのゲートには信
号ＶＲＦＹ１が供給されている。さらに、トランジスタ
６１ｌの電流通路には信号ＶＲＥＧが供給されている。
これらトランジスタ６１ｋ、６１ｌは第１のラッチ回路
ＬＡＴ（Ａ）にラッチされたデータに応じてビット線の
電位を設定する。

【００５１】一方、前記ノードＮＥにはトランジスタ６
１ｑの電流通路の一端が接続されている。このトランジ
スタ６１ｑのゲートには信号ＢＬＣ２が供給されてい
る。このトランジスタ６１ｑの電流通路の他端には、Ｐ
チャネルＭＯＳトランジスタ６１ｐを介して端子６２ｅ
が接続されている。この端子６２ｅには電圧ＶＣＣが供
給されている。前記トランジスタ６１ｐのゲートには信
号ＰＲＳＴＢ２が供給されている。

【００５２】前記トランジスタ６１ｑの電流通路の他端
には第２のラッチ回路ＬＡＴ（Ｂ）が接続されている。
この第２のラッチ回路ＬＡＴ（Ｂ）は２つのクロックド
インバータ回路６１ｒ、６１ｓにより構成されている。
クロックドインバータ回路６１ｒは信号ＳＥＮ２、ＳＥ
Ｎ２Ｂにより制御され、クロックドインバータ回路６１
ｓは信号ＬＡＴ２、ＬＡＴ２Ｂにより制御される。この
第２のラッチ回路ＬＡＴ（Ｂ）は、メモリセルから読み
出されたデータをラッチする。

【００５３】また、前記ノードＮＥにはトランジスタ６
１ｔ、６１ｕが直列接続されている。トランジスタ６１
ｔのゲートは前記第２のラッチ回路ＬＡＴ（Ｂ）のノー
ドＮＤに接続され、トランジスタ６１ｕのゲートには信
号ＶＲＦＹ２が供給されている。さらに、トランジスタ
６１ｕの電流通路には信号ＶＲＥＧが供給されている。
これらトランジスタ６１ｔ、６１ｕは第２のラッチ回路
ＬＡＴ（Ｂ）にラッチされたデータに応じてビット線の
電位を設定する。

【００５４】上記構成において、動作について説明す
る。

【００５５】（コマンド入力）コマンドは、図１に示す
制御部１５に供給される信号ＣＬＥをハイレベルとし、
信号ＷＥの立ち上り、及び立ち下り時に、Ｉ／Ｏ端子５
に供給されるデータがコマンドとしてコマンドレジスタ
１６に供給される。

【００５６】（アドレス入力）アドレスは、図１に示す
制御部１５の信号ＡＬＥをハイレベルとし、信号ＷＥの
立ち上り、及び立ち下り時にＩ／Ｏ端子５に供給される
データがアドレスとして取り込まれる。

【００５７】図６（ａ）（ｂ）（ｃ）（ｄ）は、各モー
ドにおいて読み込まれるアドレスとＩ／Ｏ端子の関係を
示している。本発明の半導体記憶装置は、メモリセルア
レイを例えば４つのモードに切り替え設定可能とされて
いる。これら４つのモードの切り替えは制御部１５に設
けられた図示せぬ例えばヒューズを切断することにより
設定される。

【００５８】図６（ａ）は、１Ｇ（ギガ）ビットで、１
つのセルに２ビットを記憶する４値のデータ記憶であ
り、ブロックサイズが３２ＫＢのモードを示している。
図６（ｂ）は、５１２Ｍ（メガ）ビットで、１つのセル
に１ビットを記憶する２値のデータ記憶であり、ブロッ
クサイズが１６ＫＢのモードを示している。図６（ｃ）
は、１Ｇビットで、４値のデータを記憶し、ブロックサ
イズが１２８ＫＢのモードを示している。図６（ｄ）
は、５１２Ｍビットで、２値のデータを記憶し、ブロッ
クサイズが６４ＫＢのモードを示している。

【００５９】各動作モードにおいて、リード、プログラ
ムは４サイクルにより、カラムアドレスやブロックアド
レス等を取りこむ。しかし、イレーズは、カラムアドレ
スを取りこむ必要が無いため、第１サイクル目は省略さ
れ、第２サイクルから４サイクルの３サイクルでアドレ
スを入力する。

【００６０】図６（ａ）（ｃ）に示す４値の場合１ペー
ジと２ページを切り替える必要がある。この切り替えは
第２サイクルのＭＬＡｄｄを用いて行われる。２値の場
合は、１つのセルに１ビットしか記憶しないため、この
切り替えは必要ない。

【００６１】図６（ａ）に示すカラムアドレスＡ８、Ａ
８Ｅは、コマンドにより切り替えて入力される。

【００６２】（データ入力）書き込みデータを入力する
場合、図１に示す制御部１５の信号ＡＬＥ、及び信号Ｃ
ＬＥを共にローレベルとし、信号ＷＥの立ち上り、及び
立ち下り時にＩ／Ｏ端子５に供給されたデータをデータ
として取り込む。このデータは、カラムデコーダ３によ
り選択されているデータ記憶回路に供給される。信号Ｗ
Ｅを連続してトグルすることによりカラムアドレスはイ
ンクリメントされ、次のアドレスのデータが順次取り込
まれる。

【００６３】（データ出力）メモリセルから読み出され
たデータを外部へ出力する場合、図１に示す制御部１５
の信号ＡＬＥ、及び信号ＣＬＥを共にローレベルとし、
信号ＲＥの立ち上り、及び立ち下り時に、カラムデコー
ダ３により選択されているデータ記憶回路のデータがＩ
／Ｏ端子５から出力される。信号ＲＥを繰り返しトグル
することによりアドレスがインクリメントされ、次のア
ドレスのデータが順次出力される。

【００６４】（プリデコーダ及びカラムＲＤデコーダ）
図７（ａ）（ｂ）は、プリデコーダ及びカラムＲＤデコ
ーダ１０の動作を示している。

【００６５】図１に示すカラムアドレスレジスタ１７
は、外部より指定されたアドレスＡ０〜Ａ８、Ａ８Ｅを
ラッチすると共に、信号ＷＥ、及び信号ＲＥに同期して
アドレスをインクリメントさせる。ＥＣＣを使用する
時、ＥＣＣコードを記憶するため、カラムアドレスの５
２８カラムに対して、さらに２１カラムを追加する必要
がある。すなわち、例えば２ビット訂正をする場合、１
ページ（５２８ビット）あたり、余分に訂正符号の２１
ビットのセルが必要である。しかし、２１カラムのうち
４カラムはカラムリダンダンシと共通になっているた
め、１７カラム分カラムアドレスが増えている。

【００６６】カラムプリデコーダ及びカラムＲＤデコー
ダ１０は、図７（ａ）に示すように、カラムアドレスＡ
０〜Ａ８、Ａ８Ｅをデコードし、カラムプリデコード信
号ＣＡ０〜７、ＣＢ０〜７、ＣＣ０〜８を出力する。こ
のようにして、５２８＋１７カラムを選択する。

【００６７】また、図７（ｂ）に示すように、カラムリ
ダンダンシを選択する時、カラムプリデコード信号を停
止し、カラムリダンダンシを選択する信号ＣＳＳ０〜７
を出力する。本例では、ＥＣＣが未使用の時、カラムリ
ダンダンシが１つのアレイに対して８本となる。また、
ＥＣＣを使用する時は、カラムリダンダンシが１つのア
レイに対して４本となり、１７カラムは信号ＣＡ０〜
７、ＣＢ０〜８により選択されるが、４カラムは信号Ｃ
ＳＳ０〜３により選択される。

【００６８】カラムプリデコーダ及びカラムＲＤデコー
ダ１０から出力された信号ＣＡ０〜７、ＣＢ０〜７、Ｃ
Ｃ０〜８は、カラムでコーダ３により５２８カラムのう
ち１つが選択される。信号ＣＳＳ０〜７はデコードされ
ず１つのカラムを直接選択する。

【００６９】尚、図１に示すロウアドレスレジスタ１８
は、外部より指定されたアドレスＡ９〜Ａ２６をラッチ
する。

【００７０】図８（ａ）（ｂ）（ｃ）は、図１に示すＣ
Ｇ駆動回路９を示している。

【００７１】リード及びプログラム時は、まず、図８
（ａ）（ｂ）に示す回路により、選択ＣＧ電圧Ｖｃｇｓ
ｅｌ（リードの時はＶｃｇｒｖ、プログラム時はＶｐｇ
ｍｈ）と非選択ＣＧ電圧Ｖｃｇｕｓｅｌ（リードの時は
Ｖｒｅａｄ、プログラム時はＶｐａｓｓ）が生成され
る。

【００７２】図８（ａ）は、選択された制御ゲート線の
電位を発生する回路であり、ブースト回路８１ａ、８１
ｂ、トランジスタ８１ｃ、８１ｄにより構成されてい
る。トランジスタ８１ｃの電流通路の一端には、制御電
圧発生回路１４から供給されるプログラム電圧Ｖｐｇｍ
ｈが供給されている。このトランジスタ８１ｃのゲート
には、ブースト回路８１ａが接続されている。ブースト
回路８１ａにはプログラム電圧Ｖｐｇｍｈ、及び信号Ｖ
ＰＧＭＥＮが供給されており、ブースト回路８１ａは信
号ＶＰＧＭＥＮに応じて電圧Ｖｐｇｍｈ＋Ｖｔｈを発生
する。このため、トランジスタ８１ｃは電圧Ｖｐｇｍｈ
を出力できる。

【００７３】トランジスタ８１ｄの電流通路の一端に
は、制御電圧発生回路１４から供給される電圧Ｖｃｇｒ
ｖが供給されている。このトランジスタ８１ｄのゲート
には、ブースト回路８１ｂが接続されている。ブースト
回路８１ｂには電圧Ｖｃｇｒｖ、及び信号ＶＣＧＲＥＮ
が供給されており、ブースト回路８１ｂは信号ＶＣＧＲ
ＥＮに応じて電圧Ｖｃｇｒｖ＋Ｖｔｈを発生する。この
ため、トランジスタ８１ｄは電圧Ｖｃｇｒｖを出力でき
る。これらトランジスタ８１ｃ、８１ｄの電流通路の他
端は共通接続され、この接続ノードから電圧Ｖｐｇｍ
ｈ、又は電圧Ｖｃｇｒｖからなる選択ＣＧ電圧Ｖｃｇｓ
ｅｌが出力される。

【００７４】図８（ｂ）は、非選択とされた制御ゲート
線の電位を発生する回路であり、ブースト回路８２ａ、
８２ｂ、トランジスタ８２ｃ、８２ｄにより構成されて
いる。トランジスタ８２ｃの電流通路の一端には、制御
電圧発生回路１４から供給される電圧Ｖｐａｓｓが供給
されている。このトランジスタ８２ｃのゲートには、ブ
ースト回路８２ａが接続されている。このブースト回路
８２ａには電圧Ｖｐａｓｓ、及び信号ＶＰＡＳＳＥＮＢ
が供給されており、ブースト回路８２ａは信号ＶＰＡＳ
ＳＥＮＢに応じて電圧Ｖｐａｓｓ＋Ｖｔｈを発生する。
このため、トランジスタ８２ｃは電圧Ｖｐａｓｓを出力
できる。

【００７５】トランジスタ８２ｄの電流通路の一端に
は、制御電圧発生回路１４から供給される電圧Ｖｒｅａ
ｄｈが供給されている。このトランジスタ８２ｄのゲー
トには、ブースト回路８２ｂが接続されている。このブ
ースト回路８２ｂには電圧Ｖｒｅａｄｈ、及び信号ＶＲ
ＥＡＤＥＮが供給されており、ブースト回路８２ｂは信
号ＶＲＥＡＤＥＮに応じて電圧Ｖｒｅａｄｈ＋Ｖｔｈを
発生する。このため、トランジスタ８２ｄは電圧Ｖｒｅ
ａｄｈを出力できる。これらトランジスタ８２ｄの電流
通路の他端は共通接続され、この接続ノードから電圧Ｖ
ｐａｓｓ、又はＶｒｅａｄｈからなる非選択ＣＧ電圧Ｖ
ｃｇｕｓｅｌが出力される。

【００７６】図８（ｃ）は、選択ＣＧ電圧Ｖｃｇｓｅ
ｌ、及び非選択ＣＧ電圧Ｖｃｇｓｅｌを制御ゲートに供
給するＣＧ供給回路を示している。このＣＧ供給回路
は、制御ゲートに対応して１６個設けられている。アド
レスＡ１１〜Ａ１４に基づきこのうち１個が選択状態と
され、残りの１５個が非選択状態とされる。

【００７７】すなわち、ＣＧ供給回路はデコード回路８
３ａ、インバータ回路８３ｂ、ブースト回路８３ｃ、８
３ｄ、トランジスタ８３ｅ、８３ｆ、８３ｇにより構成
されている。デコード回路８３ａの入力端にはアドレス
Ａ１１〜Ａ１４が供給され、このアドレスに応じてＣＧ
供給回路が選択された場合、ブースト回路８３ｃにより
トランジスタ８３ｅがオンとされ、制御ゲート電圧ＶＣ
Ｇｉとして、前記選択ＣＧ電圧Ｖｃｇｓｅｌが出力され
る。また、ＣＧ供給回路が非選択の場合、ブースト回路
８３ｄによりトランジスタ８３ｆがオンとされ、制御ゲ
ート電圧ＶＣＧｉとして、前記非選択ＣＧ電圧Ｖｃｇｓ
ｅｌが出力される。

【００７８】また、イレーズの場合、信号ＥＲＡＳＥＥ
Ｎがハイレベルとされ、トランジスタ８３ｇがオンとさ
れる。このため、全ての制御ゲート電圧ＶＣＧ０〜ＶＣ
Ｇ１５は接地電位とされる。

【００７９】図８（ｄ）は、アドレスＡ１１〜Ａ１４と
制御ゲート電圧ＶＣＧｉの関係を示しており、アドレス
Ａ１１〜Ａ１４に基づき、１つの制御ゲート電圧ＶＣＧ
ｉが出力されることを示している。

【００８０】このように、図８（ａ）（ｂ）に示す回路
と図８（ｃ）に示す回路との２段階で制御ゲート電圧Ｖ
ＣＧｉを切り替えることにより、各ＣＧ供給回路からリ
ード、プログラム、及びイレーズに必要な全ての電位を
出力することができ、回路構成を小型化することができ
る。

【００８１】図９（ａ）（ｂ）は図１に示すアレイブロ
ック回路１９を示している。アレイブロック回路１９
は、メモリセルアレイ毎にブロックアドレス（Ａ１７〜
２６）をラッチする。

【００８２】図９（ａ）に示すように、４つのメモリセ
ルアレイは、アドレスＡ１５、Ａ１６により選択され
る。選択されたメモリセルアレイのラッチ信号ＰＢＬＡ
ＴＰＢ０〜３がハイレベルになる。

【００８３】図９（ｂ）は、アレイブロック回路１９に
設けられ、Ａ１７〜２６の各ブロックアドレスに対応し
て配置されたラッチ回路を示している。このラッチ回路
は、インバータ回路９１ａ、ナンド回路９１ｂ、フリッ
プフロップ回路を構成するナンド回路９１ｃ、９１ｄに
より構成されている。このラッチ回路は、ラッチ信号Ｐ
ＢＬＡＴＰＢ０〜３がハイレベルとなると、ブロックア
ドレスＡ１７〜２６をラッチする。

【００８４】図１０は、図１に示すブロックＲＤデコー
ド回路１１の動作を示している。このブロックＲＤデコ
ード回路１１は、アレイブロックラッチ回路１９から供
給されるブロックアドレスＡ１７〜２６が、ヒューズに
より設定されたブロックリダンダンシのアドレスＡＰＢ
１７〜ＡＰＢ２６と一致すると、複数存在するブロック
リダンダンシから１つを選択するために、アドレスＡＴ
ＰＢ１７〜ＡＴＰＢ２６とリダンダンシ領域を選択する
信号ＡＴＰＢＤを出力する。

【００８５】すなわち、図１０は、ブロックアドレスＡ
１７〜２６がブロックリダンダンシのアドレスＡＰＢ１
７〜ＡＰＢ２６と一致した場合を示している。この場
合、ブロックＲＤデコード回路１１は、例えばＡＴＰＢ
１８に位置するブロックリダンダンシを選択するよう
に、ブロックアドレスＡＴＰＢ１８とリダンダンシ領域
を選択する信号ＡＴＰＢＲＤをハイレベルとしている。

【００８６】図１１は、図１に示すブロックデコーダ１
２の動作を示している。ブロックデコーダ１２は、ブロ
ックＲＤデコード回路１１から供給されるブロックアド
レスＡＴＰＢ１７〜２６、ＡＴＰＢＲＤをデコードし、
図１１に示すようにロウデコード信号ＡＲＯＷＡ〜ＡＲ
ＯＷＥとＲＤＥＣＰＢＬＲを出力する。ロウデコード信
号ＡＲＯＷＡ〜ＡＲＯＷＥはメモリセルアレイ１内のブ
ロックを選択するための信号であり、ＲＤＥＣＰＢＬＲ
はメモリセルアレイ１の両側（左右）に配置されたブロ
ック選択部６のうちから一方を選択する信号である。

【００８７】さらに、ブロックデコーダ１２は、ＲＯＭ
ブロック指定回路２０が選択された場合、ＲＯＭブロッ
ク指定回路２０から供給されるブロックアドレスを上記
と同様にデコードし、ＲＯＭブロックを選択するための
ロウデコード信号ＡＲＯＷＡ〜ＡＲＯＷＥは生成する。

【００８８】図１２は、図１に示すブロック選択部６に
設けられたブロック選択回路６ａの回路構成を示してい
る。このブロック選択回路６ａは各ブロックに対して１
つ設けられている。また、図１２に示すヒューズ状態検
出回路６ｂは、各メモリセルアレイ１に対して１つずつ
配置されている。

【００８９】ブロック選択回路６ａにおいて、端子１０
０には電源電圧ＶＤＤが供給されている。この端子１０
０と信号ＲＯＷＣＯＭが供給されるノードの相互間には
ＰチャネルＭＯＳトランジスタ１０１、ＮチャネルＭＯ
Ｓトランジスタ１０２〜１０８が直列接続されている。
前記トランジスタ１０１のゲートには、メモリセルアレ
イ１に対して左右一方のブロック選択部６を選択するた
めの前記信号ＲＤＥＣＰＢＬＲが供給されている。ま
た、トランジスタ１０２〜１０６のゲートには、前記ロ
ウデコード信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給され、ト
ランジスタ１０７のゲートには信号ＲＤＥＣＰＢＬＲＤ
が供給されている。信号ＲＤＥＣＰＢＬは、図１３に示
すように、信号ＲＤＥＣＰＢＬＲＤより若干遅れて変化
する。

【００９０】さらに、トランジスタ１０８のゲートに
は、ＲＯＭブロックをアクセスするためのコマンド信号
ＣＤ＿ＲＯＭＢＡが供給されている。このトランジスタ
１０８には、ヒューズ１０９が並列接続されている。こ
のヒューズ１０９は、このブロック選択回路６ａに対応
するブロックが不良ブロックである場合、切断される。

【００９１】さらに、前記トランジスタ１０１には、Ｐ
チャネルＭＯＳトランジスタ１１７、１１８の直列回路
が並列接続されている。前記トランジスタ１１７のゲー
トは接地されている。また、前記トランジスタ１０１、
１０２、１１８の接続ノードにはインバータ回路１１９
の入力端が接続されている。このインバータ回路１１９
の出力端は、前記トランジスタ１１８のゲートに接続さ
れるとともに、レベルシフタ１２０の一方入力端に接続
されている。

【００９２】このレベルシフタ１２０の他方入力端に
は、信号ＶＲＤＥＣが供給されている。この信号ＶＲＤ
ＥＣは、データのプログラム、リード、イレーズに応じ
てレベルシフタ１２０を制御する信号である。このレベ
ルシフタ１２０は、ブロック選択回路６ａが選択状態の
場合、信号ＶＲＤＥＣに従って、転送ゲートＴＧを駆動
する信号を生成する。

【００９３】前記転送ゲートＴＧは、メモリセルのワー
ド線に接続される転送ゲートＴＧ０〜ＴＧ１５と、第
１、第２の選択ゲートＳ１、Ｓ２のゲートに接続される
転送ゲートＴＧＳ１、ＴＧＳ２とにより構成されてい
る。転送ゲートＴＧ０〜ＴＧ１５の電流通路の一端に
は、制御ゲート線ＣＧ０〜ＣＧ１５がそれぞれ接続さ
れ、電流通路の他端には、ワード線ＷＬ０〜ＷＬ１５が
それぞれ接続されている。制御ゲート線ＣＧ０〜ＣＧ１
５には前記ＣＧ駆動回路９から制御ゲート電圧ＶＣＧが
それぞれ供給される。

【００９４】また、転送ゲートＴＧＳ１、ＴＧＳ２の電
流通路の一端には、選択ゲート線ＳＧＤ、ＳＧＳがそれ
ぞれ接続され、電流通路の他端には、セレクト線ＳＧＤ
１、ＳＧＤ２がそれぞれ接続されている。セレクト線Ｓ
ＧＤ１、ＳＧＤ２には、例えば前記制御電圧発生回路１
４から所定の電圧がそれぞれ供給される。

【００９５】前記セレクト線ＳＧＤ１にはＮチャネルＭ
ＯＳトランジスタ１２１、１２２が直列接続されてい
る。トランジスタ１２１の電流通路の一端には信号ＳＧ
ＤＳＰＢＬＲが供給され、ゲートには信号ＲＤＥＣＡＤ
ｉｎ＋１ｎが供給されている。さらに、トランジスタ１
２２のゲートには、インバータ回路１２３を介して前記
インバータ回路１１９の出力信号ＲＤＥＣＡＤｎが供給
されている。

【００９６】さらに、前記セレクト線ＳＧＤ２にはＮチ
ャネルＭＯＳトランジスタ１２４の電流通路の一端が接
続されている。このトランジスタ１２４の電流通路の他
端には、前記信号ＳＧＤＳＰＢＬＲが供給され、ゲート
には前記信号ＲＤＥＣＡＤｎが供給されている。

【００９７】また、ヒューズ状態検出回路６ｂにおい
て、前記信号ＲＯＷＣＯＭが供給されるノードは、Ｎチ
ャンネルＭＯＳトランジスタ１１０を介して接地される
とともに、ＮチャンネルＭＯＳトランジスタ１１１のゲ
ートに接続されている。前記トランジスタ１１０のゲー
トには、信号ＲＯＷＣＯＭＶＳＳが供給されている。前
記トランジスタの電流通路の一端は、インバータ回路１
１２の入力端、及びインバータ回路１１３の出力端に接
続され他端は、接地されている。前記インバータ回路１
１２の出力端、及びインバータ回路１１３の入力端は、
インバータ回路１１４の入力端に接続され、このインバ
ータ回路１１４の出力端から前記ヒューズが切断されて
いるか否かを示す信号ＦＵＳＥＣＵＴが出力される。こ
の信号ＦＵＳＥＣＵＴは、制御部１５に供給される。こ
のインバータ回路１１４の入力端はＮチャネルＭＯＳト
ランジスタ１１５を介して接地されている。このトラン
ジスタ１１５のゲートには、インバータ回路１１６を介
して信号ＢＵＳＹが供給されている。

【００９８】上記構成において、ブロック選択回路６ａ
の動作について説明する。

【００９９】信号ＲＤＥＣＰＢＬＲ、信号ＲＤＥＣＰＢ
ＬＲＤ、ＣＭＤ＿ＲＯＭＢＡ、ＲＯＷＣＯＭは、通常接
地電位ＶＳＳである。このため、インバータ回路１１９
の出力信号ＲＤＥＣＡＤはローレベルとされている。

【０１００】一方、リード動作、プログラム動作、イレ
ーズ動作が開始されると、選択されたメモリセルアレイ
の右側又は左側の一方に対応する信号ＲＤＥＣＰＢＬＲ
がハイレベルになる。この状態において、アドレスが一
致すると、ロウデコード信号ＡＲＯＷＡ〜ＡＲＯＷＥが
全てハイレベルとなる。このため、インバータ回路１１
９の出力信号ＲＤＥＣＡＤがハイレベルとなり、レベル
シフタ１２０が活性化される。このレベルシフタ１２０
は、プログラム時にプログラム電圧Ｖｐｇｍ＋Ｖｔｈ
（Ｖｔｈは転送ゲートの閾値電圧）を出力し、リード時
にリード電圧Ｖｒｅａｄ＋Ｖｔｈを出力し、イレーズ時
に電源電圧ＶＤＤを出力する。このような電圧を生成す
ることにより、転送ゲートはＣＧ駆動回路９からの電圧
をそのまま転送できる。

【０１０１】一方、アドレスが不一致の場合、ロウデコ
ード信号ＡＲＯＷＡ〜ＡＲＯＷＥのいずれかがローレベ
ルとなり、ブロック選択回路６ａは非選択状態になる。
このため、レベルシフタ１２０の出力電圧は接地電圧Ｖ
ＳＳになる。したがって、リード時、プログラム時にお
いて、ワード線ＷＬ０〜１５はフローティングとなる。
セレクト線ＳＧＤ１、ＳＧＤ２はＳＧＤＳＰＢＬＲが接
地電位ＶＳＳとなり、さらに、トランジスタ１２１、１
２２、１２３がオンすることにより、接地電位ＶＳＳと
なる。

【０１０２】イレーズ時、ワード線ＷＬ０〜１５はフロ
ーティング状態とされ、電圧ＳＧＤＳＰＢＬＲは電源電
圧ＶＤＤに設定される。このため、セレクト線ＳＧＤ
１、ＳＧＤ２の電位は、ＶＤＤ−Ｖｔｈになる。しか
し、基板が消去電圧ＶＥＲＡに設定されるため、カップ
リングによりワード線ＷＬ０〜１５、及びセレクト線Ｓ
ＧＤ１、ＳＧＤ２はともに消去電圧ＶＥＲＡに近い電位
となる。

【０１０３】図１２に示すヒューズ１０９は、前述した
ように、不良ブロックの場合、切断される。一括選択ラ
イトなどのテスト時、ロウデコード信号ＡＲＯＷＡ〜Ｅ
は、全部ハイレベルとされる。しかし、ヒューズ１０９
が切られているため、インバータ回路１１９の出力信号
ＲＤＥＣＡＤはローレベルとなり、不良ブロックは選択
されない。

【０１０４】また、バーシャルグッド品の不良ブロック
をアクセスした場合も、ヒューズ１０９が切断されてい
る場合、この不良ブロックは非選択となる。このため、
この状態で、リード動作を行なうとセルがオフしている
ことになり、２値の時は、自動的に“０”データとな
る。また、４値の第２ページの時は、“０”データとな
るのに対して、第１ページの時はデータ“１”となる。
このため、信号ＲＤＥＣＰＢＬＲをハイレベルにする前
に、信号ＲＯＷＣＯＭＶＳＳを一旦ローレベルにし、Ｒ
ＯＷＣＯＭをフローティングにする。

【０１０５】図１３は、図１２に示すヒューズ１０９の
状態を検出ための動作シーケンスを示している。

【０１０６】先ず、信号ＢＵＳＹ及び信号ＲＤＥＣＰＢ
ＬＲＤをハイレベルにした状態において、信号ＲＯＷＣ
ＯＭＶＳＳをローレベルとする。この状態において、ア
ドレスが一致し、ロウデコード信号ＡＲＯＷＡ〜ＡＲＯ
ＷＥが全てハイレベルであり、且つヒューズ１０９が切
られていないブロックの場合、信号ＲＯＷＣＯＭが供給
されるノードの電圧が電源電圧ＶＤＤになる。このた
め、トランジスタ１１１がオンし、インバータ回路１１
２、１１３からなるラッチ回路の出力端はハイレベルを
保持する。したがって、インバータ回路１１４の出力信
号ＦＵＳＥＣＵＴはローレベルとなる。

【０１０７】一方、ヒューズ１０９が切られているブロ
ックの場合、信号ＲＯＷＣＯＭが供給されるノードはフ
ローティング（電位はＶＳＳ）のままである。このた
め、トランジスタ１１１はオフし、インバータ回路１１
２、１１３からなるラッチ回路の出力端はローレベルを
保持する。したがって、インバータ回路１１４の出力信
号ＦＵＳＥＣＵＴはハイレベルとなる。

【０１０８】この後、信号ＲＯＷＣＯＭＶＳＳ、信号Ｒ
ＤＥＣＰＢＬＲＤがハイレベルとされる。インバータ回
路１１２、１１３からなるラッチ回路は、ラッチ状態を
保持している。このため、ヒューズ１０９が切断されて
いると、どのブロックも選択されないようになる。

【０１０９】このように、図１２に示す回路の場合、ヒ
ューズ１０９が切断されているかどうかが分かる。この
ため、ヒューズ１０９が切断されている時は、一回の読
み出し動作後、２回目の読み出し動作を行なわないと、
出力はデータ“０”となる。

【０１１０】また、複数のセルに同じデータを書き込む
イレーズ動作時、消去十分であるとイレーズベリファイ
において、データ記憶回路の値は、データ“１”にな
り、不十分であるとデータ“０”となる。しかし、ヒュ
ーズ１０９が切られている場合、どのブロックも選択さ
れずデータ“０”となってしまう。このため、イレーズ
ベリファイが繰り返され、最大のループ回数まで動いて
しまう。本発明は、これを防止するため、信号ＦＵＳＥ
ＣＵＴがハイレベルの場合は、このアレイのイレーズを
行なわないようにしている。

【０１１１】図１４は、メモリセルアレイの物理マッピ
ングを示している。アドレスにより選択される物理位置
を示す。

【０１１２】各メモリセルアレイ１はブロックｂｌｋ０
〜ｂｌｋ２３、及び冗長ブロックとしてのブロックリダ
ンダンシｂｌｋＲＤ０〜９を有している。ブロックリダ
ンダンシｂｌｋＲＤ０〜ｂｌｋＲＤ９のうち任意のブロ
ックリダンダンシをＲＯＭブロックにすることができ
る。例えばブロックリダンダンシｂｌｋＲＤ１をＲＯＭ
ブロックにする場合、ＲＯＭブロックをアクセスするた
めのコマンド信号ＣＤ＿ＲＯＭＢＡが入力されると、図
１に示すブロックＲＤデコーダ１１からは信号が出ず、
ＲＯＭブロック指定回路２０から、ブロックリダンダン
シを選択する信号Ａ１７〜Ａ２６，及び信号ＡＲＤが出
力され、ブロックリダンダンシの１番目が選択されるよ
うにロウデコード信号ＡＲＯＷＡ〜ＡＲＯＷＥが出力さ
れる。

【０１１３】ＲＯＭブロックのヒューズ１０９は、通常
は切断する。なぜなら、ＲＯＭブロックにはダイソート
テスト時にデータを書き込み、この後の、一括プログラ
ム、及び一括イレーズの時は選択されないようにするた
めである。

【０１１４】しかし、ＲＯＭブロックをアクセスする場
合、図１２において、コマンド信号ＣＭＤ＿ＲＯＭＢＡ
がハイレベルとされると、トランジスタ１０８がオンと
なるため、ヒューズ１０９が切断されていても選択状態
になる。

【０１１５】図１５（ａ）は、図１に示す制御部１５に
設けられたＲＯＭブロックの書き込み禁止回路１５ａを
示し、図１５（ｂ）はＲＯＭブロック２０の消去禁止回
路１５ｂを示している。

【０１１６】図１５（ａ）において、書き込み禁止回路
１５ａは、ＰチャネルＭＯＳトランジスタ１５１ａ、１
５１ｂ、ＮチャネルＭＯＳトランジスタ１５１ｃ、ヒュ
ーズ１５１ｄ、インバータ回路１５１ｅ、１５１ｆ、１
５１ｈ、ノア回路１５１ｇとにより構成されている。前
記トランジスタ１５１ａ、１５１ｂの電流通路の一端に
は電源電圧ＶＤＤが供給され、電流通路の他端は共通接
続されている。これらトランジスタの接続ノードと接地
間には前記トランジスタ１５１ｃと前記ヒューズ１５１
ｄが接続されている。トランジスタ１５１ａ、及びトラ
ンジスタ１５１ｃのゲートには信号ＬＯＷＶＤＤｎが供
給されている。さらに、前記接続ノードは前記インバー
タ回路１５１ｅを介してノア回路１５１ｇの一方入力端
に接続されている。このノア回路１５１ｇの他方入力端
にはインバータ回路１５１ｆを介してコマンド信号ＣＭ
Ｄ＿ＲＯＭＢＡが供給されている。このノア回路１５１
ｇの出力端はインバータ回路１５１ｈの入力端に接続さ
れ、このインバータ回路１５１ｈの出力端から信号ＰＲ
ＯＥＮＡＢＬが出力される。

【０１１７】図１５（ｂ）に示す消去禁止回路１５ｂ
は、書き込み禁止回路１５ａと同様の構成である。すな
わち、トランジスタ１５２ａ、１５２ｂの電流通路の一
端には電源電圧ＶＤＤが供給され、電流通路の他端は共
通接続されている。これらトランジスタの接続ノードと
接地間にはトランジスタ１５２ｃとヒューズ１５２ｄが
接続されている。トランジスタ１５２ａ、及びトランジ
スタ１５２ｃのゲートには信号ＬＯＷＶＤＤｎが供給さ
れている。さらに、前記接続ノードはインバータ回路１
５２ｅを介してノア回路１５２ｇの一方入力端に接続さ
れている。このノア回路１５２ｇの他方入力端にはイン
バータ回路１５２ｆを介してコマンド信号ＣＭＤ＿ＲＯ
ＭＢＡが供給されている。このノア回路１５２ｇの出力
端はインバータ回路１５２ｈの入力端に接続され、この
インバータ回路１５２ｈの出力端から信号ＥＲＡＥＮＡ
ＢＬが出力される。

【０１１８】前記信号ＬＯＷＶＤＤｎは、パワーオン時
一旦ローレベルになるが、この後ハイレベルとされる。
ヒューズ１５１ｄ、１５２ｄの切断前において、出力信
号ＰＲＯＥＮＡＢＬ、出力信号ＥＲＡＥＮＡＢＬは常に
ハイレベルである。このため、プログラム、イレーズと
も可能である。しかし、ヒューズ１５１ｄ、１５２ｄを
切断した後に、ＲＯＭブロックをアクセスするコマンド
信号ＣＭＤ＿ＲＯＭＢＡがハイレベルになると、出力信
号ＰＲＯＥＮＡＢＬ、ＥＲＡＥＮＡＢＬは共にローレベ
ルとなり、ＲＯＭブロックは書き込み、消去ができなく
なる。ヒューズ１５１ｄ、又は１５２ｄの切断は任意に
設定できる。

【０１１９】（４値の場合の動作）本発明の半導体記憶
装置において、４値の場合の動作について説明する。

【０１２０】図１６、図１７（ａ）に示すように、メモ
リセルのデータとメモリセルの閾値を定義する。ここ
で、メモリセルのデータが状態“０”〜“３”は、メモ
リセルの閾値の低いほうから高いほうへと定義されてい
る。消去を行なうとメモリセルのデータは状態“０”と
なる。書き込み動作に応じて、メモリセルの閾値電圧は
高い方に移動する。

【０１２１】図１６は、本発明の書き込み方法を示して
いる。メモリセルにデータを書き込む場合、先ず、第１
ページのデータがメモリセルに書き込まれ、次に、第２
ページのデータがメモリセルに書き込まれる。ここで、
第１ページあるいは第２ページのデータを構成する書き
込みデータが“１”である場合、書き込み動作によりメ
モリセルの閾値電圧は変化せずメモリセルのデータは変
化しない。すなわち、データの書き込みが行われない。
また、第１ページあるいは第２ページのデータを構成す
る書き込みデータが“０”である場合、書き込み動作に
よりメモリセルの閾値電圧が変化され、これに伴いメモ
リセルのデータも変化される。すなわち、データの書き
込みが行われる。

【０１２２】先ず、消去状態のメモリセルのデータは状
態“０”とされている。最初に第１ページのデータがメ
モリセルに書き込まれる。書き込みデータが“１”の場
合、書き込みが行われないメモリセルのデータは状態
“０”のままである。書き込みデータが“０”場合、書
き込みが行なわれるメモリセルのデータは状態“１”に
なる。

【０１２３】次に、第２ページのデータがメモリセルに
書き込まれる。この時、第１ページの書き込み動作によ
り、データが状態“１”のメモリセルに対して、書き込
みデータ“０”が供給された場合、メモリセルのデータ
は状態“２”とされる。また、第１ページの書き込み動
作により、データが状態“０”のメモリセルに対して、
書き込みデータ“０”が供給された場合、メモリセルの
データは状態“３”となる。

【０１２４】さらに、第１ページの書き込み動作によ
り、データが状態“１”のメモリセルに対して、外部か
ら書き込みデータ“１”が供給された場合、メモリセル
のデータは状態“１”のままとされる。また、第１ペー
ジの書き込み動作により、データが状態“０”のメモリ
セルに対して、外部から書き込みデータ“１”が供給さ
れた場合、メモリセルのデータは状態“０”のままとさ
れる。

【０１２５】図１６、図１７（ａ）に示すように、本発
明は、メモリセルのデータが状態“２”の場合、第１ペ
ージ及び第２ページのデータが“０”、“０”に設定さ
れ、メモリセルのデータが状態“３”の場合、第１ペー
ジ及び第２ページのデータが“１”、“０”に設定され
る。メモリセルのデータを読み出す場合、先ず、第２ペ
ージのデータが読み出され、次に、第１ページのデータ
が読み出される。

【０１２６】第２ページのデータを読み出す場合、メモ
リセルのデータが状態“０”又は状態“１”であると読
み出されるデータは“１”となる。メモリセルのデータ
が状態“２”又は状態“３”であると読み出されるデー
タは“０”となる。このため、第２ページのデータの読
み出しは、メモリセルのデータが状態“１”以下か、状
態“２”以上かの１回の動作のみで判断できる。

【０１２７】一方、第１ページのデータを読み出す時、
メモリセルのデータが状態“０”又は状態“３”である
と読み出されるデータは“１”となる。また、メモリセ
ルのデータが状態“１”又は状態“２”であると読み出
されるデータは“０”となる。したがって、第１ページ
のデータは、メモリセルのデータが状態“０”か状態
“１”以上かの判断と、メモリセルのデータが状態
“２”以下か状態“３”かの判断で読み出すことができ
る。すなわち、第１ページのデータは、合計２回の動作
で読み出すことができる。

【０１２８】消去動作を行なうとメモリセルのデータは
状態“０”になり、アドレスに第１、第２ページの何れ
を指定しても読み出されるデータは“１”となる。

【０１２９】また、２ビット（第１ページ、第２頁ペー
ジ）の切り替えはアドレスＡ９によって行なう。例えば
アドレスＡ９をローレベルとすると第１ページが指定さ
れ、アドレスＡ９をハイレベルとすると第２ページが指
定される。

【０１３０】多値メモリの場合、書き込みデータに応じ
てメモリセルの閾値電圧を正確に制御する必要がある。
このため、メモリセルにデータを書き込む場合、メモリ
セルの制御ゲートに印加する電圧を徐々に増加してデー
タが書き込まれる。このような書き込み方法はステップ
アップ書き込み方法と呼ばれている。

【０１３１】図１８は、メモリセルに対するステップア
ップ書き込み方法の書き込み特性を示している。縦軸に
セルの閾値電圧を示し、横軸に書き込み電圧（プログラ
ム電圧）を示している。

【０１３２】消去後のセルの閾値電圧（メモリセルのデ
ータが状態“０”）は、例えば−３．５Ｖとされてい
る。上述したように、本発明の場合、メモリセルのデー
タを状態“０”から状態“３”にする場合、セルの制御
ゲートに初期プログラム電圧として１６Ｖを印加する。
この後、０．２Ｖづつ書き込み電圧を上げて書き込みを
行なうと、図中の“０”→“３”に沿って閾値電圧が上
昇する。一方、メモリセルのデータを状態“０”から状
態“１”にする場合、初期書き込み電圧を１４Ｖとして
書き込みを始める。なぜなら、データが状態“１”の閾
値電圧は０．２Ｖである。このため、初期書き込み電圧
を１６Ｖとして書き込みを開始すると、３ステップ目と
４ステップ目の間でデータが状態“１”の閾値電圧とな
り、オバープログラムとなる可能性がある。これを回避
するため、初期書き込み電圧を１４Ｖとする。

【０１３３】第１ページの書き込みにおいて、メモリセ
ルのデータは状態“０”から状態“１”に移動するた
め、１３回の書き込み回数でメモリセルデータを状態
“１”の閾値に達している。第２ページの書き込みにお
いて、メモリセルのデータを状態“０”→“３”と
“１”→“２”にするが、“０”→“３”にするのは
“０”→“１”より高い位置まで書き込むため、初期書
き込み電圧を１６Ｖに上げることができる。

【０１３４】したがって、図１７（ｂ）に示すように、
書き込み回数はメモリセルのデータが状態“０”から状
態“３”が１１回、メモリセルのデータが状態“１”か
ら状態“２”が６回であるため、１１回の書き込み回数
でプログラムが可能である。従って、第１ページの後に
第２ページを書き込むと、２４回の書き込み回数とな
る。

【０１３５】一方、後述するように、第１ページと第２
ページを同時に書き込む場合は、メモリセルのデータを
状態“０”→“１”、“０”→“２”、“０”→“３”
にするため、初期書き込み電圧を１４Ｖから始める。

【０１３６】したがって、図１７（ｃ）に示すように、
書き込み回数はメモリセルのデータが状態“０”から状
態“１”が１３回、メモリセルのデータが状態“０”か
ら状態“２”が１７回、メモリセルのデータが状態
“０”から状態“３”が２０回であるため、２０回の書
き込み回数でプログラムが可能である。したがって、第
１ページと第２ページを同時に書く場合は、高速に書き
込むことができる。

【０１３７】また、この第１ページと第２ページは、同
一ブロック内のページであるため、連続した２ページを
高速に書き込むことができる。

【０１３８】（オートプログラム）プログラム動作は、
図１９に示すように、まずデータ入力コマンドである
“８０ｈ”（ｈは１６進数を示す）を入力し、全てのデ
ータ記憶回路３１０〜３１ｎ／２の第１のラッチ回路Ｌ
ＡＴ（Ａ）にデータ“１”（書き込みを行なわない）が
セットされる。この後、信号ＡＬＥ、及び信号ＷＥのト
グルに応じてアドレス、及びデータを入力する。したが
って、カラムアドレスで指定されたデータ記憶回路にシ
リアルにデータが供給される。

【０１３９】外部より入力されたデータが、書きこみを
行なわないことを示すデータ“１”であると、図５に示
すデータ記憶回路のノードＮＣがハイレベルになり、外
部より入力されたデータが、書き込みを行なうことを示
すデータ“０”であると、ノードＮＣがローレベルにな
る。以後、第１のラッチ回路ＬＡＴ（Ａ）のデータはノ
ードＮＣの電位とする。

【０１４０】この後、図１９に示すように、オートプロ
グラムの実行コマンドである“１０ｈ”を入力し、オー
トプログラムが開始する。ＥＣＣコード使用時は、“１
０ｈ”コマンドの入力後、ＥＣＣコード発生回路８によ
り自動的にＥＣＣコードを作り、このコードをデータ記
憶回路に供給し、この後、オートプログラム動作が開始
される。

【０１４１】図２０に示すように、倍速プログラム動作
は、データ入力コマンド“８０ｈ”、アドレス、及びデ
ータを入力した後、ダミーＢｕｓｙ信号を出力するた
め、コマンド“１１ｈ”を入力する。このダミープログ
ラムは１．５μｓの短い間、Ｂｕｓｙ信号を出力する。
ＥＣＣコードの使用時は、このコマンド“１１ｈ”後に
ＥＣＣコードを発生し、このコードをデータ記憶回路に
供給する。このため、Ｂｕｓｙ信号の時間は１．５μｓ
より長い時間となる。

【０１４２】上記コマンド“８０ｈ”、アドレス、デー
タ、及びコマンド“１１ｈ”の入力をアレイアドレス
（Ａ１５、Ａ１６）を変えて４回行なう。但し、最終の
みコマンド“１１ｈ”の代わりにコマンド“１０ｈ”を
入力し、オートプログラムを実行させる。また、２回目
以降のコマンド“８０ｈ”において、第１のラッチ回路
ＬＡＴ（Ａ）はリセットしない。

【０１４３】ブロックアドレス（Ａ１７〜Ａ２６）は、
毎回任意のアドレスが入力される。しかし、図１に示す
ロウアドレスレジスタ１８は、次のアドレスが入力され
ると、前のアドレスが消えるため、アドレス入力毎に図
１に示すアレイブロックラッチ回路１９でアレイ毎にブ
ロックアドレスをラッチする。

【０１４４】オートプログラムコマンド“１０ｈ”の入
力後、プログラム動作が行われるが、本メモリは多値メ
モリであり、１つのメモリセルに２ビットのデータを記
憶する。この２ビットを前述したように、アドレスＡ９
に割り当てている。すなわち、アドレスＡ９がローレベ
ルの時、第１ページが指定され、アドレスＡ９がハイレ
ベルの時、第２ページが指定される。第１、第２ページ
の書き込みシーケンスは、図２１、図２２に示すように
なる。また、本メモリは、先ず第１ページのデータを書
き込み、この後、第２ページのデータを書き込む。ま
ず、図２１、図２２を用いて、第１、第２ページのプロ
グラムについて概略的に説明する。

【０１４５】図２１に示す第１ページのプログラムにお
いて、各データ記憶回路３１０〜３１ｎ／２にセットさ
れたデータがメモリセルにプログラムされ（ＳＴ１）、
この後、書き込みが十分かどうかベリファイリードされ
る（ＳＴ２）。すなわち、メモリセルのデータが読み出
され、データ記憶回路の第１のラッチ回路ＬＡＴ（Ａ）
にラッチされる。この後、不良ブロックをブロックリダ
ンダンシに置き換える前のテスト工程においては、第１
のラッチ回路ＬＡＴ（Ａ）にラッチされたローレベルデ
ータの数、すなわち、ベリファイフェイルの数を係数
し、この経数値が規定値（本例では、カラムリダンダン
シが４個のときは４、カラムリダンダンシが８個の時は
８）以上の場合、再度プログラムベリファイを繰り返
し、規定値以下の場合、プログラム動作を終了する（Ｓ
Ｔ４）。また、テスト以外の場合、各第１のラッチ回路
ＬＡＴ（Ａ）にラッチされたデータが“１”であるかど
うか判別され、オール“１”でなければ、上記動作が繰
り返され、オール“１”である場合、第１ページのプロ
グラムが終了される（ＳＴ５）。

【０１４６】一方、図２２に示す第２ページのプログラ
ムにおいては、各データ記憶回路３１０〜３１ｎ／２の
第１のラッチ回路ＬＡＴ（Ａ）にデータをセットした
後、先ず、第１ページのプログラムにおいて書き込まれ
たデータをデータ記憶回路の第２のラッチ回路ＬＡＴ
（Ｂ）に読み出す内部データロードが実行される（ＳＴ
１１）。この後、第１ページと同様にプログラムされる
（ＳＴ１２）。次に、ベリファイリード１で、メモリセ
ルのデータが状態“２”になっているかどうかベリファ
イされ（ＳＴ１３）、ベリファイリード２で、メモリセ
ルのデータが状態“３”になっていいるかどうかがベリ
ファイされる（ＳＴ１４）。以下、第１ページのプログ
ラムと同様の動作が行われる（ＳＴ１５〜ＳＴ１７）。

【０１４７】尚、パーシャルグッド品の不良ブロック
は、テスト後にヒューズ１０９が切断されている。した
がって、この不良ブロックをアクセスした場合、この不
良ブロックは選択されない。このため、ベリファイＯＫ
となり終了する。

【０１４８】次に、第１、第２ページのプログラムにつ
いて詳細に説明する。なお、この説明において、図２１
に示すステップＳＴ３、ＳＴ４、及び図２２に示すステ
ップＳＴ１５、ＳＴ１６は省略する。

【０１４９】（第１ページオートプラグラム）図２３
は、第１ページプログラム時における各部の動作シーケ
ンスを示している。図５、図２３に示すように、データ
記憶回路におけるトランジスタ６１ｈのゲートに供給さ
れる信号ＢＬＣ１をＶＣＣ＋Ｖthとし、信号ＢＬＳＡを
Ｖｐａｓｓ、ＢＬＴＲをＶＣＣとすると、第１のラッチ
回路ＬＡＴ（Ａ）にデータ“１”（書き込みを行なわな
い）が記憶されている時、ビット線ＢＬの電位はＶＣＣ
になる。また、データ“０”（書き込みを行なう）が記
憶されている時、ビット線の電位は接地電位ＶＳＳにな
る。また、選択されたワード線に接続され、非選択ペー
ジの（ビット線が非選択である）セルは書き込みが行な
われてはならない。このため、これらのセルに接続され
ているビット線の電位は、データ“１”が供給されるビ
ット線と同様に電位ＶＣＣとされる。

【０１５０】ここで、図１に示すＣＧ駆動回路９により
セレクト線ＳＧ１をＶＣＣ、セレクト線ＳＧ２をＶＳ
Ｓ、選択ＣＧ線にＶＰＧＭ（２０Ｖ）、非選択ワード線
にＶｐａｓｓ（１０Ｖ）を印加する。すると、ブロック
選択回路６で選択されているブロック（倍速時は、各ア
レイ毎に１づつ存在する。）のセレクト線ＳＧ１がＶＣ
Ｃ、選択ワード線がＶＰＧＭ（２０Ｖ）、非選択ワード
線がＶＰＡＳＳ（１０Ｖ）になる。ビット線がＶＳＳに
なっている場合、セルのチャネルがＶＳＳ、ワード線が
ＶＰＧＭとなるので書き込みが行なわれる。一方、ビッ
ト線がＶＣＣになっている場合、セルのチャネルがＶＳ
ＳでなくＶＰＧＭが上昇されることにより、カップリン
グでＶＰＧＭ／２となる。このため、このセルはプログ
ラムされない。

【０１５１】このようにして、データ“０”が書き込ま
れるメモリセルのデータは、図１６、図１７（ａ）に示
すように、状態“１”になる。また、データ“１”の書
き込まれるメモリセルのデータは、状態“０”のままで
ある。

【０１５２】（第１ページプログラムベリファイ）次
に、プログラムベリファイリードが実行される（図２
１、ＳＴ２）。

【０１５３】図２４はプログラムベリファイリードの動
作を示し、図２５はプログラムベリファイリード時にお
ける各部のシーケンスを示している。

【０１５４】第１ページプログラムベリファイリード
は、図１６に示すように、選択されているワード線にリ
ードの時の電位ｂより少し高い電位ｂ′を供給する。以
後“′”はベリファイ電位を示し、リード時のワード線
電位より若干高い値とする。

【０１５５】次に、図２５に示すように、選択されてい
るブロック内の非選択ワード線及びセレクト線ＳＧ１に
電圧Ｖｒｅａｄが供給される。さらに、図５に示すデー
タ記憶回路のトランジスタ６１ｇのゲートに供給される
信号ＢＩＡＳがハイレベル（１．６Ｖ）とされ、ビット
線がプリチャージされる。

【０１５６】この後、メモリセルのソース側のセレクト
線ＳＧ２をハイレベル（Ｖｒｅａｄ）にする。メモリセ
ルの閾値電圧が電位ｂ′より高い時、メモリセルはオフ
するため、ビット線はハイレベルのままである。また、
メモリセルの閾値電圧が電位ｂ′に達していない場合、
メモリセルはオンするためビット線の電位はローレベル
（ＶＳＳ）となる。

【０１５７】ここで、書き込みを行なう場合、図５に示
す第１のラッチ回路ＬＡＴ（Ａ）のノードＮＡにローレ
ベル（データ“０”）がラッチされる。また、書き込み
を行なわない場合、ノードＮＡにハイレベル（データ
“１”）がラッチされる。このため、トランジスタ６１
ｌの電流通路に供給される信号ＶＲＥＧをＶＣＣとし、
ゲートに供給される信号ＶＲＦＹ１をハイレベルにする
と、書き込みを行なわない場合のみビット線がフローテ
ィング状態からハイレベルに固定される。この動作の
後、ビット線の電位が第１のラッチ回路ＬＡＴ（Ａ）に
読み込まれる。第１のラッチ回路ＬＡＴ（Ａ）にハイレ
ベルがラッチされるのは、メモリセルの電位が閾値電圧
に達した場合と、書き込みを行なわない場合である。ま
た、第１のラッチ回路ＬＡＴ（Ａ）にローレベルがラッ
チされる場合は、メモリセルの電位が閾値電圧に達しな
い場合だけである。

【０１５８】したがって、第１のラッチ回路ＬＡＴ
（Ａ）がローレベルの場合、再び書き込み動作を行ない
全てのデータ記憶回路のデータがハイレベルになるまで
上記プログラム動作とベリファイリード動作を繰り返す
（図２１、ＳＴ１〜ＳＴ５）。

【０１５９】（第２ページプログラム）第２ページプロ
グラムも第１ページプログラムと同様に、外部より第２
ページのデータが入力される。これらデータは各データ
記憶回路３１０〜３１ｎ／２の第１のラッチ回路ＬＡＴ
（Ａ）に記憶される。

【０１６０】第２ページプログラムの動作において、第
１ページプログラムの動作と大きく異なるのは内部デー
タロードである（ＳＴ１１）。第２ページプログラムの
動作は第１ページプログラムの動作結果に応じて異な
る。

【０１６１】すなわち、図１６、図１７（ａ）に示すよ
うに、第１ページのメモリセルのデータが状態“０”に
なっている（書き込み動作を行なわなかった）場合で、
第２ページのデータが“０”（書き込みを行なう）の
時、メモリセルのデータを状態“３”に設定する。第２
ページのデータが“１”（書き込みを行なわない）の
時、メモリセルのデータを状態“０”のままとする。メ
モリセルのデータが状態“１”になっている（第１ペー
ジに書き込み動作を行なった）場合で、第２ページのデ
ータが“０”（書き込みを行なう）の時、メモリセルの
データを状態“２”に設定する。第２ページのデータが
“１”（書き込みを行なわない）の時、メモリセルのデ
ータは状態“１”のままにする。

【０１６２】このように、第２ページプログラムの動作
は第１ページプログラムの動作結果に応じて異なる。こ
のため、第２ページのデータをセルに書き込む前に、メ
モリセルのデータが状態“０”か状態“１”かを調べ、
記憶しておく必要がある。そこで、メモリセルのデータ
を読み出し、図５に示すデータ記憶回路の第２のラッチ
回路ＬＡＴ（Ｂ）にロードする内部データロードが行わ
れる（ＳＴ１１）。この内部データロードは、ワード線
に図１６に示す電位ａを供給し、リード動作を行う。こ
のリード結果をデータ記憶回路の第２のラッチ回路ＬＡ
Ｔ（Ｂ）に記憶する。

【０１６３】図２６（ａ）は内部データロード時の動作
を示し、図２７は、内部データロード時における各部の
シーケンスを示している。図２６（ａ）、図２７を参照
して、内部データロードの動作について説明する。

【０１６４】内部データロードにおいて、まず、図５に
示すデータ記憶回路の第１のラッチ回路（Ａ）のデータ
を非選択側のビット線に記憶させる。次に、ワード線に
電位ａを印加してリード動作を行なう。この結果を第１
のラッチ回路（Ａ）に記憶する。メモリセルのデータが
“０”の場合、第１のラッチ回路（Ａ）にはデータ
“０”がラッチされ、メモリセルのデータが“１”の場
合、第１のラッチ回路（Ａ）にはデータが“１”が記憶
される。

【０１６５】次に、第２のラッチ回路（Ｂ）のデータを
“１”にした後、信号ＢＬＣ２に中間電位１Ｖを印加
し、信号ＶＲＥＧを電圧ＶＳＳ、信号ＶＲＦＹ１をハイ
レベルにする。すると、第１のラッチ回路（Ａ）がデー
タ“１”、つまりメモリセルのデータが“１”の場合、
第２のラッチ回路（Ｂ）のデータは“０”になる。第１
のラッチ回路（Ａ）のデータが“０”、つまり、メモリ
セルのデータが状態“１”の場合、第２のラッチ回路
（Ｂ）のデータは“１”のままである。この後、非選択
側のビット線に記憶されている、データを第１のラッチ
回路（Ａ）に戻す。

【０１６６】次に、第１ページプログラムと同様に、各
部に所定の電圧を印加する。この状態において、第１の
ラッチ回路ＬＡＴ（Ａ）に記憶されている第２ページの
データに応じて、選択されている全てのセルについて書
き込みを行なう（図２２、ＳＴ１２）。

【０１６７】（第２ページベリファイ）第２ページベリ
ファイは、第１のベリファイリード（ＳＴ１３）と第２
のベリファイリード（ＳＴ１４）の２つを有している。
第１のベリファイリード（ＳＴ１３）はメモリセルのデ
ータが状態“２”であるかどうかベリファイする。第２
のベリファイリード（ＳＴ１４）はメモリセルのデータ
が状態“３”であるかどうかベリファイする。

【０１６８】｛第２ページ第１のベリファイリード｝図
２６（ｂ）は第２ページ第１のベリファイリードの動作
を示し、図２８は、第２ページ第１のベリファイリード
時における各部のシーケンスを示している。

【０１６９】このベリファイは、図１６に示すように、
ワード線に電位ｂ′を印加してリード動作を行う。この
結果、メモリセルの閾値電圧がｂ′に達しているとビッ
ト線はハイレベル、閾値電圧がｂ′に達していないとロ
ーレベルになる。しかし、この時、メモリセルのデータ
を状態“３”にするセルもオフする。このため、ベリフ
ァイＯＫとなってしまう。そこで、第１ページの書き込
み動作時に書き込まれず、データが状態“０”のメモリ
セルに接続されたビット線の電位をローレベルとする。

【０１７０】すなわち、第１ページの書き込み動作時に
書き込まれず、メモリセルのデータが状態“０”の場
合、前記内部データロードにより、第２のラッチ回路Ｌ
ＡＴ（Ｂ）のノードＮＤは、ハイレベルとされている。
この状態において、図５に示すトランジスタ６１ｕの電
流通路に供給される信号ＶＲＥＧを、図２８に示すよう
に、接地電圧ＶＳＳ、ゲートに供給される信号ＶＲＦＹ
２をハイレベルとする。すると、第２のラッチ回路ＬＡ
Ｔ（Ｂ）のノードＮＤがハイレベルになっている場合、
トランジスタ６１ｔがオンしてビット線が強制的にロー
レベルとされる。

【０１７１】次に、第１ページベリファイ動作と同様
に、信号ＶＲＥＧを電源電圧ＶＣＣとし、トランジスタ
６１ｌのゲートに供給される信号ＶＲＦＹ１をハイレベ
ルにする。すると、第１のラッチ回路ＬＡＴ（Ａ）のノ
ードＮＡにハイレベルがラッチされている（書き込みを
行なわない場合）時、トランジスタ６１ｋがオンする。
このため、ビット線がハイレベルになる。この動作の
後、ビット線の電位が第１のラッチ回路ＬＡＴ（Ａ）に
読み込まれる。

【０１７２】上記動作により、第１のラッチ回路ＬＡＴ
（Ａ）にハイレベルがラッチされるのは、図２６（ｂ）
に示すように、メモリセルのデータを状態“２”にする
ため書き込みを行なっているセルが閾値電圧に達した場
合と、書き込みを行なわない場合である。また、第１の
ラッチ回路ＬＡＴ（Ａ）にローレベルがラッチされる場
合は、メモリセルのデータを状態“２”にするため書き
込みを行なっているセルが閾値電圧に達しない場合と、
書き込みを行なっているメモリセルのデータが状態
“３”の場合である。

【０１７３】｛第２ページ第２のベリファイリード｝図
２６（ｃ）は上記第２ページ第２のベリファイリード動
作を示し、図２５はその際の各部のシーケンスを示して
いる。

【０１７４】このベリファイは第１ページベリファイ動
作と全く同じである。なぜなら、図１６に示す電位ｃ′
より高いセルはデータ“３”にするセル以外存在しない
ためである。第１ページベリファイでは、メモリセルの
データが状態“１”になったかどうかをベリファイする
ためワード線に電位ａ′を印加した。しかし、この場合
は、メモリセルのデータが状態“３”になったかどうか
をベリファイするため、ワード線に電位ｃ′を印加す
る。

【０１７５】この結果、第１のラッチ回路ＬＡＴ（Ａ）
にハイレベルがラッチされるのは、図２６（ｃ）に示す
ように、セルが閾値電圧に達した場合と、書き込みを行
なわない（初めから第１のラッチ回路ＬＡＴ（Ａ）にハ
イレベルがラッチされている）場合である。また、第１
のラッチ回路ＬＡＴ（Ａ）にローレベルがラッチされる
のは、セルが閾値電圧に達しない場合、つまりメモリセ
ルのデータを状態“３”とするために書き込んでいる
が、未だ状態“３”に達しないＮＧの場合と、メモリセ
ルのデータを状態“２”に書き込んでいる場合である。

【０１７６】したがって、第２ページベリファイは、メ
モリセルのデータが状態“２”に書き込まれる場合の第
１のベリファイリードと、状態“３”に書き込まれる場
合の第２のベリファイリードの２回の動作を行なう。さ
らに、第１のラッチ回路ＬＡＴ（Ａ）がローレベルの場
合は再び書き込み動作を行なう。このようにして、全て
のデータ記憶回路のデータがハイレベルになるまでこの
プログラム動作とベリファイ動作が繰り返される（図２
２、ＳＴ１２〜ＳＴ１７）。

【０１７７】しかし、メモリセルのデータが状態“３”
である場合、閾値電圧が高い所にある。このため、この
メモリセルはなかなか書き込まれない。このため、繰り
返し行なうプログラムベリファイ動作のうち、初めの数
回はメモリセルのデータが状態“３”になったかどうか
のベリファイ動作を省略することができる。また、数回
繰り返し動作を行なうと閾値電圧の低い状態“２”のデ
ータが書き込まれるメモリセルは、書き込みが終了して
いるはずである。このため、プログラムベリファイ動作
を数回繰り返した後、メモリセルのデータが状態“２”
のベリファイは省略することが可能である。

【０１７８】（リード動作）図２９はリード動作のシー
ケンスを示している。

【０１７９】リード動作は、図２９に示すように、先
ず、リードコマンド“００ｈ”を入力後、アドレスを入
力することにより開始される。リード動作において、ア
ドレスで指定されたページの全セルのデータが、データ
記憶回路３１０〜３１ｎ／２にそれぞれ読み出される。
この後、信号ＢＵＳＹが解除されレディー状態になる
と、信号ＲＥのトグルに応じて、カラムアドレスで指定
された順に、データ記憶回路からデータが出力される。

【０１８０】図３０は、倍速リード動作のシーケンスを
示している。この倍速リードは、一度のリード動作にお
いて、４つのメモリセルアレイ内のページのセルを全
て、各データ記憶回路に読み出す。この後、信号ＢＵＳ
Ｙが解除されレディー状態になると、信号ＲＥのトグル
に応じて、カラムアドレスで指定された順に、データ記
憶回路からデータが出力される。１つのメモリセルアレ
イの最終カラムアドレスになると、短い信号ＢＵＳＹ
（１．５μｓ）が出力される。この後、信号ＢＵＳＹが
解除されレディー状態になると、信号ＲＥのトグルに応
じて次のメモリセルアレイのデータが出力される。この
ような動作が繰り返され、一度の読み出しで、４ページ
分のデータが順次出力される。但し、この４ページは連
続していない４ページであるため、図６（ｃ）（ｄ）に
示すように、アドレスを割り付ける必要がある。

【０１８１】また、この実施形態のメモリは、多値メモ
リであり、１つのセルに２ビットのデータが記憶されて
いる。この２ビットのデータは、アドレスＡ９により指
定される。すなわち、上述したように、アドレスＡ９が
ハイレベルの場合、第２ページが指定され、アドレスＡ
９がローレベルの場合、第１ページが指定される。

【０１８２】図３１は、リード動作を概略的に示すフロ
ーチャートである。

【０１８３】リード動作は、リードコマンド“００ｈ”
を入力後、アドレスを入力することにより開始される
（ＳＴ２１）。アドレスＡ９がハイレベルの場合、第２
ページのデータがリードされる（ＳＴ２５）。この第２
ページリードでは、図１６、図１７（ａ）に示すよう
に、メモリセルのデータが“２”以下であるかどうかが
判別される。

【０１８４】次に、アドレスＡ９がローレベルの場合、
第１ページのデータがリードされる。第１ページのリー
ド動作は、２つのリード動作を有している。第１のリー
ド動作（第１ページリード１）（ＳＴ２２）は、図１
６、図１７（ａ）に示すように、メモリセルのデータが
“２”以下か、“３”であるかを判別する。第２のリー
ド動作（第１ページリード２）（ＳＴ２４）は、図１
６、図１７（ａ）に示すように、メモリセルのデータが
“１”か、“２”以上であるかを判別する。

【０１８５】尚、パーシャルグット品の不良ブロックに
対応するブロック選択回路のヒューズ１０９は切断され
ている。このため、２値、及び４値の第２ページのリー
ド動作において、不良ブロックをアクセスした場合、こ
の不良ブロックは選択されず、電流が流れない。このた
め、自動的にデータ“０”が出力される。しかし、４値
のメモリにおいて第１ページのリード動作の場合、第
１、第２のリード動作（第１ページリード１、２）によ
りデータ“１”が出力される。しかし、図１２に示すイ
ンバータ回路１１４から出力される信号ＦＵＳＥＣＵＴ
により、ヒューズ１０９が切断されているかどうか分か
る。このため、ヒューズが切断されている場合、第１の
リード動作（第１ページリード１）のみを行ない、第２
のリード動作（第１ページリード２）を行なわないよう
にし、データ“０”を出力するようにしている（ＳＴ２
３）。

【０１８６】次に、図３２乃至図３５を参照して、リー
ド動作について詳細に説明する。

【０１８７】（第２ページリード）第２ページリード
は、図１６に示すように、選択されているワード線にリ
ードの時の電位ｃが印加される。

【０１８８】次に、図３４に示すように、選択されてい
るブロック内の非選択ワード線及びセレクト線ＳＧ１に
Ｖｒｅａｄ（４．５Ｖ）を印加する。さらに、図５に示
すデータ記憶回路のトランジスタ６１ｇのゲートにハイ
レベルのＢＩＡＳを印加し、ビット線をプリチャージす
る。この後、セルのソース側のセレクト線ＳＧ２をハイ
レベルとする。セルの閾値電圧が電位ｃより高い時、セ
ルはオフするため、ビット線はハイレベルのままであ
る。また、セルの閾値電圧が電位ｃに達していない場
合、セルはオンするため、ビット線は接地電位ＶＳＳと
なる。図１７（ａ）に示すように、メモリセルのデータ
とメモリセルの閾値電圧を定義している。このため、メ
モリセルのデータが状態“０”又は状態“１”であると
ビット線の電位はローレベルになり、状態“２”又は状
態“３”であるとビット線の電位はハイレベルになる。

【０１８９】次に、これらビット線の電位が第１のラッ
チ回路ＬＡＴ（Ａ）に読み込まれる。図５に示す第１の
ラッチ回路ＬＡＴ（Ａ）のノードＮＡは、図３２に示す
ように、メモリセルのデータが状態“０”又は状態
“１”であるとローレベルになり、状態“２”又は状態
“３”であるとハイレベルになる。また、ノードＮＢ
は、ノードＮＡと逆のレベルとなる。カラム選択線ＣＳ
Ｌがハイレベルとされると、トランジスタ６１ｏ、６１
ｎがオンとなり、ノードＮＢ、ＮＡの電位が出力バッフ
ァ４に出力される。

【０１９０】（第１ページリード）次に、第１ページの
データがリードされる。第１ページリードで出力された
データが“１”の場合、図１７（ａ）に示すように、メ
モリセルのデータが状態“０”又は状態“３”である。

【０１９１】したがって、最初にメモリセルのデータが
状態“２”以下か、状態“３”であるかを判断する。次
にメモリセルのデータが状態“０”か、状態“１”以上
であるかを判断しなければならない。

【０１９２】｛第１のリード動作｝第１のリード動作で
は、メモリセルのデータが状態“２”以下か、状態
“３”であるかを判断する。図３３（ａ）は第１ページ
第１のリード動作を示し、図２３の左半分はその際のシ
ーケンスを示している。図３５におけるシーケンスは図
３４と同様である。

【０１９３】先ず、メモリセルのデータが状態“２”以
下か、状態“３”であるかを調べるため、ワード線に電
位ｃを印加してメモリセルのデータをリードする。この
結果、第１のラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、図３３（ａ）に示すように、メモリセ
ルのデータが状態“３”の場合だけである。また、第１
のラッチ回路ＬＡＴ（Ａ）にローレベルがラッチされる
場合は、メモリセルのデータが状態“０”、状態
“１”、状態“２”のいずれかの場合である。

【０１９４】｛第２のリード動作｝次に、第２のリード
動作では、メモリセルのデータが状態“０”か、状態
“１”以上であるかを判断する。図３３（ｂ）は第１ペ
ージ第２のリード動作を示し、図３５の右半分はその際
のシーケンスを示している。

【０１９５】メモリセルのデータが状態“０”か、状態
“１”以上であるかを調べるため、ワード線に電位ａを
印加してメモリセルのデータをリードする。この結果、
第１のラッチ回路ＬＡＴ（Ａ）にローレベルがラッチさ
れるのは、メモリセルのデータが状態“０”の場合だけ
である。また、第１のラッチ回路ＬＡＴ（Ａ）にハイレ
ベルがラッチされる場合は、メモリセルのデータが状態
“１”、状態“２”、状態“３”のいずれかの場合であ
る。

【０１９６】ここで、図５に示す信号ＶＲＥＧを接地電
位ＶＳＳとし、トランジスタ６１ｌのゲートに供給され
る信号ＶＲＦＹ１をハイレベルにする。第１のラッチ回
路ＬＡＴ（Ａ）にハイレベルがラッチされている場合、
すなわち、第１ページ第１のリード動作において、メモ
リセルのデータが状態“３”のとき、ビット線が強制的
にローレベルとされる。この結果、メモリセルのデータ
が状態“０”又は状態“３”の場合、ビット線の電位は
ローレベルになる。また、メモリセルのデータが状態
“１”又は状態“２”の場合、ビット線の電位がハイレ
ベルになる。

【０１９７】次に、これらのビット線の電位を第１のラ
ッチ回路ＬＡＴ（Ａ）に読み込むと、図３３（ｂ）に示
すように、メモリセルのデータが状態“０”、状態
“３”であると、第１のラッチ回路ＬＡＴ（Ａ）のノー
ドＮＡはローレベルになる。また、状態“１”、状態
“２”であるとノードＮＡはハイレベルになる。また、
ノードＮＢは、ノードＮＡと逆のレベルとなる。カラム
選択線ＣＳＬがハイレベルとされると、トランジスタ６
１ｏ、６１ｎがオンとなり、ノードＮＢ、ＮＡの電位が
出力バッファ４に出力される。

【０１９８】（オートイレーズ）図３６は、イレーズ動
作を示している。イレーズ動作は、ブロック単位でイレ
ーズする。このため、先ず、ブロックを選択するブロッ
ク選択コマンド“６０ｈ”を入力し、この後、ブロック
アドレスを入力する。この後、オートイレーズの実行コ
マンド“ＤＯｈ”を入力すると、オートイレーズが開始
する。

【０１９９】図３７は、倍速イレーズ動作を示してい
る。倍速イレーズ動作は、ブロック選択コマンド“６０
ｈ”、ブロックアドレスをアレイアドレス（Ａ１５、Ａ
１６）を換えて３回入力する。この後、ブロック選択コ
マンド“６０ｈ”、アドレス、オートイレーズの実行コ
マンド“ＤＯｈ”を入力することにより、倍速イレーズ
動作が開始される。

【０２００】ブロックアドレス（Ａ１７〜Ａ２６）は、
毎回任意のアドレスが入力されるが、図１に示すロウア
ドレスレジスタ１８は、次のアドレスが入力されると、
前のアドレスが消えるため、アドレス入力毎に図１に示
すアレイブロックラッチ回路１９でブロックアドレスを
メモリセルアレイ毎にラッチする。

【０２０１】図３８はオートイレーズのフローチャート
を示している。先ず、選択されているブロックのイレー
ズ動作を行なう（ＳＴ３１）。この後、データ記憶回路
に接続されている２本のビット線（ＢＬｉ、ＢＬ＋１）
のうち１本のビット線（ＢＬｉ）についてイレーズベリ
ファイリード動作を行ない、十分に消去されていない場
合、再度イレーズが行われる（ＳＴ３２〜ＳＴ３５、Ｓ
Ｔ３１）。メモリセルが十分に消去されている場合、他
方のビット線（ＢＬｉ）についてイレーズベリファイリ
ード動作を行なわれる（ＳＴ３６）。この結果、十分に
消去されていない場合、再度イレーズが行われる（ＳＴ
３６〜ＳＴ３９、ＳＴ３１）。メモリセルが十分に消去
されている場合、終了する。

【０２０２】不良ブロックをブロックリダンダンシに置
き換える前のテスト工程においては、各イレーズベリフ
ァイ動作ＳＴ３３、ＳＴ３６の後、第１のラッチ回路Ｌ
ＡＴ（Ａ）にラッチされたローレベルデータの数、すな
わち、ベリファイフェイルの数が係数され、この経数値
が規定値（本例では、カラムリダンダンシが４個のとき
は４、カラムリダンダンシが８個の時は８）以上の場
合、再度イレーズを繰り返される（ＳＴ３４、ＳＴ３
８）。

【０２０３】尚、パーシャルグッド品の不良ブロック
は、テスト後にヒューズ１０９が切断されている。した
がって、この不良ブロックをアクセスした場合、この不
良ブロックは選択されない。このため、第１のラッチ回
路ＬＡＴ（Ａ）はデータがローレベルとなり、イレーズ
ベリファイがＯＫにならない。しかし、図１２に示すイ
ンバータ回路１１４から出力される信号ＦＵＳＥＣＵＴ
により、ヒューズ１０９が切断されているかどうか分か
る。したがって、信号ＦＵＳＥＣＵＴに応じてヒューズ
１０９が切断されている場合は、ベリファイはＯＫとす
る。

【０２０４】（イレーズ）図３９はイレーズ動作のシー
ケンスを示している。イレーズ動作を行なうと、メモリ
セルのデータは状態“０”となり、第１ページ、第２ペ
ージ、何れでリードを行なってもデータ“１”が出力さ
れる。

【０２０５】（イレーズベリファイ）図４０はイレーズ
ベリファイ動作のシーケンスを示している。１回のイレ
ーズベリファイ動作は、データ記憶回路に接続されてい
る２本のビット線（ＢＬｉ、ＢＬ＋１）のうち１本のビ
ット線（ＢＬｉ）についてイレーズベリファイリード動
作を行なう。このため、ブロック内の全てのワード線Ｗ
Ｌを選択状態のＶＳＳにする。セルのソース線ＳＲＣを
ＶＤＤ、セレクト線ＳＧ１をＶｒｅａｄにした後、セル
のソース側のセレクト線ＳＧ２をＶｒｅａｄにする。セ
ルのドレイン側、つまりビット線には、１６個のセルの
うち一番浅いセルの−Ｖｔｈの電位が出力される。

【０２０６】ここで、第１のラッチ回路ＬＡＴ（Ａ）を
ハイレベルにし、信号ＢＬＣ１を１．６Ｖにすると、Ｖ
ｔｈが−０．６Ｖ以下（消去十分）であると第１のラッ
チ回路ＬＡＴ（Ａ）はハイレベルのままである。しか
し、Ｖｔｈが−０．６Ｖ以上（消去不十分）であると、
第１のラッチ回路ＬＡＴ（Ａ）はデータがローレベルと
なる。したがって、全ての第１のラッチ回路ＬＡＴ
（Ａ）のデータがハイレベルになると、イレーズベリフ
ァイＯＫとなる。

【０２０７】（ステップアップシフトテスト）図４１
は、図１に示す制御電圧発生回路１４内に設けられた電
圧設定回路を示している。制御電圧発生回路１４は前述
したように、昇圧回路を有しており、この昇圧回路によ
り、プログラム電圧Ｖｐｇｍ、イレーズ電圧Ｖｅｒａ、
及び電圧Ｖｐａｓｓ等が発生される。プログラム電圧Ｖ
ｐｇｍは、前述したように、数段階に分けて昇圧され
る。

【０２０８】ところで、メモリセルの特性はプロセスの
変動等により変化し、昇圧回路が発生する上記各電圧も
プロセスの変動等により変化する。このため、チップの
特性に応じてプログラム電圧Ｖｐｇｍ、イレーズ電圧Ｖ
ｅｒａ、及び電圧Ｖｐａｓｓを設定する必要がある。し
たがって、リダンダンシ置き換え前のテスト時、オート
プログラム、及びオートイレーズを行ない、これによ
り、プログラム開始電圧の設定及びイレーズ開始電圧の
設定が行われている。

【０２０９】図４１に示す電圧設定回路は、チップの特
性に応じて最適なプログラム電圧Ｖｐｇｍ、電圧Ｖｐａ
ｓｓ、及びイレーズ電圧Ｖｅｒａを設定可能としてい
る。

【０２１０】すなわち、この電圧設定回路は、初期デー
タ記憶用ヒューズ１６１、カウンタ１６２により構成さ
れている。前記初期データ記憶用ヒューズ１６１は電圧
Ｖｐｇｍ、電圧Ｖｐａｓｓ、及び電圧Ｖｅｒａを制御す
るための初期データがヒューズを用いて設定されてい
る。これらヒューズは、リダンダンシ置き換え前のテス
ト時、オートプログラム、及びオートイレーズを行な
い、この結果により、プログラムされる。前記初期デー
タは、電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ、及び電圧Ｖｅｒ
ａを発生する際、カウンタ１６２にプリセットされる。
カウンタ１６２は、例えばプリセットカウンタにより構
成されている。このカウンタ１６２には、信号ＣＴ１、
ＣＴ２が供給されている。このカウンタ１６２の出力信
号は、例えば昇圧回路のリミッタに接続され、このリミ
ッタのリミット値を変化させる。

【０２１１】前記信号ＣＴ１は、例えば１回のプログラ
ム又はイレーズ動作が終了し、ベリファイがＮＧの場合
に供給される。カウンタ１６２は、この信号ＣＴ１によ
りインクリメントされる。このため、カウンタ１６２の
出力信号に応じて、昇圧回路から１ステップ高い電圧を
出力するようにリミッタを制御する。

【０２１２】また、前記信号ＣＴ２は、本実施形態にお
ける特徴を示すものであり、テストモード時、初期デー
タ記憶用ヒューズ１６１からデータが読み出されたプロ
グラム開始電圧及びイレーズ開始電圧を数ステップ分イ
ンクリメントさせる。

【０２１３】従来、トリミング後の加速試験は、一律に
少し高いプログラム開始電圧及びイレーズ開始電圧を加
えていた。しかし、信号ＣＴ２を用いることにより、加
速試験のため±数ステップさせる機能を持たせることが
できる。したがって、個々のチップに適した電圧を加え
ることができる。

【０２１４】また、電圧Ｖｐａｓｓ、Ｖｐｇｍを初期デ
ータ記憶用ヒューズ１６１で設定したデータよりも低い
電圧にするプログラム非選択での加速試験などでは、カ
ウンタ１６２をマイナス方向にインクリメントさせなく
てはならない。しかし、このマイナス方向にインクリメ
ントできるカウンタは複雑である。このため、信号ＣＴ
２を用いて、カウンタを１周−数ステップ分インクリメ
ントさせることにより、初期データ記憶用ヒューズ１６
１で設定したデータよりも低い電圧に設定する。このよ
うな構成とすることにより、複雑なカウンタを用いるこ
となく容易に所要の値を設定することができる。

【０２１５】上記第１の実施形態によれば、メモリセル
アレイ１は、複数のブロックｂｋｌ０〜ｂｋｌ２３、複
数のブロックリダンダンシｂｌｋＲＤ０〜ｂｌｋＲＤ９
を有している。各ブロックｂｋｌ０〜ｂｋｌ２３及び各
ブロックリダンダンシｂｌｋＲＤ０〜ｂｌｋＲＤ９に
は、ブロック選択回路６ａが設けられている。各ブロッ
ク選択回路６ａはヒューズ１０９を有し、このヒューズ
１０９を切断することにより、任意のブロックリダンダ
ンシｂｌｋＲＤ０〜ｂｌｋＲＤ９をセキュリティのため
の情報を記憶するＲＯＭブロックに設定できる。したが
って、確実にセキュリティ情報をＲＯＭブロックに設定
できる。

【０２１６】しかも、制御部１５に設けられたＲＯＭブ
ロックの書き込み禁止回路１５ａ、消去禁止回路１５ｂ
のヒューズ１５１ｃ、１５２ｃを所要に応じて切断する
ことにより、ＲＯＭブロックを適宜、書き込み禁止、消
去禁止とすることができる。

【０２１７】また、不良ブロックに対応するブロック選
択回路６ａのヒューズ１０９を切断することにより、不
良ブロックを確実に非選択とすることができる。したが
って、プログラム（倍速オートプログラム）、及びイレ
ーズ（倍速オートイレーズ）時にベリファイが最大の回
数まで繰り返されることを防止できる。

【０２１８】さらに、上記実施形態は、ＥＣＣを使用す
る場合と、使用しない場合を例えば制御部１５に設けら
れたヒューズにより設定することができる。しかも、Ｅ
ＣＣをしない場合、ＥＣＣ用の２１ビットをリダンダン
シに使用できるようにすることができるため、不良の救
済効率を向上できる。

【０２１９】また、リダンダンシ置き換え前のテスト工
程において、オートプログラム、及びオートイレーズを
行なうと、カラム不良がある場合、この不良カラムのた
めベリファイがＮＧとなってしまう。しかし、上記実施
形態によれば、カラムリダンダンシの数が規定値以下の
場合ベリファイ結果を無視している。このため、リダン
ダンシ置き換え前のテスト時、オートプログラム、及び
オートイレーズを行なうことができ、これにより、プロ
グラム開始電圧の設定及びイレーズ開始電圧の設定をす
ることが可能になる。

【０２２０】さらに、カウンタ１６２に信号ＣＴ２を供
給し、この信号ＣＴ２により、初期データ記憶用ヒュー
ズ１６１で固定したプログラム開始電圧及びイレーズ開
始電圧を、加速試験のため±数ステップさせる機能を持
たせている。したがって、従来のように、トリミング後
の加速試験において、一律に少し高いプログラム開始電
圧及びイレーズ開始電圧を加える場合に比べて、個々の
チップに適した電圧を加えることができる利点を有して
いる。

【０２２１】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。第１の実施形態は、１ペー
ジの書き込み動作時に、１ビットのデータを書き込んで
いる。これに対して、第２の実施形態では、１ページの
書き込み動作時に１ビット、２ページ同時書き込み動作
時は２ビットを連続して書き込み可能とし、連続ページ
を同時に書き込む場合、高速な書き込みを可能としてい
る。

【０２２２】第１の実施形態における、第１ページ、第
２ページを別々にプログラムする場合、第１ページのプ
ログラムは１つの閾値を書き込み、第２ページのプログ
ラムは２つの閾値を書き込んでいた。これに対して、第
１ページ、第２ページ同時プログラムは、３つの閾値を
書き込む。

【０２２３】図４２は、第２の実施形態に適用されるデ
ータ記憶回路の構成を示している。ここでは、説明を簡
単にするため、データ記憶回路はラッチ回路を３つ有し
ている。（尚、ラッチ回路２つで一度に３つの閾値を書
き込むことも可能である。）図４２において、図５と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。図４２に示すデータ記憶回路は、第３のラッチ
回路ＬＡＴ（Ｃ）をさらに有している。第３のラッチ回
路ＬＡＴ（Ｃ）において、前記ノードＮＥにはトランジ
スタ６２ｆの電流通路の一端が接続されている。このト
ランジスタ６２ｆのゲートには信号ＢＬＣ３が供給され
ている。このトランジスタ６２ｆの電流通路の他端に
は、ＰチャネルＭＯＳトランジスタ６２ｊを介して端子
６２ｉが接続されている。この端子６２ｉには電圧ＶＣ
Ｃが供給されている。前記トランジスタ６２ｊのゲート
には信号ＰＲＳＴＢ３が供給されている。

【０２２４】前記トランジスタ６２ｆの電流通路の他端
には第３のラッチ回路ＬＡＴ（Ｃ）が接続されている。
この第３のラッチ回路ＬＡＴ（Ｃ）は２つのクロックド
インバータ回路６２ｋ、６２ｌにより構成されている。
クロックドインバータ回路６２ｋは信号ＳＥＮ３、ＳＥ
Ｎ３Ｂにより制御され、クロックドインバータ回路６２
ｌは信号ＬＡＴ３、ＬＡＴ３Ｂにより制御される。この
第３のラッチ回路ＬＡＴ（Ｃ）は、メモリセルから読み
出されたデータをラッチする。

【０２２５】また、前記ノードＮＥにはトランジスタ６
２ｑ、６２ｈが直列接続されている。トランジスタ６２
ｑのゲートは前記第３のラッチ回路ＬＡＴ（Ｃ）のノー
ドＮＦに接続され、トランジスタ６２ｈのゲートには信
号ＶＲＦＹ３が供給されている。さらに、トランジスタ
６２ｈの電流通路には信号ＶＲＥＧが供給されている。
これらトランジスタ６２ｑ、６２ｈは第３のラッチ回路
ＬＡＴ（Ｃ）にラッチされたデータに応じてビット線の
電位を設定する。

【０２２６】上記構成において、動作について説明す
る。

【０２２７】（第１ページ、第２ページ同時プログラ
ム）図４３は、第１ページ、第２ページ同時プログラム
の動作シーケンスを示し、図４４、図４５は各部の動作
を示している。図４６はフローチャートを示している。

【０２２８】第１ページ、第２ページ同時プログラム時
も、図１９と同様に、先ず、データ入力コマンド“８０
ｈ”に続いて、アドレス、データを入力する。外部より
入力されたデータが、書き込みを行なわないことを示す
データ“１”である場合、図４２の第１のラッチ回路Ｌ
ＡＴ（Ａ）のノードＮＣはハイレベルになる。また、外
部より入力されたデータが、書き込みを行なうことを示
すデータ“０”である場合、ノードＮＣはローレベルに
なる。

【０２２９】次に、図４４に示すように、第１のラッチ
回路ＬＡＴ（Ａ）にラッチされたデータを、第２のラッ
チ回路ＬＡＴ（Ｂ）に移動する。このため、前記倍速プ
ログラムと同様に、コマンド“１２ｈ”を入力する。こ
のコマンドも１．５μｓと短い。この時、第１のラッチ
回路ＬＡＴ（Ａ）の内容を第２のラッチ回路ＬＡＴ
（Ｂ）に転送する。この後、再度、コマンド“８０
ｈ”、アドレス、データを入力する。ここでのアドレス
は、先に入力したアドレスの隣のページアドレス（Ａ９
のみ異なる）である。このデータは第１のラッチ回路Ｌ
ＡＴ（Ａ）にラッチされる。この後、オートプログラム
実行コマンド“１０ｈ”を入力すると、オートプログラ
ムが開始される。

【０２３０】メモリセルのデータが状態“１”になった
かのベリファイでは、状態“２”と“３”を書き込むメ
モリセルもＯＫとなってしまう。このため、これらを強
制的にＮＧにする。このため、状態“２”、“３”を書
き込むメモリセルに対応する第２のラッチ回路（Ｂ）を
データ“１”とする。メモリセルのデータが状態“２”
になったかのベリファイでは、状態“３”を書き込むメ
モリセルもＯＫとなってしまう。このため、これらを強
制的にＮＧとするように、状態“３”に書き込むメモリ
セルに対して第３のラッチ回路（Ｃ）をデータ“１”と
する。

【０２３１】すなわち、先ず、第１のラッチ回路
（Ａ）、第２のラッチ回路（Ｂ）にラッチされているデ
ータの一方又は両方が書き込みを示すデータ“０”の
時、第１のラッチ回路（Ａ）を書き込み状態とする。

【０２３２】これらの操作を行うため、図４５（ａ）に
示すように、第２のラッチ回路ＬＡＴ（Ｂ）、第３のラ
ッチ回路ＬＡＴ（Ｃ）のデータを入れ替える。この結
果、状態“３”への書き込みは第２のラッチ回路ＬＡＴ
（Ｂ）がハイレベル、状態“２”、“３”への書き込み
は第３のラッチ回路ＬＡＴ（Ｃ）がハイレベルとなる
（ＳＴ４１）。

【０２３３】この後、プログラム動作を行なう。このプ
ログラム動作は、図２３に示すシーケンスが用いられ、
第１ページ、第２ページ別々に行なうプログラムの場合
と全く同じである（ＳＴ４２）。

【０２３４】図４５（ｂ）（ｃ）（ｄ）はベリファイ動
作を示している。

【０２３５】図４５（ｂ）に示すメモリセルのデータが
状態“１”になったかどうかを判別するベリファイで
は、状態“２”と“３”を書き込むメモリセルもＯＫと
なってしまう。しかし、前の操作により、状態“２”と
“３”を書き込む場合、第３のラッチ回路ＬＡＴ（Ｃ）
がハイレベルとなっている。このため、強制的にビット
線をローレベルにしてＮＧとする（ＳＴ４３）。

【０２３６】また、図４５（ｃ）に示すメモリセルのデ
ータが“２”になったかどうかを判別するベリファイで
は、状態“３”を書き込むメモリセルもＯＫとなってし
まう。しかし、前の操作により、状態“３”を書き込む
場合、第２のラッチ回路ＬＡＴ（Ｂ）がハイレベルとな
っている。このため、強制的にビット線をローレベルに
してＮＧにする（ＳＴ４４）。

【０２３７】さらに、図４５（ｄ）に示すメモリセルの
データが“３”になったかどうかを判別するベリファイ
において、ＯＫになるのは状態“３”を書き込み場合の
みである（ＳＴ４５）。

【０２３８】したがって、第１のラッチ回路ＬＡＴ
（Ａ）がローレベルの場合は再び書き込み動作を行なわ
ず、全てのデータ記憶回路の第１のラッチ回路ＬＡＴ
（Ａ）のデータがハイレベルになるまでこのプログラム
動作とベリファイ動作を繰り返す（ＳＴ４８）。

【０２３９】尚、不良ブロックをブロックリダンダンシ
に置き換える前のテスト工程においては、第１のラッチ
回路ＬＡＴ（Ａ）にラッチされたローレベルデータの
数、すなわち、ベリファイフェイルの数を係数し、この
経数値が規定値（本例では、カラムリダンダンシが４個
のときは４、カラムリダンダンシが８個の時は８）以上
の場合、再度プログラムベリファイを繰り返し、規定値
以下の場合プログラム動作を終了する（ＳＴ４６、ＳＴ
４７）。

【０２４０】（第１ページ、第２ページ倍速同時プログ
ラム）図４７は、第１ページ、第２ページ同時プログラ
ムで、かつ倍速プログラムの動作を示している。この場
合も上記と同様に、先ず、コマンド“８０ｈ”、アドレ
ス、データを入力する。このデータは第１のラッチ回路
ＬＡＴ（Ａ）にラッチされる。次いで、コマンド“１２
ｈ”を入力し、信号ＢＵＳＹを出力する。この後、第１
のラッチ回路ＬＡＴ（Ａ）のデータを第２のラッチ回路
ＬＡＴ（Ｂ）に転送する。さらに、コマンド“８０
ｈ”、アドレス（先に入力したアドレスの隣のページア
ドレス）、データ、コマンド“１１ｈ”を入力し、信号
ＢＵＳＹを出力する。この動作をアレイアドレス（Ａ１
５、Ａ１６）を変えて４回行なう。但し、一番最後はコ
マンド“１１ｈ”の代わりにオートプログラム実行“１
０ｈ”を入力し、実際のプログラムを開始させる。

【０２４１】上記第２の実施形態によれば、第１、第２
ページを同時にプログラムしている。このため、プログ
ラム時間を短縮することができる。

【０２４２】さらに、倍速プログラムを行うことによ
り、一層プログラム時間を短縮することができる。

【０２４３】なお、第１、第２の実施形態において、ブ
ロック選択回路６ａはヒューズ１０９を有し、書き込み
禁止回路１５ａ、及び消去禁止回路１５ｂはヒューズ１
５１ｃ、１５２ｃを有しているが、ヒューズに限定され
るものではなく、例えばＥＥＰＯＭセル等の不揮発性メ
モリを使用することも可能である。その他のヒューズに
関しても同様である。

【０２４４】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。

【０２４５】

【発明の効果】以上、詳述したように本発明によれば、
セキュリティのための情報を確実に記憶することがで
き、しかも、一部に不良ブロックがある場合、この不良
ブロックを確実に認識することが可能な半導体記憶装置
を提供できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施形態に係る半導体
記憶装置を示す構成図。

【図２】図１に示すメモリセルアレイ１及びデータ記憶
部２を示す回路図。

【図３】図３（ａ）（ｂ）は、メモリセル及び選択トラ
ンジスタを示す断面図。

【図４】メモリセルアレイにおける１つのＮＡＮＤセル
を示す断面図。

【図５】図２に示すデータ記憶回路を示す回路構成。

【図６】各モードにおいて読み込まれるアドレスとＩ／
Ｏ端子の関係を示す図。

【図７】図１に示すプリデコーダ及びカラムＲＤデコー
ダの動作を示す図。

【図８】図８（ａ）（ｂ）（ｃ）は、図１に示すＣＧ駆
動回路を示す回路図、図８（ｄ）は、図８（ｃ）の動作
を示す図。

【図９】図９（ａ）は図１に示すアレイブロック回路の
動作を示し、図９（ｂ）はラッチ回路を示している。

【図１０】図１に示すブロックＲＤデコード回路の動作
を示す図。

【図１１】図１に示すブロックデコーダの動作を示す
図。

【図１２】ブロック選択回路を示す回路図。

【図１３】図１２の動作を示す波形図。

【図１４】メモリセルアレイの物理マッピングを示す
図。

【図１５】図１５（ａ）は、図１に示す書き込み禁止回
路１５ａを示す回路図、図１５（ｂ）は消去禁止回路１
５ｂを示す回路図。

【図１６】４値のデータの書き込み方法を示す図。

【図１７】図１７（ａ）はメモリセルのデータと書き込
み及び読み出されるデータとの関係を示す図、図１７
（ｂ）図１７（ｃ）は書き込み回数を説明するために示
す図。

【図１８】ステップアップ書き込み方法の書き込み特性
を示す図。

【図１９】プログラム動作のシーケンスを示す波形図。

【図２０】倍速プログラム動作のシーケンスを示す波形
図。

【図２１】第１ページのプログラム動作を示すフローチ
ャート。

【図２２】第１ページのプログラム動作を示すフローチ
ャート。

【図２３】第１ページプログラム時におけるシーケンス
を示す波形図。

【図２４】第１ページのプログラムベリファイリードの
動作を示す図。

【図２５】プログラムベリファイリードのシーケンスを
示す波形図。

【図２６】第２ページのプログラムベリファイリードの
動作を示す図。

【図２７】内部データロード時におけるシーケンスを示
す波形図。

【図２８】第２ページ第１のベリファイリード時におけ
るシーケンスを示す波形図。

【図２９】リード動作のシーケンスを示す波形図。

【図３０】倍速リード動作のシーケンスを示す波形図。

【図３１】リード動作を概略的に示すフローチャート。

【図３２】第２ページのリード動作を示す図。

【図３３】第１ページのリード動作を示す図。

【図３４】第２ページのリード動作のシーケンスを示す
波形図。

【図３５】第１ページのリード動作のシーケンスを示す
波形図。

【図３６】イレーズ動作のシーケンスを示す波形図。

【図３７】倍速イレーズ動作のシーケンスを示す波形
図。

【図３８】オートイレーズを概略的に示すフローチャー
ト。

【図３９】イレーズ動作のシーケンスを示す波形図。

【図４０】イレーズベリファイ動作のシーケンスを示す
波形図。

【図４１】図１に示す制御電圧発生回路内に設けられた
電圧設定回路を示す構成図。

【図４２】本発明の第２の実施形態を示すものであり、
データ記憶回路の一例を示す回路図。

【図４３】第１ページ、第２ページ同時プログラムの動
作シーケンスを示す波形図。

【図４４】第１ページ、第２ページ同時プログラムの動
作を示す図。

【図４５】第１ページ、第２ページ同時プログラムの動
作を示す図。

【図４６】第１ページ、第２ページ同時プログラムの動
作を示すフローチャート。

【図４７】第１ページ、第２ページ同時プログラムで、
かつ倍速プログラムの動作シーケンスを示す波形図。

【符号の説明】 １…メモリセルアレイ、 ２…データ記憶部、 ３１０〜３１ｎ／２…データ記憶回路、 ３…カラムデコーダ、 ６…ブロック選択部、 ６ａ…ブロック選択回路、 ８…ＥＣＣコード発生回路、 ９…ＣＧ駆動回路、 １１…ブロックＲＤ（リダンダンシ）デコーダ、 １２…ブロックデコーダ、 ２０…ＲＯＭブロック指定回路、 １０９、１５１ｃ、１５２ｃ…ヒューズ、 ｂｌｋ０〜ｂｌｋ２３…ブロック、 ｂｌｋＲＤ０〜ｂｌｋＲＤ９…ブロックリダンダンシ ＬＡＴ（Ａ）…第１のラッチ回路、 ＬＡＴ（Ｂ）…第２のラッチ回路、 ＬＡＴ（Ｃ）…第３のラッチ回路、 １６１…初期データ記憶用ヒューズ、 １６２…カウンタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６３１ Ｇ１１Ｃ 17/00 ６２２Ｅ ６７３ ６３９Ａ ６３９Ｂ ６３９Ｃ Ｆターム(参考） 5B018 GA10 HA40 NA06 5B025 AA02 AC03 AD08 AD09 AD13 AD16 AE00 AE09 5L106 AA10 BB12 CC04 CC09 CC16 CC21 CC31 DD11 DD35 GG05 GG07

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の記憶素子を有し、アドレス信号に
   より選択される第１の記憶領域と、複数の記憶素子を有
   し、制御信号により選択される第２の記憶領域とを有す
   るメモリセルアレイと、 ヒューズ素子を有し、このヒューズ素子を切断した場
   合、前記第２の記憶領域に対する書き込み、消去の少な
   くとも１つを禁止する制御回路とを具備することを特徴
   とする半導体記憶装置。
2. 【請求項２】 前記第１の記憶領域内の不良記憶素子を
   置き換える第３の記憶領域をさらに具備することを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第３の記憶領域を前記第２の記憶領
   域として使用することを特徴とする請求項３記載の半導
   体記憶装置。
4. 【請求項４】 前記第２の記憶領域は、セキュリティ情
   報を記憶する記憶領域として用いることを特徴とする請
   求項１記載の半導体記憶装置。
5. 【請求項５】 前記第２の記憶領域を選択するヒューズ
   素子を有する選択回路をさらに具備し、前記ヒューズ素
   子が切断されている場合、前記選択回路は、一括プログ
   ラム、及び一括消去時に前記第２の記憶領域を非選択と
   することを特徴とする請求項１記載の半導体記憶装置。
6. 【請求項６】 複数の記憶素子を有し、アドレス信号に
   より選択される第１の記憶領域と、複数の記憶素子を有
   し、制御信号により選択される第２の記憶領域とを有す
   るメモリセルアレイと、 前記第１、第２の記憶領域に対応して設けられ、アドレ
   ス信号に応じて前記第１又は第２の記憶領域を選択する
   とともに、ヒューズ素子を有する選択回路と、 前記ヒューズ素子に並列接続され、前記ヒューズ素子が
   切断されている状態において、制御信号に応じて導通さ
   れ、前記選択回路を選択可能に設定するスイッチ素子と
   を具備することを特徴とする半導体記憶装置。
7. 【請求項７】 複数の記憶素子を有する複数のブロック
   と、 前記各ブロックに対応して設けられ第１の論理レベル又
   は第２の論理レベルのデータを記憶する記憶回路と、 前記記憶回路の記憶状態を検出し、前記記憶回路が前記
   第１の論理レベルを記憶している場合、前記ブロック内
   の記憶素子のデータを出力し、前記記憶回路が前記第２
   の論理レベルを記憶している場合、前記ブロック内の記
   憶素子のデータによらず一定の値を出力する検出回路と
   を具備することを特徴とする半導体記憶装置。
8. 【請求項８】 複数の記憶素子を有し、外部より入力さ
   れるデータを記憶する第１の記憶領域と、 エラー訂正コードを発生するエラー訂正コード発生回路
   と、 前記外部より入力されるデータに対して、前記エラー訂
   正コード発生回路により発生されたエラー訂正コードを
   記憶する第２の記憶領域とを具備し、 前記エラー訂正コード発生回路を使用しない場合、前記
   第２の記憶領域を前記第１の記憶領域内の不良記憶素子
   を置き替えるために使用することを特徴とする半導体記
   憶装置。
9. 【請求項９】 メモリセルと、 前記メモリセルの動作を制御するための電圧を発生する
   電圧発生回路と、 前記電圧発生回路により発生される電圧の初期値を記憶
   する記憶回路と、 前記記憶回路及び前記電圧発生回路に接続され、前記記
   憶回路から供給される初期値に応じて前記電圧発生回路
   により発生される電圧を段階状に制御するカウンタと、 テストモード時に、前記カウンタの値を数ステップずつ
   変化させる手段とを具備することを特徴とする半導体記
   憶装置。