KR100862119B1 - 고속 캐쉬 판독 동작이 가능한 반도체 메모리 디바이스 - Google Patents

고속 캐쉬 판독 동작이 가능한 반도체 메모리 디바이스 Download PDF

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Abstract

제 1 데이터 캐쉬 (Primary data caches : PDC) 는 공통 신호라인 (COMi) 에 접속되고, 제 2 데이터 캐쉬 (secondary data caches : SDC) 는 I/O 데이터라인 (IO/IOn) 에 접속된다. 제 2 데이터 캐쉬 (SDC) 내의 데이터가 I/O 데이터라인에 출력되고 있는 동안, 공통 신호라인을 이용하여 플래그 셀들 (FC1 및 FC2) 내의 데이터에 대한 판정을 행한다. 이는 캐쉬 판독 동작의 속도를 증가시킨다.
Figure R1020070005976
메모리 셀 어레이, 데이터 캐쉬, 플래그 셀, 캐쉬 판독

Description

고속 캐쉬 판독 동작이 가능한 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF HIGH-SPEED CACHE READ OPERATION}
도 1a, 1b 및 1c 는 제 1 실시예에 따른 동작을 도시하는 타이밍도.
도 2 는 비휘발성 반도체 메모리 디바이스를 개략적으로 도시하는 도면.
도 3 은 도 2 에 도시한 메모리 셀 어레이 및 비트라인 제어 회로의 구성을 도시하는 도면.
도 4a 및 4b 는 메모리 셀 및 선택 트랜지스터를 도시하는 단면도.
도 5 는 메모리 셀 어레이 내의 NAND 셀을 도시하는 단면도.
도 6 은 도 3 에 도시한 데이터 저장 회로의 예를 도시하는 회로도.
도 7 은 NAND 셀 상의 기입 동작들의 순서를 도시하는 도면.
도 8a 내지 8d 는 메모리 셀 데이터와 임계전압들간의 관계를 도시하는 도면.
도 9 는 제 1 페이지 프로그램 동작의 예를 도시하는 흐름도.
도 10 은 제 2 페이지 프로그램 동작의 예를 도시하는 흐름도.
도 11a 내지 11b 는 캐쉬가 이용된 경우에 수행되는 동작에 대한 타이밍들을 도시하는 타이밍도.
도 12A 내지 12B 는 제 1 실시예에 따른 판독 동작을 도시하는 흐름도.
도 13 은 제 1 실시예에 따른 판독 동작을 도시하는 타이밍도.
도 14a 내지 14b 는 제 1 실시예에 따른 캐쉬 판독 동작을 도시하는 흐름도.
도 15a, 15b 및 15c 는 제 1 실시예에 따른 캐쉬 판독 동작의 변경을 도시하는 타이밍도.
도 16 은 검증 검출 회로의 예를 도시하는 제 2 실시예의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이 (MCA)
2 : 비트라인 제어 회로
3 : 열 (column) 디코더
4 : 데이터 I/O 버퍼
5 : 데이터 I/O 단자
6 : 워드라인 제어 회로
7 : 제어 신호 및 제어 전압 생성 회로
8 : 제어 신호 입력 단자
본 발명은 예를 들어, EEPROM 을 이용하는 NAND 플래쉬 메모리에 관한 것으로, 특히 각각의 메모리 셀에 다가의 (multivalued) 데이터를 저장할 수 있는 반도체 메모리 디바이스에 관한 것이다.
NAND 플래쉬 메모리에서, 열방향으로 배치된 복수의 메모리 셀은 함께 직렬로 접속되어 NAND 셀들을 구성하며, 이러한 NAND 셀들은 선택 게이트들을 통하여 대응하는 비트라인들에 접속된다. 비트라인들은 기입 데이터 및 판독 데이터를 래칭하는 래치 회로들에 접속된다. 제안된 NAND 플래쉬 메모리들은 다가의 데이터를 저장할 수 있는 비휘발성 반도체 메모리 디바이스들을 포함한다.
셀들간의 거리를 감소시키기 위해 소자들은 최근 점차 소형화되고 있다. 이는 인접한 셀들간의 부유 게이트 커패시턴스의 역효과를 더욱 심각하게 만들었다. 구체적으로, 기입 동작이 이미 수행된 셀의 임계전압은, 기입 동작이 후속적으로 수행되는 셀의 임계전압에 의해 불리하게 변화될 수도 있다. 특히, 각각의 셀에 2 비트 이상이 저장되는 다가의 메모리는 복수의 임계전압들을 이용하여 복수의 데이터를 저장한다. 이는, 제어가능하게 상당히 좁아지는 각각의 데이터에 대한 임계전압의 분포를 요구한다. 이는 차례로 인접한 셀의 임계전압의 상당한 역효과로 귀결된다.
이러한 문제점을 해결하기 위하여, 이하의 동작이 수행된다. 1 비트 데이터 (제 1 페이지) 가 저장된 메모리 셀에 데이터를 저장하기 전에, 1 비트 (제 1 페이지) 데이터는 원래의 임계전압보다 낮은 임계전압 (V-레벨) 까지 인접한 메모리 셀에 기입된다. 이러한 데이터를 인접한 메모리 셀에 기입한 후에, 제 2 페이지 기입 상의 기입 동작이 원래 값 (워드라인 전압 "b" (V <= B)) 까지 상승된 임계전압으로 수행된다. 그러나, 제 2 페이지 상의 기입 동작은, 제 1 페이지 데이터의 임 계전압이 원래의 임계전압보다 동등한지 또는 더 낮은지 여부를 판정하는 것을 불가능하게 한다. 따라서, 이러한 판정을 가능하게 하기 위해서, 제안된 기입 구성은 각각의 페이지에 대한 플래그 메모리 셀 (이하, 플래그 셀이라 함) 을 준비하고, 플래그 셀 데이터 (예를 들어, 일본 특허 출원 KOKAI 공보 2000-195280호 참조) 에 따라 판독 동작을 수행한다.
메모리 셀로부터 판독된 데이터는 우선 제 1 래치 회로에서 유지되고, 후에 제 2 래치 회로를 통해 칩의 외측으로 출력된다. 이러한 데이터가 제 2 래치 회로를 통해 칩의 외측으로 출력되는 동안에, 메모리 셀로부터 제 1 래치 회로로의 다음 판독 데이터를 판독하는 판독 동작이 수행된다 (이러한 동작을 이하 캐쉬 판독이라 함).
그러나, 칩의 면적을 줄이기 위해, 제 2 래치 회로만이 칩의 외측 디바이스에 접속될 수 있다. 이러한 구성은 플래크 셀들에도 또한 적용된다. 플래그 셀 데이터는 대응하는 메모리 셀 데이터와 함께 판독된다. 따라서, 캐쉬 판독 동작에서, 플래그 셀 데이터는 메모리 셀 데이터로부터 구별될 수 없다. 따라서, 외측으로의 데이터의 출력이 종료된 후에, 플래그 셀 데이터에 대해 판정하기 위하여 제 1 래치 회로로부터 제 2 래치 회로로 데이터가 전달되어야 한다. 이는 캐쉬 판독 동작의 속도를 불리하게 감소시킨다. 따라서, 캐쉬 판독 속도의 증가를 가능하게 하는 반도체 메모리 디바이스를 제공하는 것이 바람직하다.
본 발명의 제 1 양태에 따르면, 행렬로 배열된 복수의 메모리 셀을 갖는 메 모리 셀 어레이 - 상기 메모리 셀 어레이는 열 방향으로 배열된 상기 복수의 메모리 셀에 접속된 복수의 비트라인을 가짐 - ; 각각의 상기 비트라인에 접속된 n (n은 2 이상의 자연수임) 개의 데이터 저장 회로들 - 각각의 상기 데이터 저장 회로들은 각각이 1비트 데이터를 저장하는 제 1 저장부 및 제 2 저장부를 가짐 - ; 상기 n개의 제 1 저장부들에 접속된 공통 상호 접속부; 및 제어부를 포함하며, 상기 n개의 데이터 저장 회로들 중 k (k < n 이고 0 이 아님) 개는 제 1 논리 데이터를 저장하고, 상기 n 개의 데이터 저장 회로들 중 (n-k) 개는 제 2 논리 데이터를 저장하며, 상기 제어부는, 공통 상호 접속부를 통해, 상기 제 1 논리 데이터를 저장하는 상기 데이터 저장 회로들로부터 데이터를 판독하는 반도체 메모리 장치가 제공된다.
본 발명의 제 2 양태에 따르면, 각각이 k (k는 2 이상의 자연수) 의 임계값을 갖는 메모리 셀들; 상기 메모리 셀로부터 판독된 데이터 또는 외부로부터 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 제 1 저장부 및 제 2 저장부를 가짐 - ; 및 상기 제 1 저장부 및 상기 제 2 저장부 내의 데이터에 따라 상기 메모리 셀을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 적어도 하나의 값이 상기 메모리 셀에 기입된 후, 상기 기입 동작을 중지하고, 상기 메모리 셀들에 대한 판독 동작을 수행하고, 판독된 데이터를 상기 제 1 저장부에 저장한 다음, 상기 기입 동작을 재개하는 제어 회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제 3 양태에 따르면, 각각이 k (k는 2 이상의 자연수임) 의 임계값을 갖는 메모리 셀들; 상기 메모리 셀로부터 판독된 데이터 또는 외부에서 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 i (i는 2 이상의 자연수임) 개의 저장부를 가짐 - ; 및 상기 저장부 내의 데이터에 따라 상기 각각의 메모리 셀들을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 적어도 하나의 값이 상기 메모리 셀에 기입된 후에, 상기 기입 동작을 중단하고, 상기 메모리 셀에 대한 판독 동작을 수행하며, 상기 저장부들 중 적어도 하나에 판독 데이터를 저장한 다음, 상기 기입 동작을 재개하는 제어 회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제 4 양태에 따르면, 각각이 k (k는 2 이상의 자연수) 의 임계값을 갖는 메모리 셀들; 상기 메모리 셀로부터 판독된 데이터 또는 외부로부터 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 i (i는 2 이상의 자연수) 개의 저장부를 가짐 - ; 및 상기 저장부 내의 데이터에 따라 상기 각각의 메모리 셀들을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 외부로부터 판독 커맨드를 입력한 후에, 상기 기입 동작을 중단하고, 상기 메모리 셀에 대한 판독 동작을 수행하고, 판독한 데이터를 상기 저장부들 중 적어도 하나에 저장한 다음, 상기 기입 동작을 재개하는 제어 회로를 포함하는 반도체 메모리 장치가 제공된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
본 실시예는, 기입 동작이 행 (row) 방향으로 배열되고 각각의 비트라인들을 통해 각각의 기입 및 판독 래치 회로들에 접속된 복수의 셀들의 전부 또는 절반 상 에서 기입 동작이 동시에 수행되는 NAND 플래쉬 메모리를 포함한다. 따라서, 본 발명은 모든 래치 데이터가 기입되었는지 여부를 체크하는 체크 회로를 더 포함한다. 판독 동작에 있어서, 데이터는 단지 플래그 래치 데이터가 센싱되도록 설정된다. 각 플래그 셀의 상태는 체크 회로를 통해 판정된다.
(제 1 실시예)
도 2 는 비휘발성 반도체 메모리 디바이스, 예를 들어, 4 개의 값들 (2 비트) 을 저장하는 NAND 플래쉬 메모리의 구성을 개략적으로 도시한다.
메모리 셀 어레이 (1) 는 복수의 비트라인들, 복수의 워드라인들, 및 공통 소스 라인을 포함한다. 메모리 셀 어레이 (1) 는 매트릭스로 배치되고, 예를 들어, EEPROM 셀들을 포함하는, 전기적으로 데이터 재기입가능 메모리 셀들을 갖는다. 비트라인 제어 회로 (2) 및 워드라인 제어 회로 (6) 는 메모리 셀 어레이 (1) 에 접속되고; 비트라인 제어 회로 (2) 는 비트라인들을 제어한다.
비트라인 제어 회로 (2) 는 이하 설명하는 바와 같이, 복수의 데이터 저장 회로들 및 복수의 플래그 데이터 저장 회로들을 포함한다. 비트라인 제어 회로 (2) 는 대응하는 비트라인을 통해서 메모리 셀 어레이 (1) 내의 메모리 셀로부터 데이터를 판독하고, 대응하는 비트라인을 통해 메모리 셀 어레이 (1) 내의 메모리 셀의 상태를 검출하고, 대응하는 비트라인을 통해 메모리 셀 어레이 (1) 내의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 데이터를 기입한다. 열 (column) 디코더 (3) 및 데이터 I/O 버퍼 (4) 는 비트라인 제어 회로 (2) 에 접속된다. 열 디코더 (3) 는 비트라인 제어 회로 (2) 에서 데이터 저장 회로들 중 임의의 회로를 선택한다. 메모리 셀로부터 데이터 저장 회로로 판독된 데이터는 데이터 I/O 버퍼 (4) 를 경유하여 데이터 I/O 단자 (5) 를 통해 외부 디바이스로 출력된다.
데이터 I/O 단자 (5) 로 외부에서 입력된 기입 데이터는 데이터 I/O 버퍼 (4) 를 통해 열 디코더 (3) 에 의해 선택된 데이터 저장 회로로 입력된다.
워드라인 제어 회로 (6) 는 메모리 셀 어레이 (1) 에 접속된다. 워드라인 제어 회로 (6) 는 메모리 셀 어레이 (1) 내의 워드라인들 중 임의의 것을 선택하고, 판독, 기입, 또는 소거 동작에 요구되는 전압을 선택된 워드라인에 인가한다.
메모리 셀 어레이 (1), 비트라인 제어 회로 (2), 열 디코더 (3), 데이터 I/O 버퍼 (4), 및 워드라인 제어 회로 (6) 는 제어 신호 및 제어 전압 생성 회로 (7) 에 접속되고, 이에 의해 제어된다. 제어 신호 및 제어 전압 생성 회로 (7) 는 제어 신호 입력 단자 (8) 에 접속되어, 제어 I/O 단자 (8) 를 통해 외부에서 입력된 제어 신호들에 따라 데이터를 기입, 판독, 또는 소거하는데 요구되는 신호들 및 전압들을 생성한다.
비트라인 제어 회로 (2), 열 디코더 (3), 워드라인 제어 회로 (6), 및 제어 신호 및 제어 전압 생성 회로 (7) 는 기입 회로 및 판독 회로를 구성한다.
도 3 은 도 2 에 도시한 메모리 셀 어레이 (1) 및 비트라인 제어 회로 (2) 의 구성을 도시한다. 복수의 NAND 셀들은 메모리 셀 어레이 (1) 내에 배치된다. 각각의 NAND 셀은 예를 들어, EEPROMs, 및 선택 게이트들 S1 및 S2 로 이루어진 32 개의 메모리 셀들 MC 로 이루어진다. 제 1 선택 게이트 S1 은 비트라인들 BL0e 내지 BLne, BLFle, BLF2e, BL0o 내지 BLno, BLF1o, 및 BLF2o 에 접속된다. 제 2 선 택 게이트 S2 는 소스 라인 SRC 에 접속된다. 각각의 행으로 배치된 메모리 셀들의 제어 게이트들은 워드라인들 WL0, WL1, WL2 내지 WL31 중 동일한 하나에 접속된다. 모든 제 1 선택 게이트들 S1 은 선택라인 SGD 에 접속된다. 모든 제 2 선택 게이트들 S2 는 선택라인 SGS 에 접속된다.
메모리 셀 어레이 (1) 는 점선에 의해 도시한 복수의 블록들을 포함한다. 각각의 블록은 복수의 NAND 셀들을 포함하고, 데이터는 블록들의 관점에서 소거된다. 소거 동작은 데이터 저장 회로 (10) 또는 플래그 데이터 저장 회로들 (10a 및 10b) 각각에 접속된 2 개의 비트라인들 상에서 동시에 수행된다.
비트라인 제어 회로 (2) 는 복수의 데이터 저장 회로들 (10) 및 복수의 플래그 데이터 저장 회로들 (10a 및 10b) 을 갖는다. 비트라인들 쌍들 (BL0e 및 BL0o), (BL1e 및 BL1o) ··· (BLne 및 BLno), (BLF1e 및 BLF1o), 및 (BLF2e 및 BLF2o) 은 각각의 데이터 저장 회로들 (10) 및 플래그 데이터 저장 회로들 (10a 및 10b) 에 접속된다.
하나의 비트라인을 걸러 배치되고, 하나의 워드라인에 접속된 복수의 메모리 셀들 (점선에 의해 둘러싸임) 은 하나의 섹터를 구성한다. 데이터는 각각의 섹터에 기입되거나, 각각의 섹터로부터 판독된다. 각각의 섹터는 예를 들어, 2 페이지의 데이터를 저장한다. 플래그 셀들 FC1 및 FC2 는 각각의 워드라인에 접속된다. 본 실시예에서, 각각의 센서는 2 개의 플래그 셀들 FC1 및 FC2 를 포함한다.
각각의 섹터에 제공되는 플래그 셀들 FC1 및 FC2 의 개수는 2 개로 한정되지 않는다. 3 개 이상의 플래그 셀들이 각각의 셀에 접속될 수도 있다. 이러한 경우 에, 복수의 플래그 셀들에 저장된 다수의 데이터에 의해, 플래그 셀들에 저장된 데이터에 대한 판정이 이루어진다.
판독 동작, 프로그램 검증 동작, 및 프로그램 동작에 있어서, 데이터 저장 회로 (10) 에 접속된 2개의 비트라인들 (BL0e, BL0o, BL1e, BL1o···BLne, BLno,···BLF1e, BLF1o, BLF2e 및 BLF2o) 중 하나가 외부 어드레스에 따라 선택된다. 또한, 외부 어드레스에 따라, 하나의 워드라인이 선택되고, (2 페이지들에 대한) 하나의 섹터가 선택된다. 2 페이지들은 어드레스에 따라 스위칭된다.
도 4a 및 4b 는 메모리 셀 및 선택 트랜지스터의 단면도를 각각 도시한다. 도 4a 는 메모리 셀을 도시한다. N-타입 확산층 (42) 이 메모리 셀의 소스 및 드레인으로서 기판 (41) 상에 형성된다. 부유 게이트 (FG) (44) 는 게이트 절연막 (43) 을 통해 기판 (41) 상에 형성된다. 제어 게이트 (CG) (46) 는 절연막 (45) 을 통해 부유 게이트 (44) 위에 형성된다. 도 4b 는 선택 게이트를 도시한다. N-타입 확산층들 (47) 은 소스 및 드레인으로서 기판 (41) 상에 형성된다. 제어 게이트 (49) 는 절연막 (48) 을 통해 기판 (41) 위에 형성된다.
도 5 는 메모리 셀 어레이 내의 NAND 셀의 단면을 도시한다. 본 실시예에서, NAND 셀은 직렬로 함께 접속된 32 개의 메모리 셀들 MC 를 포함하고; 메모리 셀들 MC 각각은 도 4a 에 도시한 바와 같이 구성된다. 제 1 선택 게이트 S1 및 제 2 선택 게이트 S2 는 NAND 셀의 드레인측 및 소스측에 각각 제공되고; 제 1 선택 게이트 S1 및 제 2 선택 게이트 S2 각각은 도 4b 에 도시한 바와 같이 구성된다.
도 6 은 도 3 에 도시한 데이터 저장 회로 (10) 의 예를 도시하는 회로도이 다. 플래그 데이터 저장 회로들 (10a 및 10b) 은 데이터 저장 회로 (10) 와 유사하게 구성된다.
데이터 저장 회로 (10) 는 제 1 데이터 캐쉬 (PDC), 제 2 데이터 캐쉬 (SDC), 동적 데이터 캐쉬 (DDC), 동적 데이터 캐쉬 Q (DDCQ), 및 임시 데이터 캐쉬 (TDC) 를 갖는다. SDC, PDC, 및 DDC 는 기입 동작을 위한 입력 데이터를 유지하고, 판독 동작을 위한 판독 데이터를 유지하고, 검증 동작을 위한 데이터를 임시로 유지한다. SDC, PDC, 및 DDC 는 다가의 데이터를 저장하기 위하여 내부 데이터를 조작하는데 이용된다. 데이터 판독 동작에 있어서, TDC 는 대응하는 비트라인 상의 데이터를 증폭시키고, 증폭된 데이터를 임시로 유지한다. 다가의 데이터를 저장하기 위하여, TDC 는 내부 데이터를 조작하는데 이용된다. 이하 설명할 데이터 기입 동작에 있어서, DDCQ 는 소정의 레벨보다 약간 더 낮은 검증 레벨이 도달되었는지 여부를 나타내는 데이터를 저장한다.
SDC 는, 모두 래치 회로를 구성하는 클럭드 (clocked) 인버터 회로들 (61a 및 61b) 및 트랜지스터들 (61c 및 61d) 을 포함한다. 트랜지스터 (61c) 는 클럭드 인버터 회로 (61a) 의 입력 단자와 클럭드 인버터 회로 (61b) 의 입력 단자 사이에 접속된다. 신호 EQ2 는 트랜지스터 (61c) 의 게이트에 제공된다. 트랜지스터 (61d) 는 클럭드 인버터 회로 (61b) 의 입력 단자와 접지 사이에 접속된다. 신호 PRST 는 트랜지스터 (61d) 의 게이트에 제공된다. SDC 내의 노드 N2a 는 열 선택 트랜지스터 (61e) 를 통해 I/O 데이터 라인 IO 에 접속된다. SDC 내의 노드 N2b 는 열 선택 트랜지스터 (61f) 를 통해 I/O 데이터 라인 IOn 에 접속된다. 열 선택 신호 CSLi 는 트랜지스터들 (61e 및 61f) 각각의 게이트에 제공된다. SDC 내의 노드 N2a 는 트랜지스터들 (61g 및 61h) 을 통해 PDC 내의 노드 N1a 에 접속된다. 신호 BLC2 는 트랜지스터 (61g) 의 게이트에 제공된다. 신호 BLC1 은 트랜지스터 (61h) 의 게이트에 제공된다.
PDC 는 클럭드 인버터 회로 (61i 및 61j) 및 트랜지스터 (61k) 를 포함한다. 트랜지스터 (61k) 는 클럭드 인버터 회로 (61i) 의 입력 단자와 클럭드 인버터 회로 (61j) 의 입력 단자 사이에 접속된다. 신호 EQ1 은 트랜지스터 (61k) 의 게이트에 제공된다. PDC 내의 노드 N1b 는 트랜지스터 (61l) 의 게이트에 접속된다. 트랜지스터 (61l) 를 통해 확장하는 전류 경로의 일단은 트랜지스터 (61m) 를 통해 접지된다. 신호 CHK1 는 트랜지스터 (61m) 의 게이트에 제공된다. 트랜지스터 (61l) 를 통해 확장하는 전류 경로의 다른 단부는 전송 게이트를 구성하는 트랜지스터들 (61n 및 61o) 을 통해 확장하는 전류 경로의 일단에 접속된다. 신호 CHK2n 은 트랜지스터 (61n) 의 게이트에 제공된다. 트랜지스터 (61o) 의 게이트는 트랜지스터들 (61g 및 61h) 사이의 접속 노드에 접속된다. 신호라인 COMi 는 트랜지스터들 (61n 및 61o) 을 통해 확장하는 전류 경로의 다른 단부에 접속된다. 신호라인 COMi 는 모든 데이터 저장 회로들 (10) 에 의해 공유되고, 모든 데이터 저장 회로들 (10) 이 검증되었는지 여부를 나타낸다. 즉, 이하 설명할 바와 같이, 일단 검증이 종료되면, PDC 내의 노드 N1b 는 로우 레벨로 변한다. 이러한 상태에서, 검증이 완료된다면, 신호들 CHK1 및 CHK2n 을 하이 레벨로 설정하는 것은 신호라인 COMi 를 하이 레벨로 설정한다.
TDC 는 예를 들어, 트랜지스터들 (61g 및 61h) 사이의 접속 노드 N3 와 접지 사이의 접속 노드 N3 사이에 접속되는 MOS 커패시터 (61p) 를 포함한다. DDC 는 트랜지스터 (61q) 를 통해 접속 노드 N3 에 접속된다. 신호 REG 는 트랜지스터 (61q) 의 게이트에 제공된다.
DDC 는 트랜지스터들 (61r 및 61s) 을 포함한다. 신호 VREG 는 트랜지스터 (61r) 를 통해 확장하는 전류 경로의 일단에 제공된다. 트랜지스터 (61q) 를 통해 확장하는 전류 경로의 다른 단부는 트랜지스터 (61q) 를 통해 확장하는 전류 경로에 접속된다. 트랜지스터 (61r) 의 게이트는 트랜지스터 (61s) 를 통해 PDC 내의 노드 N1a 에 접속된다. 신호 DTG 는 트랜지스터 (61s) 의 게이트에 제공된다.
DDCQ 는 트랜지스터들 (61Qr 및 61Qs) 을 포함한다. 신호 VREG 는 트랜지스터 (61Qr) 를 통해 확장하는 전류 경로의 일단에 제공된다. 트랜지스터 (61Qr) 를 통해 확장하는 전류 경로의 다른 단부는 트랜지스터 (61Qq) 를 통해 접속 노드 N3 에 접속된다. 신호 REGQ 는 트랜지스터 (61Qq) 의 게이트에 제공된다. 트랜지스터 (61Qr) 의 게이트는 트랜지스터 (61Qs) 를 통해 PCC 내의 노드 N1a 에 접속된다. 신호 DTGQ 는 트랜지스터 (61Qs) 의 게이트에 제공된다.
접속 노드 N3 는 트랜지스터 (61t 및 61u) 를 통해 확장하는 전류 경로의 일단에 접속한다. 신호 VPRE 는 트랜지스터 (61u) 를 통해 확장하는 전류 경로의 다른 단부에 제공된다. BLPRE 는 트랜지스터 (61u) 의 게이트에 제공된다. 신호 BLCLAMP 는 트랜지스터 (61t) 의 게이트에 제공된다. 트랜지스터 (61t) 를 통해 확장하는 전류 경로의 다른 단부는, 트랜지스터 (61v) 를 통해 비트라인 BLo 의 일 단에 접속되고, 트랜지스터 (61w) 를 통해 비트라인 BLe 의 일단에 접속된다. 비트라인 BLo 의 다른 단부는 트랜지스터 (61x) 의 일단에 접속된다. 신호 BIASo 는 트랜지스터 (61x) 의 게이트에 제공된다. 비트라인 BLe 의 다른 단부는 트랜지스터 (61y) 를 통해 확장하는 전류 경로의 일단에 접속된다. 신호 BIASe 는 트랜지스터 (61y) 의 게이트에 제공된다. 신호 BLCRL 은 트랜지스터 (61x 및 61y) 를 통해 확장하는 전류 경로의 다른 단부에 제공된다. 트랜지스터들 (61x 및 61y) 은 신호들 BIASo 및 BIASe 에 따라 트랜지스터들 (61v 및 61w) 을 턴 온 시켜, 신호 BLCRL 의 전위를 선택되지 않은 비트라인들에 제공한다.
이상의 신호들 및 전압들은, 도 2 에 도시한 대로, 제어 신호 및 제어 전압 생성 회로 (7) 에 의해 생성된다. 이하에 설명되는 동작들은 제어 신호 및 제어 전압 생성 회로 (7) 에 의해 제어된다.
본 실시예에 따른 메모리는 다가의 메모리이며 각각의 셀에 2 비트 데이터를 저장할 수 있다. 2 비트는 어드레스 (제 1 페이지 및 제 2 페이지) 에 따라서 스위칭된다.
도 7 은 NAND 셀에서의 기입 동작들의 순서를 보여준다. 블록 단위로, 기입 동작들은 소스라인에 가장 가까운 것에서부터 시작하여 메모리 셀들의 각각의 페이지에 대해서 수행된다. 도 7 은 설명의 편의상 네 개의 워드라인을 도시하였다.
제 1 기입 동작은 1 비트 데이터를 메모리 셀 (1) 의 제 1 페이지에 기입한다.
제 2 기입 동작은 워드라인 방향으로 메모리 셀 (1) 에 인접한 메모리 셀 (2) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 3 기입 동작은 비트라인 방향으로 메모리 셀 (1) 에 인접한 메모리 셀 (3) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 4 기입 동작은 메모리 셀 (1) 에 대각선 방향으로 인접한 메모리 셀 (4) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 5 기입 동작은 메모리 셀 (1) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 6 기입 동작은 워드라인 방향으로 메모리 셀 (1) 에 인접한 메모리 셀 (2) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 7 기입 동작은 비트라인 방향으로 메모리 셀 (3) 에 인접한 메모리 셀 (5) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 8 기입 동작은 메모리 셀 (3) 에 대각선 방향으로 인접한 메모리 셀 (6) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 9 기입 동작은 메모리 셀 (3) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 10 기입 동작은 워드라인 방향으로 메모리 셀 (3) 에 인접한 메모리 셀 (4) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 11 기입 동작은 비트라인 방향으로 메모리 셀 (5) 에 인접한 메모리 셀 (7) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 12 기입 동작은 메모리 셀 (5) 에 대각선 방향으로 인접한 메모리 셀 (8) 의 제 1 페이지에 1 비트 데이터를 기입한다.
제 13 기입 동작은 1 비트 데이터를 메모리 셀 (5) 의 제 2 페이지에 기입한다.
제 14 기입 동작은 워드라인 방향으로 메모리 셀 (5) 에 인접한 메모리 셀 (6) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 15 기입 동작은 메모리 셀 (7) 의 제 2 페이지에 1 비트 데이터를 기입한다.
제 16 기입 동작은 워드라인 방향으로 메모리 셀 (7) 에 인접한 메모리 셀 (8) 의 제 2 페이지에 1 비트 데이터를 기입한다.
(동작의 설명)
도 8a 내지 도 8d 는 메모리 셀의 데이터와 그 임계전압 간의 관계를 도시하였다. 소거 동작은 메모리 셀의 데이터를 제로로 만든다. 도 8a 에 도시한 대로, 제 1 페이지에 대한 기입 동작은 메모리 셀에게 "0" 데이터 및 "2" 데이터를 제공한다. 도 8b 에 도시한 대로, 제 2 페이지에 대한 기입 동작 전에 실제 데이터의 것과 같거나 그보다 낮은 임계값을 갖는 데이터가 인접 셀에 기입된다. 이후, 이 셀에 기입된 데이터가 데이터 "2" 의 임계전압 분포를 확장시킨다.
이후, 도 8c 에 도시한 대로, 기입 동작이 제 2 페이지에 대해서 행해져서 제 2 페이지에게 원래의 임계전압을 갖는 데이터 "0" 내지 "3" 을 제공한다. 본 실시예에서, 메모리 셀의 데이터는 증가하는 임계전압 순으로 정의된다.
플래그 셀은 도 8c 및 도8d 에 도시한 대로 제 1 페이지에 대한 기입 동작 동안에는 기입되지 않고 제 2 페이지에 대한 기입 동작 동안에 기입된다.
본 실시예에서, 메모리 셀의 데이터는 증가하는 임계전압 순으로 정의된다.
프로그램 동작이 도 6 내지 도 10 을 참조하여 기술될 것이다. 프로그램 동작은 본 실시예에 필수적인 것은 아니며, 따라서 가변될 수 있다.
(프로그램 및 프로그램 검증)
(제 1 페이지 프로그램)
도 9 는 제 1 페이지 프로그래밍의 흐름도를 도시하였다. 프로그램 동작은 도 3 에 도시된 두 개의 페이지(일 섹터)를 선택하기 위한 어드레스를 먼저 특정한다. 메모리는 제 1 페이지 및 제 2 페이지의 순으로만 두 개의 페이지에 대한 프로그램 동작을 실행할 수 있다. 결과적으로, 메모리는 어드레스에 따라서 제 1 페이지를 선택한다.
어드레스 입력 동안에, 도 6 에 도시된 트랜지스터 (61d) 는 신호 PRST 에 의해 턴온되어 모든 SDC 에 있는 노드들 N2a 를 접지 전위 Vss 에 리셋한다 (ST11).
이후, 외부 기입 데이터가 입력되고 모든 데이터 저장 회로 (10) 에 있는 SDC 들에 저장된다 (ST12). 이 경우에, 데이터 기입 동작에 대해서, 외부 데이터 "0" 이 입력되어 SDC 의 노드 N2a 를 예를 들어 전원 전위 Vdd 에 설정한다. 기입 동작에 대해 선택되지 않은 셀들에 대해서, 외부 데이터 "1" 이 입력되어 SDC 의 노드 N2a 를 Vss 에 설정한다. 다음 차례에 입력된 가입 커맨드는 모든 데이터 저 장 회로 (10) 에 있는 SDC 들의 데이터가 PDC 들로 전달되도록 야기한다 (ST13). 즉, 신호들 BLC1 및 BLC2 는 소정 전압, 예를 들어, Vdd + Vth (Vdd: 예를 들어 3V 또는 1.8V이나 이것에만 국한되지는 않음, Vth: N 채널 MOS 트랜지스터의 임계전압)에 설정되어 트랜지스터들 (61h) 및 (61g) 를 턴 온한다. 노드 N2a 의 데이터는 이후 트랜지스터들 (61g 및 61h) 을 통해서 PDC 로 전달된다. 따라서, 외부에서 입력된 데이터 "1" (기입 동작이 수행되지 않음) 은 PDC 의 노드 N1a 를 로우 레벨에 설정한다. 데이터 "0" 의 입력 (기입 동작이 수행됨) 은 PDC 의 노드 N1a를 하이 레벨에 설정한다. 다음 차례로, PDC 의 데이터는 노드 N1a 의 전위를 갖는다. SDC 의 데이터는 노드 N2a 의 전위를 갖는다.
(데이터 반전 동작)(ST14)
다음 차례로, 신호 VPRE 가 Vdd 에 설정되고, 신호 BLPRE 가 Vdd+Vth 에 설정되어 노드 N3 를 Vdd 에 프리차지한다. 신호 DTG 는 이후에 Vdd+Vth 에 설정되고, PDC 의 데이터는 DDC 로 전달된다. 이후, 신호 REG 는 Vdd 에 설정되고, 신호 VREG 는 Vss 에 설정된다. 만일 DDC 가 하이 레벨을 저장하면, 트랜지스터 (61r) 가 턴 온되어 노드 N3 을 로우 레벨에 설정한다. 만일 DDC 가 로우 레벨을 저장하면, 트랜지스터 (61r) 는 오프되어 노드 N3 가 하이 레벨에 남아 있도록 한다. 신호들 SEN1 및 LAT1 은 다음 차례에 턴 오프되어 신호 EQ1 을 Vdd 에 설정하여 노드들 N1a 및 N1b 를 동등한 전위에 설정하도록 한다. 신호 BLC1 은 다음 차례에 Vdd+Vth 에 설정되고, TDC 의 데이터 (노드 N3 의 전위) 는 PDC 로 전달된다. 그 결과, 만일 데이터 "1"이 PDC 에서 래치되면, 이는 "0" 으로 변한다. 만일 데이터 "0" 이 PDC 에서 래치되면, 이는 "1" 로 변한다.
입력 기입 커맨드는 프로그램 전압 Vpgm 과 중간 전압 Vpass 를 생성하는 제어 신호 및 제어 전압 생성 회로 (7) 의 승압 회로 (미도시) 를 야기한다. 이런 전위들은 즉각적으로 상승하지는 않아서, 상응하는 스탠바이 시간 동안에 앞서의 데이터 반전 동작이 수행되도록 한다. 이는 기입 속도의 감소를 방지한다.
입력 데이터를 반전하는 이유는 이하에 설명된다. 메모리 셀로부터 일 페이지의 데이터를 페이지 버퍼에 판독하여 이를 외부 디바이스로 출력함이 없이 그 외의 페이지에 기입하는 페이지 복사 동작이라고 지칭되는 것을 수행하기 위해서, 먼저, 판독 동작이 수행된다. 그러나, 기입 데이터 (데이터 "0") 는 SDC 내의 "1" 에 대응한다. 비기입 데이터 (데이터 "1") 는 SDC 의 "0" 에 대응한다. 따라서, 만일 기입 동작이 수행된다면 반전된 입력 데이터의 사용이 SDC 의 "1" 로 귀결되고, 만일 기입 동작이 수행되지 않으면 SDC 의 "0" 으로 귀결된다. 결과적으로, SDC 의 데이터는 SDC 에 기입될 다음 데이터와 매칭된다. 이는 판독 데이터의 일부분만이 쉽게 외부로부터 입력되고 변화되는 것을 허용해 준다. 그에 따라, 페이지 복사 동작이 수행되지 않을 경우라 하더라도, 외부로부터 입력된 데이터의 논리 상태는 페이지 버퍼에서 반전된다.
통상의 프로그램 커맨드를 입력하면 이상의 데이터 반전 동작이 수행되도록 한다. 다음 차례로, PDC 의 데이터는 DDCQ 로 전달된다.
제 1 페이지의 프로그래밍 동안에, 어떤 데이터도 플래그 셀에 기입되지 않는다. 따라서, 플래그 데이터 저장 회로들 (10a) 및 (10b) 의 PDC 의 데이터는 "1" 이다.
(프로그램 동작)(ST15)
도 6 에 도시된, 신호 BLC1, BLCLAMP, BLSo, 또는 BLSe 의 전위는 Vdd+Vth 에 설정된다. 이는 트랜지스터들 (61h), (61t), (61v), 또는 (61w) 를 턴 온하여 PDC 에 보유된 데이터를 대응하는 비트라인에 공급하도록 한다. 데이터 "1" (기입 동작이 수행되지 않음) 이 PDC 에 저장될 때, 비트라인은 Vdd 에 설정된다. 데이터 "0" (기입 동작이 수행됨)이 PDC 에 저장될 때, 비트라인은 Vss (접지 전위) 에 설정된다. 선택된 워드라인에 접속된 선택 안 된 페이지 (선택 안 된 비트라인들을 갖는 셀들) 의 셀들에 대해서 어떤 기입 동작도 수행해서는 안된다. 따라서, 이런 셀들에 접속된 비트라인들은 데이터 "1" 에 대한 것처럼 Vdd 를 공급받는다. Vdd 는 이후 선택된 블록을 위해 선택라인 SG1 에게 공급된다. 전압 Vpgm (20V) 및 전위 Vpass (10V)는 각각 선택된 워드라인과 선택되지 않은 워드라인들에 공급된다. 이후, 만일 비트라인이 Vss 에 있다면, 셀의 채널은 Vss 에 설정되고 워드라인은 Vpgm 에 설정되어 기입 동작이 수행되도록 허용한다. 만일 비트라인이 Vdd 에 있다면, 셀의 채널은 Vss 에 설정되지 않고 커플링에 의해 채널이 부트 (boot) 되도록 한다. 이는 게이트와 채널 간의 전위 차를 약 Vpgm/2 로 감소시켜서 기입 동작이 수행되는 것을 방지한다.
원래의 검증 레벨 "v'" 및 더 낮은 검증 레벨 "v*'" 이 다가의 메모리에 대해서 설정되는데, 이는 임계전압들의 분포를 좁히게 된다. "*" 는 이하에서, 원래의 값보다 낮은 전위를 표시한다. 따라서, "v*'" 를 초과하는 검증 레벨에 및 최 대 "v'" 에 있는 셀들에 대해서, 비트라인은 중간 전압 (Vdd 와 Vss 간의 전압, 예를 들어 1V) 을 공급받아서 기입 속도를 감소시킨다. 본 예에서, 신호 VREG 를 Vdd 에 설정하고 신호 REGQ 를 중간 전압 +Vth (예로, 1V + Vth) 에 설정하는 것은, 만일 비트라인이 Vss 에 있고 DDCQ 가 하이 레벨에 있다면 비트라인을 중간 전압에 설정하고, 만일 DDCQ 가 로우 레벨에 있다면 비트라인을 Vss 에 유지시킨다. 만일 비트라인이 Vdd 에 있다면, 이 전압은 유지된다.
기입 데이터 (PDC의 데이터) 가 "0" 일 때, 메모리 셀의 데이터는 도 8a 에 도시된 대로, "2" 에 설정된다. 기입 데이터가 "1" 일 때, 메모리 셀의 데이터는 "0" 에 남아 있는다.
(제 1 페이지 검증)(S16)
도 8a 에 도시한 대로, 제 1 페이지 기입 동작이 검증 레벨 "v'" 까지 수행된다. 그에 따라, 제 1 단계에서, 도8a 에 도시한 대로, 검증 동작이 전위 "v*'" 를 사용하여 수행되는데, 이 전위는 워드라인이 원래의 검증 동작 동안에 설정되는 전위 "v" 보다 낮다. 제 2 단계에서, 워드라인의 전위는 "v'" 에 설정된다.
먼저, 판독 전위 Vread 는 선택된 블록의 선택 안 된 워드라인들에 제공되어 선택라인 SGD 를 하이 레벨에 설정한다. 소정의 전압, 예를 들어, Vdd+Vth 는, 도 6 에 도시한 대로, 데이터 저장 회로 (10) 에 대한 신호 BLPRE 에 공급된다. 소정의 전압, 예를 들어 1V+Vth 는 데이터 저장 회로 (10) 에 대한 신호 BLCLAMP 에 공급된다. 신호 VPRE 는 따라서 Vdd 에 설정되어 비트라인을 1V 로 프리차지한다.
이후, 셀들의 소스 측에 있는 선택라인 SGS 는 하이 레벨에 설정된다. "v*'"보다 높은 임계값을 갖는 셀들이 턴 오프된다. 이는 비트라인을 하이 레벨에 유지시킨다. "v*'" 보다 낮은 임계값들을 갖는 셀들은 턴 온된다. 이는 대응하는 비트라인을 Vss 에 설정한다.
이후, 소정 전압, 예를 들어 Vdd+Vth 가 신호 BLPRE 에 제공되어 신호 VPRE를 Vdd 에 설정하여 TDC 의 접속 노드 N3 을 Vdd 에 프리차치하도록 한다. 신호 BLCLAMP 는 다음 차례로 소정 전압, 예를 들어 0.9V+Vth 에 설정되어 트랜지스터 (61t) 를 턴 온한다. TDC 의 노드 N3 는 만일 비트라인이 로우 레벨에 있다면 로우 레벨에 설정되고 만일 비트라인이 하이 레벨에 있다면 하이 레벨에 설정된다.
이후, 기입 동작을 수행하기 위해, 로우 레벨이 도 6 의 DDCQ 에 저장된다. 기입 동작을 수행하는 것을 회피하기 위해, 하이 레벨이 DDCQ 에 저장된다. 따라서, 신호 VREG 를 Vdd 에 설정하고 신호 REGQ 를 하이 레벨에 설정하는 것은 기입 동작이 수행되지 않는 경우에만 TDC 의 노드 N3 을 하이 레벨에 강제적으로 설정한다. 이 동작 후에, PDC 의 데이터가 DDCQ 로 전달되고, TDC 의 전위가 PDC 로 전달된다. 하이 레벨 신호는 기입 동작이 셀에 대해서 수행되지 않고 및 데이터 "2" 가 셀에 기입된 경우에만 PDC 에 래치되어, 임계전압이 검증 전위 "v*'" 에 도달하도록 허용한다. 로우 레벨 신호는 셀의 임계전압이 "v*'" 에 도달하지 않았다면 PDC 에 래치된다.
이후, 워드라인의 전위를 "v*'" 으로부터 "v'" 로 상승시키는 것은 "v'" 보다 낮은 임계전압을 갖는 셀들을 턴 온시키고 비트라인을 Vss 에 설정한다.
이후, 소정 전압, 예를 들어 Vdd+Vth 가 신호 BLPRE 에 제공되어 신호 VPRE 를 Vdd 에 설정하여 TDC 의 접속 노드 N3 을 Vdd 에 프리차치하도록 한다. 신호 BLCLAMP 는 다음 차례로 소정 전압, 예를 들어 0.9V+Vth 에 설정되어 트랜지스터 (61t) 를 턴 온한다. TDC 의 노드 N3 는 만일 비트라인이 로우 레벨에 있다면 로우 레벨에 설정되고 만일 비트라인이 하이 레벨에 있다면 하이 레벨에 설정된다.
이후, 기입 동작을 수행하기 위해, 로우 레벨이 도 6 의 DDCQ 에 저장된다. 기입 동작을 수행하는 것을 회피하기 위해, 하이 레벨이 DDCQ 에 저장된다. 따라서, 신호 VREG 를 Vdd 에 설정하고 신호 REGQ 를 하이 레벨에 설정하는 것은 기입 동작이 수행되지 않는 경우에만 TDC 의 노드 N3 을 하이 레벨에 강제적으로 설정한다. 이 동작 후에, PDC 의 데이터가 DDCQ 로 전달되고, TDC 의 전위가 PDC 로 전달된다. 하이 레벨 신호는 기입 동작이 셀에 대해서 수행되지 않고 및 데이터 "2" 가 셀에 기입된 경우에만 PDC 에 래치되어, 임계전압이 검증 전위 "v'" 에 도달하도록 허용한다. 로우 레벨 신호는 셀의 임계전압이 "v'" 에 도달하지 않았다면 PDC 에 래치된다.
그 결과, DDCQ 는 만일 셀의 임계값이 "v*'" 을 초과한다면 하이 레벨에 설정되어 셀이 기입 동작에 대해 선택되지 않게 된다. DDCQ 는 만일 기입 동작이 수행되어 "v*'" 와 같거나 그보다 낮은 셀의 임계전압을 설정하였다면 로우 레벨에 설정된다. PDC 는 만일 셀의 임계전압이 "v*'" 를 초과하면 하이 레벨에 설정되어 셀이 기입 동작에 대해서 선택되지 않게 된다. PDC 는 만일 기입 동작이 수행되어 "v'" 와 같거나 그보다 낮은 셀의 임계전압을 설정하였다면 로우 레벨에 설정된다.
만일 PDC 가 로우 레벨에 있다면, 기입 동작이 다시 수행되고 프로그램 및 검증 동작들이 모든 데이터 저장 회로 (10) 의 데이터가 하이 레벨에 설정될 때까지 반복된다 (S18 내지 S15). 그러나, 만일 각각 PDC 가 로우 레벨이 있고 DDCQ 가 하이 레벨에 있다면, 즉, 만일 임계전압이 적어도 "v*'" 에 있고 최대 "v'" 에 있다면, 비트라인은 중간 전압에 설정되어 기입 속도를 감소시킨다.
상기 프로그램 동작은 단계 14 에서 클린 (clean) 된 프로그램 카운터 PC 의 값이 최대 프로그램 카운트보다 작다면 수행된다.
(배치 감지(batch sensing))
모든 PDC 들의 노드들 N1a 가 하이 레벨에 설정되었는지의 여부는 이하와 같이 판정된다. 도 6 의 신호라인 COM 은 모든 데이터 저장 회로 (10) 에 접속된다. 먼저, 신호라인 COM 은 Vdd 에 프리차지된다. 다음 차례로, 신호 CHK2n 이 하이 레벨에 설정되고, 신호 CHK1 이 이후 하이 레벨에 설정된다. 만일 모든 PDC 들의 노드들 N1a 가 하이 레벨이라면, 신호라인 COM 은 Vdd 에 남아 있다. 그러나, 만일 임의의 PDC 의 노드 N1a 가 로우 레벨에 있다면, 신호라인 COM 은 로우 레벨로 변한다.
도 7 에 도시된 바와 같이, 메모리 셀 1 의 제 1 페이지에 기입된 후에, 1 비트 데이터는 메모리 셀 1 에 워드라인 방향으로 인접한 메모리 셀 2 의 제 1 페이지, 메모리 셀 1 에 비트라인 방향으로 인접한 메모리 셀 3 의 제 1 페이지, 및 메모리 셀 1 에 대각선으로 인접한 메모리 셀 4 의 제 1 페이지에 순차적으로 기입된다. 이러한 기입 동작들은 기입 데이터에 의존하는 부유 게이트간 용량(inter-floating-gate capacitance) 에 의해 메모리 셀 1 의 임계전압이 높아지도록 한다. 도 8b 에 도시된 바와 같이, 메모리 셀 1 에서 데이터 "0" 과 데이터 "2" 의 임계전압들의 분포가 더 높은 전압 쪽으로 확장한다.
이어서, 도 7 에 도시된 제 5 기입 동작에서는, 1 비트 데이터를 메모리 셀 1 의 제 2 페이지에 기입한다.
(제 2 페이지 프로그래밍)
도 10 은 제 2 페이지 프로그래밍의 예를 도시하는 흐름도이다. 제 2 페이지 프로그램 동작에서는 우선 어드레스에 따라 도 3 에 도시된 2 페이지를 선택한다. 동시에, 페이지 버퍼로서의 SDC 가 리셋된다 (S21).
그 다음, 외부 기입 데이터가 입력되고 모든 데이터 저장 회로 내의 SDC 에 저장된다 (S22). 외부에서 입력된 데이터 "1" (기입 동작이 실행되지 않음)은 데이터 저장 회로 (10) 내의 SDC 의 노드 N2a 를 로우 레벨로 설정한다. 외부에서 입력된 데이터 "0" (기입 동작이 실행됨)은 데이터 저장 회로 (10) 내의 SDC 의 노드 N2a 를 하이 레벨로 설정한다.
(내부 데이터 판독) (S23)
셀에 데이터를 기입하기 전에, 메모리 셀의 제 1 페이지 내의 데이터가 "0" 인지 "2" 인지를 판단할 필요가 있다. 따라서, 메모리 셀로부터 데이터를 판독하기 위해 내부 판독 동작이 실행된다. 내부 판독 동작은 판독 동작과 정확히 동시에 실행된다. 메모리 셀 내의 데이터가 "0"인지 "2"인지를 판단하기 위해, 선택된 워드라인은 판독전위 "b" 를 갖는다. 그러나, 제 1 페이지 프로그램 동작에서는 표준 값 (normal value) 보다 낮은, "v'" 까지만 데이터 "2" 를 기입했다. 따라 서, 메모리 셀의 임계전압은 전위 "b" 보다 낮을 수 있다. 결과적으로, 내부 데이터 판독 동작은 워드라인에 전위 "a" 를 제공한다.
내부 데이터 판독 동작 이후에 제 1 페이지 기입 동작 동안, 데이터를 기입하지 않으면 PDC 내의 데이터가 로우 레벨 ("0") 로 설정되고, 이에 반하여 데이터를 기입하면 PDC 내의 데이터는 하이 레벨 ("1") 로 설정된다.
(제 1 데이터 캐쉬 설정) (S24)
이어서, 기입 동작들 이후의 메모리 셀 내의 데이터에 따라 후술하는 바와 같이 SDC, DDC, 및 TDC 내의 데이터를 설정하기 위해 데이터 캐쉬가 동작한다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "0"이면, 그때 SDC=1, DDC=1, DDCQ=1, 및 PDC=1 이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "1" 이면, 그때 SDC=1, DDC=0, DDCQ=0, 및 PDC=0이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "2" 이면, 그때 SDC=0, DDC=1, DDCQ=0, 및 PDC=0 이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "3" 이면, 그때 SDC=0, DDC=0, DDCQ=0, 및 PDC=0 이다.
본 실시예에서 데이터 캐쉬의 동작이 필수적인 것은 아니며 구체적으로 설명하지 않는다.
데이터 캐쉬의 설정 1 (setting 1) 혹은 내부 판독 동작 동안, 플래그 셀 데이터 역시 로드된다. 또한 프로그램 카운터 (PC) 는 소거 (clear) 된다.
제 1 플래그 셀 (FC1) 은 메모리 셀 데이터 "1" 로 설정된다. 메모리 셀 데이터 "2" 는 제 2 플래그 셀 (FC1) 에 기입된다. 각각의 메모리 셀과 각각의 플래그 셀에 접속된 데이터 캐쉬는 기입 동작들 이후에 메모리 셀에 저장된 데이터로 설정된다.
(제 1 단계) (S25)
그 다음에, 메모리 셀에 데이터가 기입된다. 우선, 신호 BLC1 을 Vsg (Vdd+Vth, 예를 들어, 2.5V+Vth) 로 설정하는 경우에 PDC 내의 데이터가 "0" 이면 비트라인을 Vss 로 설정하고 PDC 내의 데이터가 "1" 이면 비트라인을 Vdd 로 설정한다. 그 다음, 신호 BLC1 는 Vss 로 설정되고, 신호 VREG 와 REGQ 는 각각 Vdd 와 중간 전위 +Vth(1V+Vth) 로 설정된다. 그 다음에, 비트라인이 Vss 라면, 중간 전압 (1V) 으로 설정된다.
이러한 경우에, 선택된 워드라인이 Vpgm 이고 선택되지 않은 워드라인이 Vpass 일 때, 비트라인이 Vdd 라면, 기입 동작이 실행되지 않는다. 비트라인이 Vss라면, 기입 동작이 실행된다. 비트라인이 중간전위 (1V)라면, 적은 양의 데이터만 기입된다(제 2 단계 검증 레벨 "a"에서의 검증) (S26 및 S27).
상기 프로그램 동작 이후에, 기입 검증 동작을 실행하기 위해 워드라인에 검증 전압 "a*'" 와 "a'" 이 순차적으로 설정된다. 검증 절차는 제 1 페이지에 대한 것과 동일하다. 그러나, 데이터 "2" 혹은 "3" 이 기입된 셀들은 검증 동작을 지나친다. 따라서, 신호 VPRE 및 VREG는 하이 레벨로 설정된다. TDC 를 Vdd 로 충전하는 대신, SDC 가 하이 레벨로 설정되어 데이터 "1" 이 기입된 메모리 셀들에서만 TDC 들을 Vdd 로 충전한다. 이 동작은 데이터 "2" 혹은 "3" 이 기입된 메모리 셀들이 검증 동작을 지나치는 것을 막는다.
(제 2 단계 검증 레벨 "b" 에서의 검증) (S28 및 S29)
계속해서, 기입 검증 동작을 실행하기 위해 워드라인에 검증 전압 "b*'"와 "b'"이 순차적으로 설정된다. 검증 절차는 제 1 페이지에 대한 것과 동일하다. 그러나, 데이터 "3" 이 기입된 셀들은 검증 동작을 지나친다. 따라서, 신호 VPRE 및 VREG 는 하이 레벨로 설정된다. TDC 를 Vdd 로 충전하는 대신, 신호 REG 가 하이 레벨로 설정되어 데이터 "2" 가 기입된 메모리 셀들에서만 TDC 들을 Vdd 로 충전한다. 이 동작은 데이터 "3" 이 기입된 메모리 셀들이 검증 동작을 지나치는 것을 막는다.
(제 2 단계 검증 레벨 "c" 에서의 검증) (S30 및 S31)
이어서, 기입 검증 동작을 실행하기 위해 워드라인에 검증 전압 "c*'" 와 "c'" 이 순차적으로 설정된다. 검증 절차는 제 1 페이지에 대한 것과 동일하다.
제 2 페이지 기입 동작의 제 2 단계 이후에, 데이터 캐쉬의 내용들은 다음과 같다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "0" 이면, 그때 SDC=1, DDC=1, DDCQ=0/1, 및 PDC=1 이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "1" 이면, 그때 SDC=1, DDC=0, DDCQ=0/1, 및 PDC=1 이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "2" 이면, 그때 SDC=0, DDC=1, DDCQ=0/1, 및 PDC=1 이다.
기입 동작들 이후의 메모리 셀 내의 데이터가 "3" 이면, 그때 SDC=0, DDC=0, DDCQ=0/1, 및 PDC=0 이다.
프로그램 동작 및 검증 동작들은 모든 PDC 내의 데이터가 "1" 로 설정될 때까지 상술한 바와 같이 반복된다. 검증 동작 동안, 데이터 "1" 의 기입 동작은 일찍 종료된다. 따라서, 데이터 "1" 의 기입을 요구하는 셀이 없을 때, 검증 전압들(a*' 및 a') 에 의한 검증은 실행되지 않는다. 데이터 "1" 에 대한 기입 동작을 요구하는 셀이 없을 때, 검증 전압들 (b*' 및 b') 에 의한 검증은 실행되지 않는다.
제 1 페이지 기입 동작은 PDC 및 DDCQ 만 이용하고 SDC 혹은 DDC 는 이용하지 않는다. 제 2 페이지 기입 동작 동안, 데이터 "1" 의 기입 동작은 일찍 종료된다. 따라서, 데이터 "1" 에 대한 기입 동작이 일단 종료되면, PDC, DDCQ 및 DDC 만 이용되고 SDC 는 이용되지 않는다. 데이터 "2" 의 기입 동작이 종료되면, PDC 및 DDCQ 만 이용되고 SDC 혹은 DDC 는 이용되지 않는다. 따라서, 기입 동작에 SDC 또는 SDC 와 DDC 가 이용되지 않는다면, 칩의 외측은 SDC 또는 SDC 와 DDC 양자에 다음 기입 데이터를 입력할 준비가 되도록 설정될 수 있다. 따라서, 이용되지 않은 SDC 또는 이용되지 않은 SDC 와 DDC 를 캐쉬로서 이용하여 프로그래밍이 달성될 수 있다.
즉, 도 11a 에 도시한 바와 같이, SDC 또는 SDC 와 DDC 양자가 이용가능하게 된다면, 예를 들어, 캐쉬의 이용을 표시하는 칩의 외측에 있는 호스트 (미도시) 로 부터의 프로그램 커맨드 (15h) (h는 16진수를 나타냄) 의 발행 이후에, 칩의 외측은 판독 개시 커맨드 (30h) 가 수락되는 것을 허용할 준비가 되도록 설정된다. 이후에, 판독 개시 커맨드가 입력되면, 기입 (프로그램) 동작이 중지되고 판독 동작이 실행된다. 판독 동작의 결과가 SDC 또는 SDC 와 DDC 양자에 보유된다. 그 다음, 판독 동작의 결과를 외부 디바이스에 출력하는 동안 마지막 기입 동작이 재개될 수 있다 (프로그램 재개).
즉, 도 6 에서, SDC 가 이용가능하면, 칩의 외측은 판독 개시 커맨드 (30h) 가 수락되는 것을 허용할 준비가 되도록 설정된다. 이후에, 판독 개시 커맨드가 입력되고 SDC 및 DDC 가 이용가능하게 되면, 기입 (프로그램) 동작이 중지되고 PDC 내의 데이터는 DDC 로 전달된다. 이어서 판독 동작이 실행되고 판독 데이터는 PDC 에 보유된다. PDC 내의 데이터는 이어서 SDC 로 전달된다. SDC 에 보유된 데이터가 외부 디바이스로 출력되는 동안, DDC 에 보관된 데이터는 PDC 로 복귀된다. 그때 마지막 기입 동작이 재개된다.
도 11b 는 판독 동작 이후에, 프로그래밍을 위해 데이터의 일부만을 변경하는 페이지 복사 동작이 실행된다. 이 경우에, 판독 동작 이후에, 어드레스 입력을 위한 커맨드 (85h) 와 프로그램 커맨드 (15h) 는 SDC 를 리셋하지 않고 수신된다. 데이터의 일부만이 프로그래밍을 위해 변경된다. 참조 번호 80h 는 페이지 복사 이외의 동작들을 위해 이용된 어드레스 데이터 입력 커맨드를 나타낸다.
본 실시예에 있어서, 도 6 에서, SDC 가 이용가능하면, 칩의 외측은 판독 개시 커맨드 (30h) 가 수락되는 것을 허용할 준비가 되도록 설정된다. SDC 및 DDC 가 이용가능하게 되면, 기입 (프로그램) 동작은 중지되고 판독 동작이 실행된다. 이어서, 판독 데이터가 SDC 로 전달된 다음 외부 디바이스로 출력된다. 출력 동안, 마지막 기입 동작이 재개된다.
그러나, 데이터가 셀에서 판독되어 SDC 로 직접 전달될 수도 있다. 이 경우에, 칩의 외측은, 판독 개시 커맨드 (30h) 의 수락 직후에, 기입 (프로그램) 동작이 중지되어 판독 동작이 수행되는 것을 허용할 준비가 되도록 설정된다.
또 다른 래치 회로가 제공되어 SDC 내의 데이터가 래치 회로에 저장되어 그 래치 회로가 SDC 의 역할을 할 수 있다면, SDC 는 프로그램 동작의 시작으로부터 자유롭다. 따라서, 칩의 외측이 프로그램 동작의 처음에 판독 개시 커맨드 (30h) 가 수락되는 것을 허용할 준비가 되도록 설정된다면, 그때 판독 커맨드가 입력될 때, 다음이 수행된다: DDC 가 이용가능하게 될 때 혹은 판독 커맨드의 입력 직후에, 기입 (프로그램) 동작이 중지되고 판독 동작이 실행된다. 이어서 판독 데이터가 SDC 로 전달되고 그 다음 외부 디바이스로 출력된다. 출력 동안, 마지막 기입 동작이 재개될 수도 있다.
(판독)
종래의 캐쉬 판독 동작은, 반도체 메모리 디바이스가 비지 상태에 이르게 하는, 어드레스 입력 커맨드 (00h) 와 어드레스의 입력 및 판독 개시 커맨드 (30h) 의 후속 입력을 수반한다. 이 상태에서, 셀로부터 판독된 데이터는 PDC 에 유지된다. PDC 내의 데이터는 그 후에 SDC 로 전달되어, 반도체 메모리 디바이스가 준비 상태에 이르게 한다. 따라서 SDC 내의 데이터가 출력되는 것을 허용한다.
캐쉬 판독 커맨드 (31h) 의 후속 입력은 PDC 내의 데이터가 SDC 로 전달되도록 한다. 후속 준비 상태에서, SDC 내의 데이터는 출력될 수 있다. 캐쉬 판독 커맨드 (31h) 는 다음 어드레스의 옵션 명세 (optional specification) 가 판독되는 것을 가능하게 하고, 다음 페이지로의 내재적 자동 증가, 및 선행 페이지로의 내재적 자동 감소를 가능하게 한다. 캐쉬 판독 커맨드 (31h) 는 SDC 로부터의 데이터의 출력 동안 셀로부터 PDC 로의 다음 판독 페이지 데이터를 판독한다. 이 동작이 반복되어 데이터가 고속으로 판독되는 것을 가능하게 한다.
그러나, 제 1 페이지 캐쉬 판독 동작 동안, 커맨드 (31h) 에 따라 플래그 셀 데이터를 이용하여 재-판독 동작이 실행되면, 커맨드 (31h) 의 발생 이후에, 비지 상태에서 다음 동작이 실행된다. 우선, PDC 에서 SDC 로 데이터가 전달되고, 플래그 셀 데이터가 체크된다. 체크 결과에 따라, 데이터가 메모리 셀로부터 판독되고, PDC 에 보유되며, 그 다음에 SDC 로 전달된다. 이는 불리하게도 비지 (busy) 상태의 기간을 증가시킨다. 그 이유는, PDC 내의 데이터가 도 6 에 도시된 바와 같이 SDC 로 전달되기 전에 데이터 저장 회로의 외측으로 출력될 수 없기 때문이다.
또한, 제 2 페이지 캐쉬 판독 동작 동안, SDC 내의 데이터가 커맨드 (31h) 의 발행 이후에 플래그 셀 데이터의 체크 결과에 따라 "1" 로 설정된다면, 커맨드(31h) 의 발행 이후에 불리하게도 비지 상태가 길게 지속된다.
따라서, 제 1 실시예는 캐쉬 커맨드의 발행 이후에 비지 상태 기간을 줄일 수 있다.
도 12a 및 도 12b 는 제 1 실시예에 따른 판독 동작의 흐름도를 도시한다. 도 13 은 판독 동작의 타이밍 차트를 도시한다.
(제 1 페이지 판독)
도 12a 및 도 13 은 제 1 페이지 판독 동작의 다이어그램을 도시한다. 우선, 도 3 에 도시된 2 페이지를 선택하기 위해 어드레스가 특정된다. 도 8a, 8b, 및 8c 에 도시된 바와 같이, 제 2 페이지 기입 동작은 임계전압의 분포를 변경시킨다. 따라서, 제 2 플래그 셀 내의 데이터가 "0" 인지 "1" 인지를 판단하기 위해, 워드라인의 전위를 "b" 로 설정하여 판독 동작을 수행한다. 판독 동작동안, 모든 데이터 저장 회로 내의 SDC 들의 노드 N2a 내의 데이터는 "0"으로 설정되고, 그 다음 플래그 셀들에 대한 SDC 내의 데이터만 IO 및 IOn 을 통해 "1" 로 설정한다. 그때 SDC 내의 데이터는 PDC 및 DDC 로 복사된다(S41). 셀로부터 판독된 데이터는 PDC 로 전달된다. 임의의 데이터가 플래그 셀에 기입되었다면, 플래그 셀에 대한 PDC 는 하이 레벨이다. 플래그 셀에 기입된 데이터가 없다면, 플래그 셀에 대한 PDC 는 로우 레벨이다.
그 다음, 모든 데이터 저장 회로 내의 TDC 들은 Vss 로 설정된다. 그 다음 신호 VREG 및 REG 는 하이 레벨로 설정된다. 플래그 셀 데이터 저장 회로들 내의 TDC 들만 하이 레벨로 설정한다. 그 외의 데이터 저장 회로들 내의 TDC 들은 로우 레벨로 설정된다.
그 다음, 도 6 에 도시된, 신호라인 COMi 는 Vdd 로 프리차지된다. 이어서, 신호 CHK2n 은 로우 레벨로 설정되고, 그 다음에 신호 CHK1 은 하이 레벨로 설정된 다. 신호라인 COMi 는, 플래그 셀 PDC 가 로우 레벨일 때만, 즉, 플래그 셀에 기입된 데이터가 없을 때만 하이 레벨로 설정된다.
이에 반해, 신호라인 COMi 는, 플래그 셀 PDC 이 하이 레벨일 때, 즉, 플래그 셀에 기입된 데이터가 있을 때는 로우 레벨로 설정된다. 플래그 셀들에 대한 것 이외의 데이터 저장 회로들 내의 TDC 들은 로우 레벨로 설정되므로, TDC 내의 데이터는 신호라인 COMi 에서 반사되지 않는다. 따라서, 플래그 셀 데이터를 SDC 로 전달하지 않고 플래그 셀에 데이터가 기입되었는지 여부에 대한 판정이 실시된다. 신호라인 COMi 의 충전 및 신호라인 COMi 레벨의 판정은 제어 신호 및 제어 전압 생성 회로(7) 에 의해 실행된다.
제 2 플래그 셀로부터 판독된 데이터가 "0" 이라면 (메모리 셀 데이터가 "2"), 기입 동작은 제 2 페이지에서 실행되었다. 따라서, 셀 내의 임계전압의 분포는 도 8c 에 도시된 바와 같다. 셀 내의 데이터에 대한 판정을 실시하기 위해, 워드라인의 전위가 "b" 로 설정된 판독 동작을 실행하는 것이 가능하다. 그러나, 워드라인 전위가 "b" 인 판독 동작의 결과는 이미 판독되었다. 결과적으로, 데이터를 PDC 에서 SDC 로 전달하는 것은 데이터가 외부 디바이스로 출력되는 것을 가능하게 한다 (S44 및 S45).
플래그 셀로부터 판독된 데이터가 "1" 이라면 (메모리 셀 데이터가 "0"), 기입 동작은 제 2 페이지에서 실행되지 않는다. 따라서, 셀에서의 임계전압의 분포는 도 8a 혹은 8d 에 도시되는 것과 같다. 메모리 내의 데이터에 대한 판정을 실시하기 위해, 워드라인의 전위가 "a" 로 설정된 판독 동작을 실행하는 것이 필요하 다. 따라서, 제어 신호 및 제어 전압 발생 회로 (7) 는 워드라인의 전위가 "a" 로 설정된 판독 동작을 실행한다 (S43). PDC 로 판독된 데이터는 이어서 SDC 로 전달되고 (S44), 그 다음에 외부 디바이스로 출력된다 (S45).
(제 2 페이지 판독)
도 12b 및 13 은 제 2 페이지 판독 동작을 도시한다. 먼저, 하나의 어드레스가 도 3 에 도시된 두 페이지들을 선택하도록 지정된다. 즉, 도 13 에 도시된 바와 같이, 어드레스 입력 커맨드 "00h" 및 어드레스 Add 가 후속하여 입력되고, 그 후 판독 개시 커맨드 "30h" 가 입력된다.
도 8a, 8b, 및 8c 에 도시된 바와 같이, 제 2 페이지 기입 동작은 임계전압들의 분포를 변경시킨다. 제 2 페이지 기입 동작후, 분포는 도 8c 에 도시된 바와 같다.
먼저, 워드라인 전위가 "c" 로 설정되어 판독 동작이 수행된다. 후속하여 워드라인 전위가 "a" 로 설정되어 판독 동작이 수행된다. 셀의 임계전압이 워드라인 전위 "a" 보다 낮거나 워드라인 전위 "c" 보다 높으면, 데이터는 "1" 이다. 셀의 임계전압이 워드라인 전위 "a" 보다 높고 워드라인 전위 "c" 보다 낮으면, 데이터는 "0" 이다. 이 판독 동작동안, 모드 데이터 저장 회로들 내의 SDC 들의 노드들 N2a 의 데이터는 "0" 으로 설정되고, 그 후 플래그 셀들에 대한 SDC들 내의 데이터만이 IO 및 IOn 을 경유하여 "1" 로 설정된다. SDC 의 데이터는 그 후 PDC 및 DDC 로 복사된다 (S52).
셀로부터 판독된 데이터는 PDC 에 유지된다. 데이터가 플래그 셀에 기입되 었으면, 플래그 셀 PDC 는 하이 레벨로 설정된다. 플래그 셀에 데이터가 기입되지 않았다면, 플래그 셀 PDC 는 로우 레벨로 설정된다. 그 후, 모든 데이터 저장 회로들의 TDC 들은 Vss 로 설정되고, 신호들 VREG 및 REG 는 그 후 하이 레벨로 설정된다. 이것은 플래그 셀 데이터 저장 회로들의 TDC 들만을 하이 레벨로 설정하는 한편, 다른 데이터 저장 회로들의 TDC 들을 로우 레벨로 설정한다.
그 후, 도 6 의 신호라인 COMi 는 Vdd 로 프리차지된다. 신호 CHK2n 이 후속하여 로우 레벨로 설정되고, 그 후 신호 CHK1 이 하이 레벨로 설정된다. 신호라인 COMi 는 플래그 셀 PDC 가 로우 레벨일 때, 즉, 플래그 셀에 데이터가 기입되지 않았을 때만 하이 레벨로 설정된다.
한편, 신호라인 COMi 는 플래그 셀 PDC가 하이 레벨일 때, 즉, 플래그 셀에 데이터가 기입되었을 때 로우 레벨로 설정된다. 플래그 셀들에 대한 것들을 제외한 데이터 저장 회로들의 TDC 들이 로우 레벨이므로, TDC 들의 데이터는 신호라인 COMi 에서 반영되지 (reflected) 않는다. 따라서 플래그 셀 데이터를 SDC 에 보내지 않고서 데이터가 플래그 셀에 기입되었는지 여부에 대한 판정이 이루어질 수 있다.
제 2 페이지 기입 동작 이전에, "1" 이 제 2 페이지 데이터로서 출력되어야 한다. 그러나, 임계전압들의 분포는 도 8a 또는 8b 에 도시된 바와 같다. 따라서, 제 2 페이지 기입 동작 후 수행된 것과 동일한 방식으로 판독 동작을 수행하는 것은데이터 "0" 의 출력을 야기할 수 있다. 따라서, 제 1 플래그 셀 데이터가 "0" 또는 "1" 인지 여부에 대한 판정이 이루어진다 (S53). 그 후, 제 1 플래그 셀 데 이터가, 제 2 페이지 기입 동작이 수행되었음을 나타내는 "1" 이면, PDC 의 N1a 는 고정된 값으로 설정된다 (S54). PDC 에 판독된 데이터는 SDC 로 전달되고 (S55) 그 후 외부 디바이스에 출력된다 (S56). 제 1 플래그 셀 데이터가 "0" 이면, PDC 에 판독된 데이터는 SDC 에 전달되고 (S55) 그 후 외부 디바이스에 출력된다 (S56).
(캐쉬 판독)
도 1a, 1b, 및 1c 는 캐쉬 판독 동작의 타이밍도들을 도시한다. 도 14a 및 14b 는 캐쉬 판독 동작의 흐름도들을 도시한다. 도 14a 및 14b 에서는, 도 12a 및 12b 에서의 동일한 구성요소들은 동일한 참조부호들이 표시된다.
캐쉬 판독 동작은 상기 판독 동작으로 개시한다. 즉, 도 13 에 도시된 바와 같이, 어드레스 입력 커맨드 "00h" 및 어드레스 Add 가 후속하여 입력되고, 판독 개시 커맨드 "30h" 가 그 후 입력된다. 이것은 반도체 메모리 장치를 비지 상태 (busy state) 로 만든다. 이 상태에서, 데이터는 상기 판독 동작의 경우와 같이 메모리 셀로부터 판독된다. 메모리 셀로부터 판독된 데이터는 PDC 에 유지된다. PDC 의 데이터는 후속하여 SDC 에 전달된다. 이것은 반도체 메모리 장치가 준비 상태 (ready state) 로 되게 하여 SDC 의 데이터가 출력되도록 한다.
그 후, 도 1a 에 도시된 바와 같이, 캐쉬 판독 커맨드 "31h" 의 입력은 PDC 의 데이터가 SDC 에 전달되도록 한다. 이것은 반도체 메모리 장치가 준비 상태로 되게 하여 SDC 의 데이터가 출력되도록 한다. 캐쉬 판독 커맨드는 또한 어드레스가 입력되는 것을 가능하게 하며 따라서 판독될 그 다음 어드레스를 지정한다. 그 후, SDC 로부터의 데이터의 외부 디바이스로의 출력 동안, 다음 페이지 데이터가 셀로부터 판독되고 그 후 PDC 에 유지된다. 그 후 플래그 셀 데이터에 대한 판정이 이루어진다.
즉, 도 1b 및 14b 에 도시된 제 1 페이지 판독 동작의 경우, 캐쉬 판독 커맨드 "31h" 의 입력은 PDC 의 데이터가 SDC 에 전달되도록 하여 (S44) 데이터가 출력되게 한다 (S45). SDC 로부터의 데이터의 외부 디바이스로의 출력 동안, 다음 페이지 데이터가 셀로부터 판독되어 PDC 에 유지된다. 그 후 플래그 셀 데이터에 대한 판정이 이루어진다 (S41 및 S42). 제 2 플래그 셀 데이터가 "1" 이면, 워드라인 전위가 "a" 로 설정되어 재판독 동작이 수행된다. 이 상태에서, 전술된 것들과 유사한 동작들을 반복하여, 다른 캐쉬 판독 커맨드의 입력은 PDC 의 데이터가 SDC 에 전달되도록 한다.
도 1c 및 14b 에 도시된 제 2 페이지 판독 동작에 대하여는, 제 1 페이지 판독 동작의 경우와 같이, PDC 의 데이터는 캐쉬 판독 커맨드에 응답하여 SDC 에 전달되며, 데이터가 출력되도록 한다 (S56). SDC 로부터의 데이터의 외부 디바이스로의 출력 동안, 다음의 동작들이 수행된다: 제 2 페이지 데이터의 판독, 제 1 플래그 셀에 대한 판정, 및 출력 데이터를 "1" 로 고정 (S51 내지 S54).
따라서, SDC 로부터의 데이터의 외부 디바이스로의 출력 동안, 다음 페이지 데이터의 판독 및 플래그 체크가 반복되며, 고속 캐쉬 판독 동작들이 가능해진다.
종래의 기술들에서는, 제 1 페이지 캐쉬 판독 동작 동안, 메모리 셀 데이터가 플래그 셀 데이터를 이용하여 재판독된다면, 비지 상태의 주기는 유감스럽게도 캐쉬 판독 커맨드의 발행 이후 오래 동안 지속될 수 있다. 그러나, 도 1b 에 도시된 바와 같이, 제 1 실시예는 SDC 로부터의 데이터의 외부 디바이스로의 출력 동안 데이터를 재판독 (re-read) 한다. 이것은 비지 상태에 영향을 미치는 것을 피한다. 더욱이, 도 1c 에 도시된 바와 같이, 제 2 페이지 판독 동작에 대하여 출력 데이터를 "1" 로 고정하는 것이 SDC 로부터의 데이터의 외부 디바이스로의 출력 동안 수행될 수도 있다. 이것은 또한 비지 상태에 영향을 미치는 것을 피한다.
도 1a, 1b, 및 1c 에 도시된 캐쉬 판독 동작들은, 플래그 셀 SDC 들만 "1" 로 설정하는 한편 다른 SDC 들은 "0" 으로 설정하는 동작을 포함하지 않으며, 이것은 도 13 에 도시된 비트라인 방전동안 수행된다. 그 이유는 항상 캐쉬 판독 동작 전에 하나의 판독 동작이 수행되어 데이터를 SDC 에 로드하기 때문이다. 그러나, 도 1a, 1b, 및 1c 에 도시된 바와 같이, 데이터 출력을 위해 필요한 시간은 플래그 셀 데이터에 대한 판독 동작 및 판정에 요구되는 것보다 더 길다. 또한, DDC 는 DRAM 과 같은 비휘발성 캐쉬이므로, DDC 의 데이터는 데이터 출력동안 사라질 수 있다. 이것은 DDC 가 지속적으로 리프레시되는 것을 요구한다.
도 15a, 15b, 및 15c 는 제 1 실시예에 따른 캐쉬 판독 동작의 수정을 도시한다. 도 15a, 15b, 및 15c 에서, 준비 상태에서 수행된 판독 동작 (데이터 출력) 이전에, 즉, 매번의 비지 상태 동안(during every busy state), 플래그 셀 SDC 들만 "1" 로 설정되는 한편, 다른 SDC 들은 "0"으로 설정된다. 이 데이터는 PDC 를 경유하여 DDC 에 설정된다. 즉, 먼저, 플래그 셀 SDC 들만이 "1" 로 설정되는 한편, 다른 SDC 들은 "0" 으로 설정된다(*1). PDC 의 데이터는 후속하여 DDC 로 전 달되는 한편, SDC 의 데이터는 PDC 에 전달된다. DDC 의 데이터는 또한 SDC 에 전달되는 한편, PDC 의 데이터는 DDC 에 전달된다(*2).
이 수정은 도 1a, 1b, 및 1c 에 도시된 실시예에 비하여 캐쉬 판독 동작에 대한 비지 상태의 주기를 약간 증가시키지만 DDC 를 지속적으로 리프레시시킬 필요가 없다. 따라서, 비지 상태의 주기를 약간 증가시키는 것은 DDC 에서의 데이터의 보유를 확실하게 한다.
(소거)
소거 동작시, 먼저, 도 3 에 점선으로 도시된 블럭을 선택하도록 하나의 어드레스가 지정된다. 소거 동작은 메모리 셀의 데이터를 "0" 으로 설정하여 제 1 페이지나 제 2 페이지에서 판독 동작이 수행되는지 여부와 무관하게 데이터 "1" 을 출력한다.
제 1 실시예에 따르면, 제 1 및 제 2 플래그 셀 데이터가 신호 COMi 를 통하여 검출되고 SDC 를 통하여 외부 디바이스에 출력되는 동안 제 1 및 제 2 플래그 셀들에 대한 판정들이 이루어진다. 이것은 PDC 의 데이터의 SDC 로의 전달 이후의 검출들에 대한 필요를 제거하여, 고속 판독 동작들을 가능하게 한다.
또한, 제 2 및 후속 캐쉬 판독 동작들에서, SDC 로부터의 데이터의 출력 동안 다음이 수행된다: 데이터는 메모리 셀로부터 판독되어 PDC 에 유지되고 제 1 및 제 2 플래그 셀 데이터에 대한 판정들이 이루어지는 한편, 데이터 재판독 또는 출력 데이터 고정 동작이 수행된다. 따라서, PDC 로부터의 데이터의 SDC 로의 전달만이 비지 상태 동안 실행되어, 캐쉬 판독 동작들의 속도를 증가시킬 수 있다.
제 1 실시예는 단일의 제 1 플래그 셀 및 단일의 제 2 플래그 셀을 사용한다. 그러나, 본 발명은 이것에 한정되지 않는다. 단일의 제 1 플래그 셀 및 단일의 제 2 플래그 셀로는, 제 1 및 제 2 플래그 셀들에 저장된 데이터가 열화된 경우 제 1 및 제 2 페이지 데이터를 신뢰성있게 판독하는 것은 어렵다. 따라서, 제 1 및 제 2 플래그 셀들의 각각은 복수의 셀들로 구성되어 복수의 제 1 플래그 셀들의 데이터 및 복수의 제 2 플래그 셀들의 데이터의 다수에 의하여 판정들을 한다. 이 구성은 제 1 및 제 2 플래그 셀들의 임의의 데이터가 열화되는 경우에도 제 1 및 제 2 페이지 데이터가 신뢰성있게 판독되도록 한다.
제 1 실시예는 신호 COMi 를 프리차지하고 그 후 신호라인 COMi 가 방전되는지 여부에 따라 제 1 및 제 2 플래그 셀들의 상태들을 판정한다. 그러나, 예를 들면, 연산증폭기가 온 (on) 상태인 트랜지스터들의 수에 대하여 복수의 PDC 들을 감시할 수 있도록, 신호라인 COMi 의 노드에 연산증폭기 (OPamp) 를 연결함으로써 복수의 플래그 셀들의 다수에 의한 판정들이 이루어질 수 있다.
제 1 실시예에 따르면, 제 1 플래그 셀을 이용하여 메모리 셀 데이터를 "0" 으로부터 "1" 로 변경시키고 제 2 플래그 셀을 이용하여 메모리 셀 데이터를 "0" 으로부터 "2" 로 변경시키도록 제 2 페이지 기입 동작이 수행된다. 그러나, 본 발명은 이것에 한정되지 않는다. 도 8c 에 도시된 바와 같이, 제 2 플래그 셀의 임계전압이 메모리 셀의 임계전압 "c" 보다 낮으면 제 1 플래그 셀은 생략될 수 있다.
또한, 제 1 실시예에 따르면, 제 1 플래그 셀을 이용하여 메모리 셀 데이터 를 "0" 으로부터 "1" 로 변경하고 제 2 플래그 셀을 이용하여 메모리 셀 데이터를 "0" 으로부터 "2" 로 변경하도록 제 2 페이지 기입 동작이 수행된다. 그러나, 셀 본체 (cell main body)는 메모리 셀 데이터를 "0" 으로부터 "1" 로 변경하는 것과 "2" 로부터 "3" 으로 변경하는 기입 동작만 포함한다. 제 2 플래그 셀을 이용한 기입 동작은 속도의 증가를 방해할 수 있다. 이 경우, 제 1 플래그 셀만이 이용될 수 있고 제 2 플래그 셀은 이용될 수 없다.
(제 2 실시예)
도 16 은 제 2 실시예를 도시한다. 결함 비트라인 (defective bit line) 은 여분 비트라인 (spare bit line) 으로 대체된다. 비트라인의 대체는 바이트들에 관하여 실행된다. 본 변형예는 임의의 비트라인이 여분 비크라인으로 대체된 경우에도 기입 동작의 종료를 검출하는 것이 가능하게 한다.
도 16 에서, 1 바이트 또는 워드에 대하여 다수의 데이터 저장 회로들 (10), 예를 들면, 8 또는 16 데이터 저장 회로들 (10) 에 각각의 검증 검출 회로 (verify detecting circuit, 61) 가 접속된다. 특히, 신호라인들 COM0 내지 COMi의 각각은 1 바이트 또는 워드에 대하여 데이터 저장 회로들 (10) 에 접속되며, 검증 검출 회로 (61) 는 신호라인들 COM0 내지 COMi 의 각각에 접속된다. 검증 검출 회로 (61) 는 P채널 MOS 트랜지스터들 (61a, 61b, 및 61c), N채널 MOS 트랜지스터들 (61d, 61e, 및 61f), 및 커패시터들 (61h 및 61i) 을 포함한다.
8 또는 16 데이터 저장 회로들 (10) 의 신호라인들 COM 은 트랜지스터 (61a) 의 게이트에 접속된다. 트랜지스터 (61c) 는 트랜지스터 (61a) 와 전원 Vdd 가 공 급되는 노드 사이에 접속된다. 신호 COMHn 은 트랜지스터 (61c) 의 게이트에 공급된다. 트랜지스터 (61c) 는 신호 COMHn 에 따라 신호라인 COM 을 충전한다. 커패시터 (61h) 는 또한 트랜지스터 (61a) 의 게이트와 접지 사이에 접속된다. 트랜지스터 (61a) 를 통하여 확장하는 전류 경로 (current path) 의 일단은 전원 Vdd 가 공급되는 노드에 접속된다. 전류 경로의 다른 단부는 트랜지스터들 (61b 및 61d) 를 경유하여 접지된다. 신호 RDD 는 트랜지스터 (61b) 의 게이트에 공급된다. 신호 COLDRST 는 트랜지스터 (61d) 의 게이트에 공급된다. 신호 RDD 는 통상적으로 로우 레벨이며 플래그 검출 회로 (61) 에 접속된 8 또는 16 데이터 저장 회로들에 접속된 임의의 결함 비트라인이 하나의 여분 비트라인으로 대체되면 하이 레벨로 변경된다. 따라서, 하이 레벨의 신호 RDD 는 플래그 검출 회로 (61) 의 동작을 중지시킨다.
트랜지스터들 (61b 및 61d) 간의 접속 노드는 트랜지스터 (61e) 의 게이트에 접속된다. 커패시터 (611) 는 트랜지스터 (61e) 의 게이트와 접지 사이에 접속된다. 트랜지스터 (61e) 를 통하여 확장하는 전류 경로의 일단은 모든 데이터 저장 회로들 (10) 에 연결된 공통 신호라인 LSEN 에 연결된다. 전류 경로의 다른 단부는 트랜지스터 (61f) 를 경유하여 접지된다. 신호 SDEN 은 트랜지스터 (61f) 의 게이트에 공급된다. 신호 COLDRST 는 리셋 신호이고, 신호 SDEN 은 검증 검출 회로 (61) 를 활성화시키는 인에이블 신호이다.
상기 구성에서, 먼저, 신호 COLDRST 는 하이 레벨로 설정된다. 트랜지스터 (61d) 는 그 후 턴 온되어 접속 노드 NCOM 을 접지전위로 리셋한다. 신호 COLDRST 를 로우 레벨로 변경하는 것은 신호 SDEN 을 하이 레벨로 설정하여 트랜지스터 (61f) 를 턴 온한다. 신호라인 LSEN 은 이미 하이 레벨로 충전되어 있다.
후속하여, 플래그 셀 데이터가 판독되며, 8 또는 16 데이터 저장 회로들에 연결된 신호라인들 COM 중 임의의 것이 10 을 로우 레벨로 변경하면, 대응하는 트랜지스터 (61a) 가 턴 온된다. 비트라인이 여분 비트라인으로 대체되지 않았다면, 신호 RDD 는 로우 레벨에 있다. 따라서, 트랜지스터 (61b) 는 온 되고, 트랜지스터 (61a) 를 턴 온하는 것은 트랜지스터 (61e) 를 턴 온한다. 따라서, 신호라인 LSEN 은 트랜지스터들 (61e 및 61f) 을 경유하여 방전되고 따라서 로우 레벨로 변경된다.
모든 신호라인들 COM 이 하이 레벨인 경우, 트랜지스터 (61a) 는 오프 상태로 유지되며, 신호라인 LSEN 은 하이 레벨을 유지한다. 이것은 기입 동작의 종료를 검출할 수 있게 한다.
제 2 실시예는 1 바이트 또는 워드에 대하여 각각의 신호라인 COM 에 검증 검출 회로 (61) 를 제공하고 모든 검증 검출 회로들 (61) 의 출력 단자들에 신호라인 LSEN 을 접속한다. 따라서 검증 검출 회로 (61) 는 신호라인 COM 의 레벨을 검출하여 신호라인 LSEN 의 레벨을 제어한다. 더욱이, 신호 RDD 가 대응하는 비트라인이 여분 비트라인으로 대체되었음을 나타내면, 검증 검출 회로 (61) 는 작동하지 않는 (inoperative) 상태로 설정된다. 이것은 비트라인이 여분 비트라인으로 대체된 경우에도 기입 동작의 완료를 검출하는 것을 가능하게 한다.
복수의 플래그 셀들이 전술된 바대로 제공되면, 1 바이트 또는 워드의 각각 의 비트들 0 내지 7 또는 0 내지 15 에 대하여 상이한 신호들 CHK1 이 제공되어 신호들 CHK1 중 하나의 선택은 플래그 셀들중 대응하는 하나가 선택되도록 한다. 그 후, 예를 들면, 하이 레벨의 플래그 셀들의 수를 카운트함으로써 다수에 의하여(by majority) 플래그 셀 데이터에 대한 판정이 이루어질 수 있다.
추가적인 장점들 및 변형들이 당업자에게는 용이할 것이다. 따라서, 본 발명은 그 광의의 측면들에서 본 명세서에 도시되고 기술된 특정 세부사항들 및 대표적인 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그들의 균등물들에 의하여 한정된 본원의 일반적인 개념의 취지 또는 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.
상기한 바와 같은 본 발명에 따르면, 캐쉬 판독 동작을 고속으로 수행할 수 있는 반도체 메모리 디바이스를 제공할 수 있다.

Claims (26)

  1. 반도체 메모리 장치에 있어서,
    행렬로 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 열 방향으로 배열된 상기 복수의 메모리 셀에 접속된 복수의 비트라인을 가짐 - ;
    각각의 상기 비트라인에 접속된 n (n은 2 이상의 자연수임) 개의 데이터 저장 회로들 - 각각의 상기 데이터 저장 회로들은 각각이 1 비트 데이터를 저장하는 제 1 저장부 및 제 2 저장부를 가짐 - ;
    상기 n 개의 제 1 저장부들에 접속된 공통 상호 접속부; 및
    제어부를 포함하며,
    상기 n 개의 데이터 저장 회로들 중 k (k < n 이고 0 이 아님) 개는 제 1 논리 데이터를 저장하고, 상기 n 개의 데이터 저장 회로들 중 (n-k) 개는 제 2 논리 데이터를 저장하며, 상기 제어부는, 상기 공통 상호 접속부를 통해, 상기 제 1 논리 데이터를 저장하는 상기 데이터 저장 회로들로부터 데이터를 판독하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어부는 상기 제 2 저장부에 상기 제 1 논리 데이터 및 상기 제 2 논리 데이터를 저장하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 저장 회로는 판독될 데이터 및 기입될 데이터를 유지 (hold) 시키기 위해 I/O 라인에 접속된 제 3 저장부를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 3 저장부에 저장된 데이터를 상기 데이터 I/O 라인에 출력하거나, 상기 데이터 I/O 라인으로부터의 데이터를 상기 제 3 저장부에 공급하는 동안, 상기 제어부는 상기 메모리 셀로부터 판독된 데이터를 상기 제 1 저장부 내에 저장하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 3 저장부에 저장된 데이터를 상기 데이터 I/O 라인에 출력하거나, 상기 데이터 I/O 라인으로부터의 데이터를 상기 제 3 저장부에 공급하는 동안, 상기 제어부는 상기 공통 상호 접속부를 이용하여, 상기 제 1 저장부 내에 저장된 데이터를 판독하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제 3 저장부 내에 저장된 데이터를 상기 데이터 I/O 라인에 출력하거나, 상기 데이터 I/O 라인으로부터의 데이터를 상기 제 3 저장부에 공급하는 동안, 상기 제어부는 상기 공통 상호 접속부를 이용하여 상기 제 1 저장부 내에 저장된 데이터에 대한 판정을 하고, 다시 상기 메모리 셀로부터 데이터를 판독하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 3 저장부 내에 저장된 데이터를 상기 데이터 I/O 라인에 출력하거나, 상기 데이터 I/O 라인으로부터의 데이터를 상기 제 3 저장부에 공급하는 동안, 상기 제어부는 상기 제 1 저장부 내에 저장된 데이터를 특정한 데이터로 설정하는 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 플래그 셀을 갖고, 상기 제어부는 상기 공통 상호 접속부를 통해 상기 플래그 셀에서 상기 제 1 저장부로 판독된 데이터에 대한 판정을 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서,
    각각이 k (k는 2 이상의 자연수) 의 임계값을 갖는 메모리 셀들;
    상기 메모리 셀로부터 판독된 데이터 또는 외부로부터 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 제 1 저장부 및 제 2 저장부를 가짐- ; 및
    상기 제 1 저장부 및 상기 제 2 저장부 내의 데이터에 따라 상기 메모리 셀을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 적어도 하나의 값이 상기 메모리 셀에 기입된 후, 상기 기입 동작을 중지하고, 상기 메모리 셀들에 대한 판독 동작을 수행하고, 판독된 데이터를 상기 제 1 저장부에 저장한 다음, 상기 기입 동작을 재개하는 제어 회로
    를 포함하는 반도체 메모리 장치.
  10. 제 2 항에 있어서,
    상기 제어부는, 재개된 기입 동작 동안에, 상기 제 1 저장부 내의 데이터를 외부 디바이스에 출력하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어 회로는, 재개된 기입 동작 동안에, 다음 기입 데이터를 외부로부터 상기 제 1 저장부에 입력시키는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    외부로부터 판독 커맨드가 입력된 후에, 기입 동작을 중지하고, 상기 메모리 셀에 대한 판독 동작을 수행하는 반도체 메모리 장치.
  13. 반도체 메모리 장치에 있어서,
    각각이 k (k는 2 이상의 자연수임) 의 임계값을 갖는 메모리 셀들;
    상기 메모리 셀로부터 판독된 데이터 또는 외부에서 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 i (i는 2 이상의 자연수임) 개의 저장부를 가짐 - ; 및
    상기 저장부 내의 데이터에 따라 각각의 메모리 셀들을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 적어도 하나의 값이 상기 메모리 셀에 기입된 후에, 상기 기입 동작을 중단하고, 상기 메모리 셀에 대한 판독 동작을 수행하며, 상기 저장부들 중 적어도 하나에 판독 데이터를 저장한 다음, 상기 기입 동작을 재개하는 제어 회로
    를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 회로는, 재개된 기입 동작 동안에, 상기 저장부들 중 하나에 저장된 상기 판독 데이터를 외부 디바이스에 출력하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제어 회로는, 재개된 기입 동작 동안에, 판독된 데이터가 저장되는 상기 저장부에, 외부로부터 다음 기입 데이터를 입력시키는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제어 회로는, 상기 공통 상호 접속부를 이용하여 상기 메모리로부터 판독된 데이터에 대한 판정을 행하고, 판정에 따라서 다시 상기 메모리 셀로부터 데이터를 판독하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    외부로부터 판독 커맨드가 입력된 후에, 상기 기입 동작을 중단하고, 상기 메모리 셀에 대한 판독 동작을 수행하는 반도체 메모리 장치.
  18. 반도체 메모리 장치에 있어서,
    각각이 k (k는 2 이상의 자연수) 의 임계값을 갖는 메모리 셀들;
    상기 메모리 셀로부터 판독된 데이터 또는 외부로부터 입력된 데이터를 저장하는 데이터 저장 회로 - 상기 데이터 저장 회로는 각각이 1 비트를 저장하는 i (i는 2 이상의 자연수) 개의 저장부를 가짐 - ; 및
    상기 저장부 내의 데이터에 따라, 상기 각각의 메모리 셀들을 n (n<=k) 의 임계값으로 설정하는 기입 동작을 수행하고, 외부로부터 판독 커맨드가 입력된 후에, 상기 기입 동작을 중단하고, 상기 메모리 셀에 대한 판독 동작을 수행하고, 판독한 데이터를 상기 저장부들 중 적어도 하나에 저장한 다음, 상기 기입 동작을 재개하는 제어 회로
    를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어 회로는, 재개된 기입 동작 동안에, 상기 저장부들 중 하나에 저장된 판독 데이터를 외부 디바이스로 출력하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제어 회로는, 재개된 기입 동작 동안에, 판독된 데이터가 저장되는 상기 저장부에, 외부로부터 다음 기입 데이터를 입력시키는 반도체 메모리 장치.
  21. 제 13 항에 있어서,
    상기 n 은 2i 인 반도체 메모리 장치.
  22. 제 13 항에 있어서,
    상기 n 은 2(i-1) 인 반도체 메모리 장치.
  23. 제 13 항에 있어서,
    상기 n 은 2(i-2) 인 반도체 메모리 장치.
  24. 제 18 항에 있어서,
    상기 n 은 2i 인 반도체 메모리 장치.
  25. 제 18 항에 있어서,
    상기 n 은 2(i-1) 인 반도체 메모리 장치.
  26. 제 18 항에 있어서,
    상기 n 은 2(i-2) 인 반도체 메모리 장치.
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