KR100458411B1

KR100458411B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100458411B1
Application number: KR10-2001-0058271A
Authority: KR
Inventors: 시바따노보루; 다나까도모하루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-09-28
Filing date: 2001-09-20
Publication date: 2004-11-26
Also published as: US7295469B2; CN1346130A; US20050265092A1; CN101154459B; JP4184586B2; CN101154465A; US20070025149A1; CN100431045C; US8189389B2; CN101154459A; CN1540668A; US7613046B2; US20110116315A1; US8885408B2; US7894259B2; TW543200B; CN101154465B; KR20020025711A; US6600676B2; CN101154461B

Abstract

메모리 셀 어레이는 제1, 제2 기억 영역을 갖고 있다. 상기 제1 기억 영역은 어드레스 신호에 의해 선택되는 복수의 기억 소자를 갖고, 상기 제2 기억 영역은 제어 신호에 의해 선택되는 복수의 기억 소자를 갖고 있다. 제어 회로는 제1 퓨즈 소자를 갖고 있다. 상기 제어 회로는 상기 제1 퓨즈 소자를 절단한 경우, 상기 제2 기억 영역에 대한 기입 및 소거 중 적어도 하나를 금지한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치, 예를 들면 전기적으로 재기입 가능한 불휘발성 반도체 기억 장치에 관한 것이다.

전기적으로 재기입 가능한 불휘발성 반도체 기억 장치로서 EEPROM을 이용한 NAND형 플래시 메모리가 제안되어 있다. 이 NAND형 플래시 메모리는 인접하여 배치된 복수의 메모리 셀의 소스, 드레인이 직렬 접속되며, 이 직렬 접속된 복수의 메모리 셀이 1단위로서 비트선에 접속된다. 이 NAND형 플래시 메모리에서 로우 방향으로 배열된 복수의 셀 전부, 또는 반수의 셀에 대하여 일괄하여 기입, 또는 판독 동작이 행해진다. 또한, 최근, NAND형 플래시 메모리의 하나의 셀에 복수의 데이터를 기억하는 다치 메모리가 개발되고 있다.

그런데, 이런 종류의 불휘발성 반도체 기억 장치는 시큐러티를 위한 인식 코드 등을 저장하는 ROM 블록(ROMBLOCK)으로 칭하는 기억 소자 영역을 갖고 있다. 이 ROM 블록은 특별한 커맨드에 의해 선택되도록 이루어져 있다. 이 ROM 블록은 메모리 셀 어레이의 불량 셀을 구제하는 용장 셀의 일부에 할당되어 있다. 따라서, 이 용장 셀의 일부에 불량이 있으면, ROM 블록을 사용할 수 없게 되는 문제가 있었다.

또한, ROM 블록은 용장 셀의 일부를 사용하고 있다. 이 때문에, ROM 블록을 필요에 따라 기입 금지 및 소거 금지로 설정하는 것이 곤란하였다.

또한, NAND형 플래시 메모리는 복수의 블록을 갖고, 이 블록 단위로 데이터가 소거된다. 불량 셀을 갖는 불량 블록은 리던던시 블록으로 치환된다. 그러나, 리던던시의 수 이상으로 불량 블록이 있는 경우, 불량 블록을 남긴 채로 일부 양품으로서 출하한다. 이 경우, 불량 블록을 인식시키기 위해, 불량 블록의 선두 수비트에 데이터 "0"을 기입하여 불량 블록이 액세스되면, 데이터 "0"을 출력하도록 하고 있었다. 그러나, 불량 블록의 셀에 데이터 "0"을 반드시 기입할 수 있는 것이 아니라 기입할 수 없는 경우도 있다. 이 경우, 대부분의 메모리 셀이 정상임에도 불구하고 그 제품을 파기해야만 한다. 따라서, 수율의 저하를 초래하고 있었다.

이 때문에, 시큐러티를 위한 정보를 확실하게 기억할 수 있으며, 게다가, 메모리의 일부에 불량 블록이 있는 경우, 이 불량 블록을 확실하게 인식하는 것이 가능한 반도체 기억 장치가 요망되고 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 구성도.

도 2는 도 1에 도시한 메모리 셀 어레이(1) 및 데이터 기억부(2)를 나타내는 회로도.

도 3a, 도 3b는 메모리 셀 및 선택 트랜지스터를 나타내는 단면도.

도 4는 메모리 셀 어레이에서의 하나의 NAND 셀을 나타내는 단면도.

도 5는 도 2에 도시한 데이터 기억 회로를 나타내는 회로 구성도.

도 6a, 도 6b, 도 6c, 도 6d는 각 모드에서 판독되는 어드레스와 I/O 단자의 관계를 나타내는 도면.

도 7a, 도 7b는 도 1에 도시한 프리디코더 및 컬럼 RD 디코더의 동작을 나타내는 도면.

도 8a, 도 8b, 도 8c는 도 1에 도시한 CG 구동 회로를 나타내는 회로도, 도 8d는 도 8c의 동작을 나타내는 도면.

도 9a는 도 1에 도시한 어레이 블록 회로의 동작을 나타내고, 도 9b는 래치 회로를 나타내는 도면.

도 10은 도 1에 도시한 블록 RD 디코드 회로의 동작을 나타내는 도면.

도 11은 도 1에 도시한 블록 디코더의 동작을 나타내는 도면.

도 12는 블록 선택 회로를 나타내는 회로도.

도 13은 도 12의 동작을 나타내는 파형도.

도 14는 메모리 셀 어레이의 물리 맵핑을 나타내는 도면.

도 15a는 도 1에 도시한 기입 금지 회로(15a)를 나타내는 회로도, 도 15b는 소거 금지 회로(15b)를 나타내는 회로도.

도 16은 4치의 데이터 기입 방법을 나타내는 도면.

도 17a는 메모리 셀 데이터와 기입 및 판독되는 데이터와의 관계를 나타내는 도면, 도 17b, 도 17c는 기입 횟수를 설명하기 위해 나타내는 도면.

도 18은 스텝 업 기입 방법의 기입 특성을 나타내는 도면.

도 19는 프로그램 동작의 시퀀스를 나타내는 파형도.

도 20은 배속 프로그램 동작의 시퀀스를 나타내는 파형도.

도 21은 제1 페이지의 프로그램 동작을 나타내는 순서도.

도 22는 제1 페이지의 프로그램 동작을 나타내는 순서도.

도 23은 제1 페이지 프로그램 시의 시퀀스를 나타내는 파형도.

도 24는 제1 페이지의 프로그램 검증 리드의 동작을 나타내는 도면.

도 25는 프로그램 검증 리드의 시퀀스를 나타내는 파형도.

도 26a, 도 26b, 도 26c는 제2 페이지의 프로그램 검증 리드의 동작을 나타내는 도면.

도 27은 내부 데이터 로드 시의 시퀀스를 나타내는 파형도.

도 28은 제2 페이지 제1 검증 리드 시의 시퀀스를 나타내는 파형도.

도 29는 리드 동작의 시퀀스를 나타내는 파형도.

도 30은 배속 리드 동작의 시퀀스를 나타내는 파형도.

도 31은 리드 동작을 개략적으로 나타내는 순서도.

도 32는 제2 페이지의 리드 동작을 나타내는 도면.

도 33a, 도 33b는 제1 페이지의 리드 동작을 나타내는 도면.

도 34는 제2 페이지의 리드 동작의 시퀀스를 나타내는 파형도.

도 35는 제1 페이지의 리드 동작의 시퀀스를 나타내는 파형도.

도 36은 소거 동작의 시퀀스를 나타내는 파형도.

도 37은 배속 소거 동작의 시퀀스를 나타내는 파형도.

도 38은 오토 소거를 개략적으로 나타내는 순서도.

도 39는 소거 동작의 시퀀스를 나타내는 파형도.

도 40은 소거 검증 동작의 시퀀스를 나타내는 파형도.

도 41은 도 1에 도시한 제어 전압 발생 회로 내에 설치된 전압 설정 회로를 나타내는 구성도.

도 42는 본 발명의 제2 실시예를 나타내는 것으로, 데이터 기억 회로의 일례를 나타내는 회로도.

도 43은 제1 페이지, 제2 페이지 동시 프로그램의 동작 시퀀스를 나타내는 파형도.

도 44는 제1 페이지, 제2 페이지 동시 프로그램의 동작을 나타내는 도면.

도 45a, 도 45b, 도 45c, 도 45d는 제1 페이지, 제2 페이지 동시 프로그램의동작을 나타내는 도면.

도 46은 제1 페이지, 제2 페이지 동시 프로그램의 동작을 나타내는 순서도.

도 47은 제1 페이지, 제2 페이지 동시 프로그램이며, 또한 배속 프로그램의 동작 시퀀스를 나타내는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 데이터 기억부

3 : 컬럼 디코더

4 : 출력 버퍼

5 : I/O 단자

6 : 블록 선택부

7 : 입력 버퍼

8 : ECC 코드 발생 회로

9 : CG 구동 회로

10 : 컬럼 RD 디코더 및 컬럼 프리디코더

본 발명에 따른 반도체 기억 장치는 제1, 제2 기억 영역을 갖는 메모리 셀 어레이-상기 제1 기억 영역은 어드레스 신호에 의해 선택되는 복수의 기억 소자를 갖고, 상기 제2 기억 영역은 제어 신호에 의해 선택되는 복수의 기억 소자를 갖고 있슴-, 및 제1 퓨즈 소자를 갖는 제어 회로를 포함하고, 상기 제어 회로는 상기 제1 퓨즈 소자를 절단한 경우, 상기 제2 기억 영역에 대한 기입 및 소거 중 적어도 하나를 금지한다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 구성도이다. 우선, 도 1을 이용하여 개략적으로 설명한다.

메모리 셀 어레이(1)는 도시하지 않은 복수의 비트선과 복수의 워드선과 공통 리스선을 포함하고, 전기적으로 데이터를 재기입할 수 있는 메모리 셀이 매트릭스형으로 배치되어 있다. 각 메모리 셀 어레이(1)의 내부는, 후술하는 바와 같이, 복수의 블록 및 복수의 용장 블록으로 분할되어 있다. 각 메모리 셀 어레이(1)의 컬럼 방향 일단에는 데이터 기억부(2)가 각각 배치되어 있다. 각 메모리 셀 어레이(1)의 로우 방향 양측에는 블록 선택부(6)가 각각 배치되어 있다.

상기 데이터 기억부(2)는, 후술하는 바와 같이, 복수의 데이터 기억 회로를 포함하고 있다. 각 데이터 기억 회로는 다음의 기능을 갖고 있다. (1) 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀로부터 데이터를 판독한다. (2) 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출한다. (3) 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하고, 메모리 셀에 기입을 행한다.

각 데이터 기억부(2)에는 컬럼 디코더(3), 입력 버퍼(7), 출력 버퍼(4)가 접속되어 있다. 입력 버퍼(7) 및 출력 버퍼(4)는 I/O 단자(5)에 접속되어 있다.

상기 각 컬럼 디코더(3)는 데이터 기억부(2) 중의 데이터 기억 회로를 선택한다. 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 의해 판독된 메모리 셀의 데이터는 출력 버퍼(4)를 통해 I/O 단자(5)로부터 외부로 출력된다. 외부로부터 I/O 단자(5)에 입력된 기입 데이터는 입력 버퍼(7)를 통해 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급된다.

제어부(15)는 외부로부터 공급되는 신호 ALE, CLE, CE, WE, RE, WP에 따라 상기 출력 버퍼(4), 입력 버퍼(7), ECC 코드 발생 회로(8), 제어 회로(13), 커맨드레지스터(16), 컬럼 어드레스 레지스터(17), 로우 어드레스 레지스터(18)를 제어한다. 또한, 제어부(15)는 후술하는 ROM 블록(20)의 기입을 금지하는 기입 금지 회로(15a) 및 ROM 블록(20)의 소거를 금지하는 소거 금지 회로(15b)를 갖고 있다. 또한, 제어부(15)는, 후술하는 바와 같이, 반도체 기억 장치의 설정 모드를 전환하는 퓨즈를 갖고 있다.

ECC 코드 발생 회로(8)는 제어부(15)의 지시에 따라 ECC(에러 정정 코드)를 발생시켜 입력 버퍼(7)에 공급한다.

상기 커맨드 레지스터(16)는 상기 입력 버퍼(7)로부터 공급되는 커맨드를 제어 회로(13)에 공급한다. 이 제어 회로(13)는 커맨드에 따라 각부를 제어한다. 이 제어 회로(13)에는 제어 전압 발생 회로(14)가 접속되어 있다. 이 제어 전압 발생 회로(14)는, 예를 들면 차지 펌프 회로 등에 의해 구성되며, 데이터의 기입, 판독, 소거에 필요한 전압을 발생한다.

상기 컬럼 어드레스 레지스터(17)는 상기 입력 버퍼(7)로부터 공급되는 어드레스를 컬럼 RD(리던던시) 디코더 및 컬럼 프리디코더(10)에 공급한다. 이 컬럼 RD 디코더 및 컬럼 프리디코더(10)는 컬럼의 용장 어드레스를 디코드함과 동시에, 컬럼 어드레스를 프리디코드한다. 이 컬럼 RD 디코더 및 컬럼 프리디코더(10)의 출력 신호는 상기 각 컬럼 디코더(3)에 공급된다.

상기 로우 어드레스 레지스터(18)는 상기 입력 버퍼(7)로부터 공급되는 어드레스를 상기 CG(제어 게이트) 구동 회로(9) 및 상기 어레이 블록 래치 회로(19)에 공급한다.

CG 구동 회로(9)는 로우 어드레스 레지스터(18)로부터 공급되는 로우 어드레스에 따라 상기 제어 전압 발생 회로(14)에 의해 발생된 워드선의 전위를 선택하고, 블록 선택부(6)에 공급한다.

상기 블록 선택부(6)에는 블록 디코더(12)가 접속되어 있다. 이 블록 디코더(12)에는 블록 RD(리던던시) 디코더(11) 및 ROM 블록 지정 회로(20)가 접속되어 있다. 상기 블록 RD 디코더(11)에는 어레이 블록 래치 회로(19)가 접속되어 있다. 이 어레이 블록 래치 회로(19)에는 로우 어드레스 레지스터(18)가 접속되어 있다.

상기 블록 선택부(6)는 어레이 블록 래치 회로(19), 블록 RD 디코더(11) 및 블록 디코더(12)의 출력 신호에 따라 메모리 셀 어레이(1) 내의 블록을 선택한다. 또한, 블록 선택부(6)는 데이터의 판독, 기입 및 소거 시 로우 어드레스에 따라 후술하는 전송 게이트를 선택하고, CG 구동 회로(9)로부터 공급되는 전압을 메모리 셀 어레이(1) 중의 워드선에 공급한다.

상기 ROM 블록 지정 회로(20)는 메모리 셀 어레이의 용장 블록을 ROM 블록으로서 지정한다. 즉, 이 실시예에서, ROM 블록은 메모리 셀 어레이 내의 임의의 용장 블록을 ROM 블록에 지정하는 것이 가능하게 되어 있다. 또한, ROM 블록에는 제조 공정 중에 시큐러티용의 인식 코드 등이 기입된다. 이 때문에, ROM 블록은 일괄 기입, 일괄 소거 등의 테스트 시에 선택되지 않도록 구성되어 있다.

도 2는 도 1에 도시한 메모리 셀 어레이(1) 및 데이터 기억부(2)의 구성을 나타내고 있다. 데이터 기억부(2)는 복수의 데이터 기억 회로(31₀, 31₁∼31_n/2)를갖고 있다. 각 데이터 기억 회로(31₀, 31₁∼31_n/2)는 상기 입력 버퍼(4), 출력 버퍼(7)에 접속되어 있다. 이들(31₀, 31₁∼31_n/2)은 상기 컬럼 디코더(3)로부터 공급되는 컬럼 선택 신호 CSL0, CSL1∼CSLn/2에 의해 제어된다.

각 데이터 기억 회로(31₀, 31₁∼31_n/2)에는 한쌍의 비트선이 접속된다. 즉, 데이터 기억 회로(31₀)에는 비트선 BL0, BL1이 접속되고, 데이터 기억 회로(31₁)에는 비트선 BL2, BL3이 접속되고, 데이터 기억 회로(31_n/2)에는 비트선 BLn, BLn+1이 접속되어 있다.

메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 하나의 NAND 셀은 직렬 접속된 예를 들면 16개의 EEPROM으로 이루어지는 메모리 셀 M0∼M15와, 이 메모리 셀 M15에 접속된 제1 선택 게이트 S1과, 메모리 셀 M0에 접속된 제2 선택 게이트 S2에 의해 구성되어 있다. 제1 선택 게이트 S1은 비트선 BLO에 접속되고, 제2 선택 게이트 S2는 소스선 CELSRC에 접속되어 있다. 각 행에 배치된 메모리 셀 M0∼M15의 제어 게이트는 워드선 WL0∼WL15에 공통 접속되어 있다. 또한, 제1 선택 게이트 S1은 셀렉트선 SGD1에 공통 접속되며, 제2 선택 게이트 S2는 셀렉트선 SGD2에 공통 접속되어 있다.

리드 동작, 프로그램 검증 동작 및 프로그램 동작 시에는 데이터 기억 회로에 접속되어 있는 2개의 비트선(BLi, BLi+1) 중 외부로부터 지정된 어드레스에 의해 1개의 비트선이 선택된다. 또한, 외부 어드레스에 의해 1개의 워드선이 선택되고, 2치의 경우 1페이지, 4치의 경우, 도 2의 점선으로 나타내는 2페이지분의 셀이 선택된다.

소거 동작은 도 2에 점선으로 나타내는 블록 단위로 실행된다. 즉, 이 블록 단위로 데이터가 소거된다. 1블록은 여러개의 NAND 셀에 의해 구성되어 있다. 또한, 데이터 기억 회로에 접속되어 있는 2개의 비트선(BLi, BLi+1)에 대하여 동시에 행해진다.

소거 검증 동작은 1회의 동작에 의해 데이터 기억 회로에 접속되어 있는 2개의 비트선(BLi, BLi+1) 중 1개의 비트선(BLi)에 대하여 검증 리드 동작을 행한다. 이 후, 다른쪽 비트선(BLi+1)에 대하여 검증 리드 동작을 행한다.

도 3a, 도 3b는 메모리 셀 및 선택 트랜지스터의 단면도를 나타내고 있다. 도 3a는 메모리 셀을 나타내고 있다. 기판(41)에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. 기판(41) 상에는 게이트 절연막(43)을 통해 부유 게이트(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 통해 제어 게이트(46)가 형성되어 있다.

도 3b는 선택 트랜지스터를 나타내고 있다. 기판(41)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. 기판(41) 상에는 게이트 절연막(48)을 통해 제어 게이트(49)가 형성되어 있다.

도 4는 메모리 셀 어레이에서의 하나의 NAND 셀의 단면을 나타내고 있다. 이 예에서 하나의 NAND 셀은 16개의 메모리 셀 M0∼M15가 직렬 접속되어 구성되어 있다. 각 메모리 셀은 도 3a에 도시한 구성으로 되어 있다. NAND 셀의 드레인측및 소스측에는 제1 선택 게이트 S1 및 제2 선택 게이트 S2가 설치되어 있다. 제1 선택 게이트 S1 및 제2 선택 게이트 S2는 도 3b에 도시한 구성으로 되어 있다.

도 5는 도 2에 도시한 데이터 기억 회로(310)의 회로 구성을 나타내고 있다. 데이터 기억 회로는 전부 동일 구성이기 때문에, 데이터 기억 회로(310)에 대해서만 설명한다.

비트선 BLi에는 N채널 트랜지스터(61a)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61a)의 게이트에는 신호 BLTR이 공급되어 있다. 이 트랜지스터(61a)의 전류 통로의 타단은 트랜지스터(61b)의 전류 통로의 일단 및 트랜지스터(61c)의 전류 통로의 일단에 접속되어 있다. 상기 트랜지스터(61b)의 전류 통로의 타단은 단자(62a)에 접속되어 있다. 이 단자(62a)에는 전압 VBLA가 공급되어 있다. 또한, 상기 트랜지스터(61b)의 게이트에는 신호 PREA가 공급되어 있다. 상기 트랜지스터(61c)의 게이트에는 신호 BLSA가 공급되어 있다.

또한, 비트선 BLi+1에는 N채널 트랜지스터(61d)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 상기 신호 BLTR이 공급되어 있다. 이 트랜지스터(61d)의 전류 통로의 타단은 트랜지스터(61e)의 전류 통로의 일단 및 트랜지스터(61f)의 전류 통로의 일단에 접속되어 있다. 상기 트랜지스터(61e)의 전류 통로의 타단은 단자(62b)에 접속되어 있다. 이 단자(62b)에는 전압 VBLB가 공급되어 있다. 또한, 상기 트랜지스터(61e)의 게이트에는 신호 PREB가 공급되어 있다. 상기 트랜지스터(61f)의 게이트에는 신호 BLSB가 공급되어 있다. 트랜지스터(61b, 61e)는 신호 PREA, PREB에 따라 비선택의 비트선을 전위 VBLA, VBLB로 프리차지한다. 상기 트랜지스터(61c, 61f)는 신호 BLSA, BLSB에 따라 비트선을 선택한다.

상기 트랜지스터(61c, 61f)의 전류 통로의 타단은 트랜지스터(61g)를 통해 단자(62c)에 접속됨과 함께, 노드 NE에 접속되어 있다. 상기 트랜지스터(61g)의 게이트에는 신호 BIAS가 공급되고, 단자(62c)에는 전압 VCC가 공급되어 있다. 이 트랜지스터(61g)는 데이터 판독 시, 신호 BIAS에 따라 비트선을 프리차지한다.

상기 노드 NE에는 트랜지스터(61h)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61h)의 게이트에는 신호 BLC1이 공급되어 있다. 이 트랜지스터(61h)의 전류 통로의 타단에는 P채널 MOS 트랜지스터(61m)를 통해 단자(62d)가 접속되어 있다. 이 단자(62d)에는 전압 VCC가 공급되어 있다. 상기 트랜지스터(61m)의 게이트에는 신호 PRSTB1이 공급되어 있다.

상기 트랜지스터(61h)의 전류 통로의 타단은 제1 래치 회로 LAT(A)에 접속되어 있다. 이 제1 래치 회로 LAT(A)는 두개의 클럭드 인버터 회로(61i, 61j)에 의해 구성되어 있다. 클럭드 인버터 회로(61i)는 신호 SEN1, SEN1B(B는 반전 신호를 나타냄)에 의해 제어된다. 클럭드 인버터 회로(61j)는 신호 LAT1, LAT1B에 의해 제어된다. 이 제1 래치 회로 LAT(A)는 기입 데이터를 래치한다.

상기 클럭드 인버터 회로(61j)의 출력 노드 NB 및 클럭드 인버터 회로(61i)의 입력단의 접속 노드 NC에는 N채널 MOS 트랜지스터(61o)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61o)의 전류 통로의 타단 IO는 상기 입력 버퍼(7), 출력 버퍼(4)에 접속된다.

상기 클럭드 인버터 회로(61i)의 출력 노드 NA 및 클럭드 인버터 회로(61j)의 입력단의 접속 노드에는 N채널 MOS 트랜지스터(61n)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61n)의 전류 통로의 타단 IOB는 상기 입력 버퍼(7), 출력 버퍼(4)에 접속된다. 이들 트랜지스터(61o, 61n)의 게이트에는 컬럼 디코더(3)로부터 컬럼 선택 신호 CSL이 공급되어 있다.

또한, 상기 노드 NE에는 트랜지스터(61k, 61l)가 직렬 접속되어 있다. 트랜지스터(61k)의 게이트는 상기 제1 래치 회로 LAT(A)의 노드 NC에 접속되고, 트랜지스터(61l)의 게이트에는 신호 VRFY1이 공급되어 있다. 또한, 트랜지스터(61l)의 전류 통로에는 신호 VREG가 공급되어 있다. 이들 트랜지스터(61k, 61l)는 제1 래치 회로 LAT(A)에 래치된 데이터에 따라 비트선의 전위를 설정한다.

한편, 상기 노드 NE에는 트랜지스터(61q)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(61q)의 게이트에는 신호 BLC2가 공급되어 있다. 이 트랜지스터(61q)의 전류 통로의 타단에는 P채널 MOS 트랜지스터(61p)를 통해 단자(62e)가 접속되어 있다. 이 단자(62e)에는 전압 VCC가 공급되어 있다. 상기 트랜지스터(61p)의 게이트에는 신호 PRSTB2가 공급되어 있다.

상기 트랜지스터(61q)의 전류 통로의 타단에는 제2 래치 회로 LAT(B)가 접속되어 있다. 이 제2 래치 회로 LAT(B)는 두개의 클럭드 인버터 회로(61r, 61s)에 의해 구성되어 있다. 클럭드 인버터 회로(61r)는 신호 SEN2, SEN2B에 의해 제어된다. 클럭드 인버터 회로(61s)는 신호 LAT2, LAT2B에 의해 제어된다. 이 제2 런치 회로 LAT(B)는 메모리 셀로부터 판독된 데이터를 래치한다.

또한, 상기 노드 NE에는 트랜지스터(61t, 61u)가 직렬 접속되어 있다. 트랜지스터(61t)의 게이트는 상기 제2 래치 회로 LAT(B)의 노드 ND에 접속되고, 트랜지스터(61u)의 게이트에는 신호 VRFY2가 공급되어 있다. 또한, 트랜지스터(61u)의 전류 통로에는 신호 VREG가 공급되어 있다. 이들 트랜지스터(61t, 61u)는 제2 래치 회로 LAT(B)에 래치된 데이터에 따라 비트선의 전위를 설정한다.

상기 구성에서, 동작에 대하여 설명한다.

(커맨드 입력)

커맨드는 도 1에 도시한 제어부(15)에 공급되는 신호 CLE를 하이 레벨로 하고, 신호 WE의 상승 및 하강 시 I/O 단자(5)에 공급되는 데이터가 커맨드로서 커맨드 레지스터(16)에 공급된다.

(어드레스 입력)

어드레스는 도 1에 도시한 제어부(15)의 신호 ALE를 하이 레벨로 하고, 신호 WE의 상승 및 하강 시 I/O 단자(5)에 공급되는 데이터가 어드레스로서 저장된다.

도 6a, 도 6b, 도 6c, 도 6d는 각 모드에서 판독되는 어드레스와 I/O 단자의 관계를 나타내고 있다. 이 실시예의 반도체 기억 장치는 메모리 셀 어레이를, 예를 들면 4개의 모드로 전환하여 설정할 수 있도록 되어 있다. 이들 4개의 모드의 전환은 제어부(15)에 설치된 도시하지 않은, 예를 들면 퓨즈를 절단함으로써 설정된다.

도 6a는 1G(기가)비트로 하나의 셀에 2비트를 기억하는 4치의 데이터 기억이고, 블록 사이즈가 32KB의 모드를 나타내고 있다. 도 6b는 512M(메가)비트로 하나의 셀에 1비트를 기억하는 2치의 데이터 기억이고, 블록 사이즈가 16KB의 모드를 나타내고 있다. 도 6c는 1G비트로 4치의 데이터를 기억하고, 블록 사이즈가 128KB의 모드를 나타내고 있다. 도 6d는 512M비트로 2치의 데이터를 기억하고, 블록 사이즈가 64KB의 모드를 나타내고 있다.

각 동작 모드에서, 리드, 프로그램은 4사이클에 의해 컬럼 어드레스나 블록 어드레스 등을 저장한다. 그러나, 소거는 컬럼 어드레스를 저장할 필요가 없기 때문에, 제1 사이클째는 생략되고, 제2 사이클로부터 4사이클의 3사이클에서 어드레스를 입력한다.

도 6a, 도 6c에 도시한 4치의 경우, 1페이지와 2페이지를 전환할 필요가 있다. 이 전환은 제2 사이클의 MLAdd를 이용하여 행해진다. 2치의 경우에는 하나의 셀에 1비트밖에 기억하지 못한다. 이 때문에, 페이지를 전환할 필요가 없다.

도 6a에 도시한 컬럼 어드레스 A8, A8E는 커맨드에 의해 전환되어 입력된다.

(데이터 입력)

기입 데이터를 입력하는 경우, 도 1에 도시한 제어부(15)의 신호 ALE 및 신호 CLE를 모두 로우 레벨로 하고, 신호 WE의 상승 및 하강 시 I/O 단자(5)에 공급된 데이터를 데이터로서 입력한다. 이 데이터는 컬럼 데이터(3)에 의해 선택되어 있는 데이터 기억 회로에 공급된다. 신호 WE를 연속하여 토글함으로써 컬럼 어드레스는 증분되고, 다음의 어드레스의 데이터가 순차적으로 입력된다.

(데이터 출력)

메모리 셀로부터 판독된 데이터를 외부로 출력하는 경우, 도 1에 도시한 제어부(15)의 신호 ALE 및 신호 CLE를 모두 로우 레벨로 한다. 이 상태에서, 신호 RE의 상승 및 하강 시 컬럼 디코더(3)에 의해 선택되어 있는 데이터 기억 회로의 데이터가 I/O 단자(5)로부터 출력된다. 신호 RE를 반복하여 토글함으로써 어드레스가 증분되고, 다음의 어드레스의 데이터가 순차적으로 출력된다.

(프리디코더 및 컬럼 RD 디코더)

도 7a, 도 7b는 프리디코더 및 컬럼 RD 디코더(10)의 동작을 나타내고 있다.

도 1에 도시한 컬럼 어드레스 레지스터(17)는 외부로부터 지정된 어드레스 A0∼A8, A8E를 래치함과 함께, 신호 WE 및 신호 RE에 동기하여 어드레스를 증분시킨다. ECC를 사용할 때, ECC 코드를 기억하기 위해, 컬럼 어드레스의 528 컬럼에 대하여 21컬럼을 또한 추가할 필요가 있다. 즉, 예를 들면 2비트를 정정하는 경우, 1페이지(528비트)당 정정 부호용으로 21비트의 셀이 필요하다. 그러나, 21컬럼 중 4컬럼은 컬럼 리던던시와 공통으로 되어 있다. 이 때문에, 17컬럼분 컬럼 어드레스가 증가되어 있다.

컬럼 프리디코더 및 컬럼 RD 디코더(10)는, 도 7a에 도시한 바와 같이, 컬럼 어드레스 A0∼A8, A8E를 디코드하고, 컬럼 프리디코드 신호 CA0∼7, CB0∼7, CC0∼8을 출력한다. 이와 같이 하여 528+17컬럼을 선택한다.

또한, 도 7b에 도시한 바와 같이, 컬럼 리던던시를 선택할 때 컬럼 프리디코드 신호를 정지하고, 컬럼 리던던시를 선택하는 신호 CSS0∼7을 출력한다. 본 실시예에서, ECC가 사용되지 않을 때 컬럼 리던던시가 하나의 어레이에 대하여 8개가 된다. 또한, ECC을 사용할 때 컬럼 리던던시가 하나의 어레이에 대하여 4개가 되고, 17컬럼은 신호 CA0∼7, CB0∼8에 의해 선택되지만, 4컬럼은 신호 CSS0∼3에 의해 선택된다.

컬럼 프리디코더 및 컬럼 RD 디코더(10)로부터 출력된 신호 CA0∼7, CBO∼7, CCO∼8은 컬럼 디코더(3)에 의해 528컬럼 중 1개가 선택된다. 신호 CSS0∼7은 디코드되지 않고 하나의 컬럼을 직접 선택한다.

또한, 도 1에 도시한 로우 어드레스 레지스터(18)는 외부로부터 지정된 어드레스 A9∼A26을 래치한다.

도 8a, 도 8b, 도 8c는 도 1에 도시한 CG 구동 회로(9)를 나타내고 있다.

리드 및 프로그램 시에 있어서, 우선, 도 8a, 도 8b에 도시한 회로에 의해 선택 CG 전압 Vcgsel과, 비선택 CG 전압 Vcgusel이 각각 생성된다. 선택 CG 전압 Vcgsel은 리드 시에 전압 Vcgrv로 설정되고, 프로그램 시에 전압 Vpgmh로 설정된다. 비선택 CG 전압 Vcgusel은 리드 시에 전압 Vread로 설정되고, 프로그램 시에 전압 Vpass로 설정된다.

도 8a는 선택된 제어 게이트선의 전위를 발생하는 회로이고, 부스트 회로(81a, 81b), 트랜지스터(81c, 81d)에 의해 구성되어 있다. 트랜지스터(81c)의 전류 통로의 일단에는 제어 전압 발생 회로(14)로부터 공급되는 프로그램 전압 Vpgmh가 공급되어 있다. 이 트랜지스터(81c)의 게이트에는 부스트 회로(81a)의 출력단이 접속되어 있다. 부스트 회로(81a)에는 프로그램 전압 Vpgmh 및 신호 VPGMEN이 공급되어 있고, 부스트 회로(81a)는 신호 VPGMEN에 따라 전압 Vpgmh+Vth를 발생한다. 이 때문에, 트랜지스터(81c)는 전압 Vpgmh를 출력할 수 있다.

트랜지스터(81d)의 전류 통로의 일단에는 제어 전압 발생 회로(14)로부터 공급되는 전압 Vcgrv가 공급되어 있다. 이 트랜지스터(81d)의 게이트에는 부스트 회로(81b)의 출력단이 접속되어 있다. 부스트 회로(81b)에는 전압 Vcgrv 및 신호 VCGREN이 공급되어 있고, 부스트 회로(81b)는 신호 VCGREN에 따라 전압 Vcgrv+Vth를 발생한다. 이 때문에, 트랜지스터(81d)는 전압 Vcgrv를 출력할 수 있다. 이들 트랜지스터(81c, 81d)의 전류 통로의 타단은 공통 접속되고, 이 접속 노드로부터 전압 Vpgmh, 또는 전압 Vcgrv를 포함하는 선택 CG 전압 Vcgsel이 출력된다.

도 8b는 비선택으로 된 제어 게이트선의 전위를 발생하는 회로이며, 부스트 회로(82a, 82b), 트랜지스터(82c, 82d)에 의해 구성되어 있다. 트랜지스터(82c)의 전류 통로의 일단에는 제어 전압 발생 회로(14)로부터 공급되는 전압 Vpass가 공급되어 있다. 이 트랜지스터(82c)의 게이트에는 부스트 회로(82a)의 출력단이 접속되어 있다. 이 부스트 회로(82a)에는 전압 Vpass 및 신호 VPASSENB가 공급되어 있고, 부스트 회로(82a)는 신호 VPASSENB에 따라 전압 Vpass+Vth를 발생한다. 이 때문에, 트랜지스터(82c)는 전압 Vpass를 출력할 수 있다.

트랜지스터(82d)의 전류 통로의 일단에는 제어 전압 발생 회로(14)로부터 공급되는 전압 Vreadh가 공급되어 있다. 이 트랜지스터(82d)의 게이트에는 부스트 회로(82b)의 출력단이 접속되어 있다. 이 부스트 회로(82b)에는 전압 Vreadh 및 신호 VREADEN이 공급되어 있고, 부스트 회로(82b)는 신호 VREADEN에 따라 전압 Vreadh+Vth를 발생한다. 이 때문에, 트랜지스터(82d)는 전압 Vreadh를 출력할 수 있다. 이들 트랜지스터(82d)의 전류 통로의 타단은 공통 접속되고, 이 접속 노드로부터 전압 Vpass, 또는 Vreadh를 포함하는 비선택 CG 전압 Vcgusel이 출력된다.

도 8c는 선택 CG 전압 Vcgsel 및 비선택 CG 전압 Vcgsel을 제어 게이트에 공급하는 CG 공급 회로를 나타내고 있다. 이 CG 공급 회로는 제어 게이트에 대응하여 16개 설치되어 있다. 어드레스 A11∼A14에 기초하여 이 중 1개가 선택 상태로 되며, 남은 15개가 비선택 상태로 된다.

즉, CG 공급 회로는 디코더 회로(83a), 인버터 회로(83b), 부스트 회로(83c, 83d), 트랜지스터(83e, 83f, 83g)에 의해 구성되어 있다. 디코드 회로(83a)의 입력단에는 어드레스 A11∼A14가 공급되어 있다. 이 어드레스에 따라 CG 공급 회로가 선택된 경우, 부스트 회로(83c)에 의해 트랜지스터(83e)가 온으로 되고, 제어 게이트 전압 VCGi로서 상기 선택 CG 전압 Vcgsel이 출력된다. 또한, CG 공급 회로가 비선택인 경우, 부스트 회로(83d)에 의해 트랜지스터(83f)가 온으로 되고, 제어 게이트 전압 VCGi로서 상기 비선택 CG 전압 Vcgsel이 출력된다.

또한, 소거의 경우, 신호 ERASEEN이 하이 레벨로 되고, 트랜지스터(83g)가 온으로 된다. 이 때문에, 모든 제어 게이트 전압 VCG0∼VCG15는 접지 전위로 된다.

도 8d는 어드레스 A11∼A14와 제어 게이트 전압 VCGi의 관계를 나타내고 있다. 이 도 8d는 어드레스 A11∼A14에 기초하여, 하나의 제어 게이트 전압 VCGi가 출력되는 것을 나타내고 있다.

이와 같이, 도 8a, 도 8b에 도시한 회로와 도 8c에 도시한 회로의 2단계로 제어 게이트 전압 VCGi를 전환하고 있다. 이 때문에, 각 CG 공급 회로로부터 리드, 프로그램 및 소거에 필요한 모든 전위를 출력할 수 있다. 더구나, 상기 2단계의 회로 구성으로 함으로써, 회로 규모를 축소할 수 있다.

도 9a, 도 9b는 도 1에 도시한 어레이 블록 회로(19)를 나타내고 있다. 어레이 블록 회로(19)는 메모리 셀 어레이마다 블록 어드레스(A17∼26)를 래치한다.

도 9a에 도시한 바와 같이, 4개의 메모리 셀 어레이는 어드레스 A15, A16에 의해 선택된다. 선택된 메모리 셀 어레이의 래치 신호 PBLATPB0∼3이 하이 레벨로 된다.

도 9b는 어레이 블록 회로(19)에 설치된 래치 회로를 나타내고 있다. 이 래치 회로는 A17∼A26의 각 블록 어드레스에 대응하여 배치되어 있다. 이 래치 회로는 인버터 회로(91a), NAND 회로(91b), 플립플롭 회로를 구성하는 NAND 회로(91c, 91d)에 의해 구성되어 있다. 이 래치 회로는 래치 신호 PBLATPB0∼3이 하이 레벨로 되면, 블록 어드레스 A17∼26을 래치한다.

도 10은 도 1에 도시한 블록 RD 디코더(11)의 동작을 나타내고 있다. 이 블록 RD 디코더(11)는 어레이 블록 래치 회로(19)로부터 공급되는 블록 어드레스 A17∼26이 퓨즈에 의해 설정된 블록 리던던시의 어드레스 APB17∼APB26과 일치하면, 어드레스 ATPB17∼ATPB26과 리던던시 영역을 선택하는 신호 ATPBD를 출력한다. 이 어드레스 ATPB17∼ATPB26과 신호 ATPBD는 복수 존재하는 블록 리던던시로부터 하나를 선택하기 위해 사용된다.

즉, 도 10은 블록 어드레스 A17∼26이 블록 리던던시의 어드레스 APB17∼APB26과 일치한 경우를 나타내고 있다. 이 경우, 블록 RD 디코더(11)는,예를 들면 ATPB18에 위치하는 블록 리던던시를 선택하도록 블록 어드레스 ATPB18과 리던던시 영역을 선택하는 신호 ATPBRD를 하이 레벨로 하고 있다.

도 11은 도 1에 도시한 블록 디코더(12)의 동작을 나타내고 있다. 블록 디코더(12)는 블록 RD 디코더(11)로부터 공급되는 블록 어드레스 ATPB17∼26 및 ATPBRD를 디코드하고, 도 11에 도시한 바와 같이 로우 디코드 신호 AROWA∼AROWE와 RDECPBLR을 출력한다. 로우 디코드 신호 AROWA∼AROWE는 메모리 셀 어레이(1) 내의 블록을 선택하기 위한 신호이다. RDECPBLR은 메모리 셀 어레이(1)의 양측(좌우)에 배치된 블록 선택부(6) 중에서 한쪽을 선택하는 신호이다.

또한, 블록 디코더(12)는 ROM 블록 지정 회로(20)가 선택된 경우, ROM 블록 지정 회로(20)로부터 공급되는 블록 어드레스를 상기와 마찬가지로 디코드하고, ROM 블록을 선택하기 위한 로우 디코드 신호 AROWA∼AROWE를 생성한다.

도 12는 도 1에 도시한 블록 선택부(6)에 설치된 블록 선택 회로(6a)의 회로 구성을 나타내고 있다. 이 블록 선택 회로(6a)는 각 블록에 대하여 하나 설치되어 있다. 또한, 도 12에 도시한 퓨즈 상태 검출 회로(6b)는 각 메모리 셀 어레이(1)에 대하여 하나씩 배치되어 있다.

블록 선택 회로(6a)에서 단자(100)에는 전원 전압 VDD가 공급되어 있다. 이 단자(100)와 신호 ROWCOM이 공급되는 노드의 상호간에는 P채널 MOS 트랜지스터(101), N채널 MOS 트랜지스터(102∼108)가 직렬 접속되어 있다. 상기 트랜지스터(101)의 게이트에는 상기 신호 RDECPBLR이 공급되어 있다. 이 신호 RDECPBLR은 메모리 셀 어레이(1)의 좌측 또는 우측의 한쪽 블록 선택부(6)를 선택하기 위한 신호이다. 또한, 트랜지스터(102∼106)의 게이트에는 상기 로우 디코드 신호 AROWA∼AROWE가 공급되어 있다. 트랜지스터(107)의 게이트에는 신호 RDECPBLRD가 공급되어 있다. 신호 RDECPBL은, 도 13에 도시한 바와 같이, 신호 RDECPBLRD보다 약간 지연되어 변화된다.

또한, 트랜지스터(108)의 게이트에는 ROM 블록을 액세스하기 위한 커맨드 신호 CD_ROMBA가 공급되어 있다. 이 트랜지스터(108)에는 퓨즈(109)가 병렬 접속되어 있다. 이 퓨즈(109)는 이 블록 선택 회로(6a)에 대응하는 블록이 불량 블록인 경우에 절단된다.

또한, 상기 트랜지스터(101)에는 P채널 MOS 트랜지스터(117, 118)의 직렬 회로가 병렬 접속되어 있다. 상기 트랜지스터(117)의 게이트는 접지되어 있다(도 12에서 하향의 화살표는 접지를 의미함). 또한, 상기 트랜지스터(101, 102, 118)의 접속 노드에는 인버터 회로(119)의 입력단이 접속되어 있다. 이 인버터 회로(119)의 출력단은 상기 트랜지스터(118)의 게이트에 접속됨과 함께, 레벨 시프터(120)의 한쪽 입력단에 접속되어 있다.

이 레벨 시프터(120)의 다른쪽 입력단에는 신호 VRDEC가 공급되어 있다. 이 신호 VRDEC는 데이터의 프로그램, 리드, 소거에 따라 레벨 시프터(120)를 제어하는 신호이다. 이 레벨 시프터(120)는 블록 선택 회로(6a)가 선택 상태인 경우, 신호 VRDEC에 따라 전송 게이트 TG를 구동하는 신호를 생성한다.

상기 전송 게이트 TG는 메모리 셀의 워드선에 접속되는 전송 게이트 TG0∼TG15와, 제1, 제2 선택 게이트 S1, S2의 게이트에 접속되는 전송 게이트TGS1, TGS2를 포함하고 있다. 전송 게이트 TG0∼TG15의 전류 통로의 일단에는 제어 게이트선 CG0∼CG15가 각각 접속되고, 전류 통로의 타단에는 워드선 WL0∼WL15가 각각 접속되어 있다. 제어 게이트선 CG0∼CG15에는 상기 CG 구동 회로(9)로부터 제어 게이트 전압 VCG가 각각 공급된다.

또한, 전송 게이트 TGS1, TGS2의 전류 통로의 일단에는 선택 게이트선 SGD, SGS가 각각 접속되고, 전류 통로의 타단에는 셀렉트선 SGD1, SGD2가 각각 접속되어 있다. 셀렉트선 SGD1, SGD2에는, 예를 들면 상기 제어 전압 발생 회로(14)로부터 소정의 전압이 각각 공급된다.

상기 셀렉트선 SGD1에는 N채널 MOS 트랜지스터(121, 122)가 직렬 접속되어 있다. 트랜지스터(121)의 전류 통로의 일단에는 신호 SGDSPBLR이 공급되고, 게이트에는 신호 RDECADin+1n이 공급되어 있다. 또한, 트랜지스터(122)의 게이트에는 인버터 회로(123)를 통해 상기 인버터 회로(119)의 출력 신호 RDECADn이 공급되어 있다.

또한, 상기 셀렉트선 SGD2에는 N채널 MOS 트랜지스터(124)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(124)의 전류 통로의 타단에는 상기 신호 SGDSPBLR이 공급되고, 게이트에는 상기 신호 RDECADn이 공급되어 있다.

또한, 퓨즈 상태 검출 회로(6b)에서, 상기 신호 ROWCOM이 공급되는 노드는 N채널 MOS 트랜지스터(110)를 통해 접지됨과 함께, N채널 MOS 트랜지스터(111)의 게이트에 접속되어 있다. 상기 트랜지스터(110)의 게이트에는 신호 ROWCOMVSS가 공급되어 있다. 상기 트랜지스터의 전류 통로의 일단은 인버터 회로(112)의 입력단및 인버터 회로(113)의 출력단에 접속되고, 타단은 접지되어 있다. 상기 인버터 회로(112)의 출력단 및 인버터 회로(113)의 입력단은 인버터 회로(114)의 입력단에 접속되어 있다. 이 인버터 회로(114)의 출력단으로부터 상기 퓨즈가 절단되어 있는지의 여부를 나타내는 신호 FUSECUT가 출력된다. 이 신호 FUSECUT는 제어부(15)에 공급된다. 이 인버터 회로(114)의 입력단은 N채널 MOS 트랜지스터(115)를 통해 접지되어 있다. 이 트랜지스터(115)의 게이트에는 인버터 회로(116)를 통해 신호 BUSY가 공급되어 있다.

상기 구성에서 블록 선택 회로(6a)의 동작에 대하여 설명한다.

신호 RDECPBLR, 신호 RDECPBLRD, CMD_ROMBA, ROWCOM은 통상 접지 전위 VSS이다. 이 때문에, 인버터 회로(119)의 출력 신호 RDECAD는 로우 레벨로 되어 있다.

한편, 리드 동작, 프로그램 동작, 소거 동작이 개시되면, 선택된 메모리 셀 어레이의 우측 또는 좌측의 한쪽에 대응하는 신호 RDECPBLR이 하이 레벨로 된다. 이 상태에서 어드레스가 일치하면, 로우 디코드 신호 AROWA∼AROWE가 모두 하이 레벨로 된다. 이 때문에, 인버터 회로(119)의 출력 신호 RDECAD가 하이 레벨로 되고, 레벨 시프터(120)가 활성화된다. 이 레벨 시프터(120)는 프로그램 시 프로그램 전압 Vpgm+Vth(Vth는 전송 게이트의 임계치 전압)를 출력하고, 리드 시 리드 전압 Vread+Vth를 출력하고, 소거 시 전원 전압 VDD를 출력한다. 이러한 전압을 생성함으로써, 전송 게이트는 CG 구동 회로(9)로부터의 전압을 그대로 전송할 수 있다.

한편, 어드레스가 불일치인 경우, 로우 디코드 신호 AROWA∼AROWE 중 어느하나가 로우 레벨이 되고, 블록 선택 회로(6a)는 비선택 상태로 된다. 이 때문에, 레벨 시프터(120)의 출력 전압은 접지 전압 VSS로 된다. 따라서, 리드 시, 프로그램 시에 있어서 워드선 WL0∼15는 부유(floating)로 된다. 셀렉트선 SGD1, SGD2는 SGDSPBLR이 접지 전위 VSS로 되고, 또한, 트랜지스터(121, 122, 123)가 온됨으로써, 접지 전위 VSS로 된다.

소거 시 워드선 WL0∼15는 부유 상태로 되고, 전압 SGDSPBLR은 전원 전압 VDD로 설정된다. 이 때문에, 셀렉트선 SGD1, SGD2의 전위는 VDD-Vth가 된다. 그러나, 기판이 소거 전압 VERA로 설정되기 때문에, 커플링에 의해 워드선 WL0∼15 및 셀렉트선 SGD1, SGD2는 모두 소거 전압 VERA에 가까운 전위가 된다.

도 12에 도시한 퓨즈(109)는, 상술한 바와 같이, 불량 블록의 경우 절단된다. 일괄 선택 라이트 등의 테스트 시, 로우 디코드 신호 AROWA∼E는 전부 하이 레벨로 된다. 그러나, 퓨즈(109)가 절단되어 있기 때문에, 인버터 회로(119)의 출력 신호 RDECAD는 로우 레벨로 되고, 불량 블록은 선택되지 않는다.

또한, 일부 양품의 불량 블록을 액세스한 경우에도, 퓨즈(109)가 절단되어 있는 경우, 이 불량 블록은 비선택이 된다. 이 때문에, 이 상태에서 리드 동작을 행하면 셀이 오프되게 된다. 따라서, 2치일 때 판독 데이터는 자동적으로 "0" 데이터가 된다. 또한, 4치의 제2 페이지일 때는 "0" 데이터가 되는 데 반하여, 제1 페이지일 때는 데이터 "1"로 된다. 이 때문에, 신호 RDECPBLR을 하이 레벨로 하기 전에 신호 ROWCOMVSS를 일단 로우 레벨로 하고, ROWCOM을 부유로 한다.

도 13은 도 12에 도시한 퓨즈(109)의 상태를 검출하기 위한 동작 시퀀스를나타내고 있다.

우선, 신호 BUSY 및 신호 RDECPBLRD를 하이 레벨로 한 상태에서 신호 ROWCOMVSS를 로우 레벨로 한다. 이 상태에서, 로우 디코드 신호 AROWA∼AROWE가 모두 하이 레벨이고, 또한 퓨즈(109)가 절단되어 있지 않은 블록의 경우, 신호 ROWCOM이 공급되는 노드의 전압이 전원 전압 VDD로 된다. 이 때문에, 트랜지스터(111)가 온되고, 인버터 회로(112, 113)를 포함하는 래치 회로의 출력단은 하이 레벨을 유지한다. 따라서, 인버터 회로(114)의 출력 신호 FUSECUT는 로우 레벨이 된다.

한편, 퓨즈(109)가 절단되어 있는 블록의 경우, 신호 ROWCOM이 공급되는 노드는 부유(전위는 VSS) 상태 그대로이다. 이 때문에, 트랜지스터(111)는 오프되고, 인버터 회로(112, 113)를 포함하는 래치 회로의 출력단은 로우 레벨을 유지한다. 따라서, 인버터 회로(114)의 출력 신호 FUSECUT는 하이 레벨로 된다.

이 후, 신호 ROWCOMVSS, 신호 RDECPBLRD가 하이 레벨로 된다. 인버터 회로(112, 113)를 포함하는 래치 회로는 래치 상태를 유지하고 있다. 이 때문에, 퓨즈(109)가 절단되어 있으면 어떤 블록도 선택되지 않게 된다.

이와 같이, 도 12에 도시한 회로의 경우, 퓨즈(109)가 절단되어 있는지의 여부를 알 수 있다. 이 때문에, 퓨즈(109)가 절단되어 있을 때, 1회째의 판독 동작 후 2회째 의 판독 동작을 행하지 않으면, 출력은 데이터 "0"이 된다.

또한, 복수의 셀에 동일한 데이터를 기입하는 소거 동작 시, 소거가 충분하면 소거 검증에서 데이터 기억 회로의 값은 데이터 "1"이 되고, 불충분하면 데이터"0"이 된다. 그러나, 퓨즈(109)가 절단되어 있는 경우, 어떤 블록도 선택되지 않으며 데이터 "0"이 된다. 이 때문에, 소거 검증이 반복되고, 최대의 루프 횟수까지 반복되게 된다. 본 발명은 이것을 방지하기 위해, 신호 FUSECUT가 하이 레벨인 경우에는 이 어레이의 소거를 행하지 않도록 하고 있다.

도 14는 메모리 셀 어레이의 물리 맵핑을 나타내고 있고, 어드레스에 의해 선택되는 물리 위치를 나타낸다.

각 메모리 셀 어레이(1)는 블록 blk0∼blk23 및 용장 블록으로서의 블록 리던던시 blkRD0∼9를 갖고 있다. 블록 리던던시 blkRD0∼blkRD9 중 임의의 블록 리던던시를 ROM 블록으로 할 수 있다. 예를 들면 블록 리던던시 blkRD1을 ROM 블록으로 하는 경우, ROM 블록을 액세스하기 위한 커맨드 신호 CD_ROMBA가 입력되면, 도 1에 도시한 블록 RD 디코더(11)로부터는 신호가 출력되지 않는다. 이 때, ROM 블록 지정 회로(20)로부터 블록 리던던시를 선택하는 신호 A17∼A26 및 신호 ARD가 출력되고, 블록 리던던시의 1번째가 선택되도록 로우 디코드 신호 AROWA∼AROWE가 출력된다.

ROM 블록의 퓨즈(109)는 통상은 절단한다. 왜냐하면, ROM 블록에는 다이소트 테스트 시 데이터가 기입된다. 이 때문에, 이 후의 일괄 프로그램 및 일괄 소거에서 ROM 블록이 선택되지 않도록 한다.

그러나, ROM 블록을 액세스하는 경우, 도 12에서 커맨드 신호 CMD_ ROMBA가 하이 레벨로 되면, 트랜지스터(108)가 온으로 되기 때문에, 퓨즈(109)가 절단되어 있어도 선택 상태가 된다.

도 15a는 도 1에 도시한 제어부(15)에 설치된 ROM 블록의 기입 금지 회로(15a)를 나타내고, 도 15b는 ROM 블록(20)의 소거 금지 회로(15b)를 나타내고 있다.

도 15a에서 기입 금지 회로(15a)는 P채널 MOS 트랜지스터(151a, 151b), N채널 MOS 트랜지스터(151c), 퓨즈(151d), 인버터 회로(151e, 151f, 151h), NOR 회로(151g)에 의해 구성되어 있다. 상기 트랜지스터(151a, 151b)의 전류 통로의 일단에는 전원 전압 VDD가 공급되고, 전류 통로의 타단은 공통 접속되어 있다. 이들 트랜지스터의 접속 노드와 접지 사이에는 상기 트랜지스터(151c)와 상기 퓨즈(151d)가 접속되어 있다. 트랜지스터(151a) 및 트랜지스터(151c)의 게이트에는 신호 LOWVDDn이 공급되어 있다. 또한, 상기 접속 노드는 상기 인버터 회로(151e)를 통해 NOR 회로(151g)의 한쪽 입력단에 접속되어 있다. 이 NOR 회로(151g)의 다른쪽 입력단에는 인버터 회로(151f)를 통해 커맨드 신호 CMD_ROMBA가 공급되어 있다. 이 NOR 회로(151g)의 출력단은 인버터 회로(151h)의 입력단에 접속되고, 이 인버터 회로(151h)의 출력단으로부터 신호 PROENABL이 출력된다.

도 15b에 도시한 소거 금지 회로(15b)는 기입 금지 회로(15a)와 마찬가지의 구성이다. 즉, 트랜지스터(152a, 152b)의 전류 통로의 일단에는 전원 전압 VDD가 공급되고, 전류 통로의 타단은 공통 접속되어 있다. 이들 트랜지스터의 접속 노드와 접지 사이에는 트랜지스터(152c)와 퓨즈(152d)가 접속되어 있다. 트랜지스터(152a) 및 트랜지스터(152c)의 게이트에는 신호 LOWVDDn이 공급되어 있다. 또한, 상기 접속 노드는 인버터 회로(152e)를 통해 NOR 회로(152g)의 한쪽 입력단에 접속되어 있다. 이 NOR 회로(152g)의 다른쪽 입력단에는 인버터 회로(152f)를 통해 커맨드 신호 CMD_ROMBA가 공급되어 있다. 이 NOR 회로(152g)의 출력단은 인버터 회로(152h)의 입력단에 접속되고, 이 인버터 회로(152h)의 출력단으로부터 신호 ERAENABL이 출력된다.

상기 신호 LOWVDDn은 파워 온 시 일단 로우 레벨이 되지만, 이 후 하이 레벨로 된다. 퓨즈(151d, 152d)의 절단 전에 있어서 출력 신호 PROENABL, 출력 신호 ERAENABL은 항상 하이 레벨이다. 이 때문에 프로그램 및 소거 모두 가능하다. 그러나, 퓨즈(151d, 152d)를 절단한 후에 ROM 블록을 액세스하는 커맨드 신호 CMD_ROMBA가 하이 레벨이 되면, 출력 신호 PROENABL, ERAENABL은 모두 로우 레벨이 된다. 이 때문에, ROM 블록은 기입, 소거를 할 수 없게 된다. 퓨즈(151d, 152d)의 절단은 임의로 설정할 수 있다.

(4치(値)인 경우의 동작)

본 발명의 반도체 기억 장치에서 4치의 경우의 동작에 대하여 설명한다.

도 16, 도 17a에 도시한 바와 같이, 메모리 셀의 데이터와 메모리 셀의 임계치를 정의한다. 여기서, 메모리 셀의 데이터가 상태 "0"∼"3"은 메모리 셀의 임계치가 낮은 쪽에서 높은 쪽으로 정의되어 있다. 소거를 행하면 메모리 셀의 데이터는 상태 "0"이 된다. 기입 동작에 따라 메모리 셀의 임계치 전압은 높은 쪽으로 이동한다.

도 16은 본 발명의 기입 방법을 나타내고 있다. 메모리 셀에 데이터를 기입하는 경우, 우선, 제1 페이지의 데이터가 메모리 셀에 기입되고, 다음으로, 제2 페이지의 데이터가 메모리 셀에 기입된다. 여기서, 제1 페이지 혹은 제2 페이지의 데이터를 구성하는 기입 데이터가 "1"인 경우, 기입 동작에 의해 메모리 셀의 임계치 전압은 변화되지 않고 메모리 셀의 데이터는 변화되지 않는다. 즉, 메모리 셀에 데이터가 기입되지 않는다. 또한, 제1 페이지 혹은 제2 페이지의 데이터를 구성하는 기입 데이터가 "0"인 경우, 기입 동작에 의해 메모리 셀의 임계치 전압이 변화되고, 이것에 따라 메모리 셀의 데이터도 변화된다. 즉, 메모리 셀에 데이터가 기입된다.

소거 상태의 메모리 셀의 데이터는 상태 "0"으로 되어 있다. 이 상태에서 최초로 제1 페이지의 데이터가 메모리 셀에 기입된다. 기입 데이터가 "1"인 경우, 기입이 행해지지 않은 메모리 셀의 데이터는 상태 "O" 그대로이다. 기입 데이터가 "0"인 경우, 기입이 행해지는 메모리 셀의 데이터는 상태 "1"이 된다.

다음으로, 제2 페이지의 데이터가 메모리 셀에 기입된다. 이 때, 제1 페이지의 기입 동작에 의해, 데이터가 상태 "1"인 메모리 셀에 대하여 기입 데이터 "0"이 공급된 경우, 메모리 셀의 데이터는 상태 "2"로 된다. 또한, 제1 페이지의 기입 동작에 의해, 데이터가 상태 "0"인 메모리 셀에 대하여 기입 데이터 "0"이 공급된 경우, 메모리 셀의 데이터는 상태 "3"이 된다.

또한, 제1 페이지의 기입 동작에 의해, 데이터가 상태 "1"인 메모리 셀에 대하여 외부로부터 기입 데이터 "1"이 공급된 경우, 메모리 셀의 데이터는 상태 "1" 그대로가 된다. 또한, 제1 페이지의 기입 동작에 의해, 데이터가 상태 "0"인 메모리 셀에 대하여 외부로부터 기입 데이터 "1"이 공급된 경우, 메모리 셀의 데이터는상태 "0" 그대로가 된다.

도 16, 도 17a에 도시한 바와 같이, 본 발명은 메모리 셀의 데이터가 상태 "2"인 경우, 제1 페이지 및 제2 페이지의 데이터가 "0", "0"으로 설정된다. 메모리 셀의 데이터가 상태 "3"인 경우, 제1 페이지 및 제2 페이지의 데이터가 "1", "0"으로 설정된다. 메모리 셀의 데이터를 판독하는 경우, 우선, 제2 페이지의 데이터가 판독되고, 다음으로, 제1 페이지의 데이터가 판독된다.

제2 페이지의 데이터를 판독하는 경우, 메모리 셀의 데이터가 상태 "0" 또는 상태 "1"이면 판독되는 데이터는 "1"이 된다. 메모리 셀의 데이터가 상태 "2" 또는 상태 "3"이면 판독되는 데이터는 "0"이 된다. 이 때문에, 제2 페이지의 데이터의 판독은 메모리 셀의 데이터가 상태 "1" 이하인지, 상태 "2" 이상인지 1회의 동작만으로 판단할 수 있다.

한편, 제1 페이지의 데이터를 판독할 때, 메모리 셀의 데이터가 상태 "0" 또는 상태 "3"이면 판독되는 데이터는 "1"이 된다. 또한, 메모리 셀의 데이터가 상태 "1" 또는 상태 "2"이면 판독되는 데이터는 "0"이 된다. 따라서, 제1 페이지의 데이터는 메모리 셀의 데이터가 상태 "0"인지 상태 "1" 이상인지의 판단과, 메모리 셀의 데이터가 상태 "2" 이하인지, 상태 "3"인지의 판단으로 판독할 수 있다. 즉, 제1 페이지의 데이터는 합계 2회의 동작으로 판독할 수 있다.

소거 동작을 행하면 메모리 셀의 데이터는 상태 "0"이 되고, 어드레스에 제1, 제2 페이지의 어느 것을 지정해도 판독되는 데이터는 "1"이 된다.

또한, 2비트(제1 페이지, 제2 페이지)의 전환은 어드레스 A9에 의해 행한다.예를 들면 어드레스 A9를 로우 레벨로 하면 제1 페이지가 지정되고, 어드레스 A9를 하이 레벨로 하면 제2 페이지가 지정된다.

다치(多値) 메모리의 경우, 기입 데이터에 따라 메모리 셀의 임계치 전압을 정확하게 제어할 필요가 있다. 이 때문에, 메모리 셀에 데이터를 기입하는 경우, 메모리 셀의 제어 게이트에 인가하는 전압을 서서히 증가시켜 데이터가 기입된다. 이러한 기입 방법은 스텝 업 기입 방법으로 불리고 있다.

도 18은 메모리 셀에 대한 스텝 업 기입 방법의 기입 특성을 나타내고 있다. 종축에 셀의 임계치 전압을 나타내고, 횡축에 기입 전압(프로그램 전압)을 나타내고 있다.

소거 후의 셀의 임계치 전압(메모리 셀의 데이터가 상태 "0")은, 예를 들면 -3.5V로 되어 있다. 상술한 바와 같이, 본 실시예에서 메모리 셀의 데이터를 상태 "0"으로부터 상태 "3"으로 하는 경우, 셀의 제어 게이트에 초기 프로그램 전압으로서 16V를 인가한다. 이 후, 0.2V씩 기입 전압을 올려 기입을 행하면, 도면 중의 "0"→"3"을 따라 임계치 전압이 상승한다. 한편, 메모리 셀의 데이터를 상태 "0"으로부터 상태 "1"로 하는 경우, 초기 기입 전압을 14V로서 기입을 시작한다. 왜냐하면, 데이터가 상태 "1"인 임계치 전압은 0.2V이다. 이 때문에, 초기 기입 전압을 16V로서 기입을 개시하면, 3스텝째와 4스텝째 사이에서 데이터가 상태 "1"의 임계치 전압으로 되어 오버 프로그램으로 될 가능성이 있다. 이것을 회피하기 위해, 초기 기입 전압을 14V로 한다.

제1 페이지의 기입에서 메모리 셀의 데이터는 상태 "0"으로부터 상태 "1"로이동한다. 이 때문에, 13회의 기입 횟수로 메모리 셀 데이터가 상태 "1"의 임계치에 도달해 있다. 제2 페이지의 기입에서 메모리 셀의 데이터를 상태 "0"→"3"과 "1"→"2"로 한다. 이 때, 상태 "0"→"3"으로 하는 것은 "0"→"1"보다 높은 위치까지 기입하기 때문에, 초기 기입 전압을 16V로 올릴 수 있다.

따라서, 도 17b에 도시한 바와 같이, 메모리 셀의 데이터를 상태 "0"으로부터 상태 "3"으로 변화시키는 경우, 기입 횟수는 11회, 메모리 셀의 데이터를 상태 "1"로부터 상태 "2"로 변화시키는 경우, 기입 횟수는 6회이다. 이 때문에, 제2 페이지의 기입은 11회의 기입으로 프로그램이 가능하다. 따라서, 제1 페이지와 제2 페이지의 기입 횟수의 합계는 24회가 된다.

한편, 후술하는 바와 같이, 제1 페이지와 제2 페이지를 동시에 기입하는 경우, 메모리 셀의 데이터를 상태 "0"→"1", "0"→"2", "0"→"3"으로 변화시킨다. 이 때문에, 초기 기입 전압을 14V로 설정한다.

따라서, 도 17c에 도시한 바와 같이, 메모리 셀의 데이터를 상태 "0"으로부터 상태 "1"로 변화시키는 경우, 기입 횟수는 13회, 메모리 셀의 데이터를 상태 "0"로부터 상태 "2"로 변화시키는 경우, 기입 횟수는 17회, 메모리 셀의 데이터를 상태 "0"으로부터 상태 "3"으로 변화시키는 경우, 기입 횟수는 20회이다. 이 때문에, 제1 페이지와 제2 페이지를 동시에 기입하는 경우, 20회에 기입이 완료된다. 따라서, 제1 페이지와 제2 페이지를 동시에 기입하는 경우, 고속으로 기입할 수 있다.

또한, 이 제1 페이지와 제2 페이지는 동일 블록 내의 페이지이기 때문에, 연속된 2페이지를 고속으로 기입할 수 있다.

(오토 프로그램)

프로그램 동작은, 도 19에 도시한 바와 같이, 우선 데이터 입력 커맨드인 "80h"(h는 16진수를 나타냄)를 입력하고, 모든 데이터 기억 회로(31₀∼31_n/2)의 제1 래치 회로 LAT(A)에 데이터 "1"(기입을 행하지 않음)이 세트된다. 이 후, 신호 ALE 및 신호 WE의 토글에 따라 어드레스 및 데이터를 입력한다. 따라서, 컬럼 어드레스에서 지정된 데이터 기억 회로에 직렬로 데이터가 공급된다.

외부로부터 입력된 데이터가 기입을 행하지 않는 것을 나타내는 데이터 "1"이면, 도 5에 도시한 데이터 기억 회로의 노드 NC가 하이 레벨로 된다. 또한, 외부로부터 입력된 데이터가 기입을 행하는 것을 나타내는 데이터 "0"이면, 노드 NC가 로우 레벨로 된다. 이후, 제1 래치 회로 LAT(A)의 데이터는 노드 NC의 전위로 한다.

이 후, 도 19에 도시한 바와 같이, 오토 프로그램의 실행 커맨드인 "10h"를 입력하고, 오토 프로그램이 개시된다. ECC 코드 사용 시는 "10h" 커맨드의 입력 후, ECC 코드 발생 회로(8)에 의해 자동적으로 ECC 코드를 제작하여 이 코드를 데이터 기억 회로에 공급한다. 이 후, 오토 프로그램 동작이 개시된다.

도 20에 도시한 바와 같이, 배속 프로그램 동작은 데이터 입력 커맨드 "80h", 어드레스 및 데이터를 입력한 후, 더미 Busy 신호를 출력하기 위해, 커맨드 "11h"를 입력한다. 이 더미 프로그램은 1.5㎲의 짧은 시간 동안 Busy 신호를 출력한다. ECC 코드의 사용 시는 이 커맨드 "11h" 후에 ECC 코드를 발생하고, 이 코드를 데이터 기억 회로에 공급한다. 이 때문에, Busy 신호의 시간은 1.5㎲보다 긴 시간이 된다.

상기 커맨드 "80h", 어드레스, 데이터 및 커맨드 "11h"의 입력을 어레이 어드레스(A15, A16)를 변화시켜 4회 행한다. 단, 가장 마지막에만 커맨드 "11h" 대신 커맨드 "10h"를 입력하고, 오토 프로그램을 실행시킨다. 또한, 2회째 이후의 커맨드 "80h"에서 제1 래치 회로 LAT(A)는 리세트하지 않는다.

블록 어드레스(A17∼A26)는 매회 임의의 어드레스가 입력된다. 그러나, 도 1에 도시한 로우 어드레스 레지스터(18)는 다음의 어드레스가 입력되면, 전의 어드레스가 없어진다. 이 때문에, 도 1에 도시한 어레이 블록 래치 회로(19)는 어드레스 입력마다 어레이마다 블록 어드레스를 래치한다.

오토 프로그램 커맨드 "10h" 입력 후, 프로그램 동작이 행해진다. 그러나, 본 메모리는 다치 메모리이고, 하나의 메모리 셀에 2비트의 데이터를 기억한다. 이 2비트를 상술한 바와 같이 어드레스 A9에 할당하고 있다. 즉, 어드레스 A9가 로우 레벨일 때, 제1 페이지가 지정되고, 어드레스 A9가 하이 레벨일 때, 제2 페이지가 지정된다. 제1, 제2 페이지의 기입 시퀀스는 도 21, 도 22에 도시된 바와 같다. 또, 본 메모리는 우선 제1 페이지의 데이터를 기입하고, 이 후, 제2 페이지의 데이터를 기입한다. 우선, 도 21, 도 22를 이용하여, 제1, 제2 페이지의 프로그램에 대하여 개략적으로 설명한다.

도 21에 도시한 제1 페이지의 프로그램에서, 각 데이터 기억회로(31₀∼31_n/2)에 세트된 데이터가 메모리 셀에 프로그램되고(ST1), 이 후, 기입이 충분한지의 여부가 검증 리드된다(ST2). 즉, 메모리 셀의 데이터가 판독되고, 데이터 기억 회로의 제1 래치 회로 LAT(A)에 래치된다. 이 후, 불량 블록을 블록 리던던시로 치환하기 전의 테스트 공정에서 제1 래치 회로 LAT(A)에 래치된 로우 레벨 데이터의 수, 즉, 검증 페일의 수를 계수한다. 이 계수치가 규정치(본 예에서는, 컬럼 리던던시가 4개일 때는 4, 컬럼 리던던시가 8개일 때는 8) 이상의 경우, 재차 프로그램 검증을 반복한다. 또한, 계수치가 규정치 이하인 경우, 프로그램 동작을 종료한다(ST4). 또한, 테스트 이외의 경우, 각 제1 래치 회로 LAT(A)에 래치된 데이터가 "1"인지의 여부가 판별된다(ST5). 이 결과, 각 제1 래치 회로 LAT(A)에 래치된 데이터가 모두 "1"이 아니면, 상기 동작이 반복되고, 모두 "1"인 경우, 제1 페이지의 프로그램이 종료된다.

한편, 도 22에 도시한 제2 페이지의 프로그램에서, 우선, 내부 데이터 로드가 실행된다(ST11). 이 내부 데이터 로드에서, 각 데이터 기억 회로(31₀∼31_n/2)의 제1 래치 회로 LAT(A)에 데이터를 세트한 후, 제1 페이지의 프로그램에서 기입된 데이터가 데이터 기억 회로의 제2 래치 회로 LAT(B)에 판독된다. 이 후, 제1 페이지와 마찬가지로 프로그램된다(ST12). 다음으로, 검증 리드(1)에서 메모리 셀의 데이터가 상태 "2"로 되어 있는지의 여부가 검증된다(ST13). 또한, 검증 리드(2)에서 메모리 셀의 데이터가 상태 "3"으로 되어 있어 있는지의 여부가 검증된다(ST14). 이하, 제1 페이지의 프로그램과 마찬가지의 동작이행해진다(ST15∼ST17).

또한, 일부 양품의 불량 블록은 테스트 후에 퓨즈(109)가 절단되어 있다. 따라서, 이 불량 블록을 액세스한 경우, 이 불량 블록은 선택되지 않는다. 이 때문에, 검증 OK로 되어 종료된다.

다음으로, 제1, 제2 페이지의 프로그램에 대하여 상세하게 설명한다. 또, 이 설명에서 도 21에 도시한 단계 ST3, ST4 및 도 22에 도시한 단계 ST15, ST16은 생략한다.

(제1 페이지 오토 프로그램)

도 23은 제1 페이지 프로그램 시에서의 각부의 동작 시퀀스를 나타내고 있다. 도 5, 도 23에 도시한 바와 같이, 데이터 기억 회로에서의 트랜지스터(61h)의 게이트에 공급되는 신호 BLC1을 VCC+Vth로 하고, 신호 BLSA를 Vpass, BLTR를 VCC로 한다. 그렇게 하면, 제1 래치 회로 LAT(A)에 데이터 "1"(기입을 행하지 않음)이 기억되어 있을 때, 비트선 BL의 전위는 VCC로 된다. 또한, 데이터 "0"(기입을 행함)이 기억되어 있을 때, 비트선의 전위는 접지 전위 VSS로 된다. 또한, 선택된 워드선에 접속되며, 비선택 페이지의(비트선이 비선택임) 셀은 기입이 행해져서는 안 된다. 이 때문에, 이들 셀에 접속되어 있는 비트선의 전위는 데이터 "1"이 공급되는 비트선과 마찬가지로 전위 VCC로 된다.

여기서, 도 1에 도시한 CG 구동 회로(9)에 의해 셀렉트선 SG1을 VCC, 셀렉트선 SG2를 VSS, 선택 CG선에 VPGM(20V), 비선택 워드선에 Vpass(10V)를 인가한다. 그렇게 하면, 블록 선택 회로(6)에서 선택되어 있는 블록(배속 시는 각 어레이에 1씩 존재함)의 셀렉트선 SG1이 VCC, 선택 워드선이 VPGM(20V), 비선택 워드선이 VPASS(10V)가 된다. 비트선이 VSS로 되어 있는 경우, 셀의 채널이 VSS, 워드선이 VPGM이 된다. 이 때문에, 이 셀은 프로그램된다. 한편, 비트선이 VCC로 되어 있는 경우, 셀의 채널이 VSS가 아니라 VPGM이 상승됨으로써, 커플링에서 VPGM/2로 된다. 이 때문에, 이 셀은 프로그램되지 않는다.

이와 같이 하여, 데이터 "0"이 기입되는 메모리 셀은, 도 16, 도 17a에 도시한 바와 같이, 상태 "1"이 된다. 또한, 데이터 "1"이 기입되는 메모리 셀은 상태 "0" 그대로이다.

(제1 페이지 프로그램 검증)

다음으로, 프로그램 검증 리드가 실행된다(도 21, ST2).

도 24는 프로그램 검증 리드의 동작을 나타내고, 도 25는 프로그램 검증 리드 시에서의 각부의 시퀀스를 나타내고 있다.

제1 페이지 프로그램 검증 리드는, 도 16에 도시한 바와 같이, 선택되어 있는 워드선에 리드 시의 전위 b보다 조금 높은 전위 b'를 공급한다. 이후 "'"는 검증 전위를 나타내고, 리드 시의 워드선 전위보다 약간 높은 값으로 한다.

다음으로, 도 25에 도시한 바와 같이, 선택되어 있는 블록 내의 비선택 워드선 및 셀렉트선 SG1에 전압 Vrehd가 공급된다. 또한, 도 5에 도시한 데이터 기억 회로의 트랜지스터(61g)의 게이트에 공급되는 신호 BIAS가 하이 레벨(1.6V)로 되고 비트선이 프리차지된다.

이 후, 메모리 셀의 소스측의 셀렉트선 SG2를 하이 레벨(Vread)로 한다. 메모리 셀의 임계치 전압이 전위 b'보다 높을 때 메모리 셀은 오프되기 때문에, 비트선은 하이 레벨 그대로이다. 또한, 메모리 셀의 임계치 전압이 전위 b'에 도달해 있지 않은 경우, 메모리 셀은 온되기 때문에 비트선의 전위는 로우 레벨(VSS)로 된다.

여기서, 기입을 행하는 경우, 도 5에 도시한 제1 래치 회로 LAT(A)의 노드 NA에 로우 레벨(데이터 "0")이 래치된다. 또한, 기입을 행하지 않은 경우, 노드 NA에 하이 레벨(데이터 "1")이 래치된다. 이 때문에, 트랜지스터(61l)의 전류 통로에 공급되는 신호 VREG를 VCC로 하고, 게이트에 공급되는 신호 VRFY1을 하이 레벨로 하면, 기입을 행하지 않은 경우에만 비트선이 부유 상태로부터 하이 레벨로 고정된다. 이 동작 후, 비트선의 전위가 제1 래치 회로 LAT(A)에 판독된다. 제1 래치 회로 LAT(A)에 하이 레벨이 래치되는 것은 메모리 셀의 전위가 임계치 전압에 도달한 경우와, 기입을 행하지 않은 경우이다. 또한, 제1 래치 회로 LAT(A)에 로우 레벨이 래치되는 경우는 메모리 셀의 전위가 임계치 전압에 도달하지 않은 경우뿐이다.

따라서, 제1 래치 회로 LAT(A)가 로우 레벨인 경우, 다시 기입 동작을 행하여 모든 데이터 기억 회로의 데이터가 하이 레벨이 될 때까지 상기 프로그램 동작과 검증 리드 동작을 반복한다(도 21, ST1∼ST5).

(제2 페이지 프로그램)

제2 페이지 프로그램도 제1 페이지 프로그램과 마찬가지로, 외부로부터 제2페이지의 데이터가 입력된다. 이들 데이터는 각 데이터 기억 회로(31₀∼31_n/2)의 제1 래치 회로 LAT(A)에 기억된다.

제2 페이지 프로그램의 동작에서, 제1 페이지 프로그램의 동작과 크게 다른 것은 내부 데이터 로드이다(ST11). 제2 페이지 프로그램의 동작은 제1 페이지 프로그램의 동작 결과에 따라 다르다.

즉, 도 16, 도 17a에 도시한 바와 같이, 제1 페이지의 메모리 셀의 데이터가 상태 "0"으로 되어 있는(기입 동작을 행하지 않음) 경우에, 제2 페이지의 데이터가 "0"(기입을 행함)일 때, 메모리 셀의 데이터를 상태 "3"으로 설정한다. 제2 페이지의 데이터가 "1"(기입을 행하지 않음)일 때, 메모리 셀의 데이터를 상태 "0" 그대로로 한다. 메모리 셀의 데이터가 상태 "1"로 되어 있는(제1 페이지에 기입 동작을 행함) 경우에, 제2 페이지의 데이터가 "0"(기입을 행함)일 때, 메모리 셀의 데이터를 상태 "2"로 설정한다. 제2 페이지의 데이터가 "1"(기입을 행하지 않음)일 때, 메모리 셀의 데이터는 상태 "1" 그대로로 한다.

이와 같이, 제2 페이지 프로그램의 동작은 제1 페이지 프로그램의 동작 결과에 따라 다르다. 이 때문에, 제2 페이지의 데이터를 셀에 기입하기 전에 메모리 셀의 데이터가 상태 "0"인지 상태 "1"인지를 조사하여 기억해 둘 필요가 있다. 그래서, 메모리 셀의 데이터를 판독하고, 도 5에 도시한 데이터 기억 회로의 제2 래치 회로 LAT(B)에 로드하는 내부 데이터 로드가 행해진다(ST11). 이 내부 데이터 로드는 워드선에 도 16에 도시한 전위 a를 공급하고, 리드 동작을 행한다. 이 리드 결과를 데이터 기억 회로의 제2 래치 회로 LAT(B)에 기억한다.

도 26a는 내부 데이터 로드 시의 동작을 나타내고, 도 27은 내부 데이터 로드 시에서의 각부의 시퀀스를 나타내고 있다. 도 26a, 도 27을 참조하여 내부 데이터 로드의 동작에 대하여 설명한다.

내부 데이터 로드에서, 우선, 도 5에 도시한 데이터 기억 회로의 제1 래치 회로 LAT(A)의 데이터를 비선택측의 비트선에 기억시킨다. 다음으로, 워드선에 전위 a를 인가하여 리드 동작을 행한다. 이 결과를 제1 래치 회로 LAT(A)에 기억한다. 메모리 셀의 데이터가 "0"인 경우, 제1 래치 회로 LAT(A)에는 데이터 "0"이 래치되고, 메모리 셀의 데이터가 "1"인 경우, 제1 래치 회로 LAT(A)에는 데이터가 "1"이 기억된다.

다음으로, 제2 래치 회로 LAT(B)의 데이터를 "1"로 한 후, 신호 BLC2에 중간 전위 1V를 인가하고, 신호 VREG를 전압 VSS, 신호 VRFY1을 하이 레벨로 한다. 그렇게 하면, 제1 래치 회로 LAT(A)가 데이터 "1", 즉 메모리 셀의 데이터가 "1"인 경우, 제2 래치 회로 LAT(B)의 데이터는 "0"이 된다. 제1 래치 회로 LAT(A)의 데이터가 "0", 즉, 메모리 셀의 데이터가 상태 "1"인 경우, 제2 래치 회로 LAT(B)의 데이터는 "1" 그대로이다. 이 후, 비선택측의 비트선에 기억되어 있는 데이터를 제1 래치 회로 LAT(A)로 복귀시킨다.

다음으로, 제1 페이지 프로그램과 마찬가지로 각부에 소정의 전압을 인가한다. 이 상태에서, 제1 래치 회로 LAT(A)에 기억되어 있는 제2 페이지의 데이터에 따라 선택되어 있는 모든 셀에 대하여 기입을 행한다(도 22, ST12).

(제2 페이지 검증)

제2 페이지 검증은 제1 검증 리드(ST13)와 제2 검증 리드(ST14) 두개를 갖고 있다. 제1 검증 리드(ST13)는 메모리 셀의 데이터가 상태 "2"인지의 여부를 검증한다. 제2 검증 리드(ST14)는 메모리 셀의 데이터가 상태 "3"인지의 여부를 검증한다.

{제2 페이지 제1 검증 리드}

도 26b는 제2 페이지 제1 검증 리드의 동작을 나타내고, 도 28은 제2 페이지 제1 검증 리드 시에서의 각부의 시퀀스를 나타내고 있다.

이 검증은, 도 16에 도시한 바와 같이, 워드선에 전위 b'를 인가하여 리드 동작을 행한다. 이 결과, 메모리 셀의 임계치 전압이 b'에 도달해 있으면 비트선은 하이 레벨로 되고, 임계치 전압이 b'에 도달해 있지 않으면 로우 레벨로 된다. 그러나, 이 때, 메모리 셀의 데이터를 상태 "3"으로 하는 셀도 오프된다. 이 때문에, 검증 OK로 되게 된다. 그래서, 제1 페이지의 기입 동작 시에 기입되지 않고, 데이터가 상태 "0"인 메모리 셀에 접속된 비트선의 전위를 로우 레벨로 한다.

즉, 제1 페이지의 기입 동작 시에 기입되지 않고, 메모리 셀의 데이터가 상태 "0"인 경우, 상기 내부 데이터 로드에 의해 제2 래치 회로 LAT(B)의 노드 ND는 하이 레벨로 되어 있다. 이 상태에서, 도 5에 도시한 트랜지스터(61u)의 전류 통로에 공급되는 신호 VREG를, 도 28에 도시한 바와 같이, 접지 전압 VSS로 하고, 게이트에 공급되는 신호 VRFY2를 하이 레벨로 한다. 그렇게 하면, 제2 래치 회로 LAT(B)의 노드 ND가 하이 레벨로 되어 있는 경우, 트랜지스터(61t)가 온되어 비트선이 강제적으로 로우 레벨로 된다.

다음으로, 제1 페이지 검증 동작과 마찬가지로, 신호 VREG를 전원 전압 VCC로 하고, 트랜지스터(61l)의 게이트에 공급되는 신호 VRFY1을 하이 레벨로 한다. 그렇게 하면, 제1 래치 회로 LAT(A)의 노드 NC에 하이 레벨이 래치되어 있을(기입을 행하지 않은 경우) 때, 트랜지스터(61k)가 온된다. 이 때문에, 비트선이 하이 레벨이 된다. 이 동작 후, 비트선의 전위가 제1 래치 회로 LAT(A)에 판독된다.

상기 동작에 의해, 제1 래치 회로 LAT(A)에 하이 레벨이 래치되는 것은, 도 26b에 도시한 바와 같이, 메모리 셀의 데이터를 상태 "2"로 하기 위해 기입을 행하고 있는 셀이 임계치 전압에 도달한 경우와, 기입을 행하지 않은 경우이다. 또한, 제1 래치 회로 LAT(A)에 로우 레벨이 래치되는 경우는, 메모리 셀의 데이터를 상태 "2"로 하기 위해 기입을 행하고 있는 셀이 임계치 전압에 도달하지 않은 경우와, 기입을 행하고 있는 메모리 셀의 데이터가 상태 "3"인 경우이다.

{제2 페이지 제2 검증 리드}

도 26c는 상기 제2 페이지 제2 검증 리드 동작을 나타내고, 도 25는 그 때의 각부의 시퀀스를 나타내고 있다.

이 검증은 제1 페이지 검증 동작과 아주 동일하다. 왜냐하면, 도 16에 도시한 전위 c'보다 높은 셀은 데이터를 상태 "3"으로 하는 셀 이외에는 존재하지 않기 때문이다. 제1 페이지 검증은 메모리 셀의 데이터가 상태 "1"로 되었는지의 여부를 검증하기 위해 워드선에 전위 a'를 인가하였다. 그러나, 이 경우, 메모리 셀의 데이터가 상태 "3"으로 되었는지의 여부를 검증하기 위해, 워드선에 전위 c'를 인가한다.

이 결과, 제1 래치 회로 LAT(A)에 하이 레벨이 래치되는 것은, 도 26c에 도시한 바와 같이, 셀이 임계치 전압에 도달한 경우와, 기입을 행하지 않은(처음부터 제1 래치 회로 LAT(A)에 하이 레벨이 래치되어 있음) 경우이다. 또한, 제1 래치 회로 LAT(A)에 로우 레벨이 래치되는 것은 셀이 임계치 전압에 도달하지 않은 경우, 즉 메모리 셀의 데이터를 상태 "3"으로 하기 위해 기입하고 있지만, 아직 상태 "3"에 도달하지 않은 NG의 경우와, 메모리 셀의 데이터를 상태 "2"로 기입하고 있는 경우이다.

따라서, 제2 페이지 검증은 제1 검증 리드와 제2 검증 리드 2회를 행한다. 제1 검증 리드는 메모리 셀의 데이터가 상태 "2"로 기입되는 경우의 검증 리드이고, 제2 검증 리드는 상태 "3"으로 기입되는 경우의 검증 리드이다. 또한, 제1 래치 회로 LAT(A)가 로우 레벨인 경우에는 다시 기입 동작을 행한다. 이와 같이 하여, 모든 데이터 기억 회로의 데이터가 하이 레벨이 될 때까지 이 프로그램 동작과 검증 동작이 반복된다(도 22, ST12∼ST17).

그러나, 메모리 셀의 데이터가 상태 "3"인 경우, 임계치 전압이 높다. 이 때문에, 이 메모리 셀은 좀처럼 기입되지 않는다. 이 때문에, 반복하여 행하는 프로그램 검증 동작 중, 처음의 수회는 메모리 셀의 데이터가 상태 "3"으로 되었는지 여부의 검증 동작을 생략할 수 있다. 또한, 프로그램 검증 동작을 수회 반복하면, 임계치 전압이 상태 "3"보다 낮은 상태 "2"의 데이터가 기입되는 메모리 셀은 기입이 종료되어 있다. 이 때문에, 상태 "2"의 데이터가 기입되는 메모리 셀은 프로그램 검증 동작을 수회 반복한 후, 검증을 생략하는 것이 가능하다.

(리드 동작)

도 29는 리드 동작의 시퀀스를 나타내고 있다.

리드 동작은, 도 29에 도시한 바와 같이, 우선, 리드 커맨드 "00h"를 입력한 후, 어드레스를 입력함으로써 개시된다. 리드 동작에서, 어드레스로 지정된 페이지의 모든 셀의 데이터가 데이터 기억 회로(31₀∼31_n/2)에 각각 판독된다. 이 후, 신호 BUSY가 해제되어 대기 상태로 되면, 신호 RE의 토글에 따라 컬럼 어드레스로 지정된 순으로 데이터 기억 회로로부터 데이터가 출력된다.

도 30은 배속 리드 동작의 시퀀스를 나타내고 있다. 이 배속 리드는 한번의 리드 동작에서 4개의 메모리 셀 어레이 내의 페이지의 셀을 모두 각 데이터 기억 회로에 판독한다. 이 후, 신호 BUSY가 해제되어 대기 상태가 되면, 신호 RE의 토글에 따라 컬럼 어드레스로 지정된 순으로 데이터 기억 회로로부터 데이터가 출력된다. 하나의 메모리 셀 어레이의 최종 컬럼 어드레스가 되면, 짧은 신호 BUSY (1.5㎲)가 출력된다. 이 후, 신호 BUSY가 해제되어 대기 상태가 되면, 신호 RE의 토글에 따라 다음의 메모리 셀 어레이의 데이터가 출력된다. 이러한 동작이 반복되어 한번의 판독으로 4페이지분의 데이터가 순차적으로 출력된다. 단, 이 4페이지는 연속되어 있지 않은 4페이지이다. 이 때문에, 도 6c, 도 6d에 도시한 바와 같이 어드레스를 할당할 필요가 있다.

또한, 이 실시예의 메모리는 다치 메모리이고, 하나의 셀에 2비트의 데이터가 기억되어 있다. 이 2비트의 데이터는 어드레스 A9에 의해 지정된다. 즉, 상술한 바와 같이, 어드레스 A9가 하이 레벨인 경우, 제2 페이지가 지정되고, 어드레스 A9가 로우 레벨인 경우, 제1 페이지가 지정된다.

도 31은 리드 동작을 개략적으로 나타내는 순서도이다.

리드 동작은 리드 커맨드 "00h"를 입력한 후, 어드레스를 입력함으로써 개시된다(ST21). 어드레스 A9가 하이 레벨인 경우, 제2 페이지의 데이터가 리드된다(ST25). 이 제2 페이지 리드에서는, 도 16, 도 17a에 도시한 바와 같이, 메모리 셀의 데이터가 "2" 이하인지의 여부가 판별된다.

다음으로, 어드레스 A9가 로우 레벨인 경우, 제1 페이지의 데이터가 리드된다. 제1 페이지의 리드 동작은 두개의 리드 동작을 갖고 있다. 제1 리드 동작(제1 페이지 리드1)(ST22)은, 도 16, 도 17a에 도시한 바와 같이, 메모리 셀의 데이터가 "2" 이하인지, "3"인지를 판별한다. 제2 리드 동작(제1 페이지 리드2)(ST24)은, 도 16, 도 17a에 도시한 바와 같이, 메모리 셀의 데이터가 "1"인지, "2" 이상인지를 판별한다.

또한, 일부 양품의 불량 블록에 대응하는 블록 선택 회로의 퓨즈(109)는 절단되어 있다. 이 때문에, 2치 및 4치의 제2 페이지의 리드 동작에서 불량 블록을 액세스한 경우, 이 불량 블록은 선택되지 않으며, 전류가 흐르지 않는다. 이 때문에, 자동적으로 데이터 "0"이 출력된다. 그러나, 4치의 메모리에서 제1 페이지의 리드 동작의 경우, 제1, 제2 리드 동작(제1 페이지 리드1, 2)에 의해 데이터 "1"이 출력된다. 그러나, 도 12에 도시한 인버터 회로(114)로부터 출력되는 신호FUSECUT에 의해 퓨즈(109)가 절단되어 있는지의 여부를 알 수 있다. 이 때문에, 퓨즈가 절단되어 있는 경우, 제1 리드 동작(제1 페이지 리드 1)만을 행하고, 제2 리드 동작(제1 페이지 리드 2)을 행하지 않도록 하여 데이터 "0"을 출력하도록 한다(ST23).

다음으로, 도 32 내지 도 35를 참조하여, 리드 동작에 대하여 상세하게 설명한다.

(제2 페이지 리드)

제2 페이지 리드는, 도 16에 도시한 바와 같이, 선택되어 있는 워드선에 리드 시의 전위 c가 인가된다.

다음으로, 도 34에 도시한 바와 같이, 선택되어 있는 블록 내의 비선택 워드선 및 셀렉트선 SG1에 Vread(4.5V)를 인가한다. 또한, 도 5에 도시한 데이터 기억 회로의 트랜지스터(61g)의 게이트에 하이 레벨의 BIAS를 인가하고, 비트선을 프리차지한다. 이 후, 셀의 소스측의 셀렉트선 SG2를 하이 레벨로 한다. 셀의 임계치 전압이 전위 c보다 높을 때, 셀은 오프되기 때문에 비트선은 하이 레벨 그대로이다. 또한, 셀의 임계치 전압이 전위 c에 도달해 있지 않은 경우, 셀은 온되기 때문에 비트선은 접지 전위 VSS로 된다. 도 17a에 도시한 바와 같이, 메모리 셀의 데이터와 메모리 셀의 임계치 전압을 정의하고 있다. 이 때문에, 메모리 셀의 데이터가 상태 "0" 또는 상태 "1"이면 비트선의 전위는 로우 레벨로 되고, 상태 "2" 또는 상태 "3"이면 비트선의 전위는 하이 레벨로 된다.

다음으로, 이들 비트선의 전위가 제1 래치 회로 LAT(A)에 판독된다. 도 5에도시한 제1 래치 회로 LAT(A)의 노드 NA는, 도 32에 도시한 바와 같이, 메모리 셀의 데이터가 상태 "0" 또는 상태 "1"이면 로우 레벨이 되고, 상태 "2" 또는 상태 "3"이면 하이 레벨이 된다. 또한, 노드 NB는 노드 NA와 역의 레벨이 된다. 컬럼 선택선 CSL이 하이 레벨로 되면, 트랜지스터(61o, 61n)가 온으로 되고, 노드 NB, NA의 전위가 출력 버퍼(4)로 출력된다.

(제1 페이지 리드)

다음으로, 제1 페이지의 데이터가 리드된다. 제1 페이지 리드로 출력된 데이터가 "1"인 경우, 도 17a에 도시한 바와 같이, 메모리 셀의 데이터가 상태 "0" 또는 상태 "3"이다.

따라서, 최초로 메모리 셀의 데이터가 상태 "2" 이하인지, 상태 "3"인지를 판단한다. 다음으로 메모리 셀의 데이터가 상태 "0"인지, 상태 "1" 이상인지를 판단해야 한다.

{제1 리드 동작}

제1 리드 동작에서는 메모리 셀의 데이터가 상태 "2" 이하인지, 상태 "3"인지를 판단한다. 도 33a는 제1 페이지 제1 리드 동작을 나타내고, 도 23의 좌측 반은 그 때의 시퀀스를 나타내고 있다. 도 35에서의 시퀀스는 도 34와 마찬가지이다.

우선, 메모리 셀의 데이터가 상태 "2" 이하인지, 상태 "3"인지를 조사하기 위해 워드선에 전위 c를 인가하여 메모리 셀의 데이터를 리드한다. 이 결과, 제1 래치 회로 LAT(A)에 하이 레벨이 래치되는 것은, 도 33a에 도시한 바와 같이, 메모리 셀의 데이터가 상태 "3"인 경우뿐이다. 또한, 제1 래치 회로 LAT(A)에 로우 레벨이 래치되는 경우는 메모리 셀의 데이터가 상태 "0", 상태 "1", 상태 "2" 중 어느 하나인 경우이다.

{제2 리드 동작}

다음으로, 제2 리드 동작에서는 메모리 셀의 데이터가 상태 "0"인지, 상태 "l" 이상인지를 판단한다. 도 33b는 제1 페이지 제2 리드 동작을 나타내고, 도 35의 우측 반은 그 때의 시퀀스를 나타내고 있다.

메모리 셀의 데이터가 상태 "0"인지, 상태 "1" 이상인지를 조사하기 위해, 워드선에 전위 a를 인가하여 메모리 셀의 데이터를 리드한다. 이 결과, 제1 래치 회로 LAT(A)에 로우 레벨이 래치되는 것은 메모리 셀의 데이터가 상태 "0"인 경우뿐이다. 또한, 제1 래치 회로 LAT(A)에 하이 레벨이 래치되는 경우는, 메모리 셀의 데이터가 상태 "1", 상태 "2", 상태 "3" 중 어느 하나인 경우이다.

여기서, 도 5에 도시한 신호 VREG를 접지 전위 VSS로 하고, 트랜지스터(61l)의 게이트에 공급되는 신호 VRFY1을 하이 레벨로 한다. 제1 래치 회로 LAT(A)에 하이 레벨이 래치되어 있는 경우, 즉, 제1 페이지 제1 리드 동작에서 메모리 셀의 데이터가 상태 "3"일 때, 비트선이 강제적으로 로우 레벨로 된다. 이 결과, 메모리 셀의 데이터가 상태 "0" 또는 상태 "3"인 경우, 비트선의 전위는 로우 레벨이 된다. 또한, 메모리 셀의 데이터가 상태 "1" 또는 상태 "2"인 경우, 비트선의 전위가 하이 레벨로 된다.

다음으로, 이들의 비트선의 전위를 제1 래치 회로 LAT(A)에 판독하면, 도33b에 도시한 바와 같이, 메모리 셀의 데이터가 상태 "0", 상태 "3"이면, 제1 래치 회로 LAT(A)의 노드 NA는 로우 레벨로 된다. 또한, 상태 "1", 상태 "2"이면 노드 NA는 하이 레벨로 된다. 또한, 노드 NB는 노드 NA와 역의 레벨로 된다. 컬럼 선택선 CSL이 하이 레벨로 되면, 트랜지스터(61o, 61n)가 온으로 되고, 노드 NB, NA의 전위가 출력 버퍼(4)로 출력된다.

(오토 소거)

도 36은 소거 동작을 나타내고 있다. 소거 동작은 블록 단위로 소거한다. 이 때문에, 우선, 블록을 선택하는 블록 선택 커맨드 "60h"를 입력하고, 이 후, 블록 어드레스를 입력한다. 이 후, 오토 소거의 실행 커맨드 "D0h"를 입력하면, 오토 소거가 개시된다.

도 37은 배속 소거 동작을 나타내고 있다. 배속 소거 동작은 블록 선택 커맨드 "60h", 블록 어드레스를 어레이 어드레스(A15, A16)로 바꿔 3회 입력한다. 이 후, 블록 선택 커맨드 "60h", 어드레스, 오토 소거의 실행 커맨드 "D0h"를 입력함으로써, 배속 소거 동작이 개시된다.

블록 어드레스(A17∼A26)는 매회 임의의 어드레스가 입력되지만, 도 1에 도시한 로우 어드레스 레지스터(18)는 다음의 어드레스가 입력되면, 전의 어드레스가 없어진다. 이 때문에, 어드레스 입력마다 도 1에 도시한 어레이 블록 래치 회로(19)에서 블록 어드레스를 메모리 셀 어레이마다 래치한다.

도 38은 오토 소거의 순서도를 나타내고 있다. 우선, 선택되어 있는 블록의 소거 동작을 행한다(ST31). 이 후, 데이터 기억 회로에 접속되어 있는 2개의 비트선(BLi, BL+1) 중 1개의 비트선(BLi)에 대하여 소거 검증 리드 동작을 행하고, 충분히 소거되어 있지 않은 경우, 재차 소거가 행해진다(ST32∼ST35, ST31). 메모리 셀이 충분히 소거되어 있는 경우, 다른쪽 비트선(BLi)에 대하여 소거 검증 리드 동작이 행해진다(ST36). 이 결과, 충분히 소거되어 있지 않은 경우, 재차 소거가 행해진다(ST36∼ST39, ST31). 메모리 셀이 충분히 소거되어 있는 경우, 종료된다.

불량 블록을 블록 리던던시로 치환하기 전의 테스트 공정에서는 각 소거 검증 동작 ST33, ST36 후, 제1 래치 회로 LAT(A)에 래치된 로우 레벨 데이터의 수, 즉, 검증 페일의 수가 계수된다. 이 계수치가 규정치(본 예에서는, 컬럼 리던던시가 4개일 때는 4, 컬럼 리던던시가 8개일 때는 8) 이상의 경우, 재차 소거가 반복된다(ST34, ST38).

또한, 일부 양품의 불량 블록은 테스트 후에 퓨즈(109)가 절단되어 있다. 따라서, 이 불량 블록을 액세스한 경우, 이 불량 블록은 선택되지 않는다. 이 때문에, 제1 래치 회로 LAT(A)는 데이터가 로우 레벨로 되고, 소거 검증이 OK로 되지 않는다. 그러나, 도 12에 도시한 인버터 회로(114)로부터 출력되는 신호 FUSECUT에 의해 퓨즈(109)가 절단되어 있는지의 여부를 알 수 있다. 따라서, 신호 FUSECUT에 따라 퓨즈(109)가 절단되어 있는 경우에는 검증은 OK로 한다.

(소거)

도 39는 소거 동작의 시퀀스를 나타내고 있다. 소거 동작을 행하면, 메모리 셀의 데이터는 상태 "0"이 되고, 제1 페이지, 제2 페이지, 어느 것으로 리드를 행하여도 데이터 "1"이 출력된다.

(소거 검증)

도 40은 소거 검증 동작의 시퀀스를 나타내고 있다. 1회의 소거 검증 동작은 데이터 기억 회로에 접속되어 있는 2개의 비트선(BLi, BL+1) 중 1개의 비트선(BLi)에 대하여 소거 검증 리드 동작을 행한다. 이 때문에, 블록 내의 모든 워드선 WL을 선택 상태의 VSS로 한다. 셀의 소스선 SRC을 VDD, 셀렉트선 SG1을 Vread로 한 후, 셀의 소스측의 셀렉트선 SG2를 Vread로 한다. 셀의 드레인측, 즉 비트선에는 16개의 셀 중 가장 얕은 셀의 -Vth의 전위가 출력된다.

여기서, 제1 래치 회로 LAT(A)를 하이 레벨로 하고, 신호 BLC1을 1.6V로 하면, Vth가 -0.6V 이하(소거 충분)이면, 제1 래치 회로 LAT(A)는 하이 레벨 그대로이다. 그러나, Vth가 -0.6V 이상(소거 불충분)이면, 제1 래치 회로 LAT(A)는 데이터가 로우 레벨로 된다. 따라서, 모든 제1 래치 회로 LAT(A)의 데이터가 하이 레벨로 되면, 소거 검증 OK로 된다.

(스텝 업 시프트 테스트)

도 41은 도 1에 도시한 제어 전압 발생 회로(14) 내에 설치된 전압 설정 회로를 나타내고 있다. 제어 전압 발생 회로(14)는 상술한 바와 같이 승압 회로를 갖고 있다. 이 승압 회로는 프로그램 전압 Vpgm, 소거 전압 Vera 및 전압 Vpass 등을 발생한다. 프로그램 전압 Vpgm은, 상술한 바와 같이, 수 단계로 나눠 승압된다.

그런데, 메모리 셀의 특성은 프로세스의 변동 등에 의해 변화되고, 승압 회로가 발생하는 상기 각 전압도 프로세스의 변동 등에 의해 변화된다. 이 때문에,칩의 특성에 따라 프로그램 전압 Vpgm, 소거 전압 Vera 및 전압 Vpass를 설정할 필요가 있다. 따라서, 리던던시 영역으로의 치환 전의 테스트 시, 오토 프로그램 및 오토 소거를 행하고, 이 결과에 의해 프로그램 개시 전압의 설정 및 소거 개시 전압의 설정이 행해진다.

도 41에 도시한 전압 설정 회로는 칩의 특성에 따라 최적의 프로그램 전압 Vpgm, 전압 Vpass 및 소거 전압 Vera를 설정 가능하게 하고 있다.

즉, 이 전압 설정 회로는 초기 데이터 기억용 퓨즈(161), 카운터(162)에 의해 구성되어 있다. 상기 초기 데이터 기억용 퓨즈(161)는 전압 Vpgm, 전압 Vpass 및 전압 Vera를 제어하기 위한 초기 데이터가 퓨즈를 이용하여 설정되어 있다. 이들 퓨즈는 오토 프로그램 및 오토 소거의 결과에 의해 프로그램된다. 이들 오토 프로그램 및 오토 소거는 리던던시 영역으로의 치환 전의 테스트 시 행해진다. 퓨즈로 설정된 상기 초기 데이터는 전압 Vpgm, 전압 Vpass 및 전압 Vera를 발생할 때, 카운터(162)에 프리셋된다. 카운터(162)는, 예를 들면 프리셋 카운터에 의해 구성되어 있다. 이 카운터(162)에는 신호 CT1, CT2가 공급되어 있다. 이 카운터(162)의 출력 신호는, 예를 들면 승압 회로(163)의 리미터에 접속되고, 이 리미터의 리미트치를 변화시킨다.

상기 신호 CT1은, 예를 들면 1회의 프로그램 또는 소거 동작이 종료되고, 검증이 NG인 경우에 공급된다. 카운터(162)는 이 신호 CT1에 의해 증분된다. 이 때문에, 카운터(162)의 출력 신호에 따라 승압 회로(163)로부터 1스텝 높은 전압을 출력하도록 리미터를 제어한다.

또한, 상기 신호 CT2는 본 실시예에서의 특징을 나타내는 것이다. 즉, 테스트 모드 시, 초기 데이터 기억용 퓨즈(161)로부터 데이터가 판독된 프로그램 개시 전압 및 소거 개시 전압을 수 스텝분 증분시킨다.

종래, 트리밍 후의 가속 시험은 일률적으로 조금 높은 프로그램 개시 전압 및 소거 개시 전압을 가하고 있었다. 그러나, 신호 CT2를 이용함으로써, 가속 시험을 위해 ±수 스텝 변화시키는 기능을 갖게 할 수 있다. 따라서, 개개의 칩에 적합한 전압을 가할 수 있다.

또한, 전압 Vpass, Vpgm을 초기 데이터 기억용 퓨즈(161)에서 설정한 데이터보다 낮은 전압으로 하는 프로그램 비선택에서의 가속 시험 등에서는 카운터(162)를 마이너스 방향으로 증분시켜야만 한다. 그러나, 이 마이너스 방향으로 증분할 수 있는 카운터는 복잡하다. 이 때문에, 신호 CT2를 이용하여 카운터를 (1주)-(수 스텝)분 증분시킴으로써, 초기 데이터 기억용 퓨즈(161)에서 설정한 데이터보다 낮은 전압으로 설정한다. 이러한 구성으로 함으로써, 복잡한 카운터를 이용하지 않고 용이하게 필요한 값을 설정할 수 있다.

상기 제1 실시예에 따르면, 메모리 셀 어레이(1)는 복수의 블록 bkl0∼bkl23, 복수의 블록 리던던시 blkRD0∼blkRD9를 갖고 있다. 각 블록 bkl0∼bkl23 및 각 블록 리던던시 blkRD0∼blkRD9에는 블록 선택 회로(6a)가 설치되어 있다. 각 블록 선택 회로(6a)는 퓨즈(109)를 갖고, 이 퓨즈(109)를 절단함으로써, 임의의 블록 리던던시 blkRD0∼blkRD9를 시큐러티를 위한 정보를 기억하는 ROM 블록에 설정할 수 있다. 따라서, 확실하게 시큐러티 정보를 ROM 블록에 설정할 수 있다.

게다가, 제어부(15)에 설치된 ROM 블록의 기입 금지 회로(15a), 소거 금지 회로(15b)의 퓨즈(151c, 152c)를 필요에 따라 절단함으로써, ROM 블록을 적절하게 기입 금지, 소거 금지로 할 수 있다.

또한, 불량 블록에 대응하는 블록 선택 회로(6a)의 퓨즈(109)를 절단함으로써, 불량 블록을 확실하게 비선택으로 할 수 있다. 따라서, 프로그램(배속 오토 프로그램) 및 소거(배속 오토 소거) 시 검증이 최대의 횟수까지 반복되는 것을 방지할 수 있다.

또한, 상기 실시예는 ECC를 사용하는 경우와, 사용하지 않은 경우를 예를 들면 제어부(15)에 설치된 퓨즈에 의해 설정할 수 있다. 더구나, ECC를 사용하지 않은 경우, ECC용의 21비트를 리던던시에 사용할 수 있도록 할 수 있기 때문에, 불량의 구제 효율을 향상시킬 수 있다.

또한, 리던던시 치환 전의 테스트 공정에서 오토 프로그램 및 오토 소거를 행하면, 컬럼 불량이 있는 경우, 이 불량 컬럼 때문에 검증이 NG로 되게 된다. 그러나, 상기 실시예에 따르면, 컬럼 리던던시의 수가 규정치 이하인 경우 검증 결과를 무시하고 있다. 이 때문에, 리던던시 치환 전의 테스트 시, 오토 프로그램 및 오토 소거를 행할 수 있고, 이에 따라, 프로그램 개시 전압의 설정 및 소거 개시 전압의 설정을 행할 수 있다.

또한, 카운터(162)에 신호 CT2를 공급하고, 이 신호 CT2에 의해 초기 데이터 기억용 퓨즈(161)에서 고정한 프로그램 개시 전압 및 소거 개시 전압을 가속 시험을 위해 ±수 스텝시키는 기능을 갖게 하고 있다. 따라서, 종래와 같이, 트리밍 후의 가속 시험에서 일률적으로 조금 높은 프로그램 개시 전압 및 소거 개시 전압을 가하는 경우에 비해 개개의 칩에 적합한 전압을 가할 수 있는 이점을 갖고 있다.

(제2 실시예)

다음으로, 본 발명의 제2 실시예에 대하여 설명한다. 제1 실시예는 1페이지의 기입 동작 시, 1비트의 데이터를 기입하고 있다. 이에 대하여, 제2 실시예에서는, 1페이지의 기입 동작 시 1비트, 2페이지 동시 기입 동작 시는 2비트를 연속하여 기입할 수 있고, 연속 페이지를 동시에 기입하는 경우, 고속 기입을 가능하게 하고 있다.

제1 실시예에서의 제1 페이지, 제2 페이지를 따로따로 프로그램하는 경우, 제1 페이지의 프로그램은 하나의 임계치를 기입하고, 제2 페이지의 프로그램은 두개의 임계치를 기입하고 있었다. 이에 대하여, 제1 페이지, 제2 페이지 동시 프로그램은 3개의 임계치를 기입한다.

도 42는 제2 실시예에 적용되는 데이터 기억 회로의 구성을 나타내고 있다. 여기서는 설명을 간단하게 하기 위해, 데이터 기억 회로는 래치 회로를 3개 갖고 있다(또한, 래치 회로 두개로 한번에 3개의 임계치를 기입하는 것도 가능함).

도 42에서 도 5와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다. 도 42에 도시한 데이터 기억 회로는 제3 래치 회로 LAT(C)를 또한 갖고 있다. 제3 래치 회로 LAT(C)에서 상기 노드 NE에는 트랜지스터(62f)의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터(62f)의 게이트에는 신호 BLC3이 공급되어 있다. 이 트랜지스터(62f)의 전류 통로의 타단에는 P채널 MOS 트랜지스터(62j)를 통해 단자(62i)가 접속되어 있다. 이 단자(62i)에는 전압 VCC가 공급되어 있다. 상기 트랜지스터(62j)의 게이트에는 신호 PRSTB3이 공급되어 있다.

상기 트랜지스터(62f)의 전류 통로의 타단에는 제3 래치 회로 LAT(C)가 접속되어 있다. 이 제3 래치 회로 LAT(C)는 두개의 클럭드 인버터 회로(62k, 62l)에 의해 구성되어 있다. 클럭드 인버터 회로(62k)는 신호 SEN3, SEN3B에 의해 제어되고, 클럭드 인버터 회로(62l)는 신호 LAT3, LAT3B에 의해 제어된다. 이 제3 래치 회로 LAT(C)는 메모리 셀로부터 판독된 데이터를 래치한다.

또한, 상기 노드 NE에는 트랜지스터(62q, 62h)가 직렬 접속되어 있다. 트랜지스터(62q)의 게이트는 상기 제3 래치 회로 LAT(C)의 노드 NF에 접속되고, 트랜지스터(62h)의 게이트에는 신호 VRFY3이 공급되어 있다. 또한, 트랜지스터(62h)의 전류 통로에는 신호 VREG가 공급되어 있다. 이들 트랜지스터(62q, 62h)는 제3 래치 회로 LAT(C)에 래치된 데이터에 따라 비트선의 전위를 설정한다.

상기 구성에서 동작에 대하여 설명한다.

(제1 페이지, 제2 페이지 동시 프로그램)

도 43은 제1 페이지, 제2 페이지 동시 프로그램의 동작 시퀀스를 나타내고, 도 44, 도 45는 각부의 동작을 나타내고 있다. 도 46은 순서도를 나타내고 있다.

제1 페이지, 제2 페이지 동시 프로그램 시에도, 도 19와 마찬가지로, 우선, 데이터 입력 커맨드 "80h"에 계속해서 어드레스, 데이터를 입력한다. 외부로부터입력된 데이터가 기입을 행하지 않은 것을 나타내는 데이터 "1"인 경우, 도 42의 제1 래치 회로 LAT(A)의 노드 NC는 하이 레벨로 된다. 또한, 외부로부터 입력된 데이터가 기입을 행하는 것을 나타내는 데이터 "0"인 경우, 노드 NC는 로우 레벨로 된다.

다음으로, 도 44에 도시한 바와 같이, 제1 래치 회로 LAT(A)에 래치된 데이터를 제2 래치 회로 LAT(B)로 이동한다. 이 때문에, 상기 배속 프로그램과 마찬가지로 커맨드 "12h"를 입력한다. 이 커맨드도 1.5㎲로 짧다. 이 때, 제1 래치 회로 LAT(A)의 내용을 제2 래치 회로 LAT(B)로 전송한다. 이 후, 재차, 커맨드 "80h", 어드레스, 데이터를 입력한다. 여기서의 어드레스는 먼저 입력한 어드레스의 옆의 페이지 어드레스(A9만 다름)이다. 이 데이터는 제1 래치 회로 LAT(A)에 래치된다. 이 후, 오토 프로그램 실행 커맨드 "10h"를 입력하면, 오토 프로그램이 개시된다.

메모리 셀의 데이터가 상태 "1"이 되었는지의 여부를 검증할 때, 상태 "2"와 "3"을 기입하는 메모리 셀도 OK로 되게 된다. 이 때문에, 이들을 강제적으로 NG로 한다. 이 때문에, 상태 "2", "3"을 기입하는 메모리 셀에 대응하는 제2 래치 회로 LAT(B)를 데이터 "1"로 한다. 메모리 셀의 데이터가 상태 "2"로 되었는지의 여부를 검증할 때, 상태 "3"을 기입하는 메모리 셀도 OK로 된다. 이 때문에, 이들을 강제적으로 NG로 하도록, 상태 "3"을 기입하는 메모리 셀에 대하여 제3 래치 회로 LAT(C)를 데이터 "1"로 한다.

즉, 우선, 제1 래치 회로 LAT(A), 제2 래치 회로 LAT(B)에 래치되어 있는 데이터의 한쪽 또는 양방이 기입을 나타내는 데이터 "0"일 때, 제1 래치 회로 LAT (A)를 기입 상태로 한다.

이들 조작을 행하기 위해, 도 45a에 도시한 바와 같이, 제2 래치 회로 LAT(B)와, 제3 런치 회로 LAT(C)의 데이터를 교체한다. 이 결과, 상태 "3"으로의 기입은 제2 래치 회로 LAT(B)가 하이 레벨로 되고, 상태 "2", "3"으로의 기입은 제3 래치 회로 LAT(C)가 하이 레벨로 된다(ST41).

이 후, 프로그램 동작을 행한다. 이 프로그램 동작은 도 23에 도시한 시퀀스가 이용되고, 제1 페이지, 제2 페이지 따로따로 행하는 프로그램의 경우와 아주 동일하다(ST42).

도 45b, 도 45c, 도 45d는 검증 동작을 나타내고 있다.

도 45b에 도시한 메모리 셀의 데이터가 상태 "1"로 되었는지의 여부를 판별하는 검증에서, 상태 "2"와 상태 "3"을 기입하는 메모리 셀도 OK로 된다. 그러나, 상술한 조작에 의해 상태 "2"와 상태 "3"을 기입하는 경우, 제3 래치 회로 LAT(C)가 하이 레벨로 되어 있다. 이 때문에, 강제적으로 비트선을 로우 레벨로 하여 NG로 한다(ST43).

또한, 도 45c에 도시한 메모리 셀의 데이터가 상태 "2"로 되었는지의 여부를 판별하는 검증에서 상태 "3"을 기입하는 메모리 셀도 OK로 된다. 그러나, 상술한 조작에 의해 상태 "3"을 기입하는 경우, 제2 래치 회로 LAT(B)가 하이 레벨로 되어 있다. 이 때문에, 강제적으로 비트선을 로우 레벨로 하여 NG로 한다(ST44).

또한, 도 45d에 도시한 메모리 셀의 데이터가 상태 "3"으로 되었는지의 여부를 판별하는 검증에서, OK로 되는 것은 상태 "3"을 기입하는 경우뿐이다(ST45).

따라서, 제1 래치 회로 LAT(A)가 로우 레벨인 경우, 다시 기입 동작을 행하지 않고, 모든 데이터 기억 회로의 제1 래치 회로 LAT(A)의 데이터가 하이 레벨로 될 때까지 이 프로그램 동작과 검증 동작을 반복한다(ST48).

또한, 불량 블록을 블록 리던던시로 치환하기 전의 테스트 공정에서는 제1 래치 회로 LAT(A)에 래치된 로우 레벨 데이터의 수, 즉, 검증 페일의 수를 계수한다. 이 계수치가 규정치(본 예에서는, 컬럼 리던던시가 4개일 때는 4, 컬럼 리던던시가 8개일 때는 8) 이상의 경우, 재차 프로그램 검증을 반복하고, 규정치 이하의 경우 프로그램 동작을 종료한다(ST46, ST47).

(제1 페이지, 제2 페이지 배속 동시 프로그램)

도 47은 제1 페이지, 제2 페이지 동시 프로그램에서, 또한 배속 프로그램의 동작을 나타내고 있다. 이 경우도 상기와 마찬가지로, 우선, 커맨드 "80h", 어드레스, 데이터를 입력한다. 이 데이터는 제1 래치 회로 LAT(A)에 래치된다. 계속해서, 커맨드 "12h"를 입력하고, 신호 BUSY를 출력한다. 이 후, 제1 래치 회로 LAT(A)의 데이터를 제2 래치 회로 LAT(B)로 전송한다. 또한, 커맨드 "80h", 어드레스(먼저 입력한 어드레스의 옆의 페이지 어드레스), 데이터, 커맨드 "11h"를 입력하여 신호 BUSY를 출력한다. 이 동작을 어레이 어드레스(A15, A16)를 변화시켜 4회 행한다. 단, 최후는 커맨드 "11h" 대신 오토 프로그램 실행의 커맨드 "10h"를 입력하여 실제의 프로그램을 개시시킨다.

상기 제2 실시예에 따르면, 제1, 제2 페이지를 동시에 프로그램하고 있다.이 때문에, 프로그램 시간을 단축할 수 있다.

또한, 배속 프로그램을 행함으로써, 한층 프로그램 시간을 단축할 수 있다.

또, 제1, 제2 실시예에서 블록 선택 회로(6a)는 퓨즈(109)를 갖고, 기입 금지 회로(15a) 및 소거 금지 회로(15b)는 퓨즈(151c, 152c)를 갖고 있지만, 퓨즈에 한정되는 것이 아니라, 예를 들면 EEPOM 셀 등의 불휘발성 메모리를 사용하는 것도 가능하다. 그 밖의 퓨즈에 관해도 마찬가지다.

이제까지 본 발명의 실시예를 통하여 설명하였지만, 본 기술 분야에 숙련된 자에 있어서는 추가의 이점 및 변경이 가능할 것이다. 본 명세서에 개시된 상세 및 실시예들은 첨부한 특허 청구의 범위에 정의된 일군의 발명 개념 및 그의 등가물의 정신 또는 범위를 벗어남이 없이 여러 가지로 변경될 수 있다.

본 발명에 따르면, 시큐러티를 위한 정보를 확실하게 기억할 수 있으며, 또한 메모리의 일부에 불량 블록이 있는 경우에는 확실하게 인식하는 것이 가능한 반도체 기억 장치를 제공할 수 있는 효과가 있다.

Claims

반도체 기억 장치에 있어서,

제1, 제2 기억 영역을 포함하는 메모리 셀 어레이-상기 제1 기억 영역(blk)은 어드레스 신호에 의해 선택되는 복수의 기억 소자를 포함하고, 상기 제2 기억 영역(blkRD)은 제어 신호에 의해 선택되는 복수의 기억 소자를 포함함-; 및

기억 회로를 포함하는 제어 회로(15)를 포함하며,

상기 제어 회로는 상기 기억 회로를 절단한 경우, 상기 제2 기억 영역에 대한 기입 및 소거 중 적어도 하나를 금지하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 기억 영역 내의 불량 기억 소자를 치환하는 제3 기억 영역을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 제어 회로는 상기 제3 기억 영역을 상기 제2 기억 영역으로서 제어하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서,

상기 제2 기억 영역은 시큐러티 정보를 기억하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제2 기억 영역을 선택하는 선택 회로(20)를 더 포함하며, 상기 선택 회로는 일괄 프로그램 또는 일괄 소거 시에 상기 제2 기억 영역을 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

제1, 제2 기억 영역을 포함하는 메모리 셀 어레이-상기 제1 기억 영역은 어드레스 신호에 의해 선택되는 복수의 기억 소자를 포함하고, 상기 제2 기억 영역은 제어 신호에 의해 선택되는 복수의 기억 소자를 포함함-;

상기 제1, 제2 기억 영역에 각각 대응하여 설치된 선택 회로(6, 6a)-상기 각 선택 회로는 기억 회로(109)를 포함하고, 어드레스 신호에 따라 상기 제1 또는 제2 기억 영역을 선택함-; 및

상기 기억 회로에 병렬 접속된 스위치 소자(108)를 포함하며,

상기 스위치 소자는 상기 기억 회로가 절단되어 있는 상태에서 제어 신호에 따라 도통되고, 상기 선택 회로를 선택 가능하게 설정하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 제1 기억 영역 내의 불량 기억 소자를 치환하는 제3 기억 영역을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 제어 회로는 상기 제3 기억 영역을 상기 제2 기억 영역으로서 제어하는 것을 특징으로 반도체 기억 장치.
제8항에 있어서,

상기 제2 기억 영역은 시큐러티 정보를 기억하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 제2 기억 영역을 선택하는 선택 회로(20)를 더 포함하며, 상기 선택 회로는 일괄 프로그램 또는 일괄 소거 시에 상기 제2 기억 영역을 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 기억 회로(109)의 상태를 검출하는 검출 회로(6b)를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

복수의 기억 소자를 포함하는 복수의 블록;

상기 각 블록에 대응하여 설치된 기억 회로(109)-상기 기억 회로는 제1 논리 레벨 또는 제2 논리 레벨의 데이터를 기억함;

상기 기억 회로의 기억 상태를 검출하는 검출 회로(6b); 및

상기 각 블록의 기억 소자로부터 데이터를 판독하는 판독 회로를 포함하며,

상기 판독 회로는 상기 검출 회로에 의해 상기 기억 회로가 상기 제1 논리 레벨을 기억하고 있는 것이 검출된 경우, 상기 블록 내의 기억 소자의 데이터를 출력하고, 상기 기억 회로가 상기 제2 논리 레벨을 기억하고 있는 것이 검출된 경우, 상기 블록 내의 기억 소자의 데이터에 상관없이 일정한 값을 출력하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 기억 회로는 대응하는 상기 블록이 불량을 갖는 경우, 상기 제2 논리 레벨의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 기억 회로는 퓨즈 소자 및 EEPROM 셀 중 한쪽인 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

복수의 기억 소자를 포함하는 제1 기억 영역(512컬럼)-상기 제1 기억 영역은 외부로부터 입력되는 데이터를 기억함-;

에러 정정 코드를 발생하는 에러 정정 코드 발생 회로(8); 및

상기 외부로부터 입력되는 데이터에 대응하여, 상기 에러 정정 코드 발생 회로에 의해 발생된 에러 정정 코드를 기억하는 제2 기억 영역(ECC 코드 영역)을 포함하며,

상기 제2 기억 영역은 상기 에러 정정 코드 발생 회로가 비활성으로 된 경우, 상기 제1 기억 영역 내의 불량 기억 소자를 치환하기 위해 사용되는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 에러 정정 코드 발생 회로를 활성화와 비활성화 중 한쪽으로 설정하는 제어부(15)를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서,

기입 데이터 및 상기 에러 정정 코드 발생 회로(8)로부터 공급되는 에러 정정 코드를 받는 데이터 기억부(2)를 더 포함하며, 상기 데이터 기억부는 상기 제1, 제2 기억 영역의 컬럼선에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서,

컬럼 어드레스 신호를 받는 컬럼 어드레스 레지스터(17); 및

상기 컬럼 어드레스 레지스터 및 상기 데이터 기억부에 접속되고, 상기 컬럼 어드레스 레지스터로부터 공급되는 상기 컬럼 어드레스 신호를 디코드하는 컬럼 디코더(3, 10)를 더 포함하며,

상기 컬럼 디코더는 상기 에러 정정 코드 발생 회로가 활성화되었을 때, 상기 에러 정정 코드 발생 회로가 비활성으로 된 때보다 많은 컬럼선을 선택하는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서,

상기 컬럼 디코더(3, 10)는 컬럼 프리디코더를 포함하고, 상기 컬럼 프리디코더는 상기 에러 정정 코드 발생 회로가 활성화되었을 때, 어드레스 신호를 프리디코드하고, 상기 에러 정정 코드 발생 회로가 비활성으로 되었을 때, 프리디코드를 정지하고, 컬럼 리던던시를 선택하는 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

메모리 셀;

상기 메모리 셀의 동작을 제어하기 위한 전압을 발생하는 전압 발생회로(163);

상기 전압 발생 회로에 의해 발생되는 전압의 초기치를 기억하는 기억 회로(161); 및

상기 기억 회로 및 상기 전압 발생 회로에 접속되며, 상기 기억 회로로부터 공급되는 초기치에 따라 상기 전압 발생 회로에 의해 발생되는 전압을 단계적으로 제어하는 카운터(162)

를 포함하며,

테스트 모드 시 상기 카운터에 공급되는 제1 신호(CT2)가 상기 카운터의 값을 수 스텝씩 변화시키는 것을 특징으로 하는 반도체 기억 장치.
제20항에 있어서,

상기 기억 회로(161)는 적어도 데이터의 프로그램 전압 및 소거 전압의 초기치를 기억하는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서,

상기 제1 신호는 상기 카운터에 공급된 프로그램 전압 및 소거 전압의 초기치 중 한쪽을 수 스텝씩 증분시키는 것을 특징으로 하는 반도체 기억 장치.
제20항에 있어서,

제2 신호는 1회의 프로그램 또는 소거 동작이 종료되고, 검증이 NG인 경우상기 카운터에 공급되는 것을 특징으로 하는 반도체 기억 장치.