JPH07235198A

JPH07235198A - 半導体記憶装置

Info

Publication number: JPH07235198A
Application number: JP2148094A
Authority: JP
Inventors: Seiji Hirayama; 誠二平山; 豊 ▲福▼谷; Yutaka Fukutani; Waichiro Fujieda; 和一郎藤枝; Masakazu Kimura; 雅一木村; Hiroyuki Fujimoto; 博之藤本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-18
Filing date: 1994-02-18
Publication date: 1995-09-05

Abstract

(57)【要約】（修正有）【目的】冗長回路及び配線の占有面積を減少可能と
し、集積度を向上させることのできる半導体記憶装置を
提供する。【構成】アクティブ状態であるとメモリセル部から読
み出された出力データを増幅し、アクティブ状態でない
と一定の第１の論理レベルの出力データを出力するセン
スアンプ手段１と、入力アドレスと記憶されている不良
アドレスとが一致すると一致検出信号を出力する一致検
出手段４と、一致検出信号に応答して記憶されている不
良出力を示すデータを出力する不良出力選択手段５と、
出力データと不良出力選択データとが供給されるデータ
切替手段２と、不良出力が読み出されるモードを示すモ
ード信号ＳＲに基づいてセンスアンプ手段１をアクティ
ブ状態にする第１の信号ＳＥをセンスアンプ手段へ供給
すると共に、モード信号ＳＲ及び出力データとパリティ
に基づいてパリティチェック結果を示す第２の信号をデ
ータ切替手段へ供給する論理回路手段３とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に欠陥救済用の冗長回路を有するマスクＲＯＭ（Ｒｅ
ａｄＯｎｌｙＭｅｍｏｒｙ）等の半導体記憶装置に
関する。

【０００２】近年、半導体記憶装置の更なる大容量化及
び高速化が要求されている。半導体記憶装置の大容量化
を実現するには、半導体チップの面積の増大は避けられ
ないが、半導体チップの面積が増大すると歩留りの低下
が生じてしまう。そこで、欠陥救済用の冗長回路を半導
体記憶回路内に設け、歩留りの低下を防止する必要があ
る。

【０００３】

【従来の技術】図６は、従来の半導体記憶装置の一例の
要部を示す。同図に示すマスクＲＯＭは、アドレスが入
力されるアドレスバッファ１０１と、メモリセル部１０
２と、コラムデコーダ１０３と、ロウデコーダ１０４
と、センスアンプ部１０５と、排他的論理和（ＥＯＲ：
ＥｘｃｌｕｓｉｖｅーＯｒ）回路１０６と、データ切替
回路１０７と、一致検出部１０８と、不良出力選択部１
０９と、切替回路１１０と、出力バッファ１１１と、イ
ンバータ回路１１２とからなる。

【０００４】コラムデコーダ１０３及びロウデコーダ１
０４は、入力アドレスから各々コラムアドレス及びロウ
アドレスをデコードする。コラムデコーダ１０３は、コ
ラムアドレスをデコードして、メモリ部１０２のコラム
（列）の選択を行う。ロウデコーダ１０４は、ロウアド
レスをデコードして、ロウ（行）の選択、即ち、ワード
線の選択を行う。

【０００５】メモリセル部１０２は、データを記憶する
メモリセルと、パリティビットを記憶するメモリセルと
からなる。メモリセル部１０２からは、ロウアドレスを
ロウデコーダ１０４でデコードすることにより指定され
たロウのデータ及びパリティが出力される。コラムデコ
ーダ１０３は、メモリセル部１０２から出力されたデー
タ及びパリティから、コラムアドレスをデコードするこ
とにより指定された１アドレス分のデータビットＤ０〜
Ｄ１５及びパリティビットＰを選択出力する。パリティ
ビットＰはセンスアンプ部１０５のセンスアンプを介し
てＥＯＲ回路１０６へ供給され、データビットＤ０〜Ｄ
１５はセンスアンプ部１０５のセンスアンプを介してＥ
ＯＲ回路１０６及びデータ切替回路１０７へ供給され
る。

【０００６】入力アドレスのうち、ロウアドレスの一部
は一致検出部１０８にも供給されている。この一致検出
部１０８は、ロウアドレスの一部と予め記憶されている
不良アドレス（冗長アドレス）とが一致した場合に、ハ
イレベルの一致検出信号ＨＩＴを不良出力選択部１０９
へ供給する一致検出回路（図示せず）を有する。尚、不
良アドレスは、マスクＲＯＭの製造後のテスト結果に応
じて、一致検出部１０８内の記憶手段（図示せず）に予
め記憶されており、一致検出回路及び切替回路１１０へ
供給されている。

【０００７】不良出力選択部１０９は、マスクＲＯＭの
製造後のテスト結果に応じて、メモリセル部１０２の不
良出力の番号を予め記憶している記憶手段（図示せず）
と、この記憶手段の出力信号に基づいて一致検出部１０
８からの検出信号ＨＩＴに応じて不良出力、即ち、不良
ビットを示す不良出力選択データをデータ切替回路１０
７へ出力する。この不良出力選択部１０９からの不良出
力番号データは、データ切替回路１０７へ供給されてい
る。

【０００８】データ切替回路１０７は、ＥＯＲ回路１０
６から出力されるパリティチェック結果に応じて、不良
出力選択部１０９からの不良出力選択データにより示さ
れる不良ビットのデータを訂正して出力する。

【０００９】切替回路１１０は、信号ＳＲがローレベル
の場合、データ切替回路１０７より供給された信号をそ
のまま、出力バッファ１１１へ供給する。信号ＳＲがハ
イレベルの場合は、データ切替回路１０７から供給され
るデータに関わらず、一致検出部１０８から供給される
不良アドレスデータ及び不良出力選択部１０９より供給
される不良出力番号データを、出力バッファ１１１へ出
力する。

【００１０】信号ＳＲは、シグネチャリードモードを示
す信号である。このシグネチャリードモードとは、記憶
してある不良アドレス、不良出力番号が読み出されるモ
ードである。

【００１１】又、センスアンプ部１０３の各センスアン
プは、マスクＲＯＭに入力されるチップイネーブル信号
ＣＥバーをインバータ回路１１２で反転して得たセンス
アンプイネーブル信号ＳＥがハイレベルの場合にのみ動
作する（アクティブとなる）構成となっている。チップ
イネーブル信号ＣＥバーは、マスクＲＯＭを動作可能状
態とする信号である。センスアンプイネーブル信号ＳＥ
がローレベルであると、各センスアンプはスタンドバイ
モードに入り、各センスアンプの出力はハイレベルに固
定される。

【００１２】出力バッファ１１１は、データ切替回路１
０７及び切替回路１１０からのデータビットＤ０〜Ｄ１
５をバッファリングしてから出力する。

【００１３】

【発明が解決しようとする課題】しかし、上記従来例で
は、一致検出部１０８及び不良出力選択部１０９からの
不良アドレス及び不良出力番号データを切替回路１１０
に供給する必要性から、不良アドレス及び不良出力番号
データ専用の配線を設ける必要があるという問題点もあ
った。従って、冗長回路及び配線の占有面積を減少させ
ることは難しく、マスクＲＯＭの集積度の更なる向上が
できないという問題点があった。

【００１４】本発明は、冗長回路及び配線の占有面積を
減少可能とし、集積度を向上させることのできる半導体
記憶装置を実現しようとする。

【００１５】

【課題を解決するための手段】図１は、本発明の原理説
明図である。同図に示す半導体記憶装置は、センスアン
プ手段１と、データ切替手段２と、論理回路手段３と、
一致検出手段４と、不良出力選択手段５とからなる。

【００１６】センスアンプ手段１は、アクティブ状態で
あるとメモリセル部（図示せず）から読み出された出力
データを増幅してデータ切替手段２へ供給し、アクティ
ブ状態でないと一定の第１の論理レベルの出力データを
データ切替手段２へ供給する。

【００１７】又、一致検出手段４は、入力アドレスと予
め記憶されている不良アドレスとが一致すると一致検出
信号を不良出力選択手段５へ供給する。不良出力選択手
段５は、一致検出信号に応答して予め記憶されている不
良出力を示す不良出力選択データをデータ切替手段２へ
供給する。

【００１８】論理回路手段３は、シグネチャリードモー
ドを示すモード信号ＳＲに基づいてセンスアンプ手段１
をアクティブ状態にする第１の信号ＳＥをセンスアンプ
手段１へ供給する。このシグネチャリードモードとは、
一致検出手段４に記憶されている不良アドレスデータ及
び不良出力検出手段５に記憶されている不良出力番号デ
ータが読み出されるモードである。更に、論理回路手段
３は、上記モード信号ＳＲ及びメモリセル部から読み出
された出力データとパリティに基づいてパリティチェッ
ク結果を示す第２の信号をデータ切替手段２へ供給す
る。

【００１９】論理回路手段３は、半導体記憶装置を動作
可能状態にするチップエネーブル信号ＣＥバーとモード
信号ＳＲとに基づいて前記第１の信号ＳＥを生成するノ
ア回路２５を有する構成としても良い。

【００２０】第１及び第２の電源電圧Ｖｃｃ，Ｖｓｓに
接続されており、第１及び第２の電源電圧のうち高い方
の電源電圧Ｖｃｃより高い電圧のチップエネーブル信号
ＣＥバーに基づいて前記モード信号ＳＲを生成する回路
Ｑ１〜Ｑ６，Ｒ，５１，５２を更に備えた構成としても
良い。

【００２１】論理回路手段３は、前記メモリ部から読み
出された出力データとパリティに基づいてパリティチェ
ック結果を出力する排他的論理和回路１６と、前記モー
ド信号ＳＲの反転信号と前記パリティチェック結果に基
づいて前記第２の信号を生成するアンド回路２７とを有
する構成としても良い。

【００２２】又、一致検出手段４は前記不良アドレスを
予め記憶する第１の記憶手段１８１，１８２を有し、不
良出力選択手段５は前記不良出力を予め記憶する第２の
記憶手段１９１，１９２を有し、第１及び第２の記憶手
段１８１，１８２，１９１，１９２が夫々試験専用に用
いられる書き換え可能な記憶回路１８２，１９２を備え
た構成としても良い。

【００２３】

【作用】論理回路手段３は、モード信号ＳＲが入力され
ると第１の論理レベルとは反対の第２の論理レベルの第
２の信号をデータ切替手段２へ供給する。

【００２４】又、データ切替手段２は、不良出力選択手
段５からの不良出力選択データにより示される不良ビッ
トについては、センスアンプ手段１からの出力データに
替えて論理回路手段３からの第２の信号を出力する。

【００２５】その結果、入力されたアドレスが、冗長ア
ドレスと一致した時のみ不良出力として記憶されている
不良出力のみに、他の出力と異る論理レベルが出力され
る。

【００２６】これにより、入力アドレスとデータ切替手
段２の出力データとから、不良アドレス及び不良出力の
内容を知ることができる。

【００２７】尚、論理回路手段３が、半導体記憶装置を
動作可能状態にするチップエネーブル信号ＣＥバーとモ
ード信号ＳＲとに基づいて前記第１の信号ＳＥを生成す
るノア回路２５を有する構成である場合は、センスアン
プ手段１の制御を簡単な回路で行うことができる。

【００２８】第１及び第２の電源電圧Ｖｃｃ，Ｖｓｓに
接続されており、第１及び第２の電源電圧のうち高い方
の電源電圧Ｖｃｃより高い電圧のチップエネーブル信号
ＣＥバーに基づいて前記モード信号ＳＲを生成する回路
Ｑ１〜Ｑ６，Ｒ，５１，５２を更に備えた構成とすれ
ば、半導体記憶装置の端子（ピン）の数を増加させるこ
となくシグネチャリードモードを外部より指定すること
ができる。

【００２９】論理回路手段３を、前記メモリ部から読み
出された出力データとパリティに基づいてパリティチェ
ック結果を出力する排他的論理和回路１６と、前記モー
ド信号ＳＲの反転信号と前記パリティチェック結果に基
づいて前記第２の信号を生成するアンド回路２７とを有
する構成とすれば、半導体記憶装置の構成が簡単とな
る。

【００３０】又、一致検出手段４を前記不良アドレスを
予め記憶する第１の記憶手段１８１，１８２を有し、不
良出力選択手段５は前記不良出力を予め記憶する第２の
記憶手段１９１，１９２を有し、第１及び第２の記憶手
段１８１，１８２，１９１，１９２が夫々試験専用に用
いられる書き換え可能な記憶回路１８２，１９２を備え
た構成とすれば、選択的に書き換え可能な記憶回路１８
２，１９２を使用することもできる。

【００３１】従って、本発明では、従来例で必要とされ
た切替回路とこの切替回路への配線を設ける必要がない
ので、冗長回路及び配線の占有面積を減少することがで
き、集積度を向上できる半導体記憶装置を実現し得る。

【００３２】

【実施例】図２は、本発明になる半導体記憶装置の一実
施例の要部を示す。同図に示すマスクＲＯＭ１０は、ア
ドレスが入力されるアドレスバッファ１１と、メモリセ
ル部１２と、コラムデコーダ１３と、ロウデコーダ１４
と、センスアンプ部１５と、排他的論理和（ＥＯＲ）回
路１６と、データ切替回路１７と、一致検出部１８と、
不良出力選択部１９と、出力バッファ２１と、ノア（Ｎ
ＯＲ）回路２５と、インバータ回路２６，２８と、アン
ド（ＡＮＤ）回路２７とからなる。一致検出部１８は、
ヒューズからなる不良アドレス記憶回路１８１と、ＳＲ
ＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭ
ｅｍｏｒｙ）からなる不良アドレス記憶回路１８２と、
一致検出回路１８３とからなる。又、不良出力選択部１
９は、ヒューズからなる不良出力記憶回路１９１と、Ｓ
ＲＡＭからなる不良出力記憶回路１９２と、不良出力選
択回路１９３とからなる。

【００３３】ＥＯＲ回路１６と、ノア回路２５と、イン
バータ回路２６と、アンド回路２７とは、図１に示す論
理回路手段３に対応している。

【００３４】コラムデコーダ１３及びロウデコーダ１４
は、例えば入力アドレスＡ０〜Ａ１９から各々コラムア
ドレスＡ０〜Ａ７及びロウアドレスＡ８〜Ａ１９をデコ
ードする。コラムデコーダ１３は、コラムアドレスＡ０
〜Ａ７をデコードして、メモリ部１２のコラム（列）の
選択を行う。ロウデコーダ１４は、ロウアドレスＡ８〜
Ａ１９をデコードして、ロウ（行）の選択、即ち、ワー
ド線の選択を行う。

【００３５】メモリセル部１２は、データを記憶するメ
モリセルと、パリティビットを記憶するメモリセルとか
らなる。メモリセル部１２からは、ロウアドレスＡ８〜
Ａ１９をロウデコーダ１４でデコードすることにより指
定されたロウのデータ及びパリティが出力される。コラ
ムデコーダ１３は、メモリセル部１２から出力されたデ
ータ及びパリティから、コラムアドレスをデコードする
ことにより指定された１アドレス分のデータビットＤ０
〜Ｄ１５及びパリティビットＰを選択出力する。パリテ
ィビットＰはセンスアンプ部１５のセンスアンプを介し
てＥＯＲ回路１６へ供給され、データビットＤ０〜Ｄ１
５はセンスアンプ部１５のセンスアンプを介してＥＯＲ
回路１６及びデータ切替回路１７へ供給される。

【００３６】入力アドレスＡ０〜Ａ１９のうち、ロウア
ドレスの一部であるＡ１６〜Ａ１９は一致検出部１８の
一致検出回路１８３にも供給されている。この一致検出
回路１８３は、ロウアドレスＡ１６〜Ａ１９と不良アド
レス記憶回路１８１又は１８２に予め記憶されている不
良アドレス（冗長アドレス）とが一致した場合に、ハイ
レベルの一致検出信号ＨＩＴを不良出力選択部１９の不
良出力選択回路１９１へ供給する。尚、不良アドレス
は、マスクＲＯＭ１０の製造後のテスト結果に応じて、
不良アドレス記憶回路１８１又は１８２に予め記憶され
ており、一致検出回路１８３へ供給されている。

【００３７】不良出力選択部１９内の不良出力記憶回路
１９１，１９２は、マスクＲＯＭ１０の製造後のテスト
結果に応じて、メモリセル部１２の不良出力の番号を予
め記憶している。不良出力選択回路１９３は、不良出力
記憶回路１９１又は１９２の出力信号に基づいて一致検
出回路１８３からの検出信号ＨＩＴに応じて不良出力、
即ち、不良ビットを示す不良出力選択データを出力す
る。この不良出力選択回路１９３からの不良出力選択デ
ータは、データ切替回路１７へ供給される。

【００３８】尚、セレクト信号ＳＥＬは直接記憶回路１
８１及び１９１へ供給されると共に、記憶回路１８２及
び１９２へはインバータ回路２８を介して供給される。
これにより、セレクト信号ＳＥＬのレベルに応じて、記
憶回路１８１及び１９１、又は、記憶回路１８２及び１
９２の出力が夫々一致検出回路１８３及び不良出力選択
回路１９３へ供給される。

【００３９】センスアンプ部１３の各センスアンプは、
マスクＲＯＭ１０に入力されるチップイネーブル信号Ｃ
Ｅバーとシグネチャリード信号ＳＲとのノアをノア回路
２５で求めて得たセンスアンプイネーブル信号ＳＥがハ
イレベルの場合にのみ動作する（アクティブとなる）構
成となっている。チップイネーブル信号ＣＥバーは、マ
スクＲＯＭ１０を動作可能状態とする信号である。セン
スアンプイネーブル信号ＳＥがローレベルであると、各
センスアンプはスタンドバイモードに入り、各センスア
ンプの出力はハイレベルに固定される。

【００４０】データ切替回路１７は、ＥＯＲ回路１６か
ら出力されるパリティチェック結果をアンド回路２７を
介して供給されると共に、不良出力選択回路１９３から
の不良出力選択データをも供給される。これにより、デ
ータ切替回路１７は、ハイレベルの一致検出信号ＨＩＴ
が一致検出回路１８３より不良出力選択回路１９３へ供
給されると、不良出力選択回路１９３からの不良出力選
択データの内容に応じて、センスアンプ部１５からの出
力データビットＤ０〜Ｄ１５のうち不良ビットをアンド
回路２７の出力信号を基に訂正して出力する。

【００４１】尚、アンド回路２７へは、シグネチャリー
ド信号ＳＲがインバータ回路２６を介して供給されてい
る。従って、シグネチャリード信号ＳＲがシグネチャリ
ードモードを示すハイレベルであると、アンド回路２７
からはローレベルの信号がデータ切替回路１７へ供給さ
れる。

【００４２】出力バッファ２１は、データ切替回路１７
からのデータビットＤ０〜Ｄ１５をバッファリングして
から出力する。

【００４３】つまり、シグネチャリード信号ＳＲがハイ
レベルであると、センスアンプ部１５の各センスアンプ
はスタンドバイ状態となり、その出力データはハイレベ
ルに固定される。他方、シグネチャリード信号ＳＲがハ
イレベルであるため、アンド回路２７からはローレベル
の信号がデータ切替回路１７へ供給される。しかし、入
力アドレスと不良アドレスが一致して一致検出回路１８
３からハイレベルの一致検出信号ＨＩＴが出力される
と、これに応じた不良出力選択データが不良出力選択回
路１９３からデータ選択回路１７へ供給されるので、デ
ータ切替回路１７は不良出力ビットについてはセンスア
ンプ部１５からのハイレベルの出力データビットではな
く、アンド回路２７からのローレベルの信号を出力す
る。これにより、入力アドレスと出力データから、不良
アドレスと不良出力の内容を知ることができる。

【００４４】本実施例におけるアドレスバッファ１１、
メモリセル部１２、コラムデコーダ１３、ロウデコーダ
１４、センスアンプ部１５、ＥＯＲ回路１６、データ切
替回路１７、一致検出部１８、不良出力選択部１９、出
力バッファ２１等の構成自体は、図６に示した従来例と
実質的に同じで良いので、これらの部分の構成の図示及
び詳細な説明は省略する。

【００４５】尚、本実施例では、試験専用の書き換え可
能な記憶回路１８２，１９２が設けられているが、不良
アドレスと不良出力とを記憶する記憶する手段が１つず
つあれば冗長回路により不良メモリセルの救済できるこ
とは言うまでもない。

【００４６】図３は、本実施例のレイアウトの一例を示
す平面図である。同図に示すように、マスクＲＯＭ１０
は、パッド及び配線部４１と、周辺回路部４２と、コラ
ムデコーダ１３と、ロウデコーダ１４と、メインセル部
４５と、パリティセル部４６とからなる。

【００４７】メインセル部４５は、メインセルアレイＯ
ＵＴ１〜ＯＵＴ１６からなり、コラムデコーダ１３はこ
れらのメインセルアレイＯＵＴ１〜ＯＵＴ１６に対応し
た配置を有する複数のコラムデコーダ回路からなる。
又、ロウデコーダ１４は、各々が８面のメインセルアレ
イに跨って延在するワード線を駆動するように配置され
た、複数のロウデコーダ回路からなる。パリティセル部
４６は、冗長用のパリティセルからなる。メインセル部
４５及びパリティセル部４６は、図２に示すメモリセル
部１２を構成する。

【００４８】図２に示すセンスアンプ部１５、ＥＯＲ回
路１６、データ切替回路１７、一致検出部１８、不良出
力選択部１９、出力バッファ２１等は、図３中周辺回路
部４２内に設けられる。又、これらの部分等を接続する
ための配線は、パッド及び配線部４１内に設けられる。

【００４９】図４は、図２におけるチップイネーブル信
号ＣＥバー及びシグネチャリード信号ＳＲを生成する回
路の一実施例を示す。この回路は、図３中周辺回路部４
２内に設けられる。

【００５０】図４の回路は、図示の如き接続のトランジ
スタＱ１〜Ｑ６と、抵抗Ｒと、入力バッファ５１と、ノ
ア回路５２とからなる。Ｖｃｃ及びＶｓｓは夫々電源電
圧を示し、電源電圧Ｖｃｃの方が電源電圧Ｖｓｓより高
い電圧に設定されている。チップイネーブルパッド５３
は図３中パッド及び配線部４１内に設けられている。

【００５１】シグネチャリードモードとするには、外部
からチップイネーブルパッド５３に電源電圧Ｖｃｃより
高い電圧をチップイネーブル信号ＣＥバーとして印加す
る。この場合、端子５４からはハイレベルのシグネチャ
リード信号ＳＲが出力され、端子５５からはローレベル
のチップイネーブル信号ＣＥバーが出力される。他方、
ローレベルのチップイネーブル信号ＣＥバーが外部から
チップイネーブルパッド５３に印加されると、端子５
４，５５からは夫々ローレベルのシグネチャリード信号
ＳＲ及びローレベルのチップイネーブル信号ＣＥバーが
出力される。

【００５２】従って、外部から既存のチップイネーブル
パッド５３に電源電圧Ｖｃｃより高い電圧をチップイネ
ーブル信号ＣＥバーとして印加することにより、マスク
ＲＯＭ１０の端子（ピン）の数を増加させることなく、
シグネチャリードモードを外部より指定することができ
る。

【００５３】図５は、図２における不良出力記憶回路１
８１又は１９１の１ビット分の記憶回路の一実施例を示
す。この記憶回路は、図示の如く接続されたトランジス
タＱ１１〜Ｑ１６と、フューズＦとからなる。Ｖｃｃ及
びＶｓｓは夫々電源電圧を示し、電源電圧Ｖｃｃの方が
電源電圧Ｖｓｓより高い電圧に設定されている。フュー
ズＦが切られているか否かによって、端子６１にチップ
イネーブル信号ＣＥバーが印加されたときに端子６２よ
り出力される信号レベル（記憶データ値）が異なり、こ
の様な構成を用いることにより、予め記憶された不良ア
ドレスを一致検出回路１８３へ供給したり、予め記憶さ
れた不良出力を不良出力選択回路１９３へ供給すること
ができる。

【００５４】以上、本発明を実施例により説明したが、
本発明は実施例に限定されるものではなく、本発明の範
囲内で数々の改良及び変形が可能であることは言うまで
もない。

【００５５】

【発明の効果】請求項１記載の発明によれば、データ切
替手段は、不良出力選択手段からの不良出力選択データ
により示される不良ビットについては、センスアンプ手
段からの出力データに替えて論理回路手段からの第２の
信号を出力するので、入力アドレスとデータ切替手段の
出力データとから、不良アドレス及び不良出力の内容を
知ることができる。従って、本発明では、従来例で必要
とされた切替回路とこの切替回路への配線を設ける必要
がないので、冗長回路及び配線の占有面積を減少するこ
とができ、集積度を向上できる半導体記憶装置を実現し
得る。

【００５６】請求項２記載の発明によれば、センスアン
プ手段の制御を簡単な回路で行うことができる。

【００５７】請求項３記載の発明によれば、半導体記憶
装置の端子（ピン）の数を増加させることなくシグネチ
ャリードモードを外部より指定することができる。

【００５８】請求項４記載の発明によれば、半導体記憶
装置の構成が簡単となる。

【００５９】又、請求項５記載の発明によれば、選択的
に書き換え可能な記憶回路を使用することもできる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明になる半導体記憶装置の一実施例の要部
を示すブロック図である。

【図３】実施例のレイアウトの一例を示す平面図であ
る。

【図４】チップイネーブル信号ＣＥバー及びシグネチャ
リード信号ＳＲを生成する回路の一実施例を示す回路図
である。

【図５】不良出力記憶回路１ビット分の記憶回路の一実
施例を示す回路図である。

【図６】従来の半導体記憶装置の一例の要部を示すブロ
ック図である。

【符号の説明】

１センスアンプ手段２データ切替手段３論理回路手段４一致検出手段５不良出力選択手段１０マスクＲＯＭ１１アドレスバッファ１２メモリセル部１２１３コラムデコーダ１４ロウデコーダ１５センスアンプ部１６排他的論理和（ＥＯＲ）回路１７データ切替回路１８一致検出部１８１９不良出力選択部２１出力バッファ２１２５ノア（ＮＯＲ）回路２６，２８インバータ回路２７アンド（ＡＮＤ）回路２７４１パッド及び配線部４２周辺回路部４５メインセル部４６パリティセル部１８１，１８２不良アドレス記憶回路１８３一致検出回路１９１，１９２不良出力記憶回路１９３不良出力選択回路

フロントページの続き (72)発明者木村雅一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者藤本博之神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】メモリセル部に記憶されているデータ及
びパリティを用いて不良メモリセルを救済する構成の半
導体記憶装置において、アクティブ状態であるとメモリセル部から読み出された
出力データを増幅し、アクティブ状態でないと一定の第
１の論理レベルの出力データを出力するセンスアンプ手
段（１）と、入力アドレスと予め記憶されている不良アドレスとが一
致すると一致検出信号を出力する一致検出手段（４）
と、該一致検出信号に応答して予め記憶されている不良出力
を示す不良出力選択データを出力する不良出力選択手段
（５）と、該センスアンプ手段（１）からの出力データと該不良出
力選択手段（５）からの不良出力選択データとが供給さ
れるデータ切替手段（２）と、不良出力が読み出されるシグネチャリードモードを示す
モード信号（ＳＲ）に基づいて該センスアンプ手段
（１）をアクティブ状態にする第１の信号（ＳＥ）を該
センスアンプ手段（１）へ供給すると共に、前記モード
信号（ＳＲ）及び前記メモリセル部から読み出された出
力データとパリティに基づいてパリティチェック結果を
示す第２の信号を該データ切替手段（２）へ供給する論
理回路手段（３）とを備え、該論理回路手段（３）は、該モード信号（ＳＲ）が入力
されると第１の論理レベルとは反対の第２の論理レベル
の第２の信号を該データ切替手段（２）へ供給し、該データ切替手段（２）は、該不良出力選択手段（５）
からの不良出力選択データにより示される不良ビットに
ついては、該センスアンプ手段（１）からの出力データ
に替えて該論理回路手段（３）からの第２の信号を出力
する、半導体記憶装置。
【請求項２】前記論理回路手段（３）は、前記半導体
記憶装置を動作可能状態にするチップエネーブル信号
（ＣＥバー）とモード信号（ＳＲ）とに基づいて前記第
１の信号（ＳＥ）を生成するノア回路（２５）を有す
る、請求項１記載の半導体記憶装置。
【請求項３】第１及び第２の電源電圧（Ｖｃｃ，Ｖｓ
ｓ）に接続されており、該第１及び第２の電源電圧のう
ち高い方の電源電圧（Ｖｃｃ）より高い電圧の入力に基
づいて前記モード信号（ＳＲ）を生成する回路（Ｑ１〜
Ｑ６，Ｒ，５１，５２）を更に備えた、請求項２記載の
半導体記憶装置。
【請求項４】前記論理回路手段（３）は、前記メモリ
部から読み出された出力データとパリティに基づいてパ
リティチェック結果を出力する排他的論理和回路（１
６）と、前記モード信号（ＳＲ）の反転信号と前記パリ
ティチェック結果に基づいて前記第２の信号を生成する
アンド回路（２７）とを有する、請求項１〜３のうちい
ずれか一項記載の半導体記憶装置。
【請求項５】前記一致検出手段（４）は前記不良アド
レスを予め記憶する第１の記憶手段（１８１，１８２）
を有し、前記不良出力選択手段（５）は前記不良出力を
予め記憶する第２の記憶手段（１９１，１９２）を有
し、該第１及び第２の記憶手段（１８１，１８２，１９
１，１９２）は夫々試験専用に用いられる書き換え可能
な記憶回路（１８２，１９２）を備えた、請求項１〜４
のうちいずれか一項記載の半導体記憶装置。