TW543200B

TW543200B - Nonvolatile semiconductor memory device

Info

Publication number: TW543200B
Application number: TW090122891A
Authority: TW
Inventors: Noboru Shibata; Tomoharu Tanaka
Original assignee: Toshiba Corp
Priority date: 2000-09-28
Filing date: 2001-09-14
Publication date: 2003-07-21
Also published as: US7295469B2; CN1346130A; US20050265092A1; CN101154459B; JP4184586B2; CN101154465A; KR100458411B1; US20070025149A1; CN100431045C; US8189389B2; CN101154459A; CN1540668A; US7613046B2; US20110116315A1; US8885408B2; US7894259B2; CN101154465B; KR20020025711A; US6600676B2; CN101154461B

Description

A7 B7 五、發明説明) 發明背景 1 .發明領域本發明係有關半導體記憶體，如可電性重寫之非揮發性半導體記憶體。 2 .相關技藝描述有關可電性重寫之非揮發性半導體記憶體，曾揭示有使用EEPROM之NAND型快閃記憶體。該NAND型快閃記憶體串聯有鄰接配置的數個記憶體單元的源極、汲極，將該串聯之數個記憶體單元作為一個單位連接於位元線。在該NAND 型快閃記憶體中，對排列在列方向上之數個單元的全部或半數的單元執行批次寫入或讀出操作。此外，最近開發出在NAND型快閃記憶體的一個單元内記憶數筆資料的多值記憶體。然而，此種非揮發性半導體記憶體具有稱之為ROM區塊 (ROMBLOCK)的記憶元件區域，其係儲存安全用的識別碼等。該ROM區塊以特別的命令來選擇。該ROM區塊被分配至補救記憶體單元陣列之不良單元之冗餘單元的一部分。因此，會造成該冗餘單元的一部分發生不良時，ROM區塊無法使用的問題。再者，ROM區塊係使用冗餘單元的一部分。因而，必要時將ROM區塊設定成禁止寫入及禁止刪除有困難。此外，NAND型快閃記憶體有數個區塊，資料以區塊單位被刪除。有不良單元的不良區塊被替換成冗餘區塊。但是不良區塊數量大於冗餘數量時，則仍以保留不良區塊的部 _^±2_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）裝訂

A7

分良品（一部分良在不良區塊的前H 此時’為求辨識不良區塊，係時，輸出資料”G &寫人資料”m區塊被存取資料”〇，，，有時也2是’T、良區塊的單元中未必均寫入正常，仍須將寫。此時Μ盡管大部分的記憶體單元因而兩，、夺μ I品予以報廢。因而導致良率降低。八有τ而要—種可確實記憶安全用資訊，且記憶體的—部刀有不艮區塊時，杳體。 Γ確貝辨減琢不艮區塊的半導體記憶發明概述本發明提供一姑a请^，. 列，並且二 +導姐記憶體，其包含：記憶體單元陣被位—、第二記憶區域，上述第一記憶區域具有、皮栌制：Γ選擇的數個記憶元件，上述第二記憶區域具有 ?一： 1號選擇的數個記憶元件；及控制電路，其具有第 -熔：’上述控制電路切斷上述第—熔絲元件時，禁止對上述第二記憶區域寫入及/或刪除。圖式之簡要說明圖1為顯示本發明第一種實施例之半導體記憶體的構造圖。圖2為顯不圖1所示之,險辦登^ ;表 4 G 早兀陣列1及資料記憶部2的電路圖。圖3A，B為顯示記憶體單元及選擇電晶體的剖面圖。圖4為顯示記憶體單元陣列之一個似恥單元的剖面圖。圖5為顯π圖2所示之資料記憶電路的電路構造。圖6A，6B，6C，6D為顯示各模式中所讀取之位址與1/〇 5- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

端子的關係圖。圖7A，7B為顯示圖丨所示之預解碼器及rRD解碼器操作圖。圖8A，B，C為顯不圖丨所示之CG驅動電路的電路圖，圖8 D為顯示圖8 C的操作圖。圖9A顯不圖丨所不<陣列區塊電路的操作，圖9b顧示存電路。 ^ 、圖1〇為顯示圖1所示之區塊RD解碼電路的操作圖。圖1 1為顯示圖1所示之區塊解碼器的操作圖。圖12為顯示區塊選擇電路的電路圖。圖1 3為顯示圖1 2之操作的波形圖。圖1 4為記憶體單元陣列的實體對映。圖15A為顯示圖！所示之禁止寫入電路15&的電路圖，圖 15B為顯示禁止刪除電路isb的電路圖。 ° 圖1 6顯示4值資料的寫入方法。圖1 7 Α為顯示記憶體單元之資料與被寫入及讀出之資料的關係圖’圖17B，17C為寫入電路的說明圖。圖1 8為顯示步升寫入方法的寫入特性圖。圖1 9為顯示編程操作的順序波形圖。圖2 0為顯示倍速編程操作的順序波形圖。圖2 1為顯示第一頁之編程操作的流程圖。圖2 2為顯示第一頁之編程操作的流程圖。圖2 3為顯示第一頁編程時之順序的波形圖。圖2 4為顯示第一頁之編程驗證讀出的操作圖。本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 43200 五、發明説明（4 圖25為顯示編程驗證讀出之順序的圖26A，.26B，26c為顯示二圖。圖。、、王驗證讀出的操作圖27為顯示：部資料載入時的順序波形圖。圖28為顯4二頁之第_驗證讀出時的圖29為顯示讀出操作的順序波形圖。波形圖。圖30為顯示倍速讀出操作的順序波形圖。圖31為概略顯示讀出操作的流程圖。圖32為顯示第二頁的讀出操作圖。圖33A，33B為顯示第_頁的讀出操作圖。圖34為顯示第二頁之讀出操作的順序波形圖。圖35為顯示第-頁之讀出操作的順序波形圖。圖36為顯示刪除操作的順序波形圖。圖3 7為顯不倍速刪除操作的順序波形圖。圖3 8為概略顯示自動删除的流程圖。圖3 9為頋示刪除操作的順序波形圖。圖4 0為顯示刪除驗證操作的順序波形圖。圖4 1為顯示設置於圖i所示之控制電壓產生電路内之兩壓設定電路的構造圖。包圖4 2為本發明第二種實施例，顯示一種資料記憶電路的電路圖。圖43為顯示第一頁、第二頁同時編程的操作順序波形圖。圖44為顯示第一頁、第二頁同時編程的操作圖。本纸張尺度適用巾關家標準(CNS) Μ規格(21GX297公爱） J^2〇〇

B7 B7 丄

發明説明（6 夢由器3選擇資料記憶部2中的資料記憶電路。精由被仃解碼器3所選單元的資料經由輸出缓衝哭“路所讀出之記憶體外部輸入至1/0端子5的/次0端子5輸出至外部。自被行解、寫入資料經由輸入緩衝器7供應至被仃解碼咨3所選擇的資料記憶電路。控制部⑽應自外部供應之信號細、咖、心職、 =:，控制上述輸出緩衝器4、輸入緩衝器7、Ε(χ碼產制電路13、命令暫存器16、行位址暫存器列位騎㈣18。料，㈣部叫有後述之禁止 ...’、ROM區塊2〇《禁止寫入電路15 &及禁止刪除⑽μ區塊 20(禁止刪除電路15b。再者，控制部"如後述，具有切換半導體記憶裝置之設定模式的熔絲。 ECC碼產生電路8因應控制部15的指示產生Ecc(錯誤訂正碼）’供應至輸入緩衝器7。上述命令暫存器16將上述輸入緩衝器所供應的命令供應土牷制％路1 3。泫控制電路丨3因應命令控制各部。該控制電路13連接有控制電壓產生電路14。該控制電壓產生電路 14可藉由充電泵電路等構成，產生資料寫入、讀出、刪除上所需的電壓。上述行位址暫存器丨7將上述輸入緩衝器7所供應之位址供應至行RD(冗餘）解碼器及行預解碼器1〇。該rrd解碼器及行預解碼器10將行之冗餘位址予以解碼，同時預解碼行位址。★亥行R D解碼裔及行預解碼器1 〇的輸出信號供應本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） -9 -

至上述各行解碼器3。

裝

543200 A7 _______B7 五、發明説明（8 ) 料圯fe電路31〇, 31ρθ1η/2連接於上述輸入緩衝器4、輸出緩衝态7。這些31〇, 31广31〆2藉由上述行解碼器3所供應之行選擇 k 號 CSL〇, CSLi〜CSLn/2來控制。各資料記憶電路31G, 31l〜31n/2上連接有一對位元線。亦即，資料記憶電路310上連接有位元線乩仏肌丨，資料記憶電路311上連接有位元線BL2，BL3，資料記憶電路31n々上連接有位元線BLn，BLn+1。記憶體單元陣列1上配置有數個nand單元。一個nane^ 元包含·如έ己彳思體單元M0〜M15，其係由串聯的丨6個 EEPROM構成；第一選擇閘S1，其係連接於該記憶體單元 M15 ,及第二選擇閘S 2，其係連接於記憶體單元M 〇。第一選擇閘S 1連接於位元線bl〇，第二選擇閘s 2連接於源極線 CELSRC。配置於各列之記憶體單元M〇〜Mi5的控制閘共同連接於字線WL0〜WL15。又，第一選擇閘S1共同連接於選擇線 SGD1 ’第一選擇閘S 2共同連接於選擇線sgd2。謂出操作 '編程驗證操作及編程操作時，自外部由所指定的位址從連接於資料記憶電路之兩條位元線（BLi，Bu+i) 中選出1條位元線。再者，藉由外部位址選擇有丨條字線， 2值時選擇有1頁，4值時選擇有圖2之點線所示之2頁部分的單元。刪除操作以圖2之點線所示的區塊單位來執行。亦即，資料以该區塊單位被刪除。1區塊由數個NAND單元構成。此外，連接於資料記憶電路的兩條位元線（BLi，BU+1)係同時執行。 ________—_________-11-_ 本纸張尺度適财@ ®家標準(CNS) Α4規格(210X297公釐） ' ~ -- 五、發明説明（9 刪除驗證操作’藉由—次操作，連 =:(:_)中"位元線(BLi)執上^ :後’另一條位元線(制)執行驗證讀出操作。、圖3A，3B顯示記憶體單元及選擇電晶體的剖 3 A顯示記憶體單元。在其 q 圖 '、⑽ 4 在基板41上形成有作為記憶體單元 (源極、沒極的„型擴散層42。在基板“上：膜43形成有漂_，該漂浮問“上經由絕緣膜45:: 有控制閘4 6。 /成 •圖3B顯示選擇電晶體。在基板41上形成有作為源核、，及極的η型擴散層47。基板41上經由閘極絕緣膜控制閘49。 f 圖4顯π記憶體單元陣列之一個nand單元的剖面。本例中一個NAND單元由率聯！ 6個記憶體單元_〜mi5構成。各記憶體單元採圖3A所示的構造。NAND單元的沒極端與源極端上設有第一選擇閘s丨及第二選擇閘S2。第一選擇閘 S1及第二選擇閘S2採圖3B所示的構造。甲圖5顯π圖2所示之資料記憶電路31〇的電路構造。由於資料記憶電路全部為相同構造，因此僅說明資料記憶電路 310。位元線BLi上連接有Ν通道電晶體6 1 a之電流通路的一端。該電晶體6 1 a的閘極上供應有信號BLTR。該電晶體 6 1 a之電流通路的另一端連接於電晶體6丨b之電流通路的一端及電晶體6 1 c之電流通路的一端。上述電晶體6丨b之電流通路的另一端連接於端子62a。該端子62a上供應有 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱） 543200 A7 B7 五、發明説明（Η)) 電壓VBLA。此外，上述電晶體6 1 b的閘極上供應有信號 PREA。上述電晶體6 1 c的閘極上供應有信號BLSA。此外，位元線BLi+Ι上連接有N通道電晶體6 1 d之電流通路的一端。該電晶體6 1 d的閘極上供應有信號BLTR。該電晶體6 1 d之電流通路的另一端連接於電晶體6 1 e之電流通路的一端及電晶體6 1 f之電流通路的一端。上述電晶體6 1 e 之電流通路的另一端連接於端子6 2 b。該端子6 2 b上供應有電壓VBLB。此外，上述電晶體6 1 e的閘極上供應有信號 PREB。上述電晶體6 1 f的閘極上供應有信號BLSB。電晶體 6 1 b，6 1 e因應信號PREA、PREB將非選擇的位元線預充電成電位VBLA、VBLB。上述電晶體6 1 c，6 1 f因應信號BLSA、 BLSB選擇位元線。上述電晶體6 1 c，6 1 f之電流通路的另一端經由電晶體 6 1 g連接於端子6 2 c，同時連接於節點N E。上述電晶體 61g之閘極上供應有信號BIAS。端子62c上供應有電壓 VCC。該電晶體61 g於資料讀出時，因應信號BIAS將位元線予以預充電。上述節點NE上連接有電晶體6 1 h之電流通路的一端。該電晶體6 1 h的閘極上供應有信號BLC1。該電晶體61h之電流通路的另一端上經由P通道MOS電晶體6 1 m連接有端子 62d。該端子62d上供應有電壓VCC。上述電晶體6 1 m的閘極上供應有信號PRSTB卜上述電晶體6 1 h之電流通路的另一端連接於第一鎖存電路LAT(A)。該第一鎖存電路LAT(A)由兩條時脈反向器電路 _-13-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（U ) 6 1 i，6 1 j構成。時脈反向器電路6 1 i被信號SEN1，SEN1B (B 表示反轉信號）控制。時脈反向器電路6 1 j被信號LAT1， LAT1B控制。該第一鎖存電路LAT (A)鎖存寫入資料。上述時脈反向器電路6 lj之輸出節點NB及時脈反向器電路6 1 i之輸入端的連接節點NC上連接有N通道MOS電晶體 6 1 〇之電流通路的一端。該電晶體6 1 〇之電流通路的另一端I 0連接於上述輸入緩衝器7及輸出緩衝器4。上述時脈反向器電路6 1 i之輸出節點N A及時脈反向器電路6 1 j之輸入端的連接節點上連接有N通道MOS電晶體6 1 η 之電流通路的一端。該電晶體6 1 η之電流通路的另一端ΙΟΒ 連接於上述輸入緩衝器7及輸出緩衝器4。這些電晶體6 1 〇， 6 1 η之閘極上自行解碼器3供應有行選擇信號CSL。此外，上述節點Ν Ε上串聯有電晶體6 1 k，6 1 1。電晶體 6 1 k之閘極連接於上述第一鎖存電路LAT (A)的節點N C，電晶體6 1 1之閘極上供應有信號VRFY1。再者，電晶體6 1 1的電流通路上供應有信號VREG。這些電晶體61k，611因應鎖存在第一鎖存電路LAT (A)内的資料設定位元線的電位。另外，上述節點NE上連接有電晶體6 1 q之電流通路的一端。該電晶體6 1 q的閘極上供應有信號BLC2。該電晶體 6 1 q之電流通路的另一端上經由P通道MOS電晶體6 1 p連接有端子62e。該端子62e上供應有電壓VCC。上述電晶體 6 1 p的閘極上供應有信號PRSTB2。上述電晶體6 1 q之電流通路的另一端上連接有第二鎖存電路LAT (B)。該第二鎖存電路LAT (B)由兩條時脈反向器電 _-14-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 543200 A7 B7 五、發明説明（12 ) 路6 1 r，6 1 s構成。時脈反向器電路6丨r被信號SEN2, SEN2B 控制。時脈反向器電路6 1 s被信號LAT2, LAT2B控制。該第二鎖存電路LAT (B)鎖存自記憶體單元讀出的資料。此外，上述節點NE上串聯有電晶體6丨t，6丨u。電晶體 6 11的閘極連接於上述第二鎖存電路匕八丁（B)的節點ND ,電晶體6 1 u的閘極上供應有信號VRFY2。再者，電晶體6丨u的電流通路上供應有信號VREG。這些電晶體6丨t，6丨u因應鎖存在第二鎖存電路LAT (B)内的資料設定位元線的電位。以下說明上述構造的操作。命令輸入命令係於供應至圖1所示之控制部15的信號CLE變成高電平，仏號W E上开及下降時，將供應至丨/ 〇端子5的資料作為命令供應至命令暫存器16。位址輸入位址係於圖1所示之控制部15的信號ALE變成高電平，信號WE上昇及下降時，將供應至1/〇端子5的資料作為位址被取入。圖6A，6B，6C，6D顯示各模式中所讀取之位址與1/〇端子的關係。本實施例之半導體記憶體可將記憶體單元陣列設定成如在四個模式中切換。這四個模式的切換如藉由切斷設置在控制部1 5上之圖上未顯示的熔絲來設定。圖6 A顯示1 G(十億）位元，在一個單元内記憶2位元的4 值資料記憶，區塊尺寸為32KB的模式。圖6β顯示512M(百萬）位兀，在一個單元内記憶丨位元的2值資料記憶，區塊 _ -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 543200 A7 B7 五、發明説明（13 ) 尺寸為16KB的模式。圖6C顯示1G位元，記憶4值的資料，區塊尺寸為128KB的模式。圖6D顯示512M位元，記憶2值的資料，區槐尺寸為64KB的模式。各操作模式中，讀出、編程時以四個週期取入行位址及區塊位址等。但是，删除時，由於不需要取入行位址，因此第一週期名略，以第二週期至四週期的三個週期輸入位址。為圖6A，6C所示的4值時，需要切換丨頁與2頁。該切換係使用第二週期的狐八仙來執行。為2值時，一個單元内僅記憶1位元。因此不需要切換頁。圖6 A所示的行位址A8, A8E藉由命令切換輸入。資料輪入輸入寫入貝料時，圖丨所示之控制部丨5的信號及信號 CLE均變成低電平，信號WE上昇及下降時，取入供應至 I/O端子5的資料作為資料。該資料供應至被行解碼器3所選擇的資料記憶電路。藉由連續雙態觸變信號戮，行位址被遞增，依序取入下一個位址的資料。資料輪出自記憶體單元所讀出的資料輸出至外部時，使圖！所示之控制部15的信號ale及信號CLE均變成低電平。此種狀態下’ k號RE上昇及下降時’被行解碼器3選擇之資料記情電路的資料自1/〇端子5輸出。藉由反覆雙態觸變信號 RE，位址被遞增，依序輸出下一個位址的資料。

fiiiiiJL i張尺度適用中g时標準 543200 A7 B7 五、發明説明（14 ) 圖7A、7B顯示預解碼器及rRD解碼器丨〇的操作。圖i所示的行位址暫存器17鎖存被外部指定的位址 A0〜A8，A8E，同時與信號WE及信號RE同步使位址遞增。使用ECC時，因記憶ECC碼，所以對行位址的528行需要再增加21行。亦即，如訂正2位元時，每一頁（528位元）在可正符號用上需要2 1位元的單元。但是，2丨行中的4行與行冗餘共用。因而增加1 7行部分的行位址。如圖7A所示，行預解碼器及行RD解碼器1〇將行位址 A 0 A 8，A 8 E予以解碼，輸出行預解碼信號CA〇〜7, CB〇〜7, CC0〜8。如此選擇528+17行。此外，如圖7B所示，選擇行冗餘時，停止行預解碼信號，輸出選擇行冗餘的信號css〇〜7。本實施例中，ecc未使用時，行冗餘對一個位址有8條。此外，使用虹時，行冗餘對個位址有4條，1 7行由信號CA〇〜7, CB〇〜8選擇，4行由信號CSS0〜3選擇。自行預解碼器及行RD解碼器10所輸出的信號CA〇〜7, CB0〜7, CC0〜8 ’由行解碼器3選擇汹行中的一行。信號 CSS0〜7則直接選擇未經解碼的一行。再者，圖1所示的列位址暫存器18鎖存被外部指定的位址A 9〜A 2 6 〇圖8A、8B、8C顯示圖1所示的驅動電路9。讀出及編程時，首先以圖8Α、8β所示的電路分別產生選擇C G電壓Vcgsel與非選擇c G電壓ν，！。選擇c g電壓 Vcgsd於讀出時設定成電壓Vcgry，於編程時設定成電壓本紙張尺度適财目國X 297公釐 543200 A7 B7 五、發明説明（15 )

Vpgmh。非選擇C G電壓Vcgusel於讀出時設定成電壓Vread，於編程時設定成電壓Vpass。圖8 A為產生被選擇之控制閘線之電位的電路，並由升壓電路8 1 a，8 1 b、電晶體8 1 c , 8 1 d所構成。電晶體8 1 c之電流通路的一端上供應有由控制電壓產生電路1 4所供應的編程電壓Vpgmh。該電晶體8 1 c的閘極上連接有升壓電路8 1 a 的輸出端。升壓電路81a上供應有編程電壓Vpgmh及信號 VPGMEN，升壓電路8 1 a因應信號VPGMEN產生電壓Vpgmh + Vth。因此，電晶體8 1 c可輸出電壓Vpgmh。電晶體8 1 d之電流通路的一端上供應有由控制電壓產生電路1 4所供應的電壓Vcgrv。該電晶體8 1 d的閘極上連接有升壓電路81b的輸出端。升壓電路81b上供應有電壓Vcgrv 及信號VCGREN，升壓電路8 1 b因應信號VCGREN產生電壓 Vcgrv + Vth。因此’電晶體81d可輸出電壓Vcgrv。該電晶體 8 1 c，8 1 d之電流通路的另一端共同連接，自該連接節點輸出有包含電壓Vpgmh或電壓Vcgrv的選擇C G電壓Vcgsel。圖8 B為產生非選擇之控制閘線之電位的電路，並由升壓電路8 2 a, 8 2 b、電晶體8 2 c，8 2 d所構成。電晶體8 2 c之電流通路的一端上供應有由控制電壓產生電路1 4所供應的電壓Vpass。该電晶體8 2 c的閘極上連接有升壓·電路8 2 a的輸出端。該升壓電路82a上供應有電壓Vpass及信號 VPASSENB，升壓電路82a因應信號VPASSENB產生電壓Vpass + Vth。因此，電晶體82c可輸出電壓Vpass。電晶體8 2 d之電流通路的一端上供應有由控制電壓產生 _-18-__ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（16 ) 電路1 4所供應的電壓Vreadh。該電晶體8 2 d的閘極上連接有升壓電路82 b的輸出端。升壓電路82b上供應有電壓Vreadh 及信號VREADEN，升壓電路8 2 b因應信號VREADEN產生電壓Vreadh + Vth。因此，電晶體8 2 d可輸出電壓Vreadh。該電晶體8 2 c，8 2 d之電流通路的另一端共同連接，自該連接節點輸出有包含電壓Vpass或電壓Vreadh的非選擇C G電壓 Vcgusel 〇圖8C顯示將選擇CG電壓Vcgsel及非選擇C G電壓Vcgsel供應至控制閘的C G供應電路。該C G供應電路因應控制閘設有1 6個。依據位址All〜A14，其中1個處於選擇狀態，其他 15個處於非選擇狀態。亦即，CG供應電路由解碼電路83a、反向器電路83b、升壓電路83c，83d、電晶體83 e，83f，83 g構成。解碼電路83a的輸入端上供應有位址A11〜A14。因應該位址C G供應電路被選擇時，電晶體8 3 e被升壓電路8 3 c開啟，輸出有上述選擇CG電壓Vcgsel，作為控制閘電壓VCGi。此外， C G供應電路為非選擇時，電晶體8 3 f被升壓電路8 3 d開啟，輸出有上述非選擇CG電壓Vcgsel，作為控制閘電壓 VCGi。此外，刪除時，信號ERASEEN變成高電平，電晶體8 3 g 被開啟。因此，整個控制閘的電壓VCG0〜VCG15變成接地電位。圖8 D顯示位址All〜A14與控制閘電壓VCGi的關係。該圖 8 D顯示依據位址Al 1〜A14輸出有1個控制閘電壓VCGi。 _· 19-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝訂 9k 543200 A7 ____B7 五、發明説明（17 ) 如此，在圖8 A，8 B所示電路與圖8 C所示電路的兩階段切換控制閘電壓VCGi。因此，可自各CG供應電路輸出讀出、編程及刪除上所需的全部電位。且藉由採上述兩階段的電路構造，可縮小電路規模。圖9 A，9 B顯示圖1所示的陣列區塊電路1 9。陣列區塊電路1 9在各記憶體單元陣列内鎖存區塊位址（a丨7〜2 6 )。如圖9 A所示，4個記憶體單元陣列被位址a 1 5，A 1 6選擇。被選擇之記憶體單元陣列的鎖存信號PBLATPB〇〜3為高電平。圖9 B顯示設置於陣列區塊鎖存電路丨9上的鎖存電路。該鎖存電路係對應於A17〜A26之各區塊位址配置。該鎖存電路由反向器電路91a、NAND電路9 1 b、構成正反器電路的 NAND電路9 1 c，9 1 d構成。該鎖存電路於鎖存信號 PBLATPB0〜3成為高電平時，鎖存區塊位址A17〜26。圖1 0顯示圖1所示之區塊RD解碼器1 1的操作。該區塊 RD解碼器1 1於由陣列區塊鎖存電路丨9供應之區塊位址 A17〜26與由熔絲所設定之區塊冗餘的位址一致時’輸出選擇位址ATPB17〜ATPB26與冗餘區域的信號 ATPBD。该位址ATPB17〜ATPB26與信號ATPBD用於自存在的數個區塊冗餘中選擇1個。亦即’圖1 0係顯示區塊位址A17〜26與區塊冗餘之位址 APB17〜APB26—致時。此時，區塊RD解碼器1 1使選擇區塊位址ATPB18與冗餘區域之信號ATPBRD變成高電平，來選擇位於ATPB18的區塊冗餘。 _____-20- _ 本紙張尺度適财S國家標準(CNS) A4祕(210 X 297公董) ' ： 543200 A7 _B7 五、發明説明（18 ) 圖1 1顯示圖1所示之區塊解碼器丨2的操作。區塊解碼器 1 2將由區塊RD解碼器1 1所供應之區塊位址atpb17〜26及 ATPBRD予以解碼，輸出如圖1 i所示的列解碼信號 AROWA〜AROWE 與 RDECPBLR 〇列解碼信號 AROWA〜AROWE 為用於選擇記憶體單元陣列1内之區塊的信號。rqECPBLr為自配置在記憶體單元陣列1之兩側（左右）上之區塊選擇部6 中選擇其中1個的信號。再者，區塊解碼器12被ROM區塊指定電路20選擇時，與上述同樣的將ROM區塊指定電路2 〇所供應的區塊位址予以解碼’產生用於選擇ROM區塊的列解碼信號AROWA〜 AROWE ° 圖12顯示設置於圖1所示之區塊選擇部6内之區塊選擇電路6 a的電路構造。該區塊選擇電路6 a分別對各區塊設置1 條。此外，圖1 2所示之熔絲狀態檢測電路6 b對各記憶體單元陣列1各配置1條。區塊選擇電路6a中，在端子1〇〇上供應有電源電壓VDD。在該端子100與供應有信號ROWCOM之節點之間串聯有P通道MOS電晶體1〇1、N通道MOS電晶體102〜108。上述電晶體 101的閘極上供應有上述信號RDECPBLR。該信號RDECPBLR 為用於選擇記憶體單元陣列1之左側或右側之區塊選擇部6 的信號。此外，電晶體102〜106的閘極上供應有上述列解碼信號AROWA〜AROWE。電晶體107的閘極上供應有信號 RDECPBLRD。信號RDECPBL如圖1 3所示，變成稍延遲於信號 RDECPBLRD 〇 ____-21 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（19 ) 再者，電晶體108的閘極上供應有用於存取ROM區塊的命令信號CD_ROMBA。該電晶體108上並聯有熔絲109。該熔絲 109在對應於該區塊選擇電路6 a的區塊為不良區塊時被切斷。再者，上述電晶體101上並聯有P通道MOS電晶體117, 118 的串聯電路。上述電晶體117的閘極接地（圖中向下的箭頭表示接地）。此外，上述電晶體101，102, 118的連接節點上連接有反向器電路119的輸入端。該反向器電路119的輸出端連接於上述電晶體118的閘極，同時連接於位準移位器120 的一個輸入端。該位準移位器120的另一個輸入端上供應有信號VRDEC。該信號VRDEC為因應資料的編程、讀出、刪除控制位準移位器120的信號。該位準移位器120在區塊選擇電路6a處於選擇狀態時，依據信號VRDEC產生驅動轉移閘T G的信號。上述轉移閘TG包含連接於記憶體單元之字線的轉移閘 TG0〜TG15與連接於第一、第二選擇閘S 1，S 2之閘極的轉移閘TSG1，TGS2。轉移閘TG0〜TG15之電流通路的一端上分別連接有控制閘線CG0〜CG15，電流通路的另一端上分別連接有字線WL0〜WL15。控制閘線CG0〜CG15上自上述CG驅動電路9 分別供應有控制閘壓VCG。此外，轉移閘TGS1，TGS2之電流通路的一端上分別連接有選擇閘線SGD，SGS，電流通路的另一端上分別連接有選擇線SGD1，SGD2。選擇線SGD1，SGD2上可自上述控制電壓產生電路1 4分別供應有指定電壓。 _-22-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（2〇 ) 上述選擇線SGD1上串聯有N通遒MOS電晶體121，122。電晶體1 2 1之電流通路的一端上供應有信號SGDSpBLR，閘極上供應有信號RDECADin + ln。再者，電晶體122的閘極上經由反向态電路123供應有上述反向器電路119的輸出信號 RDECADn 〇再者，上述選擇線SGD2上連接有N通道M〇s電晶體124之電流通路的一端。該電晶體124之電流通路的另一端上供應有上述信號SGDSPBLR，閘極上供應有上述信號。此外’溶絲狀悲檢測電路6 b中，供應有上述信號 ROWCOM的節點經由N通道MOS電晶體110接地，同時連接於N通道MOS電晶體111的閘極。上述電晶體11〇之閘極上供應有k號ROWCOMVSS。上述電晶體之電流通路的一端連接於反向為電路112之輸入端及反向器電路丨13之輸出端，另一端接地。上述反向器電路112的輸出端及反向器電路113 的輸入‘連接於反向器電路114的輸入端。自該反向器電路 114的輸出端輸出有顯示上述熔絲是否被切斷的信號 FUSECUT。違#號FUSECUT供應至控制部1 5。該反向器電路114的輸入端經由N通道MOS電晶體115接地。該電晶體115 的閘極上經由反向器電路116供應有信號BUSY。以下說明上述構造中之區塊選擇電路6 a的操作。信號 RDECPBLR、信號 RDECPBLRD、CMD—ROMBA、 ROWCOM通常為接地電位VSS。因此，反向器電路U9的輸出信號RDECAD為低電平。另外，讀出操作、編程操作、刪除操作開始時，對應於

543200 A7 ______B7 五、發明説明（21 ) 被選擇之記憶體單元陣列之右側或左側的信號RQECPBLR為高電平。此種狀態下，位址一致時，列解碼信號AR0WA〜 AROWE全部成為高電平。因此，反向器電路U9的輸出信號 RDECAD成為高電平，位準移位器120被啟動。該位準移位器120於編程時輸出電壓Vpgm +Vth(Vth為轉移閘的臨限值電壓），於讀出時輸出讀出電壓Vread +Vth，於刪除時輸出電源電壓VDD。轉移閘藉由產生此種電壓，可直接轉移c G驅動電路9的電壓。另夕卜，位址不一致時，列解碼信號AROWA〜AROWE中的任何一個成為低電平，區塊選擇電路6 a為非選擇狀態。因此，位準移位器120的輸出電壓為接地電壓VSS。因此，於讀出及編程時，字線WL0〜15形成漂浮狀態。選擇線SGD1， SGD2的SGDSPBLR形成接地電位VSS，再者，因電晶體121， 122, 123開啟，而形成接地電位VSS。刪除時，字線WL0〜15變成漂浮狀態，電壓SGDSPBLR被設定在電源電壓VDD。因此，選擇線SGD1，SGD2的電位為VDD-Vth。但因基板設定在刪除電壓VERA，因此，字線WL0〜15及選擇線SGD1，SGD2均因耦合而形成接近於刪除電壓VERA的電位。如前所逑，圖1 2所示的熔絲1 0 9於不良區塊時被切斷。於全部選擇寫入等的測試時，列解碼信號AROWA〜E全部變成高電平。但因溶絲109被切斷，因此反向器電路119的輸出信號RDECAD形成低電平，不良區塊未被選擇。此外，存取部分良品之不良區塊時，熔絲109也被切斷 _-24-____ ^紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) "~ 一 543200 A7 B7 五、發明説明（22 ) 時’该不良區塊為非選擇。因此’在此種狀態下，於執行讀出操作時單元關閉。因此，於2值狀態時，讀出資料自動成為” 0 ’’資料。此外，於4值的第二頁時成為，，〇，，資料，而第一頁時成為資料” 1 ’’。因此，使信號RDECPBLR處於高電平之前，暫時使信號ROWCOMVSS處於低電平，使 ROWCOM處於漂浮狀態。圖1 3顯示用於檢測圖1 2所示之熔絲109之狀態的操作順序。首先，在信號BUSY及信號RDECPBLRD成為高電平的狀態下，將信號ROWCOMVSS變成低電平。此種狀態下，為列解碼信號AROWA〜AROWE全部為高電平，且熔絲1〇9未被切斷的區塊時’供應有信號ROWCOM之節點的電壓為電源電壓 VDD。因此，電晶體m開啟，由反向器電路112, U3構成之鎖存電路的輸出端保持高電平。因此，反向器電路114的輸出信號FUSECUT形成低電平。另外’為溶絲109被切斷的區塊時，供應有信號RQWCOM 的節點仍處漂浮狀態（電位為VSS)。因此，電晶體ui關閉，由反向器電路112, 113構成之鎖存電路的輸出端保持低電平。因此，反向器電路114的輸出信號FUSECUT形成高電平。之後，信號ROWCOMVSS、信號RDECPBLRD處於高電平，由反向器電路112, 113構成的鎖存電路保持在鎖存狀態。因此，溶絲109被切斷時，任何區塊均未被選擇。如此’為圖1 2所示的電路時，可瞭解熔絲1〇9是否被切 ________125-：___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（23 ) 斷。因此，當熔絲109被切斷時，於第一次讀出操作後，未執行第二次讀出操作時，輸出成為資料” 0 ”。此外，在數個單元内執行寫入刪除相同資料操作時，當確實刪除時，在刪除驗證中，資料記憶電路的值為資料” 1 ’’，不確實時，為資料” 0 ’’。但是，熔絲109被切斷時，任何區塊均未被選擇而成為資料” 0 ”。因此，反覆執行刪除驗證操作至最大回路次數。本發明為防止此種情況，係於信號FUSECUT為高電平時，不執行該陣列的刪除。圖1 4顯示記憶體單元陣列的實體對映，顯示被位址選擇的實體位置。各記憶體單元陣列1具有區塊blkO〜blk23及作為冗餘區塊的區塊冗餘blkRDO〜9。可使區塊冗餘blkRDO〜blkRD9中的任意區塊冗餘成為ROM區塊。例如，使區塊冗餘blkRDl成為ROM區塊時，輸入有用於存取ROM區塊的命令信號CD_R〇MBA時，圖1所示的區塊RD解碼器1 1無信號輸出。此時，係自ROM 區塊指定電路20輸出有選擇區塊冗餘的信號A17〜A26及信號ARD，並輸出有列解碼信號AROWA〜AROWE，第一個區塊冗餘被選擇。 ROM區塊的熔絲109通常切斷。此因，於晶片分選測試 (Die Sort Test)時ROM區塊内寫入有資料。因而在之後的批次編程及批次刪除中，ROM區塊未被選擇。但是，於存取ROM區塊時，圖1 2中之命令信號 CMD_ROMBA變成高電平時，由於電晶體108開啟，因此， -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 __B7 五、發明説明（24 ) 縱使熔絲109被切斷仍然是選擇狀態。圖15A顯示設置在圖丨所示之控制部15内的r〇m區塊禁止寫入電路15a，圖15B顯示R〇M區塊2〇的禁止刪除電路 1 5b 0 圖15A中，禁止寫入電路15a係由p通道M〇s電晶體ι5^， 151b、N通道MOS電晶體151c、熔絲15ld、反向器電路i5ie， 151f，151h、NOR電路151g所構成。上述電晶體151a，15比之電流通路的一端上供應有電源電壓VDD，電流通路的另一端共用連接。這些電晶體之連接節點與接地間連接有上述電晶體151c與上述熔絲151d。電晶體i51a及電晶體151c的閘極上供應有信號LOWVDDn。再者，上述連接節點經由上述反向器電路151e連接於NOR電路151g的一個輸入端。該N〇R電路i5ig 的另一個輸入端經由反向器電路15;^供應有命令信號 CMD—ROMBA。該NOR電路I51g的輸出端連接於反向器電路 151h的輸入端，自該反向器電路151h的輸出端輸出有信號 PROENABL。圖15B上顯示之禁止刪除電路151)的構造與禁止寫入電路1 5 a相同。亦即，電晶體152a，152b之電流通路的一端上供應有電源電壓VDD，電流通路的另一端共用連接。這些電晶體之連接節點與接地間連接有上述電晶體152(：與上述溶絲152d。電晶體152a及電晶體152c的閘極上供應有信號 LOWVDDn。再者’上述連接節點經由上述反向器電路152e 連接於NOR電路I52g的一個輸入端。該NOR電路I52g的另一個輸入端經由反向器電路152f供應有命令信號 -27- 本紙張尺度適用中國ί家备準(CNS) A4規格(210X 297公釐) ~ -- 543200 五 A7 B7 發明説明（25 ) CMDJROMBA。該NOR電路152g的輸出端連接於反向器電路 152h的輸入端，自該反向器電路152h的輸出端輸出有信號 ERAENABL。上述信號LOWVDDn於電源開啟時雖暫時為低電平，不過，之後即變成高電平。於熔絲151d，152d切斷前，輸出信號PROENABL及輸出信號ERAENABL始終為高電平。因此，亦可編程及刪除。但是，切斷熔絲151d，152d後，存取ROM 區塊的命令信號CMD_ROMBA為高電平時，輸出信號 PROENABL及ERAENABL均成為低電平。因此，ROM區塊無法寫入、刪除。熔絲151d或152d的切斷可任意設定。 4值時的操作以下說明本發明之半導體記憶裝置，於4值時的操作。如圖1 6、圖1 7所示，定義記憶體單元之資料與記憶體單元的臨限值。此處，將記憶體單元的臨限值由低至高定義成記憶體單元之資料的狀態” 0 ”〜” 3 ”。執行刪除時，記憶體單元的資料成為狀態” 0 ”。因應寫入操作，記憶體單元的臨限值電壓向高處移動。圖1 6顯示本發明的寫入方法。在記憶體單元内寫入資料時，首先第一頁的資料被寫入記憶體單元内，其次，第二頁的資料被寫入記憶體單元内。此時，構成第一頁或第二頁之資料的寫入資料為” 1 ”時，，記憶體單元之臨限值電壓不因寫入操作而改變，記憶體單元的資料也不改變。亦即，資料未被寫入記憶體單元内。此外，構成第一頁或第二頁之資料的寫入資料為” 0 ”時，記憶體單元之臨限值電 -28- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

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壓因寫入操作而改變，記情m ^ ^ ^ ^組早元的資料也隨之改變。亦即，資料被寫入記憶體單元内。兀刪除狀態之記憶體單元的次平兀的貪料處於狀態，，〇,，。在該下，首先第一頁的資料被耷A、〇在/狀怨反焉入兒憶體單元内。寫入資料為” 1 ”時，尚未執行寫入之一、態，，〇”。寫入資料為，，〇，，時，執“$:早…料仍保持狀為狀態”丨”。 “寫人之記憶體單元的資料其次，第二頁的資料被寫 ^ ’八A fe體早兀内。此時，藉由弟一頁的寫入操作，對於咨社义 ,^ 丁万、貝科為狀態”1，，的記憶體單元供應有寫入資料，，〇，，時，記恃，留一 c km早兀的資料成為狀態”2，，。此外，藉由第一頁的寫入操作，姐、λ七t 來1乍斜於資料為狀態，，〇，，之記愴體單元供應有寫入資料，，〇，，眭、 " 卞υ時’記憶體單元的資料成為狀態 ”3，，。再者，藉由第-頁的寫入操作，對於資料為狀態”，，的 !己憶體單元自外部供應有寫人資料1，，時，記憶體單元的資料仍處於狀態”「，。此外，藉由第—頁的寫人操作，對於資料為狀態，，0，，之記憶體單元自外部供應有寫入資料，，卜時，記憶體單元的資料仍處於狀態，，0，，。如圖16、圖17A所示，本發明於記憶體單元的資料為狀態”2”時，設定成第一頁及第二頁的資料為”〇”，“〇,，。記 fe體單兀的資料為狀態’’ 3 ’’時，設定成第一頁及第二頁的資料為”1”，‘‘0，，。讀出記憶體單元的資料時，首先第二貢的資料被讀出，其次第一頁的資料被讀出。碩出第二頁的資料時，當記憶體單元的資料為狀態，，〇，，

______二 29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 五、發明説明（27 或狀悲” 1 ”時，被讀φ ^ 料μ〜 Λ出的資料成為”1”。當記憶體單元的資科為狀Γ2或狀態”3”時，被讀出的資料成為”〇”^ 此’僅精由记憶體單元的資料為狀態” 上的一次操作即可判斷第二頁之資料的讀出〜另外’ m出第—頁的資料時’當記 =或狀態”3”時，被讀出的資料成為”卜此外= fe體單元的資料為狀能”彳，田 :或狀態，，2，，時，被讀出的資料成二二精由判斷記憶體單元的資料為狀態，，〇或狀 k,， τ,’/=斷記憶體單元的資料為狀態”2”以下或狀裝二二—頁的資料。亦即，第-頁的資料可藉由合計兩次的操作讀出。執行刪除操㈣，域體單元的資料為《，，0，，，縱使在位址内指足第-或第二頁’被讀出的資料成為，””。卜兩頁(第頁、第二頁)的切換係由位址A 9執行。 :位址A9變成低電平時，第一頁被指定，位址Μ變成高電平時，第二頁被指定。氣多值!己憶體時’需要因應寫入資料正確控制記憶體單元的臨限值電壓。因m憶體單元内寫人資料時，係逐漸增加外加在記憶體單元之控制閘上的電壓，資料被寫入。此種寫入方法稱之為步升寫入方法。圖18顯示對記憶體單元採步升寫入方法的寫入特性。縱抽顯示單元的臨限值電壓，橫轴顯示窝入電壓（編程電壓）。刪除後之單元的臨限值電壓（記憶體單元的資料為狀本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） -30- 543200 A7 ----- - B7 五、發明説明（Μ ) Γ〇”）如為— 3.5V。如上所述，本實施例中，使記憶體早兀的資料自狀態，，〇，，變成狀態”3”時，單元的控制閘加㈣編程電塾16V。之後，以每G.2V逐步升高寫入電壓

執仃寫入時，臨限值電壓沿著圖中的” 〇，，—，，3 ”上昇。I 外，使記憶體單元的資料自狀態，，〇，，變成狀態，，丨，，時，係以 14V的初始寫入電壓開始寫入。此因，資料為狀態 U艮值私壓為〇·2ν。因而，以1 6 v的初始寫入電壓開始寫入時，在第二步驟與第四步驟之間，資料成為狀熊，，1，，的臨限值電壓’可能變成重複編程。為了避免上料況，而將初始寫入電壓變成1 4 V。第一頁的寫入中，記憶體單元的資料自狀態，，0，，向狀態”1”移動。因此，以13次的寫入次數，使記憶體單元資料達到狀態”丨”的臨限值。第二頁的寫人中，使記憶體單兀的資料成為狀態”3”與，，丨”—”2,，。此時，由於成為狀態，，0，，—”3，，係寫入至高於，^，—，，丨，，的位置，因此可使初始寫入電壓升高至16¥。因此，如圖1 7Β所示，使記憶體單元的資料自狀能，，〇，，變成狀態”3”時，寫入次數為丨丨次，使記憶體單元的^資料自狀態”1”變成狀態”2”時，寫入次數為6次。因此，第二頁的寫入可以11次的寫入編程。因此，第一頁與第二頁: 寫入次數合計為2 4次。另外，如後所述，同時寫入第一頁與第二頁時，使記憶體單元的資料變成狀態，，〇，，—，，1，，、，，〇，，4，, 2 ”、，，α，， —3 ”。因此將初始寫入電壓設定成14 ν。 -31 -

543200 A7 五、發明説明（29 因此’如圖17C所示，使記憶體單元的資料自狀態，，〇，，變成狀態”1，，時，窩入泠勃 ”入數為1 3 ;入，使記憶體單元的資料自狀態” 0 ”變成妝能，，？，，咕、夂风狀怎2時，冩入次數為17次，使記憶體單元的資料自狀態，，〇，，變成、、U夂成狀悲3”時，寫入次數為2〇 ’人。因而’同時寫入第-頁與第二頁時，以20次完成寫入。因此，同時窝入第一頁與第二頁時，可快速寫入。此外，由於該第—頁與第二頁為同—區塊内的頁次，因此可快速寫入連續的兩頁。自動編程如圖1 9所不’編程操作首先係輸入資料輸入命令裝的，，80h，，（h表示16進位數），在全部之資料記憶電路 310 31n/2的第-鎖存電路LAT (A)上設定有資料” 1，,（不執行寫入）。·之後，因應信號ALE及信號WE的雙態觸變，輸入位址及資料。因此，被行位址指定的資料記憶電路上連續的供應有資料。自外邵輸人的資料為顯示不執行寫人的資料，，「，時，圖5 線所示之資料記憶電路的節點NC4高電平。此外，自外部輸入的資料為顯示執行窝人的資料”Q，，時，節點nc為低電平。以後，第-鎖存電路LAT⑻的資料變成節點nc的電位。之後，如圖1 9所示，輸入自動編程之執行命令的l〇h”，自動編程開始。使用Ecc碼時，於，，i〇h，，命令輸入後，藉由ECC碼產生電路8自動製作ECC碼，將該碼供應至資料記憶電路。之後，自動編程操作開始。 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（30 ) 如圖20所示’倍速編程操作於輸入資料輸入命令8 0 h 、位址及'貝料後，輸出虛擬BUSy信號，因此輸入命令” 1 1 h”。該虛擬編程在1·5 β s的短時間内輸出刖吓信號。使用ECC碼時，於該命令，，llh”後，產生ECC碼，將該碼供應至資料記憶電路。因此Busy信號的時間比ι ·5 “ s長。將上述命令”8 Oh，，、位址、資料及命令，，Uh，，的輸入改變陣列位址（A 15, A 16)執行4次。但是，僅在最後輸入命令” 1 0 h ”取代命令” 1 1 h ”，來執行自動編程。此外，在第二次以後的命令，，80h，，中，不重設第一鎖存電路lat(a)。區塊位址（A 1 7〜A2 6)雖每次任意的位址被輸入。但是’圖1所示的列位址暫存器丨8於下一個位址被輸入時，前一個位址消失。因此，圖i所示之陣列區塊鎖存電路！9 於每次位址輸入時鎖存區塊位址至各陣列内。自動編程命令” 1 〇 h ”輸入後，編程操作被執行。但是，因本記憶體為多值記憶體，因此在一個記憶體單元内記情 2位元的資料。該2位元如前述的分配至位址a 9。亦即，位址A9為低電平時，第一頁被指定，位址A9為高電平時，第二頁被指定。第一、第二頁的寫入順序如圖2丨、圖 22所示。此外，本記憶體首先寫入第一頁的資料，之後寫入第二頁的資料。首先，參照圖2 1、圖2 2概略說明第—、第二頁的編程。在圖2 1所示之第一頁的編程中，設置在各資料記憶電路 310〜3111/2的；貝料被編程在記憶體單元内（3丁1)，之後，驗_ 讀出是否正確寫入（ST2)。亦即，記憶體單元的資料被讀 ____ -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) '~~~ ；--- 543200 A7

543200 A7 B7 五、發明説明（32 ) 省略。第一頁自動編程圖2 3顯示第一頁編程時的各部操作順序。如圖5、圖2 3 所示，將供應至資料記憶電路之電晶體6 1 h之閘極上的信號 BLC1作為 VCC +Vth，信號 BLSA作為 Vpass，BLTR作為 VCC。此時，第一鎖存電路LAT(A)内記憶有資料”1”（不執行寫入）時，位元線B L的電位為VCC。此外，記憶有資料，，〇，，（執行寫入）時，位元線的電位為接地電位VSS。此外，連接於所選擇的字線，非選擇頁的（位元線為非選擇）單元不可執行寫入。因此，連接於這些單元之位元線的電位與供應有資料”1”之位元線同樣為電位VCC。此處，藉由圖1所示之C G驅動電路9，選擇線SG1變成 VCC，選擇線SG2變成VSS，選擇C G線上外加VPGM (20V)，非選擇字線上外加Vpass (10V)。如此，被區塊選擇電路6所選擇之區塊（倍速時，逐一存在於各陣列）的選擇線SG1為 VCC ’選擇字線為VPGM (20V)，非選擇字線為VPASS (10V)。位元線為VSS時，單元的通道為VSS，字線為VPGM。因此，該單元被編程。另外，字線為VCC時，單元的通道並非 VSS ’而是藉由VPGM上昇，而耦合成VPGM/2。因此該單元未被編程。如此，如圖1 6、圖1 7所示，寫入有資料，，0，，的記憶體單元為狀態” 1，，。此外，寫入有資料，，丨，，的記憶體單元仍然維持狀態”0”。第一_夏竭1 驗證 _ -35- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇 X 297公釐） 543200 A7 B7 五、發明説明（33 ) 其次，編程驗證被執行（圖2 1，S T 2 )。圖2 4顯示編程驗證的操作，圖2 5顯示編程驗證時的各部順序。如圖、16所示，第一頁編程驗證讀出在所選擇的字線上供應高於讀出時之電位b的電位b ’。以後，”，”表示驗證電位，為高於讀出時字線電位若干的值。其次，如圖2 5所示，在所選擇之區塊内的非選擇字線及選擇線SG1上供應有電壓Vread。並使供應至圖5所示之資料記憶電路之電晶體6 1 g閘極上的信號BIAS處於高電平 (1.6V)，位元線被預充電。之後，使記憶體單元之源極端的選擇線SG2處於高電平 (Vread)。由於記憶體單元的臨限值電壓高於電位b ’時，記憶體單元關閉，因此位元線保持高電平。此外，由於記憶體單元的臨限值電壓未達電位b ’時，記憶體單元開啟，因此位元線的電位成為低電平（VSS)。此時，於執行寫入時，圖5所示之第一鎖存電路LAT (A) 的節點NA上鎖存有低電平（資料”0”）。此外，不執行寫入時，節點N A上鎖存有高電平（資料’’ 1 ”）。因此，供應至電晶體611之電流通路的信號VREG變成VCC，供應至閘極上的信號VRFY1處於高電平時，僅不執行寫入時的位元線自漂浮狀態固定在高電平。該操作後，位元線的電位被讀入第一鎖存電路LAT (A)内。第一鎖存電路LAT (A)上鎖存有高電平，係在記憶體單元之電位達到臨限值電壓時，與不執行寫入時。此外，第一鎖存電路LAT (A)上鎖存有低電平時， -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（34 僅為記憶體單元的電位未達臨限值電壓時。饮因此，第一鎖#電路LAT⑷為低電平時，再度執行窝入操作’於全邵資料記憶電路的資料達到高電平前，重複上述編程操作與驗證讀出操作（圖21 ’ ST1〜ST5卜 " 第二頁編裎第二頁編程也與第-頁編程同樣的自外部輸入有第二頁的資料。這些資料記憶在各資料記憶電路勝歸的第二鎖存電路LAT (A)内。第二頁編程操作與第―頁編程操作主要差異在於内部資枓載入（則）。第二頁編程操作視第一頁編程的操作結果而定。亦即，如圖16、圖17A所楚 π , 口 7 A所777罘一頁之記憶體單元的資料為狀態，，0，，（未執扞官r、t 、 A，，o，，m )時’第二頁的資科 u” 將记匕姐早兀的資料設定成狀』3。弟二頁之資料為” Γ，（不執料人）時，記㈣的資料仍保持狀態，，〇，，。記悻體〜兀 # u恤早兀的資料為狀態，，1，，（在 '-頁上執行寫入操作)時，第二頁的資料為”"執行寫 ::，，::=1元的資料設定成狀態”21 =，，：(不執行寫入)時’記憶體單元的資料保持狀二而將ΓΓ程操作視第一頁編程的操作結果而定。二單二:頁的資料寫入單元之前，須先檢查、記憶記 L、η豆早兀的為料為狀態，，〇 ”戋單元的資料η 因此，讀出記憶體卩’並執行載人圖5所示之資料記憶電路之第二 -37 本紙張尺度適财S S家^^^71^(210X297公釐)_ 543200 五、發明説明（35 =，lat(b)内之内部資料的載人（stii)。該内部資料 2入在竽線上供應圖16所示的電位a :該讀出結果記憶在資科記憶電路的第二鎖存電路二) 圖26錢示内部資料載人時的操作，圖27顯示 =一下，參照圖… ，：：料載入時’首先’將圖5所示之資料記憶電路之弟一鎖存電路LAT(A)的資料記憶在非選擇端的位元線上。其久，在字線上外加電位a，執行讀出操作。將該社果記憶在第-鎖存電路LAT(A)内。記憶體單元的資料為心，，時’第-鎖存電路LAT⑷内鎖存有資料，，〇，，，記 =為Y時，第-鎖存電路叫A)内記憶有資其次，在第二鎖存電路LAT⑻的資料成為，，丨，，後，號酸上外加中間電位1V，使信號卿成為電壓卿，^ 信號TO成為高電平。此時’第—鎖存電路匕資料”1” ’亦即記憶體單元的資料為”丄，，時，第二鎖存兩踗 LAT⑻的資料為，，〇，，。第—鎖存電路lat㈧的^ 為亦即記憶體單元的資料為狀態”i，，時，第二鎖疒心路LAT⑻的資料仍然為，τ。之後，將記憶在非選擇：：位元線上的資料送回第一鎖存電路LAT (A)。其次，與第一頁編程同樣的，在各部上外加指定電壓。在此狀態下，因應記憶在第一鎖存電路lat(a)内的。 ____-38- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200 A7 B7 五、發明説明（36 ) 資料，對所選擇的全部單元執行寫入（圖2 2，ST12)。弟二頁驗證第二頁驗證包含第一驗證讀出（ST13)及第二驗證讀出 (ST14)兩個步驟。第一驗證讀出（ST13)在驗證記憶體單元的資料是否為狀態’’ 2 ’’。第二驗證讀出（ST14)在驗證記憶體單元的資料是否為狀態” 3 ”。第二頁第一驗證讀出圖2 6 B顯示第二頁第一驗證讀出的操作，圖2 8顯示第二頁第一驗證讀出時各部的順序。如圖1 6所示，該驗證係在字線上外加電位b ’來執行讀出操作。位元線於記憶體單元的臨限值電壓達到b’時變成高電平，於未達臨限值電壓b ’時為低電平。但是此時，記憶體單元之資料為狀態” 3 ”的單元也關閉，因此驗證為Ο K。因而，第一頁的寫入操作時並未寫入，將連接於資料為狀態” 0 ’’之記憶體單元之位元線的電位變成低電平。亦即，第一頁的寫入操作時並未寫入，於記憶體單元的資料為狀態” 0 ”時，第二鎖存電路LAT (B)的節點N D藉由上述内部資料載入而處於高電平。此種狀態下，如圖2 8所示，將供應至圖5所示之電晶體6 1 u之電流通路的信號 VREG變成接地電壓VSS，將供應至閘極上的信號VRFY2變成高電平。如此，於第二鎖存電路LAT (B)的節點N D為高電平時，電晶體6 11開啟，位元線被強制處於低電平。其次，與第一頁驗證操作同樣的，將信號VREG變成電源電壓VCC，使供應至電晶體6 1 1之閘極上的信號VRFY1處於 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

裝气丁 •4 ::平。如此’在第-鎖存電路LAT(A)的節點Nc上銷存有南電不執行寫入時）時，電晶體川開敌。因而位元 ^達到冋私平。⑭作之後，位元線的電位被讀存電路LAT(A)内。 … 如圖26:所示’藉由上述操作，在第一鎖存電紅鄉) 上鎖存有面電平係、在因使記憶體單元之資料處;^狀態，，2，，而執饤寫人的早疋達到臨限值電壓時，與不執行寫入時。此外，第-鎖存電路LAT(A)上鎖存有低電平係在體單元的資料處於狀態，，2”而執行寫入的單元未達臨限：電f時’㈣行寫人之記憶體單元的資料在狀態”3”時。頁弟二驗證讀出圖26C顯示上述第-百梦―μ,. 時各部的順序。 ^出“作，圖25顯示此該驗證與第一頁驗證操作完全相同。此因，高於圖…斤不《電位,的單元’除使資料處於狀態，，3”的單元之外不存在。第-頁驗證因驗證記憶體單元的資料二而在字線上外加電位a，。但是此時，因係驗= W早兀的資料是否為狀態，，3” ’因此在字線上外力口電位 · = 圖了所示’第-鎖存電路LAT㈧内鎖存有高 :千係在早几達到臨限值電壓時及不執行寫入(開始即在第鎖存電路LAT (A)内鎖存有高電平）時。此外，在第一鎖存電路LAT(A)内鎖存有低電平係在單元未達臨限值1 時’亦即由於記憶ft單元的資料處於狀態，，3”而窝入' 543200 A7 B7 五、發明説明（38 ) 是尚未達狀態”3 ’’的NG時，與將記憶體單元的資料寫入狀態’’ 2 ”時。· 因此，第二頁驗證係執行第一頁驗證讀出與第二頁驗證讀出兩次。第一頁驗證為記憶體單元的資料為狀態”2，，被寫入時的驗證讀出，第二頁驗證為在狀態” 3 ”被寫入時的驗證讀出。再者，第一鎖存電路LAT (A)在低電平時再度執行寫入操作。如此，於全部資料記憶電路的資料達到高電平之前，重複該編程操作與驗證操作（圖22，ST12〜ST17)。但是，記憶體單元之資料為狀態” 3 ”時，臨限值電壓高。因而，該記憶體單元始終無法寫入。因此，在重複執行編程驗證操作中，前幾次可省略驗證記憶體單元的資料是否處於狀態” 3 ”的操作。此外，重複數次編程驗證操作時，寫入有臨限值電壓低於狀態” 3 ”之狀態” 2 ”資料的記憶體單元應該寫入已結束。因而，寫入有狀態”2 ”之資料的記憶體單元於重複數次編程驗證操作後，可省略驗證。讀出操作圖2 9顯示讀出操作的順序。如圖29所示，首先，輸入讀出命令”00h”後，藉由輸入位址開始操作。讀出操作中，被位址指定之頁的全部單元資料分別讀出至資料記憶電路310〜31n/2。之後，信號BUSY 被解除而成準備狀態時，因應信號RE的雙態觸變，依據行位址所指定的順序自資料記憶電路輸出有資料。圖3 0顯示倍速讀出操作的順序。該倍速讀出在一次讀出操作中，將四個記憶體單元陣列内之頁的單元全部讀出至 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543200

各資料記憶電路内。之後，信號BUSY被解除而成準備狀態時，因應k號RE的雙態觸·變，依據行位;止所指定的順序自資料記憶電路輸出有資料。為—個記憶體單元陣列的最後行位址時，輸出有短的信號BUSY(Uus)。之後，信號 BUSY被解除而成準備狀態時，因應信號的雙態觸變輸出有下一個記憶體單元陣列的資料。重複此種操作，於一次讀出時，4頁部分的資料被依序輸出。但是，這4頁並非連鲭的4頁。因此，如圖6C，6D所示，需要分配位址。 ” 此外，本貫施例的記憶體為多值記憶體，於丨個單元内記憶有2位元的資料。該2位元資料被位㈣指定。亦即如上所述，位址A9為高電平時，第二頁被指定，位址為低電平時，第一頁被指定。圖31為概略顯示讀出操作的流程圖。碩出操作於輸入讀出命令，，〇〇h，，後，藉由輸入位址開始 (ST21)。位址A9為高電平時，第二頁的資料被讀出 (ST25)。該第二頁讀出如圖16、圖l7A所示，被判定記憶體單元的資料是否為”2，，以下。八/人，位址A 9為南電平時，第一頁的資料被讀出。第一 ^的讀出操作包含兩個讀出操作。第—讀出操作（第一頁謂出1) (ST22)如圖丨6、圖丨7 A所示，判定記憶體單元的資料是否為”2，，以下或為，，3，，。第二讀出操作（第一頁讀出2) (ST24)如圖丨6、圖丨7 a所示，判定記憶體單元的資料是否為”1”或”2”以上。 ' 另外，對應於部分良品之不良區塊區塊選擇電路的熔絲 --- - -42- 本祇張尺度適A4^(21q^^—

裝訂

543200 A7 B7 五、發明説明（40 H)9被切斷。因此，在2值及4值的第二頁讀出操作中，存取不艮區塊時，該不良區塊不被選擇，電流未流入。因此，資料，，〇，，自動被輸出。但是，在4值的記憶體中，於第 -頁的讀出操作時，藉由第一、第二讀出操作(第一頁讀出U 2)輸出有資料，T。但是，藉由自圖U所示之反向器電路114所輸出的信號FUSECU丁，可知炼絲是否被切斷。因而，於熔絲109被切斷時，使輸出資料，，〇，，，僅執行第一讀出操作(第-頁讀出D，而不執行第二讀出；出 2) (ST23)。、其次，參照圖32至圖35詳細說明讀出操作。第二頁讀出如圖16所示，第二頁讀出係在所選擇的字線上外加有讀出時的電位c。其次，如圖34所示，在所選擇之區塊内的非選擇字線及選擇線SG1上外加Vread (4·5ν)。再於圖5所示之資料記憶電路之電晶體6 1 g的閘極上外加高電平的mAS，將位元線予以預充電。之後，將單元之源極端的選擇線SG2變成高= 平。由於單兀的臨限值電壓高於電位c時單元關閉，因此位元線保持高電平。此外，由於單元之臨限值電壓未達電位c時單元開啟，因此位元線成為接地電位vss。如圖1 7 A 所不，疋義記憶體單元的資料與記憶體單元的臨限值電壓。因此，記憶體單元的資料為狀態，，〇，，或狀態”丨，，時，位元線的電位為低電平，為狀態” 2，，或狀態”3，，時，位元線的電位為高電平。、

裝訂 -43-

M3200 41 五、發明説明（人，'些位兀線的電位被讀入第-鎖存電路LAT㈧。圖5所不< 第—鎖存電路LAT㈧的節點Na，如所示，於記憶體單元的資料為狀態”〇，，或狀態”^ 平’絲態”2”或狀態，，3”時為高電平$卜，節,點nb: f與即點ΝΑ相反的電平。行選擇線说處於高電平時，電哭4。 ^NB、NA^私位輸出至輸出緩衝第一頁讀出資料：二了一頁的資料被讀出。被第一頁讀出所輸出的] +為1 #，如圖17A所示，記憶體單元的或狀態”3”。心 μ因此，首先判斷記憶體單元的資料為狀態”2”以下或狀態，，3，，。纟次必須判斷記憶體單元的資料為狀態，，『或狀態’’ 1 ”以上。羞一讀出操作第一讀出操作中判斷記憶體單元的資料為狀能，，”以下或狀態，τ。圖33Α顯示第-頁第一讀出操作，圖23的左半部顯示此時的順序。圖35的順序與圖34相同。二首先，為求檢查記憶體單元的資料為狀態” 2，，以下或為狀怨3 ’在字線上外加電位c，讀出記憶體單元的資料。結果，第—鎖存電路LAT㈧内鎖存有高電平，如圖33 Α所不，僅在記憶體單元的資料為狀態，，3，，時。此外，第一鎖存電路LAT (A)内鎖存有低電平時，係在記憶體單元的資料為狀態或狀態，，厂，或狀態，，2，，時。 -44- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） A7 A7 B7 五、發明説明（42 % 態，，〇，，或為狀態，，i，出^作中’判斷記憶體單元的資料為狀作，圖35的右半部八3 3B_不第-頁第二讀出操、、牛邵刀頌示此時的順序。為求檢查記恃科留- ,十、早兀的資料為狀態”〇,、ά狀能，，丨”以上，在芊線上外加雷俨u 及為狀悲1以果，第—鎖存電mAT、a，憶體單元的資料。結元的资料為狀〜，（A)内鎖存有低電平，僅在記憶體單 “高電平？，”時，^ 能H狀4 2在β憶體單元的資料為狀態”1”或狀心Ζ 或狀怨” 3，，時。裝此時’將圖5所示的作號ν 作至電曰騎川、。咫0芰成接地電位VSS,將供應雨日日月丘《甲1極上的信號VRPY1變成高電平。第一鎖存龟路LAT (A)内鎖存有高南平每，、一作中，-己产一-A ^ E P ’第—頁第-讀出操二:…的資科為狀態，，3”時，位元線被強制處陆平。結果，記憶體單元的資料為狀態，，0，，或狀態”3” 線狀能!\兀線1電位為低電平。此外，記憶體單元的資料為怨1或狀恐”2”時，位元線的電位為高電平。其久’將这些位元.線的電位讀人第—鎖存電路Μ㈧内 :’如圖33B所示’記憶體單元的資料為狀態”〇”、狀態”3”時，第一鎖存電路LAT(A)的節點Na為低電平。此外’為狀態” i ”、狀態”2”時，節點NA4高電平。此外，節點NB形成與節點NA相反的電平。行選擇線现處於高電平時，電晶體61〇, 61n開啟，節點Νβ、NA的電位輸出至輸出緩衝器4。 --—— -45 - 本紙張尺度適用巾S S家料(CNS) A4規格(21GX 297公釐)—一 5432〇〇 A7 B7 五、發明説明（43 自動刪除圖3 6顯示刪除操作。删冊i除操作係以區塊為單除。因此，首先輸入選s F楠、广^ 勺平仫執仃刪别八碱擇£塊<區塊選擇命令，後，輸入區塊位址。之德於λ & t t 《 <後輸入自動刪除之執行命時，自動刪除開始執行。 h 圖37顯示倍速刪除操作。倍速刪除操作改變陣列位址 ⑷5，綱’輸入三次區塊選擇命令”6〇h” '區塊位址。之後，藉由輸入區塊選擇命令，，6f)h，， _ 卩7 60h 、位址、自動刪PMii行咋令’’DOh”，倍速刪除操作開始執行。區塊位址（A17〜A26)雖每次任意的位址被輸人，但是圖^ 所示的列位址暫存器18輸人有下―個位㈣，前—個位址即消失。因此’每次位址輸入時，係以，所示之陣列區塊電路1 9將區塊位址鎖存在記憶體單元陣列内。圖38顯示自動刪除時的流程圖。首先，執行所選擇之區塊的刪除操作（ST31)。之後，連接於資料記憶電路上之兩條位7L線（BLi，BL+1)中的一條位元線（BU)執行刪除驗證讀出操作，尚未完全被刪除時，再度執行刪除（ST32〜s^5, ST31)。1己憶體單元完全被刪除時，另一條位元線（Bu)執行刪除驗證讀出操作（ST36)。結果，尚未完全被刪除時，再度執行刪除（ST36〜ST39, ST31)。記憶體單元完全被刪除時結束操作。。在將不良區塊替換成區塊冗餘前的測試步驟中，於各刪除驗證操作ST33, ST36之後，統計被鎖存在第一鎖存電路 LAT (A)内之低電平資料數量，亦即統計驗證失敗的數量。 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 543200 A7 B7 五、發明説明（44 ) 該統計值超過規定值（本例中，行冗餘為4個時，規定值為 4，行冗餘為8個時，規定值為8)時，再度重複刪除測試 (ST34，ST38)。另外，部分良品的不良區塊於測試後，熔絲109被切斷。因此’存取該不良區塊時’該不良區塊不被選擇。因此’ 第一鎖存電路LAT (A)的資料成為低電平，刪除驗證未達 Ο K。但是，藉由自圖1 2所示之反向器電路114所輸出的信號FUSECUT，暸解熔絲109是否被切斷。因此，熔絲109因應信號FUSECUT被切斷時，驗證變成OK。刪除圖3 9顯示刪除操作的順序。執行刪除操作時，記憶體單元的資料成為狀態”0”，不論第一頁或第二頁執行讀出，均輸出有資料” 1 ”。刪除驗證圖4 0顯示刪除驗證操作的順序。一次的刪除驗證操作，係在連接於資料記憶電路之兩條位元線（BLi，BL+1)中的一條位元線（BLi)執行刪除驗證讀出操作。因此，使區塊内全部的字線WL處於選擇狀態的VSS。在單元的源極線SRC成為VDD，選擇線SG1成為Vread後，使單元之源極端的選擇線 SG2成為Vread。在單元的汲極端，亦即位元線上輸出有1 6 個單元中最淺單元的一 Vth電位。此時，使第一鎖存電路LAT (A)處於高電平，使信號BLC1 成為1.6V時，於Vth為一0.6V以下（删除確實）時，第一鎖存電路LAT (A)保持高電平。但是，Vth為一0.6V以上（刪除不確實） -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543200 A7 B7 五、發明説明（45 ) 時，第一鎖存電路LAT (A)的資料變成低電平。因此，第一鎖存電路LAT (A)全部的資料為高電平時，刪除驗證變成 OK。步升移位測試圖4 1顯示設置在圖1所示之控制電壓產生電路1 4内的電壓設定電路。如前所述，控制電壓產生電路1 4具有升壓電路。該升壓電路產生編程電壓Vpgm、刪除電壓Vera及電壓 Vpass等。如前所述，編程電壓Vpgm被分成數階段升壓。然而，記憶體單元的特性為隨編程的變動等而改變，升壓電路產生之上述各電壓亦隨編程的變動等而改變。因而，需要因應晶片的特性設定編程電壓Vpgm、刪除電壓 Vera及電壓Vpass。因此，在替換成冗餘區域前的測試時，執行自動編程及自動刪除，並依據該結果實施開始編程電壓的設定及開始刪除電壓的設定。圖4 1所示之電壓設定電路可因應晶片的特性設定最適切的編程電壓Vpgm、電塵Vpass及刪除電塵Vera。亦即，該電壓設定電路由初始資料記憶用熔絲16卜計數器162所構成。上述初始資料記憶用熔絲161使用熔絲設定用於控制電壓Vpgm、電壓Vpass及電壓Vera的初始資料。這些熔絲依據自動編程及自動刪除的結果被編程。這些自動編程及自動刪除係於替換成冗餘區域前的測試時進行。熔絲内所設定的上述初始資料於產生電壓Vpgm、電壓Vpass及電壓Vera時，被預置在計數器162内。計數器162可由預置計數器構成。該計數器162内供應有信號CT1，CT2。該計數器 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝訂

五、發明説明（46 ) 162的輸出信號如連接於升壓電路163的限制器，使該限制器的限制值改變。上述信號CT1如一次編程或刪除操作結束，驗證為N G時被供應。計數器162藉由該信號CT1被遞增。因而，因應計數器162的輸出信號來控制限制器，自升壓電路163輸出高1 步的電壓。此外，上述信號CT2為顯示本實施例的特徵者。亦即，於測試模式時，使資料被初始資料記憶用熔絲161讀出的開始編程電壓及開始刪除電壓遞增數步部分。先別之械调後的加速測試均附加稍南的開始編程電壓及開始刪除電壓。但是，藉由使用信號CT2，可具備加速測試用土數步改變的功能。因此，可附加適應於各個晶片的電壓。此外，在形成低於以初始資料記憶用熔絲161設定電壓 Vpass，Vpgm之資料電壓之編程非選擇的加速測試等時，必須使計數器162向負方向遞增。但是，此種可向負方向遞增的計數器複雜。因而使用信號CT2，藉由使計數器遞增（1 周）一（數步）部分，設定成低於以初始資料記憶用熔絲161 所設定之資料的電壓。藉由此種構造，不使用複雜的計數器即可設定所需值。依據上述第一實施例，記憶體單元陣列1具有數個區塊 bklO〜bkl23及數個區塊冗餘blkRDO〜blkRD9。各區塊bklO〜bkl23及各區塊冗餘blkRDO〜blkRD9上設有區塊選擇電路6 a。各區塊選擇電路6 a具有熔絲109，藉由切斷該熔絲109，可將任何 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543200 A7 B7

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五、發明説明U8 ) 其次說明本發明的第二種實施例。第一種實施例係於1 頁的寫入‘作時寫入i位元的資料。&第二種實施例則是於1頁的寫入操作時寫入i位元，於2頁同時寫入操作時可連績寫入2位元，於同時寫入連續頁次時可快速寫入。第一種實施例於分別編程第一頁及第二頁時，第一頁的編程寫入1個臨限值，第二頁的編程寫入2個臨限值。而於第一頁及第二頁同時編程時寫入3個臨限值。圖4 2顯示適用於第二種實施例之資料記憶電路的構造。此處，為便於說明，資料記憶電路具有3條鎖存電路（亦可以2條鎖存電路一次寫入3個臨限值）。圖4 2中與圖5相同的部分註記相同符號，以下僅說明不同部分。圖42所示的資料記憶電路還具有第三鎖存電路 LAT (C)第一鎖存電路LAT (C)中，上述節點n £上連接有電晶體6 2 f之電流通路的一端。該電晶體6 2 f的閘極上供應有k唬BLC3。該電晶體6 2 f之電流通路的另一端上，經由p 通道MOS電晶體62j連接有端子62i。該端子62i上供應有見壓VCC。上述電晶體6 2 j的閘極上供應有信號pRSTB3。上述電晶體6 2 f之電流通路的另一端上連接有第三鎖存包路1^丁（c)。孩第三鎖存電路LAT (c)由兩條時脈反向器電路62k，621構成。時脈反向器電路62k被信號SEN3, $咖犯控制，時脈反向器電路621被信號LAT3, LAT3B控制。該第三鎖存電路LAT (C)鎖存自記憶體單元所讀出的資料。此外，上述節點NE上串聯有電晶體6 2 q，6 2 h。電晶體 62q的閘極連接於上述第三鎖存電路LAT(C)的節點nf，電 -51 - 543200 A7 B7 五、發明説明（49

。且電晶體6 2 h的電流體6 2 q，6 2 h因應被鎖 :定位元線的電位。屋―一頁_ 矛二寺編程圖43 第一頁、第二頁同時編程的操作順序，圖、圖4 5顯示各部的操作。圖4 6顯示流程圖。第頁第一頁同時編程時，亦與圖1 9同樣的，首先，繼資料輸入命令’’ 8 〇 h，，>接，於X /二4· l 次l丨 , υ 11 <傻，輸入位址 '資料。自外部輸入的資料為顯示不執行寫入的資料”丨，，時，圖42之第一鎖存電路LAT (A)的節點N C為高電平。此外，自外部輸入之資料為顯示執行寫入的資料，，〇，，時，節點Nc為高電平。其次，如圖4 4所示，移動被鎖存在第一鎖存電路lAT (A) 内之賀料至第二鎖存電路LAT (B)。因此，與上述倍速編程同樣的輸入命令”12h，，。該命令亦短，為uvs。此時，將第一鎖存電路LAT (A)的内容轉移至第二鎖存電路lAT (β) 内。之後，再度輸入命令”80h，，、位址、資料。此時之位址為與先前輸入之位址相鄰的頁位址（僅A 9不同）。該資料被索存在第一鎖存電路LAT (A)内。之後，輸入自動編程執行命令’’ 1 0 h ”時，自動編程開始執行。由於驗證記憶體單元的資料是否為狀態，，丨，，時，寫入狀態”2”與”3 ’’的記憶體單元亦為〇κ。因而，強制使其 N G。因而將對應於寫入狀態’’ 2 ”，“ 3，，之記憶體單元的第二鎖存電路LAT (B)變成資料’’ 1 ”。由於驗證記憶體單元之資料是否為狀態”2”時，寫入狀態”3，，的記憶體單元亦為本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 543200 A7 B7 五、發明説明（50 ) OK。因而將對應於寫入狀態“3 ’’之記憶體單元的第三鎖存電路LAT(C)變成資料”1”，強制使其NG。亦即，首先，顯示被鎖存在第一鎖存電路LAT (A)及第二鎖存電路LAT (B)内之其中之一或兩個資料寫入為資料’’ 0 ” 時，將第一鎖存電路LAT (A)變成寫入狀態。如圖4 5 A所示，為執行這些操作而對調第二鎖存電路 LAT (B)與第三鎖存電路LAT (C)的資料。結果對狀態，，3，，之寫入的第二鎖存電路LAT (B)成為高電平，對狀態” 2 ”3 ’’ 之寫入的第三鎖存電路LAT (C)成為高電平（ST41)。之後，執行編程操作。該編程操作依據圖2 3所示的順序，與第一頁、第二頁分別執行之編程時完全相同 (ST42)。圖4 5B，45C，45D顯示驗證操作。在判定、驗證圖4 5 B所示之記憶體單元的資料是否為狀態” 1 ”中，寫入狀態”2”與狀態”3 ”的記憶體單元亦為 OK。但是，依據上述操作寫入狀態”2”與狀態”3”時，第三鎖存電路LAT (C)成為高電平。因此，強制將位元線變成低電平而成為NG (ST43)。此外，在判定、驗證圖4 5 C所示之記憶體單元的資料是否為狀態” 2 ’’中，寫入狀態’’ 3 ’’的記憶體單元亦為〇K。但是，依據上述操作寫入狀態” 3 ”時，第二鎖存電路LAT (B) 成為高電平。因此，強制將位元線變成低電平而成為NG (ST44)。再者，在判定、驗證圖4 5 D所示之記憶體單元的資料是 -53- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543200 A7

否為狀態”3，，中，為0K者僅為寫入狀態，，3，，時。因此，第一鎖存電路LAT (A)為低電平時，不執疒）、、入操作，而是重複該編程操作與驗證操作，直至仃=度寫資料記憶電路之第一鎖存電路以丁㈧的資料 (ST48)。、主」π电平另外：在將不良區塊替換成區塊冗餘之前的測試步驴中’統計被鎖存在第一鎖存電路LAT(A)内之低電平資料數量，f即統計驗證失敗數量。該統計值超過規定⑴本例中’仃冗餘為4個時，規定值為4，行冗餘為8個時，規定值為8)時，再度重複編程驗證，於降低到規定值以下時疋結束編程操作（ST46, ST47)。差二頁、第二頁倍诗圖47為第一頁、第二頁同時編程，且顯示倍速編程的操作。此時亦與上述同樣的，首先輸入命令”8〇h，，、位址、貝料。琢資料被索存在第一鎖存電路LAT (A)内。其次，輸入命令，’12h，，，輸出信號即吖。之後，將第一鎖存電路 lat(a)《資料轉移至第二鎖#電路[八丁⑼内。卩度輸入命令’ 8 0 h ’’、位址（與先前輸入之位址相鄰的頁位址）、資料 llh 輸出仏號BUSY。執行4次該操作來改變陣列位址（A15, A16)。但是，最後係輸入自動編程執行的命令’ 1 0 h ” ’而非命令”丨丨h ”，開始實際的編程。上述第二種實施例係同時編程第一、第二頁。因此可縮短編程時間。再者，藉由執行倍速編程，還可進一步縮短編程時間。 4：------- -54- 本紙張尺度適用中國國家標準(CNS) Α^^-χ撕公爱)一 543200 A7 B7 五發明説明（52 ) 另外，第一、第二種實施例中，區塊選擇電路6 a具有熔絲109，禁止寫入電路1 5 a及禁止刪除電路1 5 b具有熔絲151c， 152c，不過並不限定於熔絲，例如，亦可使用EEPOM單元等的非揮發性記憶體。有關其他的溶絲亦同。 -55- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims

A8 B8 C8 D8 、申請專利範圍 1 ·種半導體記憶體，其包含：記憶體單元陣列，其係具有第一、第述第一記憶區域具有由位址信號 ^〔戈上 .L Α/. 現所選擇的數個記憶元 :广二記憶區域具有由控制信號所選擇的 •fe 7L件；及丄空制電路’其係具有溶絲元件’上述控制電路切斷上件時，禁止對上述第二記憶區域寫入及/或刪 2. 如申^請專利範圍第i項之半導體記憶體，其中還包含、第三記憶區域’其係替換上述第一記記憶元件。 R 3. 如申請專利範圍第2項之_導體記憶體，其中上述控制電路控制將上述第=却記憶區域。 U — A㈣變成上述第二 4. 如申請專利範圍.第3項之半導體記憶體’其中上述第一1己憶區域係記憶安全資訊。 5·如申請專利範圍第！項之半導體記憶體’其中還包各選擇電路，其係選擇上述第二記_ G。叱L區域，上述選擇電路於批次編程及批次刪除時，將、非選擇。 …弟-記憶區域變成 6· —種半導體記憶體，其包含：、：憶體單元陣列’其係具有第―、第二記憶區域，上 t弟5己丨思區域具有由位址信號所ίΡ ^ ^ y 他L , I π選擇的數個記憶元，以弟二記憶區域具有由控制信號所選擇的數個記 -56- 543200 A B c D 六、申請專利範圍憶元件； J擇電路’其係分別對應於上述第一、第二記憶區域汉、，述各選擇電路具有溶絲元件，因應位址信號選擇上逑第一或第二記憶區域，·及、開關兀件’其係並聯於上述熔絲元件，上述開關元件於上逑熔絲元件被切斷的狀態下，因應控制信號被導通，將上述選擇電路設定成可選擇。 7·如=請專利範圍第6項之半導體記憶體，其中還包含第三記憶區域，其係替換上述第一記憶區域内的不良記憶元件。 8. 如申請專利範圍第7項之半導體記憶體，其中，上述控制電路控制將上述第三記憶區域變成上述第二記憶區域。 9. 如申請專利範圍第8項之半導體記憶體，其中上述第一兄憶、區域記憶安全資訊。 10. 如申請專利範圍第6項之半導體記憶體，其中還包本選擇電路，其係選擇上述第二記憶區域，上述^選^擇電路於批次編程及批次刪除時，將上非選擇。 11. 如申請專利範圍第6項之半導體記憶體，其中還包各檢測電路，其係檢測上述熔絲元件（丨〇 9 )的狀能。 12· —種半導體記憶體，其包含： & 數個區塊，其係具有數個記憶元件；記憶電路，其係對應於上述各區塊來設置，上述記情 -57- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

申請專利範

私路口己fe第-邏輯位準或第二邏輯位準的資料； —，其係檢測上述記憶電路的記憶狀態：及 S %路’其係自上述各區塊的記憶元 =出電路藉由上述檢測電路檢測上述記憶電路二 =述第一邏輯位準時，輸出上述區塊内之記憶元件 2料，於檢測上述記憶電路所記憶之上述第： =不依據上述區塊内之記憶元件的資料，而輸出- 疋的值。 13·如申請專利範圍第12項之半導體記憶體，其中一=記憶電路於對應之上述區塊不良時，記憶上述第一遴輯位準的資料。 14·如申請專利範圍第12項之半導體記憶體，其中 —上述記憶電路為溶絲幻牛及EEPR〇M單元中的其中 15·種半導體記憶·體，其包含：」一記,_(512行）’其係具有數個記憶元件，上述第一記憶區域記憶自外部輸入的資料；錯誤訂正碼產生電路，其係產生錯誤訂正碼；及第…己憶區域（ECC碼區域），其係記憶對應於自上述外部輸人之資料，由上述錯誤訂正碼產生電路所產生的錯誤可正碼’上述第二記憶區域於上述錯誤訂正碼產生電路未開啟時，使用於替換上述第—記憶區域内的不良記憶元件。 16.如申凊專利範圍第i 5項之半導體記憶體，其中還包含，本紙張尺度適G關家標準(CNS) A4規格(210 X 297公董） -58- 543200 A8 B8 C8

&制部，其係設定上述錯誤訂正碼產生電路開啟或不開啟。 17.如：請專利範圍第16項之半導體記憶體，其中還包含，。斗己L部，其係接收寫入資料及上述錯誤訂正碼產生，路所供應的錯誤訂正碼，上述資料記憶部連接於上述第一、第二記憶區域的行線。 18·如申請專利範圍第17項之半導體記憶體，其中還包含：行位址暫存器，其係接收行位址信號；及仃解碼咨，其係連接於上述行位址暫存器及上述資料 ^將上述行位址暫存器所供應之上述行位址信號予以解碼，上述行解碼器於上述錯誤訂正碼產生電路被開啟f選擇夕於上述錯誤訂正碼產生電路未開啟時的行線。 19.如申請專利範圍第！ 8項之半導體記憶體，其中上述行解碼器.包含行預解碼器，上述行預解碼器於上述錯誤訂正碼產生電路開啟時，預先將位址信號予以編碼，於上述錯誤訂正碼產生電路未開啟時，停止預解碼，輸出選擇行冗餘的信號。 20· —種半導體記憶體，其包含：記憶單元；電壓產生電路，其係產生用於控制上述記憶體單元之操作的電壓；兒憶電路，其係記憶由上述電壓產生電路所產生之電壓的初始值； -59-

M3200

计數备，其係連接於上述記憶電路及上述電壓產生電、匕制因應自上述記憶電路供應之初始值，由上述電壓產生電路所產生的電壓成階段狀；及兒第一信號，其係於測試模式時供應至上述計數器，上述第一信號使上述計數器的值逐步改變。 21. 如申請專利範圍第2 〇項之半導體記憶體，其中、上述記憶電路至少記憶資料的編程電壓及刪除初始值。 22. 如申請專利範圍第2丨項之半導體記憶體，其中上述第-信號將供應至上述計數器之編程電壓電壓的初始值予以逐步遞增。 μ 23. 如申請專利範圍第2〇項之半導體記憶體，其中還包本，第二信號，其係於上述一次編程或刪除操作钟束，户證為N G時，供應至上述計數器。〜 -60-

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