JP4871701B2 - ストレージシステム - Google Patents

Description

本発明はストレージシステムに係わり、特に、記憶デバイスとしてフラッシュメモリなどの半導体メモリを使用したストレージシステムに関するものである。

記憶制御システムは、ストレージシステムと、このストレージシステムに対して上位装置となる情報処理装置と、を備えている。ストレージシステムは、ハードディスクドライブ等の記憶デバイスの複数をアレイ状に収容することにより、情報処理装置に十分な記憶容量を提供する。情報処理装置はストレージシステムにＳＡＮなどを介して接続し、記憶デバイスにデータを書き込み、かつ書き込んだデータを記憶デバイスから読み込む。ストレージシステムは記憶デバイスと情報処理装置との間のデータの交換を制御する制御装置を備えている。

ところで、ハードディスクドライブは随時データの書き換えが可能であるために、データが改竄されるおそれがある。そこで、データの書き換えを制限する機能をストレージシステムに持たせた従来技術が種々存在する。データの書き換えを制限する機能は、ＷＯＲＭ（Write Once Read Many）と呼ばれる。

例えば、特開２００５−２６７６０２号公報には、ストレージシステムのボリュームに保存されるデータを保護することが可能なストレージシステムが開示されている。ストレージシステムはボリュームが表現されるストレージ媒体、ストレージシステムを制御するディスクコントローラ、及び次回書き込みポインタを使用してボリュームの複数の領域のどれが書き込み保護されているか表示する複数のエントリを有するＷＯＲＭ（追記型）構成テーブルを持つことにより、保護される領域を管理することによりＷＯＲＭ機能を実現する。ＷＯＲＭ構成テーブルのエントリは、それぞれ先頭オフセットと末尾オフセットを使用して定義されるボリュームの書き込み保護領域を表示する。

また、特開２００５−２８４８１６号公報には、キャッシュを含むストレージシステム全体としてＷＯＲＭを保証したシステムが記載されている。ストレージシステムは、計算機から受信したライトデータを格納する記憶デバイスと、キャッシュメモリと、記憶デバイスへのデータの入出力を制御する制御部とを有する。制御部は、計算機から受信したライトコマンドで指定されるライト対象の記憶領域について、既にライトデータがストレージシステムに書き込まれているか否かを判断し、ライト対象の記憶領域についてライトデータが未だ書き込まれていない場合に、前記ライトコマンドに従ってライトデータを受信して、ライトデータをキャッシュメモリに格納する。

さらに、特開２００５−３３８９４５号公報には、ＷＯＲＭ機能を利用可能にしたストレージシステムが開示されている。ストレージシステムは、計算機からのデータの書き込み要求を受領すると、書込禁止情報が示す内容に基づいて計算機から書き込みデータの書き込み可否を判定する。書き込み可能である場合は、送信されたデータの保証コードを生成し、データが格納される領域が書込不可であることを示す書込禁止情報を生成し、生成された書込禁止情報を前記保証コードに格納して、計算機から受信したデータが格納される領域に、書込禁止情報を格納した保証コードを付与し、書込禁止情報を格納した保証コードを付与したデータを、キャッシュメモリ、及び／又は、ディスク装置に格納する。計算機からの書き込みデータが書き込み不可能である場合には、計算機に対してその旨を送信する。
特開２００５−２６７６０２号公報 特開２００５−２８４８１６号公報 特開２００５−３３８９４５号公報

既述した従来のストレージシステムは、記憶デバイス自体がＷＯＲＭ機能を持ったものではなく、ストレージベンダによって提供される管理用のソフトウエアに基づく処理によって、ストレージシステムにＷＯＲＭ機能を持たせている。したがって、従来のストレージシステムは、ＣＤ−ＲやＤＶＤ−Ｒのように、記録デバイスに対するデータの改竄を物理的に防止できるようにすることまでは配慮されていない。

ストレージシステムは情報処理装置から発行されるデータを記録デバイスに書き込み後、このデータを頻繁に更新する必要性を備えていることから、追記型の記憶デバイスだけでストレージリソースを構成することができないことは当然であるが、追記型の記憶デバイスと随時書き換え可能な記憶デバイスとを併用し、改竄を避けるべきデータを追記型の記憶デバイスに移動するとしても、ストレージリソースに追記型の記憶デバイスを利用することは効率的でない。

本発明は、既述の問題を解決するために、管理者が随時に設定できるＷＯＲＭ機能を記憶デバイス自体に持たせるようにしたストレージシステムを提供することを目的とするものである。

本発明は、情報処理装置から送られたデータを記憶デバイスに書き込むことができるが、記憶デバイスに新たなデータの書き込みや書き込まれたデータの更新を禁止した以降は、記憶デバイスへのデータの書き込み制限を記憶デバイス自体に物理的かつ不可逆的に設定できるようにした、ストレージシステムであることを特徴とするものである。

既述の目的を達成するために、本発明は、複数の記憶装置と、前記複数の記憶装置と情報処理装置との間のデータ伝送を制御する記憶制御装置と、を備え、 前記記憶制御装置は、前記複数の記憶装置を複数のパリティグループにし、 複数のパリティグループのうちの少なくとも一つの特定パリティグループに属する論理ボリュームをデータ書込み可能状態からデータ書込み制限状態に設定可能な、ストレージシステムであって、前記複数の記憶装置の夫々は、記憶領域と、当該記憶領域への前記データの書き込みと、前記記憶領域に書き込まれた前記データの当該記憶領域からの読み出しを制御する制御回路と、前記制御回路に、前記データの書き込みを実行させるための第１の制御信号を第１の制御線を介して出力し、前記データの読み込みを実行させるための第２の制御信号を第２の制御線を介して出力する、記憶装置コントローラと、を有し、前記複数の記憶装置のうち前記特定パリティグループに属する記憶装置は、さらに、 前記第１の制御線と前記第２の制御線との少なくとも第１の制御線の途中にある切断素子と、当該切断素子に前記第１の制御線の切断に必要な電圧を供給する電圧回路と、前記電圧回路と前記切断素子との接続を開閉する第１のスイッチと、前記記憶装置コントローラと前記切断素子との接続を開閉する第２のスイッチと、を有し、前記記憶装置コントローラは、前記第１のスイッチを開にすると、前記第２のスイッチを閉にし、前記第１のスイッチを閉にすると、前記第２のスイッチを開になるように制御し、前記記憶制御装置からの制御信号に基づいて前記第１のスイッチを閉にし、前記切断素子に前記電圧回路から前記閉状態の第１のスイッチを介して前記必要な電圧を供給して前記第１の制御線を切断することにより前記記憶装置コントローラから前記制御回路に前記第１の制御信号が供給されないようにして、前記特定パリティグループに属する前記論理ボリュームを前記データ書込み可能状態から前記データ書込み制限状態に変更し、前記記憶制御装置は、前記第１のスイッチが閉にされる前に、前記特定パリティグループに、書込み可能状態から書込み制限状態に変更できないように論理ボリュームが設定されている場合、当該論理ボリュームを前記複数パリティグループのうち前記特定パリティグループ以外のパリティグループに属する前記記憶装置に移動する、ことを特徴とするものである。

本発明の主たる他の構成は、前記第２の制御線の途中に第２の切断素子を備え、前記電圧回路は当該第２の切断素子に前記第２の制御線の切断に必要な電圧を供給し、前記電圧回路と前記第２の切断素子との接続を開閉する第３のスイッチと、前記記憶装置コントローラと前記第２の切断素子との接続を開閉する第４のスイッチと、を有し、前記記憶装置コントローラは、前記第３のスイッチを開にすると、前記第４のスイッチを閉にし、前記第３のスイッチを閉にすると、前記第４のスイッチを開になるように制御し、前記記憶制御装置からの制御信号に基づいて前記第３のスイッチを閉にし、前記第２の切断素子に前記電圧回路から前記閉状態の第３のスイッチを介して前記必要な電圧が供給して前記第２の制御線を切断することにより前記記憶装置コントローラから前記制御回路に前記第２の制御信号が供給されないようにして、前記特定パリティグループに属する前記記憶装置を前記データの読み込み可能状態から前記データの読み込み制限状態に変更する、ことを特徴とするものである。

本発明によれば、管理者が随時に設定できるＷＯＲＭ機能を記憶デバイス自体に持たせるようにしたストレージシステムを提供することができる。

図１は、本発明に係わるストレージシステムを備えた記憶制御システムを示している。この記憶制御システムは、上位装置としての情報処理計算機6と、ストレージシステム１と、管理計算機8とから構成されている。情報処理装置は、ユーザのクライアント計算機に対してサーバあるいはホストとして働くものであり、ユーザが望む業務のアプリケーションをクライアント計算機に対して提供する。

ストレージシステムステム１は、複数の記憶デバイス（記憶装置）３と、この記憶デバイスと情報処理計算機６との間のデータの交換に係わる各種制御処理を実行する記憶制御装置４と、を備えている。記憶制御装置４はプロセッサ４Ｂと、このマイクロプロセッサが実行するマイクロプログラムを格納する不揮発メモリ４Ｄと、マイクロプロセッサが記憶制御処理を実行する上で参照する制御テーブルを格納した制御メモリ４Ｃと、を備えている。４Ｅは記憶装３置に書き込まれるデータの一時記憶領域であるキャッシュメモリである。

４Ｈは制御装置４の内部バスであり、情報処理計算機６のＩ／Ｆ（６Ａ）はバス４ＨのＩ／Ｆ（４Ａ）に接続している。管理計算機８のＩ／Ｆ（８Ａ）はバス４ＨのＩ／Ｆ（４Ｇ）に接続されている。バス４ＨのＩ／Ｆ（４Ｆ）は複数の記憶デバイス３に接続している。管理計算機８は制御メモリへの制御テーブルの設定等記憶制御処理の一端を担っている。記憶デバイスは記憶素子としての複数のフラッシュメモリチップＣ１，Ｃ２，・・・・Ｃｎと、各素子を制御するコントローラ（フラッシュメモリコントローラ）２を備えている。

記憶デバイスの詳細な構成を図２に示す。フラッシュメモリチップＣ１（Ｃ２）は、ＷＯＲＭ機能を持った記憶素子である。このＷＯＲＭ機能は、フラッシュメモリコントローラ２とフラッシュメモリチップとの間の書き込み制御線の途中にヒューズ５０があること、そして、ヒューズにヒューズが溶断するに足る程度の電圧を供給するための高圧回路があること、ヒューズが切断された後はフラッシュメモリコントローラ２から書き込み制御信号がフラッシュメモリチップに送られないようにしたことにより達成される。

フラッシュメモリチップはアドレスをラッチするアドレスラッチ回路４０と、指定されたアドレスにデータを記憶する記憶領域である記憶セル４２と、データをラッチするデータラッチ回路４４と、アドレスラッチ回路４０とデータラッチ回路４４とを制御する制御回路４６と、記憶セルの書き込みデータを消去する消去回路４８と、制御回路４６への書き込み制御線５１Ａの途中に設けられた第１のヒューズ５０と、読み込み制御線５２Ａの途中に設けられた第２のヒューズ５２と、を備えて構成されている。これらヒューズはフラッシュメモリチップ外にあっても良い。

フラッシュメモリコントローラ２は、プロセッサ２０と、プロセッサ２０が実行するマイクロプログラムが格納された不揮発メモリ１４と、プロセッサ２０がマイクロプログラムを実行する上で参照する制御テーブル等が格納される制御メモリ１６と、ヒューズ５０，５２に高電圧を付加することを制御する制御信号出力用の高電圧制御用Ｉ／Ｆ２２と、フラッシュメモリチップに各種制御信号を出力するためのＩ／Ｆ１８と、記憶制御装置４のＩ／Ｆ４Ｆと接続するＩ／Ｆ１０とを備えている。

フラッシュメモリＩ／Ｆ１８からアドレスラッチ回路４０にはアドレス信号線３２が設けられている。フラッシュメモリコントローラ２のプロセッサ２０は、記憶セルのアドレスを指定するアドレス信号をアドレス信号線３２からアドレスラッチ回路４０に出力する。

符号３０はデータ線である。データ線３０は、フラッシュメモリＩ／Ｆから出てデータラッチ回路４４に接続されている。アドレスラッチ回路４０はアドレス線３２から送られたアドレスをラッチする。データラッチ回路はデータ線３０から送られたデータ、或いは記憶セルから読み出されたデータをラッチする。

制御回路４６は、アドレスラッチ回路４０及びデータラッチ回路４４を制御し、ラッチされたアドレスに対応するデータを記憶セル４２に書き込み、或いはラッチされたアドレスに格納されたデータを記憶セルから読み出す。

符号２４は、フラッシュメモリコントローラ2がフラッシュメモリチップ（Ｃ１，Ｃ２・・・・）を選択する制御信号を出力するための制御線である。プロセッサ２０は、複数あるフラッシュメモリチップから、記憶制御装置４のプロセッサ４Ｂからの指示を受けて、データの入出力対象となったチップを選択して当該チップを活性化する。プロセッサ２０は、選択されたチップの制御回路４６に、チップ選択信号（/CE：Chip Enable）をフラッシュメモリＩ／Ｆ１８を介して出力する。

符号５１Ａは、データ書き込み制御信号（/WE：Write Enable）を制御回路４６に出力する制御線である。この書き込み制御信号線５１Ａには、フラッシュメモリＩ／Ｆ１８からの配線２６が接続されている。プロセッサ２０は配線２６を介して制御線５１Ａに書き込み制御信号を出力する。

符号５１Ｂは、データ読み込み制御信号（/OE：Output Enable ）を制御回路４６に出力する制御線である。この書き込み制御信号線５１Ｂには、フラッシュメモリＩ／Ｆ１８からの配線２８が接続されている。プロセッサ２０は配線２８を介して制御線５１Ｂに読み込み制御信号を出力する。

ＳＷ３は信号線２６と書き込み制御信号線５１Ａとの間に設けられたスイッチである。ＳＷ４は信号線２８と読み込み制御信号線５１Ｂとの間に設けられたスイッチである。書き込み制御信号線５１Ａは高圧回路からの出力線３８に接続する第１の高電圧線５３Ａに接続している。第１の高電圧線５３Ａと出力線３８との間にはスイッチＳＷ１があり、スイッチＳＷ１は制御線３４に接続されている。制御線３４とスイッチＳＷ３との間には第１のバイパス線５５Ａがあり、その途中には第１のインバータ５４がある。

読み込み制御線５１Ｂは高圧回路からの出力線３８に接続する第２の高電圧線５３Ｂに接続している。第２の高電圧線５３Ｂと出力線３８との間にはスイッチＳＷ２があり、スイッチＳＷ２は制御線３６に接続されている。制御線３６とスイッチＳＷ４との間には第２のバイパス線５５Ｂがあり、その途中には第２のインバータ５６がある。

書き込み制御信号線５１Ａと制御回路４６との間には、第１のヒューズ５０があり、読み込み制御信号線５１Ｂと制御回路４６との間には第２のヒューズ５２が設けられている。ヒューズは請求項に記載された切断素子の一例である。ヒューズは高圧回路からの高電圧を受けると溶断し、これにより各制御線は非可逆的、物理的に切断させる。プロセッサ２０はＩ／Ｆ２２を介してスイッチの開閉を制御する制御信号をスイッチＳＷ１とＳＷ２とにそれぞれ出力する。

次に、フラッシュメモリチップへのデータの書き込み時及びフラッシュメモリチップからのデータの読み込み時における、図２の回路の動作について説明する。この時の各スイッチの状態は次のとおりである。プロセッサ２０は制御線３４及び３６にスイッチＳＷ１とＳＷ２とを開放するための「Ｌ」を各スイッチのゲートに出力する。これにより、両スイッチは開放され、電圧回路からの電圧がヒューズ５０と５２に印加されない。電圧としてヒューズが溶断される程度の電圧であれば足りる。この電圧は制御信号の電圧レベルと比較して高いために、高電圧として記述した。

一方、スイッチＳＷ３へはインバータ５４によって「Ｈ」が供給され、そしてＳＷ４へはインバータ５６によって「Ｈ」が供給される。したがって、ＳＷ３及びＳＷ４は閉じられている。これにより、フラッシュメモリコントローラ２は制御回路４６へ書き込み制御信号（/WE）及び読み込み制御信号（/OE）をそれぞれ出力することができる。この時、ＳＷ１及びＳＷ２が開放されているために、高電圧がフラッシュメモリコントローラ２に印加されないようになっている。

フラッシュメモリコントローラ２は、記憶制御装置４のプロセッサ４Ｂのデータ書き込み又は読み込み命令を受けて、命令の対象となっているフラッシュメモリチップを選択する。フラッシュメモリコントローラ２は選択されたチップの制御回路４６にチップ選択信号（/CE）を出力する。次いで、プロセッサ２０が書き込み制御信号（/WE）を配線２６、スイッチＳＷ３、書き込み制御線５１Ａ、及びヒューズ５０を介して制御回路４６に出力すると、制御回路４６は、アドレスラッチ回路４０でラッチされた、前記記憶セルのアドレスに、データラッチ回路４４でラッチされたデータを書き込む。

プロセッサ４Ｂは、計算機６から送られたデータを格納するキャッシュメモリ４Ｅからこのデータを読み、これをフラッシュメモリコントローラ２に送る。フラッシュメモリコントローラ２のプロセッサ２０は制御回路４６にチップ選択信号を送信して特定のチップを選択し、このチップのデータラッチ回路４４にデータをラッチする。

プロセッサ２０が読み込み制御信号（/ＯE）を配線２６、スイッチＳＷ４、読み込み制御線５１Ｂ、及びヒューズ５２を介して制御回路４６に出力すると、制御回路４６は、アドレスラッチ回路４０でラッチされたアドレスに格納されたデータを記憶セル４２から読み出してデータラッチ回路４４でラッチし、ラッチされたデータをフラッシュメモリＩ／Ｆ１８を介してプロセッサ２０に出力する。プロセッサ２０はこのデータを記憶制御装置４に送る。プロセッサ４Ｂはキャッシュメモリ４Ｅに書き込む。計算機６からデータ読み込み要求を受けたプロセッサ４Ｂは、キャッシュメモリ４Ｅからデータを読み込んで、データを計算機６に出力する。

フラッシュメモリコントローラ２が記憶制御装置４からの命令に基づいて、フラッシュメモリチップをＷＯＲＭ化する際の、図２に示す回路の動作について説明する。フラッシュメモリチップＷＯＲＭ化するとは、書き込み制御線５１Ａの途中にあるヒューズ５０を溶断して、記憶セル４２にデータを書き込むこと、また、記憶セル４２の格納データを更新することを禁止することをいう。なお、読み込み制御線５１Ｂの途中にあるヒューズ５２を溶断することにより、記憶セル４２からのデータの読み込みをできないようにすることができる。このことは、記憶セルのデータを破棄（シュレッディング）することに等しい。ＷＯＲＭ化されていないフラッシュメモリチップに対する、データのシュレッディングは、記憶セルの全メモリ領域に所定値を更新記憶させれば良い。すなわち、ヒューズ５２に対する溶断は、通常ヒューズ５０が溶断されていないフラッシュメモリチップに対して行う。

ストレージシステム1がフラッシュメモリチップをＷＯＲＭ化する場合、プロセッサ２０は制御線３４に「Ｈ」を出力する。この結果、スイッチＳＷ１は閉じ、一方、インバータ５４によってスイッチスイッチＳＷ３には「Ｌ」が供給されるため、スイッチＳＷ３は開く。書き込み制御線５１Ａは第１の高電圧線５３Ａを介して高圧回路に接続する。

ヒューズ５０に高電圧が加えられてヒューズ５０が溶断する。その後、プロセッサ２０が制御線３４に「Ｌ」を出力すると、スイッチＳＷ１は開き、スイッチＳＷ３は閉じる。以後、プロセッサ２０が書き込み制御信号を書き込み制御線５１Ａに出力しても、ヒューズ５０は溶断しているために、書き込み制御信号は制御回路４６に到達しない。したがって、フラッシュメモリコントローラ２はフラッシュメモリチップにデータを書き込むことができない。すなわち、フラッシュメモリチップがＷＯＲＭ化されたことになる。フラッシュメモリコントローラは各フラッシュメモリチップ毎にフラッシュメモリチップをＷＯＲＭ化することができる。

フラッシュメモリコントローラ２が、ＷＯＲＭ化されたフラッシュメモリチップに対して、記憶制御装置４からの命令に基づいて、フラッシュメモリチップをシュレッディング、すなわち、フラッシュメモリチップからデータを読み出すことが出来ないようにする場合、プロセッサ２０は制御線３６に「Ｈ」を出力する。すると、スイッチＳＷ２は閉じ、スイッチＳＷ４は開く。読み込み制御線５１Ｂは第２の高電圧線５３Ｂを介して高圧回路に接続し、ヒューズ５２に高電圧が印加してヒューズ５２が溶断する。以後、スイッチＳＷ２が開き、スイッチＳＷ４が閉じて、プロセッサ２０が読み込み制御信号を読み込み制御線５１Ｂに出力しても読み込み制御信号は制御回路４６に到達しない。したがって、フラッシュメモリコントローラ２はフラッシュメモリチップからデータを読み出すことができない。

図３はフラッシュメモリコントローラ２がヒューズの切断を行うフローチャートを示している。フラッシュメモリコントローラ２のプロセッサ２０が記憶制御装置４のプロセッサ４Ｂから特定のフラッシュメモリチップに対する要求を受け付けると（１０）、この要求がフラッシュメモリチップをＷＯＲＭ化する要求か、すなわち、フラッシュメモリコントローラをRead Onlyにするための要求かを判定する（１２）。フラッシュメモリコントローラがこの判定を肯定した場合は、書き込み制御線（ＷＥ線）のヒューズ５０に高電圧を印加してヒューズを溶断する。一方、フラッシュメモリコントローラが前記判定を否定すると、読み込み制御線（ＯＥ線）のヒューズ５２を切断する。

図２０は図２のフラッシュメモリチップＣ１を抜き出した、フラッシュメモリチップブロック図であり、図１９はフラッシュメモリチップへのデータの書き込み動作を示すタイミングチャートである。図１９のタイミングチャートを、図２０を利用して説明する。

図１９において、Addr inとはフラッシュメモリチップにアドレスが入力されてラッチされた状態にあることを示し、Data inとはフラッシュメモリチップにデータが入力されてラッチされた状態にあることを示している。フラッシュメモリコントローラ２がチップ選択信号（/CE）をHigh（Ｈ）からLow（Ｌ）にし、書き込み制御信号（/WE）をＨからＬにするとフラッシュメモリチップの記憶セル４２にデータの書き込みが行われる。しかしながら、ヒューズ５０が切断されていると、/WE´がＬにならないために記憶セル４２にデータの書き込みが行われない。

読み込み制御信号（/OE）がＨからＬになり、/WEがＬからＨになると、フラッシュメモリコントローラは記憶セルに書き込まれたデータを読み出して（Data out）してベリファイを実行するが、既述のとおりデータが書き込まれなかったためにフラッシュメモリコントローラ２は書き込みエラーを判定し、このエラーメッセージを記憶制御装置４に返す。

複数の記憶デバイス３が情報処理計算機6に対して提供する記憶領域は仮想化されている。計算機６は仮想化された論理ボリュームを認識して、この論理ボリュームに割り当てられた物理領域にデータを書き込み、そしてこの物理領域からデータを読み込む。

なお、スイッチＳＷ１，ＳＷ２、配線５３Ａ，５３Ｂ、そして、高圧回路(電圧回路)によって、請求項記載の切断素子(ヒューズ)に対する駆動回路が形成される。

図４は、論理ボリュームの内容を規定した管理テーブルである。記憶領域として掲げられたＬＤＥＶ１乃至ＬＤＥＶ５はそれぞれ論理ボリュームである。この論理ボリュームは一つの記憶デバイスの記憶領域、又は複数の記憶デバイスの記憶領域に跨って設定されている。ＰＧ１乃至ＰＧ３はパリティグループである。パリティグループには、一つ又は複数のＬＤＥＶが含まれる。パリティグループは、図５に示すように、論理ボリュームのＲＡＩＤレベルと記憶容量を定義した記憶領域である。ストレージシステム１の管理者はパリティグループを定義し、このパリティグループの範囲内で所望のＬＤＥＶを作成する。

図４において、ＲＷ（Read Write）はＬＤＥＶに対してデータの書き込み及びＬＤＥＶからデータの読み込みが可能であることを示している。容量とはＬＤＥＶに割り当てられた記憶領域の全記憶容量である。図４及び図５の管理テーブルは管理計算機８によって記憶制御装置４の制御メモリ４Ｃに設定される。記憶制御装置４はＬＤＥＶに対してＷＯＲＭを設定できる。ＬＤＥＶ４は、ＷＯＲＭが設定されてＲ（Read Only）の属性に成った論理ボリュームである。記憶デバイス３として、ヒューズ５０と５２とを備えるフラッシュメモリチップからなる記憶デバイスに、ヒューズ５０と５２とを備えないフラッシュメモリチップからなる記憶デバイスを併用しても良い。前者はＷＯＲＭ機能を備えた記憶デバイスであり、後者はＷＯＲＭ機能を備えない記憶デバイスである。ＷＯＲＭ化は記憶デバイスの単位で行われる。即ち、ある一つの記憶デバイスに属するフラッシュメモリチップの全てに対してＷＯＲＭ化が行われる。

ＬＤＥＶに対してＷＯＲＭを設定できるようにすると、ＬＤＥＶの記憶領域を有するがＷＯＲＭ機能を有しない記憶デバイスから、ＷＯＲＭ機能を有する記憶デバイスにこのＬＤＥＶの記憶領域を移動する必要がある。この移動の種類には、ＬＤＥＶの全データを他の記憶デバイスに移動すること、ＬＤＥＶの一部のデータを一つの記憶デバイスから他の記憶デバイスに移動すること、がある。移動先の記憶デバイスは既述のＷＯＲＭ機能を備えている。

例えば、図６に示すように、ＬＤＥＶが、ＷＯＲＭ機能を持たない複数の記憶デバイス、すなわち、既述のヒューズを備えず常時データの書き込み及びデータの読み込みとも可能な記憶デバイス（３ａ，３ｂ，３ｃ）に設定されている場合には、記憶制御装置４はＬＤＥＶを、それぞれＷＯＲＭ機能を持った記憶デバイス（３Ａ，３Ｂ，３Ｃ）へ移動する。

一方、図７のように、複数の記憶デバイス３−１，３−２，３−３にＷＯＲＭ対象の記憶領域ＬＤＥＶ１０とＷＯＲＭ対象外の記憶領域ＬＤＥＶ１２，１４が設定されている場合、記憶制御装置４は両者の容量を比較する。ＷＯＲＭ対象でない記憶領域１２，14の合計の記憶容量がＷＯＲＭ対象の記憶領域１０の記憶領域より大きい場合には、記憶制御装置４は、ＷＯＲＭ対象の記憶領域１０を、他のＷＯＲＭ機能を持った複数の記憶デバイス３−４，３−５，３−６へ移動する。

さらに、図８のように、ＷＯＲＭ対象の記憶領域１０の記憶容量がＷＯＲＭ対象でない記憶領域１２の記憶容量より大きい場合には、記憶制御装置４はＷＯＲＭ対象でない記憶領域１２を他の記憶デバイス３−４，３−５，３−６へ移動する。

ＷＯＲＭ化する記憶デバイスを極力少なくするためにＬＤＥＶのデータを一つの記憶デバイスから他の記憶デバイスへ移動させる時、移動後のＬＤＥＶのＲＡＩＤレベルを移動前のＲＡＩＤレベルより下げることにより、ＷＯＲＭ化する記憶デバイスが少なくて済む場合がある。例えば、ＬＤＥＶのＲＡＩＤレベルをＲＡＩＤ１からＲＡＩＤ無しにすると、ＬＤＥＶのミラーとなる記憶領域が必要とならずに、ミラーを備える記憶領域をＷＯＲＭ化する必要がない。

図９は記憶デバイスを管理する管理テーブルの一例である。ＰＤＥＶ１乃至ＰＤＥＶ１１はそれぞれ別個の記憶デバイス３に対応している。属性は記憶デバイスに対するデータの書き込み・記憶デバイスからのデータの読み込みの可否に関する性質である。ＲＷは、計算機6がデータ書き込み(Write)及びデータ読み込み（Read）とも可能であることを示している。Ｒはデータ読み込みのみ（Read Only）が可能であることを示している。Ｓはデータ書き込み・データ読み込みの両方が不可能であること、すなわち、記憶デバイスが破棄（Shredding）されたことを示している。

属性変更日は、属性が変更された日時を示している。保持期限は記憶デバイスがデータを正しく保持できる期限を示している。例えば、ＰＤＥＶ５はＷＯＲＭ化されて、属性がＲＷからＲに属性が変更されている。この属性が変更されたのは、２００６年７月１２日である。データの保持期限は属性変更日から１０年後の２０１６年７月１２日である。

ＷＯＲＭ機能が「あり」とは、記憶デバイスに属するフラッシュメモリチップがヒューズ５０と５２のうち少なくともヒューズ５０を備えていること、を示している。ヒューズ５２が無いと、記憶デバイスの破棄ができない。

ＷＯＲＭ機能が「なし」とは、記憶デバイスに属するフラッシュメモリチップがヒューズ５０と５２のうち少なくともヒューズ５０を備えていないことである。ＰＧとは既述したパリティグループである。例えば、ＰＧ４は図５に示すようにＲＡＩＤ５によって構成される記憶容量６００Ｇとして設定されている。ＰＤＥＶ８，９，１０，１１の各記憶デバイスはそれぞれ記憶容量２００Ｇを有しており、これらの記憶デバイスが集まってＰＧ４（合計記憶容量８００Ｇ）を構成する。

ＰＤＥＶ６のＮ／Ａは、ＰＤＥＶ６がシュレッディングされもはやパリティグループを構成しないことを示している。ＰＤＥＶ７のＮ／ＡはＰＤＥＶ7が未使用であることを示している。図９の管理テーブルも図４及び図５の管理テーブルと同様に、ストレージシステムの管理者が管理計算機8を用いて制御メモリ４Ｃに設定される。

図１０は、ＬＤＥＶがどの記憶デバイス（ＰＤＥＶ）にマッピングされるかを説明するマッピング管理テーブルである。例えば、ＬＤＥＶ５はＰＤＥＶ８乃至ＰＤＥＶ１１に跨って設定されている。ＰＤＥＶ１にはＬＤＥＶ１とＬＤＥＶ２とが設定されている。マッピング管理テーブルは管理計算機８によって制御装置４の制御メモリ４Ｃに設定される。記憶制御装置４のマイクロプロセッサ４Ｂは計算機６からのＬＤＥＶへのアクセスをマッピング管理テーブルに基づいてＰＤＥＶへのアクセスに変換する。一つの記憶領域（ＰＤＥＶ）には一種類のパリティグループが適用される。

図１１は、記憶領域（ＬＤＥＶ）に書き込み制限を加えて、この記憶デバイスをＷＯＲＭ化する時に行われる処理の流れを示したものである。既述のとおり、記憶領域をＷＯＲＭ化するために、フラッシュメモリコントローラ２は、記憶領域を構成する記憶デバイスのフラッシュメモリチップの書き込み制御線にあるヒューズ５０を溶断する。

フラッシュメモリコントローラ２は、記憶制御装置４から記憶領域（ＬＤＥＶ）をＷＯＲＭ化する要求を受け付ける（４００）と、この要求からＷＯＲＭ化されるべき記憶領域を取得する（４０２）。次いで、フラッシュメモリコントローラ２はＷＯＲＭ化要求にＲＡＩＤレベルを変更する指定があるか否かをチェックする（４０１）。

管理計算機８は記憶領域をＷＯＲＭ化する際に、ＷＯＲＭ化後の記憶領域のＲＡＩＤレベルを変更することをストレージシステムに指示することができる。ＲＡＩＤレベルを変更する態様としては、例えば、ＷＯＲＭ化前の記憶領域に設定されていたＲＡＩＤレベルをＷＯＲＭ化後に下げることである。図１２は、記憶デバイス３−１，３−２，３−３に跨って構成されているＬＤＥＶのＲＡＩＤレベル（ＲＡＩＤ５）をＲＡＩＤなしに下げていることを示している。

記憶制御装置４は記憶デバイス３−２と３−３の記憶データを記憶デバイス３−１に移動して、記憶領域（ＬＤＥＶ）を記憶デバイス３−１に集約する。例えば、記憶デバイス３−２，３−３にＷＯＲＭ機能がなく、記憶デバイス３−１にＷＯＲＭ機能がある場合には、記憶領域ＬＤＥＶのＲＡＩＤレベルを下げることによって記憶領域をＷＯＲＭ化できる。図１２によれば、記憶デバイス３−１のみＷＯＲＭ化され、ＷＯＲＭ化するデバイスが少なくて済むという利点がある。

フラッシュメモリコントローラがＷＯＲＭ化要求で指定された記憶領域のパリティグループのＲＡＩＤレベルがＲＡＩＤ１であり、指定されたＲＡＩＤレベルがＲＡＩＤなしであることを判定すると（４０４）、後述の図１５で説明する処理に移動する。図１３において、記憶デバイス３−７にはＬＤＥＶ（Ａ）が存在し、記憶デバイス３−８にはＬＤＥＶ（Ａ）のミラーであるＬＤＥＶ（Ａ）´が存在する。記憶制御装置４は、⇒で示すように、記憶デバイス３−８のＬＤＥＶ（Ａ）´をパージして、ＬＤＥＶ（Ａ）とＬＤＥＶ（Ａ）´との間のミラーリングを解除する。ＲＡＩＤ５→ＲＡＩＤ０の場合は、ステップ４３０以外はすべて図１５と同じである。この場合、ミラー解除（３‐８の記憶領域開放）ではなく、データの集約・移動（ステップ４２０と同等処理）になる。

ＷＯＲＭ化要求にＲＡＩＤレベルの変更が含まれていないか、又は、“ＷＯＲＭ化要求で指定された記憶領域のパリティグループのＲＡＩＤレベルがＲＡＩＤ１であり、指定されたＲＡＩＤレベルがＲＡＩＤなし”以外の変更である場合には、ストレージシステムは図１０のマッピング管理テーブル参照し、要求で指定された記憶領域のパリティグループを使用している他の記憶領域の有無を判定する（４０６）。このような判定を行う理由は、ＷＯＲＭ化要求で指定された記憶領域のパリティグループを使用している他の記憶領域が存在する記憶デバイスをＷＯＲＭ化してはならないためである。

この判定が否定された場合は、記憶制御装置４は図１４に示す処理を実行する。この判定が肯定された場合、フラッシュメモリコントローラ２は図９の記憶デバイス管理テーブルを参照し、要求で指定された記憶領域が使用する記憶デバイスにWORM機能があるか否かを判定する（４０８）。

記憶制御装置４は、この判定を肯定した場合、ＷＯＲＭ化要求で指定された記憶領域を構成する記憶デバイスのフラッシュメモリコントローラ２に、この記憶デバイスをＷＯＲＭ化する要求を送信する(４１２)。ストレージサブシステ４は、図９の記憶デバイス管理テーブルにおいて、ＰＤＥＶ５のように、記憶領域の属性をＲＷ（書き込み可・読み込み可）からＲ（書き込み不可・読み込み可）に変更し、さらに属性を変更した日、データの保持期限を更新して記憶デバイス管理テーブル（図９）に登録する（４１４）。記憶制御装置４は、さらに、図4の記憶領域管理テーブルにおける、要求で指定された記憶領域の属性を、ＬＤＥＶ４のように、“ＲＷ”から“Ｒ”に変更する（４１６）。

記憶制御装置４が、ステップ４０８を否定判定した場合、制御装置４は図９の記憶デバイス管理テーブルを参照して、WORM機能がない記憶デバイスにある、ＷＯＲＭ化要求で指定された記憶領域のデータをWORM機能がある未使用の記憶デバイスに移動し、パリティグループを構成する記憶デバイスを変更する。記憶制御装置４は、パリティグループ管理テーブル、記憶デバイス管理テーブル、マッピング管理テーブルをそれぞれ更新する（４１０）。

ステップ４０６が否定判定された場合は、記憶制御装置４は、図１４に示す処理を実行する。記憶制御装置４は、記憶デバイス管理テーブル（図９）、マッピング管理テーブル（図１０）を参照して、要求で指定された記憶領域（α）の容量と、要求で指定された記憶領域と同じパリティグループにある要求で指定された記憶領域以外の記憶領域（β）の容量の合計を比較し、αの記憶容量がβの記憶容量の合計よりも小か否かをチェックする（４１８）。このような比較を行う理由は、どちらの記憶領域を他の記憶デバイスに移動した方がデータの移動が少なくて済むかを判断するためである。

この判定が否定された場合、すなわち、βの記憶容量がαの記憶容量より小さい場合には、制御装置は記憶領域（β）と同じＲＡＩＤレベルの未使用のパリティグループを構成する、一つ又は複数の記憶デバイスに記憶領域（β）のデータを移動する。ストレージシステムは、記憶領域管理テーブル（図４）、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図９）、マッピング管理テーブル（図１０）を更新する（４２２）。記憶領域βのデータを移動するのは記憶領域αのデータを移動させることに比較してデータの移動量が少なくて済むからである。

ステップ４１８が肯定判定された場合、記憶制御装置４は、指定された記憶領域（α）と同じＲＡＩＤレベルでWORM機能がある記憶デバイスから構成される未使用のパリティグループを構成する一つ又は複数の記憶デバイスに、指定された記憶領域(α)のデータを移動する。ストレージシステムは、記憶領域管理テーブル、パリティグループ管理テーブル、記憶デバイス管理テーブル、そしてマッピング管理テーブルを更新する（４２０）。ストレージシステムが記憶領域αのデータを移動するのは、記憶領域βのデータを移動させるよりデータの移動量が少なくて済むからである。

図１１のステップ４０４において、肯定判定が行われた場合、図１５処理に移行する。ストレージシステムは、図１０のマッピング管理テーブルを参照して、ＷＯＲＭ化の要求において指定された記憶領域のパリティグループを使用している他の記憶領域が無いか否かを判定する（４２４）。

記憶制御装置４がこの要求を否定判定した場合には、ＷＯＲＭ化の要求で指定された記憶領域（α）の容量とＷＯＲＭ化の要求で指定された記憶領域と同じパリティグループにあるが指定された記憶領域以外の記憶領域（β）の容量の合計を比較し、記憶領域（β）の容量の合計が記憶領域(α)より小さいか否かを判定する（４２６）。

ストレージシステムがこの判定を肯定した場合、ストレージシステムは記憶領域(β)と同じＲＡＩＤレベルのパリティグループに、記憶領域（β）のデータを移動し、記憶領域管理テーブル（図４）、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図９）、マッピング管理テーブル（図１０）を更新する（４２８）。

次いで、ストレージシステムは、指定された記憶領域のパリティグループのミラーを解除し、ＲＡＩＤレベルをＲＡＩＤ１からＲＡＩＤなしに変更、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図１０）、そしてマッピング管理テーブル（図１０）を更新する（４３０）。ストレージシステムがステップ４２６を否定判定する場合は、ストレージシステムは、記憶デバイス管理テーブル（図９）を参照し、未使用かつＷＯＲＭ機能を有する記憶デバイスに対してＲＡＩＤなしのパリティグループを作成、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図９）を更新する(４３２)。

次いで、ストレージシステムは、ＷＯＲＭ化要求で指定された記憶領域(α)のデータを、ステップ４３２で作成したパリティグループに移動し、記憶領域管理テーブル（図４）、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図9）、マッピング管理テーブル（図１０）を更新する（４３４）。

図１６はデータの廃棄(シュレッディング／Shredding)の動作を示すフローチャートである。記憶制御装置４が管理計算機８からデータの廃棄要求を受ける（５００）と、この要求から廃棄の対象となる記憶領域(ＬＤＥＶ)を取得する(５０２)。制御装置は、既述の記憶領域管理テーブル（図４）、及び記憶デバイス管理テーブル（図９）を参照し、データの廃棄要求で指定された記憶領域を備える記憶デバイスにＷＯＲＭ機能があり、その装置の属性がＲ（書き込み不可・読み込み可）か否かをチェックする（５０４）。

ステップ５０４が肯定判定された場合には、記憶制御装置４からのデータ廃棄要求を受けたフラッシュメモリコントローラ２は記憶デバイスにシュレッディングを要求する（５０６）。すなわち、フラッシュメモリコントローラ２は読み込み制御線５１Ｂに高電圧を加えて読み込み制御線の途中にあるヒューズ５２を溶断する。

記憶制御装置４は、記憶デバイス管理テーブル（図９）の属性を“Ｓ”に変更すると共に、属性変更日、保持期限を更新する（５１０）。さらに、記憶制御装置４は、記憶領域管理テーブル（図４）、パリティ管理テーブル（図５）、マッピング管理テーブル（図１０）から要求で指定された記憶領域のエントリを削除する（５１２）。

記憶制御装置がステップ５０４において否定判定をした場合には、ＷＯＲＭ機能がある記憶デバイスの属性がＲＷ（書き込み可・読み込み可）であるために、フラッシュメモリコントローラ２はヒューズ５２を切断する必要はなく、フラッシュメモリコントローラ２は記憶セルの全領域のデータをワイプ、例えば、記憶セルの全領域に「０」を書き込めば良い。

図１７は記憶制御装置が行う、記憶デバイスに対する診断処理を説明するフローチャートである。記憶制御装置４のプロセッサ４Ｂは、フローチャートを定期的に実行する。例えば、数時間毎に実行する。ストレージシステムは障害がある記憶デバイスを早期に発見するために障害診断処理を行う。

記憶制御装置４は記憶デバイス管理テーブル（図９）を参照して（７００）、診断の対象になった記憶デバイスがＷＯＲＭ化、すなわちＲ（Read Only）化されているか否かをチェックする（７０２）。記憶制御装置４がこの判定を肯定した場合には、診断の対象になった記憶デバイスについて診断を行うことなく、全ての記憶デバイスについてチェックしたかを判定し（７０６）、これを否定した場合にはステップ７００にリターンして次の記憶デバイスに対して診断処理を行う。これを肯定した場合には処理を終了する。

ステップ７０２において、記憶制御装置４は、診断対象の記憶デバイスがＷＯＲＭ化されている場合には、記憶デバイスについてオンライン診断、すわなち、データのライト、ベリファイを実行する。この処理によれば、ＷＯＲＭ化されている記憶デバイスについて診断処理を行わないようにして、全ての記憶デバイスに対する診断がより短い時間で終了するようになる。

次に、ＷＯＲＭ化された記憶デバイスの使用期限を延長するための処理について説明する。図１８はこの処理を示すフローチャートである。ストレージシステムは定期的、例えば日に一回このフローチャートを実行する。図９の記憶デバイス管理テーブルにあるように、ＷＯＲＭ化された記憶デバイスにはデータの保管期限が定められている。

記憶制御装置４は、図９に示す記憶デバイス管理テーブルを参照する（８００）。次いで、記憶制御装置４は、現在日時と使用期限とを比較し、使用期限に到遠した記憶デバイスがあるか否かをチェックする（８０２）。記憶制御装置４が使用期限に到達した記憶デバイスがないと判定した場合には、図１８のフローチャートを終了する。記憶制御装置４が使用期限に到達した記憶デバイスがあると判定した場合には、図９の記憶デバイス管理テーブルを参照し、未使用かつWORM機能のある記憶デバイスで、使用期限に到達した記憶領域と同じＲＡＩＤレベルのパリティグループを作成し、パリティ管理テーブル（図５）、記憶デバイス管理テーブル（図９）を更新する（８０４）。

次いで、記憶制御装置４は、指定された記憶領域のデータを、作成したパリティグループに移動し、記憶デバイス管理テーブル（図9）、パリティグループ管理テーブル（図５）、記憶デバイス管理テーブル（図９）、マッビング管理テーブル（図１０）を更新する（８０６）。

次いで、記憶制御装置４は作成したパリティグループの記憶デバイスにＷＯＲＭ化要求を送信する（８０８）。以上の処理により、データの保持期限が来た記憶デバイスから他の記憶デバイスに記憶領域を移動することが出来たために、記憶デバイスをＷＯＲＭ化した場合でもデータの保持期限を延長することができる。

既述の実施形態では、ＰＤＥＶを記録デバイスとしたが、各フラッシュメモリチップをＰＤＥＶとし、各フラッシュメモリ単位でＷＯＲＭ化を行ってもよい。また、フラッシュメモリに代わる他の半導体メモリを記憶デバイスとして使用することもできる。その他、当業者によって考え付く変更を既述の実施形態に加えることもできる。

本発明に係わるストレージサブシスムと、上位計算機と、管理計算機とを備えてなる記憶制御システムのハードウエアブロック図である。 記憶デバイスの詳細構成を示すハードウエアブロック図である。 切断素子であるヒューズを溶断させるための処理動作を説明するフローチャートである。 論理ボリューム(ＬＤＥＶ)の管理テーブルである。 パリティグループの管理テーブルである。 論理ボリューム（ＬＤＥＶ）の移動処理に伴う動作を示すブロック図である。 当該処理動作の他の例を示すブロック図である。 当該処理動作のさらに他の例を示すブロック図である。 記憶デバイスの管理テーブルである。 記憶デバイスと論理ボリュームとの対応関係を規定したマッピング管理テーブルである。 記憶領域（ＬＤＥＶ）のＷＯＲＭ化処理の動作を説明するフローチャートである。 論理ボリューム（ＬＤＥＶ）を移動する際に、ＬＤＥＶのＲＡＩＤレベルを下げていること説明するブロックである。 図１２とは別な例を説明するブロック図である。 図１１のフローチャートの一部を詳細に記載したフローチャートである。 図１１のフローチャートの他の一部を詳細に記載したフローチャートである。 記憶デバイスに記憶されたデータを破棄する処理動作を示すフローチャートである。 記憶デバイスの診断処理動作を説明するフローチャートである。 ＷＯＲＭ化された記憶デバイスがデータを保持できる期限を延長するための処理動作を説明するフローチャートである。 ＷＯＲＭ化されたフラッシュメモリチップへデータを書き込み際の書き込み不能動作を説明刷るタイミングチャートである。 フラッシュメモリチップのハードウエアブロック構成図である。

符号の説明

１ ストレージシステム、２ フラッシュメモリコントローラ、３ 記憶デバイ、４ 記憶制御装置、Ｃ１・・・・ フラッシュメモリチップ、４２記憶セル、４６ 制御回路、５０ ヒューズ(第１の切断素子)、５１Ａ 書き込み制御線(第１の制御線)、５１Ｂ 読み込み制御線(第２の制御線)、５２ ヒューズ(第２の切断素子)

Claims (9)

1. 複数の記憶装置と、
   前記複数の記憶装置と情報処理装置との間のデータ伝送を制御する記憶制御装置と、
   を備え、
   前記記憶制御装置は、
   前記複数の記憶装置を複数のパリティグループにし、
   複数のパリティグループのうちの少なくとも一つの特定パリティグループに属する論理ボリュームをデータ書込み可能状態からデータ書込み制限状態に設定可能な、ストレージシステムであって、
   前記複数の記憶装置の夫々は、
   記憶領域と、
   当該記憶領域への前記データの書き込みと、前記記憶領域に書き込まれた前記データの当該記憶領域からの読み出しを制御する制御回路と、
   前記制御回路に、前記データの書き込みを実行させるための第１の制御信号を第１の制御線を介して出力し、前記データの読み込みを実行させるための第２の制御信号を第２の制御線を介して出力する、記憶装置コントローラと、を有し、
   前記複数の記憶装置のうち前記特定パリティグループに属する記憶装置は、さらに、
   前記第１の制御線と前記第２の制御線との少なくとも第１の制御線の途中にある切断素子と、
   当該切断素子に前記第１の制御線の切断に必要な電圧を供給する電圧回路と、
   前記電圧回路と前記切断素子との接続を開閉する第１のスイッチと、
   前記記憶装置コントローラと前記切断素子との接続を開閉する第２のスイッチと、
   を有し、
   前記記憶装置コントローラは、前記第１のスイッチを開にすると、前記第２のスイッチを閉にし、前記第１のスイッチを閉にすると、前記第２のスイッチを開になるように制御し、
   前記記憶制御装置からの制御信号に基づいて前記第１のスイッチを閉にし、 前記切断素子に前記電圧回路から前記閉状態の第１のスイッチを介して前記必要な電圧を供給して前記第１の制御線を切断することにより前記記憶装置コントローラから前記制御回路に前記第１の制御信号が供給されないようにして、前記特定パリティグループに属する前記論理ボリュームを前記データ書込み可能状態から前記データ書込み制限状態に変更し、
   前記記憶制御装置は、前記第１のスイッチが閉にされる前に、前記特定パリティグループに、書込み可能状態から書込み制限状態に変更できないように論理ボリュームが設定されている場合、当該論理ボリュームを前記複数パリティグループのうち前記特定パリティグループ以外のパリティグループに属する前記記憶装置に移動する、ストレージシステム。
2. 前記第２の制御線の途中に第２の切断素子を備え、
   前記電圧回路は当該第２の切断素子に前記第２の制御線の切断に必要な電圧を供給し、
   前記電圧回路と前記第２の切断素子との接続を開閉する第３のスイッチと、
   前記記憶装置コントローラと前記第２の切断素子との接続を開閉する第４のスイッチと、
   を有し、
   前記記憶装置コントローラは、
   前記第３のスイッチを開にすると、前記第４のスイッチを閉にし、前記第３のスイッチを閉にすると、前記第４のスイッチを開になるように制御し、
   前記記憶制御装置からの制御信号に基づいて前記第３のスイッチを閉にし、 前記第２の切断素子に前記電圧回路から前記閉状態の第３のスイッチを介して前記必要な電圧が供給して前記第２の制御線を切断することにより前記記憶装置コントローラから前記制御回路に前記第２の制御信号が供給されないようにして、前記特定パリティグループに属する前記記憶装置を前記データの読み込み可能状態から前記データの読み込み制限状態に変更する、請求項１記載のストレージシステム。
3. 前記切断素子及び第２の切断素子はヒューズから構成される、請求項２記載のストレージシステム。
4. 前記複数の記憶装置の夫々は、前記記憶領域を構成する複数のフラッシュメモリチップを備え、各フラッシュメモリチップは、記憶セルと、前記制御回路と、を備える、請求項１記載のストレージシステム。
5. 前記記憶制御装置は、前記特定パリティグループ以外のパリティグループに、前記書込み可能状態から前記書込み制限状態への設定の対象外の論理ボリュームを設定し、
   当該パリティグループに属する前記記憶装置は、前記切断素子を備えなくてもよい、請求項１記載のストレージシステム。
6. 前記記憶制御装置は、前記特定パリティグループ以外のパリティグループに、前記書込み可能状態から前記書込み制限状態への設定が可能とされる論理ボリュームが設定されている場合、当該論理ボリュームを前記特定パリティグループに属する前記記憶装置に移動する、請求項５記載のストレージシステム。
7. 前記記憶制御装置は、前記特定パリティグループのＲＡＩＤレベルを低下させる、請求項６記載のストレージシステム。
8. 前記記憶制御装置は、複数の前記記憶装置の診断を行う際に、前記切断素子によって前記第１の制御線が切断された前記記憶装置の診断処理をスキップする、請求項１記載のストレージシステム。
9. 前記切断素子によって前記第１の制御線が切断された前記記憶装置について、データを保持できる期限が定められており、前記記憶制御装置は前記期限を参照し、複数ある前記記憶装置のうち期限が到達した記憶装置のデータを他の記憶装置に移動する、請求項１記載のストレージシステム。

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