JP3828313B2 - 防災監視装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、防災監視に必要な各種の情報をフラッシュメモリに記憶し、受信信号から火災等の異常を判断して対応処理を行なう防災監視装置に関する。
【０００２】
【従来の技術】
従来、例えば複合盤として知られた防災監視装置にあっては、火報用の受信制御機能と防排煙用の受信制御機能を個別に設けている。
【０００３】
即ち、火報用については、火報用の受信回路を設け、受信回路から引き出された火報用の感知器回線に火報用の感知器を接続している。また火報用の制御回路を設け、制御回路から引き出された制御回線に地区ベル等の地区音響装置を接続している。防災監視装置は火報用感知器回線の発報による受信信号で火災を判断すると、装置自体で火災に対応する警報表示を行うと同時に、連動データに基づいて火報用制御回線に制御信号を送出して地区ベルを鳴動させる。
【０００４】
また防排煙用については、防排煙用の受信回路を設け、この受信回路から引き出された防排煙用の感知器回線に防排煙用の感知器を接続している。また防排煙用の制御回路を設け、この制御回路から引き出された制御回線に防火戸レリーズ等の防排煙機器を接続している。
【０００５】
防災監視装置は、防排煙用感知器回線の発報による受信信号で火災を判断すると、装置自体で火災に対応する警報表示を行うと同時に、連動データに基づいて防排煙用制御回線に制御信号を送出して防火戸レリーズを作動し、防火戸の開放保持を解除して閉鎖させると共に、盤自体で駆動中及び作動確認の表示を行う。
【０００６】
このような防災監視装置にあっては、全回線数、火災、防排煙等の種別毎の回線数、連動元となる異常受信回線に対応して連動先となる制御回線に制御信号を送出して外部機器を連動制御させるための連動データ等の各種の防災監視と制御に必要な設定情報データを予めメモリに登録しておくことが必要であり、従来は、不揮発性メモリとしてＥＥＰＲＯＭを使用している。
【０００７】
ＥＥＰＲＯＭには、防災監視に必要な各種設定情報データを工場側でＲＯＭライタ等を使用して書込み、防災監視制御盤内に設けられるプリント基板にこのＥＥＰＲＯＭを実装している。また連動データについては、施工段階で変更する可能性が高く、このため防災監視制御盤にＥＥＰＲＯＭの書替え操作機能を設け、現場でも連動データを変更可能としている。
【０００８】
即ち、防災監視制御盤に設けている特定の操作スイッチを例えば連動データの設定スイッチに利用し、連動データを設定変更して登録操作を行うと、該当するＥＥＰＲＯＭのアドレスの連動データが書き替えられる。
【０００９】
ところで、近年にあっては、それまでのＥＥＰＲＯＭに比べ、容量、消費電力、コストの面で優れたフラッシュメモリが広く使用されており、防災監視制御盤においてもＥＥＰＲＯＭの代わりにフラッシュメモリを使用する傾向にある。
【００１０】
【発明が解決しようとする課題】
しかしながら、ＥＥＰＲＯＭに代えてフラッシュメモリを使用した場合、フラッシュメモリの書込み許可と書込み禁止を制御するライトイネーブル端子（ＷＥ）がコネクタを介してＣＰＵに直結されていたため、防災監視に必要な各種のデータのフラッシュメモリへの書込みが全て終了し、書き替えが必要なくなった際に、管理者の誤操作やＣＰＵの暴走等により、フラッシュメモリの内容を消去してしまったり、書き替えてしまう可能性が残されていた。
【００１１】
本発明は、このような従来の問題点に鑑みてなされたもので、フラッシュメモリの内容を誤って消去したり書き替えてしまうことを確実に防止するようにした防災監視装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するため本発明は次のように構成する。まず本発明は、防災監視に必要な各種の情報をフラッシュメモリに記憶し、受信信号から火災等の異常を判断して対応処理を行なう防災監視装置であって、フラッシュメモリのライトイネーブル端子への信号入力を禁止すると共に、ライトイネーブル端子を書込禁止の信号入力状態に固定する書込禁止部を設けたことを特徴とする。
【００１３】
このため、フラッシュメモリに防災監視に必要な各種のデータを書込み、装置の施工が完了してデータ書き換えが不要となった際に、書込禁止部によってフラッシュメモリのデータ書き替えを物理的に禁止でき、施工者以外の例えばユーザ管理者の誤操作やＣＰＵの暴走でフラッシュメモリの内容の消去や書き換えを確実に防止できる。
【００１４】
本発明の書込禁止部は、ＣＰＵからのライトイネーブル制御線に、ジャンパピンの着脱でオン・オフするプラグユニット、又はオン・オフ操作可能なスイッチを挿入接続し、更にフラッシュメモリ側のライトイネーブル制御線を抵抗を介して電源ラインに接続するように構成する。
【００１５】
したがって、フラッシュメモリに対し必要なデータ書込みが終了して書き替えの必要がなくなった際に、プラグユニット又はスイッチをオフすることで、ライトイネーブル制御線を物理的且つ電気的に切離してライトイネーブル端子への信号入力を禁止する共に前記ライトイネーブル端子を書込禁止の信号入力状態に固定する。
【００１６】
更に、本発明で使用するフラッシュメモリは、パッケージに収納され受信制御を行うＣＰＵ基板に対しコネクタにより着脱自在としている。
【００１７】
【発明の実施の形態】
図１は本発明が適用される防災監視装置のブロック図である。
【００１８】
図１において、防災監視装置１にはメインＣＰＵ２が設けられる。メインＣＰＵ２に対しては回線ユニット５ａ，５ｂが設けられる。回線ユニット５ａからは火報用の感知器回線６ａが引き出され、火災感知器８ａを接続している。また回線ユニット５ａからは制御回線７ａが引き出され、地区音響装置９を接続している。
【００１９】
回線ユニット５ｂからは防排煙用の感知器回線６ｂが引き出され、火災感知器８ｂを接続している。また回線ユニット５ｂからは制御回線７ｂが引き出され、防排煙機器１０を接続している。回線ユニット５ａ，５ｂは複数設けられ、外部に引き出し可能な回線数は、例えば最大で５００回線となる。この最大で５００回線の感知器回線に対応して、制御回線も最大５００回線を引き出すことができる。
【００２０】
メインＣＰＵ２に対しては更に操作部１２、表示部１４、音声合成スピーカを用いた主音響装置１５、地区表示部１１ａ，１１ｂ、移報出力部１６が設けられる。操作部１２には装置の操作表示パネルに設けているスイッチに加え、データ登録モードを設定するためのデータ登録モード設定スイッチ１３が設けられている。
【００２１】
このデータ登録モード設定スイッチ１３は防災監視装置１の内部に設けられており、データ登録モード設定スイッチ１３を押しながら電源スイッチを投入するとメインＣＰＵ２がデータ登録モードで立ち上がる。またデータ登録モード設定スイッチ１３を操作せずに電源を投入すると、通常監視モードで立ち上がる。
【００２２】
メインＣＰＵ２に対しては、ワークメモリとして動作するＳＲＡＭ１７がＣＰＵバス１８により接続される。更にＣＰＵバス１８に設けたコネクタ１９に対しメモリパック２０ａに内蔵したフラッシュメモリ２０を不揮発性メモリとして着脱自在に設けている。
【００２３】
このメモリパック２０ａに収納したフラッシュメモリ２０のメモリ基板上には、書込禁止部３０が設けられている。書込禁止部３０はフラッシュメモリ２０のライトイネーブル端子への信号入力を禁止すると共にライトイネーブル端子を書込み禁止の信号入力状態に固定する事ができる。
【００２４】
即ち、フラッシュメモリ２０にデータ登録モードを設定して各種のデータを書込む際には、書込禁止部３０はフラッシュメモリ２０に対する書込み禁止を解除しており、フラッシュメモリ２０に対するデータの書込みが終了して書き換えの必要がなくなった際に、書込禁止部３０をセットすることでフラッシュメモリ２０に対する外部からの書込みを禁止させる。
【００２５】
フラッシュメモリ２０には防災監視装置１の監視制御に必要な回線数、回線種別などの基本データと感知器回線に対し地区音響装置９や防排煙機器１０を連動制御するための連動データが予め登録されており、電源投入時にフラッシュメモリ２０からＳＲＡＭ１７に展開され、メインＣＰＵ２の監視制御で使用される。
【００２６】
防災監視装置１に設けている回線ユニット５ａ，５ｂ、地区表示部１１ａ，１１ｂ、更に移報出力部１６は１チップ構成のＣＰＵ（ローカルＣＰＵ）がそれぞれ設けられており、メインＣＰＵ２との間でシリアル通信によりデータのやり取りを行なっている。
【００２７】
メインＣＰＵ２はプログラム制御により受信制御部３としての機能とデータ登録処理部４としての機能を実現する。操作部１２に設けているデータ登録モード設定スイッチ１３を操作せずに電源を投入すると、メインＣＰＵ２は受信制御部３の機能による通常監視モードで動作する。
【００２８】
通常監視モードで動作した受信制御部３は、回線ユニット５ａ，５ｂのローカルＣＰＵからシリアル通信により送られてる回線発報データを監視し、火災などの異常を判断した場合には表示部１４に発報回線を表示し、また主音響装置１５により代表火災警報を出し、更に地区表示部１１ａ，１１ｂに対し発報回線の地区表示を行なわせ、加えて移報出力部１６に対し、移報出力を行なわせる。
【００２９】
また受信制御部３は、例えば火報用の感知器回線６ａの発報を判断した場合には、フラッシュメモリ２０からＳＲＡＭ１７に展開された連動データに基づき発報回線を連動元とし、これに対応する連動先の制御回線を判断し、例えば制御回線７ａに接続している地区音響装置９を作動させる。
【００３０】
操作部１２に設けているデータ登録モード設定スイッチ１３を操作しながら電源を立ち上げると、メインＣＰＵ２のデータ登録処理部４の機能によるデータ登録モードの動作状態となる。
【００３１】
このデータ登録モードの動作状態にあっては、フラッシュメモリ２０からＳＲＡＭ１７に展開している基本データ及び連動データの登録、変更、消去が操作部１２に設けている予め定めたスイッチを使用して行なうことができる。
【００３２】
図２は図１の防災監視装置１に設けているメインＣＰＵ２のＣＰＵ基板２ａとコネクタ接続したメモリパック２０ａとの間の接続構成について本発明の書込禁止部３０の第１実施形態を示している。
【００３３】
図２において、ＣＰＵ基板２ａにはメインＣＰＵ２が実装され、ＣＰＵ基板２ａ側のコネクタ１９ａとメモリパック２０ａ側のコネクタ１９ｂによりメモリパック２０ａに内蔵したフラッシュメモリ２０を直接接続している。
【００３４】
メインＣＰＵ２とフラッシュメモリ２０との間の接続は、コネクタ１９ａ，１９ｂの上側からプラス電源線２２ａ，２２ｂ、マイナス電源線２３ａ，２３ｂ、８ビットのデータバス２４ａ，２４ｂ、１６ビットのアドレスバス２５ａ，２５ｂ、アドレスバスの所定アドレスをデコード回路２６で解読して得られたチップセレクト信号のためのチップセレクト制御線２７ａ，２７ｂ、出力イネーブル制御線（リードイネーブル制御線）２８ａ，２８ｂ、及びライトイネーブル制御線２９ａ，２９ｂで構成される。
【００３５】
このようなメインＣＰＵ２とフラッシュメモリ２０との間のバス及び各種制御線の接続について本発明にあっては、メモリパック２０ａ側のライトイネーブル制御線２９ｂに書込禁止部３０を設けている。この書込禁止部３０は図２の第１実施形態にあっては、ライトイネーブル制御線２９ｂに着脱自在なジャンパピン３２を備えたプラグユニット３１を挿入接続している。
【００３６】
プラグユニット３１はジャンパピン３２を図示のように装着していると、メインＣＰＵ２側のライトイネーブル制御線２９ａをフラッシュメモリ２０側のライトイネーブル制御線２９ｂに電気的且つ物理的に接続する。ジャンパピン３２を外すとライトイネーブル制御線２９ａ，２９ｂが物理的且つ電気的に切り離され、フラッシュメモリ２０に対するメインＣＰＵ２からのライト動作のための駆動信号、即ちライトイネーブルの信号の入力が禁止される。
【００３７】
プラグユニット３１のフラッシュメモリ２０側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖの電源ラインにプルアップされている。
【００３８】
フラッシュメモリ２０のライトイネーブル端子ＷＥは反転入力端子であり、Ｌレベル入力状態でライトイネーブルが有効となり、Ｈレベル入力状態でライトイネーブルが解除されてライトディセーブル状態になり書込み禁止となる。
【００３９】
図３は図２のメモリパック２０ａ側のフラッシュメモリ２０に対するコネクタとの間の具体的なバス及び信号線接続の回路図である。
【００４０】
図３において、フラッシュメモリ２０としては、例えば「ＭＢＭ２９Ｆ ２００−４００（富士通製）」を使用しており、このフラッシュメモリ２０はデータ端子Ｄ０〜Ｄ７、アドレス端子Ａ０〜Ａ１５、出力イネーブル端子ＯＥ、ライトイネーブル端子ＷＥ、チップセレクト端子ＣＥなどを備える。
【００４１】
フラッシュメモリ２０に対してはコネクタ１９ｂよりプラス電源線２２ｂ、マイナス電源線２３ｂ、データバス２４ｂ、アドレスバス２５ｂ、出力イネーブル制御線２８ｂ、ライトイネーブル制御線２９ｂ及びチップセレクト制御線２７ｂなどが接続されている。この内ライトイネーブル制御線２９ｂの途中には、プラグユニット３１が挿入接続されている。
【００４２】
プラグユニット３１は３つのプラグ端子３１ａ，３１ｂ，３１ｃを持ち、ジャンパピン３２の装着によってプラグ端子３１ａ，３１ｂの間、またはプラグ端子３１ｂ，３１ｃの間を電気的に短絡することができる。またプラグユニット３１からフラッシュメモリ２０に引き出されたライトイネーブル制御線２９ｂは抵抗Ｒ２により＋５Ｖにプルアップされている。
【００４３】
このためフラッッシュメモリ２０にデータを書込む際には、プラグユニット３１のプラグ端子３１ａと３１ｂの間にジャンパピン３２をセットし、コネクタ１９ｂを介して得られたメインＣＰＵ２からのライトイネーブル信号が有効にフラッシュメモリ２０のライトイネーブル端子ＷＥに入力できるようにする。
【００４４】
これに対しフラッシュメモリ２０に対するデータの書込みが終了し、書き替える必要がなくなった場合には、プラグユニット３１のプラグ端子３１ａ，３１ｂにセットしているジャンパピン３２を外し、プラグ端子３１ｂ，３１ｃの間にセットしておく。
【００４５】
このためプラグユニット３１においてプラグ端子３１ａ，３１ｂの間がジャンパピン３２を外すことで切り離され、コネクタ１９ｂ側から得られるメインＣＰＵ２によるライトイネーブル信号のフラッシュメモリ２０に対する入力が断たれ、且つプラグユニット３１側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖにプルアップされることでライトイネーブル端子ＷＥに対する信号入力状態がＨレベルとなり、これによってフラッシュメモリ２０はデータ書込みの禁止状態、即ちライトディセーブル状態に固定的に設定されることになる。
【００４６】
図４は本発明の第２実施形態の回路ブロック図であり、この実施形態にあっては、フラッシュメモリの書込み禁止に、オンオフ型のスイッチを用いたことを特徴とする。
【００４７】
図４において、ＣＰＵ基板２ａに実装したメインＣＰＵ２とメモリパック２０ａに収納したフラッシュメモリ２０とのコネクタ接続による電源線、バス、及び各種制御線は図２の第１実施形態と同じである。これに加え図４の第２実施形態にあっては、フラッシュメモリ２０側のライトイネーブル制御線２９ｂにオン・オフ型のスイッチ３３を挿入接続している。
【００４８】
スイッチ３３としては、例えばディップスイッチなどを使用することができる。スイッチ３３を用いた書込禁止部３０の第２実施形態にあってもフラッシュメモリ２０にデータを書込むデータ登録モードの動作状態にあっては、スイッチ３３をオン操作しておくことでメインＣＰＵ２からのライトイネーブル信号をスイッチ３３を介してフラッシュメモリ２０のライトイネーブル端子ＷＥに供給し、必要なデータの登録、書き替えなどを行なう。
【００４９】
またフラッシュメモリ２０に対する必要なデータの書き込みが終了して書き替える必要がなくなった場合には、スイッチ３３を図示のようにオフに開き、これによってメインＣＰＵ２からのライトイネーブル制御線２９ａ，２９ｂを物理的且つ電気的に切り離し、図１の操作部１２に設けている各種スイッチの誤操作やメインＣＰＵ２の暴走などによりフラッシュメモリ２０の内容が消去されたり書き替えられてしまうことを未然に防止する。
【００５０】
図５はフラッシュメモリの書込みを禁止する本発明の第３実施形態の回路ブロック図であり、この実施形態にあっては書込み禁止にジャンパ線を使用したことを特徴とする。
【００５１】
図５において、ＣＰＵ基板２ａに実装したメインＣＰＵ２及びメモリパック２０ａに収納したフラッシュメモリ２０との間の電源データバス、アドレスバス、及び各種制御線の接続は図２の実施形態と同じであるが、この第３実施形態にあってはフラッシュメモリ２０側のライトイネーブル制御線２９ｂにジャンパ線３４を挿入接続している。
【００５２】
ジャンパ線３４は挿入している部分で回路接続を物理的且つ電気的に切り離すためのものであり、データ書き替えのためのデータ登録モードの動作状態では、図示のようにジャンパ線３４によりメインＣＰＵ２のライトイネーブル制御線２９ａとフラッシュメモリ２０側のライトイネーブル制御線２９ｂを接続している。
【００５３】
これに対しフラッシュメモリ２０に全てのデータを書込んで書き換える必要がなくなった場合には、ジャンパ線３４をニッパなどにより切り離せば良い。これによってメインＣＰＵ２側での誤操作やメインＣＰＵ２の暴走が起きても、ジャンパ線３４の切断でライトイネーブル制御線２９ａ，２９ｂの間が物理的且つ電気的に切り離されており、フラッシュメモリ２０の内容が消去されたり書き替えられてしまうことが起きない。
【００５４】
また、ジャンパ線３４を切り離した状態で、フラッシュメモリ２０側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖの電源電圧にプルアップされてＨレベルに固定されて、ライトディセーブル状態に設定されており、このためライトイネーブル制御線２９ｂに外部からノイズが混入してもＨレベルへのプルアップによる書込み禁止でノイズによるフラッシュメモリ２０の内容の消去や書き替えなども確実に防止できる。
【００５５】
尚、上記の実施形態は回線単位に受信信号の判断と制御を行なう、所謂Ｐ型の防災監視装置を例にとるものであったが、防災監視に必要な各種のデータをフラッシュメモリに予め登録して受信制御する適宜の装置につき、そのまま適用することができる。
【００５６】
また上記の実施形態は、フラッシュメモリ２０をメモリパック２０ａに１台実装した場合を例にとるものであったが、必要に応じてフラッシュメモリ２０の数を増やしてメモリ容量を増加させることができる。
【００５７】
フラッシュメモリ２０が２以上となった場合には、メインＣＰＵ２からのチップセレクト制御線２７ｂによって複数のフラッシュメモリのいずれか１つが選択されるため、図２、図４、図５の各実施形態に示した書込禁止部３０はＣＰＵ基板２ａと接続するコネクタ１９ｂからの入力側に設け、書込禁止部３０の出力側を１または複数のフラッシュメモリ２０に接続すればよい。
【００５８】
更に本発明はその目的と利点を損なわない適宜の変形を含み、勿論上記の実施形態に示した数値による限定は受けない。
【００５９】
【発明の効果】
以上説明してきたように本発明によれば、フラッシュメモリに防災監視に必要な各種のデータを書込み、装置や設備の施工が完了してデータ書き替えが不要となった際に、書込禁止部によってフラッシュメモリのデータ書き替えを物理的且つ電気的に禁止しておくことができ、施工者以外の、例えばユーザ管理者の誤操作やＣＰＵの暴走によってフラッシュメモリの内容の消去や書き替えが起きてしまう事を確実に防止でき、防災監視装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明が適用される防災監視装置のブロック図
【図２】フラッシュメモリの書込み禁止にジャンパプラグを用いた本発明の第１実施形態の回路ブロック図
【図３】図２のフラッシュメモリ基板の回路図
【図４】フラッシュメモリの書込み禁止にスイッチを用いた本発明の第２実施形態の回路ブロック図
【図５】フラッシュメモリの書込み禁止にジャンパ線を用いた本発明の第３実施形態の回路ブロック図
【符号の説明】
１：防災監視装置
２：メインＣＰＵ
２ａ：ＣＰＵ基板
３：受信制御部
４：データ登録処理部
５ａ，５ｂ：回線ユニット
６ａ，６ｂ：感知器回線
７ａ，７ｂ：制御回線
８ａ，８ｂ：火災感知器
９：地区音響装置
１０：防排煙機器
１１ａ，１１ｂ：地区表示部
１２：操作部
１３：データ登録モード設定スイッチ
１４：表示部
１５：主音響装置
１６：移報出力部
１７：ＳＲＡＭ
１８：ＣＰＵバス
１９，１９ａ，１９ｂ：コネクタ
２０：フラッシュメモリ
２０ａ：メモリパック
２１：電源ユニット
２２ａ，２２ｂ：プラス電源線
２３ａ，２３ｂ：マイナス電源線
２４ａ，２４ｂ：データバス
２５ａ，２５ｂ：アドレスバス
２６：デコード回路
２７ａ，２７ｂ：チップセレクト制御線
２８ａ，２８ｂ：出力イネーブル制御線（リードイネーブル制御線）
２９ａ，２９ｂ：ライトイネーブル制御線
３０：書込禁止部
３１：プラグユニット
３１ａ〜３１ｃ：プラグ端子
３２：ジャンパピン
３３：スイッチ（ディップスイッチ）
３４：ジャンパ線
【発明の属する技術分野】
本発明は、防災監視に必要な各種の情報をフラッシュメモリに記憶し、受信信号から火災等の異常を判断して対応処理を行なう防災監視装置に関する。
【０００２】
【従来の技術】
従来、例えば複合盤として知られた防災監視装置にあっては、火報用の受信制御機能と防排煙用の受信制御機能を個別に設けている。
【０００３】
即ち、火報用については、火報用の受信回路を設け、受信回路から引き出された火報用の感知器回線に火報用の感知器を接続している。また火報用の制御回路を設け、制御回路から引き出された制御回線に地区ベル等の地区音響装置を接続している。防災監視装置は火報用感知器回線の発報による受信信号で火災を判断すると、装置自体で火災に対応する警報表示を行うと同時に、連動データに基づいて火報用制御回線に制御信号を送出して地区ベルを鳴動させる。
【０００４】
また防排煙用については、防排煙用の受信回路を設け、この受信回路から引き出された防排煙用の感知器回線に防排煙用の感知器を接続している。また防排煙用の制御回路を設け、この制御回路から引き出された制御回線に防火戸レリーズ等の防排煙機器を接続している。
【０００５】
防災監視装置は、防排煙用感知器回線の発報による受信信号で火災を判断すると、装置自体で火災に対応する警報表示を行うと同時に、連動データに基づいて防排煙用制御回線に制御信号を送出して防火戸レリーズを作動し、防火戸の開放保持を解除して閉鎖させると共に、盤自体で駆動中及び作動確認の表示を行う。
【０００６】
このような防災監視装置にあっては、全回線数、火災、防排煙等の種別毎の回線数、連動元となる異常受信回線に対応して連動先となる制御回線に制御信号を送出して外部機器を連動制御させるための連動データ等の各種の防災監視と制御に必要な設定情報データを予めメモリに登録しておくことが必要であり、従来は、不揮発性メモリとしてＥＥＰＲＯＭを使用している。
【０００７】
ＥＥＰＲＯＭには、防災監視に必要な各種設定情報データを工場側でＲＯＭライタ等を使用して書込み、防災監視制御盤内に設けられるプリント基板にこのＥＥＰＲＯＭを実装している。また連動データについては、施工段階で変更する可能性が高く、このため防災監視制御盤にＥＥＰＲＯＭの書替え操作機能を設け、現場でも連動データを変更可能としている。
【０００８】
即ち、防災監視制御盤に設けている特定の操作スイッチを例えば連動データの設定スイッチに利用し、連動データを設定変更して登録操作を行うと、該当するＥＥＰＲＯＭのアドレスの連動データが書き替えられる。
【０００９】
ところで、近年にあっては、それまでのＥＥＰＲＯＭに比べ、容量、消費電力、コストの面で優れたフラッシュメモリが広く使用されており、防災監視制御盤においてもＥＥＰＲＯＭの代わりにフラッシュメモリを使用する傾向にある。
【００１０】
【発明が解決しようとする課題】
しかしながら、ＥＥＰＲＯＭに代えてフラッシュメモリを使用した場合、フラッシュメモリの書込み許可と書込み禁止を制御するライトイネーブル端子（ＷＥ）がコネクタを介してＣＰＵに直結されていたため、防災監視に必要な各種のデータのフラッシュメモリへの書込みが全て終了し、書き替えが必要なくなった際に、管理者の誤操作やＣＰＵの暴走等により、フラッシュメモリの内容を消去してしまったり、書き替えてしまう可能性が残されていた。
【００１１】
本発明は、このような従来の問題点に鑑みてなされたもので、フラッシュメモリの内容を誤って消去したり書き替えてしまうことを確実に防止するようにした防災監視装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するため本発明は次のように構成する。まず本発明は、防災監視に必要な各種の情報をフラッシュメモリに記憶し、受信信号から火災等の異常を判断して対応処理を行なう防災監視装置であって、フラッシュメモリのライトイネーブル端子への信号入力を禁止すると共に、ライトイネーブル端子を書込禁止の信号入力状態に固定する書込禁止部を設けたことを特徴とする。
【００１３】
このため、フラッシュメモリに防災監視に必要な各種のデータを書込み、装置の施工が完了してデータ書き換えが不要となった際に、書込禁止部によってフラッシュメモリのデータ書き替えを物理的に禁止でき、施工者以外の例えばユーザ管理者の誤操作やＣＰＵの暴走でフラッシュメモリの内容の消去や書き換えを確実に防止できる。
【００１４】
本発明の書込禁止部は、ＣＰＵからのライトイネーブル制御線に、ジャンパピンの着脱でオン・オフするプラグユニット、又はオン・オフ操作可能なスイッチを挿入接続し、更にフラッシュメモリ側のライトイネーブル制御線を抵抗を介して電源ラインに接続するように構成する。
【００１５】
したがって、フラッシュメモリに対し必要なデータ書込みが終了して書き替えの必要がなくなった際に、プラグユニット又はスイッチをオフすることで、ライトイネーブル制御線を物理的且つ電気的に切離してライトイネーブル端子への信号入力を禁止する共に前記ライトイネーブル端子を書込禁止の信号入力状態に固定する。
【００１６】
更に、本発明で使用するフラッシュメモリは、パッケージに収納され受信制御を行うＣＰＵ基板に対しコネクタにより着脱自在としている。
【００１７】
【発明の実施の形態】
図１は本発明が適用される防災監視装置のブロック図である。
【００１８】
図１において、防災監視装置１にはメインＣＰＵ２が設けられる。メインＣＰＵ２に対しては回線ユニット５ａ，５ｂが設けられる。回線ユニット５ａからは火報用の感知器回線６ａが引き出され、火災感知器８ａを接続している。また回線ユニット５ａからは制御回線７ａが引き出され、地区音響装置９を接続している。
【００１９】
回線ユニット５ｂからは防排煙用の感知器回線６ｂが引き出され、火災感知器８ｂを接続している。また回線ユニット５ｂからは制御回線７ｂが引き出され、防排煙機器１０を接続している。回線ユニット５ａ，５ｂは複数設けられ、外部に引き出し可能な回線数は、例えば最大で５００回線となる。この最大で５００回線の感知器回線に対応して、制御回線も最大５００回線を引き出すことができる。
【００２０】
メインＣＰＵ２に対しては更に操作部１２、表示部１４、音声合成スピーカを用いた主音響装置１５、地区表示部１１ａ，１１ｂ、移報出力部１６が設けられる。操作部１２には装置の操作表示パネルに設けているスイッチに加え、データ登録モードを設定するためのデータ登録モード設定スイッチ１３が設けられている。
【００２１】
このデータ登録モード設定スイッチ１３は防災監視装置１の内部に設けられており、データ登録モード設定スイッチ１３を押しながら電源スイッチを投入するとメインＣＰＵ２がデータ登録モードで立ち上がる。またデータ登録モード設定スイッチ１３を操作せずに電源を投入すると、通常監視モードで立ち上がる。
【００２２】
メインＣＰＵ２に対しては、ワークメモリとして動作するＳＲＡＭ１７がＣＰＵバス１８により接続される。更にＣＰＵバス１８に設けたコネクタ１９に対しメモリパック２０ａに内蔵したフラッシュメモリ２０を不揮発性メモリとして着脱自在に設けている。
【００２３】
このメモリパック２０ａに収納したフラッシュメモリ２０のメモリ基板上には、書込禁止部３０が設けられている。書込禁止部３０はフラッシュメモリ２０のライトイネーブル端子への信号入力を禁止すると共にライトイネーブル端子を書込み禁止の信号入力状態に固定する事ができる。
【００２４】
即ち、フラッシュメモリ２０にデータ登録モードを設定して各種のデータを書込む際には、書込禁止部３０はフラッシュメモリ２０に対する書込み禁止を解除しており、フラッシュメモリ２０に対するデータの書込みが終了して書き換えの必要がなくなった際に、書込禁止部３０をセットすることでフラッシュメモリ２０に対する外部からの書込みを禁止させる。
【００２５】
フラッシュメモリ２０には防災監視装置１の監視制御に必要な回線数、回線種別などの基本データと感知器回線に対し地区音響装置９や防排煙機器１０を連動制御するための連動データが予め登録されており、電源投入時にフラッシュメモリ２０からＳＲＡＭ１７に展開され、メインＣＰＵ２の監視制御で使用される。
【００２６】
防災監視装置１に設けている回線ユニット５ａ，５ｂ、地区表示部１１ａ，１１ｂ、更に移報出力部１６は１チップ構成のＣＰＵ（ローカルＣＰＵ）がそれぞれ設けられており、メインＣＰＵ２との間でシリアル通信によりデータのやり取りを行なっている。
【００２７】
メインＣＰＵ２はプログラム制御により受信制御部３としての機能とデータ登録処理部４としての機能を実現する。操作部１２に設けているデータ登録モード設定スイッチ１３を操作せずに電源を投入すると、メインＣＰＵ２は受信制御部３の機能による通常監視モードで動作する。
【００２８】
通常監視モードで動作した受信制御部３は、回線ユニット５ａ，５ｂのローカルＣＰＵからシリアル通信により送られてる回線発報データを監視し、火災などの異常を判断した場合には表示部１４に発報回線を表示し、また主音響装置１５により代表火災警報を出し、更に地区表示部１１ａ，１１ｂに対し発報回線の地区表示を行なわせ、加えて移報出力部１６に対し、移報出力を行なわせる。
【００２９】
また受信制御部３は、例えば火報用の感知器回線６ａの発報を判断した場合には、フラッシュメモリ２０からＳＲＡＭ１７に展開された連動データに基づき発報回線を連動元とし、これに対応する連動先の制御回線を判断し、例えば制御回線７ａに接続している地区音響装置９を作動させる。
【００３０】
操作部１２に設けているデータ登録モード設定スイッチ１３を操作しながら電源を立ち上げると、メインＣＰＵ２のデータ登録処理部４の機能によるデータ登録モードの動作状態となる。
【００３１】
このデータ登録モードの動作状態にあっては、フラッシュメモリ２０からＳＲＡＭ１７に展開している基本データ及び連動データの登録、変更、消去が操作部１２に設けている予め定めたスイッチを使用して行なうことができる。
【００３２】
図２は図１の防災監視装置１に設けているメインＣＰＵ２のＣＰＵ基板２ａとコネクタ接続したメモリパック２０ａとの間の接続構成について本発明の書込禁止部３０の第１実施形態を示している。
【００３３】
図２において、ＣＰＵ基板２ａにはメインＣＰＵ２が実装され、ＣＰＵ基板２ａ側のコネクタ１９ａとメモリパック２０ａ側のコネクタ１９ｂによりメモリパック２０ａに内蔵したフラッシュメモリ２０を直接接続している。
【００３４】
メインＣＰＵ２とフラッシュメモリ２０との間の接続は、コネクタ１９ａ，１９ｂの上側からプラス電源線２２ａ，２２ｂ、マイナス電源線２３ａ，２３ｂ、８ビットのデータバス２４ａ，２４ｂ、１６ビットのアドレスバス２５ａ，２５ｂ、アドレスバスの所定アドレスをデコード回路２６で解読して得られたチップセレクト信号のためのチップセレクト制御線２７ａ，２７ｂ、出力イネーブル制御線（リードイネーブル制御線）２８ａ，２８ｂ、及びライトイネーブル制御線２９ａ，２９ｂで構成される。
【００３５】
このようなメインＣＰＵ２とフラッシュメモリ２０との間のバス及び各種制御線の接続について本発明にあっては、メモリパック２０ａ側のライトイネーブル制御線２９ｂに書込禁止部３０を設けている。この書込禁止部３０は図２の第１実施形態にあっては、ライトイネーブル制御線２９ｂに着脱自在なジャンパピン３２を備えたプラグユニット３１を挿入接続している。
【００３６】
プラグユニット３１はジャンパピン３２を図示のように装着していると、メインＣＰＵ２側のライトイネーブル制御線２９ａをフラッシュメモリ２０側のライトイネーブル制御線２９ｂに電気的且つ物理的に接続する。ジャンパピン３２を外すとライトイネーブル制御線２９ａ，２９ｂが物理的且つ電気的に切り離され、フラッシュメモリ２０に対するメインＣＰＵ２からのライト動作のための駆動信号、即ちライトイネーブルの信号の入力が禁止される。
【００３７】
プラグユニット３１のフラッシュメモリ２０側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖの電源ラインにプルアップされている。
【００３８】
フラッシュメモリ２０のライトイネーブル端子ＷＥは反転入力端子であり、Ｌレベル入力状態でライトイネーブルが有効となり、Ｈレベル入力状態でライトイネーブルが解除されてライトディセーブル状態になり書込み禁止となる。
【００３９】
図３は図２のメモリパック２０ａ側のフラッシュメモリ２０に対するコネクタとの間の具体的なバス及び信号線接続の回路図である。
【００４０】
図３において、フラッシュメモリ２０としては、例えば「ＭＢＭ２９Ｆ ２００−４００（富士通製）」を使用しており、このフラッシュメモリ２０はデータ端子Ｄ０〜Ｄ７、アドレス端子Ａ０〜Ａ１５、出力イネーブル端子ＯＥ、ライトイネーブル端子ＷＥ、チップセレクト端子ＣＥなどを備える。
【００４１】
フラッシュメモリ２０に対してはコネクタ１９ｂよりプラス電源線２２ｂ、マイナス電源線２３ｂ、データバス２４ｂ、アドレスバス２５ｂ、出力イネーブル制御線２８ｂ、ライトイネーブル制御線２９ｂ及びチップセレクト制御線２７ｂなどが接続されている。この内ライトイネーブル制御線２９ｂの途中には、プラグユニット３１が挿入接続されている。
【００４２】
プラグユニット３１は３つのプラグ端子３１ａ，３１ｂ，３１ｃを持ち、ジャンパピン３２の装着によってプラグ端子３１ａ，３１ｂの間、またはプラグ端子３１ｂ，３１ｃの間を電気的に短絡することができる。またプラグユニット３１からフラッシュメモリ２０に引き出されたライトイネーブル制御線２９ｂは抵抗Ｒ２により＋５Ｖにプルアップされている。
【００４３】
このためフラッッシュメモリ２０にデータを書込む際には、プラグユニット３１のプラグ端子３１ａと３１ｂの間にジャンパピン３２をセットし、コネクタ１９ｂを介して得られたメインＣＰＵ２からのライトイネーブル信号が有効にフラッシュメモリ２０のライトイネーブル端子ＷＥに入力できるようにする。
【００４４】
これに対しフラッシュメモリ２０に対するデータの書込みが終了し、書き替える必要がなくなった場合には、プラグユニット３１のプラグ端子３１ａ，３１ｂにセットしているジャンパピン３２を外し、プラグ端子３１ｂ，３１ｃの間にセットしておく。
【００４５】
このためプラグユニット３１においてプラグ端子３１ａ，３１ｂの間がジャンパピン３２を外すことで切り離され、コネクタ１９ｂ側から得られるメインＣＰＵ２によるライトイネーブル信号のフラッシュメモリ２０に対する入力が断たれ、且つプラグユニット３１側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖにプルアップされることでライトイネーブル端子ＷＥに対する信号入力状態がＨレベルとなり、これによってフラッシュメモリ２０はデータ書込みの禁止状態、即ちライトディセーブル状態に固定的に設定されることになる。
【００４６】
図４は本発明の第２実施形態の回路ブロック図であり、この実施形態にあっては、フラッシュメモリの書込み禁止に、オンオフ型のスイッチを用いたことを特徴とする。
【００４７】
図４において、ＣＰＵ基板２ａに実装したメインＣＰＵ２とメモリパック２０ａに収納したフラッシュメモリ２０とのコネクタ接続による電源線、バス、及び各種制御線は図２の第１実施形態と同じである。これに加え図４の第２実施形態にあっては、フラッシュメモリ２０側のライトイネーブル制御線２９ｂにオン・オフ型のスイッチ３３を挿入接続している。
【００４８】
スイッチ３３としては、例えばディップスイッチなどを使用することができる。スイッチ３３を用いた書込禁止部３０の第２実施形態にあってもフラッシュメモリ２０にデータを書込むデータ登録モードの動作状態にあっては、スイッチ３３をオン操作しておくことでメインＣＰＵ２からのライトイネーブル信号をスイッチ３３を介してフラッシュメモリ２０のライトイネーブル端子ＷＥに供給し、必要なデータの登録、書き替えなどを行なう。
【００４９】
またフラッシュメモリ２０に対する必要なデータの書き込みが終了して書き替える必要がなくなった場合には、スイッチ３３を図示のようにオフに開き、これによってメインＣＰＵ２からのライトイネーブル制御線２９ａ，２９ｂを物理的且つ電気的に切り離し、図１の操作部１２に設けている各種スイッチの誤操作やメインＣＰＵ２の暴走などによりフラッシュメモリ２０の内容が消去されたり書き替えられてしまうことを未然に防止する。
【００５０】
図５はフラッシュメモリの書込みを禁止する本発明の第３実施形態の回路ブロック図であり、この実施形態にあっては書込み禁止にジャンパ線を使用したことを特徴とする。
【００５１】
図５において、ＣＰＵ基板２ａに実装したメインＣＰＵ２及びメモリパック２０ａに収納したフラッシュメモリ２０との間の電源データバス、アドレスバス、及び各種制御線の接続は図２の実施形態と同じであるが、この第３実施形態にあってはフラッシュメモリ２０側のライトイネーブル制御線２９ｂにジャンパ線３４を挿入接続している。
【００５２】
ジャンパ線３４は挿入している部分で回路接続を物理的且つ電気的に切り離すためのものであり、データ書き替えのためのデータ登録モードの動作状態では、図示のようにジャンパ線３４によりメインＣＰＵ２のライトイネーブル制御線２９ａとフラッシュメモリ２０側のライトイネーブル制御線２９ｂを接続している。
【００５３】
これに対しフラッシュメモリ２０に全てのデータを書込んで書き換える必要がなくなった場合には、ジャンパ線３４をニッパなどにより切り離せば良い。これによってメインＣＰＵ２側での誤操作やメインＣＰＵ２の暴走が起きても、ジャンパ線３４の切断でライトイネーブル制御線２９ａ，２９ｂの間が物理的且つ電気的に切り離されており、フラッシュメモリ２０の内容が消去されたり書き替えられてしまうことが起きない。
【００５４】
また、ジャンパ線３４を切り離した状態で、フラッシュメモリ２０側のライトイネーブル制御線２９ｂは抵抗Ｒ２を介して＋５Ｖの電源電圧にプルアップされてＨレベルに固定されて、ライトディセーブル状態に設定されており、このためライトイネーブル制御線２９ｂに外部からノイズが混入してもＨレベルへのプルアップによる書込み禁止でノイズによるフラッシュメモリ２０の内容の消去や書き替えなども確実に防止できる。
【００５５】
尚、上記の実施形態は回線単位に受信信号の判断と制御を行なう、所謂Ｐ型の防災監視装置を例にとるものであったが、防災監視に必要な各種のデータをフラッシュメモリに予め登録して受信制御する適宜の装置につき、そのまま適用することができる。
【００５６】
また上記の実施形態は、フラッシュメモリ２０をメモリパック２０ａに１台実装した場合を例にとるものであったが、必要に応じてフラッシュメモリ２０の数を増やしてメモリ容量を増加させることができる。
【００５７】
フラッシュメモリ２０が２以上となった場合には、メインＣＰＵ２からのチップセレクト制御線２７ｂによって複数のフラッシュメモリのいずれか１つが選択されるため、図２、図４、図５の各実施形態に示した書込禁止部３０はＣＰＵ基板２ａと接続するコネクタ１９ｂからの入力側に設け、書込禁止部３０の出力側を１または複数のフラッシュメモリ２０に接続すればよい。
【００５８】
更に本発明はその目的と利点を損なわない適宜の変形を含み、勿論上記の実施形態に示した数値による限定は受けない。
【００５９】
【発明の効果】
以上説明してきたように本発明によれば、フラッシュメモリに防災監視に必要な各種のデータを書込み、装置や設備の施工が完了してデータ書き替えが不要となった際に、書込禁止部によってフラッシュメモリのデータ書き替えを物理的且つ電気的に禁止しておくことができ、施工者以外の、例えばユーザ管理者の誤操作やＣＰＵの暴走によってフラッシュメモリの内容の消去や書き替えが起きてしまう事を確実に防止でき、防災監視装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明が適用される防災監視装置のブロック図
【図２】フラッシュメモリの書込み禁止にジャンパプラグを用いた本発明の第１実施形態の回路ブロック図
【図３】図２のフラッシュメモリ基板の回路図
【図４】フラッシュメモリの書込み禁止にスイッチを用いた本発明の第２実施形態の回路ブロック図
【図５】フラッシュメモリの書込み禁止にジャンパ線を用いた本発明の第３実施形態の回路ブロック図
【符号の説明】
１：防災監視装置
２：メインＣＰＵ
２ａ：ＣＰＵ基板
３：受信制御部
４：データ登録処理部
５ａ，５ｂ：回線ユニット
６ａ，６ｂ：感知器回線
７ａ，７ｂ：制御回線
８ａ，８ｂ：火災感知器
９：地区音響装置
１０：防排煙機器
１１ａ，１１ｂ：地区表示部
１２：操作部
１３：データ登録モード設定スイッチ
１４：表示部
１５：主音響装置
１６：移報出力部
１７：ＳＲＡＭ
１８：ＣＰＵバス
１９，１９ａ，１９ｂ：コネクタ
２０：フラッシュメモリ
２０ａ：メモリパック
２１：電源ユニット
２２ａ，２２ｂ：プラス電源線
２３ａ，２３ｂ：マイナス電源線
２４ａ，２４ｂ：データバス
２５ａ，２５ｂ：アドレスバス
２６：デコード回路
２７ａ，２７ｂ：チップセレクト制御線
２８ａ，２８ｂ：出力イネーブル制御線（リードイネーブル制御線）
２９ａ，２９ｂ：ライトイネーブル制御線
３０：書込禁止部
３１：プラグユニット
３１ａ〜３１ｃ：プラグ端子
３２：ジャンパピン
３３：スイッチ（ディップスイッチ）
３４：ジャンパ線
Claims (2)
- 防災監視に必要な各種の情報をフラッシュメモリに記憶し、受信信号から火災等の異常を判断して警報や制御等の対応処理を行なう防災監視装置に於いて、
前記フラッシュメモリのライトイネーブル端子への信号入力を禁止すると共に前記ライトイネーブル端子を書込禁止の信号入力状態に固定する書込禁止部を設け、
前記書込禁止部は、ＣＰＵからのライトイネーブル制御線に、ジャンパピンの着脱でオン・オフするプラグユニット、又はオン・オフ操作可能なスイッチを挿入接続し、更に前記フラッシュメモリ側のライトイネーブル制御線を抵抗を介して電源ラインに接続するように構成し、前記フラッシュメモリに対し必要なデータ書込みが終了して書き替えの必要がなくなった際に、前記プラグユニット又は前記スイッチをオフすることで、前記ライトイネーブル制御線を物理的且つ電気的に切離して前記ライトイネーブル端子への信号入力を禁止する共に前記ライトイネーブル端子を書込禁止の信号入力状態に固定することを特徴とする防災監視装置。 - 請求項１記載の防災監視装置に於いて、前記フラッシュメモリは、パッケージに収納され受信制御を行うＣＰＵ基板に対しコネクタにより着脱自在としたことを特徴とする防災監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14769299A JP3828313B2 (ja) | 1999-05-27 | 1999-05-27 | 防災監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14769299A JP3828313B2 (ja) | 1999-05-27 | 1999-05-27 | 防災監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339559A JP2000339559A (ja) | 2000-12-08 |
| JP3828313B2 true JP3828313B2 (ja) | 2006-10-04 |
Family
ID=15436124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14769299A Expired - Fee Related JP3828313B2 (ja) | 1999-05-27 | 1999-05-27 | 防災監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3828313B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298258A (ja) * | 2001-03-29 | 2002-10-11 | Nohmi Bosai Ltd | 防災システム |
| JP4871701B2 (ja) * | 2006-11-02 | 2012-02-08 | 株式会社日立製作所 | ストレージシステム |
| JP4980800B2 (ja) * | 2007-06-07 | 2012-07-18 | 株式会社オリンピア | 遊技機及び遊技機用メモリモジュール |
-
1999
- 1999-05-27 JP JP14769299A patent/JP3828313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000339559A (ja) | 2000-12-08 |
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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