KR19990061992A - 디램의 컬럼 리던던시 선택장치 - Google Patents
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Abstract
본 발명은 동시에 선택되는 셀 블럭간에도 서로 다른 컬럼 리던던시를 갖도록 하는 디램의 컬럼 리페어 효율증대장치를 제공하기 위한 것으로, 그 수단은 다수의 256K 비트 셀 어레이 블럭과, 컬럼 리던던시(YL0,YL1)(YC0,YC1)(YH0,YH1)를 갖는 디램의 컬럼 리던던시 선택장치에 있어서, 상기 컬럼 리던던시(YL0,YL1) (YC0,YC1)(YH0,YH1)를 선택하기 위한 제어신호를 발생하는 다수의 컬럼 퓨즈 박스 그룹과; 상기 다수의 컬럼 퓨즈박스 그룹에서 발생된 제어신호에 의해 상기 컬럼 리던던시(YL0,YL1)(YC0,YC1)(YH0,YH1)를 선택하는 선택신호(YLO',YCO')(YCO',YH0') (YL1',YC1')(YC1',YH1')를 발생하는 선택신호 발생부를 포함하여 구성된다.
Description
본 발명은 디램의 컬럼 리페어 효율 증대장치에 관한 것으로, 특히 공유 센스 증폭기 구조를 갖는 디램에 있어서, 8K/4K 리프레시 모드를 혼용하여 사용할 수 있도록 함과 동시에 컬럼 리페어 효율을 개선시키도록 하는 디램의 컬럼 리페어 효율 증대장치에 관한 것이다.
도 1은 종래의 컬럼 리페어장치의 구성도를 도시한 것이다.
도 1에 도시된 바와 같이, 종래의 컬럼 리페어장치는 예컨데, 64M의 경우 256K 비트 셀 어레이 블록( 1-1 ∼ 1-32 )과, 컬럼 리던던시( COLUMN REDUNDANCY )(YI0,YI1)로 구성된다.
이와 같이 구성된 종래의 컬럼 리페어장치의 동작을 설명하면 다음과 같다.
먼저, 도 1은 64M 중 컬럼 리페어그룹 8M를 도시한 것이다. 도 1에 도시된 구조를 갖는 64M 디램 소자는 8K 리프레시의 경우에는 아무런 문제가 발생하지 않으나, 4K 리프레시를 할 경우에는 8M 블럭내에서 동시에 2개의 256K 셀 블럭이 선택됨으로 해서 문제가 발생하게 된다.
동시에 선택되는 256K 블럭중 어느 한 블럭이 컬럼으로 리페어되는 경우에 다른 256K 블럭도 함께 동일한 컬럼 어드레스가 대체되므로, 리페어가 불필요한 칼럼블럭까지 리페어를 해야 하며, 이는 불필요하게 이용된 리던던시로 인하여 실제 이용할 수 있는 컬럼 리던던시가 줄어들어 리페어 효율이 떨어지는 원인이 된다.
본 발명의 제1 목적은 동시에 선택되는 셀 블럭간에도 서로 다른 컬럼 리던던시를 갖도록 하는 디램의 컬럼 리페어 효율증대장치를 제공함에 있다.
본 발명의 제2 목적은 노말 셀과 리던던시 셀간의 데이터 충돌현상을 피하도록 하는 디램의 컬럼 리페어 효율증대장치를 제공함에 있다.
도 1은 종래 컬럼 리페어장치의 구성도.
도 2는 본 발명의 제1 실시예에 의한 디램의 컬럼 리던던시 선택장치의 개략적인 구성도.
도 3은 도 2 에서의 요부의 상세 회로도.
도 4는 도 2 에서의 셀 어레이 블럭과 컬럼 리던던시의 구성도.
도 5는 도 2 에서의 공유 센서 증폭기 및 커먼 컬럼 리던던시의 구성도.
도 6은 본 발명의 제2 실시예에 의한 디램의 컬럼 리던던시 선택장치의 구성도.
(도면의 주요부분에 대한 부호의 설명)
1-1∼1-32 : 셀 어레이 블럭
100-1∼100-4, 201 : 컬럼 퓨즈박스 그룹
101,201 : 선택신호 발생부 200 : 어드레스 발생부
상기한 본 발명의 제1 목적을 달성하기 위한 수단은 다수의 서브 셀 어레이 블럭과, 컬럼 리던던시를 갖는 디램의 컬럼 리던던시 선택장치에 있어서, 상기 컬럼 리던던시를 선택하기 위한 제어신호를 발생하는 다수의 컬럼 퓨즈 박스 그룹과; 상기 다수의 컬럼 퓨즈박스 그룹에서 발생된 제어신호에 의해 상기 컬럼 리던던시를 선택하는 선택신호를 발생하는 선택신호 발생부를 포함하여 구성된다.
상기한 본 발명의 제2 목적을 달성하기 위한 수단은 다수의 서브 셀 어레이 블럭과, 컬럼 리던던시를 갖는 디램의 컬럼 리던던시 선택장치에 있어서, 커먼 컬럼 리던던시를 사용하는 셀 블럭의 블럭 어드레스신호를 발생하는 어드레스신호 발생부와; 상기 어드레스신호 발생부에서 발생된 어드레스신호 및 내부에서 발생된 블럭 어드레스 리페어신호에 의해 제1, 제2 제어신호를 발생하는 컬럼 퓨즈박스 그룹과; 상기 컬럼 퓨즈박스 그룹에서 발생된 제1, 제2 제어신호에 의해 상기 컬럼 리던던시를 선택하는 선택신호를 발생하는 선택신호 발생부를 포함하여 구성된다.
이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 의한 디램의 컬럼 리던던시 선택장치의 구성도를 도시한 것이다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 의한 디램의 컬럼 리던던시 선택장치는 256K 비트 셀 어레이 블록(1-1∼1-32)과, 컬럼 리던던시(YL0,YL1)(YC0,YC1)(YH0,YH1)와, 상기 컬럼 리던던시(YL0,YL1)(YC0,YC1)(YH0,YH1)를 선택하기 위한 제어신호를 발생하는 컬럼 퓨즈 박스 그룹(100-1∼100-4)와, 상기 컬럼 퓨즈 박스 그룹(100-1∼100-4)에서 발생된 제어신호에 의해 상기 컬럼 리던던시(YL0,YL1)(YC0,YC1)(YH0,YH1)를 선택하는 선택신호(YLO',YCO')(YCO',YH0') (YL1',YC1')(YC1',YH1')를 발생하는 선택신호 발생부(101)로 구성된다.
도 3에 의하면 상기 컬럼 퓨즈박스 그룹(100-1∼101-4)는 각각 블럭 어드레스 리페어신호를 발생하는 블럭 어드레스 리페어 퓨즈 로직부(1)와, 상기 블럭 어드레스 리페어 퓨즈 로직부(1)에서 발생된 어드레스 리페어신호에 의해 컬럼 리페어신호를 발생하는 컬럼 리페어 퓨즈 로직부(11)로 구성된다.
상기 선택신호 발생부(101)는 상기 컬럼 퓨즈박스 그룹(100-1∼100-4)에서 발생된 제어신호와 외부에서 입력되는 인에이블신호(ENABLE)를 입력하는 앤드 게이트(A1-A4)와, 상기 앤드 게이트(A1)의 출력신호를 인버팅하여 컬럼 리던던시 YL0를 선택하는 선택신호(YLO')를 발생하는 인버터(I1)과, 상기 앤드 게이트(A1)(A2)의 출력신호를 노아링하여 컬럼 리던던시 YC0를 선택하는 선택신호(YCO')를 발생하는 노아 게이트(NR1)와, 상기 앤드 게이트(A2)의 출력신호를 인버팅하여 컬럼 리던던시 YH0를 선택하는 선택신호(YHO')를 발생하는 인버터(I2)와, 상기 앤드 게이트(A3)의 출력신호를 인버팅하여 컬럼 리던던시 YL1를 선택하는 선택신호(YL1')를 발생하는 인버터(I3)와, 상기 앤드 게이트(A3),(A4)의 출력신호를 노아링하여 컬럼 리던던시 YC1를 선택하는 선택신호(YC1')를 발생하는 노아 게이트(NR2)와, 상기 앤드 게이트(A4)의 출력신호를 인버팅하여 컬럼 리던던시 YH1를 선택하는 선택신호(YH1')를 발생하는 인버터(I4)로 구성된다.
이와 같이 구성된 본 발명의 실시예에 의한 디램의 컬럼 리던던시 선택장치의 동작을 도 4 및 도 5를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 4는 4K 리프레시 동작시에 동시에 선택되는 256K 블럭에 대해 컬럼 리던던시를 분리시킨 구조이다.
여기서, 도 5에 도시된 바와 같이, 컬럼 리페어 장치는 공유 센스 증폭기구조이므로, 셀 블럭 #15,#16(1-16),(1-17)을 공유하는 센스 증폭기에 의한 데이터 패스를 처리하기 위해 커먼 컬럼 리던던시 YCn 을 갖도록 한다.
컬럼 리던던시 YLn 또는 YHn 이 대체될 때 YCn 도 같이 대체되도록 컬럼 리페어장치를 구성하여, 동시에 선택되는 256K 블럭이 서로 다른 컬럼 리던던시를 갖도록 함으로써 리페어 효율을 증가시킨다.
위와 같은 구성에서, 커먼 컬럼 리던던시를 사용하는 256K 블럭이 동시에 선택되는 블럭과 다른 컬럼 리페어 어드레스를 가질 경우에 발생하는 데이터 충돌문제를 해결하기 위하여 커먼 컬럼 리던던시를 사용하는 블럭이 대체된 경우에만 커먼 컬럼 리던던시 YCn 이 액티브되도록 회로를 추가 구성한다.
도 5는 본 발명의 실시예에 의한 공유증폭기와 커먼 컬럼 리던던시의 예시도를 도시한 것이다.
YCn 이 필요한 이유는 공유 센스 증폭기구조에서는 어떠한 컬럼 리던던시 그룹에도 속하지 않거나 또는 공통으로 속할 수 있는 센스 증폭기가 존재하게 되므로 이를 처리하기 위하여 커먼 컬럼 리던던시 YCn이 필요한 것이다.
도 5에 도시된 바와 같이, 셀 블럭 #15,#16(1-16),(1-17)을 공유하는 센스 증폭기를 처리하기 위해 여기에 커먼 컬럼 리던던시(YC0,YC1)를 두었다.
이하, 본 발명의 다른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 6은 본 발명의 제2 실시예에 의한 디램의 컬럼 리던던시 선택장치의 구성도를 도시한 것이다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 의한 디램의 컬럼 리던던시 선택장치는 커먼 컬럼 리던던시를 사용하는 셀 블럭의 블럭 어드레스신호를 발생하는 어드레스신호 발생부(200)와, 상기 어드레스신호 발생부(200)에서 발생된 어드레스신호 및 내부에서 발생된 블럭 어드레스 리페어신호에 의해 제1, 제2 제어신호를 발생하는 컬럼 퓨즈박스 그룹(201)과, 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제1, 제2 제어신호에 의해 상기 컬럼 리던던시를 선택하는 선택신호(YL0')(YCO')(YH0')(YL1')(YC1')(YH1')를 발생하는 선택신호 발생부(202)로 구성된다.
상기 컬럼 퓨즈박스 그룹(201)은 블럭어드레스 리페어신호를 발생하는 블럭 어드레스 리페어 퓨즈 로직부(2)와, 상기 블럭 어드레스 리페어 퓨즈 로직부(2)에서 발생된 블럭 어드레스 리페어신호에 의해 컬럼 리페어신호를 발생하는 컬럼 리페어 퓨즈 로직부(12)와, 상기 블럭 어드레스 리페어 퓨즈 로직부(2)에서 발생된 블럭 어드레스 리페어신호와 상기 어드레스 발생부(200)에서 발생된 어드레스를 입력하는 낸드 게이트(ND1)로 구성된다.
상기 선택신호 발생부(202)는 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제2 제어신호와 외부에서 입력되는 인에이블신호(ENABLE)를 입력하는 낸드 게이트(ND2-ND5)와, 상기 낸드 게이트(ND2)의 출력신호를 순차 인버팅하여 컬럼 리던던시 YL0을 선택하는 선택신호(YL0')를 발생하는 인버터(I1),(I2)와, 상기 낸드 게이트(ND2)의 출력신호와 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제1 제어신호를 노아링하는 노아 게이트(NOR1)와, 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제1 제어신호와 상기 낸드 게이트(ND3)의 출력신호를 노아링하는 노아 게이트(NOR2)와, 상기 노아게이트(NOR1),(NOR2)의 출력신호를 노아링하여 상기 컬럼 리던던시 YCO를 선택하는 선택신호(YCO')를 발생하는 노아게이트(NOR5)와, 상기 낸드 게이트(ND3)의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YH0을 선택하는 선택신호(YHO')를 발생하는 인버터(I3),(I4)와, 상기 낸드 게이트(ND4)의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YL1을 선택하는 선택신호(YL1')를 발생하는 인버터(I5),(I6)와, 상기 낸드 게이트(ND4)의 출력신호와 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제1 제어신호를 노아링하는 노아 게이트(NOR3)와, 상기 컬럼 퓨즈박스 그룹(201)에서 발생된 제1 제어신호와 상기 낸드 게이트(ND5)의 출력신호를 노아링하는 노아 게이트(NOR4)와, 상기 노아 게이트(NOR3),(NOR4)의 출력신호를 노아링하여 상기 컬럼 리던던시 YC1을 선택하는 선택신호(YC1')를 발생하는 노아 게이트(NOR6)와, 상기 낸드 게이트(ND5)의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YH1을 선택하는 선택신호(YH1')을 발생하는 인버터(I7),(I8)로 구성된다.
이와 같이 구성된 본 발명의 제2 실시예에 의한 디램의 컬럼 리던던시 선택장치의 동작을 상세히 설명하면 다음과 같다.
커먼 컬럼 리던던시를 사용하는 256K 블럭에서 컬럼 리페어가 진행되고, 동시에 선택되는 다른 블럭에서 다른 컬럼 어드레스를 대체했을 경우 커먼 컬럼 리던던시를 사용하는 블럭에서 노멀 셀과 러던던시 셀간의 데이터 공유현상이 발생하게 된다.
이를 해결하기 위한 방안으로, 컬럼 리페어시에 리던던시 YCn을 액티브되도록 컬럼 리던던시를 선택, 제어한다.
블럭 #15,#16(1-16),(1-17)에서 컬럼 리페어가 되었을 경우에만 YCO 또는 YC1을 액티브되도록 하여 데이터 공유(충돌) 현상이 없도록 한다.
본 발명은 첫째로 동시에 선택되는 셀 블럭간에도 서로 다른 컬럼 리던던시를 갖도록 함으로써 리페어 효율을 증대시키는 효과가 있고, 둘째로 제안된 장치에서 발생할 수 있는 노말 셀과 리던던시 셀간의 데이터 충돌 현상을 피할 수 있는 효과가 있다.
Claims (6)
- 다수의 서브 셀 어레이 블럭과, 컬럼 리던던시를 갖는 디램의 컬럼 리던던시 선택장치에 있어서,상기 컬럼 리던던시를 선택하기 위한 제어신호를 발생하는 다수의 컬럼 퓨즈 박스 그룹과;상기 다수의 컬럼 퓨즈박스 그룹에서 발생된 제어신호에 의해 상기 컬럼 리던던시를 선택하는 선택신호를 발생하는 선택신호 발생부를 포함하여 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
- 제1항에 있어서, 상기 다수의 컬럼 퓨즈박스 그룹은 각각블럭 어드레스 리페어신호를 발생하는 블럭 어드레스 리페어 퓨즈 로직부와;상기 블럭 어드레스 리페어 퓨즈 로직부에서 발생된 어드레스 리페어신호에 의해 컬럼 리페어신호를 발생하는 컬럼 리페어 퓨즈 로직부로 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
- 제1항에 있어서, 상기 선택신호 발생부는상기 컬럼 퓨즈박스 그룹에서 발생된 제어신호와 외부에서 입력되는 인에이블신호를 입력하는 제1 내지 제4 앤드 게이트와;상기 제1 앤드 게이트의 출력신호를 인버팅하여 상기 컬럼 리던던시 YL0를 선택하는 선택신호를 발생하는 제1 인버터와;상기 제1, 제2 앤드 게이트의 출력신호를 노아링하여 컬럼 리던던시 YC0를 선택하는 선택신호를 발생하는 제1 노아 게이트와;상기 제2 앤드게이트의 출력신호를 인버팅하여 컬럼 리던던시 YH0를 선택하는 선택신호를 발생하는 제2 인버터와;상기 제3 앤드 게이트의 출력신호를 인버팅하여 컬럼 리던던시 YL1를 선택하는 선택신호를 발생하는 제3 인버터와;상기 제3, 제4 앤드 게이트의 출력신호를 노아링하여 컬럼 리던던시 YC1를 선택하는 선택신호를 발생하는 제2 노아 게이트와;상기 제4 앤드 게이트의 출력신호를 인버팅하여 컬럼 리던던시 YH1를 선택하는 선택신호를 발생하는 제4 인버터로 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
- 다수의 서브 셀 어레이 블럭과, 컬럼 리던던시를 갖는 디램의 컬럼 리던던시 선택장치에 있어서,커먼 컬럼 리던던시를 사용하는 셀 블럭의 블럭 어드레스신호 발생하는 어드레스신호 발생부와;상기 어드레스신호 발생부에서 발생된 어드레스신호 및 내부에서 발생된 블럭 어드레스 리페어신호에 의해 제1, 제2 제어신호를 발생하는 컬럼 퓨즈박스 그룹과;상기 컬럼 퓨즈박스 그룹에서 발생된 제1, 제2 제어신호에 의해 상기 컬럼 리던던시를 선택하는 선택신호를 발생하는 선택신호 발생부를 포함하여 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
- 제4항에 있어서, 상기 컬럼 퓨즈박스 그룹은블록 어드레스 리페어신호를 발생하는 블럭 어드레스 리페어 퓨즈 로직부와;상기 블럭 어드레스 리페어 퓨즈 로직부에서 발생된 블럭 어드레스 리페어신호에 의해 컬럼 리페어신호를 발생하는 컬럼 리페어 퓨즈 로직부와;상기 블럭 어드레스 리페어 퓨즈 로직부에서 발생된 블럭 어드레스 리페어신호와 상기 어드레스 발생부에서 발생된 어드레스를 입력하는 낸드 게이트로 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
- 제4항에 있어서, 상기 선택신호 발생부는상기 컬럼 퓨즈박스 그룹에서 발생된 제2 제어신호와 외부에서 입력되는 인에이블신호를 입력하는 제1 내지 제4 낸드 게이트와;상기 제1 낸드 게이트의 출력신호를 순차 인버팅하여 컬럼 리던던시 YL0을 선택하는 선택신호를 발생하는 제1, 제2 인버터와;상기 제1 낸드 게이트의 출력신호와 상기 컬럼 퓨즈박스 그룹에서 발생된 제1 제어신호를 노아링하는 제1 노아 게이트와;상기 컬럼 퓨즈박스 그룹에서 발생된 제1 제어신호와 상기 제2 낸드 게이트의 출력신호를 노아링하는 제2 노아 게이트와;상기 제1, 제2 노아게이트의 출력신호를 노아링하여 상기 컬럼 리던던시 YCO를 선택하는 선택신호를 발생하는 제3 노아게이트와;상기 제2 낸드 게이트의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YH0을 선택하는 선택신호를 발생하는 제3, 제4 인버터와;상기 제3 낸드 게이트의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YL1을 선택하는 선택신호를 발생하는 제5, 제6 인버터와;상기 제3 낸드 게이트의 출력신호와 상기 컬럼 퓨즈박스 그룹에서 발생된 제1 제어신호를 노아링하는 제4 노아 게이트와;상기 컬럼 퓨즈박스 그룹에서 발생된 제1 제어신호와 상기 제4 낸드 게이트의 출력신호를 노아링하는 제5 노아 게이트와;상기 제4, 제5 노아 게이트의 출력신호를 노아링하여 상기 컬럼 리던던시 YC1을 선택하는 선택신호를 발생하는 제6 노아 게이트와;상기 제4 낸드 게이트의 출력신호를 순차적으로 인버팅하여 상기 컬럼 리던던시 YH1을 선택하는 선택신호를 발생하는 제7, 제8 인버터로 구성되는 것을 특징으로 하는 디램의 컬럼 리던던시 선택장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970082297A KR19990061992A (ko) | 1997-12-31 | 1997-12-31 | 디램의 컬럼 리던던시 선택장치 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| KR (1) | KR19990061992A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100458411B1 (ko) * | 2000-09-28 | 2004-11-26 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
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1997
- 1997-12-31 KR KR1019970082297A patent/KR19990061992A/ko not_active Application Discontinuation
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