JP2007018557A - データ処理装置および救済解決定システム - Google Patents

Abstract

【課題】 メモリ装置に救済用メモリセルおよび救済システムを搭載することなく、不良メモリセルを救済する。
【解決手段】 本発明の一態様としてのデータ処理装置は、メモリ装置と、アドレスデコーダと、書込レジスタと、メモリコントロール回路と、救済アドレス回路と、救済アドレスセレクト回路と、救済用データ格納部と、読出レジスタと、を備える。メモリ装置の救済アドレスにデータ書込みが行われる場合は書込レジスタ内のデータを救済用データ格納部にも格納し、メモリ装置の救済アドレスからのデータの読出しが行われる場合は、救済用データ格納部から当該救済アドレスに対応するデータを取り出し、取り出したデータを、メモリ装置から読み出されたデータに代えて、読出レジスタに格納する。
【選択図】 図１

Description

本発明は、メモリ装置を有するデータ処理装置、および救済解決定システムに関する。

従来におけるメモリ装置のタイプとして救済回路を搭載するものがある。この救済回路は、スペア用のメモリセルと、救済用のシステム回路とからなる。このような救済回路を搭載するメモリ装置は、回路面積が増大することにより、ＬＳＩでのレイアウト時における配置が困難になったり、ＬＳＩチップ面積が増大したりするなどの弊害が生じていた。

従来における救済回路を搭載したメモリ装置の救済テスト工程は、救済解決定のためのメモリテスト工程、救済のためのリペア工程、救済確認のためのメモリテスト工程等からなる。救済のためのリペア工程は、不良セルをスペアのセルに置き換えるもので、リペア装置を使用する必要があることから、コスト増を招くとともに、テスト時間も長くなる問題があった。また、多数のメモリが搭載された場合、テスト、リペア処理も複雑になるため、これに対応してコストなどが増加していた。また小容量のメモリ装置においては、用意されている標準ライブラリに救済用メモリセルと救済システムが無い場合もあり、救済対応が困難な場合も多かった。
特開平０８−７５９７号公報

本発明は、メモリ装置に救済用メモリセルおよび救済システムを搭載することなく、不良メモリセルを救済可能としたデータ処理装置および救済解決定システムを提供する。

本発明の一態様としてのデータ処理装置は、メモリ装置と、前記メモリ装置におけるアクセス先となるアドレスを生成し、生成したアドレスを出力するアドレスデコーダと、前記メモリ装置に書き込むための書込みデータを格納する書込レジスタと、前記アドレスデコーダから出力されたアドレスに示される領域に前記書込レジスタ内の書込みデータを書き込むことを前記メモリ装置に対し指示する書込み信号、または前記アドレスデコーダから出力されたアドレスに示される領域からデータを取り出して出力することを前記メモリ装置に対し指示する読出し信号を生成し、生成した前記書込み信号または前記読出し信号を出力するメモリコントロール回路と、前記メモリ装置における不良アドレスを救済アドレスとして登録した救済アドレス回路と、前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されているか否かを判定する救済アドレスセレクト回路と、 複数の救済用データ回路を有する救済用データ格納部であって、前記メモリコントロール回路から前記書込み信号が出力されかつ前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路に前記書込レジスタ内の書込みデータを書込み、一方、前記メモリコントロール回路から前記読出し信号が出力されかつ前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路からデータを読み出して出力する、救済用データ格納部と、前記メモリコントロール回路から前記読出し信号が出力された場合において、前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されていない場合は、前記メモリ装置から出力される読出しデータを格納し、一方前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は前記救済用データ格納部から出力された読出しデータを格納する読出レジスタと、を備える。

本発明の一態様としてのデータ処理装置は、第１〜第Ｎのメモリ装置と、前記第１〜第Ｎのメモリ装置に対応して配置され、各々対応するメモリ装置におけるアクセス先となるアドレスを生成し、生成したアドレスを出力する第１〜第Ｎのアドレスデコーダと、前記第１〜第Ｎのメモリ装置に対応して配置され、各々対応するメモリ装置に書き込むための書込みデータを格納する第１〜第Ｎの書込レジスタと、第Ｋ（Ｋ＝１〜Ｎのいずれか任意のもの）のアドレスデコーダから出力されたアドレスに示される領域に第Ｋの書込レジスタ内の書込みデータを書き込むことを第Ｋのメモリ装置に対し指示する書込み信号、または前記第Ｋのアドレスデコーダから出力されたアドレスに示される領域からデータを取り出して出力することを前記第Ｋのメモリ装置に対し指示する読出し信号を生成し、生成した前記書込み信号または前記読出し信号を出力するメモリコントロール回路と、前記第１〜第Ｎのメモリ装置における不良アドレスを救済アドレスとして登録した救済アドレス回路と、前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されているか否かを判定する救済アドレスセレクト回路と、複数の救済用データ回路を有する救済用データ格納部であって、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記書込み信号が出力されかつ前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路に前記第Ｋの書込レジスタ内の書込みデータを書込み、一方、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記読出し信号が出力されかつ前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路からデータを読み出して出力する、救済用データ格納部と、前記第１〜第Ｎのメモリ装置に対応して配置された第１〜第Ｎの読出レジスタであって、第Ｋの読出レジスタは、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記読出し信号が出力された場合において、前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されていない場合は、前記第Ｋのメモリ装置から出力される読出しデータを格納し、一方前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は前記救済用データ格納部から出力された読出しデータを格納する、第１〜第Ｎの読出レジスタと、を備える。

本発明により、メモリ装置に救済用メモリセルおよび救済システムを搭載することなく、不良メモリセルを救済できる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態としてのデータ処理装置の構成を示すブロック図である。

メモリ装置１１は、複数のアドレス領域を有する。複数のアドレス領域の中にはメモリ不良が存在するアドレス（救済アドレス）領域も含まれ得る。メモリ装置１１は、例えばＲＡＭ（Random Access Memory）である。

データレジスタ１２は、メモリ装置１１への書込みデータおよびメモリ装置１１からの読出しデータを一時的に保持する。データレジスタ１２は例えば書込レジスタおよび読出レジスタに対応する。

ＷＲデータバス２１は、データ書込み時に、データレジスタ１２内の書込みデータをメモリ装置１１および救済用データ格納部１０に送る。

アドレスデコーダ１３は、メモリ装置１１へのアクセス先（書込み先または読出し先）となるアドレスを生成し、アドレスバス２５に出力する。

アドレスバス２５は、アドレスデコーダ１３によって生成されたアドレスをメモリ装置１１および救済アドレスセレクト回路１５に送る。

救済アドレス回路１４は、単数または複数の救済アドレス１７を保持する。

救済用データ格納部１０は、救済用データ回路１０（０）〜１０（Ｎ）を有する。救済用データ回路１０（０）〜１０（Ｎ）は、それぞれ例えば１アドレス分のデータを保持する。救済用データ回路１０（０）〜１０（Ｎ）は、例えばラッチまたはフリップフロップにより構成される。

救済アドレスセレクト回路１５は、アドレスデコーダ１３によるメモリ装置１１へのアクセスを検知し、アクセス先のアドレスが、救済アドレス回路１４内の救済アドレス１７に合致する場合は、このアドレスに対応する救済用データ回路を選択するための救済アドレスセレクト信号２０を出力する。より詳しくは、この救済アドレスセレクト信号２０は、救済用データ回路を選択する選択信号と、救済用データ格納部１０の使用を示す救済信号とを含む。選択信号は救済用データ格納部１０に入力され、救済信号はセレクタ１６およびセレクタ１８に入力される。救済アドレスと救済用データ回路との対応付けは、例えばあらかじめ救済アドレスセレクト回路１５に指定しておいてもよいし、救済アドレスの検出ごとに、検出された救済アドレスに対し所定の順番に救済用データ回路を割り当ててもよい（例えば救済用データ回路１０（０）、１０（１）、１０（２）、１０（３）・・・の順番で割り当てる）。

メモリコントロール回路２６は、メモリ装置１１へのコントロール信号（書込み信号または読出し信号や、チップイネーブル信号等）１９を生成し、生成したコントロール信号１９をメモリ装置１１とセレクタ１８とに出力する。

メモリ装置１１は、メモリコントロール回路２６から書込み信号が入力された場合は、データレジスタ１２からの書込みデータを、アドレスデコーダ１２から入力されたアドレスの領域に格納する。また、メモリ装置１１は、メモリコントロール回路２６から読出し信号が入力された場合は、アドレスデコーダ１２から入力されたアドレスの領域からデータを取り出してメモリ側ＲＤデータバス２２に出力する。

セレクタ１８は、救済アドレスへのアクセスが行われる場合は、メモリコントロール回路２６からのコントロール信号１９を救済用データ格納部１０に通過させ、救済アドレスへのアクセスが行われない場合は通過させない。より詳細には、セレクタ１８は、救済アドレスセレクト回路１５から救済信号が入力された場合は、メモリコントロール回路２６からのコントロール信号１９を救済用データ格納部１０に出力し、救済信号が入力されない場合はコントロール信号１９を救済データ格納部１０に出力しない。

救済用データ格納部１０は、メモリコントロール回路２６からセレクタ１８を介して書込み信号を含むメモリコントロール信号１９が入力された場合は、データレジスタ１２から入力された書込みデータを、救済アドレスセレクト回路１５から入力された選択信号に示された救済用アドレス回路に書き込む。また、救済用データ格納部１０は、メモリコントロール回路２６からセレクタ１８を介して読出し信号を含むメモリコントロール信号１９が入力された場合は、救済アドレスセレクト回路１５から入力された選択信号に示された救済用アドレス回路からデータを読み出して救済回路側ＲＤデータバス２３に出力する。

メモリ側ＲＤデータバス２２は、メモリ装置１１からの読出しデータをセレクタ１６へ送る。救済回路側ＲＤデータバス２３は救済用データ格納部１０からの読出しデータをセレクタ１６に送る。

セレクタ１６は、メモリ側ＲＤデータバス２２および救済回路側ＲＤデータバス２３のいずれかを選択し、選択した側のデータバスからの読出しデータをＲＤデータバス２４に出力する。より詳細には、セレクタ１６は、救済アドレスセレクト回路１５から救済信号が入力された場合は救済回路側ＲＤデータバス２３を選択し、救済信号が入力されない場合はメモリ側ＲＤデータバス２２を選択する。

ＲＤデータバス２４は、セレクタ１６によって選択されたデータバスからの読出しデータをデータレジスタ１２に送る。送られた読出しデータはデータレジスタ１２に格納される。

図２は、図１のデータ処理装置の動作を説明するタイミング図である。

この図２は、アドレス０、アドレス１およびアドレス２へこの順でデータ書込みを行い、この後、アドレス０、アドレス１およびアドレス２からこの順でデータ読出しを行う場合を示す。メモリ装置１１におけるアドレス０およびアドレス２は正常であるが、アドレス１は不良であり救済されるアドレスとする。すなわち、救済アドレス回路１４にはアドレス１が救済アドレスとして登録されている。

（１−１）アドレス０へのデータ書込み
アドレスデコーダ１３からアドレス０がアドレスバス２５に出力され、アドレス０はメモリ装置１１および救済アドレスセレクト回路１５に入力される。

データレジスタ１２から書込みデータであるデータＡがＷＲデータバス２１に出力され、データＡはメモリ装置１１および救済用データ格納部１０に入力される。

書込み信号を含むメモリコントロール信号１９がメモリコントロール回路２６からメモリ装置１１およびセレクタ１８に入力される。

アドレス０、データＡ、および書込み信号を含むメモリコントロール信号１９が入力されたメモリ装置１１は、アドレス０にデータＡを書き込む。

一方、アドレスデコーダ１３からアドレス０が入力された救済アドレスセレクト回路１５は、アドレス０が救済アドレスとして救済アドレス回路１４に登録されているか否かを判定し、ここでは登録されていないため、救済アドレスセレクト回路１５は救済アドレスセレクト信号（選択信号および救済信号）２０を出力しない。したがって、救済用データ格納部１０には選択信号、および書込み信号を含むメモリコントロール信号１９は入力されず、救済用データ格納部１０においてデータＡの書込みは行われない。

（１−２）アドレス１へのデータ書込み
アドレスデコーダ１３からアドレス１がアドレスバス２５に出力され、アドレス１はメモリ装置１１および救済アドレスセレクト回路１５に入力される。

データレジスタ１２から書込みデータであるデータＢがＷＲデータバス２１に出力され、データＢはメモリ装置１１および救済用データ格納部１０に入力される。

書込み信号を含むメモリコントロール信号１９がメモリコントロール回路２６からメモリ装置１１およびセレクタ１８に入力される。

アドレス１、データＢ、および書込み信号を含むメモリコントロール信号１９が入力されたメモリ装置１１は、アドレス１にデータＢを書き込む。

一方、アドレス１が入力された救済アドレスセレクト回路１５は、アドレス１が救済アドレスとして救済アドレス回路１４に登録されているため、救済アドレスセレクト信号２０を生成して出力する。すなわち、救済アドレスセレクト回路１５は、救済信号と、アドレス１に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号２０を出力する。救済信号はセレクタ１６、１８に入力され、選択信号は救済用データ格納部１０に入力される。

救済信号が入力されたセレクタ１８は、メモリコントロール回路２６から入力された書込み信号を含むメモリコントロール信号１９を救済用データ格納部１０に通過させる。

書込み信号を含むメモリコントロール信号１９、データＢ、および選択信号が入力された救済用データ格納部１０は、選択信号に示される救済用データ回路へデータＢを書き込む。

（１−３）アドレス２へのデータ書込み
アドレス２へのデータ書込みは、アドレス０へのデータ書込みと同様であるので、説明を省略する。

（２−１）アドレス０からのデータ読出し
アドレスデコーダ１３からアドレス０がアドレスバス２５に出力され、アドレス０はメモリ装置１１および救済アドレスセレクト回路１５に入力される。

また、読出し信号を含むメモリコントロール信号１９がメモリ装置１１およびセレクタ１８に入力される。

アドレス０、および読出し信号を含むメモリコントロール信号１９が入力されたメモリ装置１１は、アドレス０に格納されたデータＡを取り出してメモリ側ＲＤデータバス２２に出力し、出力されたデータＡはセレクタ１６に入力される。

一方、アドレス０が入力された救済アドレスセレクト回路１５は、アドレス０が救済アドレスとして救済アドレス回路１４に登録されているか否かを判定し、ここでは登録されていないため、救済アドレスセレクト信号（選択信号および救済信号）２０を出力しない。したがって、救済用データ格納部１０には選択信号、および読出し信号を含むメモリコントロール信号１９は入力されず、救済用データ格納部１０からのデータ読出しは行われない。

セレクタ１６は、救済アドレスセレクト回路１５から救済信号が入力されないため、メモリ側ＲＤデータバス２２および救済回路側ＲＤデータバス２３のうちメモリ側ＲＤデータバス２３を選択し、この結果、メモリ装置１１からのデータＡが、ＲＤデータバス２４を介して、データレジスタ１２に格納される。

（２−２）アドレス１からのデータ読出し
アドレスデコーダ１３からアドレス１がアドレスバス２５に出力され、アドレス１はメモリ装置１１および救済アドレスセレクト回路１５に入力される。

読出し信号を含むメモリコントロール信号１９がメモリ装置１１およびセレクタ１８に入力される。

アドレス１、および読出し信号を含むメモリコントロール信号１９が入力されたメモリ装置１１は、アドレス１に格納されたデータ（エラーを含み得るデータ）を取り出してメモリ側ＲＤデータバス２２に出力し、出力されたデータはセレクタ１６に入力される。

一方、アドレス１が入力された救済アドレスセレクト回路１５は、アドレス１が救済アドレスとして救済アドレス回路１４に登録されているため、救済アドレスセレクト信号２０を生成して出力する。すなわち、救済アドレスセレクト回路１５は、救済信号と、アドレス１に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号２０を出力する。救済信号はセレクタ１６、１８に入力され、選択信号は救済用データ格納部１０に入力される。

救済信号が入力されたセレクタ１８は、メモリコントロール回路２６から入力された読出し信号を含むメモリコントロール信号１９を救済用データ格納部１０に通過させる。

読出し信号を含むメモリコントロール信号１９、および選択信号が入力された救済用データ格納部１０は、選択信号に示される救済用データ回路からデータＢを取り出して救済回路側ＲＤデータバス２３に出力し、出力されたデータＢはセレクタ１６に入力される。

セレクタ１６は、救済アドレスセレクト回路１５から救済信号が入力されるため、メモリ側ＲＤデータバス２２および救済回路側ＲＤデータバス２３のうち救済回路側ＲＤデータバス２３を選択する。この結果、救済用データ回路から入力されたデータＢがセレクタを介してデータレジスタ１２に格納される。すなわち、メモリ装置１１から出力されたエラーを含み得るデータは、セレクタ１６を通過せず、データレジスタ１２に格納されない。

（２−３）アドレス２からのデータ読出し
アドレス２からのデータ読出しは、アドレス０からのデータ読出しと同様であるため、説明を省略する。

以上のように、本実施の形態によれば、あらかじめ登録された救済アドレス（不良アドレス）への書込みデータを格納するための救済用データ回路を設け、不良アドレスからのデータ読出し時には、この救済用データ回路からデータを読み出すようにしたため、従来のようにメモリ装置に対しに救済用のメモリセル及びこれに伴う救済用システムを設ける必要が無くなる。これによりチップ設計においてレイアウトの自由度が増し、よってチップ面積の増大を可及的に低減できる。

（第２の実施の形態）
図３は、本発明の第２の実施の形態としてのデータ処理装置の構成を示すブロック図である。

図１のデータ処理装置ではメモリ装置１１は１つのみ配置されたが、図３のデータ処理装置では複数のメモリ装置３１（０）〜３１（Ｎ）が配置される。これら複数のメモリ装置３１（０）〜３１（Ｎ）に対応して、複数のデータレジスタ３２（０）〜３２（Ｎ）（データレジスタ３２）、複数のアドレスデコーダ３３（０）〜３３（Ｎ）（アドレスデコーダ３３）、複数のアドレスバス４５（０）〜４５（Ｎ）（アドレスバス４５）、複数のＷＲデータバス４１（０）〜４１（Ｎ）（ＷＲデータバス４１）、複数のメモリ側ＲＤデータバス４２（０）〜４２（Ｎ）（メモリ側ＲＤデータバス４２）、複数の救済回路側ＲＤデータバス４３（０）〜４３（Ｎ）（救済回路側ＲＤデータバス４３）、複数のＲＤデータバス４４（０）〜４４（Ｎ）（ＲＤデータバス４４）および複数のセレクタ３６（０）〜３６（Ｎ）（セレクタ３６）が配置される。

救済アドレス回路３４は、メモリ装置３１（０）〜３１（Ｎ）における不良アドレスを救済アドレスとして保持している。各メモリ装置のアドレス範囲はそれぞれ異なるとするが、同じであってもよい。後者の場合、救済アドレス回路３４は、メモリ装置の識別子と救済アドレスとを対応付けて管理する。

救済アドレスセレクト回路３５は、アドレスデコーダ３３（０）〜３３（Ｎ）によるメモリ装置３１（０）〜３１（Ｎ）へのアクセスを検知し、アクセス先のアドレスが、救済アドレス回路３４に登録されている場合は、このアドレスに対応する救済用データ回路を選択するための救済アドレスセレクト信号４０を出力する。この救済アドレスセレクト信号４０は、救済用データ回路を選択する選択信号と、救済用データ格納部３０の使用を示す救済信号とからなる。選択信号は救済用データ格納部３０に入力され、救済信号はセレクタ３６およびセレクタ３８に入力される。

図４は、図３のデータ処理装置の動作を説明するタイミング図である。

この図４は、メモリ装置３１（０）におけるアドレス０およびアドレス１に順次書込みを行い、さらにメモリ装置３１（Ｎ）におけるアドレス２に書込みを行い、この後、メモリ装置３１（０）におけるアドレス０およびアドレス１から順次読出しを行い、さらにメモリ装置３１（Ｎ）におけるアドレス２から読出しを行う場合を示す。メモリ装置３１（０）におけるアドレス０は正常であるが、メモリ装置３１（０）におけるアドレス１およびメモリ装置３１（Ｎ）におけるアドレス２にはメモリ不良が存在し、アドレス１およびアドレス２は救済が必要なアドレスである。すなわち、救済アドレス回路３４にはメモリ装置３１（０）のアドレス１およびメモリ装置３１（Ｎ）のアドレス２が救済アドレスとして登録されている。

（３−１）アドレス０へのデータ書込み
アドレスデコーダ３３（０）からアドレス０がアドレスバス４５（０）に出力され、アドレス０はメモリ装置３１（０）および救済アドレスセレクト回路３５に入力される。

データレジスタ３２（０）から書込みデータであるデータＡがＷＲデータバス４１（０）に出力され、データＡはメモリ装置３１（０）および救済用データ格納部３０に入力される。

書込み信号を含むメモリコントロール信号３９がメモリ装置３１（０）およびセレクタ３８に入力される。

アドレス０、データＡ、および書込み信号を含むメモリコントロール信号３９が入力されたメモリ装置３１は、アドレス０にデータＡを書き込む。

一方、アドレスデコーダ３３（０）からアドレス０が入力された救済アドレスセレクト回路３５は、アドレス０が救済アドレスとして救済アドレス回路３４に登録されていないため、救済アドレスセレクト信号４０を出力しない。したがって、救済用データ格納部３０には選択信号、および書込み信号を含むメモリコントロール信号１９は入力されず、救済用データ格納部３０においてデータＡの書込みは行われない。

（３−２）アドレス１へのデータ書込み
アドレスデコーダ３３（０）からアドレス１がアドレスバス４５（０）に出力され、アドレス１はメモリ装置３１（０）および救済アドレスセレクト回路３５に入力される。

データレジスタ３２（０）から書込みデータであるデータＢがＷＲデータバス４１（０）に出力され、データＢはメモリ装置３１（０）および救済用データ格納部３０に入力される。

書込み信号を含むメモリコントロール信号３９がメモリコントロール回路４６からメモリ装置３１（０）およびセレクタ３８に入力される。

アドレス１、データＢ、および書込み信号を含むメモリコントロール信号３９が入力されたメモリ装置３１（０）は、アドレス１（不良アドレス）にデータＢを書き込む。

一方、アドレスデコーダ３３（０）からアドレス１が入力された救済アドレスセレクト回路３５は、アドレス１が救済アドレスとして救済アドレス回路３４に登録されているため、救済アドレスセレクト信号４０を生成して出力する。すなわち、救済アドレスセレクト回路３５は、救済信号と、アドレス１に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号４０とを出力する。救済信号はセレクタ３６、３８に入力され、選択信号は救済用データ格納部３０に入力される。

救済信号が入力されたセレクタ３８は、メモリコントロール回路４６から入力された書込み信号を含むメモリコントロール信号３９を救済用データ格納部３０に通過させる。

書込み信号を含むメモリコントロール信号３９、データＢ、および選択信号が入力された救済用データ格納部３０は、選択信号に示される救済用データ回路へデータＢを書き込む。

（３−３）アドレス２へのデータ書込み
アドレスデコーダ３３（Ｎ）からアドレス２がアドレスバス４５（Ｎ）に出力され、アドレス２はメモリ装置３１（Ｎ）および救済アドレスセレクト回路３５に入力される。

データレジスタ３２（Ｎ）から書込みデータであるデータＣがＷＲデータバス４１（Ｎ）に出力され、データＣはメモリ装置３１（Ｎ）および救済用データ格納部３０に入力される。

書込み信号を含むメモリコントロール信号３９がメモリコントロール回路４６からメモリ装置３１（Ｎ）およびセレクタ３８に入力される。

アドレス２、データＣ、および書込み信号を含むメモリコントロール信号３９が入力されたメモリ装置３１（Ｎ）は、アドレス２（不良アドレス）にデータＣを書き込む。

一方、アドレスデコーダ３３（Ｎ）からアドレス２が入力された救済アドレスセレクト回路３５は、アドレス２が救済アドレス回路３４に登録されているため、救済アドレスセレクト信号４０を生成して出力する。すなわち、救済アドレスセレクト回路３５は、救済信号と、アドレス２に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号４０を出力する。救済信号はセレクタ３６、３８に入力され、選択信号は救済用データ格納部３０に入力される。

救済信号が入力されたセレクタ３８は、メモリコントロール回路４６から入力された書込み信号を含むメモリコントロール信号３９を救済用データ格納部３０に通過させる。

書込み信号を含むメモリコントロール信号３９、データＣ、および選択信号が入力された救済用データ格納部３０は、選択信号に示される救済用データ回路へデータＣを書き込む。

（４−１）アドレス０からのデータ読出し
アドレスデコーダ３３（０）からアドレス０がアドレスバス４５（０）に出力され、アドレス０はメモリ装置３１（０）および救済アドレスセレクト回路３５に入力される。

読出し信号を含むメモリコントロール信号３９がメモリコントロール回路４６からメモリ装置３１（０）およびセレクタ３８に入力される。

アドレス０、および読出し信号を含むメモリコントロール信号３９が入力されたメモリ装置３１（０）は、アドレス０に格納されたデータＡを取り出してメモリ側ＲＤデータバス４２（０）に出力し、出力されたデータＡはセレクタ３６（０）に入力される。

一方、アドレスデコーダ３３（０）からアドレス０が入力された救済アドレスセレクト回路３５は、アドレス０が救済アドレス回路１４に登録されていないため、救済アドレスセレクト信号（救済信号および選択信号）４０を出力しない。したがって、救済用データ格納部３０には選択信号、および読出し信号を含むメモリコントロール信号３９は入力されず、救済用データ格納部３０からのデータ読出しは行われない。

セレクタ３６（０）は、救済アドレスセレクト回路３５から救済信号が入力されないため、メモリ側ＲＤデータバス４２（０）および救済回路側ＲＤデータバス４３（０）のうちメモリ側ＲＤデータバス４２（０）を選択する。この結果、メモリ装置３１（０）からのデータＡがセレクタ３６（０）を通過してＲＤデータバス４４（０）を介してデータレジスタ３２（０）に格納される。

（４−２）アドレス１からのデータ読出し
アドレスデコーダ３３からアドレス１がアドレスバス４５（０）に出力され、アドレス１はメモリ装置３１（０）および救済アドレスセレクト回路３５に入力される。

読出し信号を含むメモリコントロール信号３９がメモリコントロール回路４６からメモリ装置３１（０）およびセレクタ３８に入力される。

アドレス１、および読出し信号を含むメモリコントロール信号３９が入力されたメモリ装置３１（０）は、アドレス１に格納されたデータ（エラーを含み得るデータ）を取り出してメモリ側ＲＤデータバス４２（０）に出力し、出力されたデータはセレクタ３６（０）に入力される。

一方、アドレス１が入力された救済アドレスセレクト回路３５は、アドレス１が救済アドレス回路３４に登録されているため、救済アドレスセレクト信号４０を生成して出力する。すなわち、救済アドレスセレクト回路３５は、救済信号と、アドレス１に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号４０を出力する。救済信号はセレクタ３６、３８に入力され、選択信号は救済用データ格納部３０に入力される。

救済信号が入力されたセレクタ３８は、メモリコントロール回路４６から入力された読出し信号を含むメモリコントロール信号３９を救済用データ格納部３０に通過させる。

読出し信号を含むメモリコントロール信号３９、および選択信号が入力された救済用データ格納部３０は、選択信号に示される救済用データ回路からデータＢを取り出して救済回路側ＲＤデータバス４３（０）に出力し、出力されたデータＢはセレクタ３６（０）に入力される。

セレクタ３６（０）は、救済アドレスセレクト回路３５から救済信号が入力されるため、メモリ側ＲＤデータバス４２（０）および救済回路側ＲＤデータバス４３（０）のうち救済回路側ＲＤデータバス４３（０）を選択する。この結果、救済用データ回路からのデータＢがセレクタ３６（０）を通過し、ＲＤデータバス４４（０）を介してデータレジスタ３２（０）に格納される。すなわち、メモリ装置３１（０）から出力されたエラーを含み得るデータは、セレクタ３６（０）を通過せず、データレジスタ３２（０）に格納されない。

（４−３）アドレス２からのデータ読出し
アドレスデコーダ３３（Ｎ）からアドレス２がアドレスバス４５（Ｎ）に出力され、アドレス２はメモリ装置３１（Ｎ）および救済アドレスセレクト回路３５に入力される。

読出し信号を含むメモリコントロール信号３９がメモリコントロール回路４６からメモリ装置３１（Ｎ）およびセレクタ３８に入力される。

アドレス２、および読出し信号を含むメモリコントロール信号３９が入力されたメモリ装置３１（Ｎ）は、アドレス２に格納されたデータ（エラーを含み得るデータ）を取り出してメモリ側ＲＤデータバス４１（Ｎ）に出力し、出力されたデータはセレクタ３６（Ｎ）に入力される。

一方、アドレス２が入力された救済アドレスセレクト回路３５は、アドレス２が救済アドレス回路３４に登録されているため、救済アドレスセレクト信号４０を生成して出力する。すなわち、救済アドレスセレクト回路３５は、救済信号と、アドレス２に対応する救済用データ回路を選択する選択信号とを含む救済アドレスセレクト信号４０を出力する。救済信号はセレクタ３６、３８に入力され、選択信号は救済用データ格納部３０に入力される。

救済信号が入力されたセレクタ３８は、メモリコントロール回路４６から入力された読出し信号を含むメモリコントロール信号３９を救済用データ格納部３０に通過させる。

読出し信号を含むメモリコントロール信号３９、および選択信号が入力された救済用データ格納部３０は、選択信号に示される救済用データ回路からデータＣを取り出して救済回路側ＲＤデータバス４３（Ｎ）に出力し、出力されたデータＣはセレクタ３６（Ｎ）に入力される。

セレクタ３６（Ｎ）は、救済アドレスセレクト回路３５から救済信号が入力されるため、メモリ側ＲＤデータバス４２（Ｎ）および救済回路側ＲＤデータバス４３（Ｎ）のうち救済回路側ＲＤデータバス４３（Ｎ）を選択する。この結果、救済用データ回路から出力されたデータＣがセレクタ３６（Ｎ）を通過し、ＲＤデータバス４４（Ｎ）を介してデータレジスタ３２（Ｎ）に格納される。すなわち、メモリ装置３１（Ｎ）から出力されたエラーを含むデータは、セレクタ３６（Ｎ）を通過せず、データレジスタ３２（Ｎ）に格納されない。

以上のように、本実施の形態によれば、複数のメモリ装置を対象としかつ救済アドレス数の割り当てが各メモリ装置で固定でないため、複数のメモリ装置全体の救済率を高くできる。すなわち、従来であれば、メモリ装置ごとに救済アドレス数が決められていたが、本実施の形態では複数のメモリ装置全体での救済アドレス数が決められているため、各メモリ装置の不良アドレス数状況に応じた適切な救済が可能となる。

（第３の実施の形態）
図５は、本実施の形態に従った救済解決定システムの要部構成を概略的に示すブロック図である。

この救済解決定システムは、メモリテスト回路を用いてメモリ装置をテストして不良アドレスを検出し、検出した不良アドレスを救済アドレスとして救済アドレス固定回路に登録するものである。

この救済解決定システムは、テスト対象としてのメモリ装置５１と、メモリ装置５１をテストするメモリテスト回路５２と、メモリテスト回路５２によるテスト結果に基づき救済アドレスを計算する救済解決定回路５３と、救済解決定回路５３で算出された救済アドレスを固定する救済アドレス固定回路５４（図１または図３の救済アドレス回路１４または３４に対応）と、救済アドレス固定回路５４に固定された救済アドレスに基づいて第１または第２の実施の形態と同様の動作を行う救済アドレスセレクト回路５５（図１または図３の救済アドレスセレクト回路１５または３５に対応）とを備える。以上の他、図５の救済解決定システムは、図１または図３に示した各要素（ただしメモリ装置、救済アドレスセレクト回路および救済アドレス回路を除く）も含んでよい。

メモリテスト回路５２はメモリテスト用のテスト信号５６をメモリ装置５１に与え、メモリ装置５１から応答信号５７を取得する。メモリテスト回路５２はテスト結果（ＰＡＳＳアドレス／ＦＡＩＬアドレス）５８を救済解決定回路５３に与える。

救済解決定回路５３は、テスト結果５８に基づいて救済アドレス５９を求め、救済アドレスの数が予め設定された救済可能アドレス数を越えていない場合は、求めた救済アドレス５９を救済アドレス固定回路５４に出力する。

救済アドレス固定回路５４は、救済解決定回路５３から入力された救済アドレス５９を固定（登録）する。固定方法としては、例えば電気的にヒューズを切断することによる固定、不揮発性メモリへの記憶による固定などがある。

救済アドレスセレクト回路５５は、動作時に、アドレスデコーダ（図１または図３参照）からのアドレスが救済アドレス固定回路５４に登録されているか否かを判定し、登録されている場合は、救済アドレスセレクト信号を生成し出力する。

以上のように、本実施の形態によれば、メモリ装置から不良アドレスを検出し、検出した不良アドレスを救済アドレスとして救済アドレス固定回路に固定するようにしたことにより、従来のようなスペアのメモリセルを用いた、メモリセルのリペア工程を削減できる。

また、救済アドレス固定回路５４への救済アドレスの固定に、電気的にヒューズを切断することによる固定や、不揮発性メモリへの記憶による固定を用いたことにより、固定に際しての装置依存によるミスを無くすことができるまたは非常に少なくできる。すなわち、従来では、装置依存のリペアミスの問題があったが、本実施の形態ではこのような問題は生じない。

（第４の実施の形態）
図６は、本実施の形態に従った救済解決定システムの要部構成を概略的に示すブロック図である。

この救済解決定システムは、システム（ＬＳＩ）の電源立ち上がり時における初期化状態時にメモリ装置をテストしてシステムの初期化状態時の間に救済アドレスを決定するものである。

この救済解決定システムは、テスト対象としてのメモリ装置６１と、テスト可能開始時を検知するパワーオン検知回路６２と、システムの初期化状態時にメモリ装置６１をテストするメモリＢＩＳＴ（Built In Self Test）回路６３と、メモリＢＩＳＴ回路６３によるテスト結果に基づき救済アドレスを計算する救済解決定回路６４と、救済解決定回路６４で算出された救済アドレスを受け取って登録し、動作時において、第１〜第３の実施の形態で説明したのと同様の動作を行う救済アドレスセレクト回路６５とを備える。本例では、救済アドレスセレクト回路６５は、救済アドレスを自身に登録する（すなわち救済亜どれエスセレクト回路は図１の救済アドレス回路１４に相当する回路を含む）が、第１の実施の形態と同様に、別途設けた救済アドレス回路に登録してもよい。以上の他、図６の救済解決定システムは、図１または図３に示した各要素（ただしメモリ装置、救済アドレスセレクト回路および救済アドレス回路を除く）も含んでよい。

図７は、図６の救済解決定システムの動作を説明するタイミング図である。

システムの電源立ち上がり時における初期化状態時では、クロックの安定化や、回路の初期化が行われる。図７のタイミング図は、この初期化状態時の間にメモリ装置をテストし、救済アドレスを決定する場合を示している。

パワーオン検知回路６２は、システムの電源が立ち上がり、所定のクロック安定期間が経過してメモリ装置６１のテストを開始可能であると判断すると、ハイレベルのパワーオン信号６６を出力する。

メモリＢＩＳＴ回路６３は、ハイレベルのパワーオン信号６６が入力されると、メモリ装置６１のテストを開始する。すなわち、メモリＢＩＳＴ回路６３は、メモリテスト用のテスト信号６７をメモリ装置６１に与え、メモリ装置６１から応答信号６８を取得する。テストの終了後、メモリＢＩＳＴ回路６３は、ＦＡＩＬと判定されたアドレスの数が救済可能なアドレスの数を超えていない場合は、テスト結果を示すテスト結果信号６９を救済解決定回路６４に出力する。

救済解決定回路６４は、テスト結果に基づき、救済アドレス７０を求め、算出した救済アドレス７０を救済アドレスセレクト回路６５に出力する。

救済アドレスセレクト回路６５は、受け取った救済アドレス７０を登録する。

パワーオン検知回路６２は、救済アドレスセレクト回路６５による救済アドレスの登録が完了すると、パワーオン信号６６をローレベルにし、この後、システムは通常動作モードに移行する。

以上のように、本実施の形態によれば、システムの初期化状態時に救済アドレスを算出し、救済アドレスセレクト回路６５に保持させるようにしたため、第３の実施の形態のように、救済アドレスを固定する特別な回路は不要となり、これにより回路面積を一層低減できる。

本発明の第１の実施の形態としてのデータ処理装置の構成を示すブロック図。 図１のデータ処理装置の動作を説明するタイミング図。 本発明の第２の実施の形態としてのデータ処理装置の構成を示すブロック図。 図３のデータ処理装置の動作を説明するタイミング図。 本発明の第３の実施の形態に従った救済解決定システムの要部構成を概略的に示すブロック図。 本発明の第４の実施の形態に従った救済解決定システムの要部構成を概略的に示すブロック図。 図６の救済解決定システムの動作を説明するタイミング図。

符号の説明

１０、３０ 救済用データ回路
１１、３１、５１、６１ メモリ装置
１２、３２ データレジスタ
１３、３３ アドレスデコーダ
１４、３４ 救済アドレス回路
１５、３５、５５、６５ 救済アドレスセレクト回路
１６、３６ セレクタ
１７、３７ 救済アドレス
１８、３８ セレクタ
１９、３９ メモリコントロール信号
２０、４０ 救済アドレスセレクト信号
２１、４１ ＷＲデータバス
２２、４２ メモリ側ＲＤデータバス
２３、４３ 救済回路側ＲＤデータバス
２４、４４ ＲＤデータバス
２５、４５ アドレスバス
２６、４６ メモリコントロール回路
５２ メモリテスト回路
５３、６４ 救済解決定回路
５４ 救済アドレス固定回路
５６ テスト信号
５７、６８ 応答信号
５８、６７ テスト結果
５９、７０ 救済アドレス
６２ パワーオン検知回路
６３ メモリＢＩＳＴ回路
６６ パワーオン信号
６９ テスト結果

Claims (5)

1. メモリ装置と、
   前記メモリ装置におけるアクセス先となるアドレスを生成し、生成したアドレスを出力するアドレスデコーダと、
   前記メモリ装置に書き込むための書込みデータを格納する書込レジスタと、
   前記アドレスデコーダから出力されたアドレスに示される領域に前記書込レジスタ内の書込みデータを書き込むことを前記メモリ装置に対し指示する書込み信号、または前記アドレスデコーダから出力されたアドレスに示される領域からデータを取り出して出力することを前記メモリ装置に対し指示する読出し信号を生成し、生成した前記書込み信号または前記読出し信号を出力するメモリコントロール回路と、
   前記メモリ装置における不良アドレスを救済アドレスとして登録した救済アドレス回路と、
   前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されているか否かを判定する救済アドレスセレクト回路と、
   複数の救済用データ回路を有する救済用データ格納部であって、前記メモリコントロール回路から前記書込み信号が出力されかつ前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路に前記書込レジスタ内の書込みデータを書込み、一方、前記メモリコントロール回路から前記読出し信号が出力されかつ前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路からデータを読み出して出力する、救済用データ格納部と、
   前記メモリコントロール回路から前記読出し信号が出力された場合において、前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されていない場合は、前記メモリ装置から出力される読出しデータを格納し、一方前記アドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は前記救済用データ格納部から出力された読出しデータを格納する読出レジスタと、
   を備えたデータ処理装置。
2. 第１〜第Ｎのメモリ装置と、
   前記第１〜第Ｎのメモリ装置に対応して配置され、各々対応するメモリ装置におけるアクセス先となるアドレスを生成し、生成したアドレスを出力する第１〜第Ｎのアドレスデコーダと、
   前記第１〜第Ｎのメモリ装置に対応して配置され、各々対応するメモリ装置に書き込むための書込みデータを格納する第１〜第Ｎの書込レジスタと、
   第Ｋ（Ｋ＝１〜Ｎのいずれか任意のもの）のアドレスデコーダから出力されたアドレスに示される領域に第Ｋの書込レジスタ内の書込みデータを書き込むことを第Ｋのメモリ装置に対し指示する書込み信号、または前記第Ｋのアドレスデコーダから出力されたアドレスに示される領域からデータを取り出して出力することを前記第Ｋのメモリ装置に対し指示する読出し信号を生成し、生成した前記書込み信号または前記読出し信号を出力するメモリコントロール回路と、
   前記第１〜第Ｎのメモリ装置における不良アドレスを救済アドレスとして登録した救済アドレス回路と、
   前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されているか否かを判定する救済アドレスセレクト回路と、
   複数の救済用データ回路を有する救済用データ格納部であって、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記書込み信号が出力されかつ前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路に前記第Ｋの書込レジスタ内の書込みデータを書込み、一方、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記読出し信号が出力されかつ前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は、前記出力されたアドレスに対応する救済用データ回路からデータを読み出して出力する、救済用データ格納部と、
   前記第１〜第Ｎのメモリ装置に対応して配置された第１〜第Ｎの読出レジスタであって、第Ｋの読出レジスタは、前記メモリコントロール回路から前記第Ｋのメモリ装置に対する前記読出し信号が出力された場合において、前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されていない場合は、前記第Ｋのメモリ装置から出力される読出しデータを格納し、一方前記第Ｋのアドレスデコーダから出力されたアドレスが前記救済アドレス回路に登録されている場合は前記救済用データ格納部から出力された読出しデータを格納する、第１〜第Ｎの読出レジスタと、
   を備えたデータ処理装置。
3. 前記救済アドレスセレクト回路は、前記出力されたアドレスに基づき、前記書込みデータを書き込むべき救済用データ回路、または前記データを読み出すべき救済用データ回路を選択し、選択した救済用データ回路を特定する信号を前記救済用データ格納部に出力することを特徴とする請求項１または２に記載のデータ処理装置。
4. 請求項１ないし３のいずれかに記載のデータ処理装置を備えた救済解決定システムであって、
   前記メモリ装置に対してテスト信号を供給し、前記メモリ装置から応答信号を得ることによって前記メモリ装置をテストするメモリテスト回路と、
   前記メモリテスト回路によるテスト結果に基づき前記メモリ装置に存在する不良アドレスを決定する救済解決定回路と、を備え、
   前記救済アドレス回路は、前記救済解決定回路によって決定した不良アドレスを前記救済アドレスとして登録することを特徴とする救済解決定システム。
5. 請求項１ないし３のいずれかに記載のデータ処理装置を備えた救済解決定システムであって、
   パワーオンを検知し、前記パワーオン後のシステム初期化時の間に、前記メモリ装置のテスト開始可能時期を検出するパワーオン検知回路と、
   前記テスト開始可能時期になったら、前記メモリ装置にテスト信号を供給し、前記メモリ装置から応答信号を得ることによって前記メモリ装置をテストするメモリＢＩＳＴ回路と、
   前記メモリテスト回路によるテスト結果に基づき前記メモリ装置に存在する不良アドレスを決定する救済解決定回路と、を備え、
   前記救済アドレス回路は、前記救済解決定回路によって決定した不良アドレスを前記救済アドレスとして登録することを特徴とする救済解決定システム。

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