CN117098398A - 半导体存储器装置和制造半导体存储器装置的方法 - Google Patents

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Abstract

提供了一种半导体存储器装置和制造半导体存储器装置的方法。该半导体存储器装置可以包括：包括多个导电层的层叠结构、形成在层叠结构中的孔、在孔中的使孔的第一部分和第二部分彼此间隔开的存储器层、设置在孔的第一部分中的第一沟道层和设置在孔的第二部分中的第二沟道层。

Description

半导体存储器装置和制造半导体存储器装置的方法
技术领域
本公开总体上涉及一种半导体存储器装置和制造半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和制造三维半导体存储器装置的方法。
背景技术
半导体存储器装置可以包括能够存储数据的多个存储器单元。三维半导体存储器装置的多个存储器单元可以三维地布置。在三维半导体存储器装置中，多个存储器单元可以通过形成为栅极层叠结构的沟道结构串联连接。
发明内容
根据本公开的一个实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括多个导电层，多个导电层中的每一个具有面向第一方向的表面并且多个导电层在第一方向上彼此间隔开；孔，其形成在层叠结构中，孔包括在垂直于第一方向的第二方向上彼此相邻的第一部分和第二部分，其中，越靠近第一部分和第二部分之间的连接点，孔的宽度越窄；第一沟道层，其位于孔的第一部分中；第二沟道层，其位于孔的第二部分中；以及存储器层，其插置在第一沟道层和第二沟道层之间，并且延伸到层叠结构与第一沟道层和第二沟道层中的每一个之间的空间中。
根据本公开的一个实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括彼此间隔开的多个导电层；蝶形孔，其形成在层叠结构中；存储器层，其沿蝶形孔的侧壁延伸，存储器层使蝶形孔中的第一区域和第二区域隔离；第一沟道层，其位于第一区域中；以及第二沟道层，其位于第二区域中。
根据本公开的一个实施方式，可以提供一种制造半导体存储器装置的方法，该方法包括：在下部结构上方形成层叠结构；在层叠结构中形成孔，其中，孔包括在平面图中彼此相邻的第一部分和第二部分，越靠近第一部分和第二部分之间的连接点，第一部分的宽度和第二部分的宽度变得越窄；形成存储器层，其设置在孔的第一部分和第二部分之间的连接点处，存储器层沿孔的第一部分和第二部分中的每一个的侧壁延伸；以及分别在孔的第一部分和第二部分中形成第一沟道层和第二沟道层，所述第一部分和所述第二部分通过存储器层而彼此隔离。
附图说明
现在将在下文中参照附图更全面地描述实施方式的各种示例；然而这些实施方式可以以不同的形式实施，并且不应当被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员能够实现本公开。
在附图中，为了图示清楚可能夸大尺寸。应当理解，当一个元件被称为位于两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在附加的中间元件。在所有附图中，相同的附图标记表示相同的元件。
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
图2是示出根据本公开的一个实施方式的存储器单元阵列的电路图。
图3A和图3B是示意性地示出根据本公开的实施方式的半导体存储器装置的垂直布置的视图。
图4A、图4B、图4C和图4D是示出根据本公开的实施方式的半导体存储器装置的平面图。
图5A、图5B和图5C是示出根据本公开的一个实施方式的半导体存储器装置的截面图。
图6A、图6B和图6C是示出根据本公开的实施方式的半导体存储器装置的平面图。
图7是示出根据本公开的一个实施方式的半导体存储器装置的截面图。
图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13和图14是示出根据本公开的实施方式的制造半导体存储器装置的方法的视图。
图15A、图15B、图16A、图16B和图17是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的视图。
图18是示出根据本公开的一个实施方式的存储器系统的配置的框图。
图19是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构描述和功能描述仅是例示性的，用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式实现，并且不应该被解释为限于本文阐述的特定实施方式。
应当理解，尽管术语“第一”、“第二”等可能在本文中用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开，而不用于暗示元件的数量或顺序。
实施方式提供了一种半导体存储器装置和制造半导体存储器装置的方法，其可以提高操作可靠性。
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置50可以包括外围电路结构40和存储器单元阵列10。
外围电路结构40可以被配置为执行用于在存储器单元阵列10中存储数据的编程操作、用于输出存储在存储器单元阵列10中的数据的读取操作、以及用于擦除存储在存储器单元阵列10中的数据的擦除操作。在一个实施方式中，外围电路结构40可以包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
存储器单元阵列10可以通过公共源极线CSL、位线BL、漏极选择线DSL、字线WL和源极选择线SSL连接到外围电路结构40。
输入/输出电路21可以向控制电路23传输从半导体存储器装置50的外部装置(例如，存储器控制器)接收的命令CMD和地址ADD。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。
控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压发生电路31可以响应于操作信号OP_S而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。
行解码器33可以响应于行地址RADD而将操作电压Vop传输到漏极选择线DSL、字线WL和源极选择线SSL。
列解码器35可以响应于列地址CADD而将从输入/输出电路21输入的数据DATA传送到页缓冲器37，或将存储在页缓冲器37中的数据DATA传送到输入/输出电路21。列解码器35可以通过列线CL与输入/输出电路21交换数据DATA。列解码器35可以通过数据线DL与页缓冲器37交换数据DATA。
页缓冲器37可以响应于页缓冲器控制信号PB_S而临时存储通过位线BL接收的数据DATA。页缓冲器37可以在读取操作中感测位线BL的电压或电流。
源极线驱动器39可以响应于源极线控制信号SL_S而控制施加到公共源极线CSL的电压。
图2是示出根据本公开的一个实施方式的存储器单元阵列的电路图。
参照图2，存储器单元阵列可以包括多个存储器单元串CS。
每个存储器单元串CS可以包括至少一个源极选择晶体管SST、多个存储器单元MC1至MCn和至少一个漏极选择晶体管DST。多个存储器单元MC1至MCn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST、多个存储器单元MC1至MCn和漏极选择晶体管DST可以通过沟道结构串联连接。
多个存储器单元串CS可以并行连接到公共源极线CSL。每个存储器单元串CS可以连接到多条位线BL中的对应位线。公共源极线CSL和多条位线BL可以连接到多个单元串CS的多个沟道结构。
每个存储器单元串CS的多个存储器单元MC1至MCn可以经由源极选择晶体管SST连接到公共源极线CSL。每个存储器单元串CS的多个存储器单元MC1至MCn可以经由漏极选择晶体管DST连接到对应位线BL。
存储器单元串CS可以连接到源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL1或DSL2。源极选择线SSL可以用作源极选择晶体管SST的栅电极。多条字线WL1至WLn可以用作多个存储器单元MC1至MCn的栅电极。漏极选择线DSL1或DSL2可以用作漏极选择晶体管DST的栅电极。
多个存储器单元串CS可以由多条字线WL1至WLn中的每一条控制。由每条位线BL控制的存储器单元串的数量可以是两个或更多个。在一个实施方式中，第一存储器单元串组CS[A]的一个存储器单元串和第二存储器单元串组CS[B]的一个存储器单元串可以连接到每条位线BL。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可以由彼此隔离的漏极选择线或彼此隔离的源极选择线单独控制。在一个实施方式中，第一存储器单元串组CS[A]可以连接到第一漏极选择线DSL1，并且第二存储器单元串组CS[B]可以连接到第二漏极选择线DSL2。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可以连接到相同的源极选择线SSL。在下文中，为了便于描述，基于如图2所示的示例来描述半导体存储器装置的结构。然而，本公开的实施方式不限于此。在另一实施方式中，连接到同一位线BL的两个或更多个存储器单元串组可以连接到同一漏极选择线，并且可以单独连接到彼此隔离的两条或更多条源极选择线。在又一实施方式中，连接到同一位线BL的两个或更多个存储器单元串组可以单独连接到彼此隔离的两条或更多条漏极选择线，并且可以单独连接到彼此隔离的两条或更多条源极选择线。
用于对存储器单元串CS的沟道层进行预充电的操作电压可以施加到位线BL。位线BL可以通过位线连接结构连接到存储器单元串CS的沟道层。
用于对存储器单元串CS的沟道层的电位进行放电的操作电压可以施加到公共源极线CSL。公共源极线CSL可以通过掺杂半导体结构连接到存储器单元串CS。
图3A和图3B是示意性地示出根据本公开的实施方式的半导体存储器装置的垂直布置的视图。
参照图3A和图3B，半导体存储器装置可以包括掺杂半导体结构DSP、存储器单元阵列10和多条位线BL。掺杂半导体结构DPS可以在第一方向DR1上面对多条位线BL。在一个实施方式中，第一方向DR1可以是Z轴方向。掺杂半导体结构DSP可以连接到图2所示的公共源极线CSL。存储器单元阵列10可以设置在多条位线BL和掺杂半导体结构DPS之间。
参照图3A，半导体存储器装置的外围电路结构40可以与掺杂半导体结构DPS相邻。尽管图中未示出，但是可以在外围电路结构40和掺杂半导体结构DPS之间设置多个互连件，或者可以在外围电路结构40和掺杂半导体结构DPS之间设置多个互连件和多个导电接合焊盘。
参照图3B，半导体存储器装置的外围电路结构40可以与多条位线BL相邻。尽管图中未示出，但是可以在外围电路结构40和多条位线BL之间设置多个互连件，或者可以在外围电路结构40和多条位线BL之间设置多个互连件和多个导电接合焊盘。
参照图3A和图3B，掺杂半导体结构DPS、存储器单元阵列10和多条位线BL可以与外围电路结构40交叠。存储器单元阵列10可以包括层叠成在第一方向DR1上彼此间隔开的多个导电层、贯穿多个导电层的多个沟道层、以及分别围绕每个沟道层的存储器层。多个导电层可以在与多个沟道层相交的平面上在第二方向DR2和第三方向DR3上延伸。多条位线BL可以在第二方向DR2上彼此间隔开，并且可以在第三方向DR3上延伸。在一个实施方式中，第二方向DR2可以是Y轴方向，并且第三方向DR3可以是X轴方向。多个导电层可以在XY平面上延伸。
半导体存储器装置的制造工艺可以变化。在一个实施方式中，可以在外围电路结构40上执行用于形成存储器单元阵列10的工艺。在另一实施方式中，包括存储器单元阵列10的第一结构可以和包括外围电路结构40的第二结构分开形成。第一结构和第二结构可以通过多个导电接合焊盘彼此连接。
图4A、图4B、图4C和图4D是示出根据本公开的实施方式的半导体存储器装置的平面图。
参照图4A至图4D，半导体存储器装置可以包括栅极层叠结构GST、多个单元插塞CPL和多条位线BL。
栅极层叠结构GST可以由狭缝153分隔。栅极层叠结构GST可以包括层叠为在第一方向DR1上彼此间隔开的多个导电层155。每个导电层155可以具有在第二方向DR2和第三方向DR3上延伸的平板形状。多个导电层155可以用作图2所示的源极选择线SSL、多条字线WL1至WLn以及第一漏极选择线DSL1和第二漏极选择线DSL2。栅极层叠结构GST的多个导电层155中的至少一个导电层155可以由线路隔离结构173贯穿。在一个实施方式中，可以设置线路隔离结构173以将多个导电层155中的至少一个导电层155隔离成如图2所示的第一漏极选择线DSL1和第二漏极选择线DSL2。多个导电层155中的设置为源极选择线SSL和多条字线WL1至WLn的一些可以不被线路隔离结构173贯穿，而是可以在第二方向DR2和第三方向DR3上延伸以与线路隔离结构173交叠。
可以在栅极层叠结构GST中形成多个孔121。多个孔121可以在第一方向DR1上延伸以贯穿栅极层叠结构GST。多个单元插塞CPL可以分别对应于多个孔121，并且可以分别设置在多个孔121中。
多个单元插塞CPL可以经由多个位线连接结构177A、177B、181A和181B连接到多条位线BL。多个位线连接结构177A、177B、181A和181B可以包括多个第一导电焊盘177A、多个第二导电焊盘177B、多个第一导电接触部181A和多个第二导电接触部181B。
图4A示出栅极层叠结构GST、狭缝153、线路隔离结构173、多个单元插塞CPL、多个第一导电焊盘177A和多个第二导电焊盘177B的布局。
参照图4A，多个单元插塞CPL可以在第二方向DR2和第三方向DR3上布置成之字形图案。多个单元插塞CPL可以在线路隔离结构173的两侧分成第一组GR1和第二组GR2。第一组GR1中包括的单元插塞可以由第一漏极选择线DSL1控制，并且第二组GR2中包括的单元插塞可以由第二漏极选择线DSL2控制。多条字线WL1至WLn中的每一条可以连续延伸以围绕第一组GR1的单元插塞和第二组GR2的单元插塞。因此，多条字线WL1至WLn中的每一条不仅可以控制第一组GR1中包括的单元插塞，而且可以控制第二组GR2中包括的单元插塞。
第一组GR1和第二组GR2中的每一组可以包括至少一行的单元插塞。每一行的单元插塞可以在第二方向DR2上排成一排。在一个实施方式中，多个单元插塞CPL可以包括第一行的单元插塞CPL1、第二行的单元插塞CPL2、第三行的单元插塞CPL3、第四行的单元插塞CPL4、第五行的单元插塞CPL5、第六行的单元插塞CPL6、第七行的单元插塞CPL7和第八行的单元插塞CPL8。第一行的单元插塞CPL1至第四行的单元插塞CPL4可以包括在第一组GR1中，并且可以由第一漏极选择线DSL1控制。第五行的单元插塞CPL5至第八行的单元插塞CPL8可以包括在第二组GR2中，并且可以由第二漏极选择线DSL2控制。尽管图中未示出，但是多个单元插塞CPL可以包括与线路隔离结构173交叠的虚设单元插塞(未示出)。多条字线WL1至WLn中的每一条可以连续延伸以围绕第一行的单元插塞CPL1至第八行的单元插塞CPL8。
第一行的单元插塞CPL1、第三行的单元插塞CPL3、第五行的单元插塞CPL5和第七行的单元插塞CPL7可以在第三方向DR3上排列成一排。第二行的单元插塞CPL2、第四行的单元插塞CPL4、第六行的单元插塞CPL6和第八行的单元插塞CPL8可以在第三方向DR3上排列成一排。包括第一行的单元插塞CPL1、第三行的单元插塞CPL3、第五行的单元插塞CPL5和第七行的单元插塞CPL7的列和包括第二行的单元插塞CPL2、第四行的单元插塞CPL4、第六行的单元插塞CPL6和第八行的单元插塞CPL8的列可以在第二方向DR2上彼此相邻。
半导体存储器装置可以包括贯穿栅极层叠结构GST的多个绝缘柱147。多个绝缘柱147可以在第二方向DR2和第三方向DR3上布置成之字形图案。线路隔离结构173可以与多个绝缘柱147中的一些交叠。
多个绝缘柱147和多个单元插塞CPL可以布置在多个列上，并且设置在同一列上的绝缘柱147和单元插塞CPL可以在第三方向DR3上交替设置。例如，绝缘柱147中的一些可以与在第三方向DR3上排成一排的第一行的单元插塞CPL1、第三行的单元插塞CPL3、第五行的单元插塞CPL5和第七行的单元插塞CPL7在第三方向DR3上交替布置。单元插塞CPL和孔121可以包括与与其对应的绝缘柱147接触的区域。单元插塞CPL和孔121可以在与与其对应的绝缘柱147接触的区域中凹入。
多个绝缘柱147中的一些可以与狭缝153相邻。狭缝153可以与与其相邻的绝缘柱147间隔开。栅极层叠结构GST的与狭缝153相邻的边缘可以在围绕绝缘柱147的与狭缝153相邻的侧部部分的同时沿第二方向DR2连续延伸。
狭缝153和线路隔离结构173可以在第二方向DR2上延伸。狭缝153和线路隔离结构173可以在第二方向DR2上以直线形状延伸，在第二方向DR2上以波浪形状延伸，或者在第二方向DR2上以之字形图案形状延伸。
多个第一导电焊盘177A和多个第二导电焊盘177B可以与多个单元插塞CPL交叠。多个第一导电焊盘177A和多个第二导电焊盘177B可以被划分为对应于多个单元插塞CPL的多个对。每一对第一导电焊盘177A和第二导电焊盘177B可以连接到与之对应的单元插塞CPL的表面部分。单元插塞CPL的连接到第一导电焊盘177A和第二导电焊盘177B的表面部分可以面向第一方向DR1。第一导电焊盘177A和第二导电焊盘177B可以在第二方向DR2上彼此间隔开，并且可以与与之对应的单元插塞CPL的两个端部交叠。第一导电焊盘177A可以从第一导电焊盘177A的面向第二导电焊盘177B的表面在与第二方向DR2相反的方向上延伸，并且第二导电焊盘177B可以从第二导电焊盘177B的面向第一导电焊盘177A的表面在第二方向DR2上延伸。
图4B示出了狭缝153、线路隔离结构173、多个第一导电焊盘177A、多个第二导电焊盘177B、多个第一导电接触部181A、多个第二导电接触部181B和多条位线BL的布局。
参照图4B，多条位线BL可以在与狭缝153和线路隔离结构173相交的方向上延伸。在一个实施方式中，多条位线BL可以在第三方向DR3上延伸。多条位线BL可以在第二方向DR2上彼此间隔开。
多条位线BL可以与多个第一导电焊盘177A和多个第二导电焊盘177B交叠。在多条位线BL当中，在第二方向DR2上连续设置的四条位线BL可以与一对与同一单元插塞交叠的第一导电焊盘177A和第二导电焊盘177B交叠。上述四条位线BL中的两条位线BL可以与第一导电焊盘177A交叠，并且其他两条位线BL可以与第二导电焊盘177B交叠。
多条位线BL可以在第一方向DR1上与多个第一导电焊盘177A和多个第二导电焊盘177B间隔开。多条位线BL可以经由多个第一导电接触部181A连接到多个第一导电焊盘177A。多条位线BL可以经由多个第二导电接触部181B连接到多个第二导电焊盘177B。
每个第一导电接触部181A可以在第一方向DR1上从与其对应的第一导电焊盘177A朝向与其对应的位线BL延伸。每个第二导电接触部181B可以在第一方向DR1上从与其对应的第二导电焊盘177B朝向与其对应的位线BL延伸。
多个第一导电接触部181A和多个第二导电接触部181B中的一些导电接触部可以设置在线路隔离结构173的一侧，并且多个第一导电接触部181A和多个第二导电接触部181B中的其他导电接触部可以设置在线路隔离结构173的另一侧。可以将多个第一导电接触部181A和多个第二导电接触部181B中的设置在图4B所示的线路隔离结构173的左侧的一些导电接触部以各种方式设计成一对一地连接到多条位线BL，并且可以将多个第一导电接触部181A和多个第二导电接触部181B中的设置在图4B所示的线路隔离结构173的右侧的其他导电接触部以各种方式设计成一对一地连接到多条位线BL。
图4C是示出一个单元插塞CPL和多个绝缘柱147中的一些的放大平面图。
参照图4C，导电层155可以由孔121和多个绝缘柱147贯穿。
孔121可以包括在第二方向DR2上彼此相邻的第一部分121A和第二部分121B。第一部分121A和第二部分121B可以彼此连接。孔121可以具有越靠近第一部分121A和第二部分121B之间的连接点121C越窄的宽度。换句话说，孔121可以具有离连接点121C越远变得越宽的宽度。在一个实施方式中，孔121可以形成为如图4C所示的蝶形形状。
多个绝缘柱147可以包括设置在孔121的第一部分121A和第二部分121B之间的连接点121C的两侧的第一绝缘柱147A和第二绝缘柱147B。第一绝缘柱147A和第二绝缘柱147B可以在第三方向DR3上彼此相邻，并且使孔121插置在其间。孔121在与第一绝缘柱147A和第二绝缘柱147B接触的区域中可以凹入。在一个实施方式中，第一绝缘柱147A和第二绝缘柱147B的截面结构可以形成为具有沿第三方向DR3的长轴的椭圆形形状。然而，本公开的实施方式不限于此，并且第一绝缘柱147A和第二绝缘柱147B可以具有在第三方向DR3上的宽度大于在第二方向DR2上的宽度的各种截面结构。
孔121中的单元插塞CPL可以包括存储器层123A、第一沟道层125A和第二沟道层125B。第一沟道层125A可以设置在孔121的第一部分121A中，并且第二沟道层125B可以设置在孔121的第二部分121B中。存储器层123A可以设置在第一沟道层125A和第二沟道层125B之间，以使第一沟道层125A与第二沟道层125B间隔开。存储器层123A可以从第一沟道层125A和第二沟道层125B之间沿孔121的第一部分121A的侧壁和孔121的第二部分121B的侧壁延伸。存储器层123A可以沿第一绝缘柱147A和第二绝缘柱147B的侧壁形成为具有基于第一绝缘柱147A和第二绝缘柱147B的轮廓的凹入形状。
第一绝缘柱147A和第二绝缘柱147B之间的空间可以由存储器层123A填充，并且孔121可以由存储器层123A隔离成第一区域AR1和第二区域AR2。第一绝缘柱147A和第二绝缘柱147B之间的距离可以形成为存储器层123A的厚度的两倍或更小。可以从孔121的第一部分121A的侧壁到第一沟道层125A的侧壁测量存储器层123A的厚度，或者可以从孔121的第二部分121B到第二沟道层125B的侧壁测量存储器层123A的厚度。在第一绝缘柱147A和第二绝缘柱147B之间的由存储器层123A填充的孔121中的空间可以对应于蝶形形状的孔的中央区域。
第一沟道层125A可以设置在第一区域AR1中，并且第二沟道层125B可以设置在第二区域AR2中。第一沟道层125A和第二沟道层125B中的每一个的侧壁可以由存储器层123A围绕。
在一个实施方式中，第一区域AR1的中央区域可以通过第一沟道层125A开口，并且第二区域AR2的中央区域可以通过第二沟道层125B开口。单元插塞CPL还可以包括第一芯绝缘层127A和第二芯绝缘层127B。第一芯绝缘层127A可以设置在第一区域AR1的通过第一沟道层125A开口的中央区域中，并且第二芯绝缘层127B可以设置在第二区域AR2的通过第二沟道层125B开口的中央区域中。然而，本公开的实施方式不限于此。第一区域AR1可以完全由第一沟道层125A填充，并且第二区域AR2可以完全由第二沟道层125B填充。
存储器层123A可以包括插置在第一沟道层125A和第二沟道层125B中的每一个与导电层155之间的隧道绝缘层TI、插置在隧道绝缘层TI和导电层155之间的数据存储层DS以及插置在数据存储层DS和导电层155之间的阻挡绝缘层BI。数据存储层DS可以由能够存储通过福勒-诺得海姆(Fowler-Nordheim)隧穿而改变的数据的材料层形成。为此，数据存储层DS可以由各种材料形成。例如，数据存储层DS可以形成为电荷俘获层。电荷俘获层可以包括氮化硅层。然而，本公开不限于此，并且数据存储层DS可以包括相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的绝缘材料。隧道绝缘层TI可以形成为电荷能够隧穿通过的氧化硅层。
隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI中的至少一个可以在第一沟道层125A和第二沟道层125B之间延伸。在一个实施方式中，隧道绝缘层TI可以在第一沟道层125A和第二沟道层125B之间延伸。
根据上述本公开的实施方式，第一存储器单元串CS1和第二存储器单元串CS2可以通过形成在一个孔121中的单元插塞CPL限定。第一存储器单元串CS1可以沿第一沟道层125A限定，并且第二存储器单元串CS2可以沿第二沟道层125B限定。
图4D是示出与一个单元插塞CPL交叠的一对第一导电焊盘177A和第二导电焊盘177B、对应于该一对第一导电焊盘177A和第二导电焊盘177B的一对第一导电接触部181A和第二导电接触部181B、以及对应于该一对第一导电接触部181A和第二导电接触部181B的四条位线BL的布局的放大平面图。
参照图4D，第一导电焊盘177A可以与第一沟道层125A接触。第二导电焊盘177B可以与第二沟道层125B接触。
四条位线BL可以被划分成第一位线BL1至第四位线BL4。第一位线BL1可以经由第一导电接触部181A和第一导电焊盘177A连接到第一沟道层125A。第二位线BL2可以经由第二导电接触部181B和第二导电焊盘177B连接到第二沟道层125B。第三位线BL3可以与第一导电焊盘177A交叠，同时与第一位线BL1相邻。第四位线BL4可以与第二导电焊盘177B交叠，同时与第二位线BL2相邻。
参照图4A至图4D所示的实施方式，当选择第一漏极选择线DSL1和第二漏极选择线DSL2中的任何一条以及多条位线BL中的任何一条时，可以选择单元插塞CPL的第一存储器单元串CS1和第二存储器单元串CS2中的任何一个。
图5A、图5B和图5C是示出根据本公开的一个实施方式的半导体存储器装置的截面图。图5A是沿图4A和图4B所示的线A-A’截取的半导体存储器装置的截面图，图5B是沿图4A和图4B所示的线B-B’截取的半导体存储器装置的截面图，并且图5C是沿图4A和图4B所示的线C-C’截取的半导体存储器装置的截面图。在下文中，将省略与图4A至图4D所示的组件相同的组件的重复描述。
参照图5A至图5C，半导体存储器装置的栅极层叠结构GST可以包括具有面向第一方向DR1的表面155SU的多个导电层155。可以将参照图4A至图4D描述的第二方向DR2和第三方向DR3限定为平行于多个导电层155的表面155SU的方向。
多个导电层155可以层叠成在第一方向DR1上彼此间隔开。在一个实施方式中，栅极层叠结构GST还可以包括与多个导电层155在第一方向DR1上交替设置的多个层间绝缘层111。在第一方向DR1上彼此相邻的多个导电层155可以通过多个层间绝缘层111彼此绝缘。每个导电层155可以包括掺杂半导体层、金属层和导电金属氮化物层中的至少一种。掺杂半导体层可以包括掺杂硅层。金属层可以包括钨、铜、钼等。导电金属氮化物层可以包括氮化钛、氮化钽等。
栅极层叠结构GST可以设置在多条位线BL和掺杂半导体结构DPS之间。多条位线BL可以包括第一位线BL1和第二位线BL2。第一位线BL1和第二位线BL2可以与与其对应的一对第一导电焊盘177A和第二导电焊盘177B交叠，并且可以分别连接到第一沟道层125A和第二沟道层125B。掺杂半导体结构DPS不仅可以连接到第一沟道层125A，而且可以连接到第二沟道层125B。
可以在栅极层叠结构GST和多条位线BL之间设置至少一个绝缘层。在一个实施方式中，可以在栅极层叠结构GST和多条位线BL之间设置第一绝缘层151和第二绝缘层183。
多条位线BL可以贯穿第二绝缘层183上的第三绝缘层185。
多个导电层155中的与多条位线BL相邻的至少一个导电层可以由线路隔离结构173贯穿。线路隔离结构173可以由绝缘材料形成，并且可以在第一方向DR1上延伸以贯穿第一绝缘层151。可以在与栅极层叠结构GST形成公共平面的狭缝153的侧壁上形成侧壁绝缘层157。可以在狭缝153中设置源极接触结构163。可以设置源极接触结构163以将掺杂半导体结构DPS电连接到图1和图2所示的公共源极线CSL。源极接触结构163可以通过侧壁绝缘层157与栅极层叠结构GST的多个导电层155绝缘。
第一绝缘层151的与第一沟道层125A交叠的部分可以由第一导电焊盘177A贯穿，并且第一绝缘层151的与第二沟道层125B交叠的部分可以由第二导电焊盘177B贯穿。第二绝缘层183的与第一导电焊盘177A交叠的部分可以由第一导电接触部181A贯穿，并且第二绝缘层183的与第二导电焊盘177B交叠的部分可以由第二导电接触部181B贯穿。
掺杂半导体结构DPS可以包括下部掺杂半导体层101、沟道接触层161和蚀刻停止层109。沟道接触层161可以设置在下部掺杂半导体层101和栅极层叠结构GST之间。蚀刻停止层109可以设置在沟道接触层161和栅极层叠结构GST之间。在一些情况下，可以省略蚀刻停止层109。
沟道接触层161可以形成为掺杂半导体层。下部掺杂半导体层101和沟道接触层161中的每一个可以包括n型杂质和p型杂质中的至少一种。源极接触结构163可以与沟道接触层161接触以在第一方向DR1上延伸。源极接触结构163可以由与沟道接触层161相同的材料形成，或者可以由包括金属的各种导电材料形成。
蚀刻停止层109可以由通过考虑在用于形成狭缝153的蚀刻工艺期间的蚀刻选择性而选择的材料形成。在一个实施方式中，蚀刻停止层109可以包括硅层。
每个绝缘柱147可以贯穿栅极层叠结构GST。绝缘柱147可以布置在掺杂半导体结构DPS上。第一沟道层125A和第二沟道层125B可以比绝缘柱147更远地突出到掺杂半导体结构DPS中。因此，第一沟道层125A和第二沟道层125B可以形成为在第一方向DR1上具有比绝缘柱147的长度更长的长度。
存储器层123A、第一沟道层125A、第二沟道层125B、第一芯绝缘层127A和第二芯绝缘层127B可以延伸以不仅贯穿栅极层叠结构GST而且贯穿蚀刻停止层109。存储器层123A可以设置在沟道接触层161上。第一沟道层125A、第二沟道层125B、第一芯绝缘层127A和第二芯绝缘层127B可以在贯穿栅极层叠结构GST和蚀刻停止层109的同时延伸到下部掺杂半导体层101中。
沟道接触层161可以与第一沟道层125A和第二沟道层125B中的每一个的侧壁接触，并且可以围绕第一沟道层125A和第二沟道层125B中的每一个的侧壁。沟道接触层161可以沿第二方向DR2和第三方向DR3延伸。第一沟道层125A和第二沟道层125B中的每一个可以用作与其对应的存储器单元串的沟道区。为此，第一沟道层125A和第二沟道层125B可以由包括硅、锗等的半导体材料形成。
下部存储器层123B可以插置在第一沟道层125A和第二沟道层125B中的每一个与下部掺杂半导体层101之间。像存储器层123A一样，下部存储器层123B可以包括隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI。存储器层123A和下部存储器层123B可以通过插置在其间的沟道接触层161而彼此间隔开。
存储器层123A和下部存储器层123B中的每一个的隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI中的至少一个可以在第一沟道层125A和第二沟道层125B之间延伸。在一个实施方式中，存储器层123A和下部存储器层123B中的每一个的隧道绝缘层TI可以填充第一沟道层125A和第二沟道层125B之间的空间。因此，图4C所示的第一存储器单元串CS1的第一沟道层125A和第二存储器单元串CS2的第二沟道层125B可以彼此隔离。
在制造半导体存储器装置的工艺中，设置有第一沟道层125A的区域和设置有第二沟道层125B的区域可以通过隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI中的至少一个彼此隔离。为此，可以控制图4A至图4D所示的孔的形状，使得随着测量点在平面图中越靠近第一沟道层125A和第二沟道层125B之间的空间，孔121在第三方向DR3上变得越窄。
尽管在图5A至图5C中未示出，但是半导体存储器装置的外围电路结构可以如参照图3A所述设置成与掺杂半导体结构DPS相邻，或者可以如参照图3B所述设置成与多条位线BL相邻。
图6A、图6B和图6C是示出根据本公开的实施方式的半导体存储器装置的平面图。
参照图6A，孔121’可以如参照图4A至图4D所述包括第一部分121A’和第二部分121B’，并且可以在与绝缘柱147接触的区域中凹入。导电层155可以围绕绝缘柱147和存储器层123A。
孔121’的边缘可以与假想椭圆(hypothetical ellipse)S1重叠。例如，沿孔121’的第一部分121A’限定的边缘可以与假想椭圆S1的一个边缘重叠，并且沿孔121’的第二部分121B’限定的边缘可以与假想椭圆S1的另一边缘重叠。
参照图6B，孔121可以如参照图4A至图4D所述包括第一部分121A和第二部分121B。导电层155’可以包括朝向孔121的第一部分121A和第二部分121B之间的连接点121C突出的突出部分155P。孔121可以在与导电层155’的突出部分155P接触的区域中凹入。存储器层123A可以沿导电层155’的突出部分155P形成，以具有基于突出部分155P的轮廓的凹入形状。
孔121的边缘可以与假想圆形形状S2重叠。例如，沿孔121的第一部分121A限定的边缘可以与假想圆形形状S2的一个边缘重叠，并且沿孔121的第二部分121B限定的边缘可以与假想圆形形状S2的另一边缘重叠。
参照图6C，孔121’可以如图6A所示包括与假想椭圆的边缘重叠的第一部分121A’和第二部分121B’。导电层155’可以如图6B所示包括朝向第一部分121A’和第二部分121B’之间的连接点121C’突出的突出部分155P。
如参照图6A至图6C所述，孔121/121’可以形成为各种形状。例如，孔121/121’可以形成为在与绝缘柱147接触的区域中具有凹入部分的蝶形形状，或者可以形成为在与导电层155’的突出部分155P接触的区域中具有凹入部分的蝶形形状。
参照图6A至图6C，每个孔121/121’的对应于凹入部分的中央区域可以由存储器层123A的隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI中的至少一个填充。因此，孔121/121’中的每个的第一沟道层125A和第二沟道层125B可以彼此间隔开，并且使存储器层123A插置在其间。孔121/121’的在导电层155’/155与第一沟道层125A和第二沟道层125B中的每一个之间的外围区域可以由存储器层123A的隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI中的至少一个填充。外围区域可以包括图6A至图6C所示的孔121/121’中的每个的除了中央区域之外的区域。第一沟道层125A和第二沟道层125B的中央区域可以如参照图4C所述分别由第一芯绝缘层127A和第二芯绝缘层127B填充。
图7是示出根据本公开的一个实施方式的半导体存储器装置的截面图。在下文中，将省略与图4A至图4D和图5A至图5C中所示的组件相同的组件的重复描述。
参照图7，如参照图4A至图4D和图5A至图5C所述，半导体存储器装置可以包括栅极层叠结构GST、存储器层123A、第一沟道层125A、第二沟道层125B、第一芯绝缘层127A、第二芯绝缘层127B、第一绝缘层151、第一导电焊盘177A、第二导电焊盘177B、第二绝缘层183、第一导电接触部181A、第二导电接触部181B、第三绝缘层185以及多条位线BL。这些组件可以与半导体存储器装置的外围电路结构290交叠。外围电路结构290可以包括晶体管TR。
晶体管TR可以设置在半导体基板231的有源区中。半导体基板231可以是硅基板、硅锗基板、锗基板、单晶硅基板或包括单晶外延层的基板。半导体基板231的有源区可以由隔离层233分隔。
晶体管TR可以包括栅极绝缘层237、栅电极239和结235。栅极绝缘层237和栅电极239可以层叠在半导体基板231的有源区上。结235可以在栅电极239两侧形成在半导体基板231的有源区中，并且可以被限定为注入有n型杂质和p型杂质中的至少一种的区域。可以将结235设置为与其对应的晶体管TR的源极区和漏极区。
外围电路结构290可以由下部绝缘结构241覆盖。下部绝缘结构241可以包括层叠在半导体基板231上的两个或更多个绝缘层。
晶体管TR可以连接到互连件243。互连件243可以包括两个或更多个子导电层。互连件243可以设置在下部绝缘结构241中。
可以在下部绝缘结构241和第三绝缘层185之间形成接合结构。接合结构可以包括第一接合绝缘层221、第二接合绝缘层251、第一导电接合焊盘223和第二导电接合焊盘253。第一接合绝缘层221和第二接合绝缘层251可以设置在下部绝缘结构241和第三绝缘层185之间。
第一接合绝缘层221可以与多条位线BL相邻，并且第二接合绝缘层251可以与互连件243相邻。第一接合绝缘层221和第二接合绝缘层251可以包括氧化硅、氮氧化硅、碳氮化硅等。
第一导电接合焊盘223可以设置在第一接合绝缘层221中。第二导电接合焊盘253可以设置在第二接合绝缘层251中。第一导电接合焊盘223和第二导电接合焊盘253可以包括包含铜的金属、铜合金等。
可以通过将第一接合绝缘层221接合到第二接合绝缘层251并且将第一导电接合焊盘223接合到第二导电接合焊盘253而设置接合结构。包括栅极层叠结构GST、第一沟道层125A、第二沟道层125B和存储器层123A的第一结构可以在结构上连接到包括外围电路结构290的第二结构。在一个实施方式中，第一导电接合焊盘223和第二导电接合焊盘253可以用于将外围电路结构290和多条位线BL彼此电连接。更具体地，第一导电接合焊盘223可以连接到与其对应的位线BL，并且第二导电接合焊盘253可以连接到与其对应的互连件243。位线BL可以经由第一导电接合焊盘223、第二导电接合焊盘253和互连件243连接到与其对应的晶体管TR。
可以在栅极层叠结构的面向第一方向DR1的相反方向的表面上方设置半导体存储器装置的掺杂半导体结构DPS’。掺杂半导体结构DPS’可以形成为包括n型杂质和p型杂质中的至少一种的掺杂半导体层。
第一沟道层125A和第二沟道层125B可以比存储器层123A的隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI更远地突出到掺杂半导体结构DPS’中。掺杂半导体结构DPS’可以与第一沟道层125A和第二沟道层125B的设置在掺杂半导体结构DPS’中的端部部分接触。
图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13和图14是示出根据本公开的实施方式的制造半导体存储器装置的方法的视图。
图8A和图8B是示出形成多个蚀刻停止图案的工艺的视图。图8B示出沿图8A所示的平面图中所示的线I-I’、II-II’和III-III’截取的截面图。
参照图8A和图8B，可以形成多个蚀刻停止图案317以贯穿层叠结构310。层叠结构310可以形成在下部结构300上方。例如，下部结构300的顶表面300TS可以面向第一方向DR1，并且层叠结构310可以设置在下部结构300的顶表面300TS上方。
可以将下部结构300设置为初步掺杂半导体结构。尽管图中未示出，但是初步掺杂半导体结构可以形成在外围电路结构上方。在下文中，基于将下部结构300设置为初步掺杂半导体结构的实施方式来描述本公开的制造方法，但是本公开不限于此。例如，下部结构300可以是牺牲基板或者可以包括牺牲基板和位于牺牲基板上的蚀刻停止层。可以将牺牲基板和蚀刻停止层应用于形成图7所示的半导体存储器装置的工艺。
作为初步掺杂半导体结构的下部结构300可以包括下部掺杂半导体层301、位于下部掺杂半导体层301上的第一保护层303和位于第一保护层303上的牺牲层305。下部结构300还可以包括位于牺牲层305上的蚀刻停止层309以及位于牺牲层305和蚀刻停止层309之间的第二保护层307。第一保护层303和第二保护层307可以由相对于牺牲层305具有蚀刻选择性的材料形成。在一个实施方式中，牺牲层305可以形成为未掺杂的硅层，并且第一保护层303和第二保护层307中的每一个可以形成为氧化物层。蚀刻停止层309可由相对于层叠结构310具有蚀刻选择性的材料形成。在一个实施方式中，蚀刻停止层309可以形成为包括硅等的半导体层。
层叠结构310可以包括交替层叠在下部结构300上方的多个第一材料层311和多个第二材料层313。第二材料层313可以由与第一材料层311的材料不同的材料形成。在一个实施方式中，可以将第一材料层311设置为层间绝缘层，并且可以将第二材料层313设置为导电层。第一材料层311可以包括包含氧化硅等的绝缘材料，并且第二材料层313可以包括掺杂半导体层、金属层和导电金属氮化物层中的至少一种。在另一实施方式中，可以将第一材料层311设置为层间绝缘层，并且第二材料层313可以由相对于第一材料层311具有蚀刻选择性的牺牲材料形成。第一材料层311可以由氧化硅形成，并且第二材料层313可以由氮化硅形成。
多个蚀刻停止图案317可以贯穿层叠结构310和位于层叠结构310上的掩模层315。多个蚀刻停止图案317可以由相对于层叠结构310的第一材料层311和第二材料层313具有蚀刻选择性的材料形成。在一个实施方式中，当第一材料层311由氧化硅形成并且第二材料层313由氮化硅形成时，蚀刻停止图案317可以包括金属层和导电金属氮化物中的至少一种。金属层可以包括钨，并且导电金属氮化物可以包括氮化钛。
附图中示出的第二方向DR2和第三方向DR3可以是在平行于下部结构300的顶表面300TS的平面上在平面图中轴线彼此相交的方向。多个蚀刻停止图案317可以布置成在第二方向DR2和第三方向DR3上彼此间隔开，并且可以布置成之字形图案。多个蚀刻停止图案317可以构成多个列和多个行。每一列可以包括布置在第三方向DR3上的第一蚀刻停止图案317A和第二蚀刻停止图案317B。在下文中，将层叠结构310的在第一蚀刻停止图案317A和第二蚀刻停止图案317B之间的部分区域限定为沟道隔离区310A1。
图9A和图9B是示出形成多个孔的工艺的视图。图9B示出沿图9A所示的平面图中所示的线I-I’、II-II’和III-III’截取的截面图。
参照图9A和图9B，可以通过光刻工艺在层叠结构310上方形成第一掩模图案319。第一掩模图案319可以包括多个第一开口OP1。图8A和图8B所示的层叠结构310的沟道隔离区310A可以通过与其对应的第一开口OP1暴露。在平行于下部结构300的顶表面300TS的平面上，第一开口OP1可以形成为比图8A和图8B所示的沟道隔离区310A更宽。因此，与图8A和图8B所示的沟道隔离区310A1相邻的第一蚀刻停止图案317A的端部部分317EG1和第二蚀刻停止图案317B的端部部分317EG2可以通过第一开口OP1暴露。此外，层叠结构310的与第一蚀刻停止图案317A的端部部分317EG1和第二蚀刻停止图案317B的端部部分317EG2相邻的部分区域和层叠结构310的与图8A和图8B所示的沟道隔离区310A1相邻的部分区域可以通过第一开口OP1暴露。第一开口OP1的形状可以变化。在实施方式中，第一开口OP1可以具有对应于图6A所示的假想椭圆S1的形状，或者可以具有对应于图6B所示的假想圆形形状S2的形状。
随后，可以蚀刻层叠结构310的对应于多个第一开口OP1的部分区域。因此，可以在层叠结构310中形成多个孔321。可以通过多个第一开口OP1蚀刻下部结构300的第一保护层303、牺牲层305、第二保护层307和蚀刻停止层309，使得每个孔321可以延伸到下部掺杂半导体层301中。可以蚀刻下部掺杂半导体层301的一部分，使得孔321延伸到下部掺杂半导体层301中。在形成多个孔321的同时，除了第一掩模图案319之外，多个蚀刻停止图案317也可以用作蚀刻屏障。因此，从平面视角来看，每个孔321可以在与第一蚀刻停止图案317A和第二蚀刻停止图案317B接触的区域中凹入。
根据上述本公开的实施方式，如参照图4C所述，孔321可以包括在第二方向DR2上彼此相邻的同时彼此连接的第一部分321A和第二部分321B，第一部分321A和第二部分321B的宽度越靠近连接点变得越窄。在一个实施方式中，在平面图中，在平行于下部结构300的顶表面300TS的平面上，孔321可以形成为蝶形形状。在形成孔321之后，可以去除第一掩模图案319。
图10A和图10B以及图11A和图11B是示出用多个绝缘柱替换多个蚀刻停止图案的工艺和沟道层的隔离工艺的视图。
图10A和图10B是示出在图9A和图9B所示的工艺之后进行的后续工艺的平面图和截面图。图10B示出沿图10A所示的平面图中所示的线I-I’、II-II’和III-III’截取的截面图。
参照图10A和图10B，可以在图9B所示的多个孔321中的每一个中形成初步存储器层323和初步沟道层325。初步存储器层323可以沿多个孔321中的每一个的底表面和侧壁延伸。如参照图4C所述，初步存储器层323可以包括阻挡绝缘层323A、数据存储层323B和隧道绝缘层323C。初步存储器层323可以填充图9B所示的孔321的在第一蚀刻停止图案317A和第二蚀刻停止图案317B之间的部分区域。因此，如参照图4C所述，孔321的第一部分321A和第二部分321B可以通过初步存储器层323彼此隔离。
随后，可以在初步存储器层323上形成初步沟道层325。初步沟道层325可以形成为包括硅、锗等的半导体层。当通过初步沟道层325使孔321的部分区域开口时，可以分别在通过初步沟道层325开口的孔321的第一部分321A和第二部分321B中形成第一芯绝缘层327A和第二芯绝缘层327B。
随后，可以通过光刻工艺在初步沟道层325上方形成第二掩模图案341。第二掩模图案341可以包括多个第二开口OP2。多个第二开口OP2可以分别对应于图9B所示的多个蚀刻停止图案317。
随后，可以蚀刻对应于每个第二开口OP2的初步沟道层325的一部分和初步存储器层323的一部分，从而暴露图9B所示的蚀刻停止图案317。随后，可以去除图9B所示的多个蚀刻停止图案317，从而形成多个辅助孔345以暴露下部结构300。
图11A和图11B是示出在图10A和图10B所示的工艺之后执行的后续工艺的平面图和截面图。图11B示出沿图11A所示的平面图中所示的线I-I’、II-II’和III-III’截取的截面图。
参照图11A和图11B，图10B所示的多个辅助孔345可以分别由多个绝缘柱347填充。随后，可以去除图10A和图10B所示的第二掩模图案341，并且可以去除图10B所示的初步沟道层325的一部分和初步存储器层323的一部分以使得暴露掩模层315。因此，可以将图10B所示的初步沟道层325隔离成第一沟道层325A和第二沟道层325B。第一沟道层325A可以设置在孔321的第一部分321A中，并且第二沟道层325B可以设置在孔321的第二部分321B中。
图12A和图12B是示出形成栅层叠结构的工艺的平面图和截面图。图12B示出沿图12A所示的平面图中所示的线I-I’、II-II’和III-III’截取的截面图。
参照图12A和图12B，在去除图11A和图11B所示的掩模层315之后，可以在图11A和图11B所示的层叠结构310上形成第一绝缘层351。第一绝缘层351可以覆盖第一沟道层325A、第二沟道层325B、初步存储器层323和多个绝缘柱347。
随后，可以形成狭缝353以贯穿第一绝缘层351和图11B所示的层叠结构310。狭缝353可以与多个绝缘柱347间隔开。
可以蚀刻图11B所示的多个第一材料层311和多个第二材料层313以形成狭缝353。在形成狭缝353的蚀刻工艺期间，蚀刻停止层309可以用于测量蚀刻结束时间。在将图11B所示的第一材料层311设置为层间绝缘层并且图11B所示的第二材料层313由牺牲材料形成的实施方式中，可以通过狭缝353用多个导电层355替换多个第二材料层313。因此，可以形成栅极层叠结构350，其包括多个层间绝缘层(例如，311)和多个导电层355，并且可以由狭缝353分隔。
图13和图14是示出在图12A和图12B所示的工艺之后继续进行的后续工艺的一个实施方式的截面图。
参照图13，可以在图12B所示的狭缝353的侧壁上形成侧壁绝缘层357。随后，可以蚀刻图12B所示的蚀刻停止层309的一部分和第二保护层307的一部分，从而暴露图12B所示的牺牲层305。随后，可以选择性地去除图12B所示的牺牲层305。因此，可以暴露图12B所示的第一保护层303和第二保护层307以及图12B所示的初步存储器层323。随后，可以去除图12B所示的初步存储器层323的一部分，以暴露第一沟道层325A和第二沟道层325B中的每一个的侧壁。可以去除图12B所示的第一保护层303和第二保护层307。
如上所述，因为可以去除图12B所示的牺牲层305、第一保护层303和第二保护层307，并且可以去除图12B所示的初步存储器层323的一部分，所以可以在蚀刻停止层309和下部掺杂半导体层301之间形成水平空间HSP。阻挡绝缘层323A、数据存储层323B和隧道绝缘层323C中的每一个可以由水平空间HSP隔离成存储器层323M1和下部存储器层323M2。随后，可以在水平空间HSP中形成掺杂半导体层，从而形成连接在第一沟道层325A和第二沟道层325B之间的沟道接触层361。随后，可以形成源极接触结构363，其从沟道接触层361沿第一方向DR1延伸。
尽管图中未示出，但是可以在形成栅极层叠结构350之后形成图4A所示的线路隔离结构173。
参照图14，在蚀刻第一绝缘层351的与第一沟道层325A和第二沟道层325B交叠的部分之后，可以用导电材料填充其中蚀刻了第一绝缘层351的区域。因此，可以形成连接到第一沟道层325A的第一导电焊盘377A和连接到第二沟道层325B的第二导电焊盘377B。
随后，可以在第一绝缘层351上形成第二绝缘层383。第二绝缘层383可以延伸以覆盖第一导电焊盘377A和第二导电焊盘377B。随后，可以蚀刻第二绝缘层383的一部分，从而形成分别暴露第一导电焊盘377A和第二导电焊盘377B的第一接触孔和第二接触孔。随后，可以用导电材料填充第一接触孔和第二接触孔。因此，可以形成连接到第一导电焊盘377A的第一导电接触部381A和连接到第二导电焊盘377B的第二导电接触部381B。
接着，可以在第二绝缘层383上形成第三绝缘层385。第三绝缘层385可以延伸以覆盖第一导电接触部381A和第二导电接触部381B。随后，可以形成贯穿第三绝缘层385的多条位线387。多条位线387可以包括连接到第一导电接触部381A的第一位线387A和连接到第二导电接触部381B的第二位线387B。
可以通过使用参照图8A至图13描述的工艺来制造参照图4A至图4D和图5A至图5C描述的半导体存储器装置以及参照图6A描述的半导体存储器装置。
图15A、图15B、图16A、图16B和图17是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的视图。
图15A和图15B是示出形成多个孔的工艺的视图。图15B示出沿图15A所示的平面图中所示的线Ia-Ia’、IIa-IIa’和IIIa-IIIa’截取的截面图。
参照图15A和图15B，可以形成多个孔321’以贯穿层叠结构310。可以在下部结构300上方形成层叠结构310。在一个实施方式中，下部结构300可以如参照图8A和图8B所述包括下部掺杂半导体层301、第一保护层303、牺牲层305、第二保护层307和蚀刻停止层309。层叠结构310可以如参照图8A和图8B所述包括多个第一材料层311和多个第二材料层313。如参照图8A和图8B所述，可以在层叠结构310上方形成掩模层315。多个孔321’可以贯穿掩模层315。
可以通过使用掩模图案319’作为蚀刻屏障经由蚀刻工艺来形成多个孔321’。可以通过光刻工艺在掩模层315上方形成掩模图案319’。掩模图案319’可以包括多个开口OP’。每个开口OP’可以形成为蝶形形状。可以蚀刻通过掩模图案319’的多个开口OP’而暴露的掩模层315的一部分和层叠结构310的一部分来形成多个孔321’。每个孔321’可以如参照图9A和图9B所述延伸到下部掺杂半导体层301中。
多个孔321’可以形成为对应于具有蝶形形状的多个开口OP’的形状。更具体地，如参照图4C所述，每个孔321’可以包括第一部分321A’和第二部分321B’，第一部分321A’和第二部分321B’在平行于下部结构300的顶表面300TS的平面上在平面图中在第二方向DR2上彼此相邻并且可以彼此连接。如参照图4C所述，第一部分321A’和第二部分321B’可以具有越靠近连接点变得越窄的宽度。
在形成多个孔321’之后，可以去除掩模图案319’。
图16A和图16B是示出在图15A和图15B所示的工艺之后继续进行的后续工艺的实施方式的视图。图16B示出沿图16A所示的平面图中所示的线Ia-Ia’、IIa-IIa’和IIIa-IIIa’截取的截面图。
参照图16A和图16B，如参照图10A和图10B所述，可以在多个孔321’中的每一个中形成初步存储器层323、初步沟道层、第一芯绝缘层327A和第二芯绝缘层327B。初步存储器层323的阻挡绝缘层323A、数据存储层323B和隧道绝缘层323C中的至少一个可以使每个孔321’的第一部分321A’和第二部分321B’针对第一部分321A’和第二部分321B’之间的连接点彼此间隔开。
随后，如参照图11A和图11B所述，可以去除初步沟道层的一部分和初步存储器层的一部分以使得暴露掩模层315。因此，可以将初步沟道层隔离成第一部分321A’中的第一沟道层325A和第二部分321B’中的第二沟道层325B。随后，可以去除掩模层315。
图17是示出在图16A和图16B所示的工艺之后继续进行的后续工艺的截面图。
参照图17，如参照图12A和图12B所述，可以执行形成第一绝缘层351的工艺、形成狭缝353的工艺和形成多个导电层355的工艺。在第一方向DR1上彼此间隔开的多个导电层355可以在每个层中沿第二方向DR2和第三方向DR3延伸。每个导电层355可以延伸到在第三方向DR3上彼此相邻的孔321’之间的空间，并且可以围绕孔321’的侧壁。
随后，可以通过使用参照图13描述的工艺来形成侧壁绝缘层357和沟道接触层361。阻挡绝缘层323A、数据存储层323B和隧道绝缘层323C中的每一个可以通过沟道接触层361隔离成存储器层323M1和下部存储器层323M2。随后，如参照图13所述，可以形成源极接触结构363。
随后，可以通过使用参照图14描述的工艺来形成第一导电焊盘377A、第二导电焊盘377B、第二绝缘层383、第一导电接触部381A、第二导电接触部381B、第三绝缘层385和多条位线387。
可以通过使用参照图15A至图17描述的工艺来形成参照图6B和图6C描述的半导体存储器装置。
可以通过使用参照图8A至图13描述的工艺或参照图15A至图17描述的工艺来形成图7所示的半导体存储器装置。与参照图8A至图13描述的下部结构300或参照图15A至图17描述的下部结构300不同，图7所示的半导体存储器装置的下部结构可以形成为牺牲基板。
可以在执行参照图8A至图13描述的工艺或参照图15A至图17描述的工艺之后形成图7所示的半导体存储器装置的第一接合绝缘层221和第一导电接合焊盘223。可以通过与参照图8A至图13描述的工艺或参照图15A至图17描述的工艺分开的工艺来提供图7所示的包括外围电路结构290、第二接合绝缘层251和第二导电接合焊盘253的结构。可以在第二接合绝缘层251和第二导电接合焊盘253接合到第一接合绝缘层221和第一导电接合焊盘223之后形成图7所示的半导体存储器装置的掺杂半导体结构DPS’。在接合工艺之后，可以执行去除下部结构的工艺和暴露如图7所示的第一沟道层125A和第二沟道层125B的工艺。随后，可以形成图7所示的掺杂半导体结构DPS’。
图18是示出根据本公开的一个实施方式的存储器系统的配置的框图。
参照图18，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括包含多个导电层的层叠结构、形成在层叠结构中的孔、在孔中的使孔的第一部分和第二部分彼此间隔开的存储器层、以及设置在孔的第一部分中的第一沟道层和设置在孔的第二部分中的第二沟道层。第一沟道层和第二沟道层可以通过存储器层彼此间隔开。
存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中的错误，并且可以纠正检测到的错误。存储器接口1115可以与存储器装置1120进行接口连接。存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与存储器控制器1110相结合。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动器电子设备(IDE)协议的各种接口协议中的一种与外部装置(例如，主机)通信。
图19是示出根据本公开的一个实施方式的计算系统的配置的框图。
参照图19，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。存储器装置1212可以以与上面参照图18描述的存储器装置1120相同的方式配置。存储器控制器1211可以以与上面参照图18描述的存储器控制器1110相同的方式配置。
根据本公开的各种实施方式，孔中的空间由沿孔的侧壁延伸的存储器层隔离成第一区域和第二区域。因此，尽管孔中的沟道层未通过蚀刻工艺隔离，但是第一区域中的第一沟道层和第二区域中的第二沟道层可以通过存储器层而彼此隔离。因此，可以防止由孔中的蚀刻工艺引起的存储器层和沟道层的损坏，从而提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求2022年5月19日在韩国知识产权局提交的韩国专利申请No.10-2022-0061672的优先权，其全部公开内容通过引用并入本文。

Claims (23)

1.一种半导体存储器装置，所述半导体存储器装置包括：
层叠结构，所述层叠结构包括多个导电层，所述多个导电层中的每一个具有面向第一方向的表面，并且所述多个导电层在所述第一方向上彼此间隔开；
孔，所述孔形成在所述层叠结构中，所述孔包括在垂直于所述第一方向的第二方向上彼此相邻的第一部分和第二部分，其中，越靠近所述第一部分和所述第二部分之间的连接点，所述孔的宽度越窄；
第一沟道层，所述第一沟道层位于所述孔的所述第一部分中；
第二沟道层，所述第二沟道层位于所述孔的所述第二部分中；以及
存储器层，所述存储器层插置在所述第一沟道层和所述第二沟道层之间，并且延伸到所述层叠结构与所述第一沟道层和所述第二沟道层中的每一个之间的空间中。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括第一绝缘柱和第二绝缘柱，所述第一绝缘柱和所述第二绝缘柱在所述孔的所述第一部分和所述第二部分之间的所述连接点的两侧贯穿所述层叠结构。
3.根据权利要求2所述的半导体存储器装置，其中，所述孔在与所述第一绝缘柱和所述第二绝缘柱接触的区域中凹入。
4.根据权利要求2所述的半导体存储器装置，其中，所述存储器层沿所述第一绝缘柱和所述第二绝缘柱中的每一个的侧壁形成，以具有基于所述第一绝缘柱和所述第二绝缘柱的轮廓的凹入形状。
5.根据权利要求2所述的半导体存储器装置，其中，在所述第一方向上，所述第一沟道层和所述第二沟道层中的每一个的长度大于所述第一绝缘柱和所述第二绝缘柱中的每一个的长度。
6.根据权利要求1所述的半导体存储器装置，其中，所述多个导电层包括朝向所述连接点突出的突出部分。
7.根据权利要求6所述的半导体存储器装置，其中，所述孔在与所述多个导电层的所述突出部分接触的区域中凹入。
8.根据权利要求6所述的半导体存储器装置，其中，所述存储器层沿所述多个导电层的所述突出部分形成。
9.根据权利要求1所述的半导体存储器装置，其中，所述孔的所述第一部分和所述第二部分的边缘与假想圆形的边缘重叠。
10.根据权利要求1所述的半导体存储器装置，其中，所述孔的所述第一部分和所述第二部分的边缘与假想椭圆的边缘重叠。
11.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一位线，所述第一位线连接到所述第一沟道层；
第二位线，所述第二位线连接到所述第二沟道层；以及
掺杂半导体结构，所述掺杂半导体结构连接到所述第一沟道层和所述第二沟道层。
12.一种半导体存储器装置，所述半导体存储器装置包括：
层叠结构，所述层叠结构包括彼此间隔开的多个导电层；
蝶形孔，所述蝶形孔形成在所述层叠结构中；
存储器层，所述存储器层沿所述蝶形孔的侧壁延伸，所述存储器层隔离所述蝶形孔中的第一区域和第二区域；
第一沟道层，所述第一沟道层位于所述第一区域中；以及
第二沟道层，所述第二沟道层位于所述第二区域中。
13.根据权利要求12所述的半导体存储器装置，
其中，所述存储器层填充所述蝶形孔的在所述第一沟道层和所述第二沟道层之间的中央区域以及所述蝶形孔的在所述层叠结构与所述第一沟道层和所述第二沟道层中的每一个之间的外围区域。
14.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括与所述蝶形孔的凹入部分接触的绝缘柱，所述绝缘柱贯穿所述层叠结构。
15.根据权利要求14所述的半导体存储器装置，其中，在所述多个导电层的层叠方向上，所述第一沟道层和所述第二沟道层中的每一个的长度大于所述绝缘柱的长度。
16.根据权利要求12所述的半导体存储器装置，其中，所述多个导电层包括朝向所述蝶形孔的凹入部分突出的突出部分。
17.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括：
第一位线，所述第一位线连接到所述第一沟道层；
第二位线，所述第二位线连接到所述第二沟道层；以及
掺杂半导体结构，所述掺杂半导体结构连接到所述第一沟道层和所述第二沟道层。
18.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
在下部结构上方形成层叠结构；
在所述层叠结构中形成孔，其中，所述孔包括在平面图中彼此相邻的第一部分和第二部分，越靠近所述第一部分和所述第二部分之间的连接点，所述第一部分的宽度和所述第二部分的宽度变得越窄；
形成存储器层，所述存储器层设置在所述孔的所述第一部分和所述第二部分之间的所述连接点处，所述存储器层沿所述孔的所述第一部分和所述第二部分中的每一个的侧壁延伸；以及
分别在所述孔的所述第一部分和所述第二部分中形成第一沟道层和第二沟道层，所述第一部分和所述第二部分通过所述存储器层而彼此隔离。
19.根据权利要求18所述的方法，其中，形成所述孔的步骤包括以下步骤：
形成第一蚀刻停止图案和第二蚀刻停止图案，所述第一蚀刻停止图案和第二蚀刻停止图案在所述平面图上彼此间隔开，并且贯穿所述层叠结构；
在所述层叠结构上方形成掩模图案，所述掩模图案包括暴露所述层叠结构中的在所述第一蚀刻停止图案和所述第二蚀刻停止图案之间的沟道隔离区的开口，所述开口宽于所述沟道隔离区；以及
蚀刻所述层叠结构的通过所述开口暴露的部分。
20.根据权利要求19所述的方法，其中，所述掩模图案的所述开口暴露所述第一蚀刻停止图案的与所述沟道隔离区相邻的端部部分和所述第二蚀刻停止图案的与所述沟道隔离区相邻的端部部分。
21.根据权利要求19所述的方法，其中，所述第一蚀刻停止图案和所述第二蚀刻停止图案中的每一个包括相对于所述层叠结构具有蚀刻选择性的材料。
22.根据权利要求19所述的方法，所述方法还包括以下步骤：用绝缘柱替换所述第一蚀刻停止图案和所述第二蚀刻停止图案中的每一个。
23.根据权利要求18所述的方法，其中，形成所述孔的步骤包括以下步骤：
在所述层叠结构上方形成掩模图案，所述掩模图案包括蝶形开口；以及
通过所述蝶形开口蚀刻所述层叠结构的暴露部分。
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