KR20230161831A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치와 그 제조방법을 포함한다. 반도체 메모리 장치는 복수의 도전막들을 포함하는 적층체, 상기 적층체를 관통하는 홀, 상기 홀의 내부에서 상기 홀의 제1 부분 및 제2 부분을 서로 이격시키는 메모리막, 상기 홀의 상기 제1 부분에 배치된 제1 채널막 및 상기 홀의 상기 제2 부분에 배치된 제2 채널막을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 3차원 반도체 메모리 장치의 복수의 메모리 셀들은 3차원으로 배열될 수 있다. 3차원 반도체 메모리 장치에서, 복수의 메모리 셀들은 게이트 적층체를 관통하는 채널막에 의해 직렬로 연결될 수 있다.
본 발명의 실시 예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향을 향하는 표면을 갖고 상기 제1 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 적층체; 상기 적층체를 관통하고 상기 복수의 도전막들의 상기 표면에 나란한 제2 방향으로 서로 이웃한 제1 부분 및 제2 부분을 포함하되, 상기 제1 부분 및 상기 제2 부분 간 연결지점에 가까울수록 폭이 감소하는 홀; 상기 홀의 상기 제1 부분 내부의 제1 채널막; 상기 홀의 상기 제2 부분 내부의 제2 채널막; 및 상기 제1 채널막과 상기 제2 채널막 사이로부터 상기 홀의 상기 제1 부분의 측벽 및 상기 홀의 상기 제2 부분의 측벽을 따라 연장된 메모리막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 나비형 홀에 의해 관통되며 서로 이격된 복수의 도전막들을 포함하는 적층체; 상기 나비형 홀의 측벽을 따라 연장되고, 상기 나비형 홀의 내부를 제1 영역과 제2 영역으로 분리하는 메모리막; 상기 제1 영역 내부의 제1 채널막; 및 상기 제2 영역 내부의 제2 채널막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 하부구조 상에 적층체를 형성하는 단계; 상기 적층체를 향하는 상기 하부구조의 상면에 나란한 평면에서 서로 이웃하여 상기 적층체를 관통하는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분 간 연결지점에 가까울수록 폭이 감소하는 홀을 형성하는 단계; 상기 홀의 상기 제1 부분과 상기 제2 부분 간 상기 연결지점에 배치되고, 상기 홀의 상기 제1 부분 및 상기 제2 부분 각각의 측벽을 따라 연장된 메모리막을 형성하는 단계; 및 상기 메모리막에 의해 서로 분리된 상기 홀의 상기 제1 부분 및 상기 제2 부분 각각에 제1 채널막과 제2 채널막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 홀 내부의 공간이 홀의 측벽을 따라 연장된 메모리막에 의해 제1 영역과 제2 영역으로 분리될 수 있다. 이에 따라, 홀 내부의 채널막을 별도의 식각공정을 통해 분리하지 않더라도, 제1 영역 내부의 제1 채널막과 제2 영역 내부의 제2 채널막이 메모리막에 의해 서로 분리될 수 있다. 이로써, 홀 내부에서의 식각공정에 의해 유발되는 메모리막 및 채널막의 손상이 방지될 수 있으므로, 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 6a, 도 6b 및 도 6c는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13 및 도 14는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 15a, 도 15b, 도 16a, 도 16b 및 도 17은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용되며, 구성 요소들의 순서나 개수가 상기 용어들에 의해 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함할 수 있다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 공통소스라인(CSL), 비트라인(BL), 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)을 통해 주변회로구조(40)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 드레인 셀렉트 트랜지스터(DST)는 채널막에 의해 직렬로 연결될 수 있다.
복수의 메모리 셀 스트링들(CS)은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 각각의 메모리 셀 스트링(CS)은 복수의 비트라인들(BL) 중 그에 대응하는 비트라인에 접속될 수 있다. 공통소스라인(CSL) 및 복수의 비트라인들(BL)은 복수의 셀 스트링들(CS)의 채널막들에 접속될 수 있다.
각 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스라인(CSL)에 접속될 수 있다. 각 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
메모리 셀 스트링(CS)은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 복수의 메모리 셀들(MC1 내지 MCn)의 게이트 전극들로 이용될 수 있다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용될 수 있다.
복수의 메모리 셀 스트링들(CS)은 복수의 워드라인들(WL1 내지 WLn) 각각에 의해 제어될 수 있다. 각각의 비트라인(BL)에 의해 제어되는 메모리 셀 스트링들은 2개 이상일 수 있다. 일 실시 예로서, 각각의 비트라인(BL)에 제1 메모리 셀 스트링 그룹(CS[A]) 중 하나의 메모리 셀 스트링과, 제2 메모리 셀 스트링 그룹(CS[B]) 중 하나의 메모리 셀 스트링이 접속될 수 있다. 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 서로 분리된 드레인 셀렉트 라인들 또는 서로 분리된 소스 셀렉트 라인들에 의해 개별적으로 제어될 수 있다. 일 실시 예로서, 제1 메모리 셀 스트링 그룹(CS[A])은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있고, 제2 메모리 셀 스트링 그룹(CS[B])은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이 때, 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 동일한 소스 셀렉트 라인(SSL)에 접속될 수 있다. 이하, 설명의 편의를 위해, 도 2에 도시된 예를 기반으로 다양한 실시 예들에 따른 반도체 메모리 장치의 구조를 설명하나, 본 발명의 실시 예는 이에 제한되지 않다. 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2개 이상의 메모리 셀 스트링 그룹들은 동일한 드레인 셀렉트 라인에 접속될 수 있고, 서로 분리된 2개 이상의 소스 셀렉트 라인들에 개별적으로 접속될 수 있다. 또 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2개 이상의 메모리 셀 스트링 그룹들은 서로 분리된 2개 이상의 드레인 셀렉트 라인들에 개별적으로 접속될 수 있고, 서로 분리된 2개 이상의 소스 셀렉트 라인들에 개별적으로 접속될 수 있다.
각각의 비트라인(BL)에 그에 대응하는 메모리 셀 스트링(CS)의 채널막을 프리차지하기 위한 동작전압이 인가될 수 있다. 비트라인(BL)은 비트라인 연결구조를 통해 메모리 셀 스트링(CS)의 채널막에 접속될 수 있다.
공통소스라인(CSL)에 메모리 셀 스트링(CS)의 채널막의 전위를 디스차지시키기 위한 동작전압이 인가될 수 있다. 공통소스라인(CSL)은 도프트 반도체 구조를 통해 메모리 셀 스트링(CS)에 접속될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 포함할 수 있다. 도프트 반도체 구조(DPS)는 제1 방향(DR1)으로 복수의 비트라인들(BL)을 향할 수 있다. 일 실시 예로서, 제1 방향(DR1)은 Z축 방향일 수 있다. 도프트 반도체 구조(DPS)는 도 2에 도시된 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL)과 도프트 반도체 구조(DPS) 사이에 배치될 수 있다.
도 3a를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 도프트 반도체 구조(DPS)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 도프트 반도체 구조(DPS) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3b를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 복수의 비트라인들(BL)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다. 메모리 셀 어레이(10)는 제1 방향(DR1)으로 이격되어 적층된 복수의 도전막들, 복수의 도전막들을 관통하는 복수의 채널막들 및 각각의 채널막을 감싸는 메모리막을 포함할 수 있다. 복수의 도전막들은 복수의 채널막들에 교차되는 평면에서 제2 방향(DR2) 및 제3 방향(DR3)으로 연장될 수 있다. 복수의 비트라인들(BL)은 제2 방향(DR2)으로 서로 이격될 수 있고, 제3 방향(DR3)으로 연장될 수 있다. 일 실시 예로서, 제2 방향(DR2)은 Y축 방향일 수 있고, 제3 방향(DR3)은 X축 방향일 수 있다. 이 때, 복수의 도전막들은 XY평면에서 연장될 수 있다.
반도체 메모리 장치의 제조공정은 다양할 수 있다. 일 실시 예로서, 메모리 셀 어레이(10)의 형성공정은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 메모리 셀 어레이(10)를 포함하는 제1 구조체는 주변회로구조(40)를 포함하는 제2 구조체와 별도로 형성될 수 있다. 이 경우, 제1 구조체와 제2 구조체는 복수의 도전성 본딩패드들을 통해 서로 본딩될 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 4a 내지 도 4d를 참조하면, 반도체 메모리 장치는 게이트 적층체(GST), 복수의 셀 플러그들(CPL) 및 복수의 비트라인들(BL)을 포함할 수 있다.
게이트 적층체(GST)는 슬릿(153)에 의해 구획될 수 있다. 게이트 적층체(GST)는 제1 방향(DR1)으로 이격되어 적층된 복수의 도전막들(155)을 포함할 수 있다. 각각의 도전막(155)은 제2 방향(DR2) 및 제3 방향(DR3)으로 연장된 평판형일 수 있다. 복수의 도전막들(155)은 도 2에 도시된 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 게이트 적층체(GST)의 복수의 도전막들(155) 중 적어도 한층은 라인 분리구조(173)에 의해 관통될 수 있다. 일 실시 예로서, 라인 분리구조(173)는 복수의 도전막들(155) 중 적어도 한층을 도 2에 도시된 바와 같이 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트(DSL2)으로 분리하기 위해 제공될 수 있다. 이 때, 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL1 내지 WLn)으로서 제공된 복수의 도전막들(155) 중 일부는 라인 분리구조(173)에 의해 관통되지 않고, 라인 분리구조(173)에 중첩되도록 제2 방향(DR2) 및 제3 방향(DR3)으로 연장될 수 있다.
게이트 적층체(GST)는 복수의 홀들(121)을 포함할 수 있다. 복수의 홀들(121)은 제1 방향(DR1)으로 연장되어, 게이트 적층체(GST)를 관통할 수 있다. 복수의 셀 플러그들(CPL)은 복수의 홀들(121)에 각각 대응될 수 있고, 복수의 홀들(121) 내부에 배치될 수 있다.
복수의 셀 플러그들(CPL)은 복수의 비트라인 연결구조들(177A, 177B, 181A, 181B)을 경유하여 복수의 비트라인들(BL)에 접속될 수 있다. 복수의 비트라인 연결구조들(177A, 177B, 181A, 181B)은 복수의 제1 도전성 패드들(177A), 복수의 제2 도전성 패드들(177B), 복수의 제1 도전성 콘택들(181A) 및 복수의 제2 도전성 콘택들(181B)을 포함할 수 있다.
도 4a는 게이트 적층체(GST), 슬릿(153), 라인 분리구조(173), 복수의 셀 플러그들(CPL), 복수의 제1 도전성 패드들(177A) 및 복수의 제2 도전성 패드들(177B)의 레이아웃을 나타낸다.
도 4a를 참조하면, 복수의 셀 플러그들(CPL)은 제2 방향(DR2) 및 제3 방향(DR3)으로 지그재그로 배열될 수 있다. 복수의 셀 플러그들(CPL)은 라인 분리구조(173) 양측의 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다. 제1 그룹(GR1)에 포함된 셀 플러그는 제1 드레인 셀렉트 라인(DSL1)에 의해 제어될 수 있고, 제2 그룹(GR2)에 포함된 셀 플러그는 제2 드레인 셀렉트 라인(DSL2)에 의해 제어될 수 있다. 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 그룹(GR1)의 셀 플러그 및 제2 그룹(GR2)의 셀 플러그를 감싸도록 연속적으로 연장될 수 있다. 이에 따라, 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 그룹(GR1)에 포함된 셀 플러그 뿐 아니라, 제2 그룹(GR2)에 포함된 셀 플러그를 제어할 수 있다.
제1 그룹(GR1) 및 제2 그룹(GR2) 각각은 그에 대응하는 적어도 한 행의 셀 플러그를 포함할 수 있다. 각 행의 셀 플러그들은 제2 방향(DR2)으로 일렬로 배열될 수 있다. 일 실시 예로서, 복수의 셀 플러그들(CPL)은 제1 행의 셀 플러그(CPL1), 제2 행의 셀 플러그(CPL2), 제3 행의 셀 플러그(CPL3), 제4 행의 셀 플러그(CPL4), 제5 행의 셀 플러그(CPL5), 제6 행의 셀 플러그(CPL6), 제7 행의 셀 플러그(CPL7) 및 제8 행의 셀 플러그(CPL8)를 포함할 수 있다. 제1 내지 제4 행의 셀 플러그들(CPL1 내지 CPL4)은 제1 그룹(GR1)에 포함될 수 있고, 제1 드레인 셀렉트 라인(DSL1)에 의해 제어될 수 있다. 제5 내지 제8 행의 셀 플러그들(CPL5 내지 CPL8)은 제2 그룹(GR2)에 포함될 수 있고, 제2 드레인 셀렉트 라인(DSL2)에 의해 제어될 수 있다. 도면에 도시되진 않았으나, 복수의 셀 플러그들(CPL)은 라인 분리구조(173)에 중첩된 더미 셀 플러그(미도시)를 더 포함할 수 있다. 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 내지 제8 행의 셀 플러그들(CPL1 내지 CPL8)을 감싸도록 연속적으로 연장될 수 있다.
제1 행의 셀 플러그(CPL1), 제3 행의 셀 플러그(CPL3), 제5 행의 셀 플러그(CPL5) 및 제7 행의 셀 플러그(CPL7)는 제3 방향(DR3)으로 일렬로 배열될 수 있다. 제2 행의 셀 플러그(CPL2), 제4 행의 셀 플러그(CPL4), 제6 행의 셀 플러그(CPL6) 및 제8 행의 셀 플러그(CPL8)는 제3 방향(DR3)으로 일렬로 배열될 수 있다. 제1 행의 셀 플러그(CPL1), 제3 행의 셀 플러그(CPL3), 제5 행의 셀 플러그(CPL5) 및 제7 행의 셀 플러그(CPL7)로 구성된 열과 제2 행의 셀 플러그(CPL2), 제4 행의 셀 플러그(CPL4), 제6 행의 셀 플러그(CPL6) 및 제8 행의 셀 플러그(CPL8)로 구성된 열은 제2 방향(DR2)으로 이웃할 수 있다.
반도체 메모리 장치는 게이트 적층체(GST)를 관통하는 복수의 절연기둥들(147)을 포함할 수 있다. 복수의 절연기둥들(147)은 제2 방향(DR2) 및 제3 방향(DR3)으로 지그재그로 배열될 수 있다. 라인 분리구조(173)는 복수의 절연기둥들(147) 중 일부에 중첩될 수 있다.
복수의 절연기둥들(147)과 복수의 셀 플러그들(CPL)은 복수의 열들에 배열될 수 있고, 동일한 열에 배치된 절연기둥(147)과 셀 플러그(CPL)는 제3 방향(DR3)으로 교대로 배치될 수 있다. 예를 들어, 절연기둥들(147) 중 일부는 제3 방향(DR3)으로 일렬로 배열된 제1 행의 셀 플러그(CPL1), 제3 행의 셀 플러그(CPL3), 제5 행의 셀 플러그(CPL5) 및 제7 행의 셀 플러그(CPL7)와 제3 방향(DR3)으로 교대로 배열될 수 있다. 셀 플러그(CPL) 및 홀(121)은 그에 대응하는 절연기둥(147)에 맞닿아 있는 영역을 포함할 수 있다. 셀 플러그(CPL) 및 홀(121)은 그에 대응하는 절연기둥(147)에 맞닿는 영역에서 오목할 수 있다.
복수의 절연기둥들(147) 중 일부는 슬릿(153)에 인접할 수 있다. 슬릿(153)은 이에 인접한 절연기둥(147)으로부터 이격될 수 있다. 슬릿(153)에 인접한 게이트 적층체(GST)의 가장자리는 슬릿(153)에 인접한 절연기둥(147)의 측부를 감싸며 제2 방향(DR2)을 따라 연속적으로 연장될 수 있다.
슬릿(153) 및 라인 분리구조(173)는 제2 방향(DR2)으로 연장될 수 있다. 슬릿(153) 및 라인 분리구조(173)는 제2 방향(DR2)으로 직선형으로 연장되거나, 웨이브형으로 연장되거나, 지그재그형으로 연장될 수 있다.
복수의 제1 도전성 패드들(177A) 및 복수의 제2 도전성 패드들(177B)은 복수의 셀 플러그들(CPL)에 중첩될 수 있다. 복수의 제1 도전성 패드들(177A) 및 복수의 제2 도전성 패드들(177B)은 복수의 셀 플러그들(CPL)에 대응되는 복수의 쌍들로 구분될 수 있다. 각 쌍의 제1 도전성 패드(177A) 및 제2 도전성 패드(177B)는 그에 대응하는 셀 플러그(CPL)의 표면 일부에 연결될 수 있다. 제1 도전성 패드(177A) 및 제2 도전성 패드(177B)에 연결된 셀 플러그(CPL)의 표면 일부는 제1 방향(DR1)을 향할 수 있다. 제1 도전성 패드(177A) 및 제2 도전성 패드(177B)는 제2 방향(DR2)으로 서로 이격될 수 있고, 그에 대응하는 셀 플러그(CPL)의 양단에 중첩될 수 있다. 제1 도전성 패드(177A)는 제2 도전성 패드(177B)에 마주하는 면으로부터 제2 방향(DR2)에 상반된 방향으로 연장될 수 있고, 제2 도전성 패드(177B)는 제1 도전성 패드(177A)에 마주하는 면으로부터 제2 방향(DR2)으로 연장될 수 있다.
도 4b는 슬릿(153), 라인 분리구조(173), 복수의 제1 도전성 패드들(177A), 복수의 제2 도전성 패드들(177B), 복수의 제1 도전성 콘택들(181A), 복수의 제2 도전성 콘택들(181B) 및 복수의 비트라인들(BL)의 레이아웃을 나타낸다.
도 4b를 참조하면, 복수의 비트라인들(BL)은 슬릿(153) 및 라인 분리구조(173)에 교차되는 방향으로 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 제3 방향(DR3)으로 연장될 수 있다. 복수의 비트라인들(BL)은 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 비트라인들(BL)은 복수의 제1 도전성 패드들(177A) 및 복수의 제2 도전성 패드들(177B)에 중첩될 수 있다. 복수의 비트라인들(BL) 중 제2 방향(DR2)으로 연이어 배치된 4개의 비트라인들이 동일한 셀 플러그에 중첩된 한 쌍의 제1 도전성 패드(177A)와 제2 도전성 패드(177B)에 중첩될 수 있다. 상술한 4개의 비트라인들(BL) 중 2개의 비트라인들(BL)은 제1 도전성 패드(177A)에 중첩될 수 있고, 나머지 2개의 비트라인들(BL)은 제2 도전성 패드(177B)에 중첩될 수 있다.
복수의 비트라인들(BL)은 복수의 제1 도전성 패드들(177A) 및 복수의 제2 도전성 패드들(177B)로부터 제1 방향(DR1)으로 이격될 수 있다. 복수의 비트라인들(BL)은 복수의 제1 도전성 콘택들(181A)을 경유하여 복수의 제1 도전성 패드들(177A)에 접속될 수 있다. 복수의 비트라인들(BL)은 복수의 제2 도전성 콘택들(181B)을 경유하여 복수의 제2 도전성 패드들(177B)에 접속될 수 있다.
각각의 제1 도전성 콘택(181A)은 그에 대응하는 제1 도전성 패드(177A)로부터 그에 대응하는 비트라인(BL)을 향해 제1 방향(DR1)으로 연장될 수 있다. 각각의 제2 도전성 콘택(181B)은 그에 대응하는 제2 도전성 패드(177B)로부터 그에 대응하는 비트라인(BL)을 향해 제1 방향(DR1)으로 연장될 수 있다.
복수의 제1 도전성 콘택들(181A) 및 복수의 제2 도전성 콘택들(181B) 중 일부는 라인 분리구조(173)의 일측에 배치될 수 있고, 다른 일부는 라인 분리구조(173)의 타측에 배치될 수 있다. 도 4b에 도시된 라인 분리구조(173)의 좌측에 배치된 복수의 제1 도전성 콘택들(181A) 및 복수의 제2 도전성 콘택들(181B)의 일부는 복수의 비트라인들(BL)에 1:1로 연결되도록 다양하게 설계될 수 있고, 도 4b에 도시된 라인 분리구조(173)의 우측에 배치된 복수의 제1 도전성 콘택들(181A) 및 복수의 제2 도전성 콘택들(181B)의 나머지 일부 또한 복수의 비트라인들(BL)에 1:1로 연결되도록 다양하게 설계될 수 있다.
도 4c는 하나의 셀 플러그(CPL) 및 복수의 절연기둥들(147) 중 일부를 확대하여 나타내는 평면도이다.
도 4c를 참조하면, 도전막(155)은 복수의 절연기둥들(147) 및 홀(121)에 의해 관통될 수 있다.
홀(121)은 제2 방향(DR2)으로 이웃한 제1 부분(121A) 및 제2 부분(121B)을 포함할 수 있다. 제1 부분(121A) 및 제2 부분(121B)은 서로 연결될 수 있다. 홀(121)은 제1 부분(121A) 및 제2 부분(121B)간 연결지점(121C)에 가까울수록 폭이 감소할 수 있다. 달리 표현하면, 홀(121)은 제1 부분(121A) 및 제2 부분(121B)간 연결지점(121C)에서 멀어질수록 폭이 증가될 수 있다. 일 실시 예로서, 홀(121)은 나비형으로 형성될 수 있다.
복수의 절연기둥들(147)은 홀(121)의 제1 부분(121A) 및 제2 부분(121B) 간 연결지점(121C) 양측에 배치된 제1 절연기둥(147A) 및 제2 절연기둥(147B)을 포함할 수 있다. 제1 절연기둥(147A) 및 제2 절연기둥(147B)은 홀(121)을 사이에 두고 제3 방향(DR3)으로 이웃할 수 있다. 홀(121)은 제1 절연기둥(147A) 및 제2 절연기둥(147B)에 맞닿는 영역에서 오목할 수 있다. 일 실시 예로서, 제1 절연기둥(147A) 및 제2 절연기둥(147B)의 횡단면은 제3 방향(DR3)을 따르는 장축을 갖는 타원형일 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제1 절연기둥(147A) 및 제2 절연기둥(147B)은 제2 방향(DR2)에서보다 제3 방향(DR3)으로 더 큰 폭을 갖는 다양한 횡단면 구조를 가질 수 있다.
홀(121) 내부의 셀 플러그(CPL)는 메모리막(123A), 제1 채널막(125A) 및 제2 채널막(125B)을 포함할 수 있다. 제1 채널막(125A)은 홀(121)의 제1 부분(121A) 내부에 배치될 수 있고, 제2 채널막(125B)은 홀(121)의 제2 부분(121B) 내부에 배치될 수 있다. 메모리막(123A)은 제1 채널막(125A)과 제2 채널막(125B) 사이에 배치되어 제1 채널막(125A)을 제2 채널막(125B)으로부터 이격시킬 수 있다. 메모리막(123A)은 제1 채널막(125A)과 제2 채널막(125B) 사이로부터 홀(121)의 제1 부분(121A)의 측벽 및 제2 부분(121B)의 측벽을 따라 연장될 수 있다. 메모리막(123A)은 제1 절연기둥(147A) 및 제2 절연기둥(147B)의 측벽을 따라 굴곡질 수 있다.
제1 절연기둥(147A)과 제2 절연기둥(147B) 사이의 간격은 홀(121)의 제1 부분(121A) 또는 제2 부분(121B)의 측벽으로부터 증착된 메모리막(123A)의 두께의 2배 이하로 형성될 수 있다. 이로써, 제1 절연기둥(147A)과 제2 절연기둥(147B) 사이의 공간이 메모리막(123A)으로 채워질 수 있고, 홀(121) 내부가 메모리막(123A)에 의해 제1 영역(AR1) 및 제2 영역(AR2)으로 분리될 수 있다. 제1 절연기둥(147A)과 제2 절연기둥(147B) 사이에서 메모리막(123A)으로 채워지는 홀(121) 내부의 공간은 나비형 홀의 중심영역에 대응될 수 있다.
제1 채널막(125A)은 제1 영역(AR1) 내부에 배치될 수 있고, 제2 채널막(125B)은 제2 영역(AR2) 내부에 배치될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B) 각각의 측벽은 메모리막(123A)으로 감싸일 수 있다.
일 실시 예로서, 제1 영역(AR1)의 중심영역은 제1 채널막(125A)에 의해 개구될 수 있고, 제2 영역(AR2)의 중심영역은 제2 채널막(125B)에 의해 개구될 수 있다. 이 경우, 셀 플러그(CPL)는 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)을 더 포함할 수 있다. 제1 코어 절연막(127A)은 제1 채널막(125A)에 의해 개구된 제1 영역(AR1)의 중심영역에 배치될 수 있고, 제2 코어 절연막(127B)은 제2 채널막(125B)에 의해 개구된 제2 영역(AR2)의 중심영역에 배치될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제1 영역(AR1)은 제1 채널막(125A)으로 완전히 채워질 수 있고, 제2 영역(AR2)은 제2 채널막(125B)으로 완전히 채워질 수 있다.
메모리막(123A)은 제1 채널막(125A) 및 제2 채널막(125B) 각각과 도전막(155) 사이에 개재된 터널 절연막(TI), 터널 절연막(TI)과 도전막(155) 사이에 개재된 데이터 저장막(DS) 및 데이터 저장막(DS)과 도전막(155) 사이에 개재된 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DS)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 본 발명은 이에 한정되지 않으며, 데이터 저장막(DS)은 상변화 물질, 나노 닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 절연물을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 중 적어도 하나는 제1 채널막(125A)과 제2 채널막(125B) 사이로 연장될 수 있다. 일 실시 예로서, 터널 절연막(TI)은 제1 채널막(125A)과 제2 채널막(125B) 사이로 연장될 수 있다.
상술한 본 발명의 실시 예에 따르면, 하나의 홀(121) 내부에 형성되는 셀 플러그(CPL)에 의해 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)이 정의될 수 있다. 제1 메모리 셀 스트링(CS1)은 제1 채널막(125A)을 따라 정의될 수 있고, 제2 메모리 셀 스트링(CS2)은 제2 채널막(125B)을 따라 정의될 수 있다.
도 4d는 하나의 셀 플러그(CPL)에 중첩된 한 쌍의 제1 도전성 패드(177A) 및 제2 도전성 패드(177B), 이에 대응하는 한 쌍의 제1 도전성 콘택(181A) 및 제2 도전성 콘택(181B)과, 이에 대응하는 4개의 비트라인들(BL)의 레이아웃을 확대하여 나타내는 평면도이다.
도 4d를 참조하면, 제1 도전성 패드(177A)는 제1 채널막(125A)에 접촉될 수 있다. 제2 도전성 패드(177B)는 제2 채널막(125B)에 접촉될 수 있다.
4개의 비트라인들(BL)은 제1 내지 제4 비트라인(BL1 내지 BL4)으로 구분될 수 있다. 제1 비트라인(BL1)은 제1 도전성 콘택(181A) 및 제1 도전성 패드(177A)를 경유하여 제1 채널막(125A)에 접속될 수 있다. 제2 비트라인(BL2)은 제2 도전성 콘택(181B) 및 제2 도전성 패드(177B)를 경유하여 제2 채널막(125B)에 접속될 수 있다. 제3 비트라인(BL3)은 제1 비트라인(BL1)에 인접하여 제1 도전성 패드(177A)에 중첩될 수 있다. 제4 비트라인(BL4)은 제2 비트라인(BL2)에 인접하여 제2 도전성 패드(177B)에 중첩될 수 있다.
도 4a 내지 도 4d에 도시된 실시 예를 참조하면, 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 중 어느 하나와 복수의 비트라인들(BL) 중 어느 하나를 선택하면, 셀 플러그(CPL)의 제1 메모리 셀 스트링(CS1)과 제2 메모리 셀 스트링(CS2) 중 어느 하나가 선택될 수 있다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 5a는 도 4a 및 도 4b에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 5b는 도 4a 및 도 4b에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 5c는 도 4a 및 도 4b에 도시된 선 C-C'를 따라 절취한 반도체 메모리 장치의 단면도이다. 이하, 도 4a 내지 도 4d에 도시된 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
도 5a 내지 도 5c를 참조하면, 반도체 메모리 장치의 게이트 적층체(GST)는 제1 방향(DR1)을 향하는 표면(155SU)을 갖는 복수의 도전막들(155)을 포함할 수 있다. 도 4a 내지 도 4d를 참조하여 설명한 제2 방향(DR2) 및 제3 방향(DR3)은 복수의 도전막들(155)의 표면(155SU)에 나란한 방향으로 정의될 수 있다.
복수의 도전막들(155)은 제1 방향(DR1)으로 서로 이격되어 적층될 수 있다. 일 실시 예로서, 게이트 적층체(GST)는 복수의 도전막들(155)과 제1 방향(DR1)으로 교대로 배치된 복수의 층간 절연막들(111)을 더 포함할 수 있다. 제1 방향(DR1)으로 이웃한 복수의 도전막들(155)은 복수의 층간 절연막들(111)에 의해 서로 절연될 수 있다. 각각의 도전막(155)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다. 금속막은 텅스텐, 구리, 몰리브덴 등을 포함할 수 있다. 도전성 금속 질화막은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
게이트 적층체(GST)는 복수의 비트라인들(BL) 및 도프트 반도체 구조(DPS) 사이에 배치될 수 있다. 복수의 비트라인들(BL)은 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 포함할 수 있다. 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 그에 대응하는 한 쌍의 제1 도전성 패드(177A) 및 제2 도전성 패드(177B)에 중첩될 수 있고, 제1 채널막(125A) 및 제2 채널막(125B)에 각각 접속될 수 있다. 도프트 반도체 구조(DPS)는 제1 채널막(125A) 뿐 아니라, 제2 채널막(125B)에 접속될 수 있다.
게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 적어도 한층의 절연막이 배치될 수 있다. 일 실시 예로서, 게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 제1 절연막(151) 및 제2 절연막(183)이 배치될 수 있다.
복수의 비트라인들(BL)은 제2 절연막(183) 상의 제3 절연막(185)을 관통할 수 있다.
복수의 도전막들(155)중 복수의 비트라인들(BL)에 인접한 적어도 한층의 도전막은 라인 분리구조(173)에 의해 관통될 수 있다. 라인 분리 구조(173)는 절연물로 형성될 수 있고, 제1 절연막(151)을 관통하도록 제1 방향(DR1)으로 연장될 수 있다. 게이트 적층체(GST)와 공면을 이루는 슬릿(153)의 측벽 상에 측벽 절연막(157)이 형성될 수 있다. 슬릿(151)의 내부에 소스 콘택구조(163)가 배치될 수 있다. 소스 콘택구조(163)는 도프트 반도체 구조(DPS)를 도 1 및 도 2에 도시된 공통소스라인(CSL)에 전기적으로 연결하기 위해 제공될 수 있다. 소스 콘택구조(163)는 측벽 절연막(157)에 의해 게이트 적층체(GST)의 복수의 도전막들(155)로부터 절연될 수 있다.
제1 채널막(125A)에 중첩된 제1 절연막(151)의 일부는 제1 도전성 패드(177A)에 의해 관통될 수 있고, 제2 채널막(125B)에 중첩된 제1 절연막(151)의 일부는 제2 도전성 패드(177B)에 의해 관통될 수 있다. 제1 도전성 패드(177A)에 중첩된 제2 절연막(183)의 일부는 제1 도전성 콘택(181A)에 의해 관통될 수 있고, 제2 도전성 패드(177B)에 중첩된 제2 절연막(183)의 일부는 제2 도전성 콘택(181B)에 의해 관통될 수 있다.
도프트 반도체 구조(DPS)는 하부 도프트 반도체막(101), 채널 콘택막(161) 및 식각 정지막(109)을 포함할 수 있다. 채널 콘택막(161)은 하부 도프트 반도체막(101)과 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(109)은 채널 콘택막(161)과 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(109)은 경우에 따라 생략될 수 있다.
채널 콘택막(161)은 도프트 반도체막으로 형성될 수 있다. 하부 도프트 반도체막(101) 및 채널 콘택막(161) 각각은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 소스 콘택구조(163)는 채널 콘택막(161)에 접촉되어 제1 방향(DR1)으로 연장될 수 있다. 소스 콘택구조(163)는 채널 콘택막(161)과 동일한 물질로 형성되거나, 금속을 포함하는 다양한 도전물로 형성될 수 있다.
식각 정지막(109)은 슬릿(153)을 형성하기 위한 식각공정 동안의 식각 선택비를 고려하여 선택된 물질로 형성될 수 있다. 일 실시 예로서, 식각 정지막(109)은 실리콘막을 포함할 수 있다.
각각의 절연기둥(147)은 게이트 적층체(GST)를 관통할 수 있다. 절연기둥(147)은 도프트 반도체 구조(DPS) 상에 배열될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B)은 절연기둥(147)에 비해 도프트 반도체 구조(DPS) 내부로 돌출될 수 있다. 이에 따라, 제1 채널막(125A) 및 제2 채널막(125B)은 절연기둥(147)에 비해 제1 방향(DR1)에서 더 긴 길이로 형성될 수 있다.
메모리막(123A), 제1 채널막(125A), 제2 채널막(125B), 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)은 게이트 적층체(GST) 뿐 아니라, 식각 정지막(109)을 관통하도록 연장될 수 있다. 메모리막(123A)은 채널 콘택막(161) 상에 배치될 수 있다. 제1 채널막(125A), 제2 채널막(125B), 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)은 게이트 적층체(GST) 및 식각 정지막(109)을 관통하여 하부 도프트 반도체막(101) 내부로 연장될 수 있다.
채널 콘택막(161)은 제1 채널막(125A) 및 제2 채널막(125B) 각각의 측벽에 접촉되고, 제1 채널막(125A) 및 제2 채널막(125B) 각각의 측벽을 감쌀 수 있다. 채널 콘택막(161)은 제2 방향(DR2) 및 제3 방향(DR3)을 따라 연장될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B) 각각은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용될 수 있다. 이를 위해, 제1 채널막(125A) 및 제2 채널막(125B)은 실리콘, 게르마늄등의 반도체 물질로 형성될 수 있다.
제1 채널막(125A) 및 제2 채널막(125B) 각각과 하부 도프트 반도체막(101) 사이에 하부 메모리막(123B)이 개재될 수 있다. 하부 메모리막(123B)은 메모리막(123A)과 같이, 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 메모리막(123A)과 하부 메모리막(123B)은 이들 사이에 개재된 채널 콘택막(161)에 의해 서로 이격될 수 있다.
메모리막(123A) 및 하부 메모리막(123B) 각각의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 중 적어도 하나는 제1 채널막(125A)과 제2 채널막(125B) 사이로 연장될 수 있다. 일 실시 예로서, 메모리막(123A) 및 하부 메모리막(123B) 각각의 터널 절연막(TI)은 제1 채널막(125A)과 제2 채널막(125B) 사이의 공간을 채울 수 있다. 이로써, 도 4c에 도시된 제1 메모리 스트링(CS1)의 제1 채널막(125A)과 제2 메모리 스트링(CS2)의 제2 채널막(125B)이 서로 분리될 수 있다.
제1 채널막(125A)과 제2 채널막(125B)이 배치되는 영역들은 반도체 메모리 장치를 제조하는 과정에서, 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 중 적어도 하나에 의해 서로 분리될 수 있다. 이를 위해, 도 4a 내지 도 4d에 도시된 홀(121)이 도전막(155)의 표면(155SU)에 나란한 평면에서 제1 채널막(125A)과 제2 채널막(125B) 사이의 공간에 인접할수록 좁아지도록 홀(121)의 형태를 제어할 수 있다.
도 5a 내지 도 5c에 도시되진 않았으나, 반도체 메모리 장치의 주변회로구조는 도 3a를 참조하여 설명한 바와 같이 도프트 반도체 구조(DPS)에 인접하게 배치되거나, 도 3b를 참조하여 설명한 바와 같이 복수의 비트라인들(BL)에 인접하게 배치될 수 있다.
도 6a, 도 6b 및 도 6c는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 6a를 참조하면, 홀(121')은 도 4a 내지 도 4d를 참조하여 설명한 바와 같이, 제1 부분(121A') 및 제2 부분(121B')을 포함할 수 있으며, 절연기둥(147)과 맞닿는 영역에서 오목할 수 있다. 도전막(155)은 절연기둥(147)과 메모리막(123A)을 감쌀 수 있다.
홀(121')의 가장자리는 가상의 타원형(S1)에 겹칠 수 있다. 예를 들어, 홀(121')의 제1 부분(121A')을 따라 정의된 가장자리는 타원형(S1)의 일측 테두리에 중첩될 수 있고, 홀(121')의 제2 부분(121B')을 따라 정의된 가장자리는 타원형(S1)의 타측 테두리에 중첩될 수 있다.
도 6b를 참조하면, 홀(121)은 도 4a 내지 도 4d를 참조하여 설명한 바와 같이, 제1 부분(121A) 및 제2 부분(121B)을 포함할 수 있다. 도전막(155')은 홀(121)의 제1 부분(121A)과 제2 부분(121B) 간 연결지점(121C)을 향해 돌출된 돌출부(155P)를 포함할 수 있다. 홀(121)은 도전막(155')의 돌출부(155P)에 맞닿는 영역에서 오목할 수 있다. 메모리막(123A)은 도전막(155')의 돌출부(155P)를 따라 굴곡질 수 있다.
홀(121)의 가장자리는 가상의 원형(S2)에 겹칠 수 있다. 예를 들어, 홀(121)의 제1 부분(121A)을 따라 정의된 가장자리는 원형(S2)의 일측 테두리에 중첩될 수 있고, 홀(121)의 제2 부분(121B)을 따라 정의되는 가장자리는 원형(S2)의 타측 테두리에 중첩될 수 있다.
도 6c를 참조하면, 홀(121')은 도 6a에서와 같이 타원형의 테두리에 중첩된 제1 부분(121A') 및 제2 부분(121B')을 포함할 수 있다. 도전막(155')은 도 6b에서와 같이 제1 부분(121A')과 제2 부분(121B') 간 연결지점(121C')을 향해 돌출된 돌출부(155P)를 포함할 수 있다.
도 6a 내지 도 6c를 참조하여 설명한 바와 같이, 홀들(121, 121')은 다양한 형태로 형성될 수 있다. 예를 들어, 홀들(121, 121')은 절연기둥(147)에 맞닿는 영역에서 오목한 부분을 갖는 나비형으로 형성되거나, 도전막(155')의 돌출부(155P)에 맞닿는 영역에서 오목한 부분을 갖는 나비형으로 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 오목한 부분에 대응하는 홀들(121, 121')의 중심영역은 메모리막(123A)의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 중 적어도 하나로 채워질 수 있다. 이에 따라, 홀들(121, 121') 각각의 내부에서 제1 채널막(125A)과 제2 채널막(125B)이 메모리막(123A)을 사이에 두고 서로 이격될 수 있다. 제1 채널막(125A)과 제2 채널막(125B)의 중심영역들은 도 4c를 참조하여 설명한 바와 같이 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)으로 각각 채워질 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 이하, 도 4a 내지 도 4d 및 도 5a 내지 도 5c와 동일한 구성에 대한 중복된 설명은 생략한다.
도 7을 참조하면, 반도체 메모리 장치는 도 4a 내지 도 4d, 도 5a 내지 도 5c를 참조하여 설명한 바와 동일한 게이트 적층체(GST), 메모리막(123A), 제1 채널막(125A), 제2 채널막(125B), 제1 코어 절연막(127A), 제2 코어 절연막(127B), 제1 절연막(151), 제1 도전성 패드패턴(177A), 제2 도전성 패드패턴(177B), 제2 절연막(183), 제1 도전성 콘택(181A), 제2 도전성 콘택(181B), 제3 절연막(185) 및 복수의 비트라인들(BL)을 포함할 수 있다. 이들은 반도체 메모리 장치의 주변회로구조(290)에 중첩될 수 있다. 주변회로구조(290)는 트랜지스터(TR)를 포함할 수 있다.
트랜지스터(TR)는 반도체 기판(231)의 활성영역에 배치될 수 있다. 반도체 기판(231)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 단결정 실리콘 기판, 단결정 에피택시얼층(epitaxial layer)을 포함하는 기판일 수 있다. 반도체 기판(231)의 활성영역은 소자 분리막(233)에 의해 구획될 수 있다.
트랜지스터(TR)는 게이트 절연막(237), 게이트 전극(239) 및 접합영역들(junctions: 235)을 포함할 수 있다. 게이트 절연막(237) 및 게이트 전극(239)은 반도체 기판(231)의 활성영역 상에 적층될 수 있다. 접합영역들(235)은 게이트 전극(239) 양측에서 반도체 기판(231)의 활성영역 내부에 형성될 수 있으며, n형 불순물 및 p형 불순물 중 적어도 어느 하나가 주입된 영역으로 정의될 수 있다. 접합영역들(235)은 그에 대응하는 트랜지스터(TR)의 소스영역 및 드레인 영역으로 제공될 수 있다.
주변회로구조(290)는 하부 절연구조(241)로 덮일 수 있다. 하부 절연구조(241)는 반도체 기판(231) 상에 적층된 2중층 이상의 절연막들을 포함할 수 있다.
트랜지스터(TR)는 인터커넥션(243)에 접속될 수 있다. 인터커넥션(243)은 2중층 이상 서브 도전막들을 포함할 수 있다. 인터커넥션(243)은 하부 절연구조(241) 내부에 배치될 수 있다.
하부 절연구조(241)와 제3 절연막(185) 사이에 본딩구조가 형성될 수 있다. 본딩구조는 제1 본딩 절연막(221), 제2 본딩 절연막(251), 제1 도전성 본딩패드(223) 및 제2 도전성 본딩패드(253)를 포함할 수 있다. 제1 본딩 절연막(221) 및 제2 본딩 절연막(251)은 하부 절연구조(241)와 제3 절연막(185) 사이에 배치될 수 있다.
제1 본딩 절연막(221)은 복수의 비트라인들(BL)에 인접하고, 제2 본딩 절연막(251)은 인터커넥션(243)에 인접할 수 있다. 제1 본딩 절연막(221) 및 제2 본딩 절연막(251)은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물등을 포함할 수 있다.
제1 도전성 본딩패드(223)는 제1 본딩 절연막(221) 내부에 배치될 수 있다. 제2 도전성 본딩패드(253)는 제2 본딩 절연막(251) 내부에 배치될 수 있다. 제1 도전성 본딩패드(223) 및 제2 도전성 본딩패드(253)는 구리, 구리합금 등의 금속을 포함할 수 있다.
본딩구조는 제1 본딩 절연막(221)과 제2 본딩 절연막(251)간 본딩과, 제1 도전성 본딩패드(223) 및 제2 도전성 본딩패드(253) 간 본딩에 의해 제공될 수 있다. 게이트 적층체(GST), 제1 채널막(125A), 제2 채널막(125B) 및 메모리막(123A)을 포함하는 제1 구조체는 주변회로구조(290)를 포함하는 제2 구조체에 구조적으로 연결될 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(223)와 제2 도전성 본딩패드(253)는 주변회로구조(290)와 복수의 비트라인들(BL)을 전기적으로 연결하는데 이용될 수 있다. 보다 구체적으로, 제1 도전성 본딩패드(223)는 그에 대응하는 비트라인(BL)에 접속될 수 있고, 제2 도전성 본딩패드(253)는 그에 대응하는 인터커넥션(243)에 접속될 수 있다. 이 경우, 비트라인(BL)은 제1 도전성 본딩패드(223), 제2 도전성 본딩패드(253) 및 인터커넥션(243)을 경유하여 그에 대응하는 트랜지스터(TR)에 접속될 수 있다.
반도체 메모리 장치의 도프트 반도체 구조(DPS')는 제1 방향(DR1)과 상반된 방향을 향하는 게이트 적층체(GST)의 표면 상에 배치될 수 있다. 도프트 반도체 구조(DPS')는 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 도프트 반도체막으로 형성될 수 있다.
제1 채널막(125A) 및 제2 채널막(125B)은 메모리막(123A)의 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)에 비해 도프트 반도체 구조(DPS') 내부로 돌출될 수 있다. 도프트 반도체 구조(DPS')는 도프트 반도체 구조(DPS') 내부에 배치된 제1 채널막(125A) 및 제2 채널막(125B)의 단부에 접촉될 수 있다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13 및 도 14는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 8a 및 도 8b는 복수의 식각 방지 패턴들을 형성하는 단계를 설명하기 위한 도면들이다. 도 8b는 도 8a의 평면도에 도시된 선 Ⅰ-Ⅰ', 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 8a 및 도 8b를 참조하면, 복수의 식각 방지 패턴들(317)은 적층체(310)를 관통하도록 형성될 수 있다. 적층체(310)는 하부구조(300) 상에 형성될 수 있다. 예를 들어, 하부구조(300)의 상면(300TS)은 제1 방향(DR1)을 향할 수 있으며, 적층체(310)는 하부구조(300)의 상면(300TS) 상에 배치될 수 있다.
하부구조(300)는 예비 도프트 반도체 구조로서 제공될 수 있다. 도면에 도시되진 않았으나, 예비 도프트 반도체 구조는 주변회로구조상에 형성될 수 있다. 이하, 하부구조(300)가 예비 도프트 반도체 구조로서 제공된 실시 예를 기반으로 본 발명의 제조방법을 설명하나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부구조(300)는 희생기판이거나, 희생기판 및 희생기판 상의 식각 정지막을 포함할 수 있다. 희생기판 및 식각 정지막은 도 7에 도시된 반도체 메모리 장치를 형성하는 과정에서 적용될 수 있다.
예비 도프트 반도체 구조로서의 하부구조(300)는 하부 도프트 반도체막(301), 하부 도프트 반도체막(301) 상의 제1 보호막(303) 및 제1 보호막(303) 상의 희생막(305)을 포함할 수 있다. 하부구조(300)는 희생막(305) 상의 식각 정지막(309) 및 희생막(305)과 식각 정지막(309) 사이의 제2 보호막(307)을 더 포함할 수 있다. 제1 보호막(303) 및 제2 보호막(307)은 희생막(305)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생막(305)은 언도프트 실리콘막으로 형성될 수 있고, 제1 보호막(303) 및 제2 보호막(307) 각각은 산화막으로 형성될 수 있다. 식각 정지막(309)은 적층체(310)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 식각 정지막(309)은 실리콘 등의 반도체막으로 형성될 수 있다.
적층체(310)는 하부구조(300) 상에 교대로 적층된 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 포함할 수 있다. 제2 물질막(313)은 제1 물질막(311)과 다른 물질로 형성될 수 있다. 일 실시 예로서, 제1 물질막(311)은 층간 절연막으로서 제공될 수 있고, 제2 물질막(313)은 도전막으로서 제공될 수 있다. 이 경우, 제1 물질막(311)은 실리콘 산화물 등의 절연물을 포함할 수 있고, 제2 물질막(313)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 다른 일 실시 예로서, 제1 물질막(311)은 층간 절연막으로서 제공될 수 있고, 제2 물질막(313)은 제1 물질막(311)에 대한 식각 선택비를 갖는 희생물로서 제공될 수 있다. 이 경우, 제1 물질막(311)은 실리콘 산화물로 형성될 수 있고, 제2 물질막(313)은 실리콘 질화물로 형성될 수 있다.
복수의 식각 방지 패턴들(317)은 적층체(310) 및 적층체(310) 상의 마스크막(315)을 관통할 수 있다. 복수의 식각 방지 패턴들(317)은 적층체(310)의 제1 물질막(311) 및 제2 물질막(313)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 제1 물질막(311)이 실리콘 산화물로 형성되고, 제2 물질막(313)이 실리콘 질화물로 형성된 경우, 식각 방지 패턴(317)은 금속막 및 도전성 금속 질화물 중 적어도 어느 하나를 포함할 수 있다. 금속막은 텅스텐을 포함할 수 있고, 금속 질화물은 티타늄 질화물을 포함할 수 있다.
도면에 도시된 제2 방향(DR2) 및 제3 방향(DR3)은 하부구조(300)의 상면(300TS)에 나란한 평면에서 서로 교차되는 축들이 향하는 방향들일 수 있다. 복수의 식각 방지 패턴들(317)은 제2 방향(DR2) 및 제3 방향(DR3)으로 서로 이격되어 배열될 수 있으며, 지그재그로 배열될 수 있다. 복수의 식각 방지 패턴들(317)은 복수의 열들 및 복수의 행들을 구성할 수 있다. 각각의 열은 제3 방향(DR3)으로 일렬로 배열된 제1 식각 방지 패턴(317A) 및 제2 식각 방지 패턴(317B)을 포함할 수 있다. 이하, 제1 식각 방지 패턴(317A)과 제2 식각 방지 패턴(317B) 사이의 적층체(310)의 일부영역을 채널분리영역(310A1)으로 정의한다. 적층체(310)는 채널분리영역(310A1)으로부터 제1 식각 방지 패턴(317A) 및 제2 식각 방지 패턴(317B) 각각의 외벽을 감싸도록 연속적으로 연장될 수 있다.
도 9a 및 도 9b는 복수의 홀들을 형성하는 단계를 설명하기 위한 도면들이다. 도 9b는 도 9a의 평면도에 도시된 선 Ⅰ-Ⅰ', 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 9a 및 도 9b를 참조하면, 포토리소그래피 공정을 이용하여, 적층체(310) 상에 제1 마스크 패턴(319)을 형성할 수 있다. 제1 마스크 패턴(319)은 복수의 제1 개구부들(OP1)을 포함할 수 있다. 도 8a 및 도 8b에 도시된 적층체(310)의 채널분리영역(310A1)은 그에 대응하는 제1 개구부(OP1)에 의해 노출될 수 있다. 하부구조(300)의 상면(300TS)에 나란한 평면에서, 제1 개구부(OP1)는 도 8a 및 도 8b에 도시된 채널분리영역(310A1)보다 넓게 형성될 수 있다. 이에 따라, 제1 개구부(OP1)를 통해, 도 8a 및 도 8b에 도시된 채널분리영역(310A1)에 인접한 제1 식각 방지 패턴(317A)의 단부(317EG1)와 제2 식각 방지 패턴(317B)의 단부(317EG2)가 노출될 수 있다. 또한, 제1 식각 방지 패턴(317A)의 단부(317EG1)와 제2 식각 방지 패턴(317B)의 단부(317EG2)에 인접한 적층체(310)의 일부 영역과, 도 8a 및 도 8b에 도시된 채널분리영역(310A1)에 인접한 적층체(310)의 일부 영역이 제1 개구부(OP1)를 통해 노출될 수 있다. 제1 개구부(OP1)의 형태는 다양할 수 있다. 일 실시 예들로서, 제1 개구부(OP1)는 도 6a의 타원형(S1)에 대응하는 형태이거나, 도 6b에 도시된 원형(S2)에 대응하는 형태를 갖출 수 있다.
이어서, 복수의 제1 개구부들(OP1)에 대응하는 적층체(310)의 일부 영역들을 식각할 수 있다. 이로써, 적층체(310)를 관통하는 복수의 홀들(321)이 형성될 수 있다. 각각의 홀(321)이 하부구조(300)의 하부 도프트 반도체막(301) 내부로 연장될 수 있도록, 복수의 제1 개구부들(OP1)을 통해 하부구조(300)의 제1 보호막(303), 희생막(305), 제2 보호막(307) 및 식각 정지막(309)을 식각할 수 있다. 이 때, 하부 도프트 반도체막(301)의 일부가 식각되어 홀(321)이 하부 도프트 반도체막(301) 내부로 연장될 수 있다. 복수의 홀들(321)을 형성하는 동안, 제1 마스크 패턴(319) 뿐 아니라, 복수의 식각 방지 패턴들(317)이 식각 베리어 역할을 할 수 있다. 이에 따라, 평면적 관점에서, 각각의 홀(321)은 제1 식각 방지 패턴(317A) 및 제2 식각 방지 패턴(317B)에 맞닿는 영역에서 오목할 수 있다.
상술한 본 발명의 실시 예에 따르면, 도 4c를 참조하여 설명한 바와 같이, 홀(321)은 제2 방향(DR2)으로 이웃하고 서로 연결되며, 연결지점에 가까워질수록 폭이 좁아지는 제1 부분(321A) 및 제2 부분(321B)을 포함할 수 있다. 일 실시 예로서, 하부구조(300)의 상면(300TS)에 나란한 평면에서, 홀(321)은 나비형으로 형성될 수 있다. 제1 마스크 패턴(319)은 홀(321) 형성 후 제거될 수 있다.
도 10a 및 도 10b와 도 11a 및 도 11b는 복수의 식각 방지 패턴들을 복수의 절연기둥들로 교체하는 공정과, 채널막의 분리공정을 나타내는 도면들이다.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 공정 이후 수행되는 후속공정을 나타내는 평면도 및 단면도이다. 도 10b는 도 10a의 평면도에 도시된 선 Ⅰ-Ⅰ', 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 10a 및 도 10b를 참조하면, 도 9b에 도시된 복수의 홀들(321) 각각의 내부에 예비 메모리막(323) 및 예비 채널막(325)을 형성할 수 있다. 예비 메모리막(323)은 복수의 홀들(321) 각각의 바닥면 및 측벽을 따라 연장될 수 있다. 예비 메모리막(323)은 도 4c를 참조하여 설명한 바와 같이, 블로킹 절연막(323A), 데이터 저장막(323B) 및 터널 절연막(323C)을 포함할 수 있다. 이 때, 예비 메모리막(323)은 도 9b에 도시된 제1 식각 방지 패턴(317A)과 제2 식각 방지 패턴(317B) 사이의 홀(321)의 일부영역을 채울수 있다. 이에 따라, 도 4c를 참조하여 설명한 바와 같이, 홀(321)의 제1 부분(321A) 및 제2 부분(321B)은 예비 메모리막(323)에 의해 서로 분리될 수 있다.
이어서, 예비 메모리막(323) 상에 예비 채널막(325)을 형성할 수 있다. 예비 채널막(325)은 실리콘, 게르마늄 등의 반도체막으로 형성될 수 있다. 예비 채널막(325)에 의해 홀(321)의 일부 영역이 개구된 경우, 예비 채널막(325)에 의해 개구된 홀(321)의 제1 부분(321A) 내부와 제2 부분(321B) 내부에 제1 코어 절연막(327A) 및 제2 코어 절연막(327B)을 각각 형성할 수 있다.
이어서, 포토리소그래피 공정을 이용하여 예비 채널막(325) 상에 제2 마스크 패턴(341)을 형성할 수 있다. 제2 마스크 패턴(341)은 복수의 제2 개구부들(OP2)을 포함할 수 있다. 복수의 제2 개구부들(OP2)은 도 9b에 도시된 복수의 식각 방지 패턴들(317)에 각각 대응될 수 있다.
이어서, 각각의 제2 개구부(OP2)에 대응하는 예비 채널막(325)의 일부, 예비 메모리막(323)의 일부를 식각함으로써, 도 9b에 도시된 식각 방지 패턴(317)을 노출시킬 수 있다. 이후, 도 9b에 도시된 복수의 식각 방지 패턴들(317)을 제거함으로써, 하부구조(300)를 노출시키는 복수의 보조홀들(345)이 형성될 수 있다.
도 11a 및 도 11b는 도 10a 및 도 10b에 도시된 공정 이후 수행되는 후속공정을 나타내는 평면도 및 단면도이다. 도 11b는 도 11a의 평면도에 도시된 선 Ⅰ-Ⅰ', 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 11a 및 도 11b를 참조하면, 도 10b에 도시된 복수의 보조홀들(345)을 복수의 절연기둥들(347)로 각각 채울 수 있다. 이어서, 도 10a 및 도 10b에 도시된 제2 마스크 패턴(341)이 제거될 수 있고, 마스크막(315)이 노출되도록 도 10b에 도시된 예비 채널막(325) 및 예비 메모리막(323)의 일부를 제거할 수 있다. 이로써, 도 10b에 도시된 예비 채널막(325)이 제1 채널막(325A) 및 제2 채널막(325B)으로 분리될 수 있다. 제1 채널막(325A)은 홀(321)의 제1 부분(321A) 내부에 배치될 수 있고, 제2 채널막(325B)은 홀(321)의 제2 부분(321B) 내부에 배치될 수 있다.
도 12a 및 도 12b는 게이트 적층체 형성공정을 나타내는 평면도 및 단면도이다. 도 12b는 도 12a의 평면도에 도시된 선 Ⅰ-Ⅰ', 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b에 도시된 마스크막(315)을 제거한 후, 도 11a 및 도 11b에 도시된 적층체(310) 상에 제1 절연막(351)을 형성할 수 있다. 제1 절연막(351)은 제1 채널막(325A), 제2 채널막(325B), 예비 메모리막(323) 및 복수의 절연기둥들(347)을 덮을 수 있다.
이어서, 제1 절연막(315) 및 도 11b에 도시된 적층체(310)를 관통하는 슬릿(353)을 형성할 수 있다. 슬릿(353)은 복수의 절연기둥들(347)로부터 이격될 수 있다.
슬릿(353)을 형성하기 위해 도 11b에 도시된 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 식각할 수 있다. 슬릿(353)을 형성하기 위한 식각공정 동안, 식각 정지막(309)은 식각종료시점을 계측하는데 이용될 수 있다. 도 11b에 도시된 제1 물질막(311)이 층간 절연막으로서 제공되고, 제2 물질막(313)이 희생물로서 제공된 실시 예의 경우, 슬릿(353)을 통해 복수의 제2 물질막들(313)을 복수의 도전막들(355)로 대체할 수 있다. 이로써, 복수의 층간 절연막들(예를 들어, 311) 및 복수의 도전막들(355)을 포함하고, 슬릿(353)에 의해 구획된 게이트 적층체(350)가 형성될 수 있다.
도 13 및 도 14는 도 12a 및 도 12b에 도시된 공정 이후, 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 13을 참조하면, 도 12b에 도시된 슬릿(353)의 측벽 상에 측벽 절연막(357)을 형성할 수 있다. 이후, 식각 정지막(309)의 일부 및 도 12b에 도시된 제2 보호막(307)의 일부를 식각함으로써, 도 12b에 도시된 희생막(305)을 노출시킬 수 있다. 이어서, 도 12b에 도시된 희생막(305)을 선택적으로 제거할 수 있다. 이로써, 도 12b에 도시된 제1 보호막(303), 제2 보호막(307) 및 도 12b에 도시된 예비 메모리막(323)이 노출될 수 있다. 이후, 제1 및 제2 채널막들(325A, 325B) 각각의 측벽이 노출되도록, 도 12b에 도시된 예비 메모리막(323)의 일부를 제거할 수 있다. 이 때, 도 12b에 도시된 제1 보호막(303) 및 제2 보호막(307)이 제거될 수 있다.
상술한 바와 같이, 도 12b에 도시된 희생막(305), 제1 보호막(303) 및 제2 보호막(307)이 제거되고, 도 12b에 도시된 예비 메모리막(323)의 일부가 제거됨으로써, 식각 정지막(309)과 하부 도프트 반도체막(301) 사이에 수평공간(HSP)이 형성될 수 있다. 블로킹 절연막(323A), 데이터 저장막(323B) 및 터널 절연막(323C) 각각은 수평공간(HSP)에 의해 메모리막(323M1) 및 하부 메모리막(323M2)으로 분리될 수 있다. 이어서, 수평공간(HSP) 내부에 도프트 반도체막을 형성함으로써, 제1 채널막(325A) 및 제2 채널막(325B)에 연결된 채널 콘택막(361)이 형성될 수 있다. 이후, 채널 콘택막(361)으로부터 제1 방향(DR1)으로 연장된 소스 콘택구조(363)을 형성할 수 있다.
도면에 도시되진 않았으나, 도 4a에 도시된 라인 분리구조(173)는 게이트 적층체(350) 형성 후 형성될 수 있다.
도 14를 참조하면, 제1 채널막(325A) 및 제2 채널막(325B)에 중첩된 제1 절연막(351)의 일부를 식각한 후, 제1 절연막(351)이 식각된 영역을 도전물로 채울 수 있다. 이로써, 제1 채널막(325A)에 연결된 제1 도전성 패드(377A) 및 제2 채널막(325B)에 연결된 제2 도전성 패드(377B)가 형성될 수 있다.
이어서, 제1 절연막(351) 상에 제2 절연막(383)을 형성할 수 있다. 제2 절연막(383)은 제1 도전성 패드(377A) 및 제2 도전성 패드(377B)를 덮도록 연장될 수 있다. 이후, 제2 절연막(383)의 일부를 식각함으로써, 제1 도전성 패드(377A) 및 제2 도전성 패드(377B)을 각각 개구하는 제1 콘택홀 및 제2 콘택홀을 형성할 수 있다. 이후, 제1 콘택홀 및 제2 콘택홀을 도전물로 채울 수 있다. 이로써, 제1 도전성 패드(377A)에 연결된 제1 도전성 콘택(381A) 및 제2 도전성 패드(377B)에 연결된 제2 도전성 콘택(381B)이 형성될 수 있다.
연이어, 제2 절연막(383) 상에 제3 절연막(385)을 형성할 수 있다. 제3 절연막(385)은 제1 도전성 콘택(381A) 및 제2 도전성 패드(377B)을 덮도록 연장될 수 있다. 이어서, 제3 절연막(385)을 관통하는 복수의 비트라인들(387)을 형성할 수 있다. 복수의 비트라인들(387)은 제1 도전성 콘택(381A)에 연결된 제1 비트라인(387A) 및 제2 도전성 콘택(381B)에 연결된 제2 비트라인(387B)을 포함할 수 있다.
도 8a 내지 도 13를 참조하여 설명한 공정들을 이용하여, 도 4a 내지 도 4d 및 도 5a 내지 도 5c를 참조하여 설명한 반도체 메모리 장치 및 도 6a를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 15a, 도 15b, 도 16a, 도 16b 및 도 17은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 15a 및 도 15b는 복수의 홀들을 형성하는 단계를 설명하기 위한 도면들이다. 도 15b는 도 15a의 평면도에 도시된 선 Ⅰa-Ⅰa', 선 Ⅱa-Ⅱa' 및 선 Ⅲa-Ⅲa'를 따라 절취한 단면도들이다.
도 15a 및 도 15b를 참조하면, 복수의 홀들(321')은 적층체(310)를 관통하도록 형성될 수 있다. 적층체(310)는 하부구조(300) 상에 형성될 수 있다. 일 실시 예로서, 하부구조(300)는 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 하부 도프트 반도체막(301), 제1 보호막(303), 희생막(305), 제2 보호막(307) 및 식각 정지막(309)을 포함할 수 있다. 적층체(310)는 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 포함할 수 있다. 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 적층체(310) 상에 마스크막(315)이 형성될 수 있다. 이 경우, 복수의 홀들(321')은 마스크막(315)을 관통할 수 있다.
복수의 홀들(321')은 마스크 패턴(319')을 식각 베리어로 이용한 식각공정을 통해 형성될 수 있다. 마스크 패턴(319')은 포토리소그래피 공정을 이용하여 마스크막(315) 상에 형성될 수 있다. 마스크 패턴(319')은 복수의 개구부들(OP')을 포함할 수 있다. 각각의 개구부(OP')는 나비형으로 형성될 수 있다. 복수의 홀들(321')은 마스크 패턴(319')의 복수의 개구부들(OP')을 통해 노출된 마스크막(315)의 일부 및 적층체(310)의 일부를 식각함으로써 형성될 수 있다. 각각의 홀(321')은 도 9a 및 도 9b를 참조하여 설명한 바와 같이, 하부 도프트 반도체막(301) 내부로 연장될 수 있다.
복수의 홀들(321')은 나비형의 복수의 개구부들(OP')에 대응하는 형상으로 형성될 수 있다. 보다 구체적으로, 도 4c를 참조하여 설명한 바와 같이, 각각의 홀(321')은 하부구조(300)의 상면(300TS)에 나란한 평면에서 제2 방향(DR2)으로 이웃하고 서로 연결된 제1 부분(321A') 및 제2 부분(321B')을 포함할 수 있다. 도 4c를 참조하여 설명한 바와 같이, 제1 부분(321A') 및 제2 부분(321B')은 연결지점에 가까워질수록 폭이 좁아질 수 있다.
마스크 패턴(319')은 복수의 홀들(321') 형성 후 제거될 수 있다.
도 16a 및 도 16b는 도 15a 및 도 15b에 도시된 공정 이후, 이어지는 후속공정에 대한 일 실시 예를 나타내는 도면들이다. 도 16b는 도 16a의 평면도에 도시된 선 Ⅰa-Ⅰa', 선 Ⅱa-Ⅱa' 및 선 Ⅲa-Ⅲa'를 따라 절취한 단면도들이다.
도 16a 및 도 16b를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 복수의 홀들(321') 각각의 내부에 예비 메모리막(323), 예비 채널막 및 제1 코어 절연막(327A) 및 제2 코어 절연막(327B)을 형성할 수 있다. 예비 메모리막(323)의 블로킹 절연막(323A), 데이터 저장막(325B) 및 터널 절연막(325C) 중 적어도 하나는 각각의 홀(321')의 제1 부분(321A') 및 제2 부분(321B')간 연결지점을 기준으로 제1 부분(321A')과 제2 부분(321B')을 상호 이격시킬 수 있다.
이어서, 도 11a 및 도 11b를 참조하여 설명한 바와 같이 마스크막(315)이 노출되도록 예비 채널막 및 예비 메모리막(323)의 일부를 제거함으로써, 예비 채널막을 제1 부분(321A') 내부의 제1 채널막(325A) 및 제2 부분(321B') 내부의 제2 채널막(325B)으로 분리할 수 있다. 이후, 마스크 패턴(315)이 제거될 수 있다.
도 17은 도 16a 및 도 16b에 도시된 공정 이후 이어지는 후속공정을 설명하기 위한 단면도이다.
도 17을 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 같이, 제1 절연막(351) 형성공정, 슬릿(353) 형성공정 및 복수의 도전막들(355)의 형성공정을 수행할 수 있다. 제1 방향(DR1)으로 서로 이격된 복수의 도전막들(355)은 각 층에서, 제2 방향(DR2) 및 제3 방향(DR3)으로 연장될 수 있다. 각각의 도전막(355)은 제3 방향(DR3)으로 이웃한 홀들(321') 사이의 공간으로 연장될 수 있고, 홀(321')의 측벽을 에워쌀 수 있다.
이후, 도 13을 참조하여 설명한 공정들을 이용하여, 측벽 절연막(357) 및 채널 콘택막(361)을 형성할 수 있다. 블로킹 절연막(323A), 데이터 저장막(323B) 및 터널 절연막(323C) 각각은 채널 콘택막(361)에 의해 메모리막(323M1) 및 하부 메모리막(323M2)으로 분리될 수 있다. 이후, 도 13을 참조하여 설명한 바와 같이, 소스 콘택구조(363)을 형성할 수 있다.
이어서, 도 14를 참조하여 설명한 공정들을 이용하여, 제1 도전성 패드(377A), 제2 도전성 패드(377B), 제2 절연막(383), 제1 도전성 콘택(381A), 제2 도전성 콘택(381B), 제3 절연막(385) 및 복수의 비트라인들(387)을 형성할 수 있다.
도 15a 내지 도 17을 참조하여 설명한 공정들을 이용하여, 도 6b 및 도 6c를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 7에 도시된 반도체 메모리 장치는, 도 8a 내지 도 13를 참조하여 설명한 공정들 또는 도 15a 내지 도 17을 참조하여 설명한 공정들을 이용하여 형성될 수 있다. 도 7에 도시된 반도체 메모리 장치의 하부구조는 도 8a 내지 도 13를 참조하여 설명한 하부구조(300) 또는 도 15a 내지 도 17을 참조하여 설명한 하부구조(300)와 달리 희생기판으로 형성될 수 있다.
도 7에 도시된 반도체 메모리 장치의 제1 본딩 절연막(221) 및 제1 도전성 본딩패드(223)는 도 8a 내지 도 13를 참조하여 설명한 공정들 또는 도 15a 내지 도 17을 참조하여 설명한 공정들을 수행한 후 형성될 수 있다. 도 7에 도시된 주변회로구조(290), 제2 본딩 절연막(251) 및 제2 도전성 본딩패드(253)를 포함하는 구조체는 도 8a 내지 도 13를 참조하여 설명한 공정들 또는 도 15a 내지 도 17을 참조하여 설명한 공정들과 별도의 공정을 통해 제공될 수 있다. 도 7에 도시된 반도체 메모리 장치의 도프트 반도체 구조(DPS')는 제1 본딩 절연막(221) 및 제1 도전성 본딩패드(223)에 제2 본딩 절연막(251) 및 제2 도전성 본딩패드(253)를 본딩시킨 후 형성될 수 있다. 본딩공정 후, 하부구조를 제거하는 공정과 도 7에 도시된 바와 같이 제1 채널막(125A) 및 제2 채널막(125B)을 노출시키는 공정을 수행할 수 있으며, 이후, 도 7에 도시된 도프트 반도체 구조(DPS')를 형성할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 복수의 도전막들을 포함하는 적층체, 적층체를 관통하는 홀, 홀의 내부에서 홀의 제1 부분 및 제2 부분을 서로 이격시키는 메모리막, 홀의 제1 부분에 배치된 제1 채널막 및 홀의 제2 부분에 배치된 제2 채널막을 포함할 수 있고, 제1 채널막 및 제2 채널막은 메모리막에 의해 서로 이격될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 독출된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 18을 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 18을 참조하여 설명한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
155, 155', 355: 도전막 GST, 350: 게이트 적층체
121, 121', 321, 321': 홀 121A, 121A', 321A, 321A': 홀의 제1 부분
121B, 121B', 321B, 321B': 홀의 제2 부분
123A, 323M1: 메모리막 323: 예비 메모리막
125A, 325A: 제1 채널막 125B, 325B: 제2 채널막
325: 예비 채널막 147, 347: 절연기둥
147A: 제1 절연기둥 147B: 제2 절연기둥
BL, 387: 비트라인 BL1, 387A: 제1 비트라인
BL2, 387B: 제2 비트라인 DPS, DPS': 도프트 반도체 구조
300: 하부구조 310: 적층체
317: 식각 방지 패턴 317A: 제1 식각 방지 패턴
317B: 제2 식각 방지 패턴 310A1: 채널분리영역
OP1, OP2, OP': 개구부 319, 341, 319': 마스크 패턴

Claims (23)

  1. 제1 방향을 향하는 표면을 갖고 상기 제1 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 적층체;
    상기 적층체를 관통하고 상기 복수의 도전막들의 상기 표면에 나란한 제2 방향으로 서로 이웃한 제1 부분 및 제2 부분을 포함하되, 상기 제1 부분 및 상기 제2 부분 간 연결지점에 가까울수록 폭이 감소하는 홀;
    상기 홀의 상기 제1 부분 내부의 제1 채널막;
    상기 홀의 상기 제2 부분 내부의 제2 채널막; 및
    상기 제1 채널막과 상기 제2 채널막 사이로부터 상기 홀의 상기 제1 부분의 측벽 및 상기 홀의 상기 제2 부분의 측벽을 따라 연장된 메모리막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 홀의 상기 제1 부분 및 상기 제2 부분 간 상기 연결지점 양측에서 상기 적층체를 관통하는 제1 절연기둥 및 제2 절연기둥을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 홀은 상기 제1 절연기둥 및 상기 제2 절연기둥에 맞닿는 영역에서 오목한 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 메모리막은 상기 제1 절연기둥 및 상기 제2 절연기둥 각각의 측벽을 따라 굴곡진 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제1 방향에서, 상기 제1 채널막 및 상기 제2 채널막 각각의 길이는 상기 제1 절연기둥 및 상기 제2 절연기둥 각각의 길이보다 큰 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 도전막들은 상기 홀의 상기 제1 부분 및 상기 제2 부분 간 상기 연결지점을 향해 돌출된 돌출부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 홀은 상기 복수의 도전막들의 상기 돌출부에 맞닿는 영역에서 오목한 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리막은 복수의 도전막들의 상기 돌출부를 따라 굴곡진 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 홀의 상기 제1 부분 및 상기 제2 부분의 가장자리들은 원형의 테두리에 겹치는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 홀의 상기 제1 부분 및 상기 제2 부분의 가장자리들은 타원형의 테두리에 겹치는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제1 채널막에 접속된 제1 비트라인;
    상기 제2 채널막에 접속된 제2 비트라인; 및
    상기 제1 채널막 및 상기 제2 채널막에 접속된 도프트 반도체 구조를 더 포함하는 반도체 메모리 장치.
  12. 나비형 홀에 의해 관통되며 서로 이격된 복수의 도전막들을 포함하는 적층체;
    상기 나비형 홀의 측벽을 따라 연장되고, 상기 나비형 홀의 내부를 제1 영역과 제2 영역으로 분리하는 메모리막;
    상기 제1 영역 내부의 제1 채널막; 및
    상기 제2 영역 내부의 제2 채널막을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 메모리막은,
    상기 제1 채널막 및 상기 제2 채널막 각각의 측벽을 감싸고,
    상기 제1 채널막과 상기 제2 채널막 사이의 상기 나비형 홀의 중심영역을 채우는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 나비형 홀의 오목한 부분에 맞닿고, 상기 적층체를 관통하는 절연기둥을 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복수의 도전막들의 적층방향에서, 상기 제1 채널막 및 상기 제2 채널막 각각의 길이는 상기 절연기둥의 길이보다 큰 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 복수의 도전막들은 상기 나비형 홀의 오목한 부분을 향해 돌출된 돌출부를 포함하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 제1 채널막에 접속된 제1 비트라인;
    상기 제2 채널막에 접속된 제2 비트라인; 및
    상기 제1 채널막 및 상기 제2 채널막에 접속된 도프트 반도체 구조를 더 포함하는 반도체 메모리 장치.
  18. 하부구조 상에 적층체를 형성하는 단계;
    상기 적층체를 향하는 상기 하부구조의 상면에 나란한 평면에서 서로 이웃하여 상기 적층체를 관통하는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분 간 연결지점에 가까울수록 폭이 감소하는 홀을 형성하는 단계;
    상기 홀의 상기 제1 부분과 상기 제2 부분 간 상기 연결지점에 배치되고, 상기 홀의 상기 제1 부분 및 상기 제2 부분 각각의 측벽을 따라 연장된 메모리막을 형성하는 단계; 및
    상기 메모리막에 의해 서로 분리된 상기 홀의 상기 제1 부분 및 상기 제2 부분 각각에 제1 채널막과 제2 채널막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 평면에서 서로 이격되고, 상기 적층체를 관통하는 제1 식각 방지 패턴 및 제2 식각 방지 패턴을 형성하는 단계;
    상기 적층체에서 상기 제1 식각 방지 패턴 및 상기 제2 식각 방지 패턴 사이의 채널분리영역을 노출하고 상기 채널분리영역보다 넓은 개구부를 포함하는 마스크 패턴을 상기 적층체 상에 형성하는 단계; 및
    상기 개구부를 통해 노출된 상기 적층체의 일부를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 마스크 패턴의 상기 개구부는 상기 채널분리영역에 인접한 상기 제1 식각 방지 패턴의 단부 및 상기 제2 식각 방지 패턴의 단부를 노출하는 반도체 메모리 장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 식각 방지 패턴 및 상기 제2 식각 방지 패턴 각각은 상기 적층체에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1 식각 방지 패턴 및 상기 제2 식각 방지 패턴 각각을 절연기둥으로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 18 항에 있어서,
    상기 홀을 형성하는 단계는,
    나비형 개구부를 포함하는 마스크 패턴을 상기 적층체 상에 형성하는 단계; 및
    상기 나비형 개구부를 통해 노출된 상기 적층체의 일부를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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