KR20230162435A - 반도체 메모리 장치 - Google Patents

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KR20230162435A
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임연섭
권은미
김남국
심근수
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에스케이하이닉스 주식회사
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Abstract

본 기술은 반도체 메모리 장치를 제공한다. 반도체 메모리 장치는 절연구조에 인접하고 복수의 도전막들을 관통하는 제1 채널구조, 상기 절연구조로부터 이격되고 상기 복수의 도전막들을 관통하는 제2 채널구조, 상기 제1 채널구조의 단부에 제공된 제1 불순물 영역, 및 상기 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함하고, 상기 제1 불순물 영역과 상기 제2 불순물 영역은 서로 다른 불순물 도핑 농도를 갖는다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된 바 있다. 3차원 반도체 메모리 장치는 복수의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링은 적층된 복수의 도전막들을 관통하는 채널구조를 포함할 수 있다. 복수의 도전막들을 관통하는 채널구조들의 배치밀도를 높일 수록 3차원 반도체 메모리 장치의 집적도를 높일 수 있으나, 반도체 메모리 장치의 동작 신뢰성을 확보하는데 제약이 있다.
본 발명의 실시 예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 워드라인; 상기 워드라인으로부터 이격되고, 상기 워드라인에 중첩된 셀렉트 라인; 상기 워드라인에 중첩되고, 상기 셀렉트 라인의 가장자리를 따라 연장된 절연구조; 상기 절연구조에 인접하고, 상기 워드라인 및 상기 셀렉트 라인을 관통하는 제1 채널구조; 상기 절연구조로부터 이격되고, 상기 워드라인 및 상기 셀렉트 라인을 관통하는 제2 채널구조; 상기 셀렉트 라인에 인접한 상기 제1 채널구조의 단부에 제공된 제1 불순물 영역; 및 상기 셀렉트 라인에 인접한 상기 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함할 수 있고, 상기 제1 불순물 영역과 상기 제2 불순물 영역은 서로 다른 불순물 도핑 농도를 가질 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 교차하는 제1 방향 및 제2 방향으로 연장된 표면을 갖고 상기 표면에 교차되는 제3 방향으로 교대로 적층된 복수의 도전막들 및 복수의 층간 절연막들을 포함하는 게이트 적층체; 상기 복수의 도전막들 중 적어도 하나를 관통하는 절연구조; 상기 절연구조에 접촉되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제1 채널구조; 상기 절연구조로부터 이격되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제2 채널구조; 상기 제1 채널구조의 단부에 제공된 제1 불순물 영역; 및 상기 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함할 수 있고, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 n형 불순물을 포함할 수 있고, 상기 n형 불순물의 도핑농도는 상기 제2 불순물 영역에서보다 상기 제1 불순물 영역에서 더 높을 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 교차하는 제1 방향 및 제2 방향으로 연장된 표면을 갖고, 상기 표면에 교차되는 제3 방향으로 교대로 적층된 복수의 도전막들 및 복수의 층간 절연막들을 포함하는 게이트 적층체; 상기 복수의 도전막들 중 적어도 하나를 관통하는 절연구조; 상기 절연구조에 접촉되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제1 채널구조; 상기 절연구조로부터 이격되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제2 채널구조; 및 상기 절연구조에 인접한 상기 제1 채널구조 일부에 제공된 p형 불순물 영역을 포함할 수 있다.
본 기술에 따르면, 절연구조에 인접한 제1 채널구조의 불순물 영역을 절연구조로부터 이격된 제2 채널구조의 불순물 영역을 차별화함으로써, 제1 채널구조에 접속된 메모리 셀 스트링의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 5는 도 4에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 6은 본 발명의 실시 예에 따른 도프트 반도체 구조와 채널구조를 나타내는 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시 예들에 따른 제1 채널구조를 나타내는 평면도들이다.
도 8은 본 발명의 실시 예에 따른 제2 채널구조를 나타내는 평면도이다.
도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 11c, 도 12 및 도 13은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용되며, 구성 요소들의 순서나 개수가 상기 용어들에 의해 한정되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 공통소스라인(CSL), 비트라인(BL), 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)을 통해 주변회로구조(40)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 소스 셀렉트 트랜지스터(SST1 내지 SST4), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST1 내지 DST4)를 포함할 수 있다. 복수의 메모리 셀들(MC)은 적어도 하나의 소스 셀렉트 트랜지스터(SST1 내지 SST4)와 적어도 하나의 드레인 셀렉트 트랜지스터(DST1 내지 DST4) 사이에 직렬로 연결될 수 있다. 적어도 하나의 소스 셀렉트 트랜지스터(SST1 내지 SST4), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST1 내지 DST4)는 채널 반도체막에 의해 직렬로 연결될 수 있다.
복수의 메모리 셀 스트링들(CS)은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 각각의 메모리 셀 스트링(CS)은 복수의 비트라인들(BL) 중 그에 대응하는 하나의 비트라인에 접속될 수 있다. 공통소스라인(CSL) 및 복수의 비트라인들(BL)은 복수의 셀 스트링들(CS)의 채널 반도체막들에 접속될 수 있다.
메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC)은 적어도 하나의 소스 셀렉트 트랜지스터(SST1 내지 SST4)를 경유하여 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC)은 적어도 하나의 드레인 셀렉트 트랜지스터(DST1 내지 DST4)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
메모리 셀 스트링(CS)은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL) 및 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 소스 셀렉트 라인(SSL)은 적어도 하나의 서브 소스 셀렉트 라인을 포함할 수 있다. 도 2는 제1 내지 제4 서브 소스 셀렉트 라인들(SSL1 내지 SSL4)을 나타내고 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 서브 소스 셀렉트 라인의 수는 다양하게 설계될 수 있다. 서브 소스 셀렉트 라인들(SSL1 내지 SSL4) 각각은 그에 대응하는 소스 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다. 복수의 워드라인들(WL)은 복수의 메모리 셀들(MC)의 게이트 전극들로 이용될 수 있다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 적어도 하나의 서브 소스 셀렉트 라인들을 포함할 수 있다. 도 2는 제1 그룹의 제1 내지 제4 서브 드레인 셀레트 라인들(DSL11 내지 DSL14)을 포함하는 제1 드레인 셀렉트 라인(DSL1)과 제2 그룹의 제1 내지 제4 서브 드레인 셀렉트 라인들(DSL21 내지 DSL24)을 포함하는 제2 드레인 셀렉트 라인(DSL2)을 나타내고 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 서브 드레인 셀렉트 라인의 수는 다양하게 설계될 수 있다. 서브 드레인 셀렉트 라인들(DSL11 내지 DSL14, DSL21 내지 DSL24) 각각은 그에 대응하는 드레인 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다.
복수의 메모리 셀 스트링들(CS)은 복수의 워드라인들(WL) 각각에 의해 제어될 수 있다. 각각의 비트라인(BL)에 의해 제어되는 메모리 셀 스트링들은 2개 이상일 수 있다. 일 실시 예로서, 각각의 비트라인(BL)에 제1 메모리 셀 스트링 그룹(CS[A]) 중 하나의 메모리 셀 스트링과, 제2 메모리 셀 스트링 그룹(CS[B]) 중 하나의 메모리 셀 스트링이 접속될 수 있다. 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 서로 분리된 드레인 셀렉트 라인들 또는 서로 분리된 소스 셀렉트 라인들에 의해 개별적으로 제어될 수 있다. 일 실시 예로서, 제1 메모리 셀 스트링 그룹(CS[A])은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있고, 제2 메모리 셀 스트링 그룹(CS[B])은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이 때, 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 동일한 소스 셀렉트 라인(SSL)에 접속될 수 있다. 이하, 설명의 편의를 위해, 도 2에 도시된 예를 기반으로 다양한 실시 예들에 따른 반도체 메모리 장치의 구조를 설명하나, 본 발명의 실시 예는 이에 제한되지 않다. 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2개 이상의 메모리 셀 스트링 그룹들은 서로 분리된 2개 이상의 드레인 셀렉트 라인들에 개별적으로 접속될 수 있고, 서로 분리된 2개 이상의 소스 셀렉트 라인들에 개별적으로 접속될 수 있다.
각각의 비트라인(BL)에 그에 대응하는 메모리 셀 스트링(CS)의 채널 반도체막을 프리차지하기 위한 동작전압이 인가될 수 있다. 비트라인(BL)은 콘택 플러그를 통해 메모리 셀 스트링(CS)의 채널 반도체막에 접속될 수 있다.
공통소스라인(CSL)에 메모리 셀 스트링(CS)의 채널 반도체막의 전위를 디스차지시키기 위한 동작전압이 인가될 수 있다. 공통소스라인(CSL)은 도프트 반도체 구조를 경유하여 메모리 셀 스트링(CS)에 접속될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 포함할 수 있다. 도프트 반도체 구조(DPS)는 XY평면을 따라 연장될 수 있다. 도프트 반도체 구조(DPS)는 도 2에 도시된 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL)과 도프트 반도체 구조(DPS) 사이에 배치될 수 있다.
도 3a를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 도프트 반도체 구조(DPS)에 인접할 수 있다. 이에 따르면, 수직방향인 Z축 방향으로 주변회로구조(40), 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 비트라인(BL)이 순차로 배열될 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 도프트 반도체 구조(DPS) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3b를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 복수의 비트라인들(BL)에 인접할 수 있다. 이에 따르면, 수직방향인 Z축 방향으로 주변회로구조(40), 비트라인(BL), 메모리 셀 어레이(10) 및 도프트 반도체 구조(DPS)가 순차로 배열될 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다. 메모리 셀 어레이(10)는 Z축 방향으로 이격되어 적층된 복수의 도전막들, 복수의 도전막들을 관통하는 복수의 채널구조들 및 각각의 채널구조를 감싸는 메모리막을 포함할 수 있다. 복수의 도전막들은 복수의 채널구조들에 교차되는 XY평면에서 연장될 수 있다. 복수의 비트라인들(BL)은 서로 나란하게 연장될 수 있고, 서로 이격될 수 있다.
반도체 메모리 장치의 제조공정은 다양할 수 있다. 일 실시 예로서, 메모리 셀 어레이(10)의 형성공정은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 메모리 셀 어레이(10)를 포함하는 제1 구조체는 주변회로구조(40)를 포함하는 제2 구조체와 별도로 형성될 수 있다. 이 경우, 제1 구조체와 제2 구조체는 복수의 도전성 본딩패드들을 통해 서로 본딩될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 4를 참조하면, 반도체 메모리 장치의 메모리 셀 어레이는 복수의 게이트 적층체들(GST) 및 각각의 게이트 적층체(GST)를 관통하는 복수의 셀 플러그들(CP)을 포함할 수 있다. 반도체 메모리 장치의 복수의 비트라인들(BL)은 복수의 셀 플러그들(CP)에 중첩될 수 있다. 복수의 셀 플러그들(CP)은 복수의 콘택 플러그들(CT)을 경유하여 복수의 비트라인들(BL)에 연결될 수 있다.
각각의 게이트 적층체(GST)는 서로 교차되는 축들이 향하는 제1 방향(D1) 및 제2 방향(D2)으로 연장된 복수의 막들을 포함할 수 있다. 게이트 적층체(GST)의 복수의 막들은 제3 방향(D3)으로 적층될 수 있다. 게이트 적층체(GST)는 수직구조(VS)에 의해 구획될 수 있다. 수직구조(VS)는 서로 이웃한 게이트 적층체들(GST) 사이에 배치될 수 있다.
게이트 적층체(GST)의 복수의 막들은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL), 제1 방향(D1)으로 서로 이격되어 배열된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다. 복수의 워드라인들(WL)은 제3 방향(D3)으로 소스 셀렉트 라인(SSL)으로부터 이격되어 배치될 수 있다. 복수의 워드라인들(WL)은 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 복수의 워드라인들(WL)로부터 제3 방향(D3)으로 이격되어 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 절연구조(151)를 사이에 두고 서로 이격될 수 있다. 일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 방향(D1)으로 서로 이웃한 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다.
복수의 워드라인들(WL) 각각은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)에 중첩될 수 있다. 이를 위해, 복수의 워드라인들(WL)은 제1 방향(D1)으로 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각보다 넓은 폭으로 형성될 수 있다. 복수의 워드라인들(WL) 각각은 제1 드레인 셀렉트 라인(DSL1), 절연구조(151) 및 제2 드레인 셀렉트 라인(DSL2)에 중첩되도록 제1 방향(D1)으로 연속적으로 연장될 수 있다.
절연구조(151)는 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2)의 가장자리를 따라 연장될 수 있다.
소스 셀렉트 라인(SSL)은 복수의 워드라인들(WL)에 나란하게 연장될 수 있다. 일 실시 예로서, 소스 셀렉트 라인(SSL)은 제1 드레인 셀렉트 라인(DSL1), 절연구조(151) 및 제2 드레인 셀렉트 라인(DSL2)에 중첩되도록 제1 방향(D1)으로 연속적으로 연장될 수 있다.
복수의 비트라인들(BL)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)에 교차되는 방향으로 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 제1 방향(D1)으로 연장될 수 있다.
복수의 셀 플러그들(CP)은 제3 방향(D3)으로 연장될 수 있다. 복수의 셀 플러그들(CP)은 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL) 각각을 관통할 수 있다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각은 그에 대응하는 셀 플러그(CP)에 의해 관통될 수 있다. 절연구조(151)는 복수의 셀 플러그들(CP) 중 일부에 중첩될 수 있다.
복수의 셀 플러그들(CP)은 복수의 비트라인들(BL)이 연장된 방향을 따라 이격된 복수의 열들 및 복수의 비트라인들(BL)에 교차되는 방향을 따라 이격된 복수의 행들에 배열될 수 있다. 복수의 셀 플러그들(CP)은 절연구조(151)에 인접한 제1 셀 플러그(CP1) 및 절연구조(151)로부터 이격된 제2 셀 플러그(CP2)를 포함할 수 있다. 복수의 셀 플러그들(CP)은 게이트 적층체(GST) 내에서 임계치수(critical dimension)의 피치(pitch)로 배열될 수 있다. 이 경우, 메모리 셀들의 집적도를 최대화할 수 있으며, 제1 셀 플러그(CP1)는 절연구조(151)에 중첩된 부분을 포함할 수 있다.
복수의 콘택 플러그들(CT)은 복수의 셀 플러그들(CP)에 각각 연결될 수 있다. 복수의 셀 플러그들(CP)은 복수의 콘택 플러그들(CT)을 경유하여 복수의 비트라인들(BL)에 전기적으로 연결될 수 있다. 복수의 콘택 플러그들(CT)의 배열은 복수의 비트라인들(BL)간 피치(pitch)에 따라 설계될 수 있으며, 복수의 비트라인들(BL)의 피치는 반도체 메모리 장치의 디자인 룰에 따라 다양할 수 있다.
도 5는 도 4에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 5를 참조하면, 반도체 메모리 장치의 게이트 적층체(GST)는 복수의 도전막들(113)을 포함할 수 있다. 복수의 도전막들(113)은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 표면(113SU)을 가질 수 있다. 복수의 도전막들(113)은 표면(113SU)에 교차되는 제3 방향(D3)으로 서로 이격되어 적층될 수 있다. 제3 방향(D3)으로 이웃한 도전막들(113)은 서로 절연될 수 있다. 이를 위해, 게이트 적층체(GST)는 복수의 도전막들(113)과 제3 방향(D3)으로 교대로 적층된 복수의 층간 절연막들(111)을 포함할 수 있다. 각각의 도전막(113)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다. 금속막은 텅스텐, 구리, 몰리브덴 등을 포함할 수 있다. 도전성 금속 질화막은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
게이트 적층체(GST)는 복수의 비트라인들(BL) 및 도프트 반도체 구조(DPS) 사이에 배치될 수 있다. 복수의 도전막들(113) 중 도프트 반도체 구조(DPS)에 인접한 적어도 한층의 도전막은 도 2 및 도 4에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 복수의 도전막들(113) 중 복수의 비트라인들(BL)에 인접하고, 절연구조(151)에 의해 분리된 적어도 한층의 도전막들은 도 2 및 도 4에 도시된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 복수의 도전막들(113) 중 소스 셀렉트 라인용 도전막과 제1 또는 제2 드레인 셀렉트 라인용 도전막 사이에 배치된 중간층의 도전막들은 도 2 및 도 4에 도시된 복수의 워드라인들(WL)로 이용될 수 있다.
절연구조(151)는 비트라인(BL)에 인접한 적어도 한층의 도전막(113)을 관통할 수 있다. 절연구조(151)에 의해 관통되는 도전막은 드레인 셀렉트 라인들로 분리될 수 있다. 절연구조(151)는 게이트 적층체(GST) 내부에 배치될 수 있으며, 복수의 도전막들(113) 중 워드라인용 도전막을 관통하지 않는 깊이로 형성될 수 있다.
게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 적어도 한층의 절연막이 배치될 수 있다. 일 실시 예로서, 게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 제1 절연막(131), 제2 절연막(135) 및 제3 절연막(161)이 개재될 수 있다. 제1 절연막(131), 제2 절연막(135) 및 제3 절연막(161)은 제3 방향(D3)으로 적층될 수 있다. 절연구조(151)은 제1 절연막(131) 및 제2 절연막(135)을 관통하도록 제3 방향(D3)으로 연장될 수 있다.
복수의 비트라인들(BL) 및 복수의 콘택 플러그들(CT)은 도전물로 형성될 수 있다. 복수의 비트라인들(BL)은 복수의 콘택 플러그들(CT)을 통해 복수의 셀 플러그들(CP)에 전기적으로 연결될 수 있다. 복수의 콘택 플러그들(CT)은 복수의 셀 플러그들(CP)과 복수의 비트라인들(BL) 사이의 적어도 한층의 절연막을 관통할 수 있다. 일 실시 예로서, 복수의 콘택 플러그들(CT)은 제2 절연막(135) 및 제3 절연막(161)을 관통할 수 있다.
도프트 반도체 구조(DPS)는 하부 도프트 반도체막(101), 채널 콘택막(103) 및 식각 정지막(105)을 포함할 수 있다. 채널 콘택막(103)의 수평부(103HP)는 하부 도프트 반도체막(101)과 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(105)은 채널 콘택막(103)의 수평부(103HP)와 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(105)은 경우에 따라 생략될 수 있다.
채널 콘택막(103)은 도프트 반도체막으로 형성될 수 있다. 하부 도프트 반도체막(101) 및 채널 콘택막(103) 각각은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다.
식각 정지막(105)은 수직구조(VS)가 배치될 공간을 제공하기 위한 식각공정과 식각 선택비를 고려하여 선택된 물질로 형성될 수 있다. 일 실시 예로서, 식각 정지막(105)은 실리콘막을 포함할 수 있다.
수직구조(VS)는 게이트 적층체(GST)의 측벽을 따라 연장될 수 있다. 수직구조(VS)는 제1 절연막(131) 및 제2 절연막(135)을 관통할 수 있다. 수직구조(VS)는 식각 정지막(105)을 관통하도록 연장될 수 있다. 일 실시 예로서, 수직구조(VS)는 채널 콘택막(103)의 수직부(103VP), 금속막(143) 및 측벽 절연막(141)을 포함할 수 있다. 측벽 절연막(141)은 게이트 적층체(GST)의 측벽을 따라 연장될 수 있고, 식각 정지막(105)을 관통할 수 있다. 측벽 절연막(141)은 금속막(143) 및 채널 콘택막(103)의 수직부(103VP)를 게이트 적층체(GST)의 복수의 도전막들(113)로부터 절연시킬 수 있다. 채널 콘택막(103)의 수직부(103VP)는 수평부(103HP)로부터 측벽 절연막(141)을 따라 제3 방향(D3)으로 연장될 수 있다. 금속막(143)은 채널 콘택막(103)의 수직부(103VP) 상에 배치될 수 있다. 금속막(143)은 채널 콘택막(103)에 접촉됨으로써, 도프트 반도체 구조(DPS)에 전기적으로 연결될 수 있다. 도면에 도시되진 않았으나, 금속막(143)과 채널 콘택막(103) 사이에 금속 실리사이드막, 도전성 금속 질화막 중 적어도 하나가 더 배치될 수 있다. 채널 콘택막(103)의 수직부(103VP) 및 금속막(143)은 제3 절연막(161)에 의해 비트라인(BL)으로부터 절연될 수 있다. 수직구조(VS)의 구성은 도면에 도시된 실시 예로 제한되지 않는다. 다른 일 실시 예로서, 수직구조(VS)는 서로 이웃한 게이트 적층체들(GST) 사이의 공간을 채우는 절연물로 형성될 수 있다.
복수의 셀 플러그들(CP)은 게이트 적층체(GST)를 관통할 뿐 아니라, 식각 정지막(105)을 관통할 수 있고, 하부 도프트 반도체막(101) 내부로 연장될 수 있다. 식각 정지막(105)과 하부 도프트 반도체막(101) 사이의 셀 플러그(CP)의 일부는 채널 콘택막(103)의 수평부(103HP)로 둘러싸일 수 있다. 복수의 셀 플러그들(CP)은 게이트 적층체(GST)보다 제3 방향(D3)으로 돌출될 수 있다. 게이트 적층체(GST)보다 돌출된 복수의 셀 플러그들(CP)의 일부는 제1 절연막(131)으로 둘러싸일 수 있다.
복수의 셀 플러그들(CP) 중 제1 셀 플러그(CP1)는 제1 채널구조(CH1) 및 제1 메모리막(M1)을 포함할 수 있다. 제1 셀 플러그(CP1)는 제1 메모리막(M1)으로부터 이격된 제1 하부 메모리막(LM1)을 더 포함할 수 있다. 복수의 셀 플러그들(CP) 중 제2 셀 플러그(CP2)는 제2 채널구조(CH2) 및 제2 메모리막(M2)을 포함할 수 있다. 제2 셀 플러그(CP2)는 제2 메모리막(M2)으로부터 이격된 제2 하부 메모리막(LM2)을 더 포함할 수 있다.
제1 채널구조(CH1) 및 제2 채널구조(CH2)는 게이트 적층체(GST)를 관통할 뿐 아니라, 식각 정지막(105)을 관통할 수 있고, 하부 도프트 반도체막(101) 내부로 연장될 수 있다.
제1 채널구조(CH1)는 절연구조(151)에 접촉될 수 있다. 제1 채널구조(CH1)는 제3 방향(D3)으로 연장된 제1 코어 절연막(123A), 제1 코어 절연막(123A) 상의 제1 캡핑 반도체막(125A) 및 제1 코어 절연막(123A)의 측벽 및 제1 캡핑 반도체막(125A)의 측벽을 따라 연장된 제1 채널 반도체막(121A)을 포함할 수 있다. 제1 채널 반도체막(121A)은 제1 코어 절연막(123A)의 바닥면을 따라 연장될 수 있다. 제1 채널 반도체막(121A) 및 제1 캡핑 반도체막(125A)은 제1 절연막(131)을 관통하도록 연장될 수 있다. 제1 캡핑 반도체막(125A)과 제1 코어 절연막(123A)의 경계부 위치는 다양하게 설계될 수 있다. 일 실시 예로서, 제1 캡핑 반도체막(125A)과 제1 코어 절연막(123A)의 경계부는 복수의 도전막들(113) 중 최상층 도전막이 배치된 레벨에 위치될 수 있다. 최상층 도전막은 제1 드레인 셀렉트 라인 또는 제2 드레인 셀렉트 라인으로 이용될 수 있다.
제1 메모리막(M1)은 제1 채널구조(CH1)와 게이트 적층체(GST) 사이에서 배치될 수 있다. 제1 하부 메모리막(LM1)은 제1 채널구조(CH1)와 하부 도프트 반도체막(101) 사이에 배치될 수 있다. 채널 콘택막(103)의 수평부(103HP)는 제1 메모리막(M1)과 제1 하부 메모리막(LM1) 사이에서, 제1 채널 반도체막(121A)의 측벽에 접촉될 수 있다.
제1 채널구조(CH1) 및 제1 메모리막(M1)은 절연구조(151)의 바닥면에 중첩된 부분을 포함할 수 있다. 절연구조(151)는 제1 채널구조(CH1)의 일부와 제1 메모리막(M1)의 일부를 파고들어 형성될 수 있다. 제1 채널구조(CH1)의 상기 일부는 제1 채널구조(CH1)의 나머지 일부보다 제3 방향(D3)으로 짧게 형성될 수 있다. 제1 채널구조(CH1)의 나머지 일부는 게이트 적층체(GST)를 관통하는 부분과 절연구조(151)의 측벽을 따라 연장된 부분을 포함할 수 있다. 유사하게, 제1 메모리막(M1)의 상기 일부는 제1 메모리막(M1)의 나머지 일부보다 제3 방향(D3)으로 짧게 형성될 수 있다. 제1 메모리막(M1)의 나머지 일부는 게이트 적층체(GST)를 관통하는 부분과 절연구조(151)의 측벽을 따라 연장된 부분을 포함할 수 있다. 상술한 바에 따르면, 제1 채널구조(CH1) 및 제1 메모리막(M1) 각각은 비대칭 구조로 형성될 수 있다.
제2 채널구조(CH2)는 절연구조(151)로부터 이격될 수 있다. 제2 채널구조(CH2)는 제3 방향(D3)으로 연장된 제2 코어 절연막(123B), 제2 코어 절연막(123B) 상의 제2 캡핑 반도체막(125B) 및 제2 코어 절연막(123B)의 측벽 및 제2 캡핑 반도체막(125B)의 측벽을 따라 연장된 제2 채널 반도체막(121B)을 포함할 수 있다. 제2 캡핑 반도체막(125B)의 측벽은 제2 채널 반도체막(121B)으로 둘러싸일 수 있다. 제2 채널 반도체막(121B)은 제2 코어 절연막(123B)의 바닥면을 따라 연장될 수 있다. 제2 채널 반도체막(121B) 및 제2 캡핑 반도체막(125B)은 제1 절연막(131)을 관통하도록 연장될 수 있다. 제2 캡핑 반도체막(125B)과 제2 코어 절연막(123B)의 경계부는 제1 캡핑 반도체막(125A)과 제1 코어 절연막(123A)의 경계부와 실질적으로 동일한 레벨에 위치될 수 있다.
제2 메모리막(M2)은 제2 채널구조(CH2)와 게이트 적층체(GST) 사이에서 배치될 수 있다. 제2 하부 메모리막(LM2)은 제2 채널구조(CH2)와 하부 도프트 반도체막(101) 사이에 배치될 수 있다. 채널 콘택막(103)의 수평부(103HP)는 제2 메모리막(M2)과 제2 하부 메모리막(LM2) 사이에서, 제2 채널 반도체막(121B)의 측벽에 접촉될 수 있다.
제1 캡핑 반도체막(125A) 및 제2 캡핑 반도체막(125B)은 제1 도전형 불순물을 다수 캐리어로 포함하는 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 캡핑 반도체막(125A) 및 제2 캡핑 반도체막(125B)은 n형 불순물을 포함하는 n형 도프트 반도체막으로 형성될 수 있다. 구체적으로, 제1 캡핑 반도체막(125A) 및 제2 캡핑 반도체막(125B)은 n형 도프트 실리콘을 포함할 수 있다.
제1 채널 반도체막(121A) 및 제2 채널 반도체막(121B)은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용될 수 있다. 제1 채널 반도체막(121A) 및 제2 채널 반도체막(121B)은 실리콘, 게르마늄 등의 반도체 물질로 형성될 수 있다.
제1 캡핑 반도체막(125A)에 인접한 제1 채널 반도체막(121A)의 단부와 제2 캡핑 반도체막(125B)에 인접한 제2 채널 반도체막(121B)의 단부에 제1 도전형 불순물 및 제2 도전형 불순물 중 적어도 어느 하나를 포함하는 불순물 영역이 제공될 수 있다.
상술한 제1 캡핑 반도체막(125A)과 제1 채널 반도체막(121A)의 단부는 제1 채널구조(CH1)의 단부(EG1)를 형성할 수 있고, 제2 캡핑 반도체막(125B)과 제2 채널 반도체막(121B)의 단부는 제2 채널구조(CH2)의 단부(EG2)를 형성할 수 있다. 제1 채널구조(CH1)의 단부(EG1)와 제2 채널구조(CH2)의 단부(EG2)는 비트라인(BL)을 향할 수 있고, 복수의 도전막들(113) 중 드레인 셀렉트 라인용 도전막에 인접할 수 있다. 제1 채널구조(CH1)의 단부(EG1)에 제1 불순물 영역이 제공될 수 있고, 제2 채널구조(CH2)의 단부(EG2)에 제공되는 제2 불순물 영역이 제공될 수 있다. 제1 불순물 영역과 제2 불순물 영역에서 불순물 도핑 농도는 서로 다르게 제어될 수 있다. 제1 불순물 영역과 제2 불순물 영역에 대해서는 도 7a 내지 도 7c와 도 8을 참조하여 보다 구체적으로 설명하기로 한다.
제1 메모리막(M1), 제2 메모리막(M2), 제1 하부 메모리막(LM1) 및 제2 하부 메모리막(LM2) 각각은 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 그에 대응하는 채널 반도체막(121A 또는 121B) 외벽을 따라 연장될 수 있다. 데이터 저장막(DS)은 터널 절연막(TI)의 외벽을 따라 연장될 수 있다. 블로킹 절연막(BI)을 데이터 저장막(DS)의 외벽을 따라 연장될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DS)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막(DS)은 상변화 물질, 나노 닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 절연물을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도프트 반도체 구조(DPS)는 상술한 바로 제한되지 않으며, 제1 하부 메모리막(LM1) 및 제2 하부 메모리막(LM2) 개재없이 제1 채널 반도체막(121A) 및 제2 채널 반도체막(121B)에 접촉될 수 있다. 이하, 도 6을 참조하며, 도프트 반도체 구조(DPS)의 다른 실시 예를 설명한다.
도 6은 본 발명의 실시 예에 따른 도프트 반도체 구조와 채널구조를 나타내는 단면도이다.
도 6을 참조하면, 도프트 반도체 구조(DPS)는 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 도프트 반도체막(200)으로 형성될 수 있다. 채널구조(CH)는 도 5를 참조하여 설명한 바와 같이, 층간 절연막(111) 및 도전막(113)을 관통할 수 있다. 채널구조(CH)의 채널 반도체막(121)은 코어 절연막(123)의 측벽 및 바닥면을 따라 연장될 수 있다. 코어 절연막(123)의 바닥면을 따라 연장된 채널 반도체막(121)의 수평부(121HP)는 도프트 반도체막(200)에 접촉될 수 있다.
터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)은 채널구조(CH)의 측벽을 따라 연장된 메모리막(ML)을 구성할 수 있다.
도 4, 도 5 및 도 6을 참조하여 설명한 구조들은 도 3a에 도시된 반도체 메모리 장치에 적용되거나, 상하 반전된 형태로 도 3b에 도시된 반도체 메모리 장치에 적용될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시 예들에 따른 제1 채널구조를 나타내는 평면도들이다. 도 7a 내지 도 7c는 제1 채널구조의 단부에 대한 횡단면 구조를 나타낸다. 도 8은 본 발명의 실시 예에 따른 제2 채널구조를 나타내는 평면도이다. 도 8은 제2 채널구조의 단부에 대한 횡단면 구조를 나타낸다. 이하, 도 4 및 도 5를 참조하여 설명한 구성들과 동일한 구성들에 대한 중복된 설명은 생략한다.
도 7a 내지 도 7c를 참조하면, 제1 채널구조(CH1)는 비대칭 구조로 형성될 수 있다. 일 실시 예로서, 제1 채널구조(CH1)는 절연구조(151)에 접하는 직선형 제1 측부(S1)와 제1 측부(S1)로부터 절연구조(151)로부터 멀어지는 방향으로 연장된 라운드형 제2 측부(S2)를 포함할 수 있다. 제2 측부(S2)는 게이트 적층체(GST)로 둘러싸일 수 있다.
제1 채널 반도체막의 단부(121EG1)와 제1 캡핑 반도체막(125A)은 절연구조(151)에 접촉될 수 있다. 제1 메모리막(M1)은 절연구조(151)를 향하여 개구된 개구부(OP)를 포함할 수 있다. 제1 메모리막(M1)의 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI) 각각은 제1 채널구조(CH1)의 제2 측벽(S2)을 따라 연장될 수 있다.
제1 불순물 영역(AR1, AR1' 또는 AR1")은 제1 채널 반도체막의 단부(121EG1)와 제1 캡핑 반도체막(125A) 내에 제공될 수 있다.
도 8을 참조하면, 제2 채널구조(CH2)는 게이트 적층체(GST)로 둘러싸인 게이트 올 어라운드(GAA: gate all around)구조로 형성될 수 있다. 제2 채널구조(CH2)의 횡단면 구조는 도 7a 내지 도 7c에 도시된 제1 채널구조(CH1)의 횡단면 구조와 다를 수 있다. 일 실시 예로서, 제2 채널구조(CH2)는 원형의 횡단면 구조를 가질 수 있다.
제2 채널 반도체막의 단부(121EG2)는 도 7a 내지 도 7c에 도시된 제1 채널 반도체막의 단부(121EG1)와 다른 횡단면 구조를 가질 수 있고, 제2 캡핑 반도체막(125B)은 도 7a 내지 도 7c에 도시된 제1 캡핑 반도체막(125A)과 다른 횡단면 구조를 가질 수 있다. 일 실시 예로서, 제2 채널 반도체막의 단부(121EG2)는 환형의 횡단면 구조를 가질 수 있고, 제2 캡핑 반도체막(125B)은 원형의 횡단면 구조를 가질 수 있다.
제2 메모리막(M2)의 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI) 각각은 제2 채널구조(CH2)의 측벽을 감쌀 수 있다. 일 실시 예로서, 제2 메모리막(M2)은 제2 채널구조(CH2)의 측벽을 감싸는 환형으로 형성될 수 있다.
제2 불순물 영역(AR2)은 제2 채널 반도체막의 단부(121EG2)와 제2 캡핑 반도체막(125B) 내에 제공될 수 있다. 제2 불순물 영역(AR2)은 제1 도전형의 불순물을 포함할 수 있다. 제1 도전형의 불순물은 인(Phosphorus) 등의 n형 불순물을 포함할 수 있다.
도 7a 내지 도 7c와 도 8을 참조하면, 제1 채널구조(CH1)의 제1 측부(S1)는 절연구조(151)에 접할 수 있고, 제2 채널구조(CH2)는 GAA구조로 형성될 수 있다. 따라서, 반도체 메모리 장치의 동작 시, 동일 전압조건에서 제1 채널구조(CH1)와 제2 채널구조(CH2) 사이의 전기적 특성에 차이가 날 수 있다. 이러한 차이를 줄이기 위해, 제1 채널구조(CH1) 내부의 불순물 도핑 농도를 제2 채널구조(CH2) 내부의 불순물 도핑 농도와 차별화할 수 있다.
도 7a를 참조하면, 제1 불순물 영역(AR1)은 도 8에 도시된 제2 불순물 영역(AR2)과 같이 제1 도전형의 불순물을 포함할 수 있다. 제1 도전형의 불순물의 도핑농도는 제1 불순물 영역(AR1)과 도 8에 도시된 제2 불순물 영역(AR2)에서 서로 다를 수 있다. 반도체 메모리 장치의 소거 동작은 도 5에 도시된 제1 채널구조(CH1)의 단부(EG1) 및 도 5에 도시된 제2 채널구조(CH2)의 단부(EG2)에서 발생되는 게이트 유도 드레인 누설(GIDL: gate induced drain leakage) 전류를 이용하여 수행될 수 있다.
GIDL 전류 발생효율은 채널구조의 면적에 비례할 수 있다. 제1 채널구조(CH1)의 단부에서 제1 채널구조(CH1)의 면적은 절연구조(151)에 의해 손실될 수 있다. 이에 따라, 동일한 도핑조건에서, 제1 채널구조(CH1)에서 GIDL 전류 발생효율은 제2 채널구조(CH2)에 비해 낮을 수 있다. 본 발명의 실시 예는 도 8에 도시된 제2 불순물 영역(AR2)보다 제1 불순물 영역(AR1) 내에서 n형 불순물의 도핑 농도를 더 높게 제어함으로써, 제1 채널구조(CH1)의 GIDL 전류 발생 효율을 향상시킬 수 있다.
도 7b 및 도 7c를 참조하면, 제1 채널 반도체막의 단부(121EG1)는 제1 도전형의 불순물 영역(121A1) 및 제2 도전형의 불순물 영역(121A2)을 포함할 수 있다. 제2 도전형의 불순물은 제1 도전형과 상반된 붕소(boron) 등의 p형 불순물일 수 있다. 제2 도전형의 불순물 영역(121A2)은 제1 도전형의 불순물 영역(121A1)과 절연구조(151) 사이에 제공될 수 있다.
제1 채널 반도체막의 단부(121EG1) 중 절연구조(151)에 접하는 부분은 게이트 적층체(GST)의 도전막에 오프-전압이 인가되더라도 누설전류가 발생되기 쉽다. 본 발명의 실시 예는 절연구조(151)에 접하는 부분을 p형 불순물로 도핑하여 제2 도전형의 불순물 영역(121A2)을 제공함으로써, 누설전류를 줄일 수 있다. 이로써, 반도체 메모리 장치의 동작 동안, 동일한 전압 조건에서, 제1 채널구조(CH1)와 제2 채널구조(CH2) 간 누설 전류 특성 차이를 줄일 수 있다.
도 7b를 참조하면, 제1 캡핑 반도체막(125A) 내에서 제1 도전형의 불순물 도핑 농도는 도 8에 도시된 제2 캡핑 반도체막(125B) 내에서 제1 도전형의 불순물 도핑 농도와 실질적으로 동일하게 제어될 수 있다.
상술한 바에 따르면, 제1 불순물 영역(AR1')은 국부적으로 도 8에 도시된 제2 불순물 영역(AR2)보다 높은 도핑 농도의 제2 도전형의 불순물을 포함할 수 있다.
도 7c를 참조하면, 누설전류 줄일 뿐 아니라 GIDL 전류 발생 효율을 향상시키기 위해, 제1 캡핑 반도체막(125A) 내에서 제1 도전형의 불순물 도핑 농도는 도 8에 도시된 제2 캡핑 반도체막(125B) 내에서 제1 도전형의 불순물 도핑 농도보다 높게 제어될 수 있다.
상술한 바에 따르면, 제1 불순물 영역(AR1")은 도 8에 도시된 제2 불순물 영역(AR2)보다 높은 도핑 농도의 제1 도전형의 불순물을 포함할 수 있고, 도 8에 도시된 제2 불순물 영역(AR2)보다 높은 도핑 농도의 제2 도전형의 불순물을 포함할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 11c, 도 12 및 도 13은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 9a 및 도 9b는 예비 적층체(PST), 복수의 메모리막들(319) 및 복수의 채널구조들(320)의 형성공정을 나타내는 단면도들이다.
도 9a를 참조하면, 기판, 다층막, 주변회로구조, 도프트 반도체 구조 등을 포함하는 하부구조(미도시) 상에 예비 적층체(PST)를 형성할 수 있다. 하부구조는 다양하게 변경될 수 있다. 이하, 하부구조 상에서 수행되는 공정 위주로 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
예비 적층체(PST)는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 예비 적층체(PST)는 제1 방향(D1)으로 서로 이격된 복수의 게이트 영역들(GAR) 및 게이트 영역들(GAR) 사이의 분리영역(IR)을 포함할 수 있다. 각각의 게이트 영역(GAR)은 제1 방향(D1)으로 교대로 배치된 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제1 영역(AR1)은 제2 영역(AR2) 양측에 배치될 수 있다.
예비 적층체(PST)는 제3 방향(D3)으로 교대로 적층된 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 포함할 수 있다. 복수의 제2 물질막들(313)은 복수의 제1 물질막들(311)에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 일 실시 예로서, 복수의 제1 물질막들(311)은 복수의 층간 절연막들을 위한 절연물로 형성될 수 있고, 복수의 제2 물질막들(313)은 복수의 제1 물질막들(311)에 대해 1보다 큰 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 복수의 제1 물질막들(311)은 실리콘 산화물 등의 산화물로 형성될 수 있고, 복수의 제2 물질막들(313)은 실리콘 질화물 등의 질화물로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 복수의 제1 물질막들(311)은 실리콘 산화물 등의 산화물로 형성될 수 있고, 복수의 제2 물질막들(313)은 도전막들을 위한 도전물로 형성될 수 있다.
이어서, 예비 적층체(PST) 상에 마스크막(315)을 형성할 수 있다. 이후 포토리소그래피 공정을 이용한 식각공정으로 마스크막(315) 및 예비 적층체(PST)를 관통하는 복수의 홀들(317)을 형성할 수 있다. 복수의 홀들(317)은 각각의 게이트 영역(GAR)에서 예비 적층체(PST)를 관통할 수 있다. 복수의 홀들(317) 중 일부는 제2 영역(AR2)으로부터 이격되어 제1 영역(AR1)에 형성될 수 있고, 나머지 일부는 제1 영역(AR1)에 배치된 부분과 제2 영역(AR2)에 배치된 부분을 포함할 수 있다.
연이어, 각각의 홀(317)의 측벽을 따라 메모리막(319)을 형성할 수 있다. 메모리막(319)은 블로킹 절연막(319A), 블로킹 절연막(319A) 상의 데이터 저장막(319B) 및 데이터 저장막(319B) 상의 터널 절연막(319C)을 포함할 수 있다. 블로킹 절연막(319A), 데이터 저장막(319B) 및 터널 절연막(319C)은 도 5를 참조하여 설명한 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)과 동일한 물질로 형성될 수 있다.
이후, 메모리막(319)의 내벽을 따라 채널 반도체막(321)을 형성할 수 있다. 채널 반도체막(321)은 실리콘, 게르마늄 등의 반도체 물질로 형성될 수 있다. 채널 반도체막(321)에 의해 개구된 홀(317)의 중심영역에 코어 절연막(323) 및 캡핑 반도체막(325)을 형성할 수 있다. 코어 절연막(323)은 홀(317)의 상단을 개구하는 높이로 형성될 수 있으며, 캡핑 반도체막(325)은 코어 절연막(323) 상에서 홀(317)의 상단을 채울 수 있다. 캡핑 반도체막(325)은 제1 도전형 불순물을 포함하는 도프트 반도체막으로 형성될 수 있다. 제1 도전형 불순물은 인 등의 n형 불순물일 수 있다. 캡핑 반도체막(325)은 제1 도전형의 불순물을 제1 농도로 포함할 수 있다. 제1 도전형의 불순물은 캡핑 반도체막(325)에 인접한 채널 반도체막(321)의 단부로 확산될 수 있다.
상술한 공정에 의해, 채널 반도체막(321), 코어 절연막(323) 및 캡핑 반도체막(325)을 포함하는 복수의 채널구조들(320)이 형성될 수 있다. 복수의 채널구조들(320)은 제1 채널구조(320A) 및 제2 채널구조(320B)를 포함할 수 있다. 제1 채널구조(320A)는 예비 적층체(PST)의 제1 영역(AR1)을 관통하는 부분 및 예비 적층체(PST)의 제2 영역(AR2)을 관통하는 부분을 포함할 수 있다. 제2 채널구조(320B)는 예비 적층체(PST)의 제2 영역(AR2)으로부터 이격된 위치에서 예비 적층체(PST)의 제1 영역(AR1)을 관통할 수 있다.
도 9b를 참조하면, 도 9a에 도시된 마스크막(315)을 제거할 수 있다. 이 때, 메모리막(319)의 일부가 제거될 수 있으며, 각 채널구조(320)의 일부가 노출될 수 있다.
도 10은 제1 채널구조(320A)의 캡핑 반도체막(325) 내 제1 도전형 불순물을 추가로 주입하는 공정을 나타내는 단면도들이다.
도 10을 참조하면, 예비 적층체(PST) 상에 제1 절연막(331)을 형성한 후, 제1 절연막(331)의 표면을 평탄화할 수 있다. 제1 절연막(331)은 복수의 채널구조들(320) 각각의 일부를 둘러쌀 수 있다.
이어서, 제1 절연막(331) 상에 제2 절연막(335)을 형성할 수 있다. 이후, 제2 절연막(335) 상에 마스크 패턴(401)을 형성할 수 있다. 마스크 패턴(401)은 예비 적층체(PST)의 제2 영역(AR2)을 노출시키는 개구부를 포함할 수 있다. 이어서, 마스크 패턴(401)을 식각 베리어로 이용한 식각공정으로 예비 적층체(PST)의 제2 영역(AR2)에 중첩된 제2 절연막(335) 및 제1 절연막(331)을 식각할 수 있다. 이로써, 제1 절연막(331) 및 제2 절연막(335)을 관통하는 제1 트렌치(337A)을 형성할 수 있다. 제1 트렌치(337A)는 도 4에 도시된 절연구조(151)와 같이 제2 방향(D2)을 따라 연장될 수 있다. 제1 트렌치(337A)의 깊이는 복수의 제2 물질막들(313) 중 최상층 제2 물질막을 관통하지 않도록 제어될 수 있다.
제1 트렌치(337A)를 형성하기 위한 식각공정 동안, 복수의 채널구조들(320) 중 제1 채널구조(320A)의 일부가 식각될 수 있다. 이로써, 제1 트렌치(337A)를 통해 제1 채널구조(320A)의 캡핑 반도체막(325)이 노출될 수 있다. 노출된 캡핑 반도체막(325)의 내부에 제1 도전형의 불순물(339)을 추가 주입할 수 있다. 제1 도전형의 불순물(339)은 제1 채널구조(320A)의 캡핑 반도체막(325)에 인접한 채널 반도체막(321) 내부로 확산될 수 있다.
상술한 공정에 의해, 제1 채널구조(320A)의 캡핑 반도체막(325) 및 채널 반도체막(321) 단부의 제1 도전형의 불순물 도핑 농도를 제2 채널구조(320B)의 캡핑 반도체막(325) 및 채널 반도체막(321) 단부의 제1 도전형의 불순물 도핑 농도에 비해 높일 수 있다.
도 11a 내지 도 11c는 게이트 적층체(340)의 형성공정을 나타내는 단면도들이다.
도 11a를 참조하면, 도 10에 도시된 마스크 패턴(401)을 제거할 수 있으며, 제1 트렌치(337A)를 희생막(411)으로 채울 수 있다. 희생막(411)은 제1 절연막(331), 제2 절연막(335), 복수의 제1 물질막들(311) 및 도 10에 도시된 복수의 제2 물질막들(313)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생막(411)은 금속, 도전성 질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 희생막(411)은 텅스텐을 포함할 수 있다.
이어서, 도 10에 도시된 예비 적층체(PST)의 분리영역(IR) 및 이에 중첩된 제1 절연막(331) 및 제2 절연막(335)을 관통하는 슬릿(341)을 형성할 수 있다. 도 10에 도시된 복수의 제2 물질막들(313)이 실리콘 질화물 등의 질화물로 형성된 경우, 슬릿(341)을 통해 도 10에 도시된 복수의 제2 물질막들(313)을 복수의 도전막들(343)로 교체하는 리플레이스 공정을 수행할 수 있다. 복수의 제1 물질막들(311)은 층간 절연막들로서 잔류될 수 있다.
도 10에 도시된 복수의 제2 물질막들(313)이 도전물로 형성된 경우, 상술한 리플레이스 공정은 생략될 수 있다.
도 11b를 참조하면, 슬릿(341) 내부에 수직구조를 형성할 수 있다. 일 실시 예로서, 수직구조를 형성하는 단계는 슬릿(341)의 측벽 상에 측벽 절연막(345)을 형성하는 단계, 측벽 절연막(345) 상에 도프트 반도체막(347)을 형성하는 단계 및 도프트 반도체막(347)에 의해 개구된 슬릿(341)의 내부에 금속막(349)을 형성하는 단계를 포함할 수 있다. 도프트 반도체막(347)은 도 5를 참조하여 설명한 채널 콘택막(103)에 대응될 수 있다.
이어서, 도 11a에 도시된 희생막(411)을 선택적으로 제거함으로써, 제1 트렌치(337A)를 개구시킬 수 있다.
도 11c를 참조하면, 도 11b에 도시된 제1 트렌치(337A)를 통해 복수의 도전막들(343) 중 적어도 한층의 도전막이 관통되도록 식각공정을 수행할 수 있다. 이로써, 제2 트렌치(337B)가 형성될 수 있다. 제2 트렌치(337B)는 적어도 한층의 도전막을 드레인 셀렉트 라인들로 분리할 수 있다. 제2 트렌치(337B)를 형성하기 위한 식각공정 동안, 제1 채널구조(320A)의 일부와, 제1 채널구조(320A)를 감싸는 메모리막(319)의 일부가 식각될 수 있다.
상술한 공정에 의해, 도 4를 참조하여 설명한 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL), 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 구획된 도전막들(343)을 포함하는 게이트 적층체(340)가 제공될 수 있다.
도 12는 제2 도전형 불순물을 주입하는 공정을 나타내는 사시도이다. 도 12는 도 11c에 도시된 제1 채널구조(320A)의 단부와, 제1 채널구조(320A)의 단부 주변의 도전막들(343) 및 제1 채널구조(320A)의 단부 주변의 제1 물질막들(311)을 나타낸다.
도 12를 참조하면, 도 11c에 도시된 제2 트렌치(337B)에 의해 제1 채널구조(320A)의 채널 반도체막(321)이 노출될 수 있다. 도 11c에 도시된 제2 트렌치(337B)는 식각공정의 특성상 경사진 측벽을 가질 수 있다. 제1 채널구조(320A)의 채널 반도체막(321)은 도 11c에 도시된 제2 트렌치(337B)의 경사진 측벽을 따라 노출될 수 있다. 제2 도전형의 불순물(355)은 제1 채널구조(320A)의 경사진 채널 반도체막(321)의 표면에 주입될 수 있다. 제2 도전형의 불순물(355)은 p형 불순물 일 수 있다.
상술한 제2 도전형의 불순물(355) 주입공정을 통해, 도 7b 및 도 7c를 참조하여 설명한 제2 도전형의 불순물 영역(121A2)을 형성할 수 있다.
도 13은 도 12에 도시된 공정 후 이어지는 후속공정들을 설명하기 위한 단면도이다.
도 13을 참조하면, 제2 트렌치(337B)를 절연구조(357)로 채울 수 있다. 이 후, 제2 절연막(335) 상에 제3 절연막(361)을 형성할 수 있다. 복수의 콘택 플러그들(363)은 제2 절연막(335) 및 제3 절연막(361)을 관통하는 도전물로 형성될 수 있으며, 일부 콘택 플러그(363)는 절연구조(357)의 내부로 연장될 수 있다.
이어서, 복수의 콘택 플러그들(363)에 연결된 복수의 비트라인들(365)을 형성할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 절연구조에 인접하고 복수의 도전막들을 관통하는 제1 채널구조, 절연구조로부터 이격되고 상기 복수의 도전막들을 관통하는 제2 채널구조, 제1 채널구조의 단부에 제공된 제1 불순물 영역 및 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함할 수 있고, 제1 불순물 영역과 제2 불순물 영역은 서로 다른 불순물 도핑 농도를 가질 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 14에 도시된 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 14에 도시된 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
WL: 워드라인
DSL1 및 DSL2: 제1 및 제2 드레인 셀렉트 라인
SSL: 소스 셀렉트 라인 151, 357: 절연구조
CH1, 320A: 제1 채널구조 CH2, 320B: 제2 채널구조
AR1, AR1', AR1": 제1 불순물 영역 AR2: 제2 불순물 영역
125A: 제1 캡핑 반도체막 125B: 제2 캡핑 반도체막
121A: 제1 채널 반도체막 121B: 제2 채널 반도체막
123A: 제1 코어 절연막 123B: 제2 코어 절연막
M1: 제1 메모리막 M2: 제2 메모리막
113, 343: 도전막 111: 층간 절연막
GST, 340: 게이트 적층체

Claims (19)

  1. 워드라인;
    상기 워드라인으로부터 이격되고, 상기 워드라인에 중첩된 셀렉트 라인;
    상기 워드라인에 중첩되고, 상기 셀렉트 라인의 가장자리를 따라 연장된 절연구조;
    상기 절연구조에 인접하고, 상기 워드라인 및 상기 셀렉트 라인을 관통하는 제1 채널구조;
    상기 절연구조로부터 이격되고, 상기 워드라인 및 상기 셀렉트 라인을 관통하는 제2 채널구조;
    상기 셀렉트 라인에 인접한 상기 제1 채널구조의 단부에 제공된 제1 불순물 영역; 및
    상기 셀렉트 라인에 인접한 상기 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함하고,
    상기 제1 불순물 영역과 상기 제2 불순물 영역은 서로 다른 불순물 도핑 농도를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 각각은 n형 불순물을 포함하고,
    상기 n형 불순물의 도핑농도는 상기 제2 불순물 영역에서보다 상기 제1 불순물 영역에서 더 높은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 각각은 n형 불순물 영역을 포함하고,
    상기 제1 불순물 영역은 상기 n형 불순물 영역과 상기 절연구조 사이의 p형 불순물 영역을 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 n형 불순물의 도핑농도는 상기 제1 불순물 영역과 상기 제2 불순물 영역에서 실질적으로 동일한 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    n형 불순물의 도핑농도는 상기 제2 불순물 영역에서보다 상기 제1 불순물 영역에서 더 높은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 채널구조의 측벽을 따라 연장되고, 상기 절연구조를 향하여 개구된 개구부를 갖는 제1 메모리막; 및
    상기 제2 채널구조의 측벽을 감싸는 환형의 제2 메모리막을 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 채널구조는,
    상기 워드라인 및 상기 셀렉트 라인의 적층방향으로 연장된 코어 절연막;
    상기 코어 절연막 상의 캡핑 반도체막; 및
    상기 코어 절연막의 측벽 및 상기 캡핑 반도체막의 측벽을 따라 연장된 채널 반도체막을 포함하고,
    상기 캡핑 반도체막 및 상기 채널 반도체막은 상기 절연구조에 접촉된 부분을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 불순물 영역은 상기 캡핑 반도체막의 내부와 상기 캡핑 반도체막 및 상기 셀렉트 라인에 인접한 상기 채널 반도체막의 단부에 제공된 반도체 메모리 장치.
  9. 서로 교차하는 제1 방향 및 제2 방향으로 연장된 표면을 갖고 상기 표면에 교차되는 제3 방향으로 교대로 적층된 복수의 도전막들 및 복수의 층간 절연막들을 포함하는 게이트 적층체;
    상기 복수의 도전막들 중 적어도 하나를 관통하는 절연구조;
    상기 절연구조에 접촉되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제1 채널구조;
    상기 절연구조로부터 이격되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제2 채널구조;
    상기 제1 채널구조의 단부에 제공된 제1 불순물 영역; 및
    상기 제2 채널구조의 단부에 제공된 제2 불순물 영역을 포함하고,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은 n형 불순물을 포함하고,
    상기 n형 불순물의 도핑농도는 상기 제2 불순물 영역에서보다 상기 제1 불순물 영역에서 더 높은 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 채널구조는,
    상기 제3 방향으로 연장된 제1 코어 절연막;
    상기 제1 코어 절연막 상에 배치되고, 상기 n형 불순물을 포함하는 제1 캡핑 반도체막; 및
    상기 제1 코어 절연막의 측벽 및 상기 제1 캡핑 반도체막의 측벽을 따라 연장된 제1 채널 반도체막을 포함하고,
    상기 제1 채널 반도체막 및 상기 제1 캡핑 반도체막은 상기 절연구조에 접촉된 부분을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제2 채널구조는,
    상기 제3 방향으로 연장된 제2 코어 절연막;
    상기 제2 코어 절연막 상에 배치되고, 상기 n형 불순물을 포함하는 제2 캡핑 반도체막; 및
    상기 제2 코어 절연막의 측벽 및 상기 제2 캡핑 반도체막의 측벽을 감싸는 제2 채널 반도체막을 포함하고,
    상기 제1 채널 반도체막과 상기 제2 채널 반도체막은 서로 다른 횡단면 구조를 갖고,
    상기 제1 캡핑 반도체막과 상기 제2 캡핑 반도체막은 서로 다른 횡단면 구조를 갖는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 절연구조에 인접한 상기 제1 채널 반도체막의 일부에 제공된 p형 불순물 영역을 더 포함하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제1 채널구조는 상기 절연구조에 접하는 직선형 측부와, 상기 직선형 측부로부터 상기 절연구조로부터 멀어지는 방향으로 연장된 라운드형 측부를 포함하고,
    상기 제2 채널구조는 원형의 횡단면 구조를 갖는 반도체 메모리 장치.
  14. 서로 교차하는 제1 방향 및 제2 방향으로 연장된 표면을 갖고, 상기 표면에 교차되는 제3 방향으로 교대로 적층된 복수의 도전막들 및 복수의 층간 절연막들을 포함하는 게이트 적층체;
    상기 복수의 도전막들 중 적어도 하나를 관통하는 절연구조;
    상기 절연구조에 접촉되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제1 채널구조;
    상기 절연구조로부터 이격되고, 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장된 제2 채널구조; 및
    상기 절연구조에 인접한 상기 제1 채널구조 일부에 제공된 p형 불순물 영역을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 채널구조는,
    상기 제3 방향으로 연장된 제1 코어 절연막;
    상기 제1 코어 절연막 상의 제1 캡핑 반도체막; 및
    상기 제1 코어 절연막의 측벽 및 상기 제1 캡핑 반도체막의 측벽을 따라 연장되고, 상기 p형 불순물 영역을 포함하는 제1 채널 반도체막을 포함하고,
    상기 제1 채널 반도체막 및 상기 제1 캡핑 반도체막은 상기 절연구조에 접촉된 부분을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 캡핑 반도체막 및 상기 제1 캡핑 반도체막에 인접한 상기 제1 채널 반도체막은 n형 불순물 영역을 포함하고,
    상기 p형 불순물 영역은 상기 제1 채널 반도체막의 상기 n형 불순물 영역과 상기 절연구조 사이에 배치된 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제2 채널구조는,
    상기 제3 방향으로 연장된 제2 코어 절연막;
    상기 제2 코어 절연막 상의 제2 캡핑 반도체막; 및
    상기 제2 코어 절연막의 측벽 및 상기 제2 캡핑 반도체막의 측벽을 감싸는 제2 채널 반도체막을 포함하고,
    상기 제1 채널 반도체막과 상기 제2 채널 반도체막과 서로 다른 횡단면 구조를 갖고,
    상기 제1 캡핑 반도체막과 상기 제2 캡핑 반도체막은 서로 다른 횡단면 구조를 갖는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 캡핑 반도체막과 상기 제2 캡핑 반도체막 각각은 n형 불순물을 포함하는 반도체 메모리 장치.
  19. 제 14 항에 있어서,
    상기 제1 채널구조는 상기 절연구조에 접하는 직선형 측부와, 상기 직선형 측부로부터 상기 절연구조로부터 멀어지는 방향으로 연장된 라운드형 측부를 포함하고,
    상기 제2 채널구조는 원형의 횡단면 구조를 갖는 반도체 메모리 장치.
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