KR20230134281A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 소스 적층체; 상기 소스 적층체 내부에 매립된 금속막을 포함하는 캐패시터 전극; 상기 소스 적층체 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체; 및 상기 적층체를 관통하고, 상기 금속막에 연결되도록 연장된 콘택 플러그를 포함하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시 예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 적층체; 상기 소스 적층체 내부에 매립된 금속막을 포함하는 캐패시터 전극; 상기 소스 적층체 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체; 및 상기 적층체를 관통하고, 상기 금속막에 연결되도록 연장된 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 동일한 레벨에 배치되며 서로 다른 적층 구조로 형성된 셀 소스 적층체 및 소스 적층체를 포함하는 제1 구조; 서로 분리된 셀 적층체 및 적층체를 포함하고, 상기 제1 구조 상에 배치된 제2 구조; 상기 소스 적층체의 일부를 관통하는 금속막을 포함하는 캐패시터 전극; 및 상기 적층체를 관통하고, 상기 금속막에 전기적으로 연결된 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 층간 소스 도전막; 상기 층간 소스 도전막 상에 배치된 소스 도전막; 상기 소스 도전막을 관통하는 셀 식각 정지 패턴; 상기 소스 도전막 상에 교대로 배치된 제1 물질막들 및 제3 물질막들을 포함하는 셀 적층체; 상기 셀 적층체 및 상기 셀 식각 정지 패턴을 관통하는 슬릿; 상기 셀 식각 정지 패턴과 동일한 레벨에 배치되고, 서로 이격된 제1 캐패시터 전극 및 제2 캐패시터 전극; 상기 제1 캐패시터 전극 및 상기 제2 캐피시터 전극 상에 교대로 배치된 제1 물질막들 및 제2 물질막들을 포함하는 적층체; 및 상기 적층체를 관통하고, 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극에 각각 연결된 제1 콘택 플러그 및 제2 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 소스 적층체를 형성하는 단계; 상기 소스 적층체의 상부를 관통하는 트렌치를 형성하는 단계; 상기 트렌치 내부에 캐패시터 전극을 형성하는 단계; 상기 소스 적층체 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 및 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 캐패시터 전극에 연결된 콘택 플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 소스 도전막, 상기 제1 소스 도전막 상의 소스 희생막 및 상기 소스 희생막 상의 제2 소스 도전막을 포함하는 하부 적층체를 형성하는 단계; 상기 하부 적층체를 예비 셀 소스 적층체 및 소스 적층체로 분리하는 단계; 상기 소스 적층체의 상기 제2 소스 도전막을 관통하는 트렌치와 상기 예비 셀 소스 적층체의 상기 제2 소스 도전막을 관통하는 셀 트렌치를 형성하는 단계; 상기 트렌치 내부에 캐패시터 전극을 형성하면서, 상기 셀 트렌치 내부에 셀 식각 정지 패턴을 형성하는 단계; 상기 예비 셀 소스 적층체 및 상기 소스 적층체 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 단계; 및 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 관통하고, 상기 캐패시터 전극에 연결된 콘택 플러그를 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 소스 적층체 상부에 캐패시터 전극을 형성함으로써, 캐패시터 증량에 의한 반도체 메모리 장치의 동작 특성을 개선할 수 있다. 또한, 캐패시터 전극을 셀 식각 정지 패턴 형성공정을 이용하여 제공함으로써, 제조공정의 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 평면도이다.
도 3a 및 도 3b는 도 2에 도시된 선 Ⅰ-Ⅰ' 및 선 Ⅱ-Ⅱ'을 따라 본 발명의 실시 예에 따른 반도체 메모리 장치를 절취하여 나타낸 단면도들이다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12, 도 13 및 도 14는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(PC)를 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 프리 소거전압, 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 평면도이다.
도 2를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이가 배치되는 제1 영역(AR1) 및 캐패시터가 배치되는 제2 영역(AR2)을 포함할 수 있다. 반도체 메모리 장치는 제1 영역(AR1)에 배치된 셀 적층체(CST), 제2 영역(AR2)에 배치된 적층체(ST), 셀 적층체(CST) 아래에 배치된 셀 소스 구조체(도 3a의 260) 및 적층체(ST) 아래에 배치된 소스 적층체(도 3b의 300b)를 포함할 수 있다.
셀 적층체(CST)는 슬릿(261A)에 의해 관통될 수 있다. 셀 적층체(CST)는 제1 방향(D1) 및 제2 방향(D2)으로 연장된 복수의 막들을 포함할 수 있다. 복수의 막들은 제3 방향(D3)으로 적층될 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 교차하는 축들이 향하는 방향으로 정의될 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 X축, Y축 및 Z축이 향하는 방향들에 각각 대응될 수 있다.
셀 적층체(CST) 내부에 게이트 분리 구조체(251)가 매립될 수 있다. 게이트 분리 구조체(251)는 슬릿(261A)에 나란하게 연장될 수 있다. 일 실시 예로서, 게이트 분리 구조체(251)는 제2 방향(D2)으로 연장될 수 있다.
게이트 분리 구조체(251)의 양측에 복수의 셀 플러그들(CPL)이 배치될 수 있다. 복수의 셀 플러그들(CPL)은 셀 적층체(CST)의 셀 어레이 영역을 관통하도록 제3 방향(D3)으로 연장될 수 있다.
셀 적층체(CST)는 게이트 분리 구조체(251)의 연장방향을 따라 일렬로 배열된 복수의 플러그들(PL)에 의해 관통될 수 있다. 게이트 분리 구조체(251)는 각각의 플러그(PL) 내부로 연장될 수 있다.
슬릿(261A)은 수직 구조체(270)로 채워질 수 있다. 수직 구조체(270)는 도전성 소스 콘택(273) 및 도전성 소스 콘택(273)의 측벽을 감싸는 스페이서 절연막(271)을 포함할 수 있다. 도전성 소스 콘택(273)은 도프트 반도체막, 금속 실리사이드막, 금속 베리어막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 수직 구조체(270)는 슬릿(261A)을 채우는 절연물로 구성될 수 있다.
반도체 메모리 장치는 적층체(ST) 아래에 배치된 2이상의 캐패시터 전극들(235B)을 포함할 수 있다. 캐패시터 전극들(253B)은 서로 이격되어 배치될 수 있다. 서로 이웃한 캐패시터 전극들(253B)에 의해 캐패시터가 정의될 수 있다. 캐패시터 전극들(253B)은 복수의 콘택 플러그들(PCP)에 접속될 수 있다. 복수의 콘택 플러그들(PCP)은 제2 영역(AR2)에서 적층체(ST)를 관통할 수 있다. 복수의 콘택 플러그들(PCP)은 지그재그 형태로 배치될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다.
도 3a 및 도 3b는 도 2에 도시된 선 Ⅰ-Ⅰ' 및 선 Ⅱ-Ⅱ'을 따라 본 발명의 실시 예에 따른 반도체 메모리 장치를 절취하여 나타낸 단면도들이다.
도 3a는 반도체 메모리 장치의 제1 영역(AR1)을 선 Ⅰ-Ⅰ'를 따라 절취한 단면도를 나타낸다. 도 3b는 반도체 메모리 장치의 제2 영역(AR2)을 선 Ⅱ-Ⅱ'를 따라 절취한 단면도를 나타낸다.
도 3a를 참조하면, 셀 소스 구조체(260)는 셀 트렌치(315C)를 포함할 수 있다. 셀 트렌치(315C)는 일방향으로 연장된 라인타입일 수 있다. 일 실시 예로서, 셀 트렌치(315C)는 제2 방향(D2)으로 연장될 수 있다. 셀 소스 구조체(260)는 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 셀 소스 구조체(260)는 제1 소스 도전막(231A), 층간 소스 도전막(263) 및 제2 소스 도전막(233A)의 적층구조를 포함할 수 있다. 제1 소스 도전막(231A), 층간 소스 도전막(263) 및 제2 소스 도전막(233A) 각각은 도프트 반도체막으로서, n형 불순물 또는 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 제2 소스 도전막(233A)은 셀 트렌치(315C)에 중첩될 수 있다. 제2 소스 도전막(233A)은 제1 소스 도전막(231A) 상에 배치될 수 있으며, 셀 트렌치(315C)에 의해 관통될 수 있다. 층간 소스 도전막(263)은 제1 소스 도전막(231A)과 제2 소스 도전막(233A) 사이에 배치될 수 있다. 셀 트렌치(315C) 내부에 셀 식각 정지 패턴(235A)이 배치될 수 있다.
셀 소스 구조체(260) 상에 셀 적층체(CST)가 배치될 수 있다. 셀 적층체(CST)는 제3 방향(D3)으로 교대로 적층된 층간 절연막들(ILD) 및 도전막들(CP)을 포함할 수 있다.
층간 절연막들(ILD)은 절연 물질을 포함할 수 있다. 일 실시 예로, 층간 절연막들(ILD)은 산화물을 포함할 수 있다. 도전막들(CP)은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 도전막들(CP)은 메모리 셀에 연결되는 워드라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다.
셀 적층체(CST), 제2 소스 도전막(233A), 층간 소스 도전막(263) 및 제1 소스 도전막(231A)은 셀 플러그들(CPL)에 의해 관통될 수 있다. 셀 플러그들(CPL)은 셀 적층체(CST)의 층간 절연막들(ILD) 및 도전막들(CP)을 관통할 수 있다. 셀 플러그들(CPL)은 제3 방향(D3)으로 연장할 수 있다. 셀 플러그들(CPL)의 최하부는 제1 소스 도전막(231A) 내에 배치될 수 있다. 셀 플러그들(CPL)은 셀 소스 구조체(260)의 층간 소스 도전막(263)에 전기적으로 연결될 수 있다.
각각의 셀 플러그들(CPL)은 채널홀 내부에 배치될 수 있다. 채널홀은 셀 적층체(CST), 제2 소스 도전막(233A) 및 층간 소스 도전막(263)을 관통하고 제1 소스 도전막(231A) 내부로 연장될 수 있다. 셀 플러그(CPL)는 채널홀 내부에 배치된 셀 메모리막(CML), 셀 채널막(CCL), 셀 코어 절연막(CCO) 및 셀 캡핑패턴(CCAP)을 포함할 수 있다. 셀 메모리막(CML)은 채널홀의 표면을 따라 연장될 수 있다. 셀 채널막(CCL)은 셀 메모리막(CML)의 표면을 따라 연장될 수 있다. 셀 코어 절연막(CCO) 및 셀 캡핑패턴(CCAP)은 채널홀의 중심영역에 배치될 수 있고, 셀 채널막(CCL)으로 둘러싸일 수 있다.
셀 메모리막(CML)은 제1 셀 메모리막(CML1) 및 제2 셀 메모리막(CML2)으로 분리될 수 있다. 제1 셀 메모리막(CML1)은 셀 플러그(CPL)의 상부 및 중간부를 둘러쌀 수 있다. 제2 셀 메모리막(CML2)은 셀 플러그(CPL)의 하부를 둘러쌀 수 있다. 제1 셀 메모리막(CML1)은 셀 적층체(CST) 및 셀 채널막(CCL) 사이에 배치될 수 있고, 제2 소스 도전막(233A)과 셀 채널막(CCL) 사이로 연장될 수 있다. 제2 셀 메모리막(CML2)은 제1 소스 도전막(231A)과 셀 채널막(CCL) 사이에 배치될 수 있다. 제1 및 제2 셀 메모리막들(CML1, CML2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 셀 메모리막(CML1) 및 제2 셀 메모리막(CML2) 사이에 층간 소스 도전막(263)의 일부가 제공될 수 있다. 층간 소스 도전막(263)의 상기 일부는 셀 채널막(CCL)에 접할 수 있다. 층간 소스 도전막(263)에 의해 제1 및 제2 셀 메모리막들(CML1, CML2)이 서로 이격될 수 있다. 제1 및 제2 셀 메모리막들(CML1, CML2) 각각은 셀 채널막(CCL)을 따라 연장된 블로킹 절연막, 블로킹 절연막과 셀 채널막(CCL) 사이의 데이터 저장막 및 데이터 저장막과 셀 채널막(CCL) 사이의 터널 절연막을 포함할 수 있다. 셀 캡핑패턴(CCAP)은 콘택(CT)를 경유하여 비트라인(BL)에 전기적으로 연결될 수 있다.
플러그(PL)는 메모리막(ML), 채널막(CL) 및 코어 절연막(CO)을 포함할 수 있다. 플러그(PL)는 셀 적층체(CST), 제2 소스 도전막(233A) 및 층간 소스 도전막(263)을 관통하고 제1 소스 도전막(231A) 내부로 연장된 홀 내부에 배치될 수 있다. 메모리막(ML)은 홀의 표면을 따라 연장될 수 있고, 층간 소스막(263)에 의해 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다. 채널막(CL)은 메모리막(ML)의 표면을 따라 연장되고, 층간 소스막(263)에 접촉된 부분을 포함할 수 있다. 코어 절연막(CO)은 홀의 중심영역에 배치될 수 있다. 도 2를 참조하여 설명한 게이트 분리 구조체(251)는 절연물로 형성되며, 플러그(PL)의 내부로 연장될 수 있다.
슬릿(261A)은 셀 적층체(CST), 제2 소스 도전막(233A) 및 층간 소스 도전막(263)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 슬릿(261A)은 셀 식각 정지 패턴(235A)을 관통할 수 있다. 슬릿(261A)은 도 2에 도시된 바와 같이 제2 방향(D2)으로 연장될 수 있다.
셀 식각 정지 패턴(235A)은 슬릿(261A)의 양측에 잔류될 수 있다. 잔류되는 셀 식각 정지 패턴(235A)은 셀 적층체(CST)와 층간 소스막(263) 사이에 배치될 수 있다.
슬릿(261A) 내부의 수직 구조체(270)는 셀 소스 구조체(260) 내부로 연장될 수 있다. 수직 구조체(270)의 도전성 소스 콘택(273)은 층간 소스막(263)에 접속될 수 있다.
도 3b를 참조하면, 제2 영역에 복수의 소스 적층체들(300B)이 배치될 수 있다. 복수의 소스 적층체들(300B)은 소스 분리 절연막(SIL)에 의해 서로 이격될 수 있다. 복수의 소스 적층체들(300B)에 복수의 트렌치들(315T)이 각각 형성될 수 있다. 복수의 트렌치들(315T) 내부에 복수의 캐패시터 전극들(235B)이 삽입될 수 있다. 소스 적층체(300B) 및 캐패시터 전극(235B)은 도 2에 도시된 바와 같이, 제1 방향(D1)으로 연장된 라인타입으로 형성될 수 있다.
소스 적층체(300B)는 제1 소스 도전막(231B), 소스 희생막(303B) 및 제2 소스 도전막(233B)의 적층구조를 포함할 수 있다. 제1 소스 도전막(231B) 및 제2 소스 도전막(233B) 각각은 도프트 반도체막으로서, n형 불순물 또는 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 소스 희생막(303B)은 언도프트 반도체막을 포함할 수 있다. 소스 적층체(300B)는 제1 소스 도전막(231B)과 소스 희생막(303B) 사이의 제1 보호막(301B) 및 소스 희생막(303B)과 제2 소스 도전막(233B) 사이의 제2 보호막(305B)을 더 포함할 수 있다.
소스 적층체(300B)의 제2 소스 도전막(233B)은 트렌치(315T)에 의해 관통될 수 있다.
소스 적층체(300B) 상에 적층체(ST)가 배치될 수 있다. 적층체(ST)는 소스 적층체(300B) 상에 교대로 적층된 제1 절연막들(ISL1) 및 제2 절연막들(ISL2)을 포함할 수 있다. 제1 절연막들(ISL1)은 도 3a를 참조하여 상술한 바와 같이 층간 절연막들(ILD)과 동일한 물질일 수 있다.
캐패시터 전극(235B)은 콘택 플러그(PCP)에 연결될 수 있다. 콘택 플러그(PCP)는 제1 절연막들(ISL1) 및 제2 절연막들(ISL2)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 콘택 플러그들(PCP)는 콘택(CT)을 경유하여 상부배선(277)과 전기적으로 연결될 수 있다.
셀 소스 구조체(260) 및 소스 적층체(300B)를 포함하는 제1 구조(F1)의 형성공정과 셀 적층체(CST) 및 적층체(ST)를 포함하는 제2 구조(F2)의 형성공정은 이하의 도면을 참조하여 설명한다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12, 도 13 및 도 14는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 하부 구조체(300)를 형성할 수 있다. 하부 구조체(300)는 제3 방향(D3)으로 적층된 제1 소스 도전막(231A, 231B), 소스 희생막(303A, 303B) 및 제2 소스 도전막(233A, 233B)을 포함할 수 있다. 하부 구조체(300)는 제1 소스 도전막(231A, 231B)과 소스 희생막(303A, 303B) 사이의 제1 보호막(301A, 303B) 및 소스 희생막(303A, 303B)과 제2 소스 도전막(233A, 233B) 사이의 제2 보호막(305A, 305B)을 더 포함할 수 있다.
소스 희생막(303A, 303B)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 소스 희생막(303A, 303B)은 폴리 실리콘을 포함할 수 있다. 제1 보호막(301A 301B) 및 제2 보호막(305A, 305B)은 제1 소스 도전막(231A, 231B), 제2 소스 도전막(233A, 233B) 및 소스 희생막(303A, 303B)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 실시 예로, 제1 보호막(301A, 301B) 및 제2 보호막(305A, 305B)은 산화물을 포함할 수 있다.
이어서, 하부 적층체(300)를 예비 셀 소스 적층체(300A) 및 복수의 소스 적층체(300B)로 분리할 수 있다. 예비 셀 소스 적층체(300A)의 제1 소스 도전막(231A), 제1 보호막(301A), 소스 희생막(303A), 제2 보호막(305A) 및 제2 소스 도전막(233A)은 소스 적층체(300B)의 제1 소스 도전막(231B), 제1 보호막(301B), 소스 희생막(303B), 제2 보호막(305B) 및 제2 소스 도전막(233B)으로부터 분리될 수 있다. 복수의 소스 적층체(300B) 사이에 소스 분리 절연막(SIL)이 배치될 수 있다. 소스 분리 절연막(SIL)은 도 3b를 참고하여 설명한 캐패시터 전극들(235B) 사이의 절연체로 이용될 수 있다.
도 5a 및 도 5b를 참조하면, 예비 셀 소스 적층체(300A)의 상부를 관통하는 셀 트렌치(315C)를 형성할 수 있다. 셀 트렌치(315C)를 형성하는 동안, 소스 적층체(300B)의 상부를 관통하는 트렌치(315T)를 형성할 수 있다. 일 실시 예로, 셀 트렌치(315C)는 예비 셀 소스 적층체(300A)의 제2 소스 도전막(233A)을 관통하여 형성될 수 있다. 일 실시 예로, 트렌치(315T)는 소스 적층체(300B)의 제2 소스 도전막(233B)을 관통하여 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 셀 트렌치(315C) 내부에 셀 식각 정지 패턴(235A)를 형성할 수 있다. 셀 식각 정지 패턴(235A)을 형성하면서, 트렌치(315T) 내부에 캐패시터 전극(235B)을 형성할 수 있다. 즉, 셀 식각 정지 패턴(235A) 및 캐패시터 전극(235B)을 동시에 형성할 수 있다. 셀 식각 정지 패턴(235A) 및 캐패시터 전극(235B)을 구성하는 물질은 제2 소스막(233A, 233B)과 상이할 수 있다. 일 실시 예로서, 셀 식각 정지 패턴(235A) 및 캐패시터 전극(235B)을 구성하는 물질은 제2 소스막(233A, 233B)에 비해 도 7 및 도 8에 도시된 복수의 제1 물질막들(321) 및 복수의 제2 물질막들(323)에 대한 식각 선택비가 클 수 있다. 예를 들어, 셀 식각 정지 패턴(235A) 및 캐패시터 전극(235B)은 금속막을 포함할 수 있다. 일 실시 예로, 셀 식각 정지 패턴(235A) 및 캐패시터 전극(235B)은 텅스텐을 포함할 수 있다.
도 7 및 도 8을 참조하면, 예비 셀 소스 적층체(300A) 상에 예비 셀 적층체(320A)를 형성할 수 있다. 예비 셀 적층체(320A)는 제3 방향(D3)으로 복수의 제1 물질막들(321) 및 복수의 제2 물질막들(323)을 교대로 적층함으로써 형성될 수 있다.
일 실시 예로, 예비 셀 적층체(320A)는 2회 이상의 공정을 거쳐 적층될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 예비 셀 소스 적층체(300A) 상에 복수의 제1 물질막들(321) 중 일부와 복수의 제2 물질막들(323) 중 일부로 구성된 제1 예비 셀 적층체(320A1)를 형성한 후, 도 8에 도시된 바와 같이 제1 예비 셀 적층체(320A1) 상에 복수의 제1 물질막들(321) 중 나머지 일부와 복수의 제2 물질막들(323) 중 나머지 일부로 구성된 제2 예비 셀 적층체(320A2)를 형성할 수 있다. 이 경우, 제2 예비 셀 적층체(320A2)를 형성하기 전, 도 7에 도시된 바와 같이, 제1 예비 셀 적층체(320A1)를 관통하고 예비 셀 소스 적층체(300A) 내부로 연장된 하부 채널홀(H1)을 형성하는 공정과, 하부 채널홀(H1)을 채우는 희생기둥(SP)을 형성할 수 있다. 희생기둥(SP) 및 하부 채널홀(H1)은 셀 식각 정지 패턴(235A) 양측의 제2 소스 도전막(233A)을 관통하고, 제1 소스 도전막(231A) 내부로 연장될 수 있다. 희생기둥(SP)은 제1 물질막(321) 및 제2 물질막(323)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생기둥(SP)은 카본, 티타늄 질화물, 텅스텐등으로 형성될 수 있다.
도 8을 참조하면, 제2 예비 셀 적층체(320A2)는 희생기둥(SP)을 덮도록 제1 예비 셀 적층체(320A1) 상에 배치될 수 있다. 제2 예비 셀 적층체(320A2) 형성 후, 희생기둥(SP)에 중첩된 제2 예비 셀 적층체(320A2)의 일부를 식각함으로써, 상부 채널홀(H2)을 형성할 수 있다. 상부 채널홀(H2)에 의해 희생기둥(SP)이 노출될 수 있다.
도 9를 참조하면, 도 8에 도시된 상부 채널홀(H2)을 통해 희생기둥(SP)을 제거함으로써, 채널홀(H)이 개구될 수 있다. 채널홀(H)은 도 7에 도시된 하부 채널홀(H1)과 도 8에 도시된 상부 채널홀(H2) 간 연결구조로 정의될 수 있다. 채널홀(H)은 예비 셀 적층체(320A)를 관통할 수 있다. 채널홀(H)은 예비 셀 소스 적층체(300A)의 제2 소스 도전막(233A) 및 소스 희생막(303A)을 관통할 수 있다. 채널홀(H)은 예비 셀 소스 적층체(300A)의 제1 소스 도전막(231A) 내부로 연장될 수 있다.
도 10a를 참조하면, 채널홀(H) 내부에 셀 메모리막(CML) 및 채널구조(CH)를 형성할 수 있다. 채널홀(H) 표면 상에 셀 메모리막(CML)을 형성할 수 있다. 셀 메모리막(CML) 상에 채널구조(CH)를 형성할 수 있다. 채널구조(CH)는 예비 셀 적층체(320A), 제2 소스 도전막(233A), 제2 보호막(305A), 소스 희생막(303A) 및 제1 보호막(301A)을 관통할 수 있고, 제1 소스 도전막(231A) 내부로 연장될 수 있다. 채널구조(CH)는 제3 방향(D3)으로 연장할 수 있다. 채널구조(CH)의 최하부는 제1 소스 도전막(231A) 내에 배치될 수 있다. 셀 메모리막(CML)은 예비 셀 적층체(320A), 제2 소스 도전막(233A), 제2 보호막(305A), 소스 희생막(303A) 및 제1 보호막(301A)을 관통할 수 있고, 제1 소스 도전막(231A) 내부로 연장될 수 있다. 셀 메모리막(CML)은 제3 방향(D3)으로 연장할 수 있다. 셀 메모리막(CML)의 최하부는 제1 소스 도전막(231A) 내에 배치될 수 있다.
셀 메모리막(CML)은 채널구조(CH)를 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 예비 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다.
채널구조(CH)는 셀 채널막(CCL), 채널구조(CH)의 중심영역을 채우는 셀 코어 절연막(CCO) 및 셀 코어 절연막(CCO)의 상부에 배치된 셀 캡핑패턴(CCAP)을 포함할 수 있다.
셀 메모리막(CML)은, 채널홀(H) 내에 블로킹막, 데이터 저장막 및 터널 절연막을 순차로 적층함으로써 형성될 수 있다. 채널구조(CH)를 형성하는 것은, 셀 메모리막(CML) 상에 셀 채널막(CCL)을 형성하는 단계, 채널홀(H)의 중심영역을 셀 코어 절연막(CCO)으로 채우는 단계, 셀 코어 절연막(CCO)의 일부를 식각하여 채널홀(H)의 중심영역 일부에 리세스 영역을 정의하는 단계 및 리세스 영역을 셀 캡핑패턴(CCAP)으로 채우는 단계를 포함할 수 있다.
셀 코어 절연막(CCO)은 산화물을 포함할 수 있고, 셀 캡핑패턴(CCAP)은 도프트 반도체막을 포함할 수 있다. 도프트 반도체막 내부의 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
도 10b를 참조하면, 도 7 및 도 8을 참조하여 설명한 바와 같이, 예비 셀 소스 적층체(300A) 상에 예비 셀 적층체(320A)를 형성하는 동안, 복수의 제1 물질막들(321) 및 복수의 제2 물질막들(323)이 복수의 소스 적층체들(300B) 상에도 증착될 수 있다. 이로써, 예비 셀 적층체(320A)는 복수의 소스 적층체들(300B)에 중첩될 수 있다. 이는 소스 적층체들(300B) 상의 제1 물질막들(321) 및 제2 물질막들(323)을 포함하는 적층체(320B)로 정의될 수 있다.
도 11을 참조하면, 예비 셀 소스 적층체(300A)에 중첩된 도 10a에 도시된 예비 셀 적층체(320A)를 관통하는 슬릿(261A)의 일부를 형성할 수 있다. 슬릿(261A)의 일부는 셀 식각 정지 패턴(235A)에 중첩될 수 있다.
셀 식각 정지 패턴(235A)은 예비 셀 소스 적층체(300A)의 제2 소스 도전막(233A)에 비해 제1 물질막들(321) 및 제2 물질막들(323)에 대한 식각 선택비가 높은 도전물을 포함할 수 있으므로, 슬릿(261A)의 일부를 형성하기 위한 도 10a에 도시된 예비 셀 적층체(320A)의 식각공정 동안 셀 식각 정지 패턴(235A)을 식각 정지막으로 이용할 수 있다. 이로써, 슬릿(261A)이 과도하게 깊게 형성되는 현상을 개선할 수 있다.
슬릿(261A)의 일부에 의해 셀 식각 정지 패턴(235A) 및 도 10a에 도시된 제2 물질막들(323)이 노출될 수 있다. 이어서, 슬릿(261A)의 일부를 통해 도 10a에 도시된 제2 물질막들(323)을 제거할 수 있다. 이로써, 제3 방향(D3)으로 이웃한 제1 물질막들(321) 사이에 리세스 영역들(RA)이 개구될 수 있다.
도 12를 참조하면, 도 11에 도시된 리세스 영역들(RA)을 제3 물질막들(325)로 채울 수 있다. 잔류하는 제1 물질막들(321)은 도 3a에서 도시한 바와 같이 제1 절연막들(ISL1)로 정의될 수 있다.
도 11 및 도 12를 참조하여 상술한 바와 같이 슬릿(261A)의 일부를 통해 제2 물질막들(323)을 제3 물질막들(325)로 교체함으로써, 셀 적층체(330)가 정의될 수 있다.
이어서, 슬릿(261A)의 하부를 형성하기 위해, 셀 식각 정지 패턴(235A)을 식각할 수 있다. 이로써, 슬릿(261A)은 셀 식각 정지 패턴(235A)을 관통하는 깊이로 형성될 수 있다. 슬릿(261A)은 도 11에 도시된 소스 희생막(303A)을 노출시키도록 형성될 수 있다. 이후, 슬릿(261A)을 통해, 도 11에 도시된 소스 희생막(303A)을 제거할 수 있다. 소스 희생막(303A)을 제거하는 것은 슬릿(261A)을 통해 소스 희생막(303A)을 식각할 수 있는 물질을 투입하는 것을 포함할 수 있다. 소스 희생막(303A)이 제거되는 동안, 도 11에 도시된 제1 보호막(301A) 및 제2 보호막(305A)은 제1 소스 도전막(231A) 및 제2 소스 도전막(233A)를 보호할 수 있다. 일 실시 예로, 도 11에 도시된 소스 희생막(303A)이 제거되는 동안, 제1 보호막(301A) 및 제2 보호막(305A)이 식각되지 않을 수 있다.
이후, 제1 소스 도전막(231A)과 제2 소스 도전막(233A) 사이의 셀 메모리막(CML)의 일부를 제거함으로써, 채널구조(CH)의 셀 채널막(CCL)을 노출시킬 수 있다. 이로써, 셀 메모리막(CML)이 제1 셀 메모리막(CML1) 및 제2 셀 메모리막(CML2)으로 분리될 수 있다. 셀 메모리막(CML)의 일부를 제거하는 동안, 도 11에 도시된 제1 보호막(301A) 및 제2 보호막(305A)이 제거될 수 있다.
상술한 바와 같이, 도 11에 도시된 소스 희생막(303A), 제1 보호막(301A) 및 제2 보호막(305A)이 제거되고, 셀 메모리막(CML)의 일부가 제거됨으로써, 제1 소스 도전막(231A)과 제2 소스 도전막(233A) 사이에 셀 채널막(CCL)을 노출하는 소스 영역(SA)이 정의될 수 있다.
도 13을 참조하면, 도 12에 도시된 소스 영역(SA) 내부에 층간 소스 도전막(263)을 형성할 수 있다. 도 12 및 도 13을 참조하여 설명한 바와 같이, 도 12에 도시된 소스 희생막(303A), 제1 보호막(301A) 및 제2 보호막(305A)를 층간 소스막(263)으로 대체함으로써, 제1 소스 도전막(231A), 층간 소스 도전막(263) 및 제2 소스 도전막(233A)을 포함하는 셀 소스 적층체(260)가 형성될 수 있다. 셀 소스 적층체(260)는 층간 소스 도전막(263)을 통해 셀 채널막(CCL)에 접속될 수 있다.
셀 적층체(CST) 및 셀 소스 적층체(260)를 형성한 후, 슬릿(261A)의 측벽 상에 스페이서 절연막(271)을 형성할 수 있다. 이어서, 슬릿(261A)을 채우는 도전성 소스 콘택(273)을 형성할 수 있다. 도전성 소스 콘택(273)은 스페이서 절연막(271) 상에 배치될 수 있으며, 스페이서 절연막(271)에 의해 셀 적층체(CST)의 제3 물질막(325)과 절연될 수 있다.
도 14를 참조하면, 소스 적층체(300B) 상의 적층체(320B)는 도 11 내지 도 13을 참조하여 설명한 공정들을 수행하는 동안 보호될 수 있다.
소스 적층체(300B) 상의 적층체(320B)는 콘택 플러그들(PCP)에 의해 관통될 수 있다. 콘택 플러그들(PCP)은 캐패시터 전극들(235B)에 연결될 수 있다.
도 13 및 도 14를 참조하여 설명한 공정을 수행한 후, 도 3a 및 도 3b에 도시된 콘택들(CT), 비트라인(BL) 및 상부배선(277)을 형성하기 위한 후속 공정들을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 컨트롤러(1211)는 도 15를 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
CST: 셀 적층체 CPL: 셀 플러그
PL: 플러그 CT: 콘택
231: 제1 소스 도전막 233: 제2 소스 도전막
263: 층간 소스 도전막 301: 제1 보호막
303: 소스 희생막 305: 제2 보호막
235A: 셀 식각 정지 패턴 235B: 캐패시터 전극
300A: 예비 셀 소스 적층체 300B: 소스 적층체
260: 셀 소스 적층체 270: 수직 구조체
271: 스페이서 절연막 273: 도전성 소스 콘택

Claims (30)

  1. 소스 적층체;
    상기 소스 적층체 내부에 매립된 금속막을 포함하는 캐패시터 전극;
    상기 소스 적층체 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체; 및
    상기 적층체를 관통하고, 상기 금속막에 연결되도록 연장된 콘택 플러그를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소스 적층체는,
    제1 소스 도전막; 및
    상기 제1 소스 도전막 상에 형성된 제2 소스 도전막을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소스 적층체는,
    상기 제1 소스 도전막 상에 형성된 제1 보호막;
    상기 제1 보호막 상에 형성된 소스 희생막; 및
    상기 소스 희생막 상에 형성된 제2 보호막을 더 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 금속막은,
    상기 소스 적층체와 상기 적층체 사이에 배치되고, 상기 제2 소스 도전막을 관통하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 소스 적층체로부터 이격된 셀 소스 적층체;
    상기 셀 소스 적층체 내부에 매립된 셀 식각 정지 패턴;
    상기 셀 소스 적층체 상에 교대로 적층된 제1 물질막들 및 제3 물질막들을 포함하는 셀 적층체; 및
    상기 셀 적층체를 관통하는 셀 플러그를 더 포함하고,
    상기 셀 소스 적층체는 상기 소스 적층체가 배치된 레벨에 배치되고,
    상기 셀 적층체는 상기 적층체가 배치된 레벨에 배치되고,
    상기 셀 식각 정지 패턴은 상기 금속막이 배치된 레벨에 배치되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 셀 소스 적층체는,
    제1 소스 도전막; 및
    상기 제1 소스 도전막 상에 형성된 제2 소스 도전막을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 셀 플러그는,
    상기 셀 적층체, 상기 제2 소스 도전막을 관통하고, 상기 제1 소스 도전막 내부로 연장된 셀 채널막; 및
    상기 셀 적층체와 상기 셀 채널막 사이에 배치된 셀 메모리막을 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 셀 식각 정지 패턴은,
    상기 셀 소스 적층체와 상기 셀 적층체 사이에 배치되고, 상기 제2 소스 도전막을 관통하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 셀 소스 적층체는,
    상기 제1 소스 도전막 상에 형성된 제1 보호막;
    상기 제1 보호막 상에 형성된 층간 소스 도전막; 및
    상기 층간 소스 도전막 상에 형성된 제2 보호막을 더 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 셀 메모리막은,
    상기 셀 적층체 및 상기 제1 소스 도전막 내에 배치된 제1 셀 메모리막; 및
    상기 제2 소스 도전막 내에 배치되고, 상기 제1 메모리막과 이격된 제2 셀 메모리막을 포함하는 반도체 메모리 장치.
  12. 서로 동일한 레벨에 배치되며 서로 다른 적층 구조로 형성된 셀 소스 적층체 및 소스 적층체를 포함하는 제1 구조;
    서로 분리된 셀 적층체 및 적층체를 포함하고, 상기 제1 구조 상에 배치된 제2 구조;
    상기 소스 적층체의 일부를 관통하는 금속막을 포함하는 캐패시터 전극; 및
    상기 적층체를 관통하고, 상기 금속막에 전기적으로 연결된 콘택 플러그를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 소스 적층체는,
    제1 소스 도전막;
    상기 제1 소스 도전막 상에 형성된 제1 보호막;
    상기 제1 보호막 상에 형성된 소스 희생막;
    상기 소스 희생막 상에 형성된 제2 보호막; 및
    상기 제2 보호막 상에 배치된 제2 소스 도전막을 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 셀 소스 적층체의 일부를 관통하는 셀 식각 정지 패턴; 및
    상기 셀 적층체를 관통하는 셀 플러그를 포함하는 반도체 메모리 장치.
  15. 층간 소스 도전막;
    상기 층간 소스 도전막 상에 배치된 소스 도전막;
    상기 소스 도전막을 관통하는 셀 식각 정지 패턴;
    상기 소스 도전막 상에 교대로 배치된 제1 물질막들 및 제3 물질막들을 포함하는 셀 적층체;
    상기 셀 적층체 및 상기 셀 식각 정지 패턴을 관통하는 슬릿;
    상기 셀 식각 정지 패턴과 동일한 레벨에 배치되고, 서로 이격된 제1 캐패시터 전극 및 제2 캐패시터 전극;
    상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 상에 교대로 배치된 제1 물질막들 및 제2 물질막들을 포함하는 적층체; 및
    상기 적층체를 관통하고, 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극에 각각 연결된 제1 콘택 플러그 및 제2 콘택 플러그를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 셀 식각 정지 패턴, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극은 금속막을 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제1 캐패시터 전극이 삽입되는 제1 트렌치가 내부에 정의된 제1 소스 적층체;
    상기 제2 캐패시터 전극이 삽입되는 제2 트렌치가 내부에 정의된 제2 소스 적층체; 및
    상기 제1 소스 적층체와 상기 제2 소스 적층체 사이에 배치된 소스 분리 절연막을 더 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제1 소스 적층체 및 상기 제2 소스 적층체 각각은,
    소스 희생막;
    상기 소스 희생막 상의 보호막; 및
    상기 보호막 상의 소스 도전막을 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 소스 도전막은 상기 제1 트렌치 및 상기 제2 트렌치 중 그에 대응하는 트렌치에 의해 관통되는 반도체 메모리 장치.
  21. 소스 적층체를 형성하는 단계;
    상기 소스 적층체의 상부를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치 내부에 캐패시터 전극을 형성하는 단계;
    상기 소스 적층체 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 및
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 캐패시터 전극에 연결된 콘택플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 캐패시터 전극은 텅스텐을 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 소스 적층체와 동일한 레벨에서 상기 소스 적층체로부터 이격된 예비 셀 소스 적층체를 형성하는 단계;
    상기 예비 셀 소스 적층체의 상부를 관통하는 셀 트렌치를 형성하는 단계;
    상기 셀 트렌치를 채우는 셀 식각 정지 패턴을 형성하는 단계;
    상기 예비 셀 소스 적층체 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 제2 물질막들을 관통하는 셀 플러그를 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제2 물질막들을 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 예비 셀 소스 적층체는, 제1 소스 도전막; 상기 제1 소스 도전막 상의 소스 희생막; 및 상기 소스 희생막 상의 제2 소스 도전막을 포함하고,
    상기 셀 식각 정지 패턴을 관통하도록 상기 슬릿을 연장하여 상기 소스 희생막을 노출하는 단계; 및
    상기 소스 희생막을 층간 소스 도전막으로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 23 항에 있어서,
    상기 캐패시터 전극 및 상기 셀 식각 정지 패턴을 동시에 형성하는 반도체 메모리 장치의 제조방법.
  26. 제1 소스 도전막, 상기 제1 소스 도전막 상의 소스 희생막 및 상기 소스 희생막 상의 제2 소스 도전막을 포함하는 하부 적층체를 형성하는 단계;
    상기 하부 적층체를 예비 셀 소스 적층체 및 소스 적층체로 분리하는 단계;
    상기 소스 적층체의 상기 제2 소스 도전막을 관통하는 트렌치와 상기 예비 셀 소스 적층체의 상기 제2 소스 도전막을 관통하는 셀 트렌치를 형성하는 단계;
    상기 트렌치 내부에 캐패시터 전극을 형성하면서, 상기 셀 트렌치 내부에 셀 식각 정지 패턴을 형성하는 단계;
    상기 예비 셀 소스 적층체 및 상기 소스 적층체 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 단계; 및
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 관통하고, 상기 캐패시터 전극에 연결된 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 캐패시터 전극 및 상기 셀 식각 정지 패턴은 상기 제2 소스 도전막에 비해 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들에 대한 식각 선택비가 높은 도전물을 포함하는 반도체 메모리 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 캐패시터 전극 및 상기 셀 식각 정지 패턴은 금속막을 포함하는 반도체 메모리 장치의 제조방법.
  29. 제 26 항에 있어서,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들과, 상기 예비 셀 소스 적층체의 상기 제2 소스 도전막 및 상기 소스 희생막을 관통하고, 상기 제1 소스 도전막 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀 표면 상에 셀 메모리막을 형성하는 단계;
    상기 채널홀 내부에서 상기 셀 메모리막 상에 셀 플러그를 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 관통하여 상기 셀 식각 정지 패턴을 노출하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 복수의 제2 물질막들을 복수의 제3 물질막들로 교체하는 단계;
    상기 셀 식각 정지 패턴을 관통하도록 상기 슬릿을 연장하여 상기 예비 셀 소스 적층체의 상기 소스 희생막을 노출하는 단계;
    상기 셀 메모리막이 노출되도록 상기 예비 셀 소스 적층체의 상기 소스 희생막을 제거하는 단계;
    상기 채널구조가 노출되도록 상기 셀 메모리막의 노출된 영역을 제거하는 단계; 및
    상기 채널구조의 노출된 영역에 접촉되고, 상기 예비 셀 소스 적층체의 상기 제1 소스 도전막 및 상기 제2 소스 도전막 사이에 배치된 층간 소스 도전막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 28 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 메모리 장치의 제조방법.
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