KR20000029114A - 반도체 기억장치 - Google Patents

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KR20000029114A
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마찌다 가쯔히꼬
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Abstract

반도체 기억장치는, 복수의 주비트선; 복수의 메모리셀, 복수의 워드선, 및 복수의 서브비트선을 포함하는 제 1 뱅크; 복수의 메모리셀, 복수의 워드선, 및 제 1 뱅크에 포함되는 복수의 서브비트선과 독립되어 있는 복수의 서브비트선을 포함하는 제 2 뱅크; 복수의 주비트선중 1개에 결합되는 제 1 보조도전영역; 제 1 보조도전영역을 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 1 스위치; 및 제 1 뱅크에 포함되는 복수의 서브비트선중 1개를 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 2 스위치를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 서브비트선의 상부에 제공된 주비트선이 서브비트선에 선택적으로 접속되는 계층비트선 방식을 채용한 반도체 기억장치에 관한 것이다. 더 구체적으로는, 본 발명은 주비트선의 부하가 감소되어, 고속 액세스를 실현할 수 있는 반도체 기억장치에 관한 것이다.
미국 특허 제 5,621,697호는, 계층비트선 방식을 채용한 반도체 기억장치를 개시하고 있다.
도 6은 종래의 계층비트선 방식을 채용한 반도체 기억장치(100)를 나타낸다.
반도체 기억장치(100)는 복수의 뱅크(BNK100,BNK101,BNKl02)를 포함한다.
뱅크(BNK100,BNK101,BNK102)는 복수의 메모리셀(M), 복수의 서브비트선(SB), 복수의 워드선(WL), 제 1 뱅크선택선(BL), 및 제 2 뱅크선택선(BS)을 포함한다.
뱅크(BNK100,BNKl01)는 서브비트선(SBl1,SB15,SB19)을 공유한다. 뱅크(BNK101,BNK102)는 서브비트선(SB13,SB17)을 공유한다.
미국 특허 제 5,202,848호는 계층비트선 방식을 채용한 다른 반도체 기억장치를 개시하고 있다.
도 7 및 8은 종래의 계층비트선 방식을 채용한 다른 반도체 기억장치(200)를 나타낸다.
반도체 기억장치(200)는, 복수의 뱅크(BNK0,BNK1,BNK2), 보조도전영역(BB11-BB22), 복수의 주비트선(MB1-MB4), 복수의 콘택트(CT11-CT22)를 포함한다. 구체적으로, 제 1 뱅크(BNK1)는 복수의 서브비트선(SB11-SB17)을 포함하고, 제 2 뱅크(BNK2)는 복수의 서브비트선(SB21-SB27)을 포함한다. 제 1 뱅크(BNK1)에 포함되는 복수의 서브비트선(SB11-SB17)은 제 2 뱅크(BNK2)에 포함되는 복수의 서브비트선(SB21-SB27)으로부터 전기적으로 절연되어 있다.
보조도전영역(BB21)에는 제 1 뱅크(BNK1)의 스위치(TB15,TB16) 및 제 2 뱅크(BNK2)의 스위치(TB25,TB26)가 결합된다. 구체적으로, 스위치(TB15)는 서브비트선(SB11)에 결합되고; 스위치(TB16)는 서브비트선(SB13)에 결합되고; 스위치(TB25)는 서브비트선(SB21)에 결합되고; 스위치(TB26)는 서브비트선(SB23)에 결합된다. 즉, 반도체 기억장치(200)에서, 1개의 보조도전영역(예컨대, 보조도전영역(BB21))에 4개의 스위치(예컨대, 스위치(TB15, TB16, TB25, TB26)가 직접 결합된다.
반도체 기억장치(100)(도 6)에서, 메모리셀(M4)에 기억된 데이터를 독출하기 위해 제 1 스위치(TB12,TB21) 및 제 2 스위치(TC16)가 온 된다. 메모리셀(M4)의 소스전극 및 드레인전극이 주비트선(MB2,MB3)에 각각 접속된다. 이 때, 주비트선(MB2)은 제 1 스위치(TB21)를 통해 뱅크(BNK101) 및 뱅크(BNK102)에 공통으로 포함되는 서브비트선(SB13)에 접속되고. 주비트선(MB3)은 제 1 스위치(TB12)를 통해 뱅크(BNK100) 및 뱅크(BNK)(101)에 공통으로 포함되는 서브비트선(SB15)에 접속된다. 따라서, 데이터가 독출될 때 부하가 증가하여, 반도체 기억장치(100)는 데이터를 고속으로 독출할 수 없다.
반도체 기억장치(200)에서, 1개의 보조도전영역에 4개의 스위치가 직접 결합되기 때문에, 스위치의 게이트와 드레인 사이의 용량, 또는 기판과 드레인 사이의 접합용량이 증가한다. 따라서, 데이터가 고속으로 독출될 수 없다.
본 발명에 따른 반도체 기억장치는, 복수의 주비트선; 복수의 메모리셀, 복수의 워드선, 및 복수의 서브비트선을 포함하는 제 1 뱅크; 복수의 메모리셀, 복수의 워드선, 및 상기 제 1 뱅크에 포함되는 복수의 서브비트선과 독립되어 있는 복수의 서브비트선을 포함하는 제 2 뱅크; 상기 복수의 주비트선중 1개에 결합되는 제 1 보조도전영역; 상기 제 1 보조도전영역을 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 1 스위치; 및 상기 제 1 뱅크에 포함되는 복수의 서브비트선중 1개를 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 2 스위치를 포함한다.
본 발명의 일 실시예에서, 상기 제 1 뱅크 및 상기 제 2 뱅크가 상기 제 1 보조도전영역, 상기 제 2 보조도전영역, 및 상기 제 1 스위치를 공유한다.
본 발명의 일 실시예에서, 일 도전형의 반도체기판을 더 포함하며, 상기 제 1 및 제 2 뱅크에 포함되는 복수의 서브비트선이 반도체기판의 도전형과 반대의 도전형을 갖는다.
본 발명의 일 실시예에서, 상기 제 1 및 제 2 보조도전영역이 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 서브비트선과 동일한 도전형을 갖는다.
본 발명의 일 실시예에서, 반도체 기억장치는, 상기 제 1 보조도전영역을 다른 제 2 보조도전영역에 접속시키기 위한 다른 제 1 스위치; 및 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 1개를 상기 다른 제 2 보조도전영역에 접속시키기 위한 다른 제 2 스위치를 더 포함한다.
본 발명의 일 실시예에서, 상기 제 2 보조도전영역과 상기 다른 제 2 보조도전영역 사이에 상기 제 1 보조도전영역이 삽입된다.
본 발명의 일 실시예에서, 반도체 기억장치는, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 1개를 상기 제 2 보조도전영역에 전기적으로 접속시키기 위한 다른 제 2 스위치를 더 포함한다.
본 발명의 일 실시예에서, LOCOS 법에 의해 형성된 소자분리영역이 상기 제 1 보조도전영역 주변에 배치된다.
본 발명의 일 실시예에서, 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀이 매트릭스로 배열되고; 상기 제 2 뱅크에 포함되는 상기 복수의 메모리셀이 매트릭스로 배열된다.
본 발명의 일 실시예에서, 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀의 각각이 게이트전극, 소스전극, 및 드레인전극을 포함하며; 상기 제 1 뱅크에 포함되는 상기 복수의 워드선의 각각의 일부가 상기 제 1 뱅크에 포함되는 복수의 메모리셀의 게이트전극으로서 작용하며; 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선의 각각의 일부가 상기 제 1 뱅크에 포함되는 복수의 메모리셀의 소스전극 및 드레인전극중 하나로서 작용하며; 상기 제 2 뱅크에 포함되는 상기 복수의 메모리셀의 각각이 게이트전극, 소스전극, 및 드레인전극을 가지며; 상기 제 2 뱅크에 포함되는 상기 복수의 워드선의 각각의 일부가 상기 제 2 뱅크에 포함되는 복수의 메모리셀의 게이트전극으로서 작용하고; 상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선의 각각의 일부가 상기 제 2 뱅크에 포함되는 복수의 메모리셀의 소스전극 및 드레인전극중 하나로서 작용한다.
본 발명의 일 실시예에서, 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 서브비트선이 소정 간격으로 서로 평행하게 되도록 배치되며; 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 1 뱅크에 포함되는 상기 복수의 워드선에 대해 비평행 관계로 되며; 상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 비평행 관계로 되어 있다.
본 발명의 일 실시예에서, 상기 제 1 뱅크에 포함되는 상기 복수의 워드선이 상기 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 평행하며; 뱅크선택선은 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 통상 평행하도록 배열되고; 상기 뱅크선택선의 일부가 뱅크셀의 게이트전극으로서 작용한다.
본 발명의 일 실시예에서, 상기 복수의 주비트선은 금속배선으로 형성되고, 상기 제 1 및 제 2 뱅크에 포함되는 상기 서브비트선에 대해 통상 평행하도록 배열된다.
본 발명의 일 실시예에서, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 2개의 인접한 서브비트선 사이에 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀중 1개의 채널영역이 형성된다.
본 발명의 일 실시예에서, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선에 대해 평행하고; 상기 복수의 주비트선은 금속배선으로 형성되고 상기 제 1 및 제 2 뱅크의 상기 복수의 서브비트선에 대해 통상 평행하도록 배열된다.
이하, 본 발명의 작용에 대해 설명한다.
본 발명에 따른 반도체 기억장치에서, 제 1 뱅크에 포함되는 복수의 서브비트선이 제 2 뱅크에 포함되는 복수의 서브비트선과 독립되어 있다. 따라서, 메모리셀에 기억된 데이터가 독출될 때, 상기 메모리셀을 포함하는 뱅크내의 2개의 서브비트선만이 선택된다. 즉, 독출된 데이터를 포함하는 뱅크에 포함되는 서브비트선은 독출되지 않은 데이터를 포함하는 뱅크에 포함되는 서브비트선으로부터 전기적으로 분리된다. 그 결과, 주비트선에 접속되는 부하가 감소된다.
또한, 1개의 보조도전영역에 1개(도 1) 또는 2개(도 4)의 제 1 뱅크선택 트랜지스터(이하, 스위치로 칭함)가 직접 결합되기 때문에, 제 1 스위치가 드문드문 제공될 수 있다. 따라서, 소자분리에 LOCOS 법이 채용될 수 있으므로, 이온주입에 의한 소자분리의 경우와 비교하여 부하용량이 더 감소될 수 있다.
따라서, 본 발명은 데이터를 고속으로 독출할 수 있는 반도체 기억장치를 제공할 수 있다.
상기한 장점 및 본 발명의 다른 장점은 첨부된 도면을 참조하여 이하의 상세한 설명을 읽고 이해함으로써 당업자들에게 명백해질 것이다.
도 1은 이온주입에 의해 프로그램 가능한 마스크 ROM(10)의 등가회로의 일부를 나타내는 도면;
도 2는 마스크 ROM(10)의 메모리셀 어레이의 레이아웃 패턴의 일예를 나타내는 도면;
도 3은 제 1 스위치(TB)가 LOCOS 구조를 갖는 소자분리영역에 의해 둘러싸여 있는, 마스크 ROM(10)의 메모리셀 어레이의 레이아웃 패턴의 일예를 나타내는 도면;
도 4는 이온주입에 의해 프로그램 가능한 마스크 ROM(20)의 등가회로의 일부를 나타내는 도면;
도 5는 마스크 ROM(20)의 메모리셀 어레이의 레이아웃 패턴의 일예를 나타내는 도면;
도 6은 종래의 계층 비트선방식을 채용한 반도체 기억장치(100)의 등가회로의 일부를 나타내는 도면;
도 7은 종래의 계층 비트선방식을 채용한 다른 반도체 기억장치(200)의 등가회로의 일부를 나타내는 도면; 및
도 8은 종래의 계층 비트선방식을 채용한 반도체 기억장치(200)의 레이아웃 패턴을 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 이온주입에 의해 프로그램 가능한 마스크 ROM(10)의 등가회로의 일부를 나타낸다.
마스크 ROM(10)은 복수의 뱅크(BNK0,BNK1,BNK2)를 포함한다.
뱅크(BNK1)는 복수의 메모리셀(M), 복수의 서브비트선(SB), 복수의 워드선(WL), 제 1 뱅크선택선(BL), 및 제 2 뱅크선택선(BS)을 포함한다.
복수의 메모리셀(M)은 매트릭스로 배치된다. 메모리셀(M)은 소스전극, 드레인전극, 및 게이트전극을 포함한다. 본 명세서에서 사용되는 소자들의 이름, "소스" 및 "드레인"은, 편의상 명칭이다. 본 명세서의 "소스" 및 "드레인"으로 불려지는 소자들은 각각 "드레인" 및 "소스"로 교호적으로 불려질 수 있다. 메모리셀(M)은 M0S(Metal 0xide Semiconductor) FET인 것이 바람직하다.
메모리셀(M)의 드레인/소스전극은 서브비트선(SB)에 결합된다. 복수의 서브비트선(SB)은 열방향으로 일정한 간격으로 서로 평행하도록 배치된다. 예컨대, 메모리셀(M4)의 소스전극이 서브비트선(SB14)에 결합되고, 메모리셀(M4)의 드레인전극이 서브비트선(SB14)에 인접하는 서브비트선(SB15)에 결합된다. 또한, 서브비트선(SB)이 메모리셀(M)의 드레인/소스전극으로 작용하는 것이 바람직하다.
메모리셀(M)의 게이트전극은 워드선(WL)에 결합된다. 복수의 워드선(WL)은 행방향으로 서로 평행하도록 배치된다. 워드선(WL)은 거의 서브비트선과 직교한다. 워드선(WL)이 메모리셀(M)의 게이트전극으로 작용하는 것이 바람직하다.
마스크 ROM(10)은 콘택트(CT), 제 1 보조도전영역(BB), 제 2 보조도전영역(BC), 제 1 스위치(TB), 및 주비트선(MB)을 더 포함한다. 2개의 인접한 뱅크(BNK)는 콘택트(CT), 제 1 보조도전영역(BB), 제 2 보조도전영역(BC), 및 제 1 스위치(TB)를 공유한다. 예컨대, 뱅크(BNK1)는 및 뱅크(BNK2)는 콘택트(CT21), 제 1 보조도전영역(BB21), 제 2 보조도전영역(BC21,BC22), 및 제 1 스위치(TB21,TB22)를 공유한다. 또한, 제 1 보조도전영역(BB21)은 제 2 보조도전영역(BC21,BC22) 사이에 삽입된다.
주비트선(MB2)은 콘택트(CT21)에 결합된다. 콘택트(CT21)는 제 1 스위치(TB21,TB22)를 통해 제 2 보조도전영역(BC21,BC22)에 각각 결합된다. 또한, 제 1 스위치(TB)는 뱅크셀로 될 수 있다.
뱅크(BNK)는 제 2 보조도전영역(BC)을 서브비트선(SB)에 접속하는 제 2 스위치(TC)를 포함한다. 예컨대, 제 2 보조도전영역(BC21)은 제 2 스위치(TC15,TC16)를 통해 각각 서브비트선(SB12,SB14)에 접속된다. 즉, 제 2 보조도전영역(BC)은 서브비트선(SB)에 직접 결합되지 않지만, 제 2 스위치(TC)를 통해 서브비트선(SB)에 간접적으로 접속된다. 제 2 스위치(TC)는 뱅크셀로 될 수 있다.
서브비트선(SB)은 뱅크의 한 측으로부터 다른 측까지 행방향으로 연장된다. 예컨대, 뱅크(BANK2)에 대향하는 뱅크(BNK1)의 한 측으로부터, 뱅크(BANK0)에 대향하는 뱅크(BANK1)의 반대 측까지 서브비트선(SB)이 연장된다. 더 구체적으로, 뱅크(BANK1)의 한 측에서, 짝수번째의 서브비트선(예컨대, SB12, SB14, SB16 등)의 단부는, 홀수번째의 서브비트선(예컨대, SB11, SB13, SB15 등)의 단부보다 콘택트(CT21)에 더 가깝다. 한편, 뱅크(BANK1)의 다른 측에서, 홀수번째의 서브비트선(예컨대, SBl1, SB13, SB15 등)의 단부는, 짝수번째의 서브비트선(예컨대, SB12, SB14, SB16 등)의 단부보다 콘택트(CT11)에 더 가깝다.
뱅크(BNK0,BNK2)의 구성은 뱅크(BNK1)와 동일하다.
뱅크(BNK1)에 포함되는 서브비트선(SB)은 뱅크(BNK1)에 인접하는 뱅크(BNK0,BNK2)에 포함되는 서브비트선(SB)과 독립되어 있다.
이하에, 마스크 ROM(10)의 동작을, 데이터가 메모리셀(M4)로부터 독출되는 경우를 예로 들어 설명한다.
워드선(WL132), 제 1 뱅크선택선(BL10,BL11), 및 제 2 뱅크선택선(BS12,BS13)이 행선택회로(2)에 의해 고레벨로 설정되어, 나머지 워드선(WL), 나머지 제 1 뱅크선택선(BL), 및 나머지 제 2 뱅크선택선(BS)이 행선택회로(2)에 의해 저레벨로 설정된다. 이로써 제 1 스위치(TB12,TB21) 및 제 2 스위치(TC14,TC16)만이 선택된다.
그 결과, 서브비트선(SB14)은 제 2 스위치(TC16), 제 2 보조도전영역(BC21), 제 1 스위치(TB21), 및 콘택트(CT21)를 통해 주비트선(MB2)에 접속된다. 서브비트선(SB15)은 제 2 스위치(TC14), 제 2 보조도전영역(BC12), 제 1 스위치(TB12), 및 콘택트(CT11)를 통해 주비트선(MB1)에 접속된다.
다음, 주비트선(MB1,MB2)은 열선택회로(1)에 의해 데이터선(도시안됨)에 선택적으로 각각 접속된다. 주비트선(MB1,MB2)중 하나가 열선택회로(1)에 의해 고레벨로 설정되고, 주비트선(MB1,MB2)중 다른 하나는 열선택회로(1)에 의해 저레벨로 설정된다. 데이터선에 흐르는 전류의 차이 등에 따라 메모리셀(M4)에 기억된 데이터가 2진 정보로서 독출된다. 메모리셀(M4)에 기억된 데이터가 독출될 때, 주비트선(MB2)은 제 1 스위치(TB21) 및 제 2 스위치(TC16)를 통해 서브비트선(SB14)에 전기적으로 접속되고, 주비트선(MB1)은 제 1 스위치(TB12) 및 제 2 스위치(TC14)를 통해 서브비트선(SB15)에 전기적으로 접속된다. 즉, 다른 서브비트선(SB11∼SB13, SB16∼SB19)은 주비트선(MB1,MB2)으로부터 전기적으로 절연된다.
또한, 메모리셀(M)의 임계값은, 예컨대, 게이트전극 하부의 채널영역에 주입된 보론이온의 양에 의해 결정된다. 이온이 주입되는 메모리셀(M)에서는, 메모리셀(M)의 임계값이 이온이 주입되지 않은 메모리셀(M)보다 크게 된다. 따라서, 메모리셀(M)의 게이트전위가 고레벨인 경우라도, 메모리셀(M)은 오프 상태로 된다. 한편, 이온이 주입되지 않은 메모리셀(M)에서는, 메모리셀(M)의 게이트전위가 고레벨일 때, 메모리셀(M)이 온 상태로 된다.
제 2 스위치(TB)를 구성하지 않는 뱅크선택선(BS)의 일부에 이온이 주입된다. 그 결과, 제 2 스위치(TB)는 항상 오프 상태로 된다.
이하에, 도 1의 마스크 ROM(10)의 메모리셀 어레이의 레이아웃의 일예를 도 2를 참조하여 설명한다.
도 2는 마스크 ROM(10)의 메모리셀 어레이의 레이아웃의 일예를 나타낸다.
마스크 ROM(10)은 P--형 반도체기판을 포함한다. 복수의 서브비트선(SB)은 반도체기판에 반대되는 도전형을 갖는 N+-형 확산층으로 형성된다. 복수의 서브비트선(SB)상에 절연막이 형성되어, 그 위에 폴리실리콘층의 복수의 워드선(WL)이 형성된다. 복수의 워드선(WL)은 복수의 서브비트선(SB)과 교차한다.
서브비트선(SB)들 사이에 메모리셀(M)이 형성된다. 구체적으로는, 서브비트선(SB)의 일부가 메모리셀(M)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 워드선(WL)의 일부는 게이트전극으로서 작용한다.
제 1 보조도전영역(BB) 및 제 2 보조도전영역(BC)은, 서브비트선과 동일한 도전형을 갖는 N+확산층으로 형성된다. 제 1 뱅크선택선(BL) 및 제 2 뱅크선택선(BS)은 폴리실리콘으로 형성된다.
제 1 보조도전영역(BB) 및 제 2 보조도전영역(BC)의 사이에는, 제 1 스위치(TB)가 형성된다. 구체적으로는, 제 1 보조도전영역(BB) 또는 제 2 보조도전영역(BC)의 일부가 제 1 스위치(TB)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 제 1 뱅크선택선(BL)의 일부가 제 1 스위치(TB)의 게이트전극으로서 작용한다.
제 2 보조도전영역(BC) 및 서브비트선(SB)의 사이에는, 제 2 스위치(TC)가 형성된다. 구체적으로는, 제 2 보조도전영역(BC) 또는 서브비트선(SB)의 일부가 제 2 스위치(TC)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 제 2 뱅크선택선(BS)의 일부가 제 2 스위치(TC)의 게이트전극으로서 작용한다.
제 1 보조도전영역(BB)은, 콘택트(CT)를 통해, 금속배선인 주비트선(MB)에 접속된다. 도 2의 파선은, 메모리셀(M4)에 기억되는 데이터가 독출될 때의 전류가 흐르는 경로를 나타낸다.
실시예 1의 마스크 ROM(10)은 8개의 서브비트선(SB)에 대해 2개의 주비트선(MB)이 필요하다. 즉, 마스크 ROM(10)은 도 6에 도시된 마스크 ROM에서 요구되는 바와 비교하여 주비트선(MB)의 갯수를 더 적게 필요로 한다.
제조공정동안 단차등이 형성되는 경우, 단계의 상부 레벨에 주비트선등을 고밀도로 배열하는 것이 곤란해진다. 그러나, 도 1의 마스크 ROM(10)에서 필요한 주비트선(MB)의 갯수가 도 6에 도시된 마스크 ROM(100)에서 필요한 것보다 적기 때문에, 주비트선이 도 1의 마스크 ROM에서 고밀도로 배열될 수 있다.
또한, 실시예 1의 마스크 ROM(10)에서 필요한 주비트선(MB)의 갯수가 도 6에 도시된 마스크 ROM(100)에서 필요한 것보다 적기 때문에, 실시예 1의 마스크 ROM(10)의 주비트선(MB)의 배선용량이 도 6에 도시된 마스크 ROM(100)에서의 주비트선보다 작다. 따라서, 실시예 1의 마스크 ROM(10)에서는, 도 6에 도시된 마스크 ROM(100)보다 고속으로 데이터가 독출될 수 있다.
또한, 제 1 스위치(TB)의 주위에 LOCOS(Local Oxidation of Silicon)법에 의해 소자분리영역이 형성될 수 있다.
도 3은, 제 1 스위치(TB)가 LOCOS법에 의해 형성된 소자분리영역에 의해 둘러 싸인 마스크 ROM(10)의 메모리셀 어레이의 레이아웃의 일예를 나타낸다. 제 1 스위치(TB)는 제 2 스위치(TC)보다 덜 밀집되게 배열된다. 예컨대, 인접한 2개의 제 1 스위치(TB) 사이에 LOCOS 법에 의해 소자분리영역이 형성될 수 있다.
한편, 도 6에 도시된 반도체 기억장치(100)에서, LOCOS 법에 의해 소자분리영역의 형성의 결과로써 버스 비크(bird's beak)가 형성된다. 따라서, 반도체 기억장치(100)가 고밀도로 형성될 수 없다. 또한, LOCOS 법이 채용되지 않은 경우, 메모리셀을 구성하는 트랜지스터의 소스 및 드레인으로 고농도의 이온을 주입함에 의해 소자가 분리된다. 이 결과, 이러한 소자의 접합용량이 다른 메모리셀과 비교하여 커진다.
따라서, 도 3에 도시된 반도체 기억장치(10)에서, 반도체 기억장치(100)와 비교하여 제 1 보조도전영역과 기판 사이의 접합용량이 작게 된다. 이 결과, 도 3에 도시된 반도체 기억장치(10)에서, 주비트선(MB)의 기생용량이 감소될 수 있어서, 반도체 기억장치가 고속으로 동작될 수 있다.
(실시예 2)
도 4는 이온주입에 의해 프로그램 가능한 마스크 ROM(20)의 등가회로의 일부를 나타낸다.
마스크 ROM(20)은 복수의 뱅크(BNK0,BNK1,BNK2)를 포함한다. 마스크 ROM(20)의 뱅크(BNK)의 구성은 도 1에 도시된 마스크 ROM(10)의 뱅크(BNK)와 동일하다.
2개의 인접한 뱅크(BNK)는 콘택트(CT), 제 1 보조도전영역(BB), 제 2 보조도전영역(BC), 및 제 1 스위치(TB)를 공유한다.
구체적으로, 1개의 콘택트(CT)에는 1개의 제 1 보조도전영역(BB)만이 접속된다.
서브비트선(SB12,SB14)은 제 2 스위치(TC15,TC16)를 통해 제 2 보조도전영역(BC21)에 결합된다. 제 2 보조도전영역(BC21)은 제 1 스위치(TB21)를 통해 제 1 보조도전영역(BB21)에 결합된다. 제 1 보조도전영역(BB21)은 콘택트(CT21)를 통해 주비트선(MB2)에 결합된다. 서브비트선(SB16,SB18)은 제 2 스위치(TC17,TC18)를 통해 제 2 보조도전영역(BC22)에 접속된다. 제 2 보조도전영역(BC22)은 제 1 스위치(TB22)를 통해 제 1 보조도전영역(BB22)에 결합된다. 제 1 보조도전영역(BB22)은 콘택트(CT22)를 통해 주비트선(MB4)에 결합된다.
즉, 실시예 2의 마스크 ROM(20)에 필요한 주비트선의 갯수는 실시예 1의 마스크 ROM(10)에서 필요한 것보다 많다.
그러나, 2개의 다른 제 1 스위치(TB)가 동일한 콘택트(CT)에 결합되지 않기 때문에, 제 1 스위치(TB)를 제어하기 위한 제 1 뱅크선택선(BL)을 2개의 부분으로 나눌 필요가 없다. 예컨대, 제 1 스위치(TB21,TB22)가 제 1 뱅크선택선(BL2)을 공유할 수 있으므로, 제 1 스위치(TB21) 및 제 2 스위치(TB22)가 제 1 뱅크선택선(BL2)에 의해 제어된다. 따라서, 실시예 2의 마스크 ROM(20)은 실시예 1의 마스크 ROM(10)에서 필요했던 제 1 뱅크선택선(BL)의 갯수의 1/2만으로 동작될 수 있다.
이하에, 마스크 ROM(20)의 메모리셀 어레이의 레이아웃의 일예를 도 5를 참조하여 설명한다.
도 5는 마스크 ROM(20)의 메모리셀 어레이의 레이아웃의 일예를 나타낸다.
마스크 ROM(20)은 P--형 반도체기판을 포함한다. 복수의 서브비트선(SB)은 반도체기판의 도전형에 반대하는 도전형을 갖는 N+-형 확산층으로 형성된다. 복수의 서브비트선(SB)상에 절연막이 형성되어, 그 위에 폴리실리콘층의 복수의 워드선(WL)이 형성된다. 복수의 워드선(WL)은 복수의 서브비트선(SB)과 교차한다.
서브비트선(SB)들 사이에 메모리셀(M)이 형성된다. 구체적으로는, 서브비트선(SB)의 일부가 메모리셀(M)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 워드선(WL)의 일부가 게이트전극으로서 작용한다.
제 1 보조도전영역(BB) 및 제 2 보조도전영역(BC)은, 서브비트선과 동일한 도전형을 갖는 N+확산층으로 형성된다. 제 1 뱅크선택선(BL) 및 제 2 뱅크선택선(BS)은 폴리실리콘으로 형성된다.
제 1 보조도전영역(BB)과 제 2 보조도전영역(BC) 사이에 제 1 스위치(TB)가 형성된다. 구체적으로는, 제 1 보조도전영역(BB) 또는 제 2 보조도전영역(BC)의 일부가 제 1 스위치(TB)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 제 1 뱅크선택선(BL)의 일부가 제 1 스위치(TB)의 게이트전극으로서 작용한다.
제 2 보조도전영역(BC)과 서브비트선(SB) 사이에 제 2 스위치(TC)가 형성된다. 구체적으로는, 제 2 보조도전영역(BC) 또는 서브비트선(SB)의 일부가 제 2 스위치(TC)의 소스전극 또는 드레인전극으로서 작용하는 반면에, 제 2 뱅크선택선(BS)의 일부가 제 2 스위치(TC)의 게이트전극으로서 작용한다.
제 1 보조도전영역(BB)은, 콘택트(CT)를 통해, 금속배선인 주비트선(MB)에 접속된다. 도 5의 파선은 메모리셀(M4)에 기억된 데이터가 독출될 때의 전류가 흐르는 경로를 나타낸다.
실시예 1 및 2에서, 이온주입에 의해 프로그래밍이 실행되는 NOR형 마스크 ROM이 설명되었다. 그러나, 본 발명은, 예컨대, NAND형 마스크 ROM 또는 EEPROM 등의 계층비트선 방식을 채용하는 다른 비휘발성 메모리장치에 대해서도 적용될 수 있다.
실시예 1 및 2에서, 워드선 및 뱅크선택선은 폴리실리콘으로 형성된다. 그러나, 본 발명은, 워드선 및 뱅크선택선이 폴리사이드, 실리사이드 등으로 형성되는 경우에도 실시될 수 있다.
본 발명의 반도체 기억장치에서, 제 1 뱅크에 포함되는 상기 복수의 서브비트선은 제 2 뱅크에 포함되는 상기 복수의 서브비트선과 독립되어 있다. 따라서, 메모리셀에 기억된 데이터가 독출될 때, 메모리셀을 포함하는 뱅크내에 포함되는 2개의 서브비트선만이 선택된다. 또한, 본 발명의 반도체 기억장치에서, 단일 제 1 보조도전영역에 직접 결합되는 스위치의 갯수가 1개 또는 2개이다. 따라서, 게이트와 드레인 사이의 용량 또는 기판과 드레인 사이의 접합용량이 감소된다. 그 결과, 주비트선에 접속되는 부하가 감소되어, 메모리셀에 기억된 데이터가 고속으로 독출될 수 있다.
본 발명의 범위 및 정신으로부터 벗어나지 않고 당업자들에 의해 다양한 다른 변경이 실시될 수 있음은 명백하다. 따라서, 첨부된 특허청구의 범위는 명세서에서 설명된 내용으로 한정되지 않고, 더 넓게 해석되어야 한다.

Claims (15)

  1. 복수의 주비트선;
    복수의 메모리셀, 복수의 워드선, 및 복수의 서브비트선을 포함하는 제 1 뱅크;
    복수의 메모리셀, 복수의 워드선, 및 상기 제 1 뱅크에 포함되는 복수의 서브비트선과 독립되어 있는 복수의 서브비트선을 포함하는 제 2 뱅크;
    상기 복수의 주비트선중 1개에 결합되는 제 1 보조도전영역;
    상기 제 1 보조도전영역을 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 1 스위치; 및
    상기 제 1 뱅크에 포함되는 복수의 서브비트선중 1개를 제 2 보조도전영역에 전기적으로 접속시키기 위한 제 2 스위치를 포함하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 제 1 뱅크 및 상기 제 2 뱅크가 상기 제 1 보조도전영역, 상기 제 2 보조도전영역, 및 상기 제 1 스위치를 공유하는 반도체 기억장치.
  3. 제 1 항에 있어서, 일 도전형의 반도체기판을 더 포함하며, 상기 제 1 및 제 2 뱅크에 포함되는 복수의 서브비트선이 반도체기판의 도전형과 반대의 도전형을 갖는 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 보조도전영역이 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 서브비트선과 동일한 도전형을 갖는 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 제 1 보조도전영역을 다른 제 2 보조도전영역에 접속시키기 위한 다른 제 1 스위치; 및
    상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 1개를 상기 다른 제 2 보조도전영역에 접속시키기 위한 다른 제 2 스위치를 더 포함하는 반도체 기억장치.
  6. 제 5 항에 있어서, 상기 제 2 보조도전영역과 상기 다른 제 2 보조도전영역 사이에 상기 제 1 보조도전영역이 삽입되는 반도체 기억장치.
  7. 제 1 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 1개를 상기 제 2 보조도전영역에 전기적으로 접속시키기 위한 다른 제 2 스위치를 더 포함하는 반도체 기억장치.
  8. 제 1 항에 있어서, LOCOS 법에 의해 형성된 소자분리영역이 상기 제 1 보조도전영역 주변에 배치되는 반도체 기억장치.
  9. 제 1 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀이 매트릭스로 배열되고;
    상기 제 2 뱅크에 포함되는 상기 복수의 메모리셀이 매트릭스로 배열되는 반도체 기억장치.
  10. 제 1 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀의 각각이 게이트전극, 소스전극, 및 드레인전극을 포함하며;
    상기 제 1 뱅크에 포함되는 상기 복수의 워드선의 각각의 일부가 상기 제 1 뱅크에 포함되는 복수의 메모리셀의 게이트전극으로서 작용하며;
    상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선의 각각의 일부가 상기 제 1 뱅크에 포함되는 복수의 메모리셀의 소스전극 및 드레인전극중 하나로서 작용하며;
    상기 제 2 뱅크에 포함되는 상기 복수의 메모리셀의 각각이 게이트전극, 소스전극, 및 드레인전극을 가지며;
    상기 제 2 뱅크에 포함되는 상기 복수의 워드선의 각각의 일부가 상기 제 2 뱅크에 포함되는 복수의 메모리셀의 게이트전극으로서 작용하고;
    상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선의 각각의 일부가 상기 제 2 뱅크에 포함되는 복수의 메모리셀의 소스전극 및 드레인전극중 하나로서 작용하는 반도체 기억장치.
  11. 제 1 항에 있어서, 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 서브비트선이 소정 간격으로 서로 평행하게 되도록 배치되며;
    상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 1 뱅크에 포함되는 상기 복수의 워드선에 대해 비평행 관계로 되며;
    상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 비평행 관계로 되어 있는 반도체 기억장치.
  12. 제 11 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 워드선이 상기 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 평행하며;
    뱅크선택선은 상기 제 1 및 제 2 뱅크에 포함되는 상기 복수의 워드선에 대해 통상 평행하도록 배열되고;
    상기 뱅크선택선의 일부가 뱅크셀의 게이트전극으로서 작용하는 반도체 기억장치.
  13. 제 11 항에 있어서, 상기 복수의 주비트선은 금속배선으로 형성되고, 상기 제 1 및 제 2 뱅크에 포함되는 상기 서브비트선에 대해 통상 평행하도록 배열되는 반도체 기억장치.
  14. 제 1 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선중 2개의 인접한 서브비트선 사이에 상기 제 1 뱅크에 포함되는 상기 복수의 메모리셀중 1개의 채널영역이 형성되는 반도체 기억장치.
  15. 제 1 항에 있어서, 상기 제 1 뱅크에 포함되는 상기 복수의 서브비트선이 상기 제 2 뱅크에 포함되는 상기 복수의 서브비트선에 대해 평행하고;
    상기 복수의 주비트선은 금속배선으로 형성되고 상기 제 1 및 제 2 뱅크의 상기 복수의 서브비트선에 대해 통상 평행하도록 배열되는 반도체 기억장치.
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