CN100446115C - 降低负载值的只读存储器 - Google Patents

Abstract

本发明涉及一种只读存储器，借由增加多列辅助开关，使得当要读取一特定的存储单元时，可形成多个电流路径以降低负载值。如此，可使电流的大小加大，使得感测放大器产生误判的几率降低。

Description

降低负载值的只读存储器

技术领域

本发明涉及一种只读存储器，特别涉及一种降低位元线的负载值的只读存储器。

背景技术

随着信息产业的日渐成熟，对于只读存储器的需求也愈来愈大。如何使读取只读存储器的数据的准确度提高，乃是业界所致力研究的课题之一。

请参照图1，其为传统的只读存储器的等效电路图。只读存储器100通常包括多个存储区块(bank)，例如是第n个存储区块Bank(n)与第n+1个存储区块Bank(n+1)。每个存储区块具有形成存储阵列(memory array)的多个存储单元(memory cell)B，各个存储单元B是用以储存0或1的数据。每个存储单元B是由一个晶体管来达成。在制造过程中，每个存储单元B是根据其所储存的数据，而使其具有不同的临界电压Vt。若存储单元B是用以储存0的数据，则存储单元B是具有高临界电压，而若存储单元B是用以储存1的数据，则存储单元B是具有低临界电压。

经由选择线SL1-SL4控制选择开关，例如是选择开关M24(n)，可以使主位元线BL(n)与部分的次位元线电性连接，例如是与次位元线SB4(n)电性连接。选择开关亦是使用晶体管来达成。在图1中，是以晶体管的符号中加上X号来代表高临界电压的晶体管，而不具有X号者为具有低临界电压的晶体管。

当要读取第n个存储区块Bank(n)中，由字元线WL0所控制的存储单元B时，电路的动作情形如下所述。首先，将主位元线BL(n)连接至一感测放大器(sense amplifier)SA，并将主位元线GL(n+1)连接至接地端GND。同时，将选择线SL2及SL4致能，并使存储单元B所对应的字元线WL0致能以使存储单元B导通(turn on)。如此，从感测放大器SA输出的电流将依序经由主位元线BL(n)、选择开关M24(n)、存储单元B、选择开关M42(n+1及主位元线GL(n+1)而达各地端GND，如电流路径P所示。借由感测放大器SA对于所输出的电流大小的感测，可读取出存储单元B的内容值。其中，当存储单元B具有低临界电压，代表1的数据时，感测放大器SA将感测到大电流值。

在读取存储单元B时，电流仅会沿着电流路径P流动。而此电流路径P的等效电阻值是为选择开关M24(n)及M42(n+1)的等效电阻，与部分的次位元线SB4(n)及SBI(n+1)的等效电阻的和。随着制造技术的进步，位元线的宽度随之减少，由于电阻值的大小是与位元线的宽度成反比之故，使得位元线的电阻值随之增大。当电阻值加大时，输入相同电压所得到的电流会将会减少。这样一来，电流路径P的电流下降的情形将使得感测放大器SA进行感测时的正确率降低。因此，寻找一种降低负载值，以使电流增大，以避免感测放大器SA产生误判的解决的道是相当必要的。

发明内容

本发明的目的在于提供一种降低负载值的只读存储器。借由增加多列辅助开关，使得当要读取一特定的存储单元时，可形成多个电流路径以降低负载值。如此，可使电流的大小加大，使得感测放大器产生误判的机率降低。

根据本发明的目的，本发明提出一种只读存储器，此只读存储器包括多个字元线，这些字元线是相互平行。只读存储器是包括K个存储区块、此K个存储区块的一为一第n个存储区块。此第n个存储区块包括一第一主位元线BL(n)、多个第一选择开关及多个第二选择开关、一第一次位元线SB1(n)、第二次位元线SB2(n)、第三次位元线SB3(n)及第四次位元线SB4(n)、多个第一辅助开关与多个第二辅助开关、以及多个存储单元。多个第一选择开关及多个第二选择开关是分别由一第一选择线及第二选择线所控制。当这些第一选择开关导通时，第一主位元线BL(n)是电性连接至第二次位元线SB2(n)与第三次位元线SB3(n)；而当这些第二选择开关导通时，第一主位元线BL(n)是电性连接于第三次位元线SB3(n)与第四次位元线SB4(n)。这些第一辅助开关是由一第一辅助线SL1所控制，而这些第二辅助开关是由一第二辅助线SL2所控制。至少部分的这些第一辅助开关与第二辅助开关是具有低临界电压。而多个存储单元是由这些字元线所控制，每个存储单元是位于相邻的两个次位元线之间。多个第三选择开关及多个第四选择开关，是分别由一第三选择线及一第四选择线所控制，当这些第三选择开关导通时，该第二主位元线(GL(n))是电性连接至一第n-1个存储区块的一第四次位元线(SB4(n-1))与该第一次位元线(SB1(n))，而当这些第四选择开关导通时，该第二主位元线(GL(n))是电性连接至该第一次位元线(SB1(n))与该第二次位元线(SB2(n))；以及多个第三辅助开关与多个第四辅助开关，这些第三辅助开关是由一第三辅助线(AL3)所控制，而这些第四辅助开关是由一第四辅助线(AL4)所控制，至少部分的这些第三辅助开关与该第四辅助开关是具有低临界电压。

根据所述的只读存储器，所述的具有低临界电压的这些第一辅助开关，是与具有高临界电压的这些第一辅助开关彼此间隔配置。

根据所述的只读存储器，所述的具有低临界电压的这些第二辅助开关，是与具有高临界电压的这些第二辅助开关彼此间隔配置。

根据所述的只读存储器，所述的第一辅助开关与这些第二辅助开关是交错式排列。

根据所述的只读存储器，所述的具有低临界电压的这些第三辅助开关是与具有高临界电压的这些第三辅助开关彼此间隔配置。

根据所述的只读存储器，所述的具有低临界电压的这些第四辅助开关是与具有高临界电压的这些第四辅助开关彼此间隔配置。

根据所述的只读存储器，于所述的第三辅助开关与这些第四辅助开关是交错式排列。

本发明还提供一种读取只读存储器的方法，该只读存储器包括多个字元线，这些字元线是相互平行，该只读存储器是包括K个存储区块，该K个存储区块的一为一第n个存储区块，该第n个存储区块包括：一第一主位元线(BL(n))与一第二主位元线(GL(n))、及一第一次位元线(SB1(n))、第二次位元线(SB2(n))、第三次位元线(SB3(n)与第四次位元线(SB4(n))；多个第一及第二选择开关，是分别由一第一及第二选择线所控制；多个第三及第四选择开关，是分别由一第三及第四选择线所控制；多个第一及第二辅助开关，是分别由一第一辅助线(AL1)及第二辅助线(AL2)所控制，至少部分的这些第一及第二辅助开关是具有低临界电压；多个第三及第四辅助开关，是分别由一第三辅助线AL3、第四辅助线AL4所控制，至少部分的这些第三及第四辅助开关是具有低临界电压；以及多个存储单元，是由这些字元线所控制，每个存储单元是位于相邻的两个次位元线之间；该读取只读存储器的该第n个存储区块中所选定的这些存储单元之一的方法包括：

使该第一主位元线(BL(n))受一感测放大器的驱动，并使一第n+1段存储区块的一第二主位元线(GL(n+1))连接至接地端；

致能该选定的存储单元所对应的该字元线；

致能该选定的存储单元所对应的该第一选择线或该第二选择线，以使这些第一选择开关或这些第二选择开关导通，当这些第一选择开关导通时，该第一主位元线(BL(n))是电性连接至该第二次位元线(SB2(n))与该第三次位元线(SB3(n))，而当这些第二选择开关导通时，该第一主位元线(BL(n))是电性连接至该第三次位元线(SB3(n))与该第四次位元线(SB4(n))；

致能该选定的存储单元所对应的该第三选择线或该第四选择线，以使这些第三选择开关或这些第四选择开关导通，当这些第三选择开关导通时，该第二主位元线(GL(n+1))是电性连接于该第四次位元线(SB4(n))与一第n+1个存储区块的一第一次位元线(SB1(n+1))，而当这些第四选择开关导通时，该第二主位元线(GL(n+1))是电性连接至该第一次位元线(SB1(n+1))与该第二次位元线(SB2(n+1))；以及

致能该选定的存储单元所对应的该第一辅助线(AL1)或该第二辅助线(AL2)，以使这些第一辅助开关或这些第二辅助开关导通；

其中，当一电流流经该选定的存储单元时，该电流至少还流过导通的这些第一辅助开关或这些第二辅助开关之一；

致能该选定的存储单元所对应的该第三辅助线(AL3)或该第四辅助线(AL4)，以使这些第三辅助开关或这些第四辅助开关导通，至少部分的这些第三及第四辅助开关是具有低临界电压；

其中，当一电流流经该选定的存储单元时，该电流至少还流过导通的这些第三辅助开关或这些第四辅助开关之一。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为传统的只读存储器的等效电路图；

图2为依照本发明一较佳实施例的一种只读存储器的电路图；

图3A为读取存储单元B时的图2的简化电路图；以及

图3B为图3A的等效电路图。

具体实施方式

本发明的主要精神在于，借由增加多列辅助开关，使得当要读取一特定的存储单元时，可形成多个电流路径以降低负载值。如此，可使电流的大小加大，使得感测放大器产生误判的机率降低。

请参照图2，其中，图2为依照本发明一较佳实施例的一种只读存储器的电路图。只读存储器200包括多个字元线(word line)WL，例如是字元线WL0-WL63。这些字元线是相互平行。只读存储器200是可区分为多个存储区块，而图2是以第n个存储区块Bank(n)与第n+1个存储区块Bank(n+1)为例，来说明只读存储器200的电路架构。

在第n个存储区块Bank(n)中，是包括有一第一主位元线BL(n)、一第二主位元线GL(n)、第一次位元线SB1(n)、第二次位元线SB2(n)、第三次位元线SB3(n)及第四次位元线SB4(n)、多个第一选择开关、第二选择开关、第三选择开关及第四选择开关、多个第一辅助开关、第二辅助开关、第三辅助开关及第四辅助开关、以及多个存储单元。

当要读取存储单元时，可借由使第一主位元线BL(n)连接至感测放大器SA，并使第二主位元线GL(n)连接至接地端GND来达成之。选择开关是用以使主位元线选择性的与次位元线电性连接。此外，借由辅助开关的切换，可使读取存储单元时的电流路径增加。

第一选择开关M11(n)、M12(n)、M13(n)及M14(n)是由一第一选择线SL1所控制。第一主位元线BL(n)是与第一选择开关M11(n)与M13(n)的一端电性连接，而第一选择开关M12(n)的两端则分别与第一选择开关M11(n)与M13(n)的另一端电性连接。另外，第一选择开关M14(n)的两端则是分别与第一主位元钱BL(n)与BL(n+1)电性连接。

第二选择开关M22(n)、M23(n)及M24(n)是由一第二选择线SL2所控制。第二选择开关M22(n)的两端是分别与第二次位元线SB2(n)与第三次位元线SB3(n)电性连接。第二选择开关M23(n)的一端亦与第三次位元线SB3(n)电性连接。第二选择开关M24(n)的一端是与第二选择开关M23(n)的另一端电性连接，而第二选择开关M24(n)的另一端则是与第四次位元线SB4(n)电性连接。其中，第二选择开关M22(n)更与第一选择开关M12(n)并联，且第二选择开关M23(n)更与第一选择开关M13(n)并联。

如此，当第一选择线SL1为致能时，第一选择开关M11(n)-M14(n)会被导通(turn on)，第一主位元线BL(n)将电性连接于第二次位元线SB2(n)与第三次位元线SB3(n)。而当第二选择线SL2为致能时，第二选择开关M22(n)-M24(n)会被导通，第一主位元线BL(n)是电性连接至第三次位元线SB3(n)与第四次位元线SB4(n)。

因为只读存储器200是为对称性结构，因此第二主位元线GL(n)与多个第三选择开关及第四选择开关的连接方式是近似于第一主位元线BL(n)与多个第一选择开关及第二选择开关的连接方式。以第二主位元线GL(n)为例，由于第二主位元线GL(n)是配置于第一主位元线BL(n)与BL(n+1)的中间，所以，当第三选择开关M31(n+1)-M33(n+1)导通时，第二主位元线GL(n+1)是电性连接至一第n个存储区块的第四次位元线SB4(n)与第一次位元线SB1(n+1)。而当第四选择开关M41(n+1)-M44(n+1)导通时，第二主位元线GL(n+1)是电性连接至该第一次位元线SB1(n+1)与第二次位元线SB2(n+1)。

只读存储器200的多个存储单元是由字元线WL所控制，且每个存储单元是位于相邻的两个次位元钱之间。举例来说，存储单元B是由字元线WL0所控制，而存储单元B的两端是分别与第四次位元线SB4(n)与第一次位元线SB 1(n+1)电性连接。

本发明的只读存储器200的主要特征是在于，配置了多个辅助开关，例如是第一辅助开关A11(n)-A14(n)、第二辅助开关A21(n)-A24(n)、第三辅助开关A31(n)-A34(n)及第四辅助开关A41(n)-A44(n)，其分别由第一辅助线AL1、第二辅助线AL2、第三辅助线AL3、第四铺助线AL4所控制。而且，辅助开关A11(n)-A41(n)的两端是电性连接至第一次位元线SB1(n)与第二次位元线SB2(n)，辅助开关A12(n)-A42(n)的两端是电性连接至第二次位元线SB2(n)与第三次位元线SB3(n)，以此类推。其中，至少部分的第一辅助开关、至少部分的第二二辅助开关、至少部分的第三辅助开关与至少部分的第四辅助开关具有低临界电压。具有低临界电压的辅助开关其是以不具有X记号的晶体管符号来代表之，而具有高临界电压的辅助开关其是由具有X记号的晶体管符号来代表之。

具有低临界电压的辅助开关的主要功用为：由于每次读取存储单元之时，每个主位元线是同时与两个次位元线电性连接，因此，借由导通的辅助开关，可使上述的两个次位元线电性连接，以形成另一个电流路径。并联的多个电流路径，将有效地使负载值降低，以达到本发明的目的。

更进一步来说，为了电路简化，可使具有低临界电压的第一辅助开关是与具有高临界电压的第一辅助开关彼此间隔配置。例如，第一辅助开关A11(n)为具有高临界电压，而第一辅助开关A12(n)为具有低临界电压。同样的方式是可实施于所有的第二辅助开关、第三辅助开关及第四辅助开关。甚且，可使第一辅助开关与第二辅助开关呈交错式排列。即，让具有低临界电压的第一辅助开关与具有高临界电压的第二辅助开关并联，并且让具有高临界电压的第一辅助开关与具有低临界电压的第二辅助开关并联。例如，第一辅助开关A11(n)为具有高临界电压，而第二辅助开关A21(n)为具有低临界电压。同理，第三辅助开关亦可与第四辅助开关呈交错式排列。

图2的只读存储器200的电路动作的情形如下。

为了简化电路的操作，可使第一选择线SL1、第三选择线SL3、第一辅助线AL1及第三辅助线AL3均接受控制信号BLS的控制，而第二选择线SL2、第四选择线SL4、第二辅助线AL2及第四辅助线AL4均接收控制信号BRS的控制。

以读取存储单元B为例做说明。读取存储单元B时，首先，需使第一主位元线BL(n)连接至感测放大器SA，并受其驱动，并使第二主位元线GL(n+1)连接至接地端GND。接着，致能(enable)存储单元B所对应的字元线WL0，致能存储单元B所对应的第二选择线SL2与第四选择线SL4，并致能存储单元B所对应的第二辅助线AL2与第四辅助线AL4。

此时，将有多个电流路径产生，例如至少有电流路径P1、P2、P3与P4产生。电流从感测放大器SA输出之后，流经第一主位元线BL(n)、第三次位元线SB3(n)、第四辅助开关A43(n)及第四次位元线SB4(n)以到达存储单元B，此为电流路径P1。电流从感测放大器SA输出之后，流经第一主位元线BL(n)、第四次位元线SB4(n)以到达存储单元B，此为电流路径P2。电流从存储单元B流出之后，流经第二辅助开关A21(n+1)、第二次位元线SB2(n+1)、以到达接地端GND，此为电流路径P3。电流从存储单元B流出之后，流经第一次位元线SB1(n+1)以到达接地端GND，此为电琉路径P4。

为了更清楚明了形成多个电流路径以降低负载值的效果，请参考图3A，其为读取存储单元B时的图2的简化。假设电流路径P1的等效电阻值为R1，电流路径P2的等效电阻值为R2，电流路径P3的等效电阻值为R3，而电流路径P4的等效电阻值为R4。如此，可得到图3B，其为图3A的等效电路图。

由图3B可知，对存储单元B而言，其漏极端D的等效电阻是为R1与R2并联后的等效电阻。并联后的等效电阻必定会比R1或R2的值还小。而存储单元B的源极端S的等效电阻是为R3与R4并联后的等效电阻。并联后的等效电阻必定会比R3或R4的值还小。与图1的传统作法相较，由于存储单元B的漏极端D与源极端S的等效电阻均变小之故，在感测放大器SA提供相同的电压基准的情况之下，感测放大器SA将感测出较传统作法还大的电流。电流变大将使得感测放大器SA对电流信号感测的正确率上升。

其中，亦可借由改变选择开关与辅助开关的晶体管的宽度(例如是改变选择线与辅助线的宽度)，来得到更小的电阻值。

此外，虽然图2是以辅助开关配置于选择开关与存储单元之间，然而本发明并不限于此。辅助开关亦可以配置于只读存储器电路的其他部分，例如是插置法存储单元所形成的记忆阵列之中。只要能达到形成多个电流路径的目的，皆在本发明的范围。而且，本发明所使用的辅助开关的列数亦不限制于图2所公开的4列(包括第一至第四辅助开关所组成的四列辅助开关)，在不失本发明的精神之下，可利用相同的发明精神来增加辅助开关的列数来使侦载值更降低。一般面言，由于只读存储器的上下电路结构多半为对称配置，然在不失本发明的精神之下，亦可实施成非对称配置的电路结构。

发明效果

本发明上述实施例所公开的降低负载值的只读存储器，可借由形成多个电流路径以达到降低负载值的目的。如此，可使得感测放大器产生误判的机率降低。

综上所述，虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围以权利要求为准。

Claims (8)

1.一种只读存储器，包括多个字元线，这些字元线是相互平行，该只读存储器是包括K个存储区块，该K个存储区块的一为一第n个存储区块，其特征在于，该第n个存储区块包括：

一第一主位元线(BL(n))；

多个第一选择开关及多个第二选择开关，是分别由一第一选择线及第二选择线所控制；

一第一次位元线(SB1(n))、第二次位元线(SB2(n))、第三次位元线(SB3(n))及第四次位元线(SB4(n))，当这些第一选择开关导通时，该第一主位元线(BL(n))是电性连接至该第二次位元线(SB2(n))与该第三次位元线(SB3(n))，而当这些第二选择开关导通时，该第一主位元线(BL(n))是电性连接至该第三次位元线(SB3(n))与该第四次位元线(SB4(n))；

多个第一辅助开关与多个第二辅助开关，这些第一辅助开关是由一第一辅助线(SL1)所控制，而这些第二辅助开关是由一第二辅助线(SL2)所控制，至少部分的这些第一辅助开关与该第二辅助开关是具有低临界电压；以及

多个存储单元，是由这些字元线所控制，每个存储单元是位于相邻的两个次位元线之间；

一第二主位元线(GL(n))；

多个第三选择开关及多个第四选择开关，是分别由一第三选择线及一第四选择线所控制，当这些第三选择开关导通时，该第二主位元线(GL(n))是电性连接至一第n-1个存储区块的一第四次位元线(SB4(n-1))与该第一次位元线(SB1(n))，而当这些第四选择开关导通时，该第二主位元线(GL(n))是电性连接至该第一次位元线(SB1(n))与该第二次位元线(SB2(n))；以及

多个第三辅助开关与多个第四辅助开关，这些第三辅助开关是由一第三辅助线(AL3)所控制，而这些第四辅助开关是由一第四辅助线(AL4)所控制，至少部分的这些第三辅助开关与该第四辅助开关是具有低临界电压。

2.如权利要求1所述的只读存储器，其特征在于所述的具有低临界电压的这些第一辅助开关，是与具有高临界电压的这些第一辅助开关彼此间隔配置。

3.如权利要求2所述的只读存储器，其特征在于所述的具有低临界电压的这些第二辅助开关，是与具有高临界电压的这些第二辅助开关彼此间隔配置。

4.如权利要求3所述的只读存储器，其特征在于所述的第一辅助开关与这些第二辅助开关是交错式排列。

5.如权利要求1所述的只读存储器，其特征在于所述的具有低临界电压的这些第三辅助开关是与具有高临界电压的这些第三辅助开关彼此间隔配置。

6如权利要求5所述的只读存储器，其特征在于所述的具有低临界电压的这些第四辅助开关是与具有高临界电压的这些第四辅助开关彼此间隔配置。

7.如权利要求6所述的只读存储器，其特征在于所述的第三辅助开关与这些第四辅助开关是交错式排列。

8.一种读取只读存储器的方法，该只读存储器包括多个字元线，这些字元线是相互平行，该只读存储器是包括K个存储区块，该K个存储区块的一为一第n个存储区块，其特征在于，该第n个存储区块包括：

一第一主位元线(BL(n))与一第二主位元线(GL(n))、及一第一次位元线(SB1(n))、第二次位元线(SB2(n))、第三次位元线(SB3(n)与第四次位元线(SB4(n))；

多个第一及第二选择开关，是分别由一第一及第二选择线所控制；

多个第三及第四选择开关，是分别由一第三及第四选择线所控制；

多个第一及第二辅助开关，是分别由一第一辅助线(AL1)及第二辅助线(AL2)所控制，至少部分的这些第一及第二辅助开关是具有低临界电压；

多个第三及第四辅助开关，是分别由一第三辅助线AL3、第四辅助线AL4所控制，至少部分的这些第三及第四辅助开关是具有低临界电压；以及

多个存储单元，是由这些字元线所控制，每个存储单元是位于相邻的两个次位元线之间；

该读取只读存储器的该第n个存储区块中所选定的这些存储单元之一的方法包括：

使该第一主位元线(BL(n))受一感测放大器的驱动，并使一第n+1段存储区块的一第二主位元线(GL(n+1))连接至接地端；

致能该选定的存储单元所对应的该字元线；

致能该选定的存储单元所对应的该第一选择线或该第二选择线，以使这些第一选择开关或这些第二选择开关导通，当这些第一选择开关导通时，该第一主位元线(BL(n))是电性连接至该第二次位元线(SB2(n))与该第三次位元线(SB3(n))，而当这些第二选择开关导通时，该第一主位元线(BL(n))是电性连接至该第三次位元线(SB3(n))与该第四次位元线(SB4(n))；

致能该选定的存储单元所对应的该第三选择线或该第四选择线，以使这些第三选择开关或这些第四选择开关导通，当这些第三选择开关导通时，该第二主位元线(GL(n+1))是电性连接于该第四次位元线(SB4(n))与一第n+1个存储区块的一第一次位元线(SB1(n+1))，而当这些第四选择开关导通时，该第二主位元线(GL(n+1))是电性连接至该第一次位元线(SB1(n+1))与该第二次位元线(SB2(n+1))；以及

致能该选定的存储单元所对应的该第一辅助线(AL1)或该第二辅助线(AL2)，以使这些第一辅助开关或这些第二辅助开关导通；

其中，当一电流流经该选定的存储单元时，该电流至少还流过导通的这些第一辅助开关或这些第二辅助开关之一；

致能该选定的存储单元所对应的该第三辅助线(AL3)或该第四辅助线(AL4)，以使这些第三辅助开关或这些第四辅助开关导通，至少部分的这些第三及第四辅助开关是具有低临界电压；

其中，当一电流流经该选定的存储单元时，该电流至少还流过导通的这些第三辅助开关或这些第四辅助开关之一。

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