JPH08236711A - 半導体メモリ - Google Patents

半導体メモリ

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JPH08236711A
JPH08236711A JP3502795A JP3502795A JPH08236711A JP H08236711 A JPH08236711 A JP H08236711A JP 3502795 A JP3502795 A JP 3502795A JP 3502795 A JP3502795 A JP 3502795A JP H08236711 A JPH08236711 A JP H08236711A
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transistor
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和之 山崎
Sadaichirou Nishisaka
禎一郎 西坂
Kazutaka Kotsuki
一貴 小槻
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Abstract

(57)【要約】 【目的】横型のメモリセル方式を用いた半導体メモリに
おいて、メモリセルバンク当たりの選択線を減らし、面
積を極小にするようにメモリセルバンクを提供すること
にある。 【構成】メインビット線Ｄ１及びメイングランド線ＶＧ
１，ＶＧ２とメモリセルバンク内の配線Ｌ１，Ｌ２，Ｌ
３，Ｌ４，Ｌ５の接続において、配線Ｌ３と前記メイン
ビット線Ｄ１の間に設けた選択トランジスタＢＴ１１の
しきい値を、配線Ｌ２，Ｌ４とＤ１との間に設けた選択
トランジスタＢＴ１２，ＢＴ１３のしきい値より低くし
た。 【効果】メモリセルバンク当たり２本のブロック選択線
でメモリセル列の可能となり、メモリセルバンク面積の
縮小が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に横型のメモリセルを用いた半導体メモリに関する。
【０００２】
【従来の技術】従来の横型セル構造のＲＯＭの一例の等
価回路（特開平５−１６７０４２）を図５に示す。図５
には１つのメモリ内に多数存在するメモリセルバンクの
うち１つのメモリセルバンクの構成が示されている。複
数のメモリセルから構成される１つの単位バンク内に
は、拡散層配線Ｌ１〜Ｌ５が互いに平行に配置される。
拡散層配線の内、Ｌ１はブロック選択トランジスタＢＴ
６を介してメイングランド線ＶＧ１に接続され、Ｌ２は
ブロック選択トランジスタＢＴ２及びＢＴ４を介してそ
れぞれメインビット線Ｄ１及びメイングランド線ＶＧ１
に接続され、Ｌ３はブロック選択トランジスタＢＴ１を
介して、メインビット線Ｄ１に接続され、Ｌ４はブロッ
ク選択トランジスタＢＴ３及びＢＴ５を介してそれぞれ
メインビット線Ｄ１及びメイングランド線ＶＧ２に接続
され、Ｌ５はブロック選択トランジスタＢＴ７を介して
メイングランド線ＶＧ２に接続される。それぞれブロッ
ク選択トランジスタＢＴ１のゲート電極にはブロック選
択線Ｓ１の信号が、ブロック選択トランジスタＢＴ２，
ＢＴ３のゲート電極にはブロック選択線Ｓ２の信号が、
ブロック選択トランジスタＢＴ４，ＢＴ５のゲート電極
にはブロック選択線Ｓ３の信号が、ブロック選択トラン
ジスタＢＴ６，ＢＴ７のゲート電極にはブロック選択線
Ｓ４の信号が入力される。またブロック選択線Ｓ２とＳ
３の間には複数本のワード線Ｗ１〜Ｗｎが、拡散層配線
と垂直に配列され、メモリセルは拡散層配線に挟まれた
部分とワード線との交差部に形成される。メモリセルは
書き込まれたデータに応じてしきい値が高いか又は低く
設定されている。従って、そのゲートに接続したワード
線がハイレベルとなった時、オン又はオフ状態となる。
【０００３】図５に示すメモリセルバンクの読み出し時
の動作について説明する。例えば、メモリセルＭ１を読
み出す場合、まず１つのメモリセルバンクを選択するた
め、１本のメインビット線Ｄ１と２本のメイングランド
線ＶＧ１，ＶＧ２をＹデコーダ等（図示せず）で選択す
る。選択した３本の配線は、メインビット線Ｄ１を、セ
ンスアンプ回路ＳＡに接続し、２本のメイングランド線
の内、ＶＧ１を接地し、ＶＧ２をプリチャージ回路ＰＲ
Ｅに接続して充電する。
【０００４】次に選択メモリセルＭ１のドレイン側の拡
散層配線Ｌ２をメインビット線Ｄ１と接続するためにブ
ロック選択線Ｓ２をハイレベルとし、ブロック選択トラ
ンジスタＢＴ２をオン状態にする。同様に選択メモリセ
ルＭ１のソース側の拡散層配線Ｌ１をメイングランド線
ＶＧ１と接続するためにブロック選択線Ｓ４をハイレベ
ルとし、ブロック選択トランジスタＢＴ６をオン状態に
する。最終的に選択セルＭ１のゲートに入力するワード
線Ｗ１をハイレベル、その他のワード線をすべてロウレ
ベルにすることで、図中の破線１で示すようなメインビ
ット線Ｄ１から接地されたメイングランド線ＶＧ１に至
る電流経路が形成し、メインビット線Ｄ１に接続された
センスアンプ回路内の電流源により放電電流Ｉ１が流れ
る。この時ブロック選択線Ｓ１，Ｓ３については、ロウ
レベルを入力して、ブロック選択トランジスタＢＴ１，
ＢＴ４をオフ状態にし、他の電流経路の形成を抑える。
またメモリセルＭ１選択に際して、同時のメインビット
線Ｄ１からメモリセルＭ４を通りメイングランド線ＶＧ
２に至る図中一点斜線２の電流経路が形成するが、ＶＧ
２は、プリチャージ回路ＰＲＥによって充電されている
ため、メインビット線Ｄ１とメイングランド線ＶＧ２と
の間には、ほとんど電位差が生じず、電流経路２を流れ
る放電電流Ｉ２は、電流経路１を流れる放電電流Ｉ１に
比べ非常に小さく無視できる。放電電流Ｉ１は、メモリ
セルＭ１の抵抗値が高い場合、つまりしきい値が高い場
合は小さく、メモリセルＭ１の抵抗値が低い場合、つま
りしきい値が低い場合は大きくなるから、この電流をセ
ンスアンプ回路ＳＡで検出することによって情報の読み
出しが可能となる。
【０００５】メモリセルＭ２を読み出す時にはＢＴ１と
ＢＴ４をオン状態、ＢＴ２とＢＴ６をオフ状態とする。
更に、メモリセルＭ３又はＭ４を読み出す時には、ＶＧ
１をプリチャージ回路ＰＲＥに接続し、ＶＧ２を接地と
することにより電流経路２を有効とする。
【０００６】
【発明が解決しようとする課題】従来方式では、メモリ
セルの情報読み出しに対して、選択セルを通る電流経路
を唯一に限定するために、１つのメモリセルバンク当た
り最低でも４本のブロック選択線（Ｓ１，Ｓ２，Ｓ３，
Ｓ４）が必要となり、メモリセルバンクの面積が増大す
るという問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ
は、１つのメインビット線に平行に設けられた複数の配
線の一端がそれぞれ接続され、前記複数の配線と直交す
る複数のワード線を有する半導体メモリにおいて、前記
複数の配線は一端が第１のスイッチトランジスタを介し
て前記メインビット線に接続した第１の配線と、一端が
電源端子に接続した第２の配線と、前記第１の配線と前
記第２の配線の間に設けられた一端が第２のスイッチト
ランジスタを介して前記メインビット線に接続し他端が
第３のスイッチトランジスタを介して前記電源端子に接
続した第３の配線とを含み、前記第１の配線と前記第３
の配線の間および前記第２の配線と前記第３の配線の間
にそれぞれ設けられゲートが前記複数のワード線にそれ
ぞれ接続した複数のメモリトランジスタと、前記第１の
スイッチトランジスタのゲートと前記第２のスイッチト
ランジスタのゲートに共通に接続した信号線とを有し、
前記第１のスイッチトランジスタのしきい値が前記第２
のスイッチトランジスタのしきい値より低いことを特徴
とする。
【０００８】
【実施例】図１は、本発明の第１実施例の１つのメモリ
セル単位バンク分の回路図、図２はその平面図である。
１つのメモリ内には、メモリセルバンクが複数設けられ
ているが、説明を簡単にするため１つのメモリセルバン
クを示す。メインビット線Ｄ１とメイングランド線ＶＧ
１，ＶＧ２は複数のメモリセルバンクにそれぞれ設けら
れ、３本の配線は交互に配置される。複数のメモリセル
から構成される単位バンク内には例えば拡散層により形
成された配線Ｌ１〜Ｌ５が互いに平行に配置される。配
線の内、Ｌ１はメイングランド線ＶＧ１に接続され、Ｌ
２はスイッチトランジスタであるブロック選択トランジ
スタＢＴ１２を介してメインビット線Ｄ１に、ブロック
選択トランジスタＢＴ１４を介してメイングランド線Ｖ
Ｇ１に接続され、Ｌ３はブロック選択トランジスタＢＴ
１１を介してメインビット線Ｄ１に接続され、Ｌ４はブ
ロック選択トランジスタＢＴ１３を介してメインビット
線Ｄ１に、ブロック選択トランジスタＢＴ１５を介して
メイングランド線ＶＧ２に接続され、Ｌ５はメイングラ
ンド線ＶＧ２に接続される。
【０００９】切換回路２０は読み出されるメモリセルに
応じてメイングランド線ＶＧ１、メイングランド線ＶＧ
１の一方を接地させ、他方をプリチャージ回路ＰＲＥに
接続させる切換動作を行う。
【００１０】ブロック選択線Ｓ１とＳ２の間には、複数
本のワード線Ｗ１〜Ｗｎが、配線と垂直に配列され、メ
モリトランジスタは配線に挟まれた部分とワード線との
交差部に形成される。また図２に示すように、配線Ｌ２
及びＬ４に挟まれる部分とブロック選択線Ｓ２の交差部
分に形成するトランジスタのチャネル領域及び、配線Ｌ
２及びＬ２の左側に隣接するメモリセルバンクの配線に
挟まれる部分とブロック選択線Ｓ１の交差部分に形成す
るトランジスタのチャネル領域及び、配線Ｌ４及びＬ４
の右側に隣接するメモリセルバンクの配線に挟まれる部
分とブロック選択線Ｓ１の交差部分に形成するトランジ
スタのチャネル領域には、イオン注入によりしきい値を
高くしてチャネルの形成を抑制する目的でそれぞれチャ
ネルカット領域ＣＣ１を設ける。
【００１１】本実施例は、横型セル構造のＲＯＭにおい
て、とくに２ビット以上の情報を１つのトランジスタに
持たせるような多値セルをメモリトランジスタに使用す
る場合に有効である。この実施例では、メインビット線
Ｄ１と配線Ｌ３間の接続にしきい値Ｖｔ２のブロック選
択トランジスタＢＴ１１、メインビット線Ｄ１と配線Ｌ
２の接続にしきい値Ｖｔ３のブロック選択トランジスタ
ＢＴ１２、メインビット線Ｄ１と配線Ｌ４の接続にしき
い値Ｖｔ３のブロック選択トランジスタＢＴ１３を有
し、またＢＴ１１，ＢＴ１２，ＢＴ１３の共通ゲート入
力である選択線Ｓ１を有する。
【００１２】２ビットの情報を１つのトランジスタに持
たせる場合、トランジスタのゲート領域へのイオン注入
を選択的に行い、４種類のしきい値Ｖｔ１〜Ｖｔ４のい
ずれか１つをトランジスタに設定する。ここで各しきい
値の関係はＶｔ１＜Ｖｔ２＜Ｖｔ３＜Ｖｔ４とする。ト
ランジスタのゲートに入力する信号を一定のタイミング
で段階的にＶｔ１→Ｖｔ２→Ｖｔ３と上げて行くことに
より、トランジスタに設定したしきい値が、Ｖｔ１の場
合は活性→活性→活性、Ｖｔ２の場合は非活性→活性→
活性、Ｖｔ３の場合は非活性→非活性→活性、Ｖｔ４の
場合は非活性→非活性→非活性というように、トランジ
スタに４種類の状態を持たせることができる。各状態を
それぞれ（０ ０），（０ １），（１ ０），（１
１）のディジタル信号に割り当てる事によって、１つの
トランジスタに２ビットの情報を持たせることが可能と
なる。
【００１３】この実施例では、メモリセルに２ビットの
情報をイオン注入で書き込むのと同様の方法で、ブロッ
ク選択トランジスタＢＴ１２，ＢＴ１３をしきい値Ｖｔ
３に、ブロック選択トランジスタＢＴ１１をしきい値Ｖ
ｔ２に設定し、ＢＴ１１，ＢＴ１２，ＢＴ１３のゲート
入力となる選択線Ｓ１にＶＴ１，ＶＴ２，ＶＴ３のレベ
ルを選択的に入力することによって、読み出しが可能で
ある。ここでそれぞれのしきい値の関係は、Ｖｔ１＜Ｖ
ｔ２＜Ｖｔ３である。
【００１４】次に本実施例の動作について説明する。ま
ず、多数のメモリセルバンクから構成されているメモリ
セルアレイのなかのうち、非選択領域のメモリセルバン
クに関しては、選択線Ｓ１にＶｔ１のレベルを入力する
事によって、選択トランジスタＢＴ１，ＢＴ２，ＢＴ５
は全て非活性状態になりメインビット線Ｄ１とから切り
離すことが可能となり、メインビット線Ｄ１の寄生容量
が軽減される。
【００１５】次に、読み出すメモリセルがそのメモリセ
ルバンク中にある場合、例えば、メモリセルＭ１を読み
出す場合を考える。まず１本のメインビット線Ｄ１と２
本のメイングランド線ＶＧ１，ＶＧ２をＹデコーダで選
択することにより１つのメモリセルバンクを選択する。
選択した３本の配線は、メインビット線Ｄ１はセンスア
ンプ回路ＳＡに接続している。２本のメイングランド線
は切換回路２０によりＶＧ１が接地され、ＶＧ２がプリ
チャージ回路ＰＲＥに接続される。
【００１６】次にブロック選択線Ｓ１にＶＴ３のレベル
を入力することによりバンク選択トランジスタＢＴ１
１，ＢＴ１２，ＢＴ１３はすべてオン状態となり、配線
Ｌ２及びＬ３がメインビット線Ｄ１と接続される。Ｓ２
をロウレベルにしてブロック選択トランジスタＢＴ１４
をオフ状態にして、配線Ｌ２をメイングランド線ＶＧ１
から切り離す。最終的に選択セルＭ１のゲートに入力す
るワード線Ｗ１をハイレベル、その他のワード線をすべ
てロウレベルにすることで、図中の破線１を示すような
メインビット線Ｄ１からブロック選択トランジスタＢＴ
１２及びメモリセルＭ１を通り接地されたメイングラン
ド線ＶＧ１に至る電流経路と破線２で示すようなメイン
ビット線Ｄ１からブロック選択トランジスタＢＴ１１及
びメモリセルＭ２とＭ１を通り接地されたメイングラン
ド線ＶＧ１に至る２本の電流経路が形成する。Ｍ３，Ｍ
４を経路とする電流は、ＶＧ２がプリチャージ回路ＰＲ
Ｅにより充電されているため電位差がなく、ほとんど流
れない。この時メインビット線Ｄ１からメイングランド
線ＶＧ１に流れる放電電流Ｉは、選択セルＭ１とその隣
のセルＭ２のしきい値の組み合わせによって、４通りの
電流値をとる。つまりＭ１のしきい値が高くＭ２のしき
い値が高い場合の放電電流Ｉ１、Ｍ１のしきい値が高く
Ｍ２のしきい値が低い場合の放電電流Ｉ２、Ｍ１のしき
い値が低くＭ２のしきい値が高い場合の放電電流Ｉ３、
Ｍ１のしきい値が低くＭ２のしきい値が低い場合の放電
電流Ｉ４の４通りである。
【００１７】Ｉ１，Ｉ２に関しては、いずれもＭ１のし
きい値が高く、Ｍ１が高抵抗になり、Ｍ２のしきい値に
関わらず、電流値としては小さい。一方Ｉ３，Ｉ４に関
しては、Ｍ１のしきい値が低く、Ｍ１は低抵抗であるか
ら、Ｍ２のしきい値に関わらず、電流経路１を通りメイ
ングランド線ＶＧ１に電流が流れやすい状態にあるか
ら、電流値としてはＩ１，Ｉ２に比べかなり大きい。従
ってＭ１のしきい値が高い場合の放電電流Ｉ１，Ｉ２と
Ｍ１のしきい値が低い場合の放電電流Ｉ３，Ｉ４との間
にはかなりの電流差があるから、センスアンプ回路ＳＡ
により各放電電流を検出し、例えば放電電流がＩ１，Ｉ
２の時は“１”、放電電流がＩ３，Ｉ４の時は“０”と
いう様に決めておけば情報の読み出しが可能となる。本
実施例を用いることにより、メモリセルバンク当たり２
本の選択線で読み出しが可能となる。
【００１８】次にメモリセルＭ２を読み出す場合を考え
る。まずメモリセルＭ１を読み出す動作と同様に、１本
のメインビット線Ｄ１と２本のメイングランド線ＶＧ
１，ＶＧ２をＹデコーダで選択して１つのメモリセルバ
ンクを選択する。
【００１９】次に、ブロック選択線Ｓ１にＶＴ２のレベ
ルを供給することにより、バック選択トランジスタＢＴ
１１のみがオン状態となる。従って、配線Ｌ３がメイン
ビット線Ｄ１と接続される。ブロック選択線Ｓ２にＶＴ
３のレベルを供給すると、ブロック選択トランジスタＢ
Ｔ１４のしきい値がＶＴ３に設定されているため、ＢＴ
１４はオン状態となる。従って配線Ｌ１及びＬ２がメイ
ングランド線ＶＧ１と接続される。
【００２０】次に、選択セルＭ２のゲートが接続されて
いるワード線Ｗ１をハイレベル、他のワード線をロウレ
ベルとする。するとメインビット線Ｄ１からＭ２を介し
て配線Ｌ２，ＶＧ１に至る電流経路と、メインビット線
Ｄ１からＭ１，Ｍ２を介して配線Ｌ１，ＶＧ１に至る電
流経路が形成される。２つの電流経路とも、メモリセル
Ｍ２を介している。従って、メモリセルＭ２のしきい値
が高い場合はメイングランド線ＶＧ１に流れる放電電流
Ｉは小さい。一方、メモリセルＭ２のしきい値が低い場
合は、放電電流Ｉは大きくなる。このようにしてメモリ
セルＭ２のデータが読み出される。
【００２１】メモリセルＭ３，Ｍ４を読み出す場合に
は、切換回路２０がＶＧ１にプリチャージ回路ＰＲＥを
接続し、ＶＧ２を接地として、上述の動作と同様な読み
出し動作を行なう。
【００２２】図３及び図４は本発明の第２実施例のメモ
リセル単位バンク分の平面図及びメモリセル単位バンク
分の等価回路である。この実施例では、第１の実施例に
加え、メイングランド線ＶＧ１と配線Ｌ１の接続に、し
きい値Ｖｔ２のブロック選択トランジスタＢＴ１６とメ
イングランド線ＶＧ２と拡散層配線Ｌ５の接続にしきい
値Ｖｔ２のブロック選択トランジスタＢＴ１７、メイン
グランド線ＶＧ１と配線Ｌ２の接続にしきい値Ｖｔ３の
ブロック選択トランジスタＢＴ１４、メイングランド線
ＶＧ２と配線Ｌ４の接続にしきい値Ｖｔ３のブロック選
択トランジスタＢＴ１５を有し、またＢＴ１４，ＢＴ１
５，ＢＴ１６，ＢＴ１７の共通ゲート入力であるブロッ
ク選択線Ｓ２を有する。ブロック選択線Ｓ２はＶｔ１，
Ｖｔ２，Ｖｔ３の３種類のレベルを取る。非選択のメモ
リセルブロックに関しては、Ｓ２をＶｔ１にすることに
よって、ブロック選択トランジスタが全てオフ状態とな
りメイングランド線ＶＧ１，ＶＧ２から非選択のメモリ
セルブロックを切り離す事が可能となる。こうすること
で、メイングランド線の寄生容量が低減され、メイング
ランド線のプリチャージ時間の短縮ができ、高速読み出
しが可能となる。
【００２３】メモリセルＭ１を読み出す時には、Ｓ２に
Ｖｔ３の電圧を供給することにより、ブロック選択トラ
ンジスタＢＴ１４〜ＢＴ１７すべてがオン状態となる。
一方、メモリセルＭ２を読み出す時にはＳ２にＶｔ２の
電圧を供給することによりブロック選択トランジスタＢ
Ｔ１４，ＢＴ１５がオン状態となる。
【００２４】
【発明の効果】以上説明したように本発明は、いわゆる
横型セル構造のＲＯＭにおいて、メモリセルバンク当た
りの選択線を、従来の４本から２本に減らし、メモリセ
ルの読み出しを可能にしたので、メモリセルバンク当た
りの面積を小さく出来、大容量、小面積のＲＯＭの開発
に有利である。また選択トランジスタに複数のしきい値
を持たせることによって、メモリセルバンク当たり２本
のブロック選択線で非選択メモリセルバンクをメインビ
ット線及びメイングランド線から切り離すことを可能と
したので、メインビット線及びメイングランド線の寄生
容量が減少し高速動作に有利である。
【図面の簡単な説明】
【図１】本発明の第１実施例のメモリセルバンクを示す
回路図。
【図２】本発明の第１実施例のメモリセルバンクを示す
平面図。
【図３】本発明の第２実施例のメモリセルバンクを示す
回路図。
【図４】本発明の第２実施例のメモリセルバンクを示す
平面図。
【図５】従来の半導体メモリの例を示す回路図。
【符号の説明】
１，２ 放電電流経路 ＣＣ１ チャネルカット領域 Ｄ１ メインビット線 Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５ 配線 Ｍ１，Ｍ２，Ｍ３，Ｍ４ メモリセルＭＯＳトランジ
スタ Ｓ１，Ｓ２，Ｓ３，Ｓ４ ブロック選択線 ＶＧ１，ＶＧ２ メイングランド線 Ｗ１…Ｗｎ ワード線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 １つのメインビット線に平行に設けられ
    た複数の配線の一端がそれぞれ接続され、前記複数の配
    線と直交する複数のワード線を有する半導体メモリにお
    いて、前記複数の配線は一端が第１のスイッチトランジ
    スタを介して前記メインビット線に接続した第１の配線
    と、一端が電源端子に接続した第２の配線と、前記第１
    の配線と前記第２の配線の間に設けられ一端が第２のス
    イッチトランジスタを介して前記メインビット線に接続
    し他端が第３のスイッチトランジスタを介して前記電源
    端子に接続した第３の配線とを含み、前記第１の配線と
    前記第３の配線の間および前記第２の配線と前記第３の
    配線の間にそれぞれ設けられゲートが前記複数のワード
    線にそれぞれ接続した複数のメモリトランジスタと、前
    記第１のスイッチトランジスタのゲートと前記第２のス
    イッチトランジスタのゲートに共通に接続した信号線と
    を有し、前記第１のスイッチトランジスタのしきい値が
    前記第２のスイッチトランジスタのしきい値より低いこ
    とを特徴とする半導体メモリ。
  2. 【請求項２】 前記メインビット線はセンスアンプに接
    続され、前記電源端子は接地電源に接続されることを特
    徴とする請求項１記載の半導体メモリ。
  3. 【請求項３】 前記メモリトランジスタは４つの異なる
    しきい値のいずれか１つを有することを特徴とする請求
    項１記載の半導体メモリ。
  4. 【請求項４】 前記第２の配線は第４のスイッチトラン
    ジスタを介して前記電源端子に接続され、前記第３のス
    イッチトランジスタのゲートと前記第４のスイッチトラ
    ンジスタのゲートに共通に接続した第２の信号線を有
    し、前記第３のスイッチトランジスタのしきい値が前記
    第４のスイッチトランジスタのしきい値より低いことを
    特徴とする請求項１記載の半導体メモリ。
  5. 【請求項５】 １つのメインビット線に平行に設けられ
    た複数の配線の一端がそれぞれ接続され、前記複数の配
    線と直交する複数のワード線を有する半導体メモリにお
    いて、前記複数の配線は一端が第１のスイッチトランジ
    スタを介して前記メインビット線に接続した第１の配線
    と、一端が第１の電源端子に接続した第２の配線と、前
    記第１の配線と前記第２の配線の間に設けられ一端が第
    ２のスイッチトランジスタを介して前記メインビット線
    に接続し他端が第３のスイッチトランジスタを介して前
    記電源端子に接続した第３の配線と、一端が第２の電源
    端子に接続した第４の配線と、前記第１の配線と前記第
    ４の配線の間に設けられ一端が第４のスイッチトランジ
    スタを介して前記メインビット線に接続し他端が第５の
    スイッチトランジスタを介して前記電源端子に接続した
    第５の配線とを含み、前記第１の配線と前記第３の配線
    の間、前記第２の配線と前記第３の配線の間、前記第１
    の配線と前記第５の配線の間および前記第４の配線と前
    記第５の配線の間にそれぞれ設けられゲートが前記複数
    のワード線にそれぞれ接続した複数のメモリトランジス
    タと、前記第１のスイッチトランジスタのゲート、前記
    第２のスイッチトランジスタのゲート、前記第４のスイ
    ッチトランジスタのゲートに共通に接続した信号線とを
    有し、前記第１のスイッチトランジスタのしきい値が前
    記第２のスイッチトランジスタおよび前記第４のスイッ
    チトランジスタのしきい値より低いことを特徴とする半
    導体メモリ。
  6. 【請求項６】 前記第１の電源端子と前記第２の電源端
    子に接続され選択的に異なる電圧を前記第１の電源端子
    と前記第２の電源端子に供給する切換回路を有する請求
    項５記載の半導体メモリ。
  7. 【請求項７】 前記第２の配線は第６のスイッチトラン
    ジスタを介して前記第１の電源端子に接続され、前記第
    ４の配線は第７のスイッチングトランジスタを介して前
    記第２の電源端子に接続され、前記第３のスイッチトラ
    ンジスタのゲート、前記第５のスイッチトランジスタの
    ゲート、前記第６のスイッチングトランジスタのゲート
    および前記第７のスイッチングトランジスタのゲートに
    共通に接続した第２の信号線を有し、前記第３のスイッ
    チトランジスタおよび前記第５のスイッチトランジスタ
    のしきい値が前記第６のスイッチングトランジスタおよ
    び前記第７のスイッチングトランジスタのしきい値より
    低いことを特徴とする請求項５記載の半導体メモリ。
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