KR100451799B1 - 운용 메모리부의 메모리 모듈 - Google Patents

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Abstract

본 발명은 운용 메모리부의 메모리 모듈 (memory module)에 관한 것으로서, 특히 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크(bank) 수를 줄일 수 있는 운용 메모리부의 메모리 모듈에 관한 것이다.
본 발명에 따른 운용 메모리부의 메모리 모듈은, 주제어부로부터 버스가 전송되는 버스 접속부와, 복수의 메모리로 구성된 뱅크 및 버스 접속부로부터 칩 인에이블 신호를 메모리로 전송하는 칩 인에이블 신호 변환기를 구비한다.
특히, 칩 인에이블 신호 변환기는 복수의 앤드(AND) 게이트와 낫(NOT) 게이트의 조합회로로 구성된다.
이와같은 본 발명에 의하면, 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크 수를 줄일 수 있는 장점이 있다.

Description

운용 메모리부의 메모리 모듈{Memory module in a operating memory part}
본 발명은 일반적인 데이터 처리 시스템에 채용되는 운용 메모리부의 메모리 모듈(memory module)에 관한 것으로서, 특히 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크(bank) 수를 줄일 수 있는 운용 메모리부의 메모리 모듈에 관한 것이다.
일반적으로, 엠디씨유는 도 1에 나타낸 바와 같이 구성된다. 도 1을 참조하면, 상기 엠디씨유(100)는 연산과 처리를 수행하는 중앙처리장치부(110)와, 시스템에 대한 인터럽트부(121)와 경보집중부(122)를 갖는 인터럽트/경보 감시부(120)와, 메모리 영역과 외부 시스템과의 연결을 위한 외부 프로그램 접속부(130) 및 제어 단말기가 연결되는 씨아이티 터미널 연결부(140)를 구비한다.
한편, 도 2는 종래의 중앙처리장치부의 구성 및 신호 흐름을 나타낸 개요도이다. 도 1과 도 2를 참조하면, 상기 중앙처리장치부(110)는 데이터를 저장하는 디램(DRAM)(111)과, 연산을 처리하는 씨피유(112)와, 운영체제(operating system)를 탑재하기 위한 프로그램이 포함된 부트업(bootup) 메모리부(113) 및 플래시(FLASH) 메모리로 구성되어 언제든지 소프트웨어 업그레이드(software upgrade)를 할 수 있는 운용 메모리부(114)를 구비한다.
또한, 도 3은 종래의 운용 메모리부의 메모리 모듈 구성을 나타낸 개요도이다. 도 3에 나타낸 바와 같이 상기 운용 메모리부(114)는, 심(SIMM:Single In-line Memory Module)형태의 분리형 모듈로 제작되며, 4Mbit 용량의 메모리 4개(151, 152, 153, 154)를 갖는 제 1 뱅크(150)와, 또 다른 4Mbit 용량의 메모리 4개(161, 162, 163, 164)를 갖는 제 2 뱅크(160) 및 상기 씨피유(112)와 버스를 접속시키는 버스 접속부(170)를 구비한다.
여기서, 도 3의 버스 접속부(170)에 있는 씨에스1(CS1)과 씨에스2(CS2)는 각 메모리 칩을 선택하는 칩 인에이블 신호를 나타낸다. 이때, 씨에스1<0:3>은 각각 제 1 뱅크(150)에 있는 메모리(151, 152, 153, 154)로 전달되는 4개의 칩 인에이블 신호를 나타내며, 씨에스2<0:3>은 각각 제 2 뱅크(160)에 있는 메모리(161, 162, 163, 164)로 전달되는 4개의 칩 인에이블 신호를 나타낸다.
그런데, 메모리는 시장 특성상 그 용량이나 종류가 빠른 속도로 업그레이드 되고 있으며, 조기에 단종되기도 한다. 이에 따라, 용량이 큰 메모리를 사용하면 메모리 칩의 수를 줄여 뱅크의 수를 줄일 수도 있으며, 시장 환경의 변화에도 대처할 수 있다. 그러나, 종래의 마더보드를 이용할 경우에는, 메모리 사용 구조상 뱅크의 수를 줄일 수 없으므로 용량이 큰 메모리로 대체하지 못하고 있는 실정이다.
본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크 수를 줄일 수 있는 운용 메모리부의 메모리 모듈을 제공함에 그 목적이 있다.
도 1은 일반적인 엠디씨유의 구성을 나타낸 블록도.
도 2는 종래의 중앙처리장치부의 구성 및 신호 흐름을 나타낸 개요도.
도 3은 종래의 운용 메모리부의 메모리 모듈 구성을 나타낸 개요도.
도 4는 본 발명에 따른 운용 메모리부의 메모리 모듈 구성을 나타낸 개요도.
<도면의 주요 부분에 대한 부호의 설명>
100... 엠디씨유 110... 중앙처리장치부
111... 디램 112... 씨피유
113... 부트업 메모리부 114, 200... 운용 메모리부
120... 인터럽트/경보감시부 121... 인터럽트부
122... 경보집중부 130... 외부 프로그램 접속부
140... 씨아이티 터미널 연결부 150, 210... 제 1 뱅크
151, 152, 153, 154... 메모리(4M) 160... 제 2 뱅크
161, 162, 163, 164... 메모리(4M) 170, 230... 버스 접속부
211... 제 1 메모리(8M) 212... 제 2 메모리(8M)
213... 제 3 메모리(8M) 214... 제 4 메모리(8M)
220... 칩 인에이블 신호 변환기 221... 제 1 변환 회로부
222... 제 2 변환 회로부 223... 제 3 변환 회로부
224... 제 4 변환 회로부
상기의 목적을 달성하기 위하여 본 발명에 따른 운용 메모리부의 메모리 모듈은, 주제어부로부터 버스가 전송되는 버스 접속부와, 복수의 메모리로 구성된 뱅크 및 상기 버스 접속부로부터 칩 인에이블 신호를 상기 메모리로 전송하는 칩 인에이블 신호 변환기를 구비하는 점에 그 특징이 있다.
특히, 상기 칩 인에이블 신호 변환기는 복수의 앤드(AND) 게이트와 낫(NOT) 게이트의 조합회로로 구성되는 점에 그 특징이 있다.
이와같은 본 발명에 의하면, 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크 수를 줄일 수 있는 장점이 있다.
이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명에 따른 엠디씨유 운용 메모리부의 메모리 모듈 구성을 나타낸 개요도이다. 도 4를 참조하면, 본 발명에 따른 운용 메모리부(200)는 8Mbit 용량의 메모리 4개(211, 212, 213, 214)를 갖는 제 1 뱅크(210)와, 칩 인에이블 신호를 메모리에 전달하는 4개의 변환 회로부(221, 222, 223, 224)를 갖는 칩 인에이블 신호 변환기(220) 및 엠디씨유의 씨피유와 버스를 접속시키는 버스 접속부(230)를 구비한다.
도 4에 나타낸 본 발명에 따른 운용 메모리부(200)와 도 3에 나타낸 종래의 운용 메모리부(114)는 모두 32Mbit의 총 메모리 용량을 가지며, 동일한 기능을 수행한다. 종래의 운용 메모리부(114)는 8개의 4Mbit 메모리(151, 152, 153, 154, 161, 162, 163, 164)를 사용하였으며, 본 발명에 따른 운용 메모리부(200)는 4개의8Mbit 메모리(211, 212, 213, 214)를 사용하였다.
한편, 본 발명에 따른 버스 접속부(230)에서 처리하는 A<2:20>, D<0:31>, CS1<0:3> 및 CS2<0:3>의 어드레스, 데이터, 칩 인에이블 신호는 종래의 버스 접속부(170)에서 처리하는 것과 동일하다.
다만, 종래의 운용 메모리부(114)는 8개의 4Mbit 메모리(151, 152, 153, 154, 161, 162, 163, 164)와 8개의 칩 인에이블 신호(CS1<0:3>, CS2<0:3>)를 갖는데 반하여, 본 발명에 따른 운용 메모리부(200)는 4개의 8Mbit 메모리(211, 212, 213, 214)와 8개의 칩 인에이블 신호(CS1<0:3>, CS2<0:3>)를 갖는다. 이것은, 마더 보드의 변경없이 메모리 용량만을 변경하여 메모리 모듈을 구성하기 때문에, 상기 버스 접속부(230)를 통해 전달되는 신호들은 종래의 신호 구성과 동일하기 때문이다.
본 발명에 의하면, 제 1 메모리(211)에 전달되는 칩 인에이블 신호는 CS1_0와 CS2_0이며, 이 칩 인에이블 신호들은 제 1 변환 회로부(221)를 거쳐서 상기 제 1 메모리(211)에 전달된다. 이때, 상기 제 1 메모리(211)의 칩 인에이블이 활성화 된 상태는 전달되는 칩 인에이블 신호가 로우(low) 신호일 때이다.
한편, 상기 제 1 변환 회로부(221)는 종래 운용 메모리부(114)의 제 1 뱅크 (150)의 4Mbit 메모리(151)에 전달되는 칩 인에이블 신호 CS1_0과 제 2 뱅크(160)의 4Mbit 메모리(161)에 전달되는 칩 인에이블 신호 CS2_0을 상기 버스 접속부 (230)로부터 8Mbit 용량의 상기 제 1 메모리(211)로 전달한다. 이때, 상기 제 1 변환 회로부(221)는 앤드(AND) 게이트와 낫(NOT) 게이트의 조합으로 구성되어 있음으로써, 칩 인에이블 신호 CS1_0와 CS2_0를 처리할 수 있다.
여기서, 상기 제 1 변환 회로부(221)에서의 칩 인에이블 신호 처리를 설명하면, CS1_0가 로우(low) 신호이고 CS2_0가 하이(high) 신호인 경우, 즉 종래의 제 1 뱅크(150)의 메모리(151)가 칩 인에이블인 경우에는, 상기 제 1 변환 회로부(221)를 거쳐서 상기 제 1 메모리(211)로 전달되는 신호는, 칩 인에이블 신호가 로우 신호이고 A19 핀으로 전달되는 신호는 로우 신호가 된다. 한편 CS1_0가 하이 신호이고 CS2_0가 로우 신호인 경우, 즉 종래의 제 2 뱅크(160)의 메모리(161)가 칩 인에이블인 경우에는, 상기 제 1 변환 회로부(221)를 거쳐서 상기 제 1 메모리(211)로 들어가는 신호는, 칩 인에이블 신호가 로우이고 A19 핀으로 전달되는 신호가 하이 신호가 된다. 여기서 A19핀으로 전달되는 신호에 따라서 종래의 제 1 뱅크(150)로 전달되는 신호와 제 2 뱅크(160)로 전달되는 신호가 구분된다.
한편, 제 2 메모리(212), 제 3 메모리(213) 및 제 4 메모리(214)에 칩 인에이블 신호를 각각 전달하는 제 2 변환 회로부(222), 제 3 변환 회로부(223) 및 제 4 변환 회로부(224)의 동작은 상기 설명된 제 1 변환 회로부(221)의 동작과 동일하다.
이상의 설명에서와 같이, 본 발명에 따른 메모리 모듈은, 종래의 마더 보드와 저장 용량이 큰 메모리를 사용하여, 총 메모리 용량은 동일하고 뱅크 수를 줄일 수 있는 장점이 있다.

Claims (2)

  1. 주제어부로부터 버스가 전송되는 버스 접속부와;
    복수의 메모리(memory)로 구성된 뱅크(bank); 및
    복수의 앤드(AND) 게이트와 낫(NOT) 게이트의 조합회로로 구성되고, 상기 버스 접속부로부터 칩 인에이블(chip enable) 신호를 상기 메모리로 전송하는 칩 인에이블 신호 변환기를 구비하는 것을 특징으로 하는 운용 메모리부의 메모리 모듈.
  2. 삭제
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