JP3134762B2 - 半導体記憶装置およびこの装置からのデータ読み出し方法 - Google Patents
半導体記憶装置およびこの装置からのデータ読み出し方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びこの装置からのデータ読み出し方法に係わり、特に製
造時のイオン注入工程を複数回行なってしきい値を制御
することにより１つのメモリセルに多段階の情報が格納
可能なリードオンリメモリ（以下、多値ＲＯＭと称す）
のデータ読み出し時において、プリチャージ回路から仮
想接地線へのリーク電流の発生によりしきい値が高いメ
モリセルのデータを読み出せなくなる欠点を改善する半
導体記憶装置およびこの装置からのデータ読み出し方法
に関する。
びこの装置からのデータ読み出し方法に係わり、特に製
造時のイオン注入工程を複数回行なってしきい値を制御
することにより１つのメモリセルに多段階の情報が格納
可能なリードオンリメモリ（以下、多値ＲＯＭと称す）
のデータ読み出し時において、プリチャージ回路から仮
想接地線へのリーク電流の発生によりしきい値が高いメ
モリセルのデータを読み出せなくなる欠点を改善する半
導体記憶装置およびこの装置からのデータ読み出し方法
に関する。
【０００２】
【従来の技術】ＲＯＭは、書き込む情報を半導体製造工
程におけるフォトマスクによって特定のパターン化をし
て書き込むものであり、一度書き込まれた記憶情報は書
き換えることが出来ず、したがって電源を切っても記憶
情報は消えない不揮発性を特徴とする記憶装置である。
また、メモリセルの構造が特別な製造工程を必要とせず
経済的に有利であり、さらに書き込み動作が不要である
ため全体の回路構成が簡素化され、大容量化に適してい
る。
程におけるフォトマスクによって特定のパターン化をし
て書き込むものであり、一度書き込まれた記憶情報は書
き換えることが出来ず、したがって電源を切っても記憶
情報は消えない不揮発性を特徴とする記憶装置である。
また、メモリセルの構造が特別な製造工程を必要とせず
経済的に有利であり、さらに書き込み動作が不要である
ため全体の回路構成が簡素化され、大容量化に適してい
る。
【０００３】このＲＯＭは半導体基板上に複数のメタル
デジット線およびメタル仮想接地線が互に平行状態でか
つ交互に配設され、それぞれの隣接するメタルデジット
線およびメタル仮想接地線の間にメモリバンクの異なる
メモリセルが複数個ずつ配置されたメモリセルアレイを
備えている。このメモリセルに格納されたデータを外部
に読み出す方法は、まず読み出すべきデータが格納され
たメモリセルに配設されたワード線を活性化し、特定す
べきメモリセルのデジット線を選択することによって、
このデジット線の電位をセンスアンプで増幅した後外部
へ出力させている。
デジット線およびメタル仮想接地線が互に平行状態でか
つ交互に配設され、それぞれの隣接するメタルデジット
線およびメタル仮想接地線の間にメモリバンクの異なる
メモリセルが複数個ずつ配置されたメモリセルアレイを
備えている。このメモリセルに格納されたデータを外部
に読み出す方法は、まず読み出すべきデータが格納され
たメモリセルに配設されたワード線を活性化し、特定す
べきメモリセルのデジット線を選択することによって、
このデジット線の電位をセンスアンプで増幅した後外部
へ出力させている。
【０００４】ここで本発明の関連技術としての多値ＲＯ
Ｍについてその概略をを説明しておく。半導体の微細化
技術の進展に伴ない上述したＲＯＭの容量も大きくなっ
てきたが、さらなる大容量化の一手段として多値ＲＯＭ
が知られている。この多値ＲＯＭは、例えば、特開昭５
３−８１０２４号公報および特願平７−７５７６６号に
記載されている。この技術は、４種類のフォトマスクを
用いることにより、それぞれのマスクごとに注入濃度の
異なるイオン注入を４回行ない、メモリセルのしきい値
を１６段階に設定することが出来るというものである。
Ｍについてその概略をを説明しておく。半導体の微細化
技術の進展に伴ない上述したＲＯＭの容量も大きくなっ
てきたが、さらなる大容量化の一手段として多値ＲＯＭ
が知られている。この多値ＲＯＭは、例えば、特開昭５
３−８１０２４号公報および特願平７−７５７６６号に
記載されている。この技術は、４種類のフォトマスクを
用いることにより、それぞれのマスクごとに注入濃度の
異なるイオン注入を４回行ない、メモリセルのしきい値
を１６段階に設定することが出来るというものである。
【０００５】上述した多値ＲＯＭを説明するためにワー
ド線駆動電圧を示した図１３（ａ）およびそのしきい値
に関するデータの真理値表を示した図１３（ｂ）を参照
すると、ここでは説明を容易にするために４種類のしき
い値の場合について示してある。はじめにデータの書き
込みについて述べると、この多値ＲＯＭは、上述したよ
うに製造工程におけるイオン注入により、メモリセルの
それぞれに対して所望のしきい値を設定する。例えば保
持データを“００”としたいセルにはしきい値ＶＴを
０．４Ｖに設定し、データを“０１”としたいセルには
しきい値１．４Ｖを、データを“１０”としたいセルに
はしきい値２．４Ｖを、データを“１１”としたいセル
にはしきい値３．５Ｖをそれぞれ設定する。
ド線駆動電圧を示した図１３（ａ）およびそのしきい値
に関するデータの真理値表を示した図１３（ｂ）を参照
すると、ここでは説明を容易にするために４種類のしき
い値の場合について示してある。はじめにデータの書き
込みについて述べると、この多値ＲＯＭは、上述したよ
うに製造工程におけるイオン注入により、メモリセルの
それぞれに対して所望のしきい値を設定する。例えば保
持データを“００”としたいセルにはしきい値ＶＴを
０．４Ｖに設定し、データを“０１”としたいセルには
しきい値１．４Ｖを、データを“１０”としたいセルに
はしきい値２．４Ｖを、データを“１１”としたいセル
にはしきい値３．５Ｖをそれぞれ設定する。
【０００６】次にこのＲＯＭからデータを読み出す場合
は、例えばワード線の駆動電位をＶ１、Ｖ２およびＶ３
と変化させて読み出す。このときワード線の駆動電位Ｖ
１、Ｖ２およびＶ３としきい値ＶＴとの関係は、０．４
Ｖ＜Ｖ１＜１．４Ｖ＜Ｖ２＜２．４Ｖ＜Ｖ３＜３．５Ｖ
の状態にある。
は、例えばワード線の駆動電位をＶ１、Ｖ２およびＶ３
と変化させて読み出す。このときワード線の駆動電位Ｖ
１、Ｖ２およびＶ３としきい値ＶＴとの関係は、０．４
Ｖ＜Ｖ１＜１．４Ｖ＜Ｖ２＜２．４Ｖ＜Ｖ３＜３．５Ｖ
の状態にある。
【０００７】期間ｔ１でワード線に駆動電位Ｖ１を供給
してメモリセルからデータを読み出す場合に、しきい値
がＶＴ＝０．４Ｖに設定したメモリセルのみが活性化
（ＯＮ）され、その他のメモリセルは非活性（ＯＦＦ）
のままである。したがって、選択したメモリセルがＯＮ
であれば、そのセルのしきい値はＶＴ＝０．４Ｖである
ことが判別出来る。読み出し期間ｔ２でワード線に駆動
電位Ｖ２を供給すると、しきい値ＶＴ＝０．４Ｖおよび
ＶＴ＝１．４ＶのメモリセルのみがＯＮとなり、その他
のメモリセルはＯＦＦのままである。したがって選択し
たメモリセルがｔ２でＯＮでありかつｔ１でＯＦＦであ
ったなら、そのセルのしきい値はＶＴ＝１．４Ｖである
ことが判別出来る。読み出し期間ｔ３でワード線に駆動
電位Ｖ３を供給すると、しきい値ＶＴ＝０．４Ｖ、ＶＴ
＝１．４ＶおよびＶＴ＝２．４Ｖに設定したメモリセル
がＯＮとなり、ＶＴ＝３．５ＶのメモリセルはＯＦＦの
ままである。したがって選択したメモリセルがｔ３でＯ
Ｎでありかつｔ１，ｔ２でＯＦＦであったなら、そのメ
モリセルのしきい値はＶＴ＝２．４Ｖであることが判別
出来る。また、選択したメモリセルがｔ３でＯＦＦであ
ったなら、そのメモリセルのしきい値はＶＴ＝３．５Ｖ
であることも同時に判別出来る。
してメモリセルからデータを読み出す場合に、しきい値
がＶＴ＝０．４Ｖに設定したメモリセルのみが活性化
（ＯＮ）され、その他のメモリセルは非活性（ＯＦＦ）
のままである。したがって、選択したメモリセルがＯＮ
であれば、そのセルのしきい値はＶＴ＝０．４Ｖである
ことが判別出来る。読み出し期間ｔ２でワード線に駆動
電位Ｖ２を供給すると、しきい値ＶＴ＝０．４Ｖおよび
ＶＴ＝１．４ＶのメモリセルのみがＯＮとなり、その他
のメモリセルはＯＦＦのままである。したがって選択し
たメモリセルがｔ２でＯＮでありかつｔ１でＯＦＦであ
ったなら、そのセルのしきい値はＶＴ＝１．４Ｖである
ことが判別出来る。読み出し期間ｔ３でワード線に駆動
電位Ｖ３を供給すると、しきい値ＶＴ＝０．４Ｖ、ＶＴ
＝１．４ＶおよびＶＴ＝２．４Ｖに設定したメモリセル
がＯＮとなり、ＶＴ＝３．５ＶのメモリセルはＯＦＦの
ままである。したがって選択したメモリセルがｔ３でＯ
Ｎでありかつｔ１，ｔ２でＯＦＦであったなら、そのメ
モリセルのしきい値はＶＴ＝２．４Ｖであることが判別
出来る。また、選択したメモリセルがｔ３でＯＦＦであ
ったなら、そのメモリセルのしきい値はＶＴ＝３．５Ｖ
であることも同時に判別出来る。
【０００８】この様にして読み出し期間ｔ１〜ｔ３によ
り選択セルの４種類のしきい値を判別し、それぞれのし
きい値に対応したデータを出力することで１つのメモリ
セルから２ビットのデータを読み出すことが出来る。
り選択セルの４種類のしきい値を判別し、それぞれのし
きい値に対応したデータを出力することで１つのメモリ
セルから２ビットのデータを読み出すことが出来る。
【０００９】上述したＲＯＭまたは多値ＲＯＭにおいて
は、ＰＮ接合によって素子分離を行なった拡散デジット
線、拡散仮想接地線を用いたプレーナ構造のメモリセル
が一般的であり、デジット線の負荷を軽減するためにメ
モリセルを複数のブロックに分けて、これらのブロック
ごとにデジット線を選択するようにしたバンクセレクタ
が用いられている。
は、ＰＮ接合によって素子分離を行なった拡散デジット
線、拡散仮想接地線を用いたプレーナ構造のメモリセル
が一般的であり、デジット線の負荷を軽減するためにメ
モリセルを複数のブロックに分けて、これらのブロック
ごとにデジット線を選択するようにしたバンクセレクタ
が用いられている。
【００１０】この場合は、通常のＮＯＲ型ＲＯＭが全て
のセルトランジスタのソース電極を接地電位に直接接続
するのに対し、ソース電極はバンクごとにデジット線方
向に配設された接地用の配線、いわゆるメタル仮想接地
線にバンクごとに共通接続されており、このメタル仮想
接地線のうち、列アドレス信号に応答して選択されたメ
タル仮想接地線のみが接地電位に接続されるものであ
る。
のセルトランジスタのソース電極を接地電位に直接接続
するのに対し、ソース電極はバンクごとにデジット線方
向に配設された接地用の配線、いわゆるメタル仮想接地
線にバンクごとに共通接続されており、このメタル仮想
接地線のうち、列アドレス信号に応答して選択されたメ
タル仮想接地線のみが接地電位に接続されるものであ
る。
【００１１】従来のＲＯＭの一例の主要部をブロック図
で示した図１４を参照すると、このＲＯＭ７００は、前
述した多値ＲＯＭであり、メモリセルブロック１１と、
メモリセルブロック１１の内部にプリバイアス線Ｌ１１
を介してプリバイアス電位を供給するプリバイアス回路
１２と、メモリセルブロック１１内部に配設される仮想
接地線Ｌ２５を主仮想接地線Ｌ１５を介して接地電位に
接続する仮想接地選択回路１３と、メモリセルブロック
１１から延長された選択デジット線Ｌ１２を選択すると
ともに、仮想接地選択回路１３の出力端と接続される主
仮想接地線Ｌ１５にメモリセルブロックから延長された
選択仮想接地線Ｌ１４とを選択的に接続するＹセレクタ
（以下、列セレクタと称す）１４と、列セレクタ１４で
選択されたデシット線Ｌ１６の電位を増幅するセンスア
ンプ１５と、ワード線を制御線Ｌ１７を介して選択制御
するワード線制御部１７およびバンクセレクタを制御線
Ｌ１８を介して選択制御するバンク制御部からなるＸデ
コーダ１６とからなる。
で示した図１４を参照すると、このＲＯＭ７００は、前
述した多値ＲＯＭであり、メモリセルブロック１１と、
メモリセルブロック１１の内部にプリバイアス線Ｌ１１
を介してプリバイアス電位を供給するプリバイアス回路
１２と、メモリセルブロック１１内部に配設される仮想
接地線Ｌ２５を主仮想接地線Ｌ１５を介して接地電位に
接続する仮想接地選択回路１３と、メモリセルブロック
１１から延長された選択デジット線Ｌ１２を選択すると
ともに、仮想接地選択回路１３の出力端と接続される主
仮想接地線Ｌ１５にメモリセルブロックから延長された
選択仮想接地線Ｌ１４とを選択的に接続するＹセレクタ
（以下、列セレクタと称す）１４と、列セレクタ１４で
選択されたデシット線Ｌ１６の電位を増幅するセンスア
ンプ１５と、ワード線を制御線Ｌ１７を介して選択制御
するワード線制御部１７およびバンクセレクタを制御線
Ｌ１８を介して選択制御するバンク制御部からなるＸデ
コーダ１６とからなる。
【００１２】メモリセルブロック１１は、メモリセル１
９と、このメモリセル１９を選択するためのワード線Ｌ
１９と、拡散デジット線Ｌ２０およびＬ２１をバンクご
とに選択するデジット側バンクセレクタ２０と、このデ
ジット側バンクセレクタ２０のトランジスタ２１および
２２を介して拡散デジット線Ｌ２０およびＬ２１がデジ
ットコンタクト２３で接続されるメタルデジット線Ｌ２
２と、メモリセル１９のソース電極の拡散接地線Ｌ２３
およびＬ２４をバンクごとに選択する接地側バンクセレ
クタ２４と、この接地側バンクセレクタ２４のトランジ
スタ２５および２６を介して拡散接地線Ｌ２３およびＬ
２４がデジットコンタクト２７で接続されるメタル仮想
接地線Ｌ２５とから構成される。
９と、このメモリセル１９を選択するためのワード線Ｌ
１９と、拡散デジット線Ｌ２０およびＬ２１をバンクご
とに選択するデジット側バンクセレクタ２０と、このデ
ジット側バンクセレクタ２０のトランジスタ２１および
２２を介して拡散デジット線Ｌ２０およびＬ２１がデジ
ットコンタクト２３で接続されるメタルデジット線Ｌ２
２と、メモリセル１９のソース電極の拡散接地線Ｌ２３
およびＬ２４をバンクごとに選択する接地側バンクセレ
クタ２４と、この接地側バンクセレクタ２４のトランジ
スタ２５および２６を介して拡散接地線Ｌ２３およびＬ
２４がデジットコンタクト２７で接続されるメタル仮想
接地線Ｌ２５とから構成される。
【００１３】前述したプレーナ構造によるメモリセルお
よびバンクセレクタのトランジスタは、例えばメモリセ
ル１９の場合、Ｎチャネル型トランジスタがＸ軸方向に
所定の数だけ隣接して配置されており、一方に隣接する
トランジスタとはドレイン電極を共通電極として形成さ
れ、他方に隣接するトランジスタともソース電極が共通
電極として形成され、その表面に薄い絶縁酸化膜を介し
てポリシリコン層によるワード線Ｌ１９が形成されてい
るので、１本のワード線を活性化するとこれらの隣接す
るトランジスタは全て活性化される。ドレイン電極およ
びソース電極をそれぞれ共通電極にするのでこれらの各
トランジスタ間には通常のトランジスタで用いる素子間
分離のための厚いフイールド酸化膜を形成させる必要が
なく、フイールド酸化膜が不要な分素子面積が小さくな
る。
よびバンクセレクタのトランジスタは、例えばメモリセ
ル１９の場合、Ｎチャネル型トランジスタがＸ軸方向に
所定の数だけ隣接して配置されており、一方に隣接する
トランジスタとはドレイン電極を共通電極として形成さ
れ、他方に隣接するトランジスタともソース電極が共通
電極として形成され、その表面に薄い絶縁酸化膜を介し
てポリシリコン層によるワード線Ｌ１９が形成されてい
るので、１本のワード線を活性化するとこれらの隣接す
るトランジスタは全て活性化される。ドレイン電極およ
びソース電極をそれぞれ共通電極にするのでこれらの各
トランジスタ間には通常のトランジスタで用いる素子間
分離のための厚いフイールド酸化膜を形成させる必要が
なく、フイールド酸化膜が不要な分素子面積が小さくな
る。
【００１４】メモリセルブロック１１を具体的に図示し
た図１５を参照すると、この記憶装置８００は、メモリ
セル３１、３２、３３、３４、３５…と、これらのメモ
リセルのドレイン電極の拡散デジット線Ｌ３１〜Ｌ３３
およびＬ３４〜Ｌ３６がデジット側バンクセレクタを構
成する左側のデジット選択トランジスタ３６〜３８およ
び右側のデジット選択トランジスタ３９〜４１のソース
電極にそれぞれ接続される。これらのトランジスタのゲ
ート電極にはバンクセレクト信号が選択線Ｌ６３および
Ｌ６４を介して供給され、デジット選択トランジスタ３
６および３９のドレイン電極は出力節点５１に、３７お
よび４０のドレイン電極は出力節点５２に、３８および
４１のドレイン電極は出力節点５３にそれぞれ共通接続
される。
た図１５を参照すると、この記憶装置８００は、メモリ
セル３１、３２、３３、３４、３５…と、これらのメモ
リセルのドレイン電極の拡散デジット線Ｌ３１〜Ｌ３３
およびＬ３４〜Ｌ３６がデジット側バンクセレクタを構
成する左側のデジット選択トランジスタ３６〜３８およ
び右側のデジット選択トランジスタ３９〜４１のソース
電極にそれぞれ接続される。これらのトランジスタのゲ
ート電極にはバンクセレクト信号が選択線Ｌ６３および
Ｌ６４を介して供給され、デジット選択トランジスタ３
６および３９のドレイン電極は出力節点５１に、３７お
よび４０のドレイン電極は出力節点５２に、３８および
４１のドレイン電極は出力節点５３にそれぞれ共通接続
される。
【００１５】さらに、これらの出力節点５１，５２，お
よび５３はすべてプリバイアス回路１２からプリバイア
ス線Ｌ６２を介してプリバイアス電圧Ｖｐｂが供給され
るとともに、それぞれ対応するデジット側列セレクタの
デジット選択トランジスタ４２，４３および４４を介し
てセンスアンプ１５に接続される。
よび５３はすべてプリバイアス回路１２からプリバイア
ス線Ｌ６２を介してプリバイアス電圧Ｖｐｂが供給され
るとともに、それぞれ対応するデジット側列セレクタの
デジット選択トランジスタ４２，４３および４４を介し
てセンスアンプ１５に接続される。
【００１６】一方、仮想接地側はメモリセル３１、３
２、３３、３４、…の各ソース電極の拡散仮想接地線Ｌ
４６〜Ｌ４８、Ｌ４９〜Ｌ５１が仮想接地側バンクセレ
クタを構成する左側の仮想接地選択トランジスタ５４〜
５６および右側の仮想接地選択トランジスタ５７〜５９
のドレイン電極にそれぞれ接続される。これらのトラン
ジスタ５４〜５６のゲート電極にもバンクセレクト信号
がセレクト線Ｌ６５を介して供給され、５４〜５６のゲ
ート電極にはバンクセレクト線Ｌ６６を介して供給され
る。仮想接地選択トランジスタ５４および５７のソース
電極は仮想接地側出力節点６６に、５５および５８のド
レイン電極は出力節点６７に、５６および５９のドレイ
ン電極は出力節点６８にそれぞれ共通接続される。
２、３３、３４、…の各ソース電極の拡散仮想接地線Ｌ
４６〜Ｌ４８、Ｌ４９〜Ｌ５１が仮想接地側バンクセレ
クタを構成する左側の仮想接地選択トランジスタ５４〜
５６および右側の仮想接地選択トランジスタ５７〜５９
のドレイン電極にそれぞれ接続される。これらのトラン
ジスタ５４〜５６のゲート電極にもバンクセレクト信号
がセレクト線Ｌ６５を介して供給され、５４〜５６のゲ
ート電極にはバンクセレクト線Ｌ６６を介して供給され
る。仮想接地選択トランジスタ５４および５７のソース
電極は仮想接地側出力節点６６に、５５および５８のド
レイン電極は出力節点６７に、５６および５９のドレイ
ン電極は出力節点６８にそれぞれ共通接続される。
【００１７】これらの仮想接地側出力節点６６，６７，
および６８はすべてプリバイアス回路１２からプリバイ
アス線Ｌ６２を介してプリバイアス電位が供給されると
ともに、出力節点６６が仮想接地側列セレクタの仮想接
地選択トランジスタ６０を介して仮想接地線Ｌ５８に、
トランジスタ６３を介して仮想接地線Ｌ５９にそれぞれ
接続される。同様に、出力節点６７が仮想接地選択トラ
ンジスタ６１を介して主仮想接地線Ｌ５８に、トランジ
スタ６４を介して仮想接地線Ｌ５９にそれぞれ接続さ
れ、出力節点６８が仮想接地選択トランジスタ６２を介
して仮想接地線Ｌ５８に、トランジスタ６５を介して仮
想接地線Ｌ５９にそれぞれ接続される。
および６８はすべてプリバイアス回路１２からプリバイ
アス線Ｌ６２を介してプリバイアス電位が供給されると
ともに、出力節点６６が仮想接地側列セレクタの仮想接
地選択トランジスタ６０を介して仮想接地線Ｌ５８に、
トランジスタ６３を介して仮想接地線Ｌ５９にそれぞれ
接続される。同様に、出力節点６７が仮想接地選択トラ
ンジスタ６１を介して主仮想接地線Ｌ５８に、トランジ
スタ６４を介して仮想接地線Ｌ５９にそれぞれ接続さ
れ、出力節点６８が仮想接地選択トランジスタ６２を介
して仮想接地線Ｌ５８に、トランジスタ６５を介して仮
想接地線Ｌ５９にそれぞれ接続される。
【００１８】仮想接地選択回路１３ａおよび１３ｂは外
部から供給される第１の主仮想接地選択信号ＶＧＲおよ
び第２の主仮想接地選択信号ＶＧＬのＨレベル（ここで
はＶＣＣレベルとする）にそれぞれ応答して主仮想接地
線Ｌ５８およびＬ５９を接地電位に引き下げる。
部から供給される第１の主仮想接地選択信号ＶＧＲおよ
び第２の主仮想接地選択信号ＶＧＬのＨレベル（ここで
はＶＣＣレベルとする）にそれぞれ応答して主仮想接地
線Ｌ５８およびＬ５９を接地電位に引き下げる。
【００１９】なお、この図ではまとめて示してあるがプ
リバイアス回路１２はデジット側出力節点５１〜５３お
よび仮想接地側出力節点６６〜６８ごとに配置され、そ
れぞれプリバイアス電位を供給する。
リバイアス回路１２はデジット側出力節点５１〜５３お
よび仮想接地側出力節点６６〜６８ごとに配置され、そ
れぞれプリバイアス電位を供給する。
【００２０】このＲＯＭ８００の読み出し動作は、例え
ばメモリセル３１を読み出す場合は、まずワード線Ｌ１
９１の電位と仮想接地選択回路１３ｂの第１の主仮想接
地選択信号ＶＧＲと列セレクト線Ｙ２の電位とバンクセ
レクト線Ｌ６３およびＬ６５の電位とをそれぞれＨレベ
ルに設定し、他のワード線１９２〜１９ｍと仮想接地選
択回路１３ａの第２の主仮想接地選択信号ＶＧＬと列セ
レクト線Ｙ１、Ｙ３、Ｙ４の電位とバンクセレクト線Ｌ
６４およびＬ６６とをそれぞれ接地電位に設定する。こ
のときデジット線側列セレクタのデジット選択トランジ
スタ４３とデジット側バンクセレクタのセレクトトラン
ジスタ３７と仮想接地側バンクセレクタのセレクトトラ
ンジスタ５５と仮想接地側列セレクタの選択トランジス
タ６４とが活性化される。この状態でメモリセル３１の
デジット線のみが選択され、メモリセル３１のデータが
センスアンプ１５に読み出される。
ばメモリセル３１を読み出す場合は、まずワード線Ｌ１
９１の電位と仮想接地選択回路１３ｂの第１の主仮想接
地選択信号ＶＧＲと列セレクト線Ｙ２の電位とバンクセ
レクト線Ｌ６３およびＬ６５の電位とをそれぞれＨレベ
ルに設定し、他のワード線１９２〜１９ｍと仮想接地選
択回路１３ａの第２の主仮想接地選択信号ＶＧＬと列セ
レクト線Ｙ１、Ｙ３、Ｙ４の電位とバンクセレクト線Ｌ
６４およびＬ６６とをそれぞれ接地電位に設定する。こ
のときデジット線側列セレクタのデジット選択トランジ
スタ４３とデジット側バンクセレクタのセレクトトラン
ジスタ３７と仮想接地側バンクセレクタのセレクトトラ
ンジスタ５５と仮想接地側列セレクタの選択トランジス
タ６４とが活性化される。この状態でメモリセル３１の
デジット線のみが選択され、メモリセル３１のデータが
センスアンプ１５に読み出される。
【００２１】このとき、上述の選択によりデータ読み出
し経路では、センスアンプ１５→節点５２→トラジスタ
３７→デジット線Ｌ３２→メモリセル３１→拡散仮想接
地線Ｌ４７→トランジスタ５５→接点６７→トランジス
タ６４→主仮想接地線Ｌ５９の太線で示した電流経路が
形成される。
し経路では、センスアンプ１５→節点５２→トラジスタ
３７→デジット線Ｌ３２→メモリセル３１→拡散仮想接
地線Ｌ４７→トランジスタ５５→接点６７→トランジス
タ６４→主仮想接地線Ｌ５９の太線で示した電流経路が
形成される。
【００２２】一方、メモリセル３１〜３４の４つのセル
がすべて活性化されて導通するようなデータが格納され
ている場合は、ワード線方向からの流れ込み電流の経路
として、プリバイアス回路１２→節点５１→トラジスタ
３６→デジット線Ｌ３１→メモリセル３４〜３２→拡散
仮想接地線Ｌ４７→トランジスタ５５→接点６７→トラ
ンジスタ６４→主仮想接地線Ｌ５９の太線で示した電流
経路が形成される。
がすべて活性化されて導通するようなデータが格納され
ている場合は、ワード線方向からの流れ込み電流の経路
として、プリバイアス回路１２→節点５１→トラジスタ
３６→デジット線Ｌ３１→メモリセル３４〜３２→拡散
仮想接地線Ｌ４７→トランジスタ５５→接点６７→トラ
ンジスタ６４→主仮想接地線Ｌ５９の太線で示した電流
経路が形成される。
【００２３】さらにワード線方向からの流れ込み電流の
他の経路として、節点６６→トランジスタ５４→拡散仮
想接地線Ｌ４６→メモリセル３５〜３２→拡散仮想接地
線Ｌ４７→トランジスタ５５→接点６７→トランジスタ
６４→主仮想接地線Ｌ５９の太線で示した電流経路も形
成される。
他の経路として、節点６６→トランジスタ５４→拡散仮
想接地線Ｌ４６→メモリセル３５〜３２→拡散仮想接地
線Ｌ４７→トランジスタ５５→接点６７→トランジスタ
６４→主仮想接地線Ｌ５９の太線で示した電流経路も形
成される。
【００２４】上述したようにこの種のＲＯＭでは、ワー
ド線が活性化されて選択されたワード線方向のセルトラ
ンジスタは連続してＯＮするが、このときにワード線方
向からの電流の流れ込みが問題となる。
ド線が活性化されて選択されたワード線方向のセルトラ
ンジスタは連続してＯＮするが、このときにワード線方
向からの電流の流れ込みが問題となる。
【００２５】すなわち、選択されたメモリセル３１のソ
ース電極側にデータ読み出し経路以外から電流が流れこ
むことから、メモリセル３１のソース電極側の仮想接地
線を形成する拡散層抵抗によりソース電極の電位が上昇
し、データ読み出しが困難になる。特に多値ＲＯＭの場
合メモリセル３１のしきい値が高く、メモリセル３２〜
３５のしきい値が低い場合に顕著になる。
ース電極側にデータ読み出し経路以外から電流が流れこ
むことから、メモリセル３１のソース電極側の仮想接地
線を形成する拡散層抵抗によりソース電極の電位が上昇
し、データ読み出しが困難になる。特に多値ＲＯＭの場
合メモリセル３１のしきい値が高く、メモリセル３２〜
３５のしきい値が低い場合に顕著になる。
【００２６】この問題を改善した２値ＲＯＭの一例が特
開平６−６８６８３号公報に記載されている。同公報記
載の半導体記憶装置の主要部の構成を等価回路図で示し
た図１６を参照すると、この半導体記憶装置９００の構
成は、複数のブロックに分割されたメモリセルアレイの
うちの１つのブロックを示してあり、半導体基板上に互
に平行に形成された拡散配線７０１〜７０９は、拡散仮
想接地線７０５〜７０９と拡散デジット線７０１〜７０
４に分れ、それぞれが交互に配列されている。
開平６−６８６８３号公報に記載されている。同公報記
載の半導体記憶装置の主要部の構成を等価回路図で示し
た図１６を参照すると、この半導体記憶装置９００の構
成は、複数のブロックに分割されたメモリセルアレイの
うちの１つのブロックを示してあり、半導体基板上に互
に平行に形成された拡散配線７０１〜７０９は、拡散仮
想接地線７０５〜７０９と拡散デジット線７０１〜７０
４に分れ、それぞれが交互に配列されている。
【００２７】ポリシリコンによるゲート配線７１０〜７
１５は互に平行に拡散配線７０１〜７０９と直行する方
向に形成されており、それぞれ拡散ビット選択線７１０
および７１１、拡散仮想接地線７１２および７１３、ワ
ード線７１４および７１５に割り当てられている。
１５は互に平行に拡散配線７０１〜７０９と直行する方
向に形成されており、それぞれ拡散ビット選択線７１０
および７１１、拡散仮想接地線７１２および７１３、ワ
ード線７１４および７１５に割り当てられている。
【００２８】ゲート配線下であって拡散配線間の領域が
チャネル領域でありプレーナ構造のメモリセル７１６、
７１７が形成されている。このメモリセルを構成するＮ
チャネル型トランジスタ（以下、単にトランジスタと称
し特に指定する場合を除き全てＮチャネル型である）の
しきい値を前述したように数回のイオン注入により変化
させてデータを記憶させて多値ＲＯＭとし、あるいはデ
ジット線およびドレイン電極の接続有無によりデータを
記憶させる通常のＲＯＭとしている。
チャネル領域でありプレーナ構造のメモリセル７１６、
７１７が形成されている。このメモリセルを構成するＮ
チャネル型トランジスタ（以下、単にトランジスタと称
し特に指定する場合を除き全てＮチャネル型である）の
しきい値を前述したように数回のイオン注入により変化
させてデータを記憶させて多値ＲＯＭとし、あるいはデ
ジット線およびドレイン電極の接続有無によりデータを
記憶させる通常のＲＯＭとしている。
【００２９】拡散デジット線７０１〜７０４の２本ごと
にメタルデジット線７１８〜７２０が配設されており、
これらのメタルデジット線７１８〜７２０に選択的に接
続される１対の拡散デジット線７０２および７０３のう
ち、拡散デジット線７０２およびメタルデジット線７１
９の間にはデジット線選択用トランジスタ７２１が設け
られ、拡散デジット線７０３およびメタルデジット線７
１９の間にはデジット線選択用トランジスタ７２２が設
けられている。
にメタルデジット線７１８〜７２０が配設されており、
これらのメタルデジット線７１８〜７２０に選択的に接
続される１対の拡散デジット線７０２および７０３のう
ち、拡散デジット線７０２およびメタルデジット線７１
９の間にはデジット線選択用トランジスタ７２１が設け
られ、拡散デジット線７０３およびメタルデジット線７
１９の間にはデジット線選択用トランジスタ７２２が設
けられている。
【００３０】デジット線選択用トランジスタ７２１およ
び７２２のゲート電極には拡散ビット選択線７１０およ
び７１１から右側ビット選択線選択信号ＢＳＲおよび左
側ビット選択線選択信号ＢＳＬが供給される。
び７２２のゲート電極には拡散ビット選択線７１０およ
び７１１から右側ビット選択線選択信号ＢＳＲおよび左
側ビット選択線選択信号ＢＳＬが供給される。
【００３１】メタルデジット線７１８〜７２０はそれぞ
れＹゲート７２３によって１本のみが選択されてこの線
に接続され選択されたセルトランジスタのデータがセン
スアンプに送出される。
れＹゲート７２３によって１本のみが選択されてこの線
に接続され選択されたセルトランジスタのデータがセン
スアンプに送出される。
【００３２】Ｙゲート７２３およびメモリセルアレイの
間にはトランジスタ７２４〜７２６からなるプリチャー
ジ回路が設けられてその出力端がメタルデジット線７１
８〜７２０にそれぞれ接続される。
間にはトランジスタ７２４〜７２６からなるプリチャー
ジ回路が設けられてその出力端がメタルデジット線７１
８〜７２０にそれぞれ接続される。
【００３３】このプリチャージ回路は、トランジスタ７
２４〜７２６のゲートおよびドレーイン電極がそれぞれ
プリチャージ線７２７に共通接続されており、プリチャ
ージ電位ＶｐｃよりもＶｐｃ−ＶＴだけ低い電位がメタ
ルデジット線７１８〜７２０にそれぞれ供給される。
２４〜７２６のゲートおよびドレーイン電極がそれぞれ
プリチャージ線７２７に共通接続されており、プリチャ
ージ電位ＶｐｃよりもＶｐｃ−ＶＴだけ低い電位がメタ
ルデジット線７１８〜７２０にそれぞれ供給される。
【００３４】拡散仮想接地線７０５〜７０９には、２本
ごとに１本の割合でメタル仮想接地線７２８および７２
９がそれぞれ設けられ、このメタル仮想接地線７２８に
は、トランジスタ７３４および７３５を介して拡散仮想
接地線７０６および７０７が、メタル仮想接地線７２９
には、トランジスタ７３６および７３７を介して拡散仮
想接地線７０８および７０９がそれぞれ接続される。同
様にメタル仮想接地線７２８には、トランジスタ７３０
および７３１を介して拡散仮想接地線７０５および７０
６が、メタル仮想接地線７２９には、トランジスタ７３
２および７３３を介して拡散仮想接地線７０７および７
０８がそれぞれ接続される。
ごとに１本の割合でメタル仮想接地線７２８および７２
９がそれぞれ設けられ、このメタル仮想接地線７２８に
は、トランジスタ７３４および７３５を介して拡散仮想
接地線７０６および７０７が、メタル仮想接地線７２９
には、トランジスタ７３６および７３７を介して拡散仮
想接地線７０８および７０９がそれぞれ接続される。同
様にメタル仮想接地線７２８には、トランジスタ７３０
および７３１を介して拡散仮想接地線７０５および７０
６が、メタル仮想接地線７２９には、トランジスタ７３
２および７３３を介して拡散仮想接地線７０７および７
０８がそれぞれ接続される。
【００３５】これらのトランジスタ７３０〜７３３およ
び７３４〜７３７には拡散仮想接地信号ＧＳＬおよびＧ
ＳＲがそれぞれ供給される。
び７３４〜７３７には拡散仮想接地信号ＧＳＬおよびＧ
ＳＲがそれぞれ供給される。
【００３６】メタル仮想接地線７２８および７２９には
プリチャージ選択回路７３８および７３９が接続され、
プリチャージ電位Ｖｐｃまたは接地電位が供給される。
プリチャージ選択回路７３８および７３９が接続され、
プリチャージ電位Ｖｐｃまたは接地電位が供給される。
【００３７】この半導体記憶装置の読み出し動作は、例
えばメモリセル７１７を読み出す場合は、まずワード線
と拡散仮想接地選択線７１２と拡散ビット選択線７１０
とをＶＣＣレベルに設定し、拡散仮想接地選択線７１３
と拡散ビット選択線７１１とを接地電位に設定する。こ
のときメタル仮想接地線７２８のみが接地電位になり、
それ以外のメタル仮想接地線はプリチャージ電位Ｖｐｃ
にすることにより、拡散仮想接地線７０６および７０７
が接地電位になり、それ以外の拡散仮想接地線７０５、
７０８および７０９がプリチャージ電位Ｖｐｃになる。
えばメモリセル７１７を読み出す場合は、まずワード線
と拡散仮想接地選択線７１２と拡散ビット選択線７１０
とをＶＣＣレベルに設定し、拡散仮想接地選択線７１３
と拡散ビット選択線７１１とを接地電位に設定する。こ
のときメタル仮想接地線７２８のみが接地電位になり、
それ以外のメタル仮想接地線はプリチャージ電位Ｖｐｃ
にすることにより、拡散仮想接地線７０６および７０７
が接地電位になり、それ以外の拡散仮想接地線７０５、
７０８および７０９がプリチャージ電位Ｖｐｃになる。
【００３８】この状態で拡散デジット線７０３が選択さ
れるとき、拡散仮想接地線７０５はＶｐｃ電位にあるが
拡散仮想接地線７０６が接地電位になっているので、拡
散仮想接地線７０５および７０７の間のメモリセルが活
性化状態にあっても、拡散仮想接地線７０５から流れ込
む電流は拡散仮想接地線７０６の側に流れこむので拡散
仮想接地線７０７の接地電位の変動は小さくなるように
されている。
れるとき、拡散仮想接地線７０５はＶｐｃ電位にあるが
拡散仮想接地線７０６が接地電位になっているので、拡
散仮想接地線７０５および７０７の間のメモリセルが活
性化状態にあっても、拡散仮想接地線７０５から流れ込
む電流は拡散仮想接地線７０６の側に流れこむので拡散
仮想接地線７０７の接地電位の変動は小さくなるように
されている。
【００３９】
【発明が解決しようとする課題】上述の図１６で説明し
たＲＯＭ９００の場合、拡散仮想接地線７０６は接地電
位にあるので、メモリセルトランジスタ７１７を読み出
したときメモリセルトランジスタ７１６〜７２１がすべ
て活性化状態にあっても、電流経路は拡散仮想接地線７
０５→メモリセル７２１→７２０→拡散仮想接地線７０
６→トランジスタ７３４→メタル仮想配線７２８と、拡
散デジット線７０３→メモリセル７１７→拡散仮想接地
線７０７→トランジスタ７３５→メタル仮想配線７２８
との経路に分岐するので、拡散仮想接地線７０７の接地
電位の変動は小さくなる。
たＲＯＭ９００の場合、拡散仮想接地線７０６は接地電
位にあるので、メモリセルトランジスタ７１７を読み出
したときメモリセルトランジスタ７１６〜７２１がすべ
て活性化状態にあっても、電流経路は拡散仮想接地線７
０５→メモリセル７２１→７２０→拡散仮想接地線７０
６→トランジスタ７３４→メタル仮想配線７２８と、拡
散デジット線７０３→メモリセル７１７→拡散仮想接地
線７０７→トランジスタ７３５→メタル仮想配線７２８
との経路に分岐するので、拡散仮想接地線７０７の接地
電位の変動は小さくなる。
【００４０】しかしながら、上述した２つの電流経路を
流れる電流は、トランジスタ７３０および７３４のソー
ス電極に接続される共通の拡散配線とトランジスタ７３
１および７３５のソース電極に接続される共通の拡散配
線とをそれぞれメタル仮想接地線７２８に接続するため
に設けられた拡散−メタルコンタクト７４０の１点に集
中することになる。そのため拡散−メタルコンタクト７
４０における接地電位がこのコンタクト抵抗により浮き
上がることになる。
流れる電流は、トランジスタ７３０および７３４のソー
ス電極に接続される共通の拡散配線とトランジスタ７３
１および７３５のソース電極に接続される共通の拡散配
線とをそれぞれメタル仮想接地線７２８に接続するため
に設けられた拡散−メタルコンタクト７４０の１点に集
中することになる。そのため拡散−メタルコンタクト７
４０における接地電位がこのコンタクト抵抗により浮き
上がることになる。
【００４１】上述した電流経路を形成するために１本の
メタル仮想配線７２８および７２９ごとに設けられた各
４組のトランジスタ７３０、７３１、７３４、７３５と
７３２、７３３、７３６、７３７とは、すべてメモリセ
ルアレイの内部領域に形成されている。
メタル仮想配線７２８および７２９ごとに設けられた各
４組のトランジスタ７３０、７３１、７３４、７３５と
７３２、７３３、７３６、７３７とは、すべてメモリセ
ルアレイの内部領域に形成されている。
【００４２】これらのトランジスタをメモリセルアレイ
内部に設けた場合のチップ上に占めるゲート長方向の長
さを試算してみる。
内部に設けた場合のチップ上に占めるゲート長方向の長
さを試算してみる。
【００４３】メタル仮想接地線および拡散仮想接地線の
間に２個のトランジスタ７３０および７３５が追加され
るものとすると、デジット線と平行方向にゲート長が
１．６μｍ、トラジスタ数がＹ方向に４Ｋｂｉｔ、メモ
リセル３２段ごとに１個の接地コンタクト、コンタクト
の上下方向の長さ２μｍとした場合、 ゲート長方向の長さ＝１．６μｍ×セレクタ２個×Ｙ方
向に４０９６ビット／（セルブロックが３２段×２ブロ
ックにつき１個のコンタクト）×バンクの上下に各１個
のコンタクト＝４０９．６μｍ となり、このゲート長方向の長さ分のメモリセルアレイ
のスペースが増加する。
間に２個のトランジスタ７３０および７３５が追加され
るものとすると、デジット線と平行方向にゲート長が
１．６μｍ、トラジスタ数がＹ方向に４Ｋｂｉｔ、メモ
リセル３２段ごとに１個の接地コンタクト、コンタクト
の上下方向の長さ２μｍとした場合、 ゲート長方向の長さ＝１．６μｍ×セレクタ２個×Ｙ方
向に４０９６ビット／（セルブロックが３２段×２ブロ
ックにつき１個のコンタクト）×バンクの上下に各１個
のコンタクト＝４０９．６μｍ となり、このゲート長方向の長さ分のメモリセルアレイ
のスペースが増加する。
【００４４】しかも、上述したようにこれらのトランジ
スタはメモリセルアレイのバンク内に形成されるため、
メモリセルアレイの中でこれらのトランジスタサイズを
大きくすることが出来ず、したがってそのオン抵抗も小
さく出来ないのでコンタクト７４０の接地電位の浮き上
りを小さくすることが困難である。
スタはメモリセルアレイのバンク内に形成されるため、
メモリセルアレイの中でこれらのトランジスタサイズを
大きくすることが出来ず、したがってそのオン抵抗も小
さく出来ないのでコンタクト７４０の接地電位の浮き上
りを小さくすることが困難である。
【００４５】本発明の目的は、上述の欠点に鑑みなされ
たものであり、多値ＲＯＭのデータ読み出し時におい
て、拡散仮想接地線をメタル仮想接地線に接続するため
に設けられた拡散−メタルコンタクトにおけるコンタク
ト抵抗により接地電位が浮き上ること、および選択され
ていないメモリセルからの電流流れ込みを防ぐために隣
り合う２本の拡散仮想接地線を接地電位に下げるように
メモリセル内に設けたトランジスタのサイズが制限され
てオン抵抗が大きくなって接地電位が浮き上ることを改
善して、これらの接地電位の浮き上りによりしきい値が
高いメモリセルのデータが読み出せなくなることを防ぐ
ことにある。
たものであり、多値ＲＯＭのデータ読み出し時におい
て、拡散仮想接地線をメタル仮想接地線に接続するため
に設けられた拡散−メタルコンタクトにおけるコンタク
ト抵抗により接地電位が浮き上ること、および選択され
ていないメモリセルからの電流流れ込みを防ぐために隣
り合う２本の拡散仮想接地線を接地電位に下げるように
メモリセル内に設けたトランジスタのサイズが制限され
てオン抵抗が大きくなって接地電位が浮き上ることを改
善して、これらの接地電位の浮き上りによりしきい値が
高いメモリセルのデータが読み出せなくなることを防ぐ
ことにある。
【００４６】
【課題を解決するための手段】本発明のＲＯＭの特徴
は、複数のワード線と、複数のデジット線と、前記ワー
ド線および前記デジット線の交点にそれぞれ配置される
とともに複数のメモリバンクに分割された複数のメモリ
セルと、前記メモリバンク毎に設けられたデジット側出
力節点を有し前記メモリバンク内のメモリセルのドレイ
ン電極に接続されたデジット線をデジット側バンクセレ
クト信号に応答して択一的に前記デジット側出力節点に
接続するデジット側バンクセレクタと、前記メモリバン
ク毎に設けられた仮想接地側出力節点を有し前記メモリ
バンク内のメモリセルのソース電極が接続される仮想接
地線を仮想接地側バンクセレクト信号に応答して択一的
に仮想接地側出力節点に接続する仮想接地側バンクセレ
クタと、外部から供給される第１の主仮想接地選択信号
に応答して前記仮想接地線を第１の主仮想接地線を介し
て接地電位に接続する第１の仮想接地選択回路と、第２
の主仮想接地選択信号に応答して前記仮想接地線を第２
の主仮想接地線を介して接地電位に接続する第２の仮想
接地選択回路と、前記デジット側出力節点をさらに択一
的にセンスアンプに接続し、または接地電位に接続する
とともに、前記仮想接地側出力節点を仮想接地選択トラ
ンジスタを介して択一的に接地電位に接続するセレクト
手段とを備え、前記セレクト手段は、前記デジット側出
力節点を前記センスアンプに接続するデジット選択トラ
ンジスタにさらに電流バイパス用のバイパストランジス
タ対がそれぞれ並列状態で設けられ、列セレクト信号に
応答して前記デジット側出力節点のうち選択デジット信
号が出力される出力節点のみを前記センスアンプに接続
し、それ以外の前記デジット側出力節点は前記バイパス
トランジスタ対の一方により前記第１または前記第２の
主仮想接地線に接続することにある。
は、複数のワード線と、複数のデジット線と、前記ワー
ド線および前記デジット線の交点にそれぞれ配置される
とともに複数のメモリバンクに分割された複数のメモリ
セルと、前記メモリバンク毎に設けられたデジット側出
力節点を有し前記メモリバンク内のメモリセルのドレイ
ン電極に接続されたデジット線をデジット側バンクセレ
クト信号に応答して択一的に前記デジット側出力節点に
接続するデジット側バンクセレクタと、前記メモリバン
ク毎に設けられた仮想接地側出力節点を有し前記メモリ
バンク内のメモリセルのソース電極が接続される仮想接
地線を仮想接地側バンクセレクト信号に応答して択一的
に仮想接地側出力節点に接続する仮想接地側バンクセレ
クタと、外部から供給される第１の主仮想接地選択信号
に応答して前記仮想接地線を第１の主仮想接地線を介し
て接地電位に接続する第１の仮想接地選択回路と、第２
の主仮想接地選択信号に応答して前記仮想接地線を第２
の主仮想接地線を介して接地電位に接続する第２の仮想
接地選択回路と、前記デジット側出力節点をさらに択一
的にセンスアンプに接続し、または接地電位に接続する
とともに、前記仮想接地側出力節点を仮想接地選択トラ
ンジスタを介して択一的に接地電位に接続するセレクト
手段とを備え、前記セレクト手段は、前記デジット側出
力節点を前記センスアンプに接続するデジット選択トラ
ンジスタにさらに電流バイパス用のバイパストランジス
タ対がそれぞれ並列状態で設けられ、列セレクト信号に
応答して前記デジット側出力節点のうち選択デジット信
号が出力される出力節点のみを前記センスアンプに接続
し、それ以外の前記デジット側出力節点は前記バイパス
トランジスタ対の一方により前記第１または前記第２の
主仮想接地線に接続することにある。
【００４７】また、前記バイパストランジスタ対のトラ
ンジスタサイズがメモリセルアレイ内部に形成されるト
ランジスタのサイズよりも大きく、かつ前記メモリセル
アレイの外部領域に形成される さらに、前記セレクト手段は、半導体基板上に複数のメ
タルデジット線およびメタル仮想接地線が互に平行状態
でかつ交互に配設され、それぞれの隣接する前記メタル
デジット線およびメタル仮想接地線の間に前記メモリセ
ルが複数個ずつ配置されたメモリセルアレイであって、
前記メタルデジット線およびメタル仮想接地線が前記メ
モリセルアレイ領域外に互に略等間隔で延長され、この
メタルデジット線の延長線先端部に前記デジット選択ト
ランジスタが配置されるとともに、前記バイパストラン
ジスタ対が前記略等間隔の範囲内でかつ延長された前記
メタルデジット線の途中にそれぞれ設けられ、これら一
対のトランジスタの各電極は前記メタルデジット線と平
行方向にゲート長を対応させて形成され、ドレイン電極
は共通電極として前記メタルデジット線にそれぞれ接続
される。
ンジスタサイズがメモリセルアレイ内部に形成されるト
ランジスタのサイズよりも大きく、かつ前記メモリセル
アレイの外部領域に形成される さらに、前記セレクト手段は、半導体基板上に複数のメ
タルデジット線およびメタル仮想接地線が互に平行状態
でかつ交互に配設され、それぞれの隣接する前記メタル
デジット線およびメタル仮想接地線の間に前記メモリセ
ルが複数個ずつ配置されたメモリセルアレイであって、
前記メタルデジット線およびメタル仮想接地線が前記メ
モリセルアレイ領域外に互に略等間隔で延長され、この
メタルデジット線の延長線先端部に前記デジット選択ト
ランジスタが配置されるとともに、前記バイパストラン
ジスタ対が前記略等間隔の範囲内でかつ延長された前記
メタルデジット線の途中にそれぞれ設けられ、これら一
対のトランジスタの各電極は前記メタルデジット線と平
行方向にゲート長を対応させて形成され、ドレイン電極
は共通電極として前記メタルデジット線にそれぞれ接続
される。
【００４８】さらにまた、前記セレクト手段は、半導体
基板上に前記デジット選択トランジスタと仮想接地選択
トランジスタと前記バイパストランジスタ対とが、それ
ぞれのゲート長を前記メタルデジット線およびメタル仮
想接地線と平行方向に対応させて形成配置され、かつこ
れらのトランジスタ相互の形成位置は、これらのトラン
ジスタにそれぞれ接続される前記デジット線の延長線の
途中に形成された前記バイパストランジスタ対と前記デ
ジット選択トランジスタとの間の領域であって、隣接す
る前記デジット線間に前記仮想接地選択トランジスタが
前記略等間隔の範囲内で２トランジスタづつ配置されて
もよい。
基板上に前記デジット選択トランジスタと仮想接地選択
トランジスタと前記バイパストランジスタ対とが、それ
ぞれのゲート長を前記メタルデジット線およびメタル仮
想接地線と平行方向に対応させて形成配置され、かつこ
れらのトランジスタ相互の形成位置は、これらのトラン
ジスタにそれぞれ接続される前記デジット線の延長線の
途中に形成された前記バイパストランジスタ対と前記デ
ジット選択トランジスタとの間の領域であって、隣接す
る前記デジット線間に前記仮想接地選択トランジスタが
前記略等間隔の範囲内で２トランジスタづつ配置されて
もよい。
【００４９】また、前記デジット選択トランジスタ、前
記仮想接地選択トランジスタおよび前記バイパストラン
ジスタ対の相互の形成位置は、前記仮想接地選択トラン
ジスタが、前記デジット線の延長線の所定の領域におい
て隣接する前記デジット線の間に前記略等間隔の範囲内
で複数個づつ配置され、これら仮想接地選択トランジス
タおよび前記デジット選択トランジスタの配置領域間に
挟まれた領域であって、前記デジット線の延長線の途中
に前記バイパストランジスタ対がそれぞれ配置される。
記仮想接地選択トランジスタおよび前記バイパストラン
ジスタ対の相互の形成位置は、前記仮想接地選択トラン
ジスタが、前記デジット線の延長線の所定の領域におい
て隣接する前記デジット線の間に前記略等間隔の範囲内
で複数個づつ配置され、これら仮想接地選択トランジス
タおよび前記デジット選択トランジスタの配置領域間に
挟まれた領域であって、前記デジット線の延長線の途中
に前記バイパストランジスタ対がそれぞれ配置される。
【００５０】さらに、前記セレクト手段は、複数のメタ
ル配線が互に平行かつ略等間隔で配設され交互に前記メ
タル仮想接地線および前記メタルデジット線として割り
当てられるとともに前記メモリセルアレイ領域外に互に
略等間隔で延長され、この延長された前記メタルデジッ
ト線の先端部に前記デジット選択トランジスタがそれぞ
れ形成されかつそれぞれのドレイン電極の拡散層に前記
メタルデジット線がそれぞれ配設され、前記バイパスト
ランジスタ対がそれぞれの前記メタルデジット線の延長
線上の途中にそれぞれ形成され、これらのトランジスタ
対のドレイン電極は共通ドレイン電極としてそれぞれの
前記メタルデジット線に両端が接続され、前記共通ドレ
イン電極の両側にそれぞれゲート電極およびソース電極
が形成されるとともに、これらのバイパストランジスタ
対の形成層のさらに上の層には、複数の前記第１および
前記第２の主仮想接地線が前記メタル仮想接地線および
前記メタルデジット線群と交差して配設されさらに前記
仮想接地選択トランジスタの所定のソース電極にコンタ
クト接続され、これらのバイパストランジスタ対および
前記デジット選択トランジスタの配置領域間に挟まれた
領域であって隣接する前記メタルデジット線の間に、前
記仮想接地選択トランジスタがそれぞれ複数の前記メタ
ル仮想接地線を共通ドレイン電極に接続して形成される
とともに、これらの仮想接地選択トランジスタの形成層
のさらに上の層には、複数の前記第３および前記第４の
主仮想接地線が前記メタル仮想接地線および前記メタル
デジット線と交差して配設され、さらに前記仮想接地選
択トランジスタの所定のソース電極にそれぞれコンタク
ト接続され、前記仮想接地選択トランジスタおよび前記
デジット選択トランジスタの配置領域間に挟まれた領域
には、複数の列選択用メタル線が前記第３および前記第
４の主仮想接地線と平行に配設され、これらの列選択用
メタル線は前記仮想接地選択トランジスタのゲート電極
に接続されるポリシリコン層のうちの所定の層とコンタ
クト接続され、前記仮想接地選択トランジスタ対のうち
の一方のゲート電極のポリシリコン層はさらに延長され
て前記デジット選択トランジスタの対応するゲート電極
にそれぞれコンタクト接続される。
ル配線が互に平行かつ略等間隔で配設され交互に前記メ
タル仮想接地線および前記メタルデジット線として割り
当てられるとともに前記メモリセルアレイ領域外に互に
略等間隔で延長され、この延長された前記メタルデジッ
ト線の先端部に前記デジット選択トランジスタがそれぞ
れ形成されかつそれぞれのドレイン電極の拡散層に前記
メタルデジット線がそれぞれ配設され、前記バイパスト
ランジスタ対がそれぞれの前記メタルデジット線の延長
線上の途中にそれぞれ形成され、これらのトランジスタ
対のドレイン電極は共通ドレイン電極としてそれぞれの
前記メタルデジット線に両端が接続され、前記共通ドレ
イン電極の両側にそれぞれゲート電極およびソース電極
が形成されるとともに、これらのバイパストランジスタ
対の形成層のさらに上の層には、複数の前記第１および
前記第２の主仮想接地線が前記メタル仮想接地線および
前記メタルデジット線群と交差して配設されさらに前記
仮想接地選択トランジスタの所定のソース電極にコンタ
クト接続され、これらのバイパストランジスタ対および
前記デジット選択トランジスタの配置領域間に挟まれた
領域であって隣接する前記メタルデジット線の間に、前
記仮想接地選択トランジスタがそれぞれ複数の前記メタ
ル仮想接地線を共通ドレイン電極に接続して形成される
とともに、これらの仮想接地選択トランジスタの形成層
のさらに上の層には、複数の前記第３および前記第４の
主仮想接地線が前記メタル仮想接地線および前記メタル
デジット線と交差して配設され、さらに前記仮想接地選
択トランジスタの所定のソース電極にそれぞれコンタク
ト接続され、前記仮想接地選択トランジスタおよび前記
デジット選択トランジスタの配置領域間に挟まれた領域
には、複数の列選択用メタル線が前記第３および前記第
４の主仮想接地線と平行に配設され、これらの列選択用
メタル線は前記仮想接地選択トランジスタのゲート電極
に接続されるポリシリコン層のうちの所定の層とコンタ
クト接続され、前記仮想接地選択トランジスタ対のうち
の一方のゲート電極のポリシリコン層はさらに延長され
て前記デジット選択トランジスタの対応するゲート電極
にそれぞれコンタクト接続される。
【００５１】さらにまた、それぞれの前記メモリセルの
拡散デジット線は、前記メモリセルアレイ内部において
前記デジット選択トランジスタを介し前記メタルデジッ
ト線にコンタクト接続されるように配設され、前記メタ
ルデジット線を介して前記メモリセルアレイ外部領域に
延長されて前記バイパストランジスタ対を介して前記第
１および前記第２の仮想接地線にコンタクト接続される
ように配設される。
拡散デジット線は、前記メモリセルアレイ内部において
前記デジット選択トランジスタを介し前記メタルデジッ
ト線にコンタクト接続されるように配設され、前記メタ
ルデジット線を介して前記メモリセルアレイ外部領域に
延長されて前記バイパストランジスタ対を介して前記第
１および前記第２の仮想接地線にコンタクト接続される
ように配設される。
【００５２】また、前記ワード線で活性化された前記メ
モリセルのうち選択されたメモリセルにこのセルの非選
択デジット線から流れ込む電流が、このメモリセルアレ
イの前記活性化された複数のメモリセルとこれらのメモ
リセルのソース電極側に隣接する前記メモリバンクの前
記デジット側バンクセレクタと前記デジット側出力節点
とを経由して前記バイパストランジスタ対の一方から前
記第１または前記第２の主仮想接地線に流れる電流経路
を有する。
モリセルのうち選択されたメモリセルにこのセルの非選
択デジット線から流れ込む電流が、このメモリセルアレ
イの前記活性化された複数のメモリセルとこれらのメモ
リセルのソース電極側に隣接する前記メモリバンクの前
記デジット側バンクセレクタと前記デジット側出力節点
とを経由して前記バイパストランジスタ対の一方から前
記第１または前記第２の主仮想接地線に流れる電流経路
を有する。
【００５３】さらに、前記非選択デジット線側の前記バ
イパストランジスタ対が、少なくとも前記選択デジット
線に隣接するデジット線に並列接続されたバイパストラ
ンジスタである。
イパストランジスタ対が、少なくとも前記選択デジット
線に隣接するデジット線に並列接続されたバイパストラ
ンジスタである。
【００５４】さらにまた、前記非選択デジット線側の前
記バイパストランジスタ対が、任意の非選択デジット線
に並列接続されたバイパストランジスタである。
記バイパストランジスタ対が、任意の非選択デジット線
に並列接続されたバイパストランジスタである。
【００５５】また、前記電流経路は、前記選択されたメ
モリセルのソース電極側に形成されてなる。
モリセルのソース電極側に形成されてなる。
【００５６】さらに、前記第１および前記第２の主仮想
接地線と前記第３および前記第４の主仮想接地線とは、
それぞれ独立した前記仮想接地選択回路に接続される。
接地線と前記第３および前記第４の主仮想接地線とは、
それぞれ独立した前記仮想接地選択回路に接続される。
【００５７】
【００５８】
【００５９】本発明のＲＯＭのさらにまた他の特徴は、
複数のワード線と、複数のデジット線と、前記ワード線
および前記デジット線の交点にそれぞれ配置されるとと
もに複数のメモリバンクに分割された複数のメモリセル
と、前記メモリバンク毎に設けられたデジット側出力節
点を有し前記メモリバンク内のメモリセルのドレイン電
極に接続されたデジット線をデジット側バンクセレクト
信号に応答して択一的に前記デジット側出力節点に接続
するデジット側バンクセレクタと、前記メモリバンク毎
に設けられた仮想接地側出力節点を有し前記メモリバン
ク内のメモリセルのソース電極が接続される仮想接地線
を仮想接地側バンクセレクト信号に応答して択一的に仮
想接地側出力節点に接続する仮想接地側バンクセレクタ
と、前記デジット側出力節点を介して出力される前記デ
ジット信号を列セレクト信号に応答して択一的にセンス
アンプへ出力するデジット側列セレクタと、前記仮想接
地側出力節点を仮想接地選択信号に応答して択一的に接
地電位に接続する仮想接地側列セレクタと、前記デジッ
ト側出力節点および前記仮想接地側出力節点に電源電圧
よりも低いプリバイアス電位を供給するプリバイアス回
路と、前記デジット側列セレクタが前記デジット信号の
うち選択デジット信号のみを前記センスアンプに供給す
るときに、前記デジット側出力節点のうち前記選択デジ
ット信号を出力する出力節点に供給される前記プリバイ
アス電位を遮断し、前記列セレクト信号の反転信号およ
び外部から供給される第１または第２の主仮想接地選択
信号にそれぞれ応答して、選択された前記メモリセル側
に隣接する前記メモリバンクの前記デジット側出力節点
を、選択された前記メモリセルの前記仮想接地側出力節
点に接続して接地電位に引き下げ、その他の非選択の前
記デジット側出力節点をこれらの出力節点に対応する前
記仮想接地側出力節点にそれぞれ接続してプリバイアス
電位に引き上げる仮想接地・プリバイアス手段とを有す
ることにある。
複数のワード線と、複数のデジット線と、前記ワード線
および前記デジット線の交点にそれぞれ配置されるとと
もに複数のメモリバンクに分割された複数のメモリセル
と、前記メモリバンク毎に設けられたデジット側出力節
点を有し前記メモリバンク内のメモリセルのドレイン電
極に接続されたデジット線をデジット側バンクセレクト
信号に応答して択一的に前記デジット側出力節点に接続
するデジット側バンクセレクタと、前記メモリバンク毎
に設けられた仮想接地側出力節点を有し前記メモリバン
ク内のメモリセルのソース電極が接続される仮想接地線
を仮想接地側バンクセレクト信号に応答して択一的に仮
想接地側出力節点に接続する仮想接地側バンクセレクタ
と、前記デジット側出力節点を介して出力される前記デ
ジット信号を列セレクト信号に応答して択一的にセンス
アンプへ出力するデジット側列セレクタと、前記仮想接
地側出力節点を仮想接地選択信号に応答して択一的に接
地電位に接続する仮想接地側列セレクタと、前記デジッ
ト側出力節点および前記仮想接地側出力節点に電源電圧
よりも低いプリバイアス電位を供給するプリバイアス回
路と、前記デジット側列セレクタが前記デジット信号の
うち選択デジット信号のみを前記センスアンプに供給す
るときに、前記デジット側出力節点のうち前記選択デジ
ット信号を出力する出力節点に供給される前記プリバイ
アス電位を遮断し、前記列セレクト信号の反転信号およ
び外部から供給される第１または第２の主仮想接地選択
信号にそれぞれ応答して、選択された前記メモリセル側
に隣接する前記メモリバンクの前記デジット側出力節点
を、選択された前記メモリセルの前記仮想接地側出力節
点に接続して接地電位に引き下げ、その他の非選択の前
記デジット側出力節点をこれらの出力節点に対応する前
記仮想接地側出力節点にそれぞれ接続してプリバイアス
電位に引き上げる仮想接地・プリバイアス手段とを有す
ることにある。
【００６０】また、前記仮想接地・プリバイアス手段
は、前記列セレクト信号と前記第１の主仮想接地選択信
号との組み合せから仮想接地選択信号を生成する仮想接
地選択信号生成回路を有し、前記列セレクト信号がゲー
ト電極に供給されるとともにドレイン電極が前記デジッ
ト側出力節点に接続されソース電極がそれぞれ共通接続
されて前記センスアンプに接続される第１のデジット側
列セレクタのデジット選択トランジスタと、前記仮想接
地選択信号がゲート電極に接続されるとともにドレイン
電極が前記仮想接地側出力節点にそれぞれ接続されソー
ス電極がそれぞれ接地電位に共通接続される前記仮想接
地側列セレクタの仮想接地選択トランジスタと、前記デ
ジット側出力節点ごとにそれぞれドレイン電極が接続さ
れるとともに前記列セレクト信号の反転信号がゲート電
極に供給される第２のデジット側列セレクタのデジット
選択トランジスタと、これら第２のデジット側列セレク
タのトランジスタのソース電極を前記第１の主仮想接地
選択信号に応答して前記デジット側出力節点の一方側に
隣接する仮想接地側出力節点にそれぞれ接続する第１の
仮想接地制御トランジスタおよび第２の主仮想接地選択
信号に応答して前記デジット側出力節点の他方側に隣接
する仮想接地側出力節点にそれぞれ接続する第２の仮想
接地制御トランジスタと、前記仮想接地側出力節点を、
前記仮想接地選択信号の反転信号に応答して前記プリバ
イアス回路にそれぞれ接続する第２の仮想接地側列セレ
クタの仮想接地選択トランジスタとから構成される。
は、前記列セレクト信号と前記第１の主仮想接地選択信
号との組み合せから仮想接地選択信号を生成する仮想接
地選択信号生成回路を有し、前記列セレクト信号がゲー
ト電極に供給されるとともにドレイン電極が前記デジッ
ト側出力節点に接続されソース電極がそれぞれ共通接続
されて前記センスアンプに接続される第１のデジット側
列セレクタのデジット選択トランジスタと、前記仮想接
地選択信号がゲート電極に接続されるとともにドレイン
電極が前記仮想接地側出力節点にそれぞれ接続されソー
ス電極がそれぞれ接地電位に共通接続される前記仮想接
地側列セレクタの仮想接地選択トランジスタと、前記デ
ジット側出力節点ごとにそれぞれドレイン電極が接続さ
れるとともに前記列セレクト信号の反転信号がゲート電
極に供給される第２のデジット側列セレクタのデジット
選択トランジスタと、これら第２のデジット側列セレク
タのトランジスタのソース電極を前記第１の主仮想接地
選択信号に応答して前記デジット側出力節点の一方側に
隣接する仮想接地側出力節点にそれぞれ接続する第１の
仮想接地制御トランジスタおよび第２の主仮想接地選択
信号に応答して前記デジット側出力節点の他方側に隣接
する仮想接地側出力節点にそれぞれ接続する第２の仮想
接地制御トランジスタと、前記仮想接地側出力節点を、
前記仮想接地選択信号の反転信号に応答して前記プリバ
イアス回路にそれぞれ接続する第２の仮想接地側列セレ
クタの仮想接地選択トランジスタとから構成される。
【００６１】さらに、前記仮想接地・プリバイアス手段
は、前記列セレクト信号がゲート電極に供給されるとと
もにドレイン電極が前記デジット側出力節点に接続され
ソース電極がそれぞれ共通接続されて前記センスアンプ
に接続されるデジット側列セレクタのデジット選択トラ
ンジスタと、前記デジット側出力節点ごとにそれぞれド
レイン電極が共通接続される複数の前記仮想接地選択ト
ランジスタ対と、これらの仮想接地選択トランジスタ対
のソース電極および前記仮想接地側出力節点をプリバイ
アス駆動信号に応答して前記プリバイアス電位または接
地電位に接続する複数の仮想接地プリバイアス回路と、
前記主仮想接地選択信号および前記列セレクト信号のう
ち所定の２信号に応答して前記プリバイアス駆動信号と
第１および第２の仮想接地選択信号を生成し、前記プリ
バイアス駆動信号を前記仮想接地プリバイアス回路に、
前記第１の仮想接地選択信号を隣接する前記仮想接地選
択トランジスタ対のそれぞれ一方のゲート電極に供給
し、前記第２の仮想接地選択信号を隣接する前記仮想接
地選択トランジスタ対のそれぞれ他方のゲート電極に供
給する複数の仮想接地プリバイアスデコーダ回路とを有
する。
は、前記列セレクト信号がゲート電極に供給されるとと
もにドレイン電極が前記デジット側出力節点に接続され
ソース電極がそれぞれ共通接続されて前記センスアンプ
に接続されるデジット側列セレクタのデジット選択トラ
ンジスタと、前記デジット側出力節点ごとにそれぞれド
レイン電極が共通接続される複数の前記仮想接地選択ト
ランジスタ対と、これらの仮想接地選択トランジスタ対
のソース電極および前記仮想接地側出力節点をプリバイ
アス駆動信号に応答して前記プリバイアス電位または接
地電位に接続する複数の仮想接地プリバイアス回路と、
前記主仮想接地選択信号および前記列セレクト信号のう
ち所定の２信号に応答して前記プリバイアス駆動信号と
第１および第２の仮想接地選択信号を生成し、前記プリ
バイアス駆動信号を前記仮想接地プリバイアス回路に、
前記第１の仮想接地選択信号を隣接する前記仮想接地選
択トランジスタ対のそれぞれ一方のゲート電極に供給
し、前記第２の仮想接地選択信号を隣接する前記仮想接
地選択トランジスタ対のそれぞれ他方のゲート電極に供
給する複数の仮想接地プリバイアスデコーダ回路とを有
する。
【００６２】本発明のＲＯＭからのデータ読み出し方法
の特徴は、複数のワード線と、複数のデジット線と、前
記ワード線および前記デジット線の交点にそれぞれ配置
されるとともに複数のメモリバンクに分割された複数の
メモリセルと、前記メモリバンク毎に設けられたデジッ
ト側出力節点を有し前記メモリバンク内のメモリセルの
ドレイン電極に接続されたデジット線をデジット側バン
クセレクト信号に応答して択一的に前記デジット側出力
節点に接続する第１のバンクセレクト手段と、前記メモ
リバンク毎に設けられた仮想接地側出力節点を有し前記
メモリバンク内のメモリセルのソース電極が接続される
仮想接地線を仮想接地側バンクセレクト信号に応答して
択一的に仮想接地側出力節点に接続する第２のバンクセ
レクト手段と、外部から供給される第１の主仮想接地選
択信号に応答して前記仮想接地線を第１の主仮想接地線
を介して接地電位に接続する第１の仮想接地選択手段
と、第２の主仮想接地選択信号に応答して前記仮想接地
線を第２の主仮想接地線を介して接地電位に接続する第
２の仮想接地選択手段と、前記デジット側出力節点をさ
らに択一的にセンスアンプに接続し、または接地電位に
接続するとともに、前記仮想接地側出力節点を仮想接地
選択トランジスタを介して択一的に接地電位に接続する
セレクト手段とが用いられ、前記デジット線を選択する
デジット選択トランジスタにさらに並列接続される電流
バイパス用のバイパストランジスタ対の一方を前記列セ
レクト信号に応答して導通させ、選択デジット線を前記
センスアンプに接続して選択された前記メモリセルの保
持データを読み出すときに、その他の非選択デジット線
は前記第１または前記第２の主仮想接地線にそれぞれ接
続させることによって、前記ワード線で活性化された前
記メモリセルのうち選択されたメモリセルに非選択デジ
ット線から流れ込む電流を、選択された前記メモリセル
のソース電極側に隣接する前記メモリバンクの前記第１
のバンクセレクト手段と前記デジット側出力節点とを経
由して前記バイパストランジスタ対の一方から前記第１
または前記第２の主仮想接地線に分流させることにあ
る。
の特徴は、複数のワード線と、複数のデジット線と、前
記ワード線および前記デジット線の交点にそれぞれ配置
されるとともに複数のメモリバンクに分割された複数の
メモリセルと、前記メモリバンク毎に設けられたデジッ
ト側出力節点を有し前記メモリバンク内のメモリセルの
ドレイン電極に接続されたデジット線をデジット側バン
クセレクト信号に応答して択一的に前記デジット側出力
節点に接続する第１のバンクセレクト手段と、前記メモ
リバンク毎に設けられた仮想接地側出力節点を有し前記
メモリバンク内のメモリセルのソース電極が接続される
仮想接地線を仮想接地側バンクセレクト信号に応答して
択一的に仮想接地側出力節点に接続する第２のバンクセ
レクト手段と、外部から供給される第１の主仮想接地選
択信号に応答して前記仮想接地線を第１の主仮想接地線
を介して接地電位に接続する第１の仮想接地選択手段
と、第２の主仮想接地選択信号に応答して前記仮想接地
線を第２の主仮想接地線を介して接地電位に接続する第
２の仮想接地選択手段と、前記デジット側出力節点をさ
らに択一的にセンスアンプに接続し、または接地電位に
接続するとともに、前記仮想接地側出力節点を仮想接地
選択トランジスタを介して択一的に接地電位に接続する
セレクト手段とが用いられ、前記デジット線を選択する
デジット選択トランジスタにさらに並列接続される電流
バイパス用のバイパストランジスタ対の一方を前記列セ
レクト信号に応答して導通させ、選択デジット線を前記
センスアンプに接続して選択された前記メモリセルの保
持データを読み出すときに、その他の非選択デジット線
は前記第１または前記第２の主仮想接地線にそれぞれ接
続させることによって、前記ワード線で活性化された前
記メモリセルのうち選択されたメモリセルに非選択デジ
ット線から流れ込む電流を、選択された前記メモリセル
のソース電極側に隣接する前記メモリバンクの前記第１
のバンクセレクト手段と前記デジット側出力節点とを経
由して前記バイパストランジスタ対の一方から前記第１
または前記第２の主仮想接地線に分流させることにあ
る。
【００６３】本発明のＲＯＭからのデータ読み出し方法
の他の特徴は、複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続する第１のバンクセレクト手段と、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する第２のバ
ンクセレクト手段と、前記デジット側出力節点を介して
出力される前記デジット信号を列セレクト信号に応答し
て択一的にセンスアンプへ出力するデジット側列セレク
ト手段と、前記仮想接地側出力節点を前記列セレクト信
号の反転信号に応答して択一的に接地電位に接続する仮
想接地側列セレクト手段と、前記デジット側出力節点お
よび前記仮想接地側出力節点に電源電圧よりも低いプリ
バイアス電位を供給するプリバイアス手段とが用いら
れ、前記デジット側列セレクト手段により選択された前
記メモリセルのデータが前記センスアンプにより読み出
されるときに、前記デジット側出力節点のうち前記選択
デジット信号を出力する出力節点に供給される前記プリ
バイアス電位を遮断させ、前記列セレクト信号の反転信
号および外部から供給される第１または第２の主仮想接
地選択信号にそれぞれ応答して、選択された前記メモリ
セルのソース電極側に隣接する前記メモリバンクの前記
デジット側出力節点を、選択された前記メモリセルの前
記仮想接地側出力節点に接続させさらにこの仮想接地側
出力接点を前記プリバイアス選択信号に応答して接地電
位に引き下げ、その他の非選択の前記デジット側出力節
点をこれらの出力節点に対応する前記仮想接地側出力節
点にそれぞれ接続させて前記プリバイアス電位に引き上
げることにある。
の他の特徴は、複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続する第１のバンクセレクト手段と、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する第２のバ
ンクセレクト手段と、前記デジット側出力節点を介して
出力される前記デジット信号を列セレクト信号に応答し
て択一的にセンスアンプへ出力するデジット側列セレク
ト手段と、前記仮想接地側出力節点を前記列セレクト信
号の反転信号に応答して択一的に接地電位に接続する仮
想接地側列セレクト手段と、前記デジット側出力節点お
よび前記仮想接地側出力節点に電源電圧よりも低いプリ
バイアス電位を供給するプリバイアス手段とが用いら
れ、前記デジット側列セレクト手段により選択された前
記メモリセルのデータが前記センスアンプにより読み出
されるときに、前記デジット側出力節点のうち前記選択
デジット信号を出力する出力節点に供給される前記プリ
バイアス電位を遮断させ、前記列セレクト信号の反転信
号および外部から供給される第１または第２の主仮想接
地選択信号にそれぞれ応答して、選択された前記メモリ
セルのソース電極側に隣接する前記メモリバンクの前記
デジット側出力節点を、選択された前記メモリセルの前
記仮想接地側出力節点に接続させさらにこの仮想接地側
出力接点を前記プリバイアス選択信号に応答して接地電
位に引き下げ、その他の非選択の前記デジット側出力節
点をこれらの出力節点に対応する前記仮想接地側出力節
点にそれぞれ接続させて前記プリバイアス電位に引き上
げることにある。
【００６４】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
ＲＯＭの第１の実施の形態を示す主要部の構成図であ
る。図１を参照すると、このＲＯＭ３００は、前述した
多値ＲＯＭであり、メモリセルブロック１１と、メモリ
セルブロック１１の内部にプリバイアス線Ｌ１１を介し
てプリバイアス電位を供給するプリバイアス回路１２
と、メモリセルブロック１１内部に配設される仮想接地
線Ｌ２５を主仮想接地線Ｌ１５を介して接地電位に接続
する仮想接地選択回路１３と、メモリセルブロック１１
から延長されたデジット線Ｌ１２を選択するとともに、
仮想接地選択回路１３の出力端と接続される主仮想接地
線Ｌ１５に対してメモリセルブロック１１から延長され
た仮想接地線Ｌ１４および非選択デジット線Ｌ１３を選
択的に接続する列セレクタ１４と、列セレクタ１４で選
択されたデシット線Ｌ１６の電位を増幅するセンスアン
プ１５と、制御線Ｌ１７を介してワード線を選択制御す
るワード線制御部１７および制御線Ｌ１８を介してバン
クセレクタ２０および２４を選択制御するバンク制御部
１６を有するＸデコーダ１８とからなる。
について図面を参照しながら説明する。図１は本発明の
ＲＯＭの第１の実施の形態を示す主要部の構成図であ
る。図１を参照すると、このＲＯＭ３００は、前述した
多値ＲＯＭであり、メモリセルブロック１１と、メモリ
セルブロック１１の内部にプリバイアス線Ｌ１１を介し
てプリバイアス電位を供給するプリバイアス回路１２
と、メモリセルブロック１１内部に配設される仮想接地
線Ｌ２５を主仮想接地線Ｌ１５を介して接地電位に接続
する仮想接地選択回路１３と、メモリセルブロック１１
から延長されたデジット線Ｌ１２を選択するとともに、
仮想接地選択回路１３の出力端と接続される主仮想接地
線Ｌ１５に対してメモリセルブロック１１から延長され
た仮想接地線Ｌ１４および非選択デジット線Ｌ１３を選
択的に接続する列セレクタ１４と、列セレクタ１４で選
択されたデシット線Ｌ１６の電位を増幅するセンスアン
プ１５と、制御線Ｌ１７を介してワード線を選択制御す
るワード線制御部１７および制御線Ｌ１８を介してバン
クセレクタ２０および２４を選択制御するバンク制御部
１６を有するＸデコーダ１８とからなる。
【００６５】メモリセルブロック１１は、メモリセル１
９と、このメモリセル１９を駆動するワード線Ｌ１９
と、拡散デジット線Ｌ２０およびＬ２１をバンクごとに
選択するデジット側バンクセレクタ２０と、このデジッ
ト側バンクセレクタ２０のトランジスタ２１および２２
を介して拡散デジット線Ｌ２０および２１がデジットコ
ンタクト２３で接続されるメタルデジット線Ｌ２２と、
メモリセル１９のソース電極の拡散接地線Ｌ２３および
Ｌ２４をバンクごとに選択する仮想接地接地側バンクセ
レクタ２４と、この仮想接地側バンクセレクタ２４のト
ランジスタ２５および２６を介して拡散仮想接地線Ｌ２
３およびＬ２４がデジットコンタクト２７で接続される
メタル仮想接地線Ｌ２５とからなる。
９と、このメモリセル１９を駆動するワード線Ｌ１９
と、拡散デジット線Ｌ２０およびＬ２１をバンクごとに
選択するデジット側バンクセレクタ２０と、このデジッ
ト側バンクセレクタ２０のトランジスタ２１および２２
を介して拡散デジット線Ｌ２０および２１がデジットコ
ンタクト２３で接続されるメタルデジット線Ｌ２２と、
メモリセル１９のソース電極の拡散接地線Ｌ２３および
Ｌ２４をバンクごとに選択する仮想接地接地側バンクセ
レクタ２４と、この仮想接地側バンクセレクタ２４のト
ランジスタ２５および２６を介して拡散仮想接地線Ｌ２
３およびＬ２４がデジットコンタクト２７で接続される
メタル仮想接地線Ｌ２５とからなる。
【００６６】上述したメモリセルブロック１１の配線部
分を拡大した構成図を示す図２を参照すると、このメモ
リセルブロックは、ワード線１９１の電位で駆動される
メモリセル２８〜３２およびワード線１９ｍの電位で駆
動されるメモリセルまでの４×ｍビットのメモリセルで
１つのバンクを構成する例を示してあり、このバンクの
平面上の上側にはこのバンクのデジット側バンクセレク
タ２０が配置され、さらにその上側には隣接するバンク
のバンクセレクタ２０ａがコンタクト２３を挟みかつ共
用する対象配置となるように設けられる。このバンクセ
レクタ２０を含むバンクの平面上の下側にはこのバンク
の仮想接地側バンクセレクタ２４が配置され、さらにそ
の下側には隣接するメモリバンクの仮想接地側バンクセ
レクタ２４ａがコンタクト２７を挟みかつ共用する対象
配置になるように設けられる。さらにこのメモリバンク
のメモリセルの左右には隣接するメモリバンクのセルが
配置され、同様にその上下側にはそれぞれのバンクセレ
クタに隣接する他のバンクセレクタが対象位置に設けら
れている。
分を拡大した構成図を示す図２を参照すると、このメモ
リセルブロックは、ワード線１９１の電位で駆動される
メモリセル２８〜３２およびワード線１９ｍの電位で駆
動されるメモリセルまでの４×ｍビットのメモリセルで
１つのバンクを構成する例を示してあり、このバンクの
平面上の上側にはこのバンクのデジット側バンクセレク
タ２０が配置され、さらにその上側には隣接するバンク
のバンクセレクタ２０ａがコンタクト２３を挟みかつ共
用する対象配置となるように設けられる。このバンクセ
レクタ２０を含むバンクの平面上の下側にはこのバンク
の仮想接地側バンクセレクタ２４が配置され、さらにそ
の下側には隣接するメモリバンクの仮想接地側バンクセ
レクタ２４ａがコンタクト２７を挟みかつ共用する対象
配置になるように設けられる。さらにこのメモリバンク
のメモリセルの左右には隣接するメモリバンクのセルが
配置され、同様にその上下側にはそれぞれのバンクセレ
クタに隣接する他のバンクセレクタが対象位置に設けら
れている。
【００６７】一方、プレーナ構造で形成されるこれらの
メモリセルおよびバンクセレクタの上の層には絶縁膜を
介してメタルデジット線Ｌ２２およびメタル仮想接地線
Ｌ２４がワード線Ｌ１９１〜Ｌ１９ｍと交差する方向に
交互に配置される。すなわち、それぞれのバンク内の左
側２個のメモリセル選択用拡散デジット線Ｌ２０および
右側２個のメモリセル選択用拡散デジット線Ｌ２１に対
して１本のメタルデジット線Ｌ２２と、これらのメタル
デジット線に平行しかつ隣接するメタルデジット線との
中間にメタル仮想接地線Ｌ２４が配列される。
メモリセルおよびバンクセレクタの上の層には絶縁膜を
介してメタルデジット線Ｌ２２およびメタル仮想接地線
Ｌ２４がワード線Ｌ１９１〜Ｌ１９ｍと交差する方向に
交互に配置される。すなわち、それぞれのバンク内の左
側２個のメモリセル選択用拡散デジット線Ｌ２０および
右側２個のメモリセル選択用拡散デジット線Ｌ２１に対
して１本のメタルデジット線Ｌ２２と、これらのメタル
デジット線に平行しかつ隣接するメタルデジット線との
中間にメタル仮想接地線Ｌ２４が配列される。
【００６８】各バンクごとの拡散デジット線Ｌ２０およ
びＬ２１はデジット側バンクセレクタ２０まで延長され
てデジット選択トラジスタ２１１および２１２のソース
電極に接続されるるとともに、これらのトランジスタの
ドレイン電極が接続される拡散デジット線がメタル−拡
散デジットコンタクト２３によりメタルデジット線Ｌ２
２に対して共通接続される。
びＬ２１はデジット側バンクセレクタ２０まで延長され
てデジット選択トラジスタ２１１および２１２のソース
電極に接続されるるとともに、これらのトランジスタの
ドレイン電極が接続される拡散デジット線がメタル−拡
散デジットコンタクト２３によりメタルデジット線Ｌ２
２に対して共通接続される。
【００６９】さらに、各バンクごとの拡散仮想接地線Ｌ
２１１およびＬ２１２は、仮想接地側バンクセレクタ２
４まで延長されて仮想接地選択トラジスタ２４１および
２４２のドレイン電極に接続されるるとともに、これら
のトランジスタのソース電極が接続される拡散仮想接地
線Ｌ２０１およびＬ２０２がメタル−拡散デジットコン
タクト２７によりメタル仮想接地線Ｌ２４に対してそれ
ぞれ共通接続される。
２１１およびＬ２１２は、仮想接地側バンクセレクタ２
４まで延長されて仮想接地選択トラジスタ２４１および
２４２のドレイン電極に接続されるるとともに、これら
のトランジスタのソース電極が接続される拡散仮想接地
線Ｌ２０１およびＬ２０２がメタル−拡散デジットコン
タクト２７によりメタル仮想接地線Ｌ２４に対してそれ
ぞれ共通接続される。
【００７０】すなわち、これらのメモリセルの選択は、
例えばメモリセル２８〜３１の属するバンクの場合、右
側のセル２８および２９のドレイン電極が接続される拡
散デジット線Ｌ２１がデジット側バンクセレクタのセレ
クトトランジスタ２１２を活性化することにより、メモ
リセル２８および２９のドレイン電極には、メタルデジ
ット線Ｌ２２に供給されているプリバイアス電位がメタ
ル−拡散デジットコンタクト２３およびデジット側バン
クセレクタ２０のセレクトトランジスタ２１２を介して
供給される。これらのメモリセル２８および２９のうち
セル２９を選択するには仮想接地側バンクセレクタ２４
のセレクトトランジスタ２４２を活性化することによ
り、メモリセル２９のソース電極がセレクトトランジス
タ２４２およびメタル−拡散仮想接地コンタクト２７を
介してメタル仮想接地線Ｌ２４に接続される。
例えばメモリセル２８〜３１の属するバンクの場合、右
側のセル２８および２９のドレイン電極が接続される拡
散デジット線Ｌ２１がデジット側バンクセレクタのセレ
クトトランジスタ２１２を活性化することにより、メモ
リセル２８および２９のドレイン電極には、メタルデジ
ット線Ｌ２２に供給されているプリバイアス電位がメタ
ル−拡散デジットコンタクト２３およびデジット側バン
クセレクタ２０のセレクトトランジスタ２１２を介して
供給される。これらのメモリセル２８および２９のうち
セル２９を選択するには仮想接地側バンクセレクタ２４
のセレクトトランジスタ２４２を活性化することによ
り、メモリセル２９のソース電極がセレクトトランジス
タ２４２およびメタル−拡散仮想接地コンタクト２７を
介してメタル仮想接地線Ｌ２４に接続される。
【００７１】仮想接地側バンクセレクタのトランジスタ
２４１および２４２のソース電極がコンタクト２７によ
り共通接続されたメタル仮想接地線Ｌ２４は、通常状態
ではメモリセルブロック１１の外側領域にあるプリバイ
アス回路から供給されるプリバイアス電位に保持されて
いるが、メモリセルブロック１１の外側領域に設けられ
る仮想接地側列セレクタのセレクトトランジスタのドレ
イン電極に接続されているので、これらのセレクトトラ
ンジスタが選択された時点で選択されたトランジスタの
ソース電極が接続される主仮想接地線を介して接地電位
に接続されるので、セル２９が選択されることになる。
２４１および２４２のソース電極がコンタクト２７によ
り共通接続されたメタル仮想接地線Ｌ２４は、通常状態
ではメモリセルブロック１１の外側領域にあるプリバイ
アス回路から供給されるプリバイアス電位に保持されて
いるが、メモリセルブロック１１の外側領域に設けられ
る仮想接地側列セレクタのセレクトトランジスタのドレ
イン電極に接続されているので、これらのセレクトトラ
ンジスタが選択された時点で選択されたトランジスタの
ソース電極が接続される主仮想接地線を介して接地電位
に接続されるので、セル２９が選択されることになる。
【００７２】次にメモリセルブロック１１の回路をさら
に具体的に図示したＲＯＭのブロック図を示す図３を参
照すると、このＲＯＭ４００は、メモリセル３１、３
２、３３、３４、３５…と、これらのメモリセルのドレ
イン電極に接続される拡散デジット線Ｌ３１〜Ｌ３３お
よびＬ３４〜Ｌ３６がデジット側バンクセレクタを構成
するセレクトトランジスタ３６〜３８および３９〜４１
のソース電極にそれぞれ接続され、これらのトランジス
タのゲート電極にはバンクセレクト線Ｌ６３およびＬ６
４がそれぞれ接続される。
に具体的に図示したＲＯＭのブロック図を示す図３を参
照すると、このＲＯＭ４００は、メモリセル３１、３
２、３３、３４、３５…と、これらのメモリセルのドレ
イン電極に接続される拡散デジット線Ｌ３１〜Ｌ３３お
よびＬ３４〜Ｌ３６がデジット側バンクセレクタを構成
するセレクトトランジスタ３６〜３８および３９〜４１
のソース電極にそれぞれ接続され、これらのトランジス
タのゲート電極にはバンクセレクト線Ｌ６３およびＬ６
４がそれぞれ接続される。
【００７３】これらのデジット側バンクセレクタのセレ
クトトランジスタのうちトランジスタ３６および３９と
トランジスタ３７および４０とトランジスタ３８および
４１の各ドレイン電極は、デジット側バンクセレクタの
出力節点５１と５２と５３とにそれぞれ共通接続され
る。これらのデジット側出力節点にはプリバイアス回路
１２からプリバイアス電圧Ｖｐｂがプリバイアス線Ｌ６
２を介して供給されている。
クトトランジスタのうちトランジスタ３６および３９と
トランジスタ３７および４０とトランジスタ３８および
４１の各ドレイン電極は、デジット側バンクセレクタの
出力節点５１と５２と５３とにそれぞれ共通接続され
る。これらのデジット側出力節点にはプリバイアス回路
１２からプリバイアス電圧Ｖｐｂがプリバイアス線Ｌ６
２を介して供給されている。
【００７４】このデジット側出力節点５１には、デジッ
ト選択トランジスタ４２と本実施の形態で新たに設けた
電流のバイパストランジスタ４５および４８とのドレイ
ン電極が共通接続される。デジット選択トランジスタ４
２はゲート電極に列セレクト信号線Ｙ２が接続されて選
択デジット信号をソース電極に接続された選択デジット
線Ｌ３７を介してセンスアンプ１５へ送出する。
ト選択トランジスタ４２と本実施の形態で新たに設けた
電流のバイパストランジスタ４５および４８とのドレイ
ン電極が共通接続される。デジット選択トランジスタ４
２はゲート電極に列セレクト信号線Ｙ２が接続されて選
択デジット信号をソース電極に接続された選択デジット
線Ｌ３７を介してセンスアンプ１５へ送出する。
【００７５】バイパストランジスタ４５はゲート電極に
列セレクト信号線Ｙ４が接続されこの信号線が活性化さ
れるとデジット側出力節点５１の電位を、ソース電極に
接続されたバイパス線Ｌ４０および主仮想接地線Ｌ６１
を介して接地電位に引き下げる。バイパストランジスタ
４８はゲート電極に列セレクト信号線Ｙ２が接続されこ
の信号線が活性化されるとデジット側出力節点５１の電
位をソース電極に接続されたバイパス線Ｌ４３および主
仮想接地線Ｌ６０を介して接地電位に引き下げる。
列セレクト信号線Ｙ４が接続されこの信号線が活性化さ
れるとデジット側出力節点５１の電位を、ソース電極に
接続されたバイパス線Ｌ４０および主仮想接地線Ｌ６１
を介して接地電位に引き下げる。バイパストランジスタ
４８はゲート電極に列セレクト信号線Ｙ２が接続されこ
の信号線が活性化されるとデジット側出力節点５１の電
位をソース電極に接続されたバイパス線Ｌ４３および主
仮想接地線Ｌ６０を介して接地電位に引き下げる。
【００７６】デジット側出力節点５２には、デジット選
択トランジスタ４３とバイパストランジスタ４６および
４９とのドレイン電極が共通接続され、デジット選択ト
ランジスタ４３はゲート電極に列セレクト信号線Ｙ２が
接続されて、選択デジット信号をソース電極に接続され
た選択デジット線Ｌ３８を介してセンスアンプ１５へ送
出する。バイパストランジスタ４６はゲート電極に列セ
レクト信号線Ｙ１が接続されこの信号線が活性化される
と、デジット側出力節点５２の電位をソース電極に接続
されたバイパス線Ｌ４１および主仮想接地線Ｌ６１を介
して接地電位に引き下げる。バイパストランジスタ４９
はゲート電極に列セレクト信号線Ｙ３が接続されこの信
号線が活性化されると、デジット側出力節点の電位をソ
ース電極に接続されたバイパス線Ｌ４４および主仮想接
地線Ｌ６０を介して接地電位に引き下げる。
択トランジスタ４３とバイパストランジスタ４６および
４９とのドレイン電極が共通接続され、デジット選択ト
ランジスタ４３はゲート電極に列セレクト信号線Ｙ２が
接続されて、選択デジット信号をソース電極に接続され
た選択デジット線Ｌ３８を介してセンスアンプ１５へ送
出する。バイパストランジスタ４６はゲート電極に列セ
レクト信号線Ｙ１が接続されこの信号線が活性化される
と、デジット側出力節点５２の電位をソース電極に接続
されたバイパス線Ｌ４１および主仮想接地線Ｌ６１を介
して接地電位に引き下げる。バイパストランジスタ４９
はゲート電極に列セレクト信号線Ｙ３が接続されこの信
号線が活性化されると、デジット側出力節点の電位をソ
ース電極に接続されたバイパス線Ｌ４４および主仮想接
地線Ｌ６０を介して接地電位に引き下げる。
【００７７】デジット側出力節点５３には、デジット選
択トランジスタ４４とバイパストランジスタ４７および
５０のドレイン電極が共通接続され、デジット選択トラ
ンジスタ４４はゲート電極にセレクト信号線Ｙ３が供給
され、選択デジット信号をソース電極に接続された選択
デジット線Ｌ３９を介してセンスアンプ１５へ送出す
る。バイパストランジスタ４７はゲート電極に列セレク
ト信号線Ｙ２が接続されこの信号線が活性化されるとデ
ジット側出力節点５３の電位をソース電極に接続された
バイパス線Ｌ４４および主仮想接地線Ｌ６１を介して接
地電位に引き下げる。バイパストランジスタ５０はゲー
ト電極に列セレクト信号線Ｙ４が接続されこの信号線が
活性化されると、デジット側出力節点の電位をソース電
極に接続されたバイパス線Ｌ４５および主仮想接地線Ｌ
６０を介して接地電位に引き下げる。
択トランジスタ４４とバイパストランジスタ４７および
５０のドレイン電極が共通接続され、デジット選択トラ
ンジスタ４４はゲート電極にセレクト信号線Ｙ３が供給
され、選択デジット信号をソース電極に接続された選択
デジット線Ｌ３９を介してセンスアンプ１５へ送出す
る。バイパストランジスタ４７はゲート電極に列セレク
ト信号線Ｙ２が接続されこの信号線が活性化されるとデ
ジット側出力節点５３の電位をソース電極に接続された
バイパス線Ｌ４４および主仮想接地線Ｌ６１を介して接
地電位に引き下げる。バイパストランジスタ５０はゲー
ト電極に列セレクト信号線Ｙ４が接続されこの信号線が
活性化されると、デジット側出力節点の電位をソース電
極に接続されたバイパス線Ｌ４５および主仮想接地線Ｌ
６０を介して接地電位に引き下げる。
【００７８】メモリセル３１、３２、３３、３４、３５
…のソース電極の拡散仮想接地線Ｌ４６〜Ｌ４８および
Ｌ４９〜Ｌ５１が仮想接地側バンクセレクタを構成する
セレクトトランジスタ５４〜５６および５７〜５９のド
レイン電極にそれぞれ接続され、これらのトランジスタ
のゲート電極にはバンクセレクト信号線Ｌ６５〜Ｌ６６
がそれぞれ接続される。
…のソース電極の拡散仮想接地線Ｌ４６〜Ｌ４８および
Ｌ４９〜Ｌ５１が仮想接地側バンクセレクタを構成する
セレクトトランジスタ５４〜５６および５７〜５９のド
レイン電極にそれぞれ接続され、これらのトランジスタ
のゲート電極にはバンクセレクト信号線Ｌ６５〜Ｌ６６
がそれぞれ接続される。
【００７９】これらの仮想接地側バンクセレクタおよび
仮想接地側列セレクタの構成は、従来例のＲＯＭ８００
の場合と同様であるから、ここでの構成の説明は省略す
る。
仮想接地側列セレクタの構成は、従来例のＲＯＭ８００
の場合と同様であるから、ここでの構成の説明は省略す
る。
【００８０】仮想接地選択回路１３ａ〜１３ｄは、その
回路図を示した図４（ａ）を参照すると、外部から供給
される第１の主仮想接地選択信号ＶＧＲまたは第２の主
仮想接地選択信号ＶＧＬにより、従属接続されたインバ
ータ９７ａおよび９７ｂを介してトランジスタ９７ｃの
活性非活性が制御され、そのドレイン電極に接続される
主仮想接地線Ｌ５８〜Ｌ６１のいずれかを接地電位に引
下げるか、あるいは開放状態にするように制御される。
回路図を示した図４（ａ）を参照すると、外部から供給
される第１の主仮想接地選択信号ＶＧＲまたは第２の主
仮想接地選択信号ＶＧＬにより、従属接続されたインバ
ータ９７ａおよび９７ｂを介してトランジスタ９７ｃの
活性非活性が制御され、そのドレイン電極に接続される
主仮想接地線Ｌ５８〜Ｌ６１のいずれかを接地電位に引
下げるか、あるいは開放状態にするように制御される。
【００８１】プリバイアス回路１２は、その回路図を示
した図４（ｂ）を参照すると、電源電位ＶＣＣにトラン
ジスタ９８ａのドレイン電極が接続され、ゲート電極お
よびソース電極がトランジスタ９８ｂのドレイン電極に
接続され、電源電位ＶＣＣおよび接地電位間に直列接続
で挿入された抵抗素子Ｒ３およびＲ４の直列接続点の分
圧電位でトランジスタ９８ｂゲート電極が駆動され、分
圧電圧−ＶＴのプリバイアス電位がプリバイアス線Ｌ６
２に出力される。この回路はデジット側出力節点５１〜
５３および仮想接地側出力節点６６〜６８ごとにそれぞ
れ設けられるが、図３では説明を容易にするために１回
路のみ図示してある。
した図４（ｂ）を参照すると、電源電位ＶＣＣにトラン
ジスタ９８ａのドレイン電極が接続され、ゲート電極お
よびソース電極がトランジスタ９８ｂのドレイン電極に
接続され、電源電位ＶＣＣおよび接地電位間に直列接続
で挿入された抵抗素子Ｒ３およびＲ４の直列接続点の分
圧電位でトランジスタ９８ｂゲート電極が駆動され、分
圧電圧−ＶＴのプリバイアス電位がプリバイアス線Ｌ６
２に出力される。この回路はデジット側出力節点５１〜
５３および仮想接地側出力節点６６〜６８ごとにそれぞ
れ設けられるが、図３では説明を容易にするために１回
路のみ図示してある。
【００８２】上述した構成よりなるＲＯＭ４００は、デ
ジット側出力節点５１〜５３に接続されたバイパストラ
ンジスタ対４５〜４７および４８〜５０を設けたことが
本発明の回路構成の特徴となる部分である。
ジット側出力節点５１〜５３に接続されたバイパストラ
ンジスタ対４５〜４７および４８〜５０を設けたことが
本発明の回路構成の特徴となる部分である。
【００８３】すなわち、このＲＯＭ４００の読み出し動
作は、例えば、メモリセル３１を読み出す場合は、まず
ワード線Ｌ１９１の電位と仮想接地選択回路１３ｂおよ
び１３ｃの第１の主仮想接地選択信号ＶＧＲとデジット
側列セレクタの選択線Ｙ２の電位とデジット側バンクセ
レクタの選択線Ｌ６３の電位と仮想接地側バンクセレク
タの選択線Ｌ６５の電位とをそれぞれＨレベルに設定
し、他のワード線Ｌ１９２〜１９ｍの電位と仮想接地選
択回路１３ｂの第２の仮想接地選択信号ＶＧＬと列セレ
クト線Ｙ１、Ｙ３、Ｙ４の電位とバンクセレクト線Ｌ６
４およびＬ６６の電位とをそれぞれ接地電位に設定す
る。このときデジット線側の列セレクト線Ｙ２の電位で
駆動されるデジット選択トランジスタ４３とデジット側
バンクセレクタのデジット選択トランジスタ３７と仮想
接地側バンクセレクタの仮想接地選択トランジスタ５５
と列セレクタの選択線Ｙ２の電位で駆動されるトランジ
スタ６４とが活性化される。
作は、例えば、メモリセル３１を読み出す場合は、まず
ワード線Ｌ１９１の電位と仮想接地選択回路１３ｂおよ
び１３ｃの第１の主仮想接地選択信号ＶＧＲとデジット
側列セレクタの選択線Ｙ２の電位とデジット側バンクセ
レクタの選択線Ｌ６３の電位と仮想接地側バンクセレク
タの選択線Ｌ６５の電位とをそれぞれＨレベルに設定
し、他のワード線Ｌ１９２〜１９ｍの電位と仮想接地選
択回路１３ｂの第２の仮想接地選択信号ＶＧＬと列セレ
クト線Ｙ１、Ｙ３、Ｙ４の電位とバンクセレクト線Ｌ６
４およびＬ６６の電位とをそれぞれ接地電位に設定す
る。このときデジット線側の列セレクト線Ｙ２の電位で
駆動されるデジット選択トランジスタ４３とデジット側
バンクセレクタのデジット選択トランジスタ３７と仮想
接地側バンクセレクタの仮想接地選択トランジスタ５５
と列セレクタの選択線Ｙ２の電位で駆動されるトランジ
スタ６４とが活性化される。
【００８４】この状態でメモリセル３１のみが選択さ
れ、メモリセル３１に格納されたデータがメタルデジッ
ト線Ｌ３２→トランジスタ３７→節点５２→トランジス
タ４３→選択デジット線Ｌ３８の経路でセンスアンプ１
５に読み出され、読み出し電流経路はその逆の経路を辿
る。すなわち、センスアンプ１５→節点５２→トランジ
スタ３７→デジット線Ｌ３２→メモリセル３１→拡散仮
想接地線Ｌ４７→トランジスタ５５→接点６７→トラン
ジスタ６４→Ｌ５６→主仮想接地線Ｌ５９の太線で示し
た電流経路である。
れ、メモリセル３１に格納されたデータがメタルデジッ
ト線Ｌ３２→トランジスタ３７→節点５２→トランジス
タ４３→選択デジット線Ｌ３８の経路でセンスアンプ１
５に読み出され、読み出し電流経路はその逆の経路を辿
る。すなわち、センスアンプ１５→節点５２→トランジ
スタ３７→デジット線Ｌ３２→メモリセル３１→拡散仮
想接地線Ｌ４７→トランジスタ５５→接点６７→トラン
ジスタ６４→Ｌ５６→主仮想接地線Ｌ５９の太線で示し
た電流経路である。
【００８５】さらに、本発明により電流のバイパス経路
としてデジット側出力節点５１〜５３に接続される新に
設けたバイパストランジスタ対４５〜４７および４８〜
５０による電流分岐回路が動作する。
としてデジット側出力節点５１〜５３に接続される新に
設けたバイパストランジスタ対４５〜４７および４８〜
５０による電流分岐回路が動作する。
【００８６】すなわち、前述した選択条件によりデジッ
ト側バンクセレクタのセレクトトランジスタ３６および
デジット側列セレクタのデジット選択トランジスタ４８
も同時に活性化されるため、メモリセル３４および３５
の接続点の電位は、選択デジット線Ｌ３１→トランジス
タ３６→デジット側出力節点５１→トランジスタ４８→
主仮想接地線Ｌ６０の経路を通って接地電位に引き下げ
られる。
ト側バンクセレクタのセレクトトランジスタ３６および
デジット側列セレクタのデジット選択トランジスタ４８
も同時に活性化されるため、メモリセル３４および３５
の接続点の電位は、選択デジット線Ｌ３１→トランジス
タ３６→デジット側出力節点５１→トランジスタ４８→
主仮想接地線Ｌ６０の経路を通って接地電位に引き下げ
られる。
【００８７】したがって、仮想接地側出力節点６６から
の流れ込み電流はトランジスタ５４→仮想接地線Ｌ４６
→セル３５→デジット線Ｌ３１→トランジスタ３６→デ
ジット側出力節点５１→トランジスタ４８→主仮想接地
線Ｌ６０の経路を通るためメモリセル３１のソース電極
まで達せず、メモリセル３１のソース電極は、隣接のメ
モリセルから流入するリーク電流により、セル電位が浮
き上ることはなく、従来の欠点であった多値メモリセル
の高いしきい値に対しても、そのデータの読み出しを正
常に行なうことが出来る。
の流れ込み電流はトランジスタ５４→仮想接地線Ｌ４６
→セル３５→デジット線Ｌ３１→トランジスタ３６→デ
ジット側出力節点５１→トランジスタ４８→主仮想接地
線Ｌ６０の経路を通るためメモリセル３１のソース電極
まで達せず、メモリセル３１のソース電極は、隣接のメ
モリセルから流入するリーク電流により、セル電位が浮
き上ることはなく、従来の欠点であった多値メモリセル
の高いしきい値に対しても、そのデータの読み出しを正
常に行なうことが出来る。
【００８８】ここで、メモリセルアレイ内のメタルデジ
ット線およびメタル仮想接地線の配置を示した図５を参
照すると、この図は前述した図２の配置と同様である
が、メタルデジット線Ｌ２２はメモリセルブロックの外
側に配置されるセンスアンプ１５に接続され、メタルデ
ジット線Ｌ２２およびメタル仮想接地線Ｌ２４にはそれ
ぞれプリバイアス回路１２からプリバイアス電位が供給
されていることと、選択されたメモリセルの電流経路と
を示し、メタルデジット線Ｌ２２およびメタル仮想接地
線Ｌ２４の間に形成される電流経路を上述したＲＯＭ４
００の電流経路に対比させて説明するための図である。
ット線およびメタル仮想接地線の配置を示した図５を参
照すると、この図は前述した図２の配置と同様である
が、メタルデジット線Ｌ２２はメモリセルブロックの外
側に配置されるセンスアンプ１５に接続され、メタルデ
ジット線Ｌ２２およびメタル仮想接地線Ｌ２４にはそれ
ぞれプリバイアス回路１２からプリバイアス電位が供給
されていることと、選択されたメモリセルの電流経路と
を示し、メタルデジット線Ｌ２２およびメタル仮想接地
線Ｌ２４の間に形成される電流経路を上述したＲＯＭ４
００の電流経路に対比させて説明するための図である。
【００８９】すなわち、上述したようにデジット側バン
クセレクタのデジット選択トランジスタ３７とワード線
Ｌ１９１と仮想接地側バンクセレクタのセレクトトラン
ジスタ５５とが選択状態、それ以外のデジット側バンク
セレクタのセレクトトランジスタ４０とワード線Ｌ１９
２（図示せず）〜１９ｍと仮想接地側バンクセレクタの
セレクトトランジスタ５８とが非選択状態となるように
それぞれ設定すると、メタルデジット線Ｌ２２に供給さ
れたセンスアンプ１５からメタル−拡散デジットコンタ
クト２７ａ→トランジスタ３７→拡散デジット線Ｌ３２
→メモリセル３１→拡散仮想接地線Ｌ４７→仮想接地側
バンクセレクトトランジスタ５５→メタル−拡散仮想接
地コンタクト２７ｂ→メタル仮想接地線Ｌ２４を通って
メモリセルブロックの外側領域に設けた列セレクタによ
り接地電位に引き下げているの電流経路（図中点線で示
す）が形成されることが理解出来る。
クセレクタのデジット選択トランジスタ３７とワード線
Ｌ１９１と仮想接地側バンクセレクタのセレクトトラン
ジスタ５５とが選択状態、それ以外のデジット側バンク
セレクタのセレクトトランジスタ４０とワード線Ｌ１９
２（図示せず）〜１９ｍと仮想接地側バンクセレクタの
セレクトトランジスタ５８とが非選択状態となるように
それぞれ設定すると、メタルデジット線Ｌ２２に供給さ
れたセンスアンプ１５からメタル−拡散デジットコンタ
クト２７ａ→トランジスタ３７→拡散デジット線Ｌ３２
→メモリセル３１→拡散仮想接地線Ｌ４７→仮想接地側
バンクセレクトトランジスタ５５→メタル−拡散仮想接
地コンタクト２７ｂ→メタル仮想接地線Ｌ２４を通って
メモリセルブロックの外側領域に設けた列セレクタによ
り接地電位に引き下げているの電流経路（図中点線で示
す）が形成されることが理解出来る。
【００９０】上述した第１の実施の形態によりメモリセ
ルの電流の変化を示した図６を参照すると、この図はＸ
軸に電源電圧ＶＣＣを、Ｙ軸にメモリセル電流最小値を
それぞれ示してあり、点線Ａは本実施の形態による改良
前のセル電流最小値を、実線Ｂは改良後のセル電流最小
値を表わしている。例えば、ＶＣＣ＝３Ｖのときは改良
前のセル電流最小値が１．５μＡであったのに対し、改
良後のセル電流最小値が３．９μＡに増加している。し
たがって、このセル電流の増加によりこのセルのデータ
を増幅するセンスアンプから高速にデータを読み出すこ
とが出来る。同様に、ＶＣＣ＝３．３Ｖのときは６．０
μＡ、ＶＣＣ＝３．６Ｖのときは７．７μＡとなり、Ｖ
ＣＣの変化に追従することが判る。
ルの電流の変化を示した図６を参照すると、この図はＸ
軸に電源電圧ＶＣＣを、Ｙ軸にメモリセル電流最小値を
それぞれ示してあり、点線Ａは本実施の形態による改良
前のセル電流最小値を、実線Ｂは改良後のセル電流最小
値を表わしている。例えば、ＶＣＣ＝３Ｖのときは改良
前のセル電流最小値が１．５μＡであったのに対し、改
良後のセル電流最小値が３．９μＡに増加している。し
たがって、このセル電流の増加によりこのセルのデータ
を増幅するセンスアンプから高速にデータを読み出すこ
とが出来る。同様に、ＶＣＣ＝３．３Ｖのときは６．０
μＡ、ＶＣＣ＝３．６Ｖのときは７．７μＡとなり、Ｖ
ＣＣの変化に追従することが判る。
【００９１】また、本実施の形態で新たに設けたバイパ
ストランジスタ対４５〜５０は、メモリセルブロックの
外側領域にあるデジット側列セレクタのデジット選択ト
ランジスタに並列状態で設けるので、メモリセルブロッ
ク内のバンクセレクタに設けるよりもはるかに大きなト
ランジスタサイズにすることが出来（４０倍程度まで大
きく出来る）るので、電流経路のインピーダンスも小さ
くなり選択されたメモリセルのソース電極の浮き上りを
小さくすることが出来る。
ストランジスタ対４５〜５０は、メモリセルブロックの
外側領域にあるデジット側列セレクタのデジット選択ト
ランジスタに並列状態で設けるので、メモリセルブロッ
ク内のバンクセレクタに設けるよりもはるかに大きなト
ランジスタサイズにすることが出来（４０倍程度まで大
きく出来る）るので、電流経路のインピーダンスも小さ
くなり選択されたメモリセルのソース電極の浮き上りを
小さくすることが出来る。
【００９２】さらに、デジット線および仮想接地線の両
方ともメタル配線で形成してあるので、電流経路のイン
ピーダンスを小さく出来、同様にメモリセルのソース電
極の浮き上りを小さくすることが出来る。
方ともメタル配線で形成してあるので、電流経路のイン
ピーダンスを小さく出来、同様にメモリセルのソース電
極の浮き上りを小さくすることが出来る。
【００９３】次に第２の実施の形態として上述したＲＯ
Ｍ４００のの回路を半導体基板上に形成する場合のブロ
ック配置について説明する。図７に示したブロック配置
の概略図を参照すると、本発明で新に設けたデジット側
列セレクタのデジット選択トランジスタ４２〜４４にそ
れぞれ並列状態で隣接するバイパストランジスタ対４５
および４８と４６および４９と４７および５０とからな
るバイパストランジスタ対を１つのブロックにまとめて
配置するバンクセレクタのブロックと、デジット側列セ
レクタのブロックとは、従来の配置を示す図７（ａ）の
場合は、メモリセルブロックからデジット側列セレクタ
に延長されたメタル配線ピッチに合せて列セレクタのデ
ジット選択トランジスタが配置されているので、このデ
ジット選択トランジスタからなる列セレクタブロックに
新に追加するバイパストランジスタ対を配置することは
困難であり、無理に配置しても面積が極端に増加する。
そのための配置の一例として、図７（ｂ）の配置となる
ように工夫する必要がある。
Ｍ４００のの回路を半導体基板上に形成する場合のブロ
ック配置について説明する。図７に示したブロック配置
の概略図を参照すると、本発明で新に設けたデジット側
列セレクタのデジット選択トランジスタ４２〜４４にそ
れぞれ並列状態で隣接するバイパストランジスタ対４５
および４８と４６および４９と４７および５０とからな
るバイパストランジスタ対を１つのブロックにまとめて
配置するバンクセレクタのブロックと、デジット側列セ
レクタのブロックとは、従来の配置を示す図７（ａ）の
場合は、メモリセルブロックからデジット側列セレクタ
に延長されたメタル配線ピッチに合せて列セレクタのデ
ジット選択トランジスタが配置されているので、このデ
ジット選択トランジスタからなる列セレクタブロックに
新に追加するバイパストランジスタ対を配置することは
困難であり、無理に配置しても面積が極端に増加する。
そのための配置の一例として、図７（ｂ）の配置となる
ように工夫する必要がある。
【００９４】すなわち、第１の実施の形態で追加したバ
イパストランジスタ対のブロックは、メモリセルブロッ
クの外側領域であって、このメモリセルブロックに最も
近い領域に配置れる。このバイパストランジスタ対のブ
ロックおよびデジット側列セレクタのブロックの間の領
域に仮想接地側列セレクタが配置される。
イパストランジスタ対のブロックは、メモリセルブロッ
クの外側領域であって、このメモリセルブロックに最も
近い領域に配置れる。このバイパストランジスタ対のブ
ロックおよびデジット側列セレクタのブロックの間の領
域に仮想接地側列セレクタが配置される。
【００９５】このような配置をすることによって、メモ
リセルブロック内部からデジット側列セレクタのブロッ
クに対して、メタル仮想接地線およびメタルデジット線
が等間隔でかつ互に平行状態で延長されその配線ピッチ
の範囲内に、追加したバイパストランジスタ対をなす２
組のトランジスタ群がそれぞれ対応して配置されるの
で、従来の配置面積に対して最小限の面積増加で実現す
ることが出来る。
リセルブロック内部からデジット側列セレクタのブロッ
クに対して、メタル仮想接地線およびメタルデジット線
が等間隔でかつ互に平行状態で延長されその配線ピッチ
の範囲内に、追加したバイパストランジスタ対をなす２
組のトランジスタ群がそれぞれ対応して配置されるの
で、従来の配置面積に対して最小限の面積増加で実現す
ることが出来る。
【００９６】この場合、仮想接地側列セレクタのブロッ
クおよび第１の実施の形態で追加したバイパストランジ
スタ対のブロックの配置を互に入れ換えて配置しても同
様に最小限の面積増加で実現することが出来る。
クおよび第１の実施の形態で追加したバイパストランジ
スタ対のブロックの配置を互に入れ換えて配置しても同
様に最小限の面積増加で実現することが出来る。
【００９７】これらの配置を、例えば図７（ｃ）に示す
ブロック配置のように、仮想接地側列セレクタのブロッ
クから延長されるメタル配線の方向に対して直角方向に
デジット選択トランジスタごとに対応するバイパストラ
ンジスタ対を交互に配置する方法は簡単であるが、上述
したメタル配線ピッチとデジット線側列セレクタのデジ
ット選択トランジスタの繰り返しパターンとの整合がと
れなくなり、かつレイアウトが複雑になって極端に面積
増加の原因となる。
ブロック配置のように、仮想接地側列セレクタのブロッ
クから延長されるメタル配線の方向に対して直角方向に
デジット選択トランジスタごとに対応するバイパストラ
ンジスタ対を交互に配置する方法は簡単であるが、上述
したメタル配線ピッチとデジット線側列セレクタのデジ
ット選択トランジスタの繰り返しパターンとの整合がと
れなくなり、かつレイアウトが複雑になって極端に面積
増加の原因となる。
【００９８】ここで、上述したブロック配置に適用する
主仮想接地線の接続方法を検討するに、その一例の構成
図を示した図８を参照すると、従来の仮想接地側列セレ
クタに配線される主仮想接地線Ｌ５８およびＬ５９を示
した図８（ａ）の場合は、仮想接地側バンクセレクタの
セレクトトランジスタのソース電極が接続される主仮想
接地線Ｌ５８およびＬ５９は、それぞれ専用の仮想接地
選択回路１３ａおよび１３ｂに接続される主仮想接地線
を用いることで何等問題はない。
主仮想接地線の接続方法を検討するに、その一例の構成
図を示した図８を参照すると、従来の仮想接地側列セレ
クタに配線される主仮想接地線Ｌ５８およびＬ５９を示
した図８（ａ）の場合は、仮想接地側バンクセレクタの
セレクトトランジスタのソース電極が接続される主仮想
接地線Ｌ５８およびＬ５９は、それぞれ専用の仮想接地
選択回路１３ａおよび１３ｂに接続される主仮想接地線
を用いることで何等問題はない。
【００９９】しかし本実施の形態に適用する場合は、図
８（ｂ）に示した主仮想接地線の配線例を参照すると、
仮想接地側列セレクタには主仮想接地線Ｌ５８およびＬ
５９が、実施の形態で追加したバイパストランジスタ対
には主仮想接地線Ｌ６０およびＬ６１がそれぞれ配線さ
れる。すなわちこれらの主仮想接地線Ｌ６０およびＬ６
１が接続される仮想接地選択回路１３ａ〜１３ｄは、そ
れぞれ単独に設けられている。
８（ｂ）に示した主仮想接地線の配線例を参照すると、
仮想接地側列セレクタには主仮想接地線Ｌ５８およびＬ
５９が、実施の形態で追加したバイパストランジスタ対
には主仮想接地線Ｌ６０およびＬ６１がそれぞれ配線さ
れる。すなわちこれらの主仮想接地線Ｌ６０およびＬ６
１が接続される仮想接地選択回路１３ａ〜１３ｄは、そ
れぞれ単独に設けられている。
【０１００】例えば図８（ｃ）に示した仮想接地線の例
では、仮想接地線側列セレクタおよび追加したバイパス
トランジスタ対に接続する主仮想接地線Ｌ５８およびＬ
５９は両方のブロックにそれぞれ共通接続されている。
このような配線例の場合は、これらの延長された主仮想
接地線に余分な配線抵抗が生じることになるので、本実
施の形態が目的とするところの、メタル仮想接地線に設
けたコンタクト抵抗Ｒ１およびＲ２による電位の浮き上
りを除去する効果が配線抵抗によって相殺されることに
なり、このような配線は避ける必要がある。
では、仮想接地線側列セレクタおよび追加したバイパス
トランジスタ対に接続する主仮想接地線Ｌ５８およびＬ
５９は両方のブロックにそれぞれ共通接続されている。
このような配線例の場合は、これらの延長された主仮想
接地線に余分な配線抵抗が生じることになるので、本実
施の形態が目的とするところの、メタル仮想接地線に設
けたコンタクト抵抗Ｒ１およびＲ２による電位の浮き上
りを除去する効果が配線抵抗によって相殺されることに
なり、このような配線は避ける必要がある。
【０１０１】なお、本実施の形態で追加したバイパスト
ランジスタ対は、従来の選択デジット側列セレクタの列
セレクト線Ｙ１〜Ｙ４の延長線に形成した拡散層に設け
られるものであるから、新に列セレクト線を引き回す必
要がなく、それによる面積の増加もない。
ランジスタ対は、従来の選択デジット側列セレクタの列
セレクト線Ｙ１〜Ｙ４の延長線に形成した拡散層に設け
られるものであるから、新に列セレクト線を引き回す必
要がなく、それによる面積の増加もない。
【０１０２】上述したブロック配置のレイアウトパター
ン図を示した図９を参照すると、メモリセルブロックか
らその外側領域に延長され、かつ交互に配置されたメタ
ルデジット線Ｌ２２およびメタル仮想接地線Ｌ２４の延
長線上に、本実施の形態でデジット線側列セレクタに追
加したバイパストランジスタ対が配置され、その上の層
に絶縁膜（図示せず）を間に介して主仮想接地線Ｌ６０
およびＬ６１が延長されたメタル線と直交する方向に配
置される。
ン図を示した図９を参照すると、メモリセルブロックか
らその外側領域に延長され、かつ交互に配置されたメタ
ルデジット線Ｌ２２およびメタル仮想接地線Ｌ２４の延
長線上に、本実施の形態でデジット線側列セレクタに追
加したバイパストランジスタ対が配置され、その上の層
に絶縁膜（図示せず）を間に介して主仮想接地線Ｌ６０
およびＬ６１が延長されたメタル線と直交する方向に配
置される。
【０１０３】その平面上の上側に仮想接地側列セレクタ
の仮想接地選択トランジスタが配置されその上の層に絶
縁膜を介して主仮想接地線Ｌ５８およびＬ５９が延長さ
れたメタル線と直交する方向に配置される。
の仮想接地選択トランジスタが配置されその上の層に絶
縁膜を介して主仮想接地線Ｌ５８およびＬ５９が延長さ
れたメタル線と直交する方向に配置される。
【０１０４】さらにその平面上の上側にデジット側列セ
レクタの選択線Ｙ１〜Ｙ４が主仮想接地線Ｌ５８および
Ｌ５９に平行に配置されるとともに、その平面上の上側
にデジット線側列セレクタのデジット選択トランジスタ
がそれぞれ配置される。
レクタの選択線Ｙ１〜Ｙ４が主仮想接地線Ｌ５８および
Ｌ５９に平行に配置されるとともに、その平面上の上側
にデジット線側列セレクタのデジット選択トランジスタ
がそれぞれ配置される。
【０１０５】なおこれらのトランジスタのゲート長はす
べて延長されたメタル線に平行方向に揃えて形成され
る。
べて延長されたメタル線に平行方向に揃えて形成され
る。
【０１０６】メタルデジット線Ｌ２２は２つのバイパス
トランジスタ対の共通ドレインを形成する拡散層にメタ
ル−拡散コンタクトにより接続され、この接続された拡
散層部分を共通ドレイン電極にしてその両側にポリシコ
ンでゲート電極が形成される。これらのゲート電極はメ
タルで形成される仮想接地線Ｌ６０およびＬ６１のそれ
ぞれ対応する方にメタル−ポリシリコン・コンタクトに
より接続される。
トランジスタ対の共通ドレインを形成する拡散層にメタ
ル−拡散コンタクトにより接続され、この接続された拡
散層部分を共通ドレイン電極にしてその両側にポリシコ
ンでゲート電極が形成される。これらのゲート電極はメ
タルで形成される仮想接地線Ｌ６０およびＬ６１のそれ
ぞれ対応する方にメタル−ポリシリコン・コンタクトに
より接続される。
【０１０７】バイパストランジスタ対のドレイン電極の
他端は再度メタル線およびポリシコン線により延長され
て仮想接地線側列セレクタ配置領域およびデジット線側
列セレクタの選択線配置領域を通過してデジット線側列
セレクタのデジット選択トランジスタのドレイン電極を
形成する拡散層にメタル線に変換して接続され、このデ
ジット選択トランジスタのソース電極はセンスアンプヘ
接続されるべくメタル線に接続され、ゲート電極はこの
列セレクタの対応するメタル線にメタル−ポリシリコン
・コンタクトで接続される。
他端は再度メタル線およびポリシコン線により延長され
て仮想接地線側列セレクタ配置領域およびデジット線側
列セレクタの選択線配置領域を通過してデジット線側列
セレクタのデジット選択トランジスタのドレイン電極を
形成する拡散層にメタル線に変換して接続され、このデ
ジット選択トランジスタのソース電極はセンスアンプヘ
接続されるべくメタル線に接続され、ゲート電極はこの
列セレクタの対応するメタル線にメタル−ポリシリコン
・コンタクトで接続される。
【０１０８】一方、メタル仮想接地線Ｌ２４はメタル−
ポリシリコン・コンタクトにより接続されたポリシリコ
ン線がバイパストランジスタ対配置領域を通過した後に
再びメタル線を用いて、仮想接地側列セレクタの仮想選
択トランジスタを形成する２つの選択トランジスの共通
ドレイン電極に接続される。
ポリシリコン・コンタクトにより接続されたポリシリコ
ン線がバイパストランジスタ対配置領域を通過した後に
再びメタル線を用いて、仮想接地側列セレクタの仮想選
択トランジスタを形成する２つの選択トランジスの共通
ドレイン電極に接続される。
【０１０９】この共通ドレイン電極の両側にはゲート電
極のポリシリコンが平行に形成され、これらのポリシコ
ンの一端はバイパストランジスタ対のゲート電極にそれ
ぞれ接続され、他端はデジット線側列セレクタの選択線
Ｙ１〜Ｙ４の対応するメタル線にメタル−ポリシリコン
・コンタクトでそれぞれ接続される。
極のポリシリコンが平行に形成され、これらのポリシコ
ンの一端はバイパストランジスタ対のゲート電極にそれ
ぞれ接続され、他端はデジット線側列セレクタの選択線
Ｙ１〜Ｙ４の対応するメタル線にメタル−ポリシリコン
・コンタクトでそれぞれ接続される。
【０１１０】以下同様に上述した構成のトランジスタ配
置がメタルデジット線Ｌ２２およびメタル仮想接地線Ｌ
２４の配列方向に所定数だけ繰返し配置されることにな
る。
置がメタルデジット線Ｌ２２およびメタル仮想接地線Ｌ
２４の配列方向に所定数だけ繰返し配置されることにな
る。
【０１１１】すなわち、メモリセルブロックからその配
置領域外の一方向へメタルデジット線Ｌ２２およびメタ
ル仮想接地線Ｌ２４が互に平行かつ等間隔で交互に配置
されて延長され、これらの延長線の配線ピッチの範囲内
に、上述の各トランジスタがそれぞれ形成されるので、
前述したようにメタル配線ピッチとデジット線側列セレ
クタのデジット選択トランジスタの繰り返しパターンと
の整合がとれ、従来の配置面積に対して最小限の面積増
加で実現出来ることが判る。
置領域外の一方向へメタルデジット線Ｌ２２およびメタ
ル仮想接地線Ｌ２４が互に平行かつ等間隔で交互に配置
されて延長され、これらの延長線の配線ピッチの範囲内
に、上述の各トランジスタがそれぞれ形成されるので、
前述したようにメタル配線ピッチとデジット線側列セレ
クタのデジット選択トランジスタの繰り返しパターンと
の整合がとれ、従来の配置面積に対して最小限の面積増
加で実現出来ることが判る。
【０１１２】次に第３の実施の形態の主要部の構成をブ
ロック図で示した図１０（ａ）を参照すると、このＲＯ
Ｍ５００は、プリバイアス回路１２と、メモリセルアレ
イおよびバンクセレクタを含むメモリセルブロック１１
と、このメモリセルブロック１１のデジット側バンクセ
レクタの出力節点５１〜５３と、仮想接地側バンクセレ
クタの出力節点６７〜７０と、列セレクト信号線ｙ１〜
ｙ４がゲート電極に接続されるとともにドレイン電極が
デジット側出力節点５１〜５３に接続されソース電極が
それぞれ共通接続されてセンスアンプ１５に接続される
第１のデジット側列セレクタのデジット選択トランジス
タ４２〜４５と、プリバイアス選択信号ＧＳ１〜ＧＳ４
がゲート電極に接続されるとともにドレイン電極が仮想
接地側出力節点６７〜７０にそれぞれ接続され、ソース
電極がそれぞれ接地電位に共通接続される第１の仮想接
地側列セレクタの仮想接地選択トランジスタ１０１〜１
０４と、デジット側出力節点５１〜５３ごとにそれぞれ
ドレイン電極が接続されるとともに列セレクト信号ｙ１
〜ｙ４がゲート電極に供給される第１のデジット側列セ
レクタのデジット選択トランジスタ４２〜４５と、デジ
ット側出力節点５１〜５３ごとにそれぞれドレイン電極
が接続される第２のデジット側列セレクタのデジット選
択トランジスタ１０５〜１０８と、これらのトランジス
タのソース電極とその左側に隣接する仮想接地側出力節
点６７および７０との間にそれぞれ挿入されるとともに
第１の主仮想接地選択信号ＶＧＲが供給される仮想接地
制御トランジスタ１０９，１１１，１１３，１１５と、
デジット選択トランジスタ１０５〜１０８のソース電極
とその右側に隣接する仮想接地側出力節点６８および７
１との間にそれぞれ挿入されるとともに第２の主仮想接
地選択信号ＶＧＬが供給される仮想接地制御トランジス
タ１１０，１１２，１１４，１１６と、デジット側バン
クセレクタの仮想接地側出力節点６７〜７１とプリバイ
アス回路１２との間にそれぞれ挿入されるとともにプリ
バイアス選択信号ＧＳ１〜ＧＳ４の反転信号（以下、反
転信号をＢと称す）ＧＳ１Ｂ〜ＧＳ４Ｂがゲート電極に
それぞれ接続される第２の仮想接地側トランジスタ１１
７〜１２０とから構成される。
ロック図で示した図１０（ａ）を参照すると、このＲＯ
Ｍ５００は、プリバイアス回路１２と、メモリセルアレ
イおよびバンクセレクタを含むメモリセルブロック１１
と、このメモリセルブロック１１のデジット側バンクセ
レクタの出力節点５１〜５３と、仮想接地側バンクセレ
クタの出力節点６７〜７０と、列セレクト信号線ｙ１〜
ｙ４がゲート電極に接続されるとともにドレイン電極が
デジット側出力節点５１〜５３に接続されソース電極が
それぞれ共通接続されてセンスアンプ１５に接続される
第１のデジット側列セレクタのデジット選択トランジス
タ４２〜４５と、プリバイアス選択信号ＧＳ１〜ＧＳ４
がゲート電極に接続されるとともにドレイン電極が仮想
接地側出力節点６７〜７０にそれぞれ接続され、ソース
電極がそれぞれ接地電位に共通接続される第１の仮想接
地側列セレクタの仮想接地選択トランジスタ１０１〜１
０４と、デジット側出力節点５１〜５３ごとにそれぞれ
ドレイン電極が接続されるとともに列セレクト信号ｙ１
〜ｙ４がゲート電極に供給される第１のデジット側列セ
レクタのデジット選択トランジスタ４２〜４５と、デジ
ット側出力節点５１〜５３ごとにそれぞれドレイン電極
が接続される第２のデジット側列セレクタのデジット選
択トランジスタ１０５〜１０８と、これらのトランジス
タのソース電極とその左側に隣接する仮想接地側出力節
点６７および７０との間にそれぞれ挿入されるとともに
第１の主仮想接地選択信号ＶＧＲが供給される仮想接地
制御トランジスタ１０９，１１１，１１３，１１５と、
デジット選択トランジスタ１０５〜１０８のソース電極
とその右側に隣接する仮想接地側出力節点６８および７
１との間にそれぞれ挿入されるとともに第２の主仮想接
地選択信号ＶＧＬが供給される仮想接地制御トランジス
タ１１０，１１２，１１４，１１６と、デジット側バン
クセレクタの仮想接地側出力節点６７〜７１とプリバイ
アス回路１２との間にそれぞれ挿入されるとともにプリ
バイアス選択信号ＧＳ１〜ＧＳ４の反転信号（以下、反
転信号をＢと称す）ＧＳ１Ｂ〜ＧＳ４Ｂがゲート電極に
それぞれ接続される第２の仮想接地側トランジスタ１１
７〜１２０とから構成される。
【０１１３】デジット側出力節点５１〜５４および仮想
接地側出力節点６７〜７０を含むメモリセルブロック２
０とプリバイアス回路１２とは第１の実施の形態を示し
た図３と同様である。
接地側出力節点６７〜７０を含むメモリセルブロック２
０とプリバイアス回路１２とは第１の実施の形態を示し
た図３と同様である。
【０１１４】プリバイアス選択信号ＧＳ１〜ＧＳ４およ
びその反転信号ＧＳ１Ｂ〜ＧＳ４Ｂを生成するプリバイ
アス選択信号生成回路図を示した図１０（ｂ）を参照す
ると、この回路はプリバイアス選択信号ＧＳ１〜ＧＳ４
およびその反転信号ＧＳ１Ｂ〜ＧＳ４Ｂに共通するので
ＧＳ２を例にその構成を述べる。２入力ＮＡＮＤ７１ａ
は列セレクト信号ｙ１および第１の主仮想接地選択信号
ＶＧＲの論理積出力をインバータ７２ａを介して２入力
ＮＯＲ７３へ出力し、ＮＡＮＤ７１ｂは列セレクト信号
ｙ２および第２の主仮想接地選択信号ＶＧＬの論理積出
力をインバータ７２ｂを介してＮＯＲ７３へ出力する。
ＮＯＲ７３はこれらの論理積出力の論理和をとりインバ
ータ７２ｃを介してプリバイアス選択信号ＧＳ２を出力
する。さらにインバータ７２ｄを介してＧＳ２Ｂを出力
する。
びその反転信号ＧＳ１Ｂ〜ＧＳ４Ｂを生成するプリバイ
アス選択信号生成回路図を示した図１０（ｂ）を参照す
ると、この回路はプリバイアス選択信号ＧＳ１〜ＧＳ４
およびその反転信号ＧＳ１Ｂ〜ＧＳ４Ｂに共通するので
ＧＳ２を例にその構成を述べる。２入力ＮＡＮＤ７１ａ
は列セレクト信号ｙ１および第１の主仮想接地選択信号
ＶＧＲの論理積出力をインバータ７２ａを介して２入力
ＮＯＲ７３へ出力し、ＮＡＮＤ７１ｂは列セレクト信号
ｙ２および第２の主仮想接地選択信号ＶＧＬの論理積出
力をインバータ７２ｂを介してＮＯＲ７３へ出力する。
ＮＯＲ７３はこれらの論理積出力の論理和をとりインバ
ータ７２ｃを介してプリバイアス選択信号ＧＳ２を出力
する。さらにインバータ７２ｄを介してＧＳ２Ｂを出力
する。
【０１１５】このＲＯＭ５００は、一例としてデジット
側出力節点５２および仮想接地側出力節点６８を選択す
る場合について説明すると、列セレクト信号ｙ２をＨレ
ベル、ｙ１、ｙ３、ｙ４をＬレベル、第２の主仮想接地
選択信号ＶＧＬをＨレベル、第１の主仮想接地選択信号
ＶＧＲをＬレベルに設定する。
側出力節点５２および仮想接地側出力節点６８を選択す
る場合について説明すると、列セレクト信号ｙ２をＨレ
ベル、ｙ１、ｙ３、ｙ４をＬレベル、第２の主仮想接地
選択信号ＶＧＬをＨレベル、第１の主仮想接地選択信号
ＶＧＲをＬレベルに設定する。
【０１１６】プリバイアス選択信号ＧＳ２の生成回路
は、ｙ１がＬレベル、ＶＧＲがＬレベルであるからＮＡ
ＮＤ７１ａの出力はＨレベル、ｙ２がＨレベル、ＶＧＬ
がＨレベルであるからＮＡＮＤ７１ｂの出力はＬレベル
となり、ＮＯＲ７３の出力はＬレベルになるので、プリ
バイアス選択信号ＧＳ２がＨレベルになり、プリバイア
ス選択信号ＧＳ２ＢがＬレベルとなる。デジット側出力
節点５２に接続されるデジット選択トランジスタ４３が
活性化されデジット選択トランジスタ１０６は非活性化
されるので、デジット側出力節点５２のデジット信号が
センスアンプ１５へ送出される。
は、ｙ１がＬレベル、ＶＧＲがＬレベルであるからＮＡ
ＮＤ７１ａの出力はＨレベル、ｙ２がＨレベル、ＶＧＬ
がＨレベルであるからＮＡＮＤ７１ｂの出力はＬレベル
となり、ＮＯＲ７３の出力はＬレベルになるので、プリ
バイアス選択信号ＧＳ２がＨレベルになり、プリバイア
ス選択信号ＧＳ２ＢがＬレベルとなる。デジット側出力
節点５２に接続されるデジット選択トランジスタ４３が
活性化されデジット選択トランジスタ１０６は非活性化
されるので、デジット側出力節点５２のデジット信号が
センスアンプ１５へ送出される。
【０１１７】また、仮想接地側出力節点６８に接続され
る仮想接地選択トランジスタ１０２が活性化され仮想接
地側出力節点６８は接地電位に引き下げられ、デジット
側出力節点５１に接続されるデジット選択トランジスタ
１０５およびこのトランジスタ１０５と仮想接地側出力
接点６８との間に挿入された仮想接地制御トランジスタ
１１０は共に活性化されるので仮想接地側出力節点６８
に隣接するデジット側出力節点５１も同電位の接地電位
になる。
る仮想接地選択トランジスタ１０２が活性化され仮想接
地側出力節点６８は接地電位に引き下げられ、デジット
側出力節点５１に接続されるデジット選択トランジスタ
１０５およびこのトランジスタ１０５と仮想接地側出力
接点６８との間に挿入された仮想接地制御トランジスタ
１１０は共に活性化されるので仮想接地側出力節点６８
に隣接するデジット側出力節点５１も同電位の接地電位
になる。
【０１１８】このとき、仮想接地側出力節点６８および
プリバイアス回路１２間に挿入される仮想接地選択トラ
ンジスタ１１８はプリバイアス選択信号ＧＳ２ＢのＬレ
ベルによって非活性化状態にあるから、仮想接地側出力
節点６８はプリバイアス電位が供給されず、したがって
第１の実施の形態の回路においてはプリバイアス回路１
２から接地電位へ無駄な電流が流れていたが、本実施の
形態によればそのような電流経路を形成しないので消費
電流が大幅に低減される。
プリバイアス回路１２間に挿入される仮想接地選択トラ
ンジスタ１１８はプリバイアス選択信号ＧＳ２ＢのＬレ
ベルによって非活性化状態にあるから、仮想接地側出力
節点６８はプリバイアス電位が供給されず、したがって
第１の実施の形態の回路においてはプリバイアス回路１
２から接地電位へ無駄な電流が流れていたが、本実施の
形態によればそのような電流経路を形成しないので消費
電流が大幅に低減される。
【０１１９】また、選択デジット線、例えばデジット側
出力節点５２の出力を選択したときには列セレクト信号
ｙ２ＢがＬレベルにになって、プリバイアス回路１２か
ら仮想接地側列セレクタのトランジスタ１１９および仮
想接地制御トランジスタ１１２を経由して流れる電流を
遮断しているので、選択されたメモリセルへセンスアン
プ１５から流れる読み出し電流だけとなり、したがって
センスアンプ１５からのメモリセル電流を十分に増加さ
せることが出来、その読み出し電流効率が改善される。
出力節点５２の出力を選択したときには列セレクト信号
ｙ２ＢがＬレベルにになって、プリバイアス回路１２か
ら仮想接地側列セレクタのトランジスタ１１９および仮
想接地制御トランジスタ１１２を経由して流れる電流を
遮断しているので、選択されたメモリセルへセンスアン
プ１５から流れる読み出し電流だけとなり、したがって
センスアンプ１５からのメモリセル電流を十分に増加さ
せることが出来、その読み出し電流効率が改善される。
【０１２０】次に第４の実施の形態の構成をブロック図
で示した図１１を参照すると、このＲＯＭ６００は第３
の実施の形態の変形例であり、バンクセレクタとメモリ
セルアレイを含むメモリセルブロック１１と、デジット
側出力節点５１〜５３ごとにそれぞれドレイン電極が共
通接続される仮想接地選択トランジスタ対７７および７
８とトランジスタ対７９および８０とトランジスタ対８
１および８２と、外部から供給される第１の主仮想接地
選択信号ＶＧＲおよび第２の主仮想接地選択信号ＶＧＬ
と列セレクト信号ｙ１〜ｙ４のうち所定の２信号にそれ
ぞれ応答してプリバイアス駆動信号ＰＤ１〜ＰＤ４とプ
リバイアス選択信号ＧＳ５〜ＧＳ１０をそれぞれ生成す
る仮想接地プリバイアスデコーダ（以下、デコーダと称
す）８７〜９０と、仮想接地プリバイアス回路８３〜８
６とを有する。
で示した図１１を参照すると、このＲＯＭ６００は第３
の実施の形態の変形例であり、バンクセレクタとメモリ
セルアレイを含むメモリセルブロック１１と、デジット
側出力節点５１〜５３ごとにそれぞれドレイン電極が共
通接続される仮想接地選択トランジスタ対７７および７
８とトランジスタ対７９および８０とトランジスタ対８
１および８２と、外部から供給される第１の主仮想接地
選択信号ＶＧＲおよび第２の主仮想接地選択信号ＶＧＬ
と列セレクト信号ｙ１〜ｙ４のうち所定の２信号にそれ
ぞれ応答してプリバイアス駆動信号ＰＤ１〜ＰＤ４とプ
リバイアス選択信号ＧＳ５〜ＧＳ１０をそれぞれ生成す
る仮想接地プリバイアスデコーダ（以下、デコーダと称
す）８７〜９０と、仮想接地プリバイアス回路８３〜８
６とを有する。
【０１２１】この図では便宜上、デジット側出力節点５
１〜５３および仮想接地側出力節点６７〜７０はメモリ
ブロック１１のバンクセレクタとメモリセル側との両方
に分けて描いてあるが、両方ともバンクセレクタ側に接
続されていてもよい。
１〜５３および仮想接地側出力節点６７〜７０はメモリ
ブロック１１のバンクセレクタとメモリセル側との両方
に分けて描いてあるが、両方ともバンクセレクタ側に接
続されていてもよい。
【０１２２】仮想接地側出力節点６７およびデジット側
出力節点５１に接続されるトランジスタ７７のソース電
極は仮想接地プリバイアス回路８３の出力信号線Ｌ７１
が接続される。デコーダ８７は列セレクト信号ｙ１およ
びｙ４と第１の主仮想接地選択信号ＶＧＲおよび第２の
主仮想接地選択信号ＶＧＬにそれぞれ応答してプリバイ
アス選択信号ＧＳ５を出力してトランジスタ７７のゲー
ト電極を制御するとともに、プリバイアス駆動信号ＰＤ
１を出力して仮想接地プリバイアス回路８３がプリバイ
アス電位または接地電位のいずれかを出力するように制
御する。
出力節点５１に接続されるトランジスタ７７のソース電
極は仮想接地プリバイアス回路８３の出力信号線Ｌ７１
が接続される。デコーダ８７は列セレクト信号ｙ１およ
びｙ４と第１の主仮想接地選択信号ＶＧＲおよび第２の
主仮想接地選択信号ＶＧＬにそれぞれ応答してプリバイ
アス選択信号ＧＳ５を出力してトランジスタ７７のゲー
ト電極を制御するとともに、プリバイアス駆動信号ＰＤ
１を出力して仮想接地プリバイアス回路８３がプリバイ
アス電位または接地電位のいずれかを出力するように制
御する。
【０１２３】デジット側出力節点５１および５２に接続
されるトランジスタ７８および７９のドレイン電極は仮
想接地プリバイアス回路８４の出力信号線Ｌ７２ととも
に仮想接地側出力節点６８に共通接続される。
されるトランジスタ７８および７９のドレイン電極は仮
想接地プリバイアス回路８４の出力信号線Ｌ７２ととも
に仮想接地側出力節点６８に共通接続される。
【０１２４】デコーダ８８は、列セレクト信号ｙ１およ
びｙ２と第１の主仮想接地選択信号ＶＧＲおよび第２の
主仮想接地選択信号ＶＧＬとにそれぞれ応答してプリバ
イアス選択信号ＧＳ６およびＧＳ７を出力し、それぞれ
トランジスタ７８および７９のゲート電極を制御すると
ともに、プリバイアス駆動信号ＰＤ２を出力して仮想接
地プリバイアス回路８４がプリバイアス電位または接地
電位のいずれかを出力するように制御する。
びｙ２と第１の主仮想接地選択信号ＶＧＲおよび第２の
主仮想接地選択信号ＶＧＬとにそれぞれ応答してプリバ
イアス選択信号ＧＳ６およびＧＳ７を出力し、それぞれ
トランジスタ７８および７９のゲート電極を制御すると
ともに、プリバイアス駆動信号ＰＤ２を出力して仮想接
地プリバイアス回路８４がプリバイアス電位または接地
電位のいずれかを出力するように制御する。
【０１２５】デジット側出力節点５２および５３に接続
されるトランジスタ８０および８１のドレイン電極は仮
想接地プリバイアス回路８５の出力信号線Ｌ７３ととも
に仮想接地側出力節点６９に共通接続される。デコーダ
８９は、列セレクト信号ｙ２およびｙ３と第１の主仮想
接地選択信号ＶＧＲおよび第２の主仮想接地選択信号Ｖ
ＧＬとにそれぞれ応答してプリバイアス選択信号ＧＳ８
およびＧＳ９を出力し、それぞれトランジスタ８０およ
び８１のゲート電極を制御するとともに、プリバイアス
駆動信号ＰＤ３を出力して仮想接地プリバイアス回路８
５がプリバイアス電位または接地電位ののいずれかを出
力するように制御する。
されるトランジスタ８０および８１のドレイン電極は仮
想接地プリバイアス回路８５の出力信号線Ｌ７３ととも
に仮想接地側出力節点６９に共通接続される。デコーダ
８９は、列セレクト信号ｙ２およびｙ３と第１の主仮想
接地選択信号ＶＧＲおよび第２の主仮想接地選択信号Ｖ
ＧＬとにそれぞれ応答してプリバイアス選択信号ＧＳ８
およびＧＳ９を出力し、それぞれトランジスタ８０およ
び８１のゲート電極を制御するとともに、プリバイアス
駆動信号ＰＤ３を出力して仮想接地プリバイアス回路８
５がプリバイアス電位または接地電位ののいずれかを出
力するように制御する。
【０１２６】デジット側出力節点５３に接続されるトラ
ンジスタ８２のドレイン電極は仮想接地プリバイアス回
路８６の出力信号線Ｌ７４とともに仮想接地側出力節点
７０に共通接続される。デコーダ９０は、列セレクト信
号ｙ３およびｙ４と第１の主仮想接地選択信号ＶＧＲお
よび第２の主仮想接地選択信号ＶＧＬとにそれぞれ応答
してプリバイアス選択信号ＧＳ１０を出力し、トランジ
スタ８２のゲート電極を制御するとともに、プリバイア
ス駆動信号ＰＤ４を出力して仮想接地プリバイアス回路
８６がプリバイアス電位または接地電位のいずれかを出
力するように制御する。
ンジスタ８２のドレイン電極は仮想接地プリバイアス回
路８６の出力信号線Ｌ７４とともに仮想接地側出力節点
７０に共通接続される。デコーダ９０は、列セレクト信
号ｙ３およびｙ４と第１の主仮想接地選択信号ＶＧＲお
よび第２の主仮想接地選択信号ＶＧＬとにそれぞれ応答
してプリバイアス選択信号ＧＳ１０を出力し、トランジ
スタ８２のゲート電極を制御するとともに、プリバイア
ス駆動信号ＰＤ４を出力して仮想接地プリバイアス回路
８６がプリバイアス電位または接地電位のいずれかを出
力するように制御する。
【０１２７】デコーダの回路図を示した図１２（ａ）を
参照すると、この回路図はデコーダ８７〜９０に共通
し、ＰＤ１がＰＤ２〜ＰＤ４に、ＧＳ６がＧＳ８〜ＧＳ
１０に、ＧＳ７がＧＳ５とＧＳ９とにそれぞれ対応する
ので、ここではデコーダ８８を例にその構成を述べる。
２入力ＮＡＮＤ９１ａは列セレクト信号ｙ１および第１
の主仮想接地選択信号ＶＧＲの論理積出力をインバータ
９２ａを介して２入力ＮＯＲ９３へ出力し、ＮＡＮＤ９
１ｂはｙ２およびＶＧＬの論理積出力をインバータ９２
ｂを介してＮＯＲ９３へ出力する。上述したＮＯＲ９３
はこれらの論理積出力の論理和をとりインバータ９２ｃ
を介してプリバイアス駆動信号ＰＤ２を出力する。さら
にｙ１はインバータ９２ｄを介しプリバイアス選択信号
ＧＳ７として出力され、ｙ２はインバータ９２ｅを介し
プリバイアス選択信号ＧＳ７として出力される。
参照すると、この回路図はデコーダ８７〜９０に共通
し、ＰＤ１がＰＤ２〜ＰＤ４に、ＧＳ６がＧＳ８〜ＧＳ
１０に、ＧＳ７がＧＳ５とＧＳ９とにそれぞれ対応する
ので、ここではデコーダ８８を例にその構成を述べる。
２入力ＮＡＮＤ９１ａは列セレクト信号ｙ１および第１
の主仮想接地選択信号ＶＧＲの論理積出力をインバータ
９２ａを介して２入力ＮＯＲ９３へ出力し、ＮＡＮＤ９
１ｂはｙ２およびＶＧＬの論理積出力をインバータ９２
ｂを介してＮＯＲ９３へ出力する。上述したＮＯＲ９３
はこれらの論理積出力の論理和をとりインバータ９２ｃ
を介してプリバイアス駆動信号ＰＤ２を出力する。さら
にｙ１はインバータ９２ｄを介しプリバイアス選択信号
ＧＳ７として出力され、ｙ２はインバータ９２ｅを介し
プリバイアス選択信号ＧＳ７として出力される。
【０１２８】図１２（ｂ）に示した仮想接地プリバイア
ス回路も回路８３〜８６とは構成が共通するので、回路
１２を例に述べる。基板電位をプリバイアス電圧Ｖｐｂ
とするＰチャネル型ＭＯＳトランジスタ７４およびＮチ
ャネル型ＭＯＳトランジスタ７５からなるインバータか
らなりＰＤ２がＨレベルのときは接地電位を、Ｌレベル
のときはプリバイアス電圧Ｖｐｂの電位をそれぞれ出力
する。
ス回路も回路８３〜８６とは構成が共通するので、回路
１２を例に述べる。基板電位をプリバイアス電圧Ｖｐｂ
とするＰチャネル型ＭＯＳトランジスタ７４およびＮチ
ャネル型ＭＯＳトランジスタ７５からなるインバータか
らなりＰＤ２がＨレベルのときは接地電位を、Ｌレベル
のときはプリバイアス電圧Ｖｐｂの電位をそれぞれ出力
する。
【０１２９】このＲＯＭ６００の動作を、例えばデジッ
ト側出力節点５２と仮想接地側出力接点６８との出力信
号を選択する場合について説明すると、まず、列セレク
ト信号ｙ２および第２の主仮想接地選択信号ＶＧＬをそ
れぞれＨレベルに、他の選択線をＬレベルにそれぞれ設
定する。
ト側出力節点５２と仮想接地側出力接点６８との出力信
号を選択する場合について説明すると、まず、列セレク
ト信号ｙ２および第２の主仮想接地選択信号ＶＧＬをそ
れぞれＨレベルに、他の選択線をＬレベルにそれぞれ設
定する。
【０１３０】このとき、デコーダ８７は、ｙ１がＬレベ
ル、ＶＧＲがＬレベルであるからＮＡＮＤ９１ａの出力
はＨレベル、ｙ４がＬレベル、ＶＧＬがＨレベルである
からＮＡＮＤ９１ｂの出力はＨレベルとなり、ＮＯＲ９
３の出力はＨレベルになるので、出力プリバイアス駆動
信号ＰＤ１がＬレベルになり、プリバイアス選択信号Ｇ
Ｓ５がＨレベルとなるので、仮想接地側出力節点６７は
仮想接地プリバイアス回路８３からプリバイアス電位が
供給される。
ル、ＶＧＲがＬレベルであるからＮＡＮＤ９１ａの出力
はＨレベル、ｙ４がＬレベル、ＶＧＬがＨレベルである
からＮＡＮＤ９１ｂの出力はＨレベルとなり、ＮＯＲ９
３の出力はＨレベルになるので、出力プリバイアス駆動
信号ＰＤ１がＬレベルになり、プリバイアス選択信号Ｇ
Ｓ５がＨレベルとなるので、仮想接地側出力節点６７は
仮想接地プリバイアス回路８３からプリバイアス電位が
供給される。
【０１３１】デコーダ８８はｙ１がＬレベル、ＶＧＲが
ＬレベルであるからＮＡＮＤ９１ａの出力はＨレベル、
ｙ２がＨレベル、ＶＧＬがＨレベルであるからＮＡＮＤ
９１ａの出力はＨレベルとなり、ＮＯＲ９３の出力はＬ
レベルになるので、出力プリバイアス駆動信号ＰＤ２が
Ｈレベル、プリバイアス選択信号ＧＳ６がＨレベル、プ
リバイアス選択信号ＧＳ７がＬレベルとなる。同様に、
デコーダ８９は出力プリバイアス駆動信号ＰＤ３がＬレ
ベル、プリバイアス選択信号ＧＳ８がＬレベル、プリバ
イアス選択信号ＧＳ９がＨレベルとなる。デコーダ８９
は出力プリバイアス駆動信号ＰＤ４がＬレベル、プリバ
イアス選択信号ＧＳ１０がＨレベルとなる。
ＬレベルであるからＮＡＮＤ９１ａの出力はＨレベル、
ｙ２がＨレベル、ＶＧＬがＨレベルであるからＮＡＮＤ
９１ａの出力はＨレベルとなり、ＮＯＲ９３の出力はＬ
レベルになるので、出力プリバイアス駆動信号ＰＤ２が
Ｈレベル、プリバイアス選択信号ＧＳ６がＨレベル、プ
リバイアス選択信号ＧＳ７がＬレベルとなる。同様に、
デコーダ８９は出力プリバイアス駆動信号ＰＤ３がＬレ
ベル、プリバイアス選択信号ＧＳ８がＬレベル、プリバ
イアス選択信号ＧＳ９がＨレベルとなる。デコーダ８９
は出力プリバイアス駆動信号ＰＤ４がＬレベル、プリバ
イアス選択信号ＧＳ１０がＨレベルとなる。
【０１３２】一方、仮想接地プリバイアス回路８４は、
ＰＤ２がＨレベルであるからトランジスタ７４が非活性
化されトランジスタ７５が活性化されるから出力信号線
Ｌ７２には接地電位が出力される。同様に、仮想接地プ
リバイアス回路８３は出力信号線Ｌ７１にプリバイアス
電位が出力され、仮想接地プリバイアス回路８５は出力
信号線Ｌ７３に接地電位が出力され、仮想接地プリバイ
アス回路８６は出力信号線Ｌ７４にプリバイアス電位が
出力される。
ＰＤ２がＨレベルであるからトランジスタ７４が非活性
化されトランジスタ７５が活性化されるから出力信号線
Ｌ７２には接地電位が出力される。同様に、仮想接地プ
リバイアス回路８３は出力信号線Ｌ７１にプリバイアス
電位が出力され、仮想接地プリバイアス回路８５は出力
信号線Ｌ７３に接地電位が出力され、仮想接地プリバイ
アス回路８６は出力信号線Ｌ７４にプリバイアス電位が
出力される。
【０１３３】上述した動作をすることにより、デジット
側出力節点５２に接続される選択デジット線Ｌ７６は、
接続されるトランジスタ７９および８０の各ゲート電極
に与えられるプリバイアス選択信号ＧＳ７およびＧＳ８
が共にＬレベルであるから非活性化状態となり、仮想接
地プリバイアス回路８４および８５からは切り離され
る。
側出力節点５２に接続される選択デジット線Ｌ７６は、
接続されるトランジスタ７９および８０の各ゲート電極
に与えられるプリバイアス選択信号ＧＳ７およびＧＳ８
が共にＬレベルであるから非活性化状態となり、仮想接
地プリバイアス回路８４および８５からは切り離され
る。
【０１３４】したがって、メモリセルアレイの内部では
図３におけるメモリセル３１が選択され、そのソース電
極がバンクセレクトトランジスタ５５を介して節点６８
から上述した回路６００の仮想接地プリバイアス回路８
４の出力信号線Ｌ７２を介して接地電位に引き下げられ
るが、デジット側出力節点５２に供給されるプリバイア
ス電位は切り離されているので、第３の実施の形態と同
様に、仮想接地プリバイアス回路８５からトランジスタ
８０を経由して流れる電流を遮断し、選択されたメモリ
セルへの電流はセンスアンプ１５から流れる読み出し電
流だけとなり、したがってセンスアンプ１５からのメモ
リセル電流を十分に増加させることが出来、その読み出
し電流効率が改善される。
図３におけるメモリセル３１が選択され、そのソース電
極がバンクセレクトトランジスタ５５を介して節点６８
から上述した回路６００の仮想接地プリバイアス回路８
４の出力信号線Ｌ７２を介して接地電位に引き下げられ
るが、デジット側出力節点５２に供給されるプリバイア
ス電位は切り離されているので、第３の実施の形態と同
様に、仮想接地プリバイアス回路８５からトランジスタ
８０を経由して流れる電流を遮断し、選択されたメモリ
セルへの電流はセンスアンプ１５から流れる読み出し電
流だけとなり、したがってセンスアンプ１５からのメモ
リセル電流を十分に増加させることが出来、その読み出
し電流効率が改善される。
【０１３５】このとき、隣接するデジット線側出力節点
５１は、トランジスタ７８が活性化され、仮想接地プリ
バイアス回路８４の出力信号線Ｌ７２が接地電位なるの
で強制的に接地電位に引き下げられ、第１の実施の形態
の回路と同様に、バイパス経路を形成するため、メモリ
セルのソース電極が上昇することなく安定した読み出し
ができる。
５１は、トランジスタ７８が活性化され、仮想接地プリ
バイアス回路８４の出力信号線Ｌ７２が接地電位なるの
で強制的に接地電位に引き下げられ、第１の実施の形態
の回路と同様に、バイパス経路を形成するため、メモリ
セルのソース電極が上昇することなく安定した読み出し
ができる。
【０１３６】以上説明したそれぞれの実施の形態は多値
ＲＯＭに適用した例を述べたが、これに限定されるもの
ではなく、２値のＲＯＭであっても何等修正することな
く同様に適用出来るものである。
ＲＯＭに適用した例を述べたが、これに限定されるもの
ではなく、２値のＲＯＭであっても何等修正することな
く同様に適用出来るものである。
【０１３７】
【発明の効果】以上説明したように、本発明のＲＯＭお
よびこの装置からのデータ読み出し方法は、メモリセル
の一方のソース電極が接続される複数のメタル仮想接地
線と、これらの接地線を選択的に主仮想接地線に接続す
る仮想接地選択トランジスタと、主仮想接地線を所定の
制御信号に応答して接地電位に引き下げる第１、第２、
第３および第４の仮想接地選択回路と、バンクセレクの
出力節点にプリバイアスを供給する仮想接地プリバイア
ス回路と、メモリセルブロック内のメモリセルの選択デ
ジット線を択一的に選択するデジット側バンクセレクタ
と、これらのバンクセレクタ群で選択されたデジット線
を列セレクト信号に応答してデジット側列セレクタで択
一的に選択してセンスアンプに接続するとともに、この
デジット線を選択する複数のデジット選択トランジスタ
にさらに電流バイパス用のトランジスタ対がそれぞれ並
列状態に設けられ、列セレクト信号に応答して選択デジ
ット線はセンスアンプに、非選択デジット線の出力節点
はバイパストランジスタ対の一方により第１または第２
の主仮想接地線に接続されるセレクト手段を有するの
で、選択されたメモリセルのソース電極は、隣接のメモ
リセルから流入するリーク電流により、セル電位が浮き
上ることはなく、従来の欠点であった多値メモリセルの
高いしきい値に対しても、そのデータの読み出しを正常
に行なうことが出来る。
よびこの装置からのデータ読み出し方法は、メモリセル
の一方のソース電極が接続される複数のメタル仮想接地
線と、これらの接地線を選択的に主仮想接地線に接続す
る仮想接地選択トランジスタと、主仮想接地線を所定の
制御信号に応答して接地電位に引き下げる第１、第２、
第３および第４の仮想接地選択回路と、バンクセレクの
出力節点にプリバイアスを供給する仮想接地プリバイア
ス回路と、メモリセルブロック内のメモリセルの選択デ
ジット線を択一的に選択するデジット側バンクセレクタ
と、これらのバンクセレクタ群で選択されたデジット線
を列セレクト信号に応答してデジット側列セレクタで択
一的に選択してセンスアンプに接続するとともに、この
デジット線を選択する複数のデジット選択トランジスタ
にさらに電流バイパス用のトランジスタ対がそれぞれ並
列状態に設けられ、列セレクト信号に応答して選択デジ
ット線はセンスアンプに、非選択デジット線の出力節点
はバイパストランジスタ対の一方により第１または第２
の主仮想接地線に接続されるセレクト手段を有するの
で、選択されたメモリセルのソース電極は、隣接のメモ
リセルから流入するリーク電流により、セル電位が浮き
上ることはなく、従来の欠点であった多値メモリセルの
高いしきい値に対しても、そのデータの読み出しを正常
に行なうことが出来る。
【０１３８】さらに、新たに設けたバイパストランジス
タ対は、メモリセルブロックの外側領域の列セレクタの
デジット選択トランジスタに並列状態で設けるので、メ
モリセルブロック内のバンクセレクタに設けるよりもは
るかに大きなトランジスタサイズにすることが出来（４
０倍程度まで大きく出来る）るので、電流経路のインピ
ーダンスも小さくなり選択されたメモリセルのソース電
極の浮き上りを小さくすることが出来る。
タ対は、メモリセルブロックの外側領域の列セレクタの
デジット選択トランジスタに並列状態で設けるので、メ
モリセルブロック内のバンクセレクタに設けるよりもは
るかに大きなトランジスタサイズにすることが出来（４
０倍程度まで大きく出来る）るので、電流経路のインピ
ーダンスも小さくなり選択されたメモリセルのソース電
極の浮き上りを小さくすることが出来る。
【０１３９】さらにまた、デジット線および仮想接地線
の両方ともメタル配線で形成してあるので、電流経路の
インピーダンスを小さく出来、同様にメモリセルのソー
ス電極の浮き上りを小さくすることが出来る。
の両方ともメタル配線で形成してあるので、電流経路の
インピーダンスを小さく出来、同様にメモリセルのソー
ス電極の浮き上りを小さくすることが出来る。
【図１】第１の実施の形態におけるＲＯＭの構成図であ
る。
る。
【図２】図１のメモリセルブロックにおけるメタルデジ
ット線およびメタル仮想接地線の配置を説明する図であ
る。
ット線およびメタル仮想接地線の配置を説明する図であ
る。
【図３】図１のメモリセルブロックの具体的な回路を示
すＲＯＭの構成図である。
すＲＯＭの構成図である。
【図４】（ａ）仮想接地選択回路の一例を示す回路図で
ある。 （ｂ）プリバイアス回路の一例を示す回路図である。
ある。 （ｂ）プリバイアス回路の一例を示す回路図である。
【図５】メモリセルアレイ内のメタルデジット線および
メタル仮想接地線の間の電流経路を説明するための図で
ある。
メタル仮想接地線の間の電流経路を説明するための図で
ある。
【図６】メモリセル電流対電源電圧の特性図である。
【図７】第２の実施の形態のＲＯＭのブロック配置図で
ある。
ある。
【図８】第２の実施の形態のＲＯＭのブロックに接続す
る主仮想接地線の配線を示す図である。
る主仮想接地線の配線を示す図である。
【図９】第２の実施の形態のＲＯＭのブロック配置の具
体的なレイアウト図である。
体的なレイアウト図である。
【図１０】（ａ）第３の実施の形態におけるＲＯＭの主
要部のブロック図である。 （ｂ）仮想接地選択信号生成用の回路の一例を示す図で
ある。
要部のブロック図である。 （ｂ）仮想接地選択信号生成用の回路の一例を示す図で
ある。
【図１１】第４の実施の形態におけるＲＯＭの主要部の
ブロック図である。
ブロック図である。
【図１２】（ａ）仮想接地プリバイアスデコーダ回路の
一例を示す図である。 （ｂ）第４の実施の形態における仮想接地プリバイアス
回路の一例を示す図である。
一例を示す図である。 （ｂ）第４の実施の形態における仮想接地プリバイアス
回路の一例を示す図である。
【図１３】多値ＲＯＭを説明するための図である。
【図１４】従来の多値ＲＯＭの構成図である。
【図１５】従来のメモリセルブロックの具体的な回路を
示すＲＯＭの構成図である。
示すＲＯＭの構成図である。
【図１６】従来のＲＯＭの他の一例の構成図である。
１１ メモリセルブロック １２ プリバイアス回路 １３ 仮想接地選択回路 １４ 列セレクタ １５ センスアンプ １６ バンク制御回路部 １７ ワード線制御部 １８ Ｘデコーダ １９，２８〜３５ メモリセル ２０ デジット側バンクセレクタ ２１，２２，３６〜３８，３９〜４１，２１１，２１２
デジット側バンクセレクタのデジット選択トランジス
タ ２４ 仮想接地側バンクセレクタ ２５，２６，５５，５７〜５９ 仮想接地側バンクセ
レクタの仮想接地選択トランジスタ ２３，２３ａ メタル−拡散デジットコンタクト ２７，２７ａ デジット側メタル−拡散仮想接地コン
タクト ４２〜５０ デジット線側列セレクタのデジット選択
トランジスタ （４２〜４４ デジット線列セレクタのデジット選択
トランジスタ） （４５〜５０ デジット線列セレクタのバイパストラ
ンジスタ対） ５１〜５３ デジット側バンクセレクタ出力節点 ５４〜６８，２４１，２４２ 仮想接地側バンクセレ
クタの仮想接地選択トランジスタ ６０〜６５ 仮想接地側列セレクタの仮想接地トラン
ジスタ ６７〜７０ 仮想接地側バンクセレクタ出力節点 ７１ａ，７２ａ，９１ａ，９２ｂ ＮＡＮＤ ７２ａ〜７２ｄ インバータ ７３ ＮＯＲ ７４ Ｐチャネル型ＭＯＳトランジスタ ７５ Ｎチャネル型ＭＯＳトランジスタ ７７〜８２ 仮想接地選択トランジスタ ８３〜８６ 仮想接地プリバイアス回路 ８７〜９０ 仮想接地プリバイアスデコーダ １０１〜１０４ 仮想接地側列セレクタの仮想接地ト
ランジスタ １０５〜１０８ 第２のデジット側列セレクタのデジ
ット選択トランジスタ １０９，１１１，１１３，１１５ 第１の仮想接地制
御トランジスタ １１０，１１２，１１４，１１６ 第２の仮想接地制
御トランジスタ １１７〜１２０ 第２の仮想接地側列セレクタの仮想
接地トランジスタ ＧＳ１〜ＧＳ１０ 仮想接地選択信号 ＰＤ１〜ＰＤ４ プリバイアス駆動信号 Ｙ１〜Ｙ４ 列セレクト信号線 ｙ１〜ｙ４ 列セレクト信号 ＶＧＲ 第１の主仮想接地選択信号 ＶＧＬ 第２の主仮想接地選択信号 Ｌ５９ 第１の主仮想接地線 Ｌ５８ 第２の主仮想接地線 Ｌ６０ 第３の主仮想接地線 Ｌ６１ 第４の主仮想接地線 Ｌ２２ メタルデジット線 Ｌ２５ メタル仮想接地線 Ｌ１９１，Ｌ１９１ｍ ワード線
デジット側バンクセレクタのデジット選択トランジス
タ ２４ 仮想接地側バンクセレクタ ２５，２６，５５，５７〜５９ 仮想接地側バンクセ
レクタの仮想接地選択トランジスタ ２３，２３ａ メタル−拡散デジットコンタクト ２７，２７ａ デジット側メタル−拡散仮想接地コン
タクト ４２〜５０ デジット線側列セレクタのデジット選択
トランジスタ （４２〜４４ デジット線列セレクタのデジット選択
トランジスタ） （４５〜５０ デジット線列セレクタのバイパストラ
ンジスタ対） ５１〜５３ デジット側バンクセレクタ出力節点 ５４〜６８，２４１，２４２ 仮想接地側バンクセレ
クタの仮想接地選択トランジスタ ６０〜６５ 仮想接地側列セレクタの仮想接地トラン
ジスタ ６７〜７０ 仮想接地側バンクセレクタ出力節点 ７１ａ，７２ａ，９１ａ，９２ｂ ＮＡＮＤ ７２ａ〜７２ｄ インバータ ７３ ＮＯＲ ７４ Ｐチャネル型ＭＯＳトランジスタ ７５ Ｎチャネル型ＭＯＳトランジスタ ７７〜８２ 仮想接地選択トランジスタ ８３〜８６ 仮想接地プリバイアス回路 ８７〜９０ 仮想接地プリバイアスデコーダ １０１〜１０４ 仮想接地側列セレクタの仮想接地ト
ランジスタ １０５〜１０８ 第２のデジット側列セレクタのデジ
ット選択トランジスタ １０９，１１１，１１３，１１５ 第１の仮想接地制
御トランジスタ １１０，１１２，１１４，１１６ 第２の仮想接地制
御トランジスタ １１７〜１２０ 第２の仮想接地側列セレクタの仮想
接地トランジスタ ＧＳ１〜ＧＳ１０ 仮想接地選択信号 ＰＤ１〜ＰＤ４ プリバイアス駆動信号 Ｙ１〜Ｙ４ 列セレクト信号線 ｙ１〜ｙ４ 列セレクト信号 ＶＧＲ 第１の主仮想接地選択信号 ＶＧＬ 第２の主仮想接地選択信号 Ｌ５９ 第１の主仮想接地線 Ｌ５８ 第２の主仮想接地線 Ｌ６０ 第３の主仮想接地線 Ｌ６１ 第４の主仮想接地線 Ｌ２２ メタルデジット線 Ｌ２５ メタル仮想接地線 Ｌ１９１，Ｌ１９１ｍ ワード線
Claims (17)
- 【請求項１】 複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続するデジット側バンクセレクタと、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する仮想接地
側バンクセレクタと、外部から供給される第１の主仮想
接地選択信号に応答して前記仮想接地線を第１の主仮想
接地線を介して接地電位に接続する第１の仮想接地選択
回路と、第２の主仮想接地選択信号に応答して前記仮想
接地線を第２の主仮想接地線を介して接地電位に接続す
る第２の仮想接地選択回路と、前記デジット側出力節点
をさらに択一的にセンスアンプに接続し、または接地電
位に接続するとともに、前記仮想接地側出力節点を仮想
接地選択トランジスタを介して択一的に接地電位に接続
するセレクト手段とを備え、前記セレクト手段は、前記
デジット側出力節点を前記センスアンプに接続するデジ
ット選択トランジスタにさらに電流バイパス用のバイパ
ストランジスタ対がそれぞれ並列状態で設けられ、列セ
レクト信号に応答して前記デジット側出力節点のうち選
択デジット信号が出力される出力節点のみを前記センス
アンプに接続し、それ以外の前記デジット側出力節点は
前記バイパストランジスタ対の一方により前記第１また
は前記第２の主仮想接地線に接続することを特徴とする
半導体記憶装置。 - 【請求項２】 前記バイパストランジスタ対のトランジ
スタサイズがメモリセルアレイ内部に形成されるトラン
ジスタのサイズよりも大きく、かつ前記メモリセルアレ
イの外部領域に形成される請求項１記載の半導体記憶装
置。 - 【請求項３】 前記セレクト手段は、半導体基板上に複
数のメタルデジット線およびメタル仮想接地線が互に平
行状態でかつ交互に配設され、それぞれの隣接する前記
メタルデジット線およびメタル仮想接地線の間に前記メ
モリセルが複数個ずつ配置されたメモリセルアレイであ
って、前記メタルデジット線およびメタル仮想接地線が
前記メモリセルアレイ領域外に互に略等間隔で延長さ
れ、このメタルデジット線の延長線先端部に前記デジッ
ト選択トランジスタが配置されるとともに、前記バイパ
ストランジスタ対が前記略等間隔の範囲内でかつ延長さ
れた前記メタルデジット線の途中にそれぞれ設けられ、
これら一対のトランジスタの各電極は前記メタルデジッ
ト線と平行方向にゲート長を対応させて形成され、ドレ
イン電極は共通電極として前記メタルデジット線にそれ
ぞれ接続される請求項１記載の半導体記憶装置。 - 【請求項４】 前記セレクト手段は、半導体基板上に前
記デジット選択トランジスタと仮想接地選択トランジス
タと前記バイパストランジスタ対とが、それぞれのゲー
ト長を前記メタルデジット線およびメタル仮想接地線と
平行方向に対応させて形成配置され、かつこれらのトラ
ンジスタ相互の形成位置は、これらのトランジスタにそ
れぞれ接続される前記デジット線の延長線の途中に形成
された前記バイパストランジスタ対と前記デジット選択
トランジスタとの間の領域であって、隣接する前記デジ
ット線間に前記仮想接地選択トランジスタが前記略等間
隔の範囲内で２トランジスタづつ配置される請求項１、
２または３記載の半導体記憶装置。 - 【請求項５】 前記デジット選択トランジスタ、前記仮
想接地選択トランジスタおよび前記バイパストランジス
タ対の相互の形成位置は、前記仮想接地選択トランジス
タが、前記デジット線の延長線の所定の領域において隣
接する前記デジット線の間に前記略等間隔の範囲内で複
数個づつ配置され、これら仮想接地選択トランジスタお
よび前記デジット選択トランジスタの配置領域間に挟ま
れた領域であって、前記デジット線の延長線の途中に前
記バイパストランジスタ対がそれぞれ配置される請求項
４記載の半導体記憶装置。 - 【請求項６】 前記セレクト手段は、複数のメタル配線
が互に平行かつ略等間隔で配設され交互に前記メタル仮
想接地線および前記メタルデジット線として割り当てら
れるとともに前記メモリセルアレイ領域外に互に略等間
隔で延長され、この延長された前記メタルデジット線の
先端部に前記デジット選択トランジスタがそれぞれ形成
されかつそれぞれのドレイン電極の拡散層に前記メタル
デジット線がそれぞれ配設され、前記バイパストランジ
スタ対がそれぞれの前記メタルデジット線の延長線上の
途中にそれぞれ形成され、これらのトランジスタ対のド
レイン電極は共通ドレイン電極としてそれぞれの前記メ
タルデジット線に両端が接続され、前記共通ドレイン電
極の両側にそれぞれゲート電極およびソース電極が形成
されるとともに、これらのバイパストランジスタ対の形
成層のさらに上の層には、複数の前記第１および前記第
２の主仮想接地線が前記メタル仮想接地線および前記メ
タルデジット線群と交差して配設されさらに前記仮想接
地選択トランジスタの所定のソース電極にコンタクト接
続され、これらのバイパストランジスタ対および前記デ
ジット選択トランジスタの配置領域間に挟まれた領域で
あって隣接する前記メタルデジット線の間に、前記仮想
接地選択トランジスタがそれぞれ複数の前記メタル仮想
接地線を共通ドレイン電極に接続して形成されるととも
に、これらの仮想接地選択トランジスタの形成層のさら
に上の層には、複数の前記第３および前記第４の主仮想
接地線が前記メタル仮想接地線および前記メタルデジッ
ト線と交差して配設され、さらに前記仮想接地選択トラ
ンジスタの所定のソース電極にそれぞれコンタクト接続
され、前記仮想接地選択トランジスタおよび前記デジッ
ト選択トランジスタの配置領域間に挟まれた領域には、
複数の列選択用メタル線が前記第３および前記第４の主
仮想接地線と平行に配設され、これらの列選択用メタル
線は前記仮想接地選択トランジスタのゲート電極に接続
されるポリシリコン層のうちの所定の層とコンタクト接
続され、前記仮想接地選択トランジスタ対のうちの一方
のゲート電極のポリシリコン層はさらに延長されて前記
デジット選択トランジスタの対応するゲート電極にそれ
ぞれコンタクト接続される請求項１、２、３または５記
載の半導体記憶装置。 - 【請求項７】 それぞれの前記メモリセルの拡散デジッ
ト線は、前記メモリセルアレイ内部において前記デジッ
ト選択トランジスタを介し前記メタルデジット線にコン
タクト接続されるように配設され、前記メタルデジット
線を介して前記メモリセルアレイ外部領域に延長されて
前記バイパストランジスタ対を介して前記第１および前
記第２の仮想接地線にコンタクト接続されるように配設
される請求項６記載の半導体記憶装置。 - 【請求項８】 前記ワード線で活性化された前記メモリ
セルのうち選択されたメモリセルにこのセルの非選択デ
ジット線から流れ込む電流が、このメモリセルアレイの
前記活性化された複数のメモリセルとこれらのメモリセ
ルのソース電極側に隣接する前記メモリバンクの前記デ
ジット側バンクセレクタと前記デジット側出力節点とを
経由して前記バイパストランジスタ対の一方から前記第
１または前記第２の主仮想接地線に流れる電流経路を有
する請求項１記載の半導体記憶装置。 - 【請求項９】 前記非選択デジット線側の前記バイパス
トランジスタ対が、少なくとも前記選択デジット線に隣
接するデジット線に並列接続されたバイパストランジス
タである請求項８記載の半導体記憶装置。 - 【請求項１０】 前記非選択デジット線側の前記バイパ
ストランジスタ対が、任意の非選択デジット線に並列接
続されたバイパストランジスタである請求項８記載の半
導体記憶装置。 - 【請求項１１】 前記電流経路は、前記選択されたメモ
リセルのソース電極側に形成されてなる請求項８記載の
半導体記憶装置。 - 【請求項１２】 前記第１および前記第２の主仮想接地
線と前記第３および前記第４の主仮想接地線とは、それ
ぞれ独立した前記仮想接地選択回路に接続される請求項
１または６記載の半導体記憶装置。 - 【請求項１３】 複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続するデジット側バンクセレクタと、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する仮想接地
側バンクセレクタと、前記デジット側出力節点を介して
出力される前記デジット信号を列セレクト信号に応答し
て択一的にセンスアンプへ出力するデジット側列セレク
タと、前記仮想接地側出力節点を仮想接地選択信号に応
答して択一的に接地電位に接続する仮想接地側列セレク
タと、前記 デジット側出力節点および前記仮想接地側出
力節点に電源電圧よりも低いプリバイアス電位を供給す
るプリバイアス回路と、前記デジット側列セレクタが前
記デジット信号のうち選択デジット信号のみを前記セン
スアンプに供給するときに、前記デジット側出力節点の
うち前記選択デジット信号を出力する出力節点に供給さ
れる前記プリバイアス電位を遮断し、前記列セレクト信
号の反転信号および外部から供給される第１または第２
の主仮想接地選択信号にそれぞれ応答して、選択された
前記メモリセル側に隣接する前記メモリバンクの前記デ
ジット側出力節点を、選択された前記メモリセルの前記
仮想接地側出力節点に接続して接地電位に引き下げ、そ
の他の非選択の前記デジット側出力節点をこれらの出力
節点に対応する前記仮想接地側出力節点にそれぞれ接続
してプリバイアス電位に引き上げる仮想接地・プリバイ
アス手段とを有することを特徴とする半導体記憶装置。 - 【請求項１４】 前記仮想接地・プリバイアス手段は、
前記列セレクト信号と前記第１の主仮想接地選択信号と
の組み合せから仮想接地選択信号を生成する仮想接地選
択信号生成回路を有し、前記列セレクト信号がゲート電
極に供給されるとともにドレイン電極が前記デジット側
出力節点に接続されソース電極がそれぞれ共通接続され
て前記センスアンプに接続される第１のデジット側列セ
レクタのデジット選択トランジスタと、前記仮想接地選
択信号がゲート電極に接続されるとともにドレイン電極
が前記仮想接地側出力節点にそれぞれ接続されソース電
極がそれぞれ接地電位に共通接続される前記仮想接地側
列セレクタの仮想接地選択トランジスタと、前記デジッ
ト側出力節点ごとにそれぞれドレイン電極が接続される
とともに前記列セレクト信号の反転信号がゲート電極に
供給される第２のデジット側列セレクタのデジット選択
トランジスタと、これら第２のデジット側列セレクタの
トランジスタのソース電極を前記第１の主仮想接地選択
信号に応答して前記デジット側出力節点の一方側に隣接
する仮想接地側出力節点にそれぞれ接続する第１の仮想
接地制御トランジスタおよび第２の主仮想接地選択信号
に応答して前記デジット側出力節点の他方側に隣接する
仮想接地側出力節点にそれぞれ接続する第２の仮想接地
制御トランジスタと、前記仮想接地側出力節点を、前記
仮想接地選択信号の反転信号に応答して前記プリバイア
ス回路にそれぞれ接続する第２の仮想接地側列セレクタ
の仮想接地選択トランジスタとから構成される 請求項１
３記載の半導体記憶装置。 - 【請求項１５】 前記仮想接地・プリバイアス手段は、
前記列セレクト信号がゲート電極に供給されるとともに
ドレイン電極が前記デジット側出力節点に接続されソー
ス電極がそれぞれ共通接続されて前記センスアンプに接
続されるデジット側列セレクタのデジット選択トランジ
スタと、前記デジット側出力節点ごとにそれぞれドレイ
ン電極が共通接続される複数の前記仮想接地選択トラン
ジスタ対と、これらの仮想接地選択トランジスタ対のソ
ース電極および前記仮想接地側出力節点をプリバイアス
駆動信号に応答して前記プリバイアス電位または接地電
位に接続する複数の仮想接地プリバイアス回路と、前記
主仮想接地選択信号および前記列セレクト信号のうち所
定の２信号に応答して前記プリバイアス駆動信号と第１
および第２の仮想接地選択信号を生成し、前記プリバイ
アス駆動信号を前記仮想接地プリバイアス回路に、前記
第１の仮想接地選択信号を隣接する前記仮想接地選択ト
ランジスタ対のそれぞれ一方のゲート電極に供給し、前
記第２の仮想接地選択信号を隣接する前記仮想接地選択
トランジスタ対のそれぞれ他方のゲート電極に供給する
複数の仮想接地プリバイアスデコーダ回路とを有してな
る請求項１３記載の半導体記憶装置。 - 【請求項１６】 複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続する第１のバンクセレクト手段と、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する第２のバ
ンクセレクト手段と、外部から供給される第１の主仮想
接地選択信号に応答して前記仮想接地線を第１の主仮想
接地線を介して接地電位に接続する第１の仮想接地選択
手段と、第２の主仮想接地選択信号に応答して前記仮想
接地線を第２の主仮想接地線を介して接地電位に接続す
る第２の仮想接地選択手段と、前記デジット側出力節点
をさらに択一的にセンスアンプに接 続し、または接地電
位に接続するとともに、前記仮想接地側出力節点を仮想
接地選択トランジスタを介して択一的に接地電位に接続
するセレクト手段とが用いられ、 前記デジット線を選択するデジット選択トランジスタに
さらに並列接続される電流バイパス用のバイパストラン
ジスタ対の一方を前記列セレクト信号に応答して導通さ
せ、選択デジット線を前記センスアンプに接続して選択
された前記メモリセルの保持データを読み出すときに、
その他の非選択デジット線は前記第１または前記第２の
主仮想接地線にそれぞれ接続させることによって、前記
ワード線で活性化された前記メモリセルのうち選択され
たメモリセルに非選択デジット線から流れ込む電流を、
選択された前記メモリセルのソース電極側に隣接する前
記メモリバンクの前記第１のバンクセレクト手段と前記
デジット側出力節点とを経由して前記バイパストランジ
スタ対の一方から前記第１または前記第２の主仮想接地
線に分流させることを特徴とする半導体記憶装置からの
データ読み出し方法。 - 【請求項１７】 複数のワード線と、複数のデジット線
と、前記ワード線および前記デジット線の交点にそれぞ
れ配置されるとともに複数のメモリバンクに分割された
複数のメモリセルと、前記メモリバンク毎に設けられた
デジット側出力節点を有し前記メモリバンク内のメモリ
セルのドレイン電極に接続されたデジット線をデジット
側バンクセレクト信号に応答して択一的に前記デジット
側出力節点に接続する第１のバンクセレクト手段と、前
記メモリバンク毎に設けられた仮想接地側出力節点を有
し前記メモリバンク内のメモリセルのソース電極が接続
される仮想接地線を仮想接地側バンクセレクト信号に応
答して択一的に仮想接地側出力節点に接続する第２のバ
ンクセレクト手段と、前記デジット側出力節点を介して
出力される前記デジット信号を列セレクト信号に応答し
て択一的にセンスアンプへ出力するデジット側列セレク
ト手段と、前記仮想接地側出力節点を前記列セレクト信
号の反転信号に応答して択一的に接地電位に接続する仮
想接地側列セレクト手段と、前記デジット側出力節点お
よび前記仮想接地側出力節点に電源電圧よりも低いプリ
バイアス電位を供給するプリバイアス手段とが用いら
れ、前記デジット側列セレクト手段により選択された前
記メモリセルのデータが前記セ ンスアンプにより読み出
されるときに、前記デジット側出力節点のうち前記選択
デジット信号を出力する出力節点に供給される前記プリ
バイアス電位を遮断させ、前記列セレクト信号の反転信
号および外部から供給される第１または第２の主仮想接
地選択信号にそれぞれ応答して、選択された前記メモリ
セルのソース電極側に隣接する前記メモリバンクの前記
デジット側出力節点を、選択された前記メモリセルの前
記仮想接地側出力節点に接続させさらにこの仮想接地側
出力接点を前記プリバイアス選択信号に応答して接地電
位に引き下げ、その他の非選択の前記デジット側出力節
点をこれらの出力節点に対応する前記仮想接地側出力節
点にそれぞれ接続させて前記プリバイアス電位に引き上
げることを特徴とする半導体記憶装置からのデータ読み
出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791096A JP3134762B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置およびこの装置からのデータ読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791096A JP3134762B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置およびこの装置からのデータ読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09251788A JPH09251788A (ja) | 1997-09-22 |
| JP3134762B2 true JP3134762B2 (ja) | 2001-02-13 |
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ID=13069155
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3134762B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3582773B2 (ja) * | 1999-03-30 | 2004-10-27 | シャープ株式会社 | 半導体記憶装置 |
| JP2001297593A (ja) | 2000-04-10 | 2001-10-26 | Nec Corp | 半導体記憶装置及びデータ出力方法 |
| US7936578B2 (en) * | 2009-08-28 | 2011-05-03 | Arm Limited | Read only memory cell for storing a multiple bit value |
| CN103093823A (zh) * | 2013-01-21 | 2013-05-08 | 苏州兆芯半导体科技有限公司 | 一种rom存储器及其版图 |
-
1996
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| Publication number | Publication date |
|---|---|
| JPH09251788A (ja) | 1997-09-22 |
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