KR970002068B1

KR970002068B1 - 불휘발성 반도체 기억장치

Info

Publication number: KR970002068B1
Application number: KR1019940009449A
Authority: KR
Inventors: 노부아키 오츠카; 준이치 미야모토
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1993-04-30
Filing date: 1994-04-30
Publication date: 1997-02-21
Also published as: US5412609A; JP3099926B2; EP0622806B1; EP0622806A2; EP0622806A3; JPH06314496A

Abstract

내용없음.

Description

불휘발성 반도체 기억장치

제1도는 본 발명의 제1실시예를 나타낸 개략구성도.

제2도는 제1도에 도시된 소오스 메인디코더의 일례를 나타낸 회로도.

제3도는 제1도에 도시된 소오스 서브디코더의 일례를 나타낸 회로도.

제4도는 제1도에 도시된 소오스 메인디코더의 다른 예를 나타낸 회로도.

제5도는 제1도에 도시된 소오스 서브디코더의 다른 예를 나타낸 회로도.

제6도는 제1도의 각 동작모드에서의 전위의 관계를 나타낸 도면.

제7도는 본 발명의 제2실시예를 나타낸 것으로, 복수의 섹터를 동시에 선택가능하게 하는 어드레스 제어회로의 일례를 나타낸 회로도.

제8도는 본 발명의 제3실시예를 나타낸 것으로, 2중 워드선방식과 본 발명을 조합시킨 개략구성도.

제9도는 플래시 메모리의 셀을 나타낸 도면.

제10a,b도는 각각 플래시 메모리의 데이터 소거방법을 설명하기 위해 나타낸 도면.

제11도는 플래시 메모리의 패턴을 나타낸 평면도.

제12도는 섹터에 따른 워드선의 분할방법을 나타낸 개략구성도.

제13도는 종래의 플래시 메모리의 구성을 나타낸 개략도이다.

* 도면의 주요부분에 대한 부호의 설명

BLK1~BLKn : 블록 SEC1~SECn : 섹션

WL1~WL4 : 워드선 MC : 메모리셀

SCT : 섹터 SL1, SL2 : 소오스선

RD : 행디코더 SMD : 소오스 메인디코더

11 : 디코더 12 : 레벨변환기

SI : 섹터 선택신호 SSD1~SSDn : 소오스 서브디코더

131, 132~13n : 블록 디코더 SC1~SCn : 공급회로

B0,/B0,B1,/B1~Bn,/Bn : 블록 선택신호

[산업상의 이용분야]

본 발명은 예컨대 불휘발성 반도체 기억장치에 관한 것으로, 특히 소오스 단자를 선택하여 기억데이터를 일괄적으로 소거하는 것이 가능한 플래시 메모리에 관한 것이다.

[종래의 기술]

플래시 메모리는, 데이터의 기입 및 소거를 전기적으로 수행할 수 있는 불휘발성 반도체 메모리(EEPROM; Electrically Erasable Programmable Read Only Memo ry)로, 특히 데이터를 소정의 전위로 일괄소거하는 것을 말한다. 종래의 플래시 메모리는, 칩소거라 일컬어지며, 칩내의 모든 메모리셀에 기억된 데이터를 일괄하여 소거하고 있었다. 그러나, 메모리의 대용량화에 따라 칩내의 메모리셀에 대해 작은 단위로 데이터의 재기입을 가능하게 하는 것이 요구되게 되었다. 이 때문에, 최근에는 블록소거라 일컬어지며, 칩을 몇 개의 블록으로 분할되고, 각 블록단위로 소거하는 것이 가능하게 되고 있다.

또, 플래시 메모리의 대용량화가 진행되어 플래시 메모리에 의해 자기디스크를 대체하려고 하고 있다. 이에 따라,데이터의 재기입단위를 자기디스크의 섹터 사이즈에 맞추는 것이 요구되고 있다. 이 때문에, 섹터소거라 일컬어지는 512B(B; 바이트)라는 단위로의 소거가 필요하게 되고 있다. 이와 같이 플래시 메모리의 소거단위는, 칩소거, 블록소거, 섹터소거로서 점차 작게 되는 경향에 있고, 특히 대용량 플래시 메모리에서는 섹터단위의 소거가 중요하게 되고 있다.

여기에서, 플래시 메모리에서의 셀데이터의 기입, 소거방식에 대해 설명한다. 데이터의 기입, 소거는, 즉 셀트랜지스터의 임계치를 변화시키는 것이다.

제9도는, 현재 주류를 이루고 있는 플래시 메모리의 셀을 나타낸 것이다. 이 메모리셀은, 2층의 게이트 구조를 갖는(EPROM; Erasable Programmable Read Only Memory; 자외선 소거형 PROM)과 동일한 구조로 되어 있다. 데이터의 기입은 EPROM과 완전히 동일하다. 즉, 소오스단자(S)를 접지, 제어게이트(CG)와 드레인(D)에 각각 기입용의 고전위를 인가하고, 드레인(D) 근방에서 발생한 열전자(hot el ectron)를 부유게이트(FG)에 주입함으로써, 셀트랜지스터의 임계치가 상승된다.

데이터의 소거는, 대표적인 2가지 방법에 대해 설명한다. 제1방법은, 소오스소거(이하, SE라 약칭한다)라 불리우는 방법이다. 이 방법은, 제10a도에 나타낸 바와 같이 제어게이트(CG)를 접지, 드레인(D)을 개방(open)으로 하고, 소오스(S)에 소거용 고전위[V_E(0)]를 인가하며, 소오스와 부유게이트(FG)간에 고전계를 인가시켜 터널전류를 발생시킴으로써, 부유게이트(FG)내의 전자를 소오스(S)로 인출하는 것이다.

제2방법은, 소오스·게이트소거(이하, sge라 약칭한다)라 불리우는 방법이다. 이 방법은, 제10도(b)에 나타낸 바와 같이 드레인(D)은 동도(a)와 동일한 상태이지만, 소오스(S)를 V_E1(0)으로 바이어스하고, 제어게이트(CG)를 부전위[V_E2(0)]로 바이어스 한다. 이 소오스·게이트소거는, 터널현상을 일으키는데 필요한 소오스·부유게이트간의 전계를 제어게이트를 마이너스로 바이어스함으로써 발생시키고 있기 때문에, 소오스에 인가하는 전위를 동도(a)에 비해 낮게 할 수 있다는 메리트를 가지고 있다. 따라서, 제어게이트, 즉 워드선으로 부바이어스를 공급할 필요가 있지만, 미세화에 따른 소오스의 내압저하라는 문제를 회피할 수 있게 됨과 더불어, 소거전압의 저전압화에 의해 단일전원화가 용이하게 된다는 점에서, SGE가 우수하다고 말할 수 있다. 어느 방법도, 부유게이트내의 전자를 인출하여 셀트랜지스터의 임계치를 낮춤으로써 데이터의 소거가 이루어진다.

다음에, 실제의 칩상에서의 메모리셀 어레이의 구성에 대해 설명한다. 메모리셀 어레이내에는 다수의 워드선과 다수의 비트선이 직교하도록 교차하여 배치되어 있는데, 그 일부를 확대하면 제11도에 나타낸 바와 같이 된다. 드레인(D)은, 도시된 바와 같이 종방향으로 인접하는 2셀마다 접속구멍(Contact Hole; CH)을 매개해서 Al 배선으로 이루어진 비트선(BL)에 접속되어 있다. 소오스(S)는, 도시된 바와 같이 종방향으로 인접하는 2셀마다 접속되고, 또 확산층에 의해 횡방향으로 인접하는 도시되지 않은 메모리셀의 소오스와 접속되어 있다. 제어게이트(CG)는, 횡방향으로 인접하는 도시되지 않은 메모리셀에 접속되어 워드선(WL)을 형성하고 있다. 소오스(S)는 2개의 워드선(WL)의 상호간에서 이들 워드선(WL)으로부터 지면과 직교하는 방향의 아래쪽에 배설되어 있다.

여기에서, 메모리셀 어레이부의 분할에 대해 생각해 보자. 메모리셀 어레이부의 분할이 필요하게 되는 요인으로는, 먼저 액세스시간(access time)이 있다. 비트선당의 셀수, 워드선당의 셀수는, 그 기생용량, 기생저항이 코어(core)부에서의 신호지연을 좌우하는 커다란 요인으로 된다. 이 때문에, 액세스시간에 의한 영향을 고려한 뒤에, 메모리셀 어레이를 필요에 따라 분할하게 된다.

다음에, 소거단위의 크기에 따른 메모리셀 어레이부의 분할에 대해 생각해 보자. 전술한 바와 같이, 칩소거의 경우에는 전셀이 일괄하여 소거되기 때문에, 소오스, 제어게이트(워드선)를 모두 분할할 필요는 없다. 그러나, 블록소거에 있어서, SE의 경우에는 소오스를 소거블록마다 분할할 필요가 있고, SGE의 경우에는 소오스 및 워드선을 소거블록마다 분할할 필요가 있다. 분할한 블록내에서는 소오스를 공통으로 하여 블록마다 소거전위를 인가할 수 있도록 제어된다. SGE의 경우에는, 더우기 워드선을 블록마다 별도로 제어가능하기 때문에, 행디코더회로를 각 블록에 설치하는 것이 필요하게 된다. 그러나, 워드선의 분할수는, 칩의 용량과 소거블록의 사이즈에도 따르지만, 통상 액세스 시간에 따른 분할과 링크시켜 결정한다. 이 때문에, 워드선의 분할수는, 블록 소거에 의한 칩면적의 증가의 영향이 문제로 되지 않는 범위로 억제되도록 결정된다.

이에 대해, 상기 섹터소거의 경우에는 소거단위가 512B로 작기 때문에, 워드선수 단위로 섹터를 구성하는 것이 보통이다. 제11도에 나타낸 바와 같이, 소오스는 종방향으로 인접하는 2셀에서 공유하고 있기 때문에, SE, SGE의 어느 경우에도 소오스를 공유하는 2행은 동시에 소거되게 되어 ,통상은 적어도 2행 단위로 섹터를 구성하게 된다. 이 경우, 512B의 섹터 사이즈를 실현하기 위해서는, 1개의 워드선에 접속되는 메모리셀의 수가 2Kb이면 2행단위, 1Kb이면 4행단위로 하게 된다. 즉, 2Kb×2=1Kb×4=512B로 된다.

또, 다음과 같이 하면 1행단위의 섹터로 분할하는 것도 가능하게 되어, 워드선당의 메모리셀수는 4Kb로 족하다. 즉, SE의 경우에는 소오스를 공유하는 2행중 한쪽의 워드선을 접지하여 소거상태로 하고, 다른쪽의 워드선은 중간전위로 바이어스함으로써, 부유게이트와 소오스간의 전계를 완화하여 소거가 일어나지 않도록 하면 좋다. 단, 중간전위로 바이어스하는 워드선에 접속되는 모든 메모리셀에 있어서, 기입상태에 있는 메모리셀의 데이터가 소거되지 않을 뿐만 아니라, 원래 소거상태에 있는 셀에 기입이 이루어지지 않도록 하지 않으면 안된다. 따라서, 이것들을 양립(兩立)하는 적당한 중간전위가 존재하는 것이 전제조건이다.

제12도는 섹터에 따른 워드선의 분할, 즉 섹터분할을 나타낸 것이다. 이 섹터분할의 경우, 메모리셀 어레이(MCA)내에 배설된 워드선(WL)에 동일방향으로 설치된 소오스선(SL; 확산층)에 대해, 섹터마다 소거전위를 인가하는 것이 필요하게 된다. 이때문에, 제12도에 나타낸 바와 같이 행디코더(RD)에 의해 선택된 어드레스에 따라 소오스를 선택하기 위한 소오스 디코더(SD)가 필요하다. 소오스 디코더(SD)는 행어드레스에 따라 소오스를 선택함과 더불어, 이 선택신호를 소거용 고전위로 레벨변환하는 기능을 갖추고 있다. SE, SGE 모두 소거시에는 소오스에 밴드간 터널전류에 기인하는 전류가 흐르기 때문에, 소오스 디코더(SD)를 구성하는 트랜지스터에는 전류구동력이 요구되어 충분한 사이즈를 확보하는 것이 필요하게 된다.

여기에서, 대용량화에 따라 한층 그 중요도가 증가되리라고 생각되는 섹터소거에 대해 생각해 보자. 전술한 바와 같이, 섹터소거의 경우에는 1워드선당의 메모리셀수는 섹터 사이즈에 의해 제한된다. 제12도에 나타낸 예로서는, 1워드선당의 메모리셀수는 2Kb이고, 워드선을 분할하지 않고 512B의 섹터 사이즈를 얻는 것이 가능하다. 가령 1비트선당의 메로리셀수도 2Kb라고 하면, 이 칩은 4Mb의 용량으로 되고, 이 용량이면 워드선을 분할하지 않더라도 실현가능하다. 현재 제품화되고 있는 플래시 메모리는 이 정도의 용량이지만, 이미 16Mb, 64Mb라는 용량의 것의 개발이 진행되고 있고, 대용량화는 더욱 촉진되리라는 것이 예상되고 있다. 대용량화에 따라 1워드선상의 메모리셀수가 더욱 증가하면, 섹터 사이즈의 제약에 의해 1워드선당의 메모리셀수를 상기 2Kb로 억제하기 위해서는 워드선분할이 필수로 된다. 또, 대용량화 뿐만 아니라 액세스시간의 고속화도 강력히 요구되고 있다. 워드선의 지연은 액세스시간을 좌우하는 커다란 요인으로 된다. 이것을 억제하기 위해 워드선당의 메모리셀수를 적게 하는 것이 필요하게 되어, 고속화면에서도 워드선의 분할이 요구되고 있다. 이들 이유로부터, 워드선을 분할하여 복수의 블록으로 나누고, 소오스선은 행어드레스에 의해 디코더할 뿐만 아니라 블록마다 선택제어하는 것이 필수로 된다.

상술한 바와 같이, 섹터소거의 경우에는 블록마다 행디코더(RD) 뿐만 아니라 소오스 디코더(SD)가 필요하게 된다. 이 때문에, 워드선을 단순히 분할한 경우에는 제13도에 나타낸 바와 같이 분할수에 비례하여 행디코더(RD), 소오스 디코더(SD)의 수가 증가한다. 따라서, 섹터소거에 있어서는, 소오스 디코더수의 증가에 따라 칩사이즈가 커지게 되어 제조비용의 상승을 초래하는 문제가 생기게 된다. 더우기, 대용량 메모리의 경우, 칩사이즈의 대형화는 제조장치의 노광영역의 사이즈나 패키지 사이즈 등의 제약을 받기 때문에, 충분한 고려가 필요하게 되어 상책은 아닌 것이다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 이루어진 것으로, 섹터단위의 소거를 가능하게 하고, 게다가 워드선 분할에 따른 칩사이즈의 증대를 최소한으로 억제할 수 있게 되어 비용을 저렴화할 수 있는 불휘발성 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명은, 행방향을 배치된 복수의 워드선과, 이 워드선과 교차하여 열방향으로 배치된 복수의 비트선 및, 동일의 상기 워드선에 게이트가 각각 접속되고 각 비트선에 접류통로의 일단이 접속되며 전류통로의 타단이 서로 공통으로 접속된 메모리셀을 구성하는 복수의 트랜지스터를 갖춘 섹터가 행방향, 열방향으로 복수개 배치된 메모리셀 어레이와; 어드레스신호에 따라 행방향으로 배치된 상기 섹터군을 선택하여 소거전위를 출력하는 제1선택수단; 어드레스신호에 따라 열방향으로 배치된 상기 섹터군을 선택하는 제2선택수단 및; 상기 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 상기 트랜지스터의 공통접속된 전류통로의 다단에 상기 소거전위를 공급하는 공급수단을 구비하고 있다.

또, 본 발명은, 행방향으로 배치된 복수의 워드선과, 이 워드선과 교차하여 열방향으로 배치된 복수의 비트선 및, 동일의 상기 워드선에 게이트가 각각 접속되고 각 비트선에 접류통로의 일단이 접속되며 전류통로의 타단이 서로 공통으로 접속된 메모리셀을 구성하는 복수의 트랜지스터를 갖춘 섹터가 행방향, 열방향으로 복수개 배치된 메모리셀 어레이와; 어드레스신호에 따라 상기 워드선을 섹터군단위로 선택하는 제1선택수단; 어드레스신호에 따라 열방향으로 배치된 상기 섹터군을 선택하는 제2선택수단; 상기 제1선택수단의 출력신호를 소거전위로 변환하는 레벨변환수단; 상기 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 상기 트랜지스터의 공통접속된 전류통로의 타단에 상기 레벨변환수단으로부터 출력되는 소거전위를 공급하는 공급수단 및; 상기 각 섹터에 설치되어 상기 제1선택수단의 출력신호에 따라 상기 각 워드선을 선택하는 제3선택수단을 구비하고 있다.

더우기, 제1 및 제2선택수단은 어드레스신호에 따라 동시에 복수의 섹터를 선택가능하게 되어 있다.

또, 공급수단은, 소거전위를 전송하는 전송게이트에 의해 구성되어 있다.

[작용]

즉, 제1선택수단은 어드레스신호에 따라 행방향으로 배치된 섹터군을 선택하여 소거전위를 출력한다. 제2선택수단은 어드레스신호에 따라 열방향으로 배치된 상기 섹터군을 선택한다. 공급수단은 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 트랜지스터의 공통접속된 전류통로의 타단에 상기 소거전위를 공급하고 있다. 공급수단은 예컨대 전송게이트에 의해 구성되는 바, 소거전위를 출력하는 제1선택수단에 비해 간단한 구성이기 때문에, 각 섹터마다 배치해도 칩사이즈의 증대를 방지할 수 있게 된다.

또, 제1선택수단은 어드레스신호에 따라 행방향으로 배치된 워드선을 섹터군단위로 선택한다. 제2선택수단은 어드레스신호에 따라 열방향으로 배치된 섹터군을 선택한다. 레벨변환수단은 제1선택수단의 출력신호를 소거전위로 변환된다. 공급수단은 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 트랜지스터의 공통접속된 전류통로의 타단에 레벨변환수단으로부터 출력되는 소거전위를 공급한다. 제3선택수단은 각 섹터에 설치되어 제1선택수단의 출력신호에 따라 워드선을 선택한다. 이와 같이, 2중 워드선 방식으로 하고, 제1선택수단에 의해 섹터단위로 워드선을 선택함과 더불어 행방향으로 배치된 섹터를 선택함으로써, 행방향으로 배치된 섹터를 선택하는 디코더가 불필요하게 되기 때문에, 칩사이즈의 증대를 방지할 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예를 나타낸 것이다. 제1도에 있어서, 워드선은 열방향으로 복수의 블록(BLK1~BLKn)으로 분할되고, 더우기 행방향으로 예컨대 4개씩의 섹션(Sector; SEC1~SECn)으로 분할되어 있다. 1개의 블록과 1개의 섹션의 교차하는 영역에는 섹터(Sector; SCT)가 배치되어 있다. 따라서, 1개의 블록 및 1개의 섹션은 각각 복수의 섹터로 이루어진 섹터군에 의해 구성되어 있다. 1개의 섹터(SCT)는, 각 블록(BLK1~BLKn)내의 4개의 워드선(WL1~WL4)에 의해 구성되고, 1개의 워드선에 접속된 메모리셀(MC)의 수는 예컨대 1Kb로 되어 있다. 따라서, 1개의 섹터(SCT)는 512B이다. 이 섹터가 전술한 바와 같이 복수개 배치되어 메모리셀 어레이를 구성하고 있다. 메모리셀(MC)의 구성은 제9도에 나타낸 바와 같다. 섹터(SCT)의 구성은 1행마다 또는 4행 이상으로 하는 것도 가능하다. 단, 메모리셀(MC)을 구성하는 트랜지스터의 소오스는 섹터를 구성하는 1행 내지 수행(數行)에 있어서 공통으로 접속된다.

상기 각 블록(BLK1~BLKn)에 있어서, 워드선(WL1~WL4)에는 메모리셀(MC)의 도시되지 않은 제어게이트가 접속되어 있다. 이 메모리셀(MC)의 도시되지 않은 드레인은 열선(비트선; CL1~CLn)에 접속되고, 소오스는 소오스선(SL1,SL2)에 각각 접속되어 있다. 즉, 워드선(WL1,WL2)의 상호간에 배설된 메모리셀(MC)의 소오스는 소오스선(SL1)에 공통접속되고, 워드선(WL3,WL4)의 상호간에 배설된 메모리셀(MC)의 소오스는 소오스선(SL2)에 공통접속되어 있다. 각 블록(BLK1~BLKn)에는 각각 행디코더(RD1~RDn)가 설치되고, 이 행디코더(RD1~RDn)에 의해 각 블록내의 워드선이 어드레스에 따라 선택된다.

한편, 상기 소오스선(SL1,SL2)을 선택하는 소오스 디코더는 1개의 소오스 메인디코더(SMD)와 복수의 소오스 서브디코더(SSD)로 분할되어 있다. 소오스 메인디코더(SMD)는 상기 행디코더(RD1)에 인접하여 배설되고, 소오스 서브디코더(SSD1~SSDn)는 각 블록(BLK1~BLKn)에 배설되어 있다. 상기 소오스 메인디코더(SMD)에는 각 섹션(SEC1~SECn)에 대응하여 디코더(11)와 레벨변환기(12)가 설치되어 있다. 디코더(11)는 행어드레스신호를 디코더하고, 레벨변환기(12)는 디코더(11)의 디코더출력을 소거전위(VSE)로 레벨변환하여 이 전위를 섹터 선택신호(SI)로서 출력한다. 이 섹터 선택신호(SI)는 각 소오스 서브디코더(SSD1~SSDn)에 공급된다. 이들 소오스 서브디코더(SSD1~SSDn)는 블록선택신호(B0,/B0,B1,/B1,~Bn,/Bn; /은 반전신호를 나타낸다)에 따라 소정의 블록의 소오스선에 상기 섹터 선택신호(SI)를 공급하는 공급회로(SC1~SCn)를 포함하고 있다. 각 소오스 서브디코더(SSD1~SSDn)의 아래쪽에는 블록 디코더(131,132~13n)가 설치되어 있다. 이들 디코더(131,132~13n)는 열어드레스신호를 디코더하여 블록(BLK1~BLKn)을 선택하기 위한 상기 각 블록 선택신호((B0,/B0,B1,/B1,~Bn,/Bn)를 생성한다.

상기 소오스 메인디코더(SMD) 및 소오스 서브디코더(SSD1~SSDn)에 의해 1개의 섹터를 선택할 수 있고, 이 섹터내의 소오스선(SL1,SL2)에 공통접속된 메모리셀(MC)을 일의적(一意的)으로 선택할 수 있다.

제2도는 상기 소오스 메인디코더(SMD)의 일례를 나타낸 것이고, 제3도는 상기 소오스 서브디코더(SSD1)를 구성하는 공급회로(SC1)의 일례를 나타낸 것이다.

제2도에 나타낸 소오스 메인디코더(SMD)에 있어서, 디코더를 구성하는 앤드회로(21)에는 행어드레스신호(AI,/AI; I=0~n, /는 반전신호를 나타낸다)가 입력되고 있다. 앤드회로(21)에 공급되는 행어드레스신호(AI,/AI)는 각 섹션(SEC1~SECn)에 설치된 디코더마다 조합이 변화되어 있고, 행어드레스신호에 따라 1개의 앤드회로의 출력신호만이 하이레벨로 된다. 앤드회로(21)의 출력단은 전송게이트(22)의 입력단에 접속되어 있다. 이 전송게이트(22)를 구성하는 N채널 트랜지스터의 게이트에는 소거제어신호(E)가 공급되고, P채널 트랜지스터의 게이트에는 반전된 소거제어신호(/E)가 공급되고 있다. 소거제어신호(E)는 소거시에 하이레벨로 된다. 상기 전송게이트(22)의 출력단에는 리셋트용 N채널 트랜지스터(23)의 드레인이 접속되어 있다. 이 트랜지스터(23)의 소오스는 접지되고, 게이트는 상기 P채널 트랜지스터의 게이트에 접속되어 있다. 상기 앤드회로(21)로부터 전송게이트(22)의 출력단까지의 신호는 전원레벨(Vcc)계의 신호이다.

또, 전송게이트(22)의 출력단은 레벨변환기(24)를 구성하는 N채널 트랜지스터(25)의 게이트에 접속됨과 더불어 인버터회로(26)를 매개로 N채널 트랜지스터(27)의게이트에 접속되어 있다. 이들 트랜지스터(25,27)의 소오스는 접지되어 있다. 트랜지스터(25)의 드레인은 P채널 트랜지스터(28)의 드레인에 접속됨과 더불어 P채널 트랜지스터(29)의 게이트에 접속되고, 트랜지스터(27)의 드레인은 P채널 트랜지스터(29)의 드레인에 접속됨과 더불어 P채널 트랜지스터(28)의 게이트에 접속되어 있다. 이들 트랜지스터(28,29)의 소오스에는 소거용의 전원(VSE)이 각각 공급되고 있다. 상기 섹터 선택신호(SI)는 트랜지스터(27,29)의 드레인으로부터 출력된다.

상기 구성에 있어서, 소거시에 소거제어신호(E)는 하이레벨로 설정되기 때문에, 트랜지스터(23)는 비도통, 전송게이트(22)는 도통상태로 된다. 한편, 행어드레스신호에 따라 선택된 앤드회로(21)의 출력신호는 하이레벨로 된다. 이 앤드회로(21)의 출력신호는 전송게이트(22)를 매개로 레벨변환기(24)에 공급된다. 이 레벨변환기(24)는 입력된 전위(Vcc)의 하이레벨신호를 전위(VSE)로 변환하고, 이 변환출력을 소거전위(SI)로서 출력한다. 따라서, 선택된 섹터 선택신호(SI)는 전위(VSE)로 되고, 비선택 섹터의 소거전위(SI)는 접지레벨로 된다.

한편, 비소거시에는 소거제어신호(E)가 로우레벨로 되기 때문에, 전송게이트(22)는 비도통상태로 되고, 트랜지스터(23)가 도통상태로 된다. 이때문에, 레벨변환기(24)의 입력단은 접지된다. 따라서, 행어드레스신호(AI,/AI)에 따르지 않고 섹터 선택신호(SI)는 접지레벨로 된다.

제3도에 나타낸 공급회로(SC1)에 있어서, 소오스 메인디코더(SMD)로부터 출력된 섹터 선택신호(SI)는 전송게이트(31)의 입력단에 공급된다. 이 전송게이트(31)의 출력단은 소오스선(SL)에 접속됨과 더불어 리셋트용 트랜지스터(32)의 드레인에 접속되어 있다. 이 트랜지스터(32)의 소오스는 접지되고, 게이트는 전송게이트(31)를 구성하는 P채널 트랜지스터의 게이트에 접속되어 있다. 전송게이트(31)를 구성하는 N채널 트랜지스터 및 P채널 트랜지스터의 게이트에는 블록 디코더(131)로부터 출력되는 블록 선택신호(B0,/B0)가 각각 공급되고 있다.

블록 디코더(131)는 열어드레스신호(AI,/AI; I=0~n)와 상기 소거제어신호(E)를 디코더하는 앤드회로(33)와, 이 앤드회로(33)로부터 출력되는 전원(Vcc)계의 출력신호를 전원(VSE)계로 레벨변환하는 레벨변환기(34)에 의해 구성되어 있다. 즉, 앤드회로(33)의 출력신호는 레벨변환기(34)를 구성하는 N채널 트랜지스터(35)의 게이트에 공급됨과 더불어 인버터회로(36)를 매개로 N채널 트랜지스터(37)의 게이트에 공급되고 있다. 이들 트랜지스터(35,37)의 소오스는 접지되어 있다. 트랜지스터(35)의 드레인은 P채널 트랜지스터(38)의 드레인과 접속됨과 더불어 P채널 트랜지스터(39)의 게이트에 접속되고, 트랜지스터(37)의 드레인은 P채널 트랜지스터(38)의 드레인에 접속됨과 더불어 P채널 트랜지스터(38)의 게이트에 접속되어 있다. 이들 트랜지스터(38,39)의 소오스에는 소거용의 전원(VSE)이 각각 공급되고 있다. 상기 블록 선택신호(B0)는 트랜지스터(37,39)의 드레인으로부터 출력되고, 블록 선택신호(/B0)는 트랜지스터(35,38)의 드레인으로부터 출력된다.

상기 구성에 있어서, 소거시에 열어드레스에 의해 상기 블록 디코더가 선택된 경우, 앤드회로(33)로부터 하이레벨신호가 출력되고, 이 신호는 레벨변환기(34)에 의해 레벨변환된다. 따라서, 블록 선택신호(B0)는 전원(VSE)레벨로 되고, 블록 선택신호(/B0)는 접지레벨로 된다. 이때, 비선택 블록은 블록 선택신호의 레벨이 반대로 되어 있다. 또, 비소거시에는 소거제어신호(E)는 로우레벨로 되기 때문에, 블록 선택신호의 레벨은 전블록 모두 비선택의 경우와 동일하다.

공급회로(SC1)는, 블록 선택신호(B0,/B0)에 의해 선택되면, 전송게이트(31)가 도통상태로 되고, 이 전송 게이트(31)를 매개로 소오스 메인디코더(SMD)로부터 출력되는 섹터 선택신호(SI)가 소오스선(SL)에 공급된다. 또, 블록 선택신호(B0,/B0)에 의해 비선택으로 되면, 전송게이트(31)가 비도통상태, 리셋트용 트랜지스터(32)가 도통상태로 되기 때문에, 소오스선(SL)은 접지된다.

상기한 바와 같이, 비소거시에는 모든 섹터에 있어서 소오스 서브디코더를 구성하는 공급회로의 전송게이트가 비도통상태, 리셋트용 트랜지스터가 도통상태로 되기 때문에, 소오스선은 어드레스신호에 관계없이 접지된다. 한편, 소거시에 행방향은 섹터 선택신호(SI)에 의해, 열방향은 블록 선택신호에 의해 선택된 섹터의 블록에 대해서만 소오스선(SL)이 전원(VSE)레벨로 되고, 그 이외는 접지레벨로 된다. 즉, 섹터 선택신호(SI)가 선택이더라도 블록 선택신호가 비선택이면, 공급회로의 전송게이트는 비도통으로 되고, 리셋트용 트랜지스터가 도통하여 소오스선(SL)은 접지된다. 또, 블록 선택신호가 선택상태, 섹터 선택신호(SI)가 비선택상태인 경우, 섹터 선택신호(SI)가 접지레벨이기 때문에, 공급회로의 전송게이트가 도통상태였어도 소오스선(SL)은 접지레벨이다.

제2도 및 제3도는 한 종류의 섹터 선택신호(SI) 및 상반하는 블록 선택신호(B0,/B0)를 이용하여 섹터를 선택하였지만, 이에 한정되지 않고, 상반하는 섹터 선택신호(SI,/SI), 한 종류의 블록 선택신호(B0)를 이용하여 섹터를 선택할 수도 있다.

제4도는 소오스 메인디코더(SMD)의 다른 예를 나타낸 것이고, 제5도는 소오스 서브디코더(SSD)를 구성하는 공급회로(SC1)의 다른 예를 나타낸 것이다. 제4도 및 제5도에 있어서, 제2도 및 제3도와 동일부분에는 동일부호를 붙이고 다른 부분에 대해서만 설명하기로 한다.

제4도에 있어서, 소오스 메이디코더(SMD)의 트랜지스터(27,29)의 드레인으로부터는 섹터 선택신호(SI)가 출력되고, 트랜지스터(25,28)의 드레인으로부터는 섹터 선택신호(/SI)가 출력된다.

제5도에 있어서, 블록 디코더(131)로부터는 블록 선택신호(B0)만이 출력된다. 공급회로(SC1)의 전송게이트(31)의 입력단에는 블록 선택신호(B0)가 공급된다. 이 전송게이트(31)를 구성하는 N채널 트랜지스터의 게이트에는 섹터 선택신호(SI)가 공급되고, P채널 트랜지스터의 게이트에는 섹터 선택신호(/SI)가 공급되고 있다. 더우기, 리셋트용의 N채널 트랜지스터(32)의 게이트에도 섹터 선택신호(/SI)가 공급되고 있다.

상기 구성에 의하면, 소요의 섹터는 소오스 메인디코더(SMD)로부터 출력되는 섹터 선택신호(SI,/SI)와 블록 디코더로부터 출력되는 블록 선택신호(B0)에 의해 선택된다. 즉, 공급회로(SC1)의 전송게이트(31)는 섹터 선택신호(SI,/SI)에 따라 도통되고, 이 도통된 전송게이트(31)를 매개로 전원(VSE)레벨의 블록 선택신호(B0)가 소오스선(SL)에 공급된다. 이와 같은 구성으로 해도 제2도 및 제3도와 동일한 효과를 얻을 수 있다.

제6도는 상기 각 동작모드에서의 셀트랜지스터의 각 단자의 전위관계를 나타낸 것이다. 소오스는, 독출시 및 기록시에는 전섹터에 대해 접지되고, 소거시에는 선택된 섹터(셀)만 소오스에 소거전위(VSE)가 공급되며, 비선택 섹터(셀)는 접지레벨로 된다.

상기 실시예에 의하면, 종래 각 블록마다 설치된 소오스 디코더를 1개의 소오스 메인디코더(SMD)와 복수의 소오스 서브디코더(SSD)로 분할하고, 소오스 서브디코더(SSD)만을 각 블록마다 배치하고 있다. 게다가, 소오스 메인디코더(SMD)는 어드레스신호에 따른 행방향의 디코더와, 이 디코더의 디코드출력을 소거전위로 레벨변환하고, 상기 섹터 선택신호(SI)를 출력하는 레벨변환기를 갖추고 있는데 반해, 소오스 서브디코더(SSD)는 소거전위(SI)를 블록으로 선택적으로 전달하는 공급회로(SC1~SCn)만으로 구성되어 있기 때문에 패턴면적이 작은 것이다. 따라서, 워드선분할에 따른 소오스 디코더의 증가를 방지할 수 있고, 칩사이즈의 대형화를 억제하여 섹터내의 소정의 블록에 기억된 데이터를 소거할 수 있게 된다.

또, 워드선분할에 의한 칩사이즈로의 영향을 대폭적으로 경감할 수 있기 때문에, 섹터 사이즈와 액세스시간의 양쪽으로부터 워드선에 접속되는 셀수의 제약을 완화할 수 있으므로, 메모리셀 어레이의 분할방식에 자유도(自由度)가 증가하게 된다.

상기 실시예에서는, 512B단위의 섹터소거에 대해 설명하였다. 이 때문에, 상기 실시예에서는 섹터 선택신호(SI) 및 블록 선택신호(BI; I=0~n)는 입력된 어드레스신호에 따라 1조씩 선택되고, 이들 신호에 의해 선택된 1개의 섹터만이 소거된다. 그러나, 이 방식은 다수의 섹터를 순차적으로 소거하기 때문에, 소거해야 할 데이터가 많은 경우, 소거시간은 섹터의 개수배(個數倍) 만큼 걸려 효율이 나쁘다. 따라서, 소거해야 할 데이터가 많은 경우에는, 동시에 복수개의 섹터를 선택하여 소거함으로써, 소거데이터양에 관계없이 소거시간을 섹터소거와 동등하게 억제하는 것이 바람직하다.

제7도는 본 발명의 제2실시예를 나타낸 것으로, 동시에 복수개의 섹터를 선택가능하게 하는 예를 나타낸 것이다. 제7도는 제2도 및 제4도에 나타낸 소오스 메인디코더의 일부를 나타낸 것이다. 제7도에 있어서, 21a∼21d는 소오스 메인디코더(SMD) 의 각 섹터에 대응하여 설치된 앤드회로로, 이들 앤드회로(21a∼21d)의 출력단은 제2도 및 제4도에 나타낸 전송게이트에 각각 접속되어 있다. 이들 앤드회로(21a∼21d)의 입력단에는 입력어드레스신호(A0IN,A1IN)로부터 어드레스신호(A0,/A0,A1,/A1)를 제어하는 어드레스 제어회로(51)가 설치되어 있다.

어드레스 제어회로(51)에 있어서, 입력어드레스신호(A0IN)는 오아회로(52)의 한쪽 입력단에 공급됨과 더불어 인버터회로(53)를 매개로 오아회로(54)의 한쪽 입력단에 공급되고 있다. 이들 오아회로(52,54)의 다른쪽 입력단에는 소거제어신호(EN0)가 공급되고 있다. 오아회로(52)의 출력단은 상기 앤드회로(21b,21d)의 한쪽 입력단에 접속되고, 오아회로(54)의 출력단은 상기 앤드회로(21a,21c)의 한쪽 입력단에 접속되어 있다.

또, 입력어드레스신호(A1IN)는 오아회로(55)의 한쪽 입력단에 공급됨과 더불어 인버터회로(56)를 매개로 오아회로(57)의 한쪽 입력단에 공급되고 있다. 이들 오아회로(55,57)의 다른쪽 입력단에는 소거제어신호(EN1)가 공급되고 있다. 오아회로(55)의 출력단은 상기 앤드회로(21c,21d)의 다른쪽 입력단에 접속되고, 오아회로(57)의 출력단은 상기 앤드회로(21a,21b)의 다른쪽 입력단에 접속되어 있다.

상기 구성에 있어서, 섹터를 선택하기 위한 소거제어신호(EN0,EN1)가 양쪽 모두 로우레벨인 경우, 어드레스 제어회로(51)는 입력어드레스신호(A0IN,A1IN)에 따라 어드레스신호(A0,/A0,A1,/A1)를 출력한다. 이 때문에, 1개의 앤드회로로부터 하이레벨신호가 출력되어 1개의 섹터가 선택된다.

한편, 소거제어신호(EN0)만이 하이레벨 되면, 어드레스신호(A0,/A0)는 입력어드레스신호(A0IN)에 관계없이 양신호 모두 하이레벨로 되기 때문에, A1IN이 로우레벨이면 앤드회로(21a,21b)가 선택되고, 그 출력신호(S0,S1)가 하이레벨로 된다. 또, 입력어드레스신호(A1IN)가 로우레벨인 경우에는 앤드회로(21a,21b)가 선택되고, 그 출력신호(S2,S3)가 하이레벨로 된다. 더욱이, 소거제어신호(EN1)를 하이레벨로 한 경우에는 앤드회로(21a,21b) 또는 앤드회로(21b,21d)가 동시에 선택된다. 더욱이, 소거제어신호(EN0,EN1)를 양쪽 하이레벨로 함으로써, 모든 앤드회로(21a∼21d)를 동시에 선택할 수 있게 된다.

이와 같이, 본래 서로 역논리로 되는 내부어드레스신호(AI/AI ; I=0,1)를 동시에 하이레벨로 함으로써, 복수의 섹터 선택신호를 동시에 선택할 수 있게 된다. 따라서, 복수의 섹터를 동시에 선택하여 소거할 수 있게 된다.

또, 제7도에 나타낸 어드레스 제어회로(51)를 제3도 및 제5도에 나타낸 블록 디코더(131∼13n)의 앤드회로(33)의 입력단에 접속하면, 복수의 블록 선택신호를 동시에 선택할 수 있게 된다. 선택하는 섹터수와 블록수는, 상기 제어하는 어드레스의 갯수에 의해 2의 누승(累乘)중에서 임의로 설정할 수 있다. 이와 같은 구성으로 함으로써, 소거시간을 증대시키지 않고 512B 의 배수단위의 사이즈로 데이터를 소거할 수 있게 된다.

제8도는 본 발명의 제3실시예를 나타낸 것으로, 2중 워드선방식과 본 발명을 조합시킨 것이다. 2중 워드선방식은, 워드선의 지연을 억제함과 더불어 행디코더에 의한 칩사이즈의 증가를 방지하기 때문에, 종래부터 이용되고 있다.

제8도에 있어서, 행디코더는 행 메인디코더(RMD)와 행 서브디코더(RSD)로 분할되어 있다. 행 메인더 코더(RMD)는 소오스 메인디코더(SMD)에 인접하여 설치되고, 행 서브디코더(RSD)는 분학된 워드선의 블록마다 설치되어 있다. 행 메인디코더(RMD)는 행어드레스신호를 디코더하는 디코더(80) 및 레벨변환기(81)에 의해 구성되어 있다. 디코더(80)의 출력신호는 워드선용의 레벨변환기(81)에 공급되어, 이 레벨변환기(81)에 의해 워드선의 전위(Vr)로 변환된다. 이 레벨변환기(81)의 출력단에는 복수의 행 서브디코더(RSD)가 접속되어 있다. 이들 행 서브디코더(RSD)에는 예컨대 4개의 워드선(WL1∼WL4)이 접속되어 있다. 이들 워드선(WL1∼WL4)에는 제1도와 마찬가지로 메모리셀(MC)이 접속되어 있다.

또, 상기 행 메인디코더(RMD)의 출력신호는 소오스 메인디코더(SMD)에 공급된다. 이 소오스 메인디코더(SMD)에는 전술한 바와 같이 레벨변환기(82)가 설치되어 있고, 이 레벨변환기(82)에 의해 입력신호가 소거전위(VSE)로 변환된다. 이 변환출력은 각 소오스 소브디코더(SSD)를 구성하는 공급회로(SC)에 공급된다.

상기 구성에 있어서, 상기 행 메인디코더(RMD)는 행어드레스신호를 디코더하여 예컨대 4행단위로 워드선을 선택한다. 행 서브디코더(RSD)는 행 메인디코더(RMD)의 출력에 행어드레스신호를 더 디코더하여 1개의 워드선을 선택한다.

상기 실시예에 의하면, 행 메인디코더(RMD)로 선택하는 워드선의 단위를 1개의 섹터를 구성하는 행수에 맞추고 있다. 따라서, 행 메인디코더(RMD)의 디코더(80)에 의해 소오스 메인디코더(SMD)의 디코더를 겸용할 수 있기 때문에, 소오스 메인디코더를 레벨변환기만으로 구성할 수 있으므로 한층 칩사이즈의 증가를 억제할 수 있게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 요지를 변경하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 소오스 디코더를 소오스 메인디코더와 소오스 서브디코더로 분할하고, 간단한 구성의 소오스 서브디코더를 분할된 워드선에 대응하여 배치함으로써, 섹터단위의 소거를 가능하게 하고, 게다가 워드분할에 따른 칩사이즈의 증대를 최소한으로 억제할 수 있게 되어 비용을 저렴화할 수 있는 불휘발성 반도체 기억장치를 제공할 수 있게 된다.

Claims

행방향으로 배치된 복수의 워드선(WL1~WL4)과, 이 워드선과 교차하여 열방향으로 배치된 복수의 비트선(CL1~CLn) 및, 동일의 상기 워드선에 게이트가 각각 접속되고 각 비트선에 접류통로의 일단이 접속되며 전류통로의 타단이 서로 공통으로 접속된 메모리셀(MC)을 구성하는 복수의 트랜지스터를 갖춘 섹터(SCT)가 행방향, 열방향으로 복수개 배치된 메모리셀 어레이와, 어드레스신호에 따라 행방향으로 배치된 상기 섹터군을 선택하여 소거전위를 출력하는 제1선택수단(RD1~RDn), 어드레스신호에 따라 열방향으로 배치된 상기 섹터군을 선택하는 제2선택수단(SMD,SSD1~SSDn) 및, 상기 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 상기 트랜지스터의 공통접속된 전류통로의 타단에 상기 소거전위를 공급하는 공급수단(SC1~SCn)을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
행방향으로 배치된 복수의 워드선(WL1~WL4)과, 이 워드선과 교차하여 열방향으로 배치된 복수의 비트선(CL1~CLn) 및, 동일의 상기 워드선에 게이트가 각각 접속되고 각 비트선에 접류통로의 일단이 접속되며 전류통로의 타단이 서로 공통으로 접속된 메모리셀(MC)을 구성하는 복수의 트랜지스터를 갖춘 섹터(SCT)가 행방향, 열방향으로 복수개 배치된 메모리셀 어레이와, 어드레스신호에 따라 상기 워드선을 섹터 군단위로 선택하는 제1선택수단(RMD), 어드레스신호에 따라 열방향으로 배치된 상기 섹터군을 선택하는 제2선택수단(SMD,SSD), 상기 제1선택수단의 출력신호를 소거전위로 변환하는 레벨변환수단(VSE), 상기 각 섹터에 설치되어 제1 및 제2선택수단에 의해 선택된 섹터에 포함되는 상기 트랜지스터의 공통접속된 전류통로의 타단에 상기 레벨변환수단으로부터 출력되는 소거전위를 공급하는 공급수단(SC) 및, 상기 각 섹터에 설치되어 상기 제1선택수단의 출력신호에 따라 상기 각 워드선을 선택하는 제3선택수단(RSD)을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 제1 및 제2선택수단(RD1~RDn,RMD,SMD,SSD1~SSDn,SSD)은 어드레스신호에 따라 동시에 복수의 섹터(SCT)를 선택하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 공급수단(SC1~SCn,SC)은, 소거전위를 전송하는 전송게이트에 의해 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.