KR20050022277A - 비휘발성 반도체 기억 장치, 및 그것을 포함하는 액정표시 장치 - Google Patents

비휘발성 반도체 기억 장치, 및 그것을 포함하는 액정표시 장치 Download PDF

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KR20050022277A
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샤프 가부시키가이샤
후지오 마수오카
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Abstract

비휘발성 반도체 기억 장치는 제어 게이트를 갖는 1 이상의 메모리 셀을 각각 포함하는 1 이상의 NAND형 비휘발성 메모리 셀 유닛, 제 1 선택 게이트를 갖는 제 1 선택 트랜지스터, 및 제 2 선택 게이트를 갖는 제 2 선택 트랜지스터를 각각 포함하는 복수의 메모리 셀 유닛 그룹으로서, 제어 게이트에 접속된 제어 게이트 라인, 제 1 선택 게이트에 접속된 제 1 선택 게이트 라인, 및 제 2 선택 게이트에 접속된 제 2 선택 게이트 라인을 각각 더 포함하는 메모리 셀 유닛 그룹; 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제어 게이트 라인에 공통 접속된 공통 제어 게이트 라인; 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 1 선택 게이트 라인에 공통 접속된 제 1 공통 선택 게이트 라인; 및 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 2 선택 게이트 라인에 공통 접속된 제 2 공통 선택 게이트 라인을 포함하며; 여기서 각각의 메모리 셀 유닛 그룹내의 상기 메모리 셀은 상기 공통 제어 게이트 라인과, 상기 제 1 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택된다.

Description

비휘발성 반도체 기억 장치, 및 그것을 포함하는 액정 표시 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 비휘발성 반도체 기억 장치, 및 이 비휘발성 반도체 기억 장치를 포함하는 액정 표시 장치에 관한 것이다. 특히, 본 발명은 비휘발성 반도체 기억 장치내의 NAND형 비휘발성 메모리 셀 유닛의 제어 게이트 및 선택 게이트의 상호접속 배열에 관한 것이다.
반도체 기술의 최근의 진보, 특히 미세-가공 기술 및 3차원 가공 기술(이것에 의해 메모리 셀은 반도체 기억 장치에 구비된 메모리 셀의 수를 증가시키는 반도체 기판면에 수직으로 적층된다)의 발전으로 인하여 비휘발성 반도체 기억 장치의 용량 증가 및 메모리 셀 크기 감소를 달성하는 것이 가능해졌다. 상이한 회로 구성 및 기능을 갖는 비휘발성 반도체 기억 장치의 다양한 형태가 존재한다. 이들 비휘발성 반도체 기억 장치 중에서, 플래시 EEPROM(이하 "플래시 메모리"라 칭함)은 특히 대용량의 기억 용도에 가장 폭넓게 사용된다. 플래시 메모리는 NOR형 및 NAND형으로 개략적으로 분류된다. NOR형 플래시 메모리는 셀 당 하나의 트랜지스터를 포함하는 한편, NAND형 플래시 메모리는 직렬로 배치된 복수의 메모리 셀 트랜지스터, 및 셀 배열의 양 단부에 구비된 선택 트랜지스터를 포함한다. NAND형 플래시 메모리에서, 비트 라인 컨택트 및 소스 라인 컨택트가 복수의 메모리 셀 트랜지스터에 의해 공유되어 메모리 셀 영역이 감소된다. 따라서, 더 작은 메모리 셀 영역을 갖는 NAND형 플래시 메모리는 대용량의 기억 용도에 적당하다. NOR형 플래시 메모리는 일반적으로 채널 열 전자(channel hot electrons)를 사용함으로써 프로그래밍 동작을 수행하고, FN 터널링을 사용함으로써 소거 동작을 수행한다. 프로그래밍 동작시에, 약 10V, 약 0V 및 약 6V의 전압이 제어 게이트, 소스 및 드레인에 각각 인가된다. 소거 동작시에, 약 10V 및 약 5V의 전압이 제어 게이트 및 P 웰 각각에 인가되고, 소스 및 드레인이 오픈된다. 다른 한편으로, NAND형 플래시 메모리는 FN 터널링을 사용함으로써 프로그래밍 동작 및 소거 동작을 수행한다. 프로그래밍 동작시에, 약 20V의 전압이 제어 게이트에 인가되고, 약 0V의 전압이 소스 및 드레인에 인가된다. 프로그래밍 동작시에, 약 -20V의 전압이 제어 게이트에 인가되고, 약 0V의 전압이 소스 및 드레인에 인가된다. FN 터널링이 NAND형 플래시 메모리의 프로그래밍 동작에 사용되기 때문에, NAND형 플래시 메모리는 NOR형 플래시 메모리보다 더 높은 전압 인가를 필요로 한다(예컨대, Flash Memory Technology Handbook authored by Fujio Masuoka and published by Science Forum, Aug. 1993 참조).
도 9는 메모리 셀 유닛의 예를 포함하는 종래의 NAND형 플래시 메모리의 메모리 블록을 예시하는 블록도이다. 종래의 NAND형 플래시 메모리에 의해 수행되는 메모리 셀 선택 동작은 도 9를 참조하여 설명될 것이다.
도 9에 도시된 바와 같이, 플래시 메모리(100)는 4개의 메모리 셀 유닛 그룹을 각각 포함하는 4개의 메모리 블록(101, 102, 103, 104)을 포함한다. 메모리 셀 유닛 그룹은 2개의 메모리 셀을 각각 포함하는 4개의 메모리 셀 유닛을 각각 포함한다. 16개의 선택 게이트 라인(SG1a 내지 SG1p)(이 중 어느 하나는 "SG1"으로 지시됨), 16개의 선택 게이트 라인(SG2a 내지 SG2p)(이 중 어느 하나는 "SG2"로 지시됨), 16개의 제어 게이트 라인(CG1a 내지 CG1p)(이 중 어느 하나는 "CG1"으로 지시됨), 및 16개의 제어 게이트 라인(CG2a 내지 CG2p)(이 중 어느 하나는 "CG2"로 지시됨)은 메모리 셀 유닛의 선택 게이트 및 제어 게이트를 구동시키기 위해 제공된다. 메모리 셀 각각을 유일하게 선택하기 위해, SG1 디코더(105aSG1 내지 108pSG1) 및 SG2 디코더(105aSG2 내지 108pSG2)에는 선택 게이트 라인(SG1a 내지 SG1p) 및 선택 게이트 라인(SG2a 내지 SG2p)이 제공되고, CG1 디코더(105aCG1 내지 108pCG1) 및 CG2 디코더(105aCG2 내지 108pCG2)에는 제어 게이트 라인(CG1a 내지 CG1p) 및 제어 게이트 라인(CG2a 내지 CG2p)이 각각 제공된다. 4개의 비트 라인(BLa 내지 BLd)은 교차 방법으로 선택 게이트 라인(SG1a 내지 SG1p, SG2a내지 SG2p) 및 제어 게이트 라인(CG1a 내지 CG1p, CG2a 내지 CG2p)에 접속된다. 상기 비트 라인(BLa 내지 BLd)은 모든 블록을 통하여 확장되고, 각 메모리 블록의 메모리 셀 유닛 그룹에서 메모리 셀 유닛의 드레인에 개별적으로 접속된다.
어드레스 신호 A[4:1], 즉 4개의 어드레스 신호(A4 내지 A1)가 외부 패드로부터 프리디코더(predecoder)(113)에 입력되는 경우, 프리디코더(113)는 어드레스 신호(A4 및 A3)를 기초로 하여 4개의 SG2-디코더 선택 신호들(SSGD2a 내지 SSGD2d) 중 하나 및 4개의 CG2-디코더 선택 신호들(SCGD2a 내지 SCGD2d) 중 하나를 선택하고, 어드레스 신호(A2 및 A1)를 기초로 하여 4개의 SG1-디코더 선택 신호들(SSGD1a 내지 SSGD1d) 중 하나 및 4개의 CG1-디코더 선택 신호들(SCGD1a 내지 SCGD1d) 중 하나를 선택한다. 특히, 프리디코더(113)는 상기 신호(SSGD2a, SCGD2a)를 선택하며, 여기서 A4는 0이고 A3은 0이다. 프리디코더(113)는 상기 신호(SSGD2b, SCGD2b)를 선택하며, 여기서 A4는 0이고 A3은 1이다. 프리디코더(113)는 상기 신호(SSGD2c, SCGD2c)를 선택하며, 여기서 A4는 1이고 A3은 0이다. 프리디코더(113)는 상기 신호(SSGD2d, SCGD2d)를 선택하며, 여기서 A4는 1이고 A3은 1이다. 프리디코더(113)는 상기 신호(SSGD1a, SCGD1a)를 선택하며, 여기서 A2는 0이고 A1은 0이다. 프리디코더(113)는 상기 신호(SSGD1b, SCGD1b)를 선택하며, 여기서 A2는 0이고 A1은 1이다. 프리디코더(113)는 상기 신호(SSGD1c, SCGD1c)를 선택하며, 여기서 A2는 1이고 A1은 0이다. 프리디코더(113)는 상기 신호(SSGD1d, SCGD1d)를 선택하며, 여기서 A2는 1이고 A1은 1이다.
상기 신호(SSGD2a, SCGD2a)가 선택되는 경우, 디코더 그룹(109)내의 SG2 디코더(109SG2) 및 SG1 디코더(109SG1)의 회로가 온되고, 디코더 그룹(109)내의 CG2 디코더(109CG2) 및 CG1 디코더(109CG1)의 회로가 온된다. 유사하게, 상기 신호(SSGD2b, SCGD2b)가 선택되는 경우, 디코더 그룹(110)내의 SG2 디코더(110SG2) 및 SG1 디코더(110SG1)의 회로가 온되고, 디코더 그룹(110)내의 CG2 디코더(110CG2) 및 CG1 디코더(110CG1)의 회로가 온된다. 상기 신호(SSGD2c, SCGD2c)가 선택되는 경우, 디코더 그룹(111)내의 SG2 디코더(111SG2) 및 SG1 디코더(111SG1)의 회로가 온되고, 디코더 그룹(111)내의 CG2 디코더(111CG2) 및 CG1 디코더(111CG1)의 회로가 온된다. 상기 신호(SSGD2d, SCGD2d)가 선택되는 경우, 디코더 그룹(112)내의 SG2 디코더(112SG2) 및 SG1 디코더(112SG1)의 회로가 온되고, 디코더 그룹(112)내의 CG2 디코더(112CG2) 및 CG1 디코더(112CG1)의 회로가 온된다.
상기 신호(SSGD1a, SCGD1a)가 선택되는 경우, 디코더 그룹(105)내의 SG2 디코더(105aSG2), SG1 디코더(105aSG1), CG2 디코더(105aCG2) 및 CG1 디코더(105aCG1)가 온된다. 상기 신호(SSGD1b, SCGD1b)가 선택되는 경우, 디코더 그룹(105)내의 SG2 디코더(105bSG2), SG1 디코더(105bSG1), CG2 디코더(105bCG2) 및 CG1 디코더(105bCG1)가 온된다. 상기 신호(SSGD1c, SCGD1c)가 선택되는 경우, 디코더 그룹(105)내의 SG2 디코더(105cSG2), SG1 디코더(105cSG1), CG2 디코더(105cCG2) 및 CG1 디코더(105cCG1)가 온된다. 상기 신호(SSGD1d, SCGD1d)가 선택되는 경우, 디코더 그룹(105)내의 SG2 디코더(105dSG2), SG1 디코더(105dSG1), CG2 디코더(105dCG2) 및 CG1 디코더(105dCG1)가 온된다.
게다가, 어드레스 신호(A0=0)가 입력되는 경우, CG1 디코더에 접속된 제어 게이트 라인이 선택된다. 어드레스 신호(A0=1)가 입력되는 경우, CG2 디코더에 접속된 제어 게이트 라인이 선택된다.
그 다음, 어드레스 신호(A[4:0]=0000)가 입력되는 경우에 수행되는 메모리 셀 선택 동작에 대한 설명이 제공될 것이다. 프리디코더(113)는 신호(SSGD2a, SCGD2a, SSGD1a, SCGD1a)를 선택한다. 따라서, 디코더 그룹(109)내의 SG2 디코더(109SG2), SG1 디코더(109SG1), CG2 디코더(109CG2) 및 CG1 디코더(109CG1), 및 디코더 그룹(105)내의 SG2 디코더(105aSG2), SG1 디코더(105aSG1), CG2 디코더(105aCG2) 및 CG1 디코더(105aCG1)가 온된다. 이 때, 선택 게이트 라인(SG2a, SG1a)이 선택된다. 어드레스 신호(A0)가 A0=0이기 때문에, CG1 디코더(105aCG1)에 접속된 제어 게이트 라인(CG1a)이 선택된다. 기록 동작시에, 기록 전압 생성 회로(114)는 기록 인에이블 신호(WEN)로 온되어, 기록 전압이 디코더에 인가된다. 따라서, 선택된 선택 게이트 라인 및 제어 게이트 라인에 기록 전압이 각각 인가된다. 소거 동작시에, 소거 전압 생성 회로(115)는 소거 인에이블 신호(EEN)로 온되어, 소거 전압이 디코더에 인가된다. 따라서, 소거 전압이 선택된 선택 게이트 라인 및 제어 게이트 라인에 각각 인가된다. 어드레스 신호(A0 내지 A4)의 각 상태 값에 대해서 선택되는 신호는 표 1 내지 표 3에 도시되어 있다. 특히, 표 1은 디코더 그룹(109 내지 112)에 인가되는 선택 신호를 나타내고, 표 2는 디코더 그룹(105 내지 108)에 인가되는 선택 신호를 나타낸다. 표 3은 선택되는 선택 게이트 라인(SG2, SG1) 및 제어 게이트 라인(CG)을 나타낸다.
A4 A3 선택 신호
0 0 SSGD2a SCGD2a
0 1 SSGD2b SCGD2b
1 0 SSGD2c SCGD2c
1 1 SSGD2d SCGD2d
A2 A1 선택 신호
0 0 SSGD1a SCGD1a
0 1 SSGD1b SCGD1b
1 0 SSGD1c SCGD1c
1 1 SSGD1d SCGD1d
A4 A3 A2 A1 선택된SG2 선택된SG1 선택된 CG
A0=1 A0=0
0 0 0 0 SG2a SG1a CG2a CG1a
0 1 SG2b SG1b CG2b CG1b
1 0 SG2c SG1c CG2c CG1c
1 1 SG2d SG1d CG2d CG1d
0 1 0 0 SG2e SG1e CG2e CG1e
0 1 SG2f SG1f CG2f CG1f
1 0 SG2g SG1g CG2g CG1g
1 1 SG2h SG1h CG2h CG1h
1 0 0 0 SG2i SG1i CG2i CG1i
0 1 SG2j SG1j CG2j CG1j
1 0 SG2k SG1k CG2k CG1k
1 1 SG2l SG1l CG2l CG1l
1 1 0 0 SG2m SG1m CG2m CG1m
0 1 SG2n SG1n CG2n CG1n
1 0 SG2o SG1o CG2o CG1o
1 1 SG2p SG1p CG2p CG1p
그러나, 상술한 NAND형 플래시 EEPROM은 워드 라인을 라우팅하는데 사용하기 위해 NOR형 플래시 EEPROM보다 더 작은 메모리 셀 영역 및 더 작은 영역을 갖는다. NAND형 플래시 메모리는 각 트랜지스터의 크기가 증가되도록 NOR형 플래시 메모리보다 더 높은 기록 전압 및 더 높은 소거 전압을 사용한다. 따라서, 메모리 셀과 워드 라인 디코더 간의 상호 접속의 라우팅 및 디코더의 레이아웃은 반도체 장치의 크기 감소 및 용량 증가로 더 어려워졌다.
상술한 것을 고려하여, 본 발명은 워드 라인 디코더의 레이아웃을 더 용이하게 하고, 메모리 셀과 워드 라인 디코더간의 상호 접속 라우팅을 더 용이하게 하는 상호 접속 배열 및 워드 라인 디코더 배열을 갖는 소형의 실행가능한 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명에 따르면, 비휘발성 반도체 기억 장치가 제공되며, 이 반도체 기억 장치는 전하 축적 층 및 제어 게이트를 갖는 1 이상의 메모리 셀을 각각 포함하는 1 이상의 NAND형 비휘발성 메모리 셀 유닛, 메모리 셀의 일단부에 배치되고 제 1 선택 게이트를 갖는 제 1 선택 트랜지스터, 및 메모리 셀의 타단부에 배치되고 제 2 선택 게이트를 갖는 제 2 선택 트랜지스터를 각각 포함하는 복수의 메모리 셀 유닛 그룹으로서, 각각의 메모리 셀 유닛의 메모리 셀의 제어 게이트에 접속된 제어 게이트 라인, 각각의 메모리 셀 유닛의 제 1 선택 트랜지스터의 제 1 선택 게이트에 접속된 제 1 선택 게이트 라인, 및 각각의 메모리 셀 유닛의 제 2 선택 트랜지스터의 제 2 선택 게이트에 접속된 제 2 선택 게이트 라인을 각각 더 포함하는 메모리 셀 유닛 그룹; 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제어 게이트 라인에 공통 접속된 공통 제어 게이트 라인; 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 1 선택 게이트 라인에 공통 접속된 제 1 공통 선택 게이트 라인; 및 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 2 선택 게이트 라인에 공통 접속된 제 2 공통 선택 게이트 라인을 포함하며; 여기서 각각의 메모리 셀 유닛 그룹내의 상기 메모리 셀은 상기 공통 제어 게이트 라인과, 상기 제 1 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택된다.
본 발명에 따르면, 상기 메모리 셀은 상기 공통 제어 게이트 라인과, 상기 제 1 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택된다. 따라서, 상기 제어 게이트 라인 및 선택 게이트 라인을 구동시키는데 필요한 워드 라인 디코더의 총 수가 감소될 수 있다. 그러므로, 워드 라인 디코더의 총 면적이 감소되어, 워드 라인 디코더의 레이아웃을 더 용이하게 할 수 있다.
본 발명의 비휘발성 반도체 기억 장치에서, NAND형 비휘발성 메모리 셀 유닛은 최소 배열 단위로 제공된다. 메모리 셀 유닛은 공지된 평면 기술을 사용하여 반도체 기판의 표면에 메모리 셀을 형성함으로써 제조될 수 있거나, 또는 3차원 기술을 사용하여 반도체 기판의 표면에 수직으로 메모리 셀을 스태킹함으로써 제조될 수 있다.
비휘발성 반도체 기억 장치는 복수의 메모리 셀 유닛 그룹을 포함한다. 메모리 셀 유닛 그룹은 1 이상의 NAND형 비휘발성 메모리 셀 유닛을 각각 포함한다. 비휘발성 메모리 셀 유닛은 전하 축적 층 및 제어 게이트를 갖는 1 이상의 메모리 셀, 메모리 셀의 일단부에 배치되고 제 1 선택 게이트를 갖는 제 1 선택 트랜지스터, 및 메모리 셀의 타단부에 배치되고 제 2 선택 게이트를 갖는 제 2 선택 트랜지스터를 각각 포함한다. 메모리 셀 유닛 그룹은 각각의 메모리 셀 유닛의 메모리 셀의 제어 게이트에 접속된 제어 게이트 라인, 각각의 메모리 셀 유닛의 제 1 선택 트랜지스터의 제 1 선택 게이트에 접속된 제 1 선택 게이트 라인, 및 각각의 메모리 셀 유닛의 제 2 선택 트랜지스터의 제 2 선택 게이트에 접속된 제 2 선택 게이트 라인을 각각 더 포함한다. 비휘발성 반도체 기억 장치는 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제어 게이트 라인에 공통 접속된 공통 제어 게이트 라인; 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 1 선택 게이트 라인에 공통 접속된 제 1 공통 선택 게이트 라인; 및 상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 2 선택 게이트 라인에 공통 접속된 제 2 공통 선택 게이트 라인을 더 포함한다. 메모리 셀 유닛 그룹은 메모리 블록을 구성하고, 그러한 복수의 메모리 블록은 비휘발성 반도체 기억 장치에 제공될 수 있다.
각각의 메모리 셀 유닛 그룹내의 상기 메모리 셀은 상기 공통 제어 게이트 라인과, 상기 제 1 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택된다.
NAND형 비휘발성 메모리 셀 유닛 각각의 1 이상의 메모리 셀은 직렬로 배열된 복수의 메모리 셀을 포함할 수 있고, 메모리 셀 유닛 그룹 각각의 제어 게이트 라인은 복수의 제어 게이트 라인을 포함할 수 있으며, 상기 제어 게이트 라인은 메모리 셀 유닛 그룹 각각에서 NAND형 비휘발성 메모리 셀 유닛 각각의 메모리 셀의 제어 게이트에 각각 접속되고 개별적인 NAND형 메모리 셀 유닛의 메모리 셀 중 대응하는 셀의 제어 게이트에 각각 공통 접속된다. 공통 제어 게이트 라인은 제 1 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제어 게이트 라인에 공통 접속될 수 있다. 제 1 공통 선택 게이트 라인은 제 1 조합과 상이한 제 2 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제 1 선택 게이트 라인에 공통 접속될 수 있다. 제 2 공통 선택 게이트 라인은 제 1 및 제 2 조합과 다른 제 3 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제 2 선택 게이트 라인에 공통 접속될 수 있다. 따라서, 메모리 셀 유닛 그룹내의 메모리 셀은 공통 제어 게이트 라인, 제 1 공통 선택 게이트 라인 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택된다.
공통 제어 게이트 라인에 접속된 개별적인 메모리 셀 유닛 그룹의 제어 게이트 라인의 수, 및 제 1 및 제 2 공통 선택 게이트 라인에 접속된 각각의 메모리 셀 유닛 그룹의 제 1 및 제 2 선택 게이트 라인의 총 수는 각각 2k(k≥1)일 수 있다.
k가 1보다 더 큰 경우, 워드 라인 디코더의 총 수가 더 감소될 수 있다. 따라서, 워드 라인 디코더의 총 면적이 더 감소되어, 워드 라인 디코더의 레이아웃을 더 용이하게 할 수 있다.
공통 제어 게이트 라인 및 제 1 및 제 2 공통 선택 게이트 라인은 각각 2개의 인접 메모리 셀 유닛 그룹에서 대칭으로 라우팅될 수 있고, 워드 라인 디코더는 각각의 메모리 블록의 양 측에 교대로 배열된다.
이러한 배치에 의하면, 메모리 블록의 양 측 상의 워드 라인 디코더를 교대로 배열하는 것으로 인하여 메모리 셀 유닛 그룹의 피치와 등가의 피치에 디코더를 배열하는 것이 가능해져 디코더의 레이아웃, 및 메모리 셀과 워드 라인 디코더간의 상호 접속의 라우팅이 충분한 마진(margin)으로 달성될 수 있다. 이것은 워드 라인 디코더의 레이아웃을 더 용이하게 한다.
본 발명의 다른 실시형태에 따르면, 상술한 반도체 기억 장치를 포함하는 액정 표시 장치가 제공된다.
이하, 본 발명은 이의 실시예에 의해 상세히 설명될 것이다. 또한, 본 발명은 실시예에 제한되지 않는다.
제 1 실시예
도 1은 본 발명의 비휘발성 반도체 기억 장치의 메모리 블록을 예시하는 블록도이다. 도 1에서, 도 9에 도시된 종래의 메모리 블록의 부분에 대응하는 부분은 도 9와 같은 참조 부호로 지시될 것이다. 메모리 셀 선택 동작의 설명은 도 1을 참조하여 제공될 것이다.
도 1에 도시된 바와 같이, 플래시 메모리(100)는 4개의 메모리 셀 유닛 그룹을 각각 포함하는 4개의 메모리 블록(101, 102, 103, 104)을 포함한다. 메모리 셀 유닛 블록은 2개의 메모리 셀을 각각 포함하는 N개의 메모리 셀 유닛(N: 양의 정수, 이 실시예에는 4개의 메모리 셀 유닛)을 각각 포함한다. 8개의 공통 선택 게이트 라인(선택 게이트 라인)(SG1a 내지 SG1h)(이 중 어느 하나는 SG1으로 지시됨), 8개의 공통 선택 게이트 라인(선택 게이트 라인)(SG2a 내지 SG2h)(이 중 어느 하나는 SG2로 지시됨), 8개의 공통 제어 게이트 라인(제어 게이트 라인)(CG1a 내지 CG1h)(이 중 어느 하는 CG1으로 지시됨) 및 8개의 공통 제어 게이트 라인(제어 게이트 라인)(CG2a 내지 CG2h)(이 중 어느 하나는 CG2로 지시됨)은 메모리 셀 유닛의 선택 게이트 및 제어 게이트를 구동시키기 위해 제공된다. 메모리 셀 각각을 유일하게 선택하기 위해, SG1 디코더(105aSG1 내지 108hSG1) 및 SG2 디코더(105aSG2 내지 108hSG2)가 선택 게이트 라인(SG1a 내지 SG1h 및 SG2a 내지 SG2h)에 각각 제공되고, CG1 디코더(105aCG1 내지 108hCG1) 및 CG2 디코더(105aCG2 내지 108hCG2)는 제어 게이트 라인(CG1a 내지 CG1h 및 CG2a 내지 CG2h)에 각각 제공된다. 게다가, N 비트 라인[이 실시예에서는 4개의 비트 라인(BLa 내지 BLd)]은 교차 방법으로 선택 게이트 라인 및 제어 게이트 라인에 접속된다. 비트 라인(BLa 내지 BLd)은 모든 블록을 통하여 연장되고, 메모리 블록 각각의 메모리 셀 유닛 그룹에서 메모리 셀 유닛의 드레인 단자에 각각 접속된다.
제어 게이트 라인(CG1a 및 CG2a)은 메모리 셀 유닛 그룹(101a)에서의 N개의 메모리 셀 유닛 각각의 2개의 메모리 셀의 제어 게이트에 각각 접속되고, 메모리 셀 유닛 그룹(101b)에서의 N개의 메모리 셀 유닛 각각의 2개의 메모리 셀의 제어 게이트에 또한 각각 접속된다. 유사하게, 제어 게이트 라인(CG1b 및 CG2b)은 메모리 블록(101)내의 메모리 셀 유닛 그룹(101c)에서의 N개의 메모리 셀 유닛 각각의 2개의 메모리 셀의 제어 게이트에 각각 접속되고, 메모리 셀 유닛 그룹(101d)에서의 N개의 메모리 셀 유닛 각각의 2개의 메모리 셀의 제어 게이트에 또한 각각 접속된다. 다른 한편으로, 선택 게이트 라인(SG1a)은 메모리 셀 유닛 그룹(101a)에서의 N개의 메모리 셀 유닛 각각의 2개의 선택 게이트 중 하나에 접속되고 메모리 셀 유닛 그룹(101c)에서의 N개의 메모리 셀 유닛 각각의 2개의 선택 게이트 중 하나에 접속된다. 선택 게이트 라인(SG1b)은 메모리 셀 유닛 그룹(101b)에서의 N개의 메모리 셀 유닛 각각의 2개의 선택 게이트 중 하나에 접속되고 메모리 셀 유닛 그룹(101d)에서의 N개의 메모리 셀 유닛 각각의 2개의 선택 게이트 중 하나에 접속된다. 선택 게이트 라인(SG2a)은 메모리 셀 유닛 그룹(101a)에서의 N개의 메모리 셀 유닛 각각의 다른 선택 게이트에 접속되고 메모리 셀 유닛 그룹(101d)에서 N개의 메모리 셀 유닛 각각에 대한 다른 선택 게이트에 접속된다. 선택 게이트 라인(SG2b)은 메모리 셀 유닛 그룹(101b)에서의 N개의 메모리 셀 유닛 각각의 다른 선택 게이트에 접속되고 메모리 셀 유닛 그룹(101c)에서의 N개의 메모리 셀 유닛 각각의 다른 선택 게이트에 접속된다. 다른 메모리 블록에서, 제어 게이트 라인 및 선택 게이트 라인의 접속은 상술한 바와 같은 방법으로 달성된다. 본 발명의 제 1 실시예는 제어 게이트 라인(CG1, CG2) 및 선택 게이트 라인(SG1, SG2)이 메모리 셀 유닛 그룹의 상이한 조합에 의해 공유되는 특징을 갖는다. 8개의 선택 게이트 라인, 8개의 제어 게이트 라인, 및 상기 선택 게이트 라인과 제어 게이트 라인에 대한 디코더가 종래의 비휘발성 반도체 기억 장치내의 메모리 블록 각각에 제공될 지라도, 4개의 선택 게이트 라인 및 4개의 제어 게이트 라인은 제 1 실시예에 따른 메모리 블록 각각에 제공된다. 따라서, CG1 디코더, CG2 디코더, SG1 디코더 및 SG2 디코더의 수는 종래 기술에 비해 반으로 감소된다.
상술한 바와 같이, 메모리 블록(101, 102, 103, 104)은 도 1에 도시된 것처럼 4개의 메모리 셀 유닛 그룹을 각각 포함한다. 예컨대, 메모리 블록(101)은 4개의 메모리 셀 유닛 그룹(101a, 101b, 101c, 101d)을 포함한다. 도 1에 도시된 플래시 메모리가 4개의 메모리 블록(101, 102, 103, 104)을 포함할 지라도, 메모리 블록의 수는 필요한 기억 용량에 따라 증가될 수 있다. 메모리 셀 유닛 그룹 각각에 제공된 메모리 셀 유닛의 수(N), 즉 비트 라인의 수(N)는 N=4이지만, 필요에 따라 변화될 수 있다. 메모리 셀 유닛 그룹 각각에서의 메모리 셀의 총 수는 필요에 따라 또한 변화될 수 있다.
프리디코더(113)에 의한 신호의 선택 및 디코더 그룹(109)내의 디코더의 선택은 도 9에 도시된 종래 기술과 동일한 방법으로 달성된다. 프리디코더(113)에 의해 선택된 신호(SSGD1a, SCGD1a)는 디코더 그룹(105)내의 SG2 디코더(105aSG2), SG1 디코더(105aSG1), CG2 디코더(105aCG2) 및 CG1 디코더(105aCG1)를 온시킨다. 프리디코더(113)에 의해 선택된 신호(SSGD1b, SCGD1b)는 디코더 그룹(105)내의 SG2 디코더(105bSG2), SG1 디코더(105bSG1), CG2 디코더(105aCG2) 및 CG1 디코더(105aCG1)를 온시킨다. 프리디코더(113)에 의해 선택된 신호(SSGD1c, SCGD1c)는 디코더 그룹(105)내의 SG2 디코더(105bSG2), SG1 디코더(105aSG1), CG2 디코더(105bCG2) 및 CG1 디코더(105bCG1)를 온시킨다. 프리디코더(113)에 의해 선택된 신호(SSGD1d, SCGD1d)는 디코더 그룹(105)내의 SG2 디코더(105aSG2), SG1 디코더(105bSG1), CG2 디코더(105bCG2) 및 CG1 디코더(105bCG1)를 온시킨다.
어드레스 신호(A[4:0]=00000)가 입력되는 경우에 수행되는 메모리 셀 선택 동작에 대한 설명이 제공될 것이다. 신호(SSGD2a, SCGD2a, SSGD1a, SCGD1a)는 프리디코더(113)에 의해 먼저 선택된다. 따라서, 디코더 그룹(109)내의 SG2 디코더(109SG2), SG1 디코더(109SG1), CG2 디코더(109CG2) 및 CG1 디코더(109CG1), 및 디코더 그룹(105)내의 SG2 디코더(105aSG2), SG1 디코더(105aSG1), CG2 디코더(105aCG2) 및 CG1 디코더(105aCG1)가 온된다. 그 다음, 선택 게이트 라인(SG2a, SG1a)이 선택된다. 어드레스 신호(A0)가 A0=0이기 때문에, CG1 디코더(105aCG1)에 접속된 제어 게이트 라인(CG1a)이 선택된다. 기록 동작시에, 기록 전압 생성 회로(114)는 기록 인에이블 신호(WEN)로 온되어, 기록 전압이 디코더에 인가된다. 따라서, 기록 전압은 선택된 선택 게이트 라인 및 선택된 제어 게이트 라인에 각각 인가된다. 소거 동작시에, 소거 전압 생성 회로(115)가 소거 인에이블 신호(EEN)로 온되어, 소거 전압이 디코더에 인가된다. 따라서, 소거 전압은 선택된 선택 게이트 라인 및 선택된 제어 게이트 라인에 각각 인가된다.
이 실시예에 따른 메모리 셀 유닛 그룹 중 2개의 그룹으로 선택 게이트 라인 및 제어 게이트 라인이 각각 공유되는 경우, 디코더 그룹(105)내의 디코더의 수는 종래 기술에 비해 반으로 감소될 수 있다. 표 4는 어드레스 신호(A0 내지 A4)의 각 상태 값에 대해 선택되는 선택 게이트 라인(SG2, SG1) 및 제어 게이트 라인(CG)을 나타낸다.
A4 A3 A2 A1 선택된SG2 선택된SG1 선택된CG
A0=1 A0=0
0 0 0 0 SG2a SG1a CG2a CG1a
0 1 SG2b SG1b CG2a CG1a
1 0 SG2b SG1a CG2b CG2b
1 1 SG2a SG1b CG2b CG2b
0 1 0 0 SG2e SG1e CG2e CG1e
0 1 SG2f SG1f CG2e CG1e
1 0 SG2f SG1e CG2f CG1f
1 1 SG2e SG1f CG2f CG1f
1 0 0 0 SG2i SG1i CG2i CG1i
0 1 SG2j SG1j CG2i CG1i
1 0 SG2j SG1i CG2j CG1j
1 1 SG2i SG1j CG2j CG1j
1 1 0 0 SG2m SG1m CG2m CG1m
0 1 SG2n SG1n CG2m CG1m
1 0 SG2n SG1m CG2n CG1n
1 1 SG2m SG1n CG2n CG1n
제 2 실시예
비휘발성 반도체 기억 장치에 제공된 메모리 셀 유닛 각각에서 수행되는 판독 동작에 대한 설명이 제공될 것이다. 도 2는 NAND형 메모리 셀 유닛의 등가 회로도이다. 도 1에 도시된 메모리 블록(101)내의 메모리 셀 유닛 그룹(101a)에서 NAND형 메모리 셀 유닛(Paa 내지 Pad) 각각의 상부 메모리 셀(M1)로부터 데이터가 판독되어야 하는 경우, 선택 게이트 라인(SG1a, SG2a) 및 제어 게이트 라인(CG2a)이 선택되고, 선택 게이트 라인(SG1b, SG2b) 및 제어 게이트 라인(CG1a, CG1b, CG2b)은 선택되지 않는다. 그 다음, 제어 게이트 라인(CG2a)(도 2의 제어 게이트 2)이 접지되고, 양의(positive) 전압(V1)은 제어 게이트 라인(CG1a)(도 2의 제어 게이트 4), 선택 게이트 라인(SG2a)(도 2의 선택 게이트 5) 및 선택 게이트 라인(SG1a)(도 2의 선택 게이트 6)에 인가된다. 게다가, 소스 라인(SL)(도 2의 소스 단자 11)이 접지되고, 양의 전압(V2)은 비트 라인(BLa 내지 BLD)(도 2의 드레인 단자 7)에 인가된다. 따라서, 선택 게이트 라인(SG2a, SG1a)에 각각 접속된 선택 게이트 5, 6이 온되고, 제어 게이트 4는 선택되지 않은 제어 게이트 라인(CG1a)에 의해 온되어, 전류 경로는 드레인 단자 7 및 소스 단자 11 사이에서 설정될 수 있다. 선택된 메모리 셀(M1)의 임계 전압이 음의 전압 임계 분배 범위(데이터 "1")내에 있는 경우, 전류가 드레인 단자 7 및 소스 단자 11 사이에서 흘러서 비트 라인의 전압 레벨이 감소된다. 이 시점에서, 비트 라인의 전압 레벨의 감소가 감지 증폭기에 의해 감지되어, 기억된 데이터가 "1"인 것으로 판단된다. 다른 한편으로, 선택된 메모리 셀(M1)의 임계 전압이 양의 전압 임계 분배 범위(데이터 "0")내에 있는 경우, 어떠한 전류도 드레인 단자 7 및 소스 단자 11 사이에서 흐르지 않아서, 비트 라인의 전압 레벨이 변하지 않은 채로 유지된다. 이 시점에서, 비트 라인의 전압 레벨은 감지 증폭기에 의해 감지되어, 기억된 데이터가 "0"인 것으로 판단된다.
메모리 블록(101)내의 메모리 셀 유닛 그룹(101a)에서 NAND형 메모리 셀 유닛(Paa 내지 Pad) 각각의 하부 메모리 셀(M2)로부터 데이터가 판독되는 경우, 선택 게이트 라인(SG1a, SG2a) 및 제어 게이트 라인(CG1a)이 선택되고, 선택 게이트 라인(SG1b, SG2b) 및 제어 게이트 라인(CG2a, CG1b, CG2b)은 선택되지 않는다. 그 다음, 제어 게이트 라인(CG1a)(도 2의 제어 게이트 4)이 접지되고, 양의 전압(V1)은 제어 게이트 라인(CG2a)(도 2의 제어 게이트 2), 선택 게이트 라인(SG2a)(도 2의 선택 게이트 5) 및 선택 게이트 라인(SG1a)(도 2의 선택 게이트 6)에 인가된다. 게다가, 소스 라인(SL)(소스 단자 11)이 접지되고, 양의 전압(V2)은 비트 라인(드레인 단자 7)에 인가된다. 따라서, 선택 게이트 라인(SG2a, SG1a)에 의해 각각 선택된 선택 게이트(5, 6)가 온되고, 제어 게이트(2)는 선택되지 않은 제어 게이트 라인(CG2a)에 의해 온되어, 전류 경로는 드레인 단자(7) 및 소스 단자(11) 사이에서 설정된다. 데이터가 상부 메모리 셀(M1)로부터 판독되는 경우와 동일한 방법으로 데이터 판단이 이루어진다.
이러한 방법에서, 판독 동작은 메모리 셀 유닛 그룹(101a)내의 메모리 셀(M1, M2)에서 수행된다. 이 시점에서, NAND형 메모리 셀 유닛 그룹(101a)과 제어 게이트 라인(CG1a, CG2a)을 공유하는 NAND형 메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)은 선택 게이트 라인(SG1b, SG2b)이 선택되지 않고 접지되기 때문에 판독 동작에 영향을 주지 않는다. NAND형 메모리 셀 유닛 그룹(101a)과 선택 게이트 라인(SG1a)을 공유하는 NAND형 메모리 셀 유닛 그룹(101c)(Pca 내지 Pcd)은 제어 게이트 라인(CG1b, CG2b) 및 선택 게이트 라인(SG2b)이 선택되지 않고 접지되기 때문에 판독 동작에 영향을 주지 않는다. NAND형 메모리 셀 유닛 그룹(101a)과 선택 게이트 라인(SG2a)을 공유하는 NAND형 메모리 셀 유닛 그룹(101d)(Pda 내지 Pdd)은 제어 게이트 라인(CG1b, CG2b) 및 선택 게이트 라인(SG1b)이 선택되지 않고 접지되기 때문에 판독 동작에 영향을 주지 않는다. 따라서, 선택 게이트 라인 및 제어 게이트 라인의 공유로 인하여 다중 선택이 발생될 가능성이 존재하지 않는다.
메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)을 판독하는 경우에, 선택 게이트 라인(SG1b 및 SG2b) 및 제어 게이트 라인(CG1a 또는 CG2a)이 선택되고, 선택 게이트 라인(SG1a 및 SG2a) 및 제어 게이트 라인(CG1b, CG2b)이 선택되지 않는다. 메모리 셀 유닛 그룹(101c)(Pca 내지 Pcd)을 판독하는 경우에, 선택 게이트 라인(SG1a 및 SG2b) 및 제어 게이트 라인(CG1b 또는 CG2b)이 선택되고, 선택 게이트 라인(SG1b 및 SG2a) 및 제어 게이트 라인(CG1a 및 CG2a)이 선택되지 않는다. 메모리 셀 유닛 그룹(101d)(Pda 내지 Pdd)을 판독하는 경우에, 선택 게이트 라인(SG1b 및 SG2a) 및 제어 게이트 라인(CG1b 또는 CG2b)이 선택되고, 선택 게이트 라인(SG1a 및 SG2b) 및 제어 게이트 라인(CG1a 및 CG2a)이 선택되지 않는다.
제 2 실시예에 따른 판독 동작을 위해 전압을 인가하는 타이밍 차트가 도 3에 되시되어 있다. 도 3에 도시된 타이밍 차트에 따르면, 제어 게이트 라인(CG1a)에 접속된 NAND형 메모리 셀 유닛 그룹(101a)(Paa 내지 Pad)으로부터 데이터가 판독된다. 우선, 0V가 제어 게이트 라인(CG1a, CG2a), 선택 게이트 라인(SG2a, SG1a), 소스 라인(SL) 및 비트 라인(BL)에 인가된다. 그 다음, 3V가 비트 라인(BL), 선택 게이트 라인(SG2a, SG1a), 및 제어 게이트 라인(CG2a)에 인가된다. 제어 게이트 라인(CG1a)이 0V로 유지된다. 따라서, 데이터는 메모리 셀 유닛 그룹(101a)으로부터 판독된다. 그 후 판독 동작이 종료되는 경우에, 0V가 역순으로 선택 게이트 라인(SG2a, SG1a), 제어 게이트 라인(CG2a) 및 비트 라인(BL)에 인가된다. 도 3에서, 제어 게이트 라인, 선택 게이트 라인 및 비트 라인에 인가된 전압이 동시에 변화된다. 그러나, 동시에 변화되는 상기 전압이 반드시 필요한 것은 아니고, 상기 전압은 타임-스태거 방법으로 변화될 수 있다.
제 3 실시예
기록 동작을 위한 FN 터널 전류에 의해 메모리 셀 유닛 그룹(101a)내의 메모리 셀 유닛(Paa 내지 Pad)의 상부 메모리 셀(M1)의 전하 축적 층(1)으로 전자가 선택적으로 주입될 경우, 선택 게이트 라인(SG2a) 및 제어 게이트 라인(CG2a)이 선택되고, 선택 게이트 라인(SG1a, SG1b, SG2b) 및 제어 게이트 라인(CG1a, CG1b, CG2b)이 선택되지 않는다. 고전압(VH1)이 제어 게이트 라인(CG2a)(도 2의 제어 게이트 2)에 우선 인가되고, 기록을 방지하기 위한 전압 VH2(VH1>VH2)이 제어 게이트 라인(CG1a)(도 2의 제어 게이트 4)에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)(도 2의 선택 게이트 5)에 인가되고, 선택 게이트 라인(SG1a)(도 2의 선택 게이트 6) 및 소스 라인(SL)(도 2의 소스 단자 11)이 접지된다. 게다가, 전자 주입되는 메모리 셀 유닛의 비트 라인(도 2의 드레인 단자 7)이 접지된다. 선택된 메모리 셀 유닛 그룹에서 전자 주입되지 않는 다른 메모리 셀 유닛에 대해, 양의 전압은 기록을 방지하기 위해 메모리 셀 유닛에 접속된 비트 라인에 인가된다. 이 방법으로, 선택 게이트 5, 제어 게이트 4 및 제어 게이트 2는 선택 게이트 라인(SG2a), 제어 게이트 라인(CG1a) 및 제어 게이트 라인(CG2a)에 의해 각각 온되고, 기록 비트 라인(드레인 단자 7)이 접지된다. 따라서, 제어 게이트(2)와 관련한 채널이 접지 레벨(GR)에서 유지되어, 전위차(VH1-GR)가 제어 게이트(2) 및 채널 사이에서 발생된다. 이 시점에서, 전자는 터널 전류에 의해 채널로부터 전하 축적 층(1)으로 주입된다. 따라서, 메모리 셀(M1)의 임계 전압은 전자의 주입에 의해 정의 방향으로 이동된다. 기록 방지 전압(VH2)이 메모리 셀(M2)의 제어 게이트 4에 인가되기 때문에, 메모리 셀(M2)의 임계 전압은 접지 레벨로 채널이 유지될 때 조차도 변화되지 않는다.
메모리 셀 유닛 그룹(101a)내의 메모리 셀 유닛(Paa 내지 Pad)의 하부 메모리 셀(M2)의 전하 축적 층(3)으로 전자가 선택적으로 주입될 경우, 고전압(VH1)이 제어 게이트 라인(CG1a)(도 2의 제어 게이트 4)에 인가되고, 기록을 방지하기 위한 전압(VH2)(VH1>VH2)이 제어 게이트 라인(CG2a)(도 2의 제어 게이트 2)에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)(도 2의 선택 게이트 5)에 인가되고, 선택 게이트 라인(SG1a)(도 2의 선택 게이트 6) 및 소스 라인(SL)(도 2의 소스 단자 11)이 접지된다. 게다가, 전자 주입되는 메모리 셀 유닛의 비트 라인(도 2의 드레인 단자 7)이 접지된다. 선택된 메모리 셀 유닛 그룹에서 전자 주입되지 않는 다른 메모리 셀 유닛에 대해, 양의 전압은 기록을 방지하기 위해 메모리 셀 유닛에 접속된 비트 라인에 인가된다. 이 방법으로, 선택 게이트 5, 제어 게이트 4 및 제어 게이트(2)는 선택 게이트 라인(SG2a), 제어 게이트 라인(CG1a) 및 제어 게이트 라인(CG2a)에 의해 각각 온되고, 기록 비트 라인(드레인 단자 7)이 접지된다. 따라서, 제어 게이트(2, 4)와 관련한 채널이 접지 레벨(GR)로 유지되어, 전위차(VH1-GR)가 제어 게이트(4) 및 상기 제어 게이트(4)와 관련한 채널 사이에서 발생된다. 이 시점에서, 전자는 터널 전자에 의해 채널로부터 전하 축적 층(3)으로 주입된다. 따라서, 메모리 셀(M2)의 임계 전압은 전자의 주입에 의해 정의 방향으로 이동된다. 기록 방지 전압(VH2)이 메모리 셀(M1)의 제어 게이트 2에 인가되기 때문에, 메모리 셀(M1)의 임계 전압은 접지 레벨로 채널이 유지될 때 조차도 변화되지 않는다.
제어 게이트 라인(CG1a, CG2a)을 메모리 셀 유닛 그룹(101a)과 공유하는 메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)에 관하여, 선택 게이트 라인(SG2b)이 선택되지 않고 접지된다. 제어 게이트 라인(CG1a, CG2a)을 통하여 메모리 셀 유닛 (Pba 내지 Pbd)의 메모리 셀의 제어 게이트에 고 전압이 인가될 지라도, 선택 트랜지스터는 선택 게이트 라인(SG2b)의 접지에 의해 오프된다. 따라서, 메모리 셀의 채널은 채널 및 제어 게이트 사이에서 발생하는 결합 커패시턴스에 의해 더 높은 전압으로 유지되어 메모리 셀의 임계 전압이 변화되지 않는다.
선택 게이트 라인(SG1a)을 메모리 셀 유닛 그룹(101a)과 공유하는 메모리 셀 유닛 그룹(101c)(Pca 내지 Pcd)에 관하여, 제어 게이트 라인(CG1b, CG2b) 및 선택 게이트 라인(SG2b)이 선택되지 않고 접지된다. 따라서, 기록 동작은 메모리 셀 유닛 그룹(101c)에서 수행되지 않는다. 선택 게이트 라인(SG2a)을 메모리 셀 유닛 그룹(101a)과 공유하는 메모리 셀 유닛 그룹(101d)(Pda 내지 Pdd)에 관하여, 제어 게이트 라인(CG1b, CG2b) 및 선택 게이트 라인(SG2b)이 선택되지 않고 접지된다. 따라서, 기록 동작은 메모리 셀 유닛 그룹(101d)에서 수행되지 않는다.
따라서, 선택 게이트 라인 및 제어 게이트 라인의 공유로 인하여 다중 선택이 발생되는 가능성이 존재하지 않는다.
기록 동작이 NAND형 메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)에서 수행될 경우, 선택 게이트 라인(SG2b) 및 제어 게이트 라인(CG1a 또는 CG2a)이 선택되고, 선택 게이트 라인(SG1a, SG1b, SG2a) 및 제어 게이트 라인(CG1b, CG2b)이 선택되지 않는다.
기록 동작이 NAND형 메모리 셀 유닛 그룹(101c)(Pca 내지 Pcd)에서 수행될 경우, 선택 게이트 라인(SG2b) 및 제어 게이트 라인(CG1b 또는 CG2b)이 선택되고, 선택 게이트 라인(SG1a, SG1b, SG2a) 및 제어 게이트 라인(CG1a, CG2a)이 선택되지 않는다.
기록 동작이 NAND형 메모리 셀 유닛 그룹(101d)(Pda 내지 Pdd)에서 수행될 경우, 선택 게이트 라인(SG2a) 및 제어 게이트 라인(CG1b 또는 CG2b)이 선택되고, 선택 게이트 라인(SG1a, SG1b, SG2b) 및 제어 게이트 라인(CG1a, CG2a)이 선택되지 않는다.
제 3 실시예에 따른 기록 동작을 위한 전압을 인가하는 타이밍 차트가 도 4에 도시되어 있다.
메모리 셀 유닛 그룹(101a)내의 제어 게이트 라인(CG1a)에 접속된 메모리 셀 유닛(Paa 내지 Pad)의 메모리 셀에서 기록 동작이 선택적으로 수행될 경우, OV가 우선 제어 게이트 라인(CG1a, CG2a), 선택 게이트 라인(SG2a, SG1a), 소스 라인(SL) 및 비트 라인(BL)에 인가된다. 그 다음, 기록 동작되는 메모리 셀 유닛의 비트 라인에 0V가 인가되고, 10V가 선택 게이트 라인(SG2a)에 인가된다. 게다가, 10V가 제어 게이트 라인(CG2a, CG1a)에 인가된다. 선택 게이트 라인(SG1a)이 0V로 유지된다. 그 후, 20V가 제어 게이트 라인(CG1a)에 인가된다. 기록 동작되지 않는 다른 메모리 셀 유닛에 대하여, 기록을 방지하기 위한 메모리 셀 유닛에 접속된 비트 라인에 8V가 인가된다. 따라서, 데이터는 선택된 메모리 셀에만 기록된다. 그 후 기록 동작이 종료되는 경우, 10V가 제어 게이트 라인(CG1a)에 인가된 다음, 0V가 선택 게이트 라인(SG2a), 제어 게이트 라인(CG2a) 및 비트 라인에 인가된다. 도 4에서, 선택 게이트 라인 및 비트 라인에 인가된 전압이 동시에 변화된다. 그러나, 동시에 변화되는 상기 전압이 반드시 필요한 것은 아니고, 상기 전압은 타임-스태거 방법으로 변화될 수 있다.
제 4 실시예
소거 동작을 위해 선택된 메모리 셀 유닛 그룹(101a)내의 메모리 셀 유닛(Paa 내지 Pad)의 메모리 셀(M1, M2)의 전하 축적 층으로부터 전자가 방출되어야 하는 경우, 비트 라인(BLa 내지 BLd)(도 2의 드레인 단자 7) 및 소스 라인(SL)(도 2의 소스 단자)이 접지(GR)되고, 양의 전압(VE1)이 선택 게이트 라인(SG2a)(도 2의 선택 게이트 6) 및 선택 게이트 라인(SG1a)(도 2의 선택 게이트 5)에 인가된다. 게다가, 음의 전압(VN1)이 제어 게이트 라인(CG1a, CG2a)에 인가된다. 따라서, 전위차(VN1-GR)는 제어 게이트(2, 4) 및 채널 사이에서 발생한다. 이 시점에서, 전자는 터널 전류에 의해 전하 축적 층(1, 3)에서 부동 채널로 방출된다. 메모리 셀(M1, M2)의 임계 전압은 전자의 방출에 의해 부의 방향으로 이동된다. 제어 게이트(CG1a, CG2a)를 메모리 셀 유닛 그룹(101a)과 공유하는 메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)은 동시에 소거 동작된다.
제 4 실시예에 따른 소거 동작을 위한 전압을 인가하는 타이밍 차트가 도 5에 도시되어 있다. 제어 게이트 라인(CG1a, CG2a)에 접속된 메모리 셀이 선택적으로 소거 동작될 경우, 0V가 우선 제어 게이트 라인(CG1a, CG2a), 선택 게이트 라인(SG2a, SG1a), 소스 라인(SL) 및 비트 라인(BL)에 인가된 다음, 3V가 선택 게이트 라인(SG2a, SG1a)에 인가된다. 그 후, -20V가 제어 게이트 라인(CG1a, CG2a)에 인가된다.
소거 동작되지 않는 다른 메모리 셀에 대하여, 0V는 소거를 방지하기 위해 대응하는 제어 게이트 라인에 인가된다. 따라서, 선택된 메모리 셀은 소거 동작된다. 그 후 소거 동작이 종료되는 경우, 0V가 제어 게이트 라인(CG1a, CG2a)에 인가된다. 그 다음, 0V가 선택 게이트 라인(SG2a, SG1a)에 인가된다.
표 5는 도 1에 도시된 메모리 셀 유닛 블록(101)내의 각 메모리 셀에서 제 1 내지 제 3 실시예에 따라 수행되는 판독 동작, 기록 동작 및 소거 동작을 위해 제어 게이트 라인(CG1a, CG1b, CG2a, CG2b) 및 선택 게이트 라인(SG1a, SG1b, SG2a, SG2b)에 인가되는 전압을 나타낸다. 표 5의 "선택 셀" 칼럼에서, 선택 메모리 셀은 이 선택 메모리 셀에 접속된 제어 게이트 라인으로 지시된다.
제 5 실시예
도 6은 본 발명의 제 5 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 블록의 구성을 예시하는 블록도이다. 도 6에서, 도 9에 도시된 종래의 메모리 블록에 대응하는 구성요소는 도 9와 같은 참조 부호로 기술될 것이다. 이 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 블록은 도 2에 도시된 바와 같은 구성을 각각 갖는 NAND형 메모리 셀 유닛(Paa 내지 Pad)을 포함한다. 상기 메모리 셀 유닛(Paa 내지 Pdh)은 2개의 메모리 셀을 각각 갖는다. 이 실시예에서, 메모리 블록은 8개의 메모리 셀 유닛 그룹(101ae 내지 101de, 101ao 내지 101do)으로 구성된다.
도 9에 도시된 종래의 플래시 메모리에는, 디코더가 상기 블록의 측방 양 측 중 하나에 배치된다. 일반적으로, 워드 라인 및 비트 라인은 메모리 셀의 양 측 중 어느 하나로부터 인출될 수 있다. 따라서, 디코더는 상기 블록의 측방 양 측 중 하나에 반드시 배치될 필요는 없다. 4개의 (2n)번째 선택 게이트 라인(SG1ae, SG1be, SG2ae, SG2be), 4개의 (2n-1)번째 선택 게이트 라인(SG1ao, SG1bo, SG2ao, SG2bo), 4개의 (2n)번째 제어 게이트 라인(CG1ae, CG1be, CG2ae, CG2be), 및 4개의 (2n-1)번째 제어 게이트 라인(CG1ao, CG1bo, CG2ao,CG2bo)(n:양의 정수)은 개별적인 메모리 셀 유닛의 선택 게이트 및 제어 게이트를 구동시키기 위해 제공된다. 이 실시예에서, (2n-1)번째 선택 게이트 라인 및 (2n-1)번째 제어 게이트 라인의 라우팅 구성은 (2n)번째 선택 게이트 라인 및 (2n)번째 제어 게이트 라인의 라우팅 구성과 대칭이다. 메모리 블록의 측방 양 측에서 워드 라인 디코더를 (2n)번째 라인에 그리고 워드 라인 디코더를 (2n-1)번째 라인에 교대로 배치함으로써, 이 디코더는 메모리 셀 유닛 그룹의 피치와 등가의 피치에 배치될 수 있고, 메모리 셀과 워드 라인 디코더 간의 상호 접속의 라우팅 및 디코더의 레이아웃은 충분한 마진으로 더 용이하게 달성될 수 있다. 이 실시예에 따른 메모리 블록의 구성을 예시하는 도 6에 디코더 그룹(105)이 도시되어 있지 않을 지라도, 16개의 디코더는 제어 게이트 라인(CG1ae, CG1be, CG2ae, CG2be, CG1ao, CG1bo, CG2ao, CG2bo) 및 선택 게이트 라인(SG1ae, SG1be, SG2ae, SG2be, SG1ao, SG1bo, SG2ao, SG2bo)에 대해 각각 제공된다.
이 실시예의 비휘발성 반도체 기억 장치는 필요한 기억 용량에 따라 상술한 바와 같이 8개의 메모리 셀 유닛 그룹으로 각각 구성되는 복수의 메모리 블록을 포함할 수 있다. 도 6에 도시된 비휘발성 반도체 기억 장치에는, 4개의 메모리 셀 유닛이 각각의 메모리 셀 유닛 그룹에 제공되며, 즉 4개의 비트 라인이 제공된다. 그러나, 비트 라인의 수는 필요에 따라 변화될 수 있다. 게다가, 메모리 셀 유닛 그룹 각각에 제공된 메모리 셀의 수는 필요에 따라 변화될 수 있다. 도 6에 도시된 메모리 셀 유닛에 인가되는 전압과, 판독 동작, 기록 동작 및 소거 동작의 전압 인가 시퀀스는 제 2, 제 3 및 제 4 실시예에서와 실질적으로 동일하다. 표 6은 도 6에 도시된 메모리 블록내의 각 메모리 셀에서 수행되는 판독 동작, 기록 동작 및 소거 동작을 위해 제어 게이트 라인 및 선택 게이트 라인에 인가되는 전압을 나타낸다. 표 6의 "선택 셀" 칼럼에서, 선택 메모리 셀은 이 선택 메모리 셀에 접속된 제어 게이트 라인으로 지시된다.
제 6 실시예
도 7은 본 발명의 제 7 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 블록의 구성을 예시하는 블록도이다. 이 실시예에서, 제어 게이트 라인 및 선택 게이트 라인은 4개의 라인에 각각 공통 접속된다. 도 7에서 도 9에 도시된 종래의 메모리 블록에 대응하는 구성요소는 도 9와 같은 참조 부호로 지시될 것이다. 이 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 블록은 각각 도 2에 도시된 바와 같은 구성을 갖고 2개의 메모리 셀을 각각 포함하는 NAND형 메모리 셀 유닛(Paa 내지 Ppd)을 포함한다. 도 7에 도시된 바와 같이, 메모리 블록(101)은 16개의 메모리 셀 유닛 그룹(101a 내지 101p)으로 구성되고, 4개의 선택 게이트 라인(SG1a 내지 SG1d), 4개의 선택 게이트 라인(SG2a 내지 SG2d), 4개의 제어 게이트 라인(CG1a 내지 CG1d) 및 4개의 제어 게이트 라인(CG2a 내지 CG2d)은 16개의 메모리 셀 유닛 그룹(101a 내지 101p) 중 4개의 그룹에 의해 각각 공유된다. 예컨대, 메모리 셀 유닛 그룹(101a)(Paa 내지 Pad)은 선택 게이트 라인(SG1a, SG2a) 및 제어 게이트 라인(CG1a, CG2a)에 의해 선택된다. 메모리 셀 유닛 그룹(101b)(Pba 내지 Pbd)은 선택 게이트 라인(SG1b, SG2b) 및 제어 게이트 라인(CG1a, CG2a)에 의해 선택된다. 메모리 셀 유닛 그룹(101c)(Pca 내지 Pcd)은 선택 게이트 라인(SG1c, SG2c) 및 제어 게이트 라인(CG1a, CG2a)에 의해 선택된다. 표 6은 어드레스 신호(A0 내지 A4)의 각각의 상태 값에 대해 선택되는 SG2, SG1 및 CG를 나타낸다. 비휘발성 반도체 기억 장치는 교차 방법으로 선택 게이트 라인과 제어 게이트 라인에 접속된 4개의 비트 라인(BLa 내지 BLd), 및 공통 소스 라인(SL)을 더 포함한다.
이 실시예의 비휘발성 반도체 기억 장치는 필요한 기억 용량에 따라 상술한 바와 같이 16개의 메모리 셀 유닛 그룹을 각각 포함하는 복수의 메모리 블록을 포함할 수 있다. 도 7에 도시된 비휘발성 반도체 기억 장치에서, 4개의 메모리 셀 유닛은 각각의 메모리 셀 유닛 그룹에 제공되며, 즉 4개의 비트 라인이 제공된다. 그러나, 비트 라인의 수는 필요에 따라 변화될 수 있다. 게다가, 메모리 셀 유닛 그룹 각각에 제공된 메모리 셀의 수는 필요에 따라 변화될 수 있다. 도 7에 도시된 메모리 셀 유닛에 인가되는 전압과, 판독 동작, 기록 동작 및 소거 동작의 전압 인가 시퀀스는 제 2, 제 3 및 제 4 실시예와 실질적으로 동일하다. 표 7은 도 7에 도시된 메모리 블록내의 각 메모리 셀에서 수행되는 판독 동작, 기록 동작 및 소거 동작을 위해 제어 게이트 라인 및 선택 게이트 라인에 인가되는 전압을 나타낸다. 표 7의 "선택 셀" 칼럼에서, 선택 메모리 셀은 이 선택 메모리 셀에 접속된 제어 게이트 라인으로 지시된다.
이 실시예에서, (2n)번째 선택 게이트 라인 및 (2n-1)번째 선택 게이트 라인(n:양의 정수)은 선택 게이트 라인으로 제공될 수 있고, (2n)번째 제어 게이트 라인 및 (2n-1)번째 제어 게이트 라인은 제 5 실시예에서와 같이 제어 게이트 라인으로 제공될 수 있다. 이 경우에, 블록은 32개의 메모리 셀 유닛 그룹으로 각각 구성될 수 있고, (2n)번째 선택 게이트 라인과 (2n)번째 제어 게이트 라인의 워드 라인 디코더 및 (2n-1)번째 선택 게이트 라인과 (2n-1)번째 제어 게이트 라인의 워드 라인 디코더는 메모리 블록의 양 측에 교대로 배치될 수 있다. 따라서, 디코더의 레이아웃이 더 용이하게 달성될 수 있다.
제 7 실시예
상술한 반도체 기억 장치는 도 8에 도시된 바와 같이 액정 표시 장치의 액정 패널을 화상 조정하기 위한 재기록 비휘발성 메모리에 적용될 수 있다.
액정 패널(1001)은 액정 드라이버(1002)에 의해 구동된다. 액정 드라이버(1002)는 이에 구비된 비휘발성 메모리부(1003), SRAM부(1004) 및 액정 드라이버 회로(1005)를 포함한다. 비휘발성 메모리부(1003)는 본 발명의 반도체 기억 장치들 중 어느 하나, 바람직하게는 제 2 실시예에 따른 반도체 기억 장치를 포함한다. 비휘발성 메모리부(1003)는 외부로부터 재기록될 수 있도록 구성된다.
비휘발성 메모리부(1003)에 기억된 정보는 액정 패널(1001)이 온되는 경우 SRAM부(1004)에 전송된다. 액정 드라이버 회로(1005)는 필요에 따라 SRAM부(1004)로부터 정보를 판독할 수 있다. SRAM부(1004)의 제공으로 인하여 정보를 매우 고속으로 판독하는 것이 가능해진다.
액정 드라이버(1002)는 도 8에 도시된 바와 같이 액정 패널(1001)의 외부에 제공되어 있지만, 액정 패널(1001)에도 제공될 수 있다.
액정 패널(1001)은 멀티-레벨 전압을 픽셀 각각에 인가함으로써 이의 픽셀 톤을 변화시킨다. 그러나, 인가된 전압 및 톤 사이의 관계는 패널마다 변화된다. 따라서, 패널마다의 변화를 보상하는 정보는 액정 패널의 제조 후에 기억되고, 화질의 패널마다의 변화는 상기 정보에 기초된 보상에 의해 소거된다. 따라서, 보상 정보를 기억하기 위한 재기록 비휘발성 메모리를 통합하고, 비휘발성 메모리처럼 본 발명의 반도체 기억 장치들 중 어느 하나를 사용하는 것이 바람직하다. 반도체 장치의 크기 감소는 본 발명의 반도체 기억 장치 중 어느 하나를 사용함으로써 달성될 수 있기 때문에, 상기 반도체 장치를 저가로 제조하는 것이 가능하다. 따라서, 액정 표시 장치는 저가로 제조될 수 있다.
본 발명에 따르면, 메모리 셀은 공통 제어 게이트 라인과, 제 1 및 제 2 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택될 수 있다. 따라서, 제어 게이트 라인 및 선택 게이트 라인의 구동에 필요한 워드 라인 디코더의 총 수가 감소될 수 있다. 그러므로, 워드 라인 디코더의 총 수가 상응하여 감소되어, 워드 라인 디코더의 레이아웃을 더 용이하게 할 수 있다.
공통 제어 게이트 라인에 접속된 제어 게이트 라인의 수와, 제 1 및 제 2 공통 선택 게이트 라인에 접속된 제 1 및 제 2 선택 게이트 라인의 총 수가 2k(k≥1)이고 k가 1보다 더 큰 경우, 워드 라인 디코더의 총 수가 더 감소될 수 있다. 따라서, 워드 라인 디코더의 총 수가 더 감소되어, 워드 라인 디코더의 레이아웃을 더욱 용이하게 한다.
공통 제어 게이트 라인과, 제 1 및 제 2 공통 선택 게이트 라인이 각각 2개의 인접 메모리 셀 유닛 그룹에서 대칭으로 라우팅되고, 워드 라인 디코더가 각 메모리 블록의 양 측에 교대로 배치되는 경우, 상기 디코더는 메모리 셀 유닛 그룹의 피치와 등가의 피치에 배치되고, 메모리 셀과 워드 라인 디코더 간의 상호 접속의 라우팅 및 디코더의 레이아웃은 충분한 마진으로 달성될 수 있다. 이것은 워드 라인 디코더의 레이아웃을 더욱 용이하게 한다.
본 발명의 액정 표시 장치가 본 발명의 반도체 기억 장치를 포함하는 경우, 이 반도체 기억 장치의 크기 감소가 달성되어, 반도체 기억 장치를 저가로 제조하는 것이 가능해진다. 따라서, 액정 표시 장치가 저가로 제조될 수 있다.
도 1은 본 발명의 비휘발성 반도체 기억 장치의 메모리 블록을 예시하는 블록도이다.
도 2는 도 1내의 NAND형 메모리 셀 유닛의 등가 회로도이다.
도 3은 본 발명의 제 2 실시예에 따른 판독 동작에 대한 전압 인가 타이밍 차트이다.
도 4는 본 발명의 제 3 실시예에 따른 기록 동작에 대한 전압 인가 타이밍 차트이다.
도 5는 본 발명의 제 4 실시예에 따른 소거 동작에 대한 전압 인가 타이밍 차트이다.
도 6은 본 발명의 제 5 실시예에 따른 메모리 블록의 구성을 예시하는 블록도이다.
도 7은 본 발명의 제 7 실시예에 따른 메모리 블록의 구성을 예시하는 블록도이다.
도 8은 액정 패널을 화상 조정하기 위한 본 발명의 비휘발성 반도체 기억 장치를 포함하는 액정 표시 장치의 블록도이다.
도 9는 메모리 셀 유닛의 예를 포함하는 종래의 NAND형 플래시 메모리의 메모리 블록을 예시하는 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 3; 전하 축적 층 2, 4: 제어 게이트
5, 6: 선택 게이트 7: 드레인 단자
11: 소스 단자 100: 플래시 메모리
101, 102, 103: 메모리 블록 113; 프리디코더
114: 기록 전압 생성 회로 115; 소거 전압 생성 회로
1001: 액정 패널 1002: 액정 드라이버
1003: 비휘발성 메모리부 1004: SRAM부
1005: 액정 드라이버 회로 M1, M2: 메모리 셀

Claims (5)

  1. 전하 축적 층 및 제어 게이트를 갖는 1 이상의 메모리 셀을 각각 포함하는 1 이상의 NAND형 비휘발성 메모리 셀, 상기 메모리 셀의 일단부에 배치되고 제 1 선택 게이트를 갖는 제 1 선택 트랜지스터, 및 메모리 셀의 타단부에 배치되고 제 2 선택 게이트를 갖는 제 2 선택 트랜지스터를 각각 포함하는 복수의 메모리 셀 유닛 그룹으로서, 각각의 메모리 셀 유닛의 메모리 셀의 제어 게이트에 접속된 제어 게이트 라인, 각각의 메모리 셀 유닛의 제 1 선택 트랜지스터의 제 1 선택 게이트에 접속된 제 1 선택 게이트 라인, 및 각각의 메모리 셀 유닛의 제 2 선택 트랜지스터의 제 2 선택 게이트에 접속된 제 2 선택 게이트 라인을 각각 더 포함하는 복수의 메모리 셀 유닛 그룹;
    상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제어 게이트 라인에 공통 접속된 공통 제어 게이트 라인;
    상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 1 선택 게이트 라인에 공통 접속된 제 1 공통 선택 게이트 라인; 및
    상기 메모리 셀 유닛 그룹 중 상이한 그룹의 제 2 선택 게이트 라인에 공통 접속된 제 2 공통 선택 게이트 라인을 포함하며:
    여기서 각각의 메모리 셀 유닛 그룹내의 상기 메모리 셀은 상기 공통 제어 게이트 라인과, 상기 제 1 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 NAND형 비휘발성 메모리 셀 유닛 각각의 1 이상의 메모리 셀은 직렬로 배치된 복수의 메모리 셀을 포함하며,
    상기 메모리 셀 유닛 그룹 각각의 제어 게이트 라인은 복수의 제어 게이트 라인을 포함하며, 상기 복수의 제어 게이트 라인은 메모리 셀 유닛 그룹 각각에서의 NAND형 비휘발성 메모리 셀 유닛 각각의 메모리 셀의 제어 게이트에 각각 접속되고 각각의 NAND형 메모리 셀 유닛의 메모리 셀 중 대응하는 셀의 제어 게이트에 각각 공통 접속되며,
    상기 공통 제어 게이트 라인은 제 1 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제어 게이트 라인에 공통 접속되며,
    제 1 공통 선택 게이트 라인은 제 1 조합과 상이한 제 2 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제 1 선택 게이트 라인에 공통 접속되며,
    상기 제 2 공통 선택 게이트 라인은 제 1 및 제 2 조합과 다른 제 3 조합으로 선택된 2 이상의 메모리 셀 유닛 그룹의 제 2 선택 게이트 라인에 공통 접속되며,
    이것에 의해 상기 메모리 셀 유닛 그룹내의 메모리 셀은 공통 제어 게이트 라인, 제 1 공통 선택 게이트 라인 및 제 2 공통 선택 게이트 라인의 조합을 기초로 하여 각각 유일하게 선택되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 공통 제어 게이트 라인에 접속된 각각의 메모리 셀 유닛 그룹의 제어 게이트 라인의 수와, 상기 제 1 및 제 2 공통 선택 게이트 라인에 접속된 각각의 메모리 셀 유닛 그룹의 제 1 및 제 2 선택 게이트 라인의 총 수는 각각 2k(k≥1)인 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 유닛 그룹은 메모리 블록을 구성하며,
    상기 공통 제어 게이트 라인과, 제 1 및 제 2 공통 선택 게이트 라인은 각각 2개의 인접 메모리 셀 유닛 그룹에서 대칭으로 라우팅되고, 워드 라인 디코더는 상기 메모리 블록의 양 측에 교대로 배치되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제 1 항에 기재된 반도체 기억 장치를 포함하는 액정 표시 장치.
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