KR20130128458A - 저항 메모리 센싱 방법 및 디바이스 - Google Patents

저항 메모리 센싱 방법 및 디바이스 Download PDF

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Abstract

본 발명은 저항 메모리 센싱 방법 및 디바이스를 포함한다. 하나의 이러한 방법은 저항 메모리 셀의 어레이의 선택된 전도성 라인에 연결된 셀의 그룹에 전압 기반 다중 패스 센싱 동작을 수행하는 단계를 포함한다. 이 전압 기반 다중 패스 센싱 동작은 대응하는 개수의 다중 패스 패스 각각 동안 상기 선택된 전도성 라인에 연속적으로 인가된 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 임계 전류량을 도통시킨 상기 그룹의 셀의 지시를 제공하는 동작 및 상기 다중 패스의 각 연속적인 패스 동안, 상기 다중 패스 중 이전의 패스와 연관하여 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블시키는 동작을 포함할 수 있다.

Description

저항 메모리 센싱 방법 및 디바이스{RESISTIVE MEMORY SENSING METHODS AND DEVICES}
본 발명은 일반적으로 반도체 메모리 분야에 관한 것이다. 보다 상세하게는, 하나 이상의 실시예에서, 본 발명은 저항 메모리 센싱 방법 및 디바이스에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로로 제공된다. 여기에는 특히, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 위상 변화 랜덤 액세스 메모리(PCRAM), 저항 랜덤 액세스 메모리(RRAM), 자기저항 랜덤 액세스 메모리(MRAM; 또한 자기 랜덤 액세스 메모리라고도 지칭됨), 전도성 브리지 랜덤 액세스 메모리(CBRAM)를 포함하는 많은 상이한 유형의 메모리들이 있다.
메모리 디바이스는 높은 메모리 밀도, 고신뢰성 및 저전력 소비를 요구하는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리로 사용될 수 있다. 비휘발성 메모리는 특히 퍼스널 컴퓨터, 휴대용 메모리 스틱, 솔리드 스테이트 드라이브(solid state drive: SSD), 퍼스널 디지털 어시스턴트(personal digital assistant: PDA), 디지털 카메라, 셀룰러 전화, 휴대용 음악 플레이어(예를 들어, MP3 플레이어), 영화 플레이어 및 다른 전자 디바이스에 사용될 수 있다. 프로그램 코드 및 기본 입력/출력 시스템(basic input/output system: BIOS)과 같은 시스템 데이터는 일반적으로 비휘발성 메모리 디바이스에 저장된다.
RRAM, PCRAM, MRAM 및 CBRAM와 같은 비휘발성 저항 메모리는, 예를 들어, 가변 저항을 구비하고 선형 또는 비선형 I-V 특성을 나타낼 수 있는 메모리 요소를 포함한다. 그리하여, 저항 메모리 셀은 저항 메모리 요소의 저항을 가변시키는 것에 의해 원하는 상태에 대응하는 데이터를 저장하도록 프로그래밍될 수 있다. 일례로서, 데이터는 미리 결정된 전류를 저항 메모리 요소에 인가하는 것에 의해 저항 메모리 내 선택된 메모리 셀에 기록될 수 있다. 저항 상태는 선형 분포 또는 비선형 분포에 따라 프로그래밍될 수 있다. 일례로서, 단일 레벨 셀(single level cell: SLC)은 특정 레벨 이상의 저항으로 프로그래밍될지 또는 특정 레벨 미만의 저항으로 프로그래밍될지에 따라 좌우될 수 있는 2개의 데이터 상태(예를 들어, 논리 1 또는 0) 중 하나의 상태를 나타낼 수 있다. 여러 저항 메모리 셀은 다수의 데이터 상태에 대응하는 다수의 상이한 저항 레벨로 프로그래밍될 수 있다. 이 셀은 멀티 상태 셀, 멀티 디지트 셀 및/또는 멀티 레벨 셀(multi level cell: MLC)이라고 지칭될 수 있고, 다수의 바이너리 디지트(예를 들어, 10, 01, 00, 11, 111, 101, 100, 1010, 1111, 0101, 0001 등)를 나타낼 수 있다.
선택된 워드 라인에 연결된 저항 메모리 셀의 데이터 상태는 각 셀에 대응하는 비트 라인 상의 전류를 센싱하는 것에 의해 결정될 수 있다. 그러나, 저항 메모리 셀의 데이터 상태를 센싱(예를 들어, 판독)하는 이전의 접근법은 여러 단점을 가지고 있다.
도 1은 본 발명의 하나 이상의 실시예에 따른 저항 메모리 셀의 어레이의 일부 블록도;
도 2a는 종래 기술에 따른 전류 기반 저항 메모리 센싱 방법과 연관된 그래프;
도 2b는 도 2a의 종래 기술 전류 기반 저항 메모리 센싱 방법에 따라 센싱된 저항 메모리 어레이의 일부 개략도;
도 3a는 본 발명의 하나 이상의 실시예에 따른 전압 기반 저항 메모리 센싱 방법과 연관된 그래프;
도 3b 내지 3d는 도 3a와 연관된 전압 기반 저항 메모리 센싱 방법에 따라 센싱된 저항 메모리 어레이의 일부 개략도;
도 4는 본 발명의 하나 이상의 실시예에 따라 동작될 수 있는 적어도 하나의 저항 메모리 디바이스를 구비하는 컴퓨팅 시스템의 기능 블록도;
본 발명은 저항 메모리 센싱 방법 및 디바이스를 포함한다. 하나의 이러한 방법은 저항 메모리 셀의 어레이의 선택된 전도성 라인에 연결된 셀들의 그룹에 전압 기반 다중 패스 센싱 동작(voltage based multiple pass sensing operation)을 수행하는 단계를 포함한다. 전압 기반 다중 패스 센싱 동작은 대응하는 개수의 다중 패스 각각 동안 선택된 전도성 라인에 연속적으로 인가된 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 임계 전류량을 도통(conduct)시키는 상기 그룹의 셀들의 지시(indication)을 제공하는 단계 및 다중 패스의 각 연속적인 패스 동안, 다중 패스 중 이전의 패스와 연관된 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블(disabling)시키는 단계를 포함할 수 있다.
본 발명의 실시예는 다른 이익 보다도 특히 이전의 접근법에 비해 선택된 전도성 라인에 연결된 저항 메모리 셀에 수행된 센싱(예를 들어, 판독) 동작 동안 선택된 전도성 라인(예를 들어, 워드 라인)에 전류를 감소시키는 것과 같은 이익을 제공할 수 있다. 판독 동작과 연관된 선택된 워드 라인 상의 전류를 감소시키는 것은 선택된 워드 라인 상의 전압 강하를 감소시킬 수 있고 이는 개선된 센싱 정밀도를 초래할 수 있고 및/또는 예를 들어 센싱 윈도우 내 구별가능한 저항 상태의 개수를 개선(예를 들어, 증가)시킬 수 있다. 실시예는 예를 들어 센싱 동작과 연관된 데이터 라인(예를 들어, 비트 라인)의 전류 인출(current draw)을 또한 감소시킬 수 있다.
본 명세서에 있는 도면은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자는 도면에서 요소 또는 성분을 식별하는 도면 부호 부여 규정을 따른다. 상이한 도면들 사이에서 유사한 요소 또는 성분은 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, 115는 도 1에서 요소 "15"를 언급할 수 있고, 도 3a에 있는 유사한 요소는 315 등으로 언급될 수 있다.
도 1은 본 발명의 하나 이상의 실시예에 따른 저항 메모리 셀의 어레이(100)의 일부 블록도이다. 도 1에 도시된 예에서, 어레이(100)는 제1 개수의 전도성 라인(105-0, 105-1, ..., 105-N)(예를 들어, 액세스 라인, 이는 본 명세서에서 워드 라인이라고 지칭될 수 있다) 및 제2 개수의 전도성 라인(110-0, 110-1, ..., 110-M)(예를 들어,데이터 라인, 이는 본 명세서에서 비트 라인이라고도 지칭될 수 있다)을 포함하는 교차점 어레이(100)이다. 도시된 바와 같이, 워드 라인(105-0, 105-1, ..., 105-N)은 실질적으로 서로 평행하고, 실질적으로 서로 평행한 비트 라인(110-0, 110-1, ..., 110-M)에 실질적으로 수직이다; 그러나, 실시예는 이것으로 제한되지 않는다.
어레이(100)의 저항 메모리 셀은 워드 라인(105-0, 105-1, ..., 105-N) 및 비트 라인(110-0, 110-1, ..., 110-M)의 교차점에 위치된 저항 메모리 요소(115)를 포함한다. 그리하여, 저항 메모리 요소(115)는 본 명세서에서 저항 메모리 셀(115)이라고도 지칭된다. 하나 이상의 실시예에서, 저항 메모리 셀은 2개의 단자 디바이스일 수 있다. 이러한 실시예에서, 특정 워드 라인(105-0, 105-1, ..., 105-N)과 비트 라인(110-0, 110-1, ..., 110-M)은 셀을 위한 상부 및 하부 전극으로 기능할 수 있다.
저항 메모리 요소(115)는 하나 이상의 저항 가변 물질(예를 들어, 다수의 상이한 데이터 상태를 나타낼 수 있는 다수의 상이한 저항 레벨로 프로그래밍가능한 물질)을 포함할 수 있고, 또한 예를 들어 "적층(stack)"으로 다른 물질 및/또는 구조물을 포함할 수 있다. 일례로서, 저항 메모리 요소(115)는 저항 가변 물질과 비 옴(non-ohmic) 구조물, 예를 들어 금속-절연체-금속(MIM) 구조물을 포함할 수 있다. 여러 저항 메모리 셀은 저항 가변 요소에 연결된 선택 디바이스(예를 들어, 액세스 디바이스), 예를 들어 트랜지스터 또는 다이오드를 포함할 수 있고, 이 선택 디바이스 대칭 또는 비대칭 I-V 특성을 구비할 수 있다. 일부 경우에, 선택 디바이스는 또한 메모리 효과(예를 들어, 상태 유지 특성)를 나타낼 수 있으나, 선택 디바이스의 주 기능은 주 메모리 효과를 가지는 하나 이상의 특정 가변 저항 물질을 선택하는 것이다.
메모리 요소(115)의 저항 가변 물질은 예를 들어 결정 또는 다결정 구조물일 수 있다. 일례로서, 저항 가변 물질은 2개 이상의 금속(예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속)을 포함하는 페로브스카이트(perovskite) 또는 전이 금속 산화물 물질일 수 있다. 실시예는 메모리 요소(115)와 연관된 특정 저항 가변 물질 또는 물질들로 제한되지 않는다. 예를 들어, 전도성(conductivity)을 변화 또는 변경시키기 위해 트랩(trapped)된 전하를 사용하는 여러 물질이 메모리 요소(115)에 사용될 수 있다. 하나 이상의 실시예에서, 저항 가변 물질은 여러 도핑 또는 비도핑된 물질로 형성된 칼코게나이드(chalcogenide)일 수 있다. 메모리 요소(115)를 형성하는데 사용될 수 있는 저항 가변 물질의 다른 예로는 특히 바이너리 금속 산화물 물질, 거대 자기 저항 물질(colossal magnetoresistive material) 및/또는 여러 폴리머 기반 저항 가변 물질을 포함한다.
저항 메모리 요소(115)의 특정 구조물은 메모리 셀과 연관된 최고 저항 레벨과 최저 저항 레벨에 영향을 미칠 수 있다. 메모리 셀(예를 들어, 저항 윈도우)의 최고 저항 레벨과 최저 저항 레벨 사이의 차이는 예를 들어 셀의 구별가능한 저항 레벨(예를 들어, 셀이 프로그래밍될 수 있는 상태)의 개수 및 대응하는 데이터 상태의 개수에 영향을 미칠 수 있다. 일례로서, 메모리 요소(115)의 가변 저항 물질과 연관된 최고 저항 레벨은 약 10 내지 100 메가옴(Mohm)일 수 있고, 최저 저항 레벨은 약 100 킬로옴(Kohm) 내지 1 Mohm일 수 있다. 실시예는 특정 최고 레벨 및/또는 최저 저항 레벨로 제한되지 않는다.
동작에서, 어레이(100)의 메모리 셀은 선택된 워드 라인(105-0, 105-1, ..., 105-N)과 비트 라인(110-0, 110-1, ..., 110-M)을 통해 저항 요소(115)에 걸쳐 전압(예를 들어, 기록 전압)을 인가하는 것에 의해 프로그래밍될 수 있다. 저항 요소(115)에 걸친 전압 펄스의 폭 및/또는 크기는 메모리 셀(115)을 특정 데이터 상태에 대응하는 개수의 상이한 저항 레벨로 프로그래밍하기 위하여 조절(예를 들어, 변경)될 수 있다.
센싱(예를 들어, 판독) 동작은 각 저항 요소(115)가 연결된 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 인가된 특정 전압에 응답하여 각 저항 요소(115)에 대응하는, 예를 들어, 비트 라인(110-0, 110-1, ..., 110-M) 상의 전류를 센싱하는 것에 의해 저항 요소(115)의 저항 레벨을 결정하는데 사용될 수 있다. 하나 이상의 실시예에서, 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 연결된 저항 메모리 셀(115)의 그룹은 동시에 센싱될 수 있다. 예를 들어, 선택된 워드 라인 상의 데이터의 페이지에 대응하는 개수의 셀(115)이 센싱 동작에서 함께 센싱될 수 있다. 일부 실시예에서, 데이터의 페이지와 연관된 개수의 셀의 하나 이상의 그룹이 개별적으로 그룹으로 센싱될 수 있다. 일부 이전의 접근법에서, 및 도 2a 및 도 2b와 관련하여 아래에서 더 설명되는 바와 같이, 셀의 그룹 내 각 셀의 데이터 상태는 고정된(예를 들어, 일정한) 전압을 이 그룹에 대응하는 선택된 워드 라인에 인가하고 셀의 그룹에 대응하는 각 비트 라인의 각각 상의 상이한 전류량을 센싱하는 것에 의해 결정될 수 있다. 상이한 전류량은 셀이 프로그래밍될 수 있는 다수의 데이터 상태의 특정 데이터 상태에 대응하는 전류의 특정 분포(예를 들어, "빈(bin)")에 각각 대응할 수 있다. 이런 방식으로, 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 연결된 셀(115)의 그룹에 대응하는 데이터 상태는 실질적으로 동시에 결정될 수 있다.
그러나, 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 인가된 고정된 전압을 사용하여 셀(115)의 그룹을 동시에 판독하고, 대응하는 비트 라인(110-0, 110-1, ..., 110-M)의 전류를 동시에 센싱하면 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 걸쳐 상대적으로 큰 전압 강하를 생성할 수 있다. 아래에 더 설명되는 바와 같이, 선택된 워드 라인(105-0, 105-1, ..., 105-N)에 걸친 전압 강하의 크기는 판독되고 있는 셀의 데이터 패턴에 따라 좌우된다. 예를 들어, 옴의 법칙(Ohm's law)에 따라, 선택된 워드 라인에 걸친 전압 강하는 대응하는 비트 라인 각각 아래 누적 전류(cumulative current)에 선택된 워드 라인의 저항을 곱한 것과 같다. 선택된 워드 라인에 걸친 상대적으로 큰 전압 강하 및/또는 워드 라인에 걸친 가변 전압 강하는 비트 라인 상의 센싱된 전류의 양을 변경(예를 들어, 감소)시키는 단점을 가지고 있어서, 다른 단점 중에서 특히 판독 동작의 정밀도와 전체 데이터 무결성(integrity)에 영향을 미칠 수 있다.
도 2a는 종래 기술에 따른 전류 기반 저항 메모리 센싱 방법과 연관된 그래프를 도시한다. 도 2b는 도 2a의 종래 기술 센싱 방법에 따라 센싱된 저항 메모리 어레이의 일부 개략도를 도시한다.
도 2a에 도시된 그래프는 도 1과 관련하여 설명된 것과 같은 다수의 저항 메모리 셀이 프로그래밍될 수 있는 다수의 저항 상태(21-0(L0), 221-1(L1), 221-2(L2) 및 221-3(L3))를 도시한다. 그리하여, 이들 저항 상태는 데이터 상태라고도 지칭될 수 있다. 각 저항 상태(L0, L1, L2 및 L3)는 각 상태에 대응하는 저항의 분포(예를 들어, 범위) 내 저항 레벨로 프로그래밍되어 있는 셀을 나타낸다. 각 저항 상태(L0, L1, L2 및 L3)는 메모리 셀과 연관된 데이터 상태를 나타내고, 그리하여, 각 셀은 다수의 디지트(예를 들어, 데이터의 다수의 비트)를 저장할 수 있다. 예를 들어, 각 저항 상태(L0, L1, L2 및 L3)에는 바이너리 00, 01, 10, 11와 같은 특정 논리 데이터 값이 할당될 수 있다. 실시예는 상기 개수의 저항 상태에 특정 논리 데이터를 할당하는 것으로 제한되지 않는다.
저항 메모리 셀과 연관된 저항 상태(L0, L1, L2 및 L3)의 개수는 다른 요인 중에서도 특히 셀과 연관된 프로그래밍가능한 저항 윈도우(예를 들어, 셀의 최고 및 최저 프로그래밍가능한 저항 레벨 사이의 차이)와 같은 여러 요인에 따라 좌우될 수 있다. 저항 윈도우가 크면 클수록 더 많은 수의 저항 상태를 허용할 수 있고 및/또는 인접한 저항 상태들 사이의 거리를 증가시킬 수 있어서, 예를 들어 판독 동작 동안 상태들 사이를 구별하는 것과 연관된 정밀도를 개선시킬 수 있다. 일례로서, 최고 및 최저 저항 상태(예를 들어, L0 및 L3)는 100의 인수 또는 1000의 인수만큼 분리될 수 있다. 중간 상태(이 예에서는 예를 들어, L1 및 L2)는 예를 들어 최고 및 최저 저항 상태 사이의 저항 범위(예를 들어, 대수 스케일(logarithmic scale) 상에서)를 균일하게 세분할 수 있다.
도 2a에 도시된 그래프는 또한 셀의 데이터 상태(221-0(L0), 221-1(L1), 221-2(L2) 및 221-3(L3))를 결정하기 위해 (예를 들어, 상이한 상태를 구별하기 위해) 센싱 회로(예를 들어, 센싱 회로(250))에 의해 사용되는 다수의 판독 전류(223-1(RC1), 223-2(RC2) 및 223-3(RC3))를 도시한다. 테이블(231)에 도시된 바와 같이, 이 예에서, 판독 전류(223-1)는 125 나노암페어(nA)이고, 판독 전류(223-2)는 285nA이며, 판독 전류(223-3)는 650nA이다. 도 2b와 관련하여 아래에서 더 설명되는 바와 같이, 종래 기술의 판독 동작은 셀의 그룹에 연결된 선택된 워드 라인에 고정된 판독 전압을 인가하는 단계 및 각 셀에 대응하는 비트 라인 상에서 센싱된 전류의 양에 기초하여 그룹의 셀 각각의 상태를 결정하는 단계를 포함할 수 있다. 이 예에서, RC1 미만(예를 들어, 125nA 미만) 전류를 도통시키는 비트 라인에 연결된 셀은 상태(L0)에 있는 것으로 결정될 수 있고, RC1 및 RC2 사이(예를 들어, 125nA 및 285nA 사이) 전류를 도통시키는 비트 라인에 연결된 셀은 상태(L1)에 있는 것으로 결정될 수 있고, RC2 및 RC3 사이(예를 들어, 285nA 및 650nA 사이) 전류를 도통시키는 비트 라인에 연결된 셀은 상태(L2)에 있는 것으로 결정될 수 있고, RC3 초과(예를 들어, 650nA 초과) 전류를 도통시키는 비트 라인에 연결된 셀은 상태(L3)에 있는 것으로 결정될 수 있다.
도 2b는 도 2a와 관련하여 설명된 종래 기술 센싱 방법에 따라 센싱된 어레이(100)와 같은 저항 메모리 어레이의 일부 개략도를 도시한다. 도 2b는 다수의 비트 라인(210-0(BL0), 210-1(BL1), 210-2(BL2), 210-3(BL3), 210-4(BL4) 및 210-5(BL5)) 중 하나의 비트 라인에 및 선택된 워드 라인(WL)(205)에 각각 연결된 다수의 저항 메모리 셀(215-0, 215-1, 215-2, 215-3, 215-4 및 215-5)을 도시한다. 도 2b에는 도시되지 않았으나, 이 어레이는 선택된 워드 라인(205)에 더하여 다수의 워드 라인을 포함한다. 추가적인 워드 라인은 센싱 동작에 참여하지 않을 때 비선택된 워드 라인이라고 지칭될 수 있다. 도 2b에 도시된 예에서, 셀(215-0)은 상태(L1)에 대응하는 저항 레벨을 구비하고, 셀(215-1)은 상태(L2)에 대응하는 저항 레벨을 구비하며, 셀(215-2)은 상태(L3)에 대응하는 저항 레벨을 구비하고, 셀(215-3)은 상태(L1)에 대응하는 저항 레벨을 구비하며, 셀(215-4)은 상태(L0)에 대응하는 저항 레벨을 구비하고, 셀(215-5)은 상태(L3)에 대응하는 저항 레벨을 구비한다(예를 들어, 도 2a에 도시된 상태(221-0(L0) 내지 221-3(L3))).
도 2b는 선택된 워드 라인(205)에 연결된 다수의 셀(215-0, 215-1, 215-2, 215-3, 215-4 및 215-5)을 동시에 센싱(예를 들어, 판독)하는 방법을 도시한다. 도 2b에 도시된 센싱 동작에서, 고정된 판독 전압(224)은 선택된 워드 라인(205)에 인가된다. 이 예에서, 고정된 판독 전압(224)은 0.5V이고, 0V의 레퍼런스(reference)예를 들어, 접지) 전압은 비트 라인(210-0 내지 210-5)에 인가되어 전위차(예를 들어, 0.5V)가 각 메모리 셀(215-0 내지 215-5) 양단에 생성되게 한다. 도 2a와 관련하여 전술된 바와 같이, 셀(215-0 내지 215-5)은 셀의 프로그래밍된 저항 상태를 나타내는 전류량을 도통시킬 수 있다. 센싱 회로(250)는 인가된 고정된 센스 전압(224)에 응답하여 셀(215-0 내지 215-5)에 의해 도통되는 센싱된 특정 전류량에 기초하여 셀(215-0 내지 215-5)의 상태를 결정하는데 사용될 수 있다.
도 2b에 도시된 예에서, 센싱 회로(250)는 선택된 워드 라인(205)에 인가된 0.5V 센스 전압(224)에 응답하여 셀(215-0)에 의해 도통되는 200nA의 전류(I0), 셀(215-1)에 의해 도통되는 450nA의 전류(I1), 셀(215-2)에 의해 도통되는 1 마이크로암페어(㎂)의 전류(I2), 셀(215-3)에 의해 도통되는 200nA의 전류(I3), 셀(215-4)에 의해 도통되는 80nA의 전류(I4) 및 셀(215-5)에 의해 도통되는 1㎂의 전류(I5)를 센싱한다. 80nA 센싱된 전류(I4)는 도 2a에 도시된 125nA 판독 전류(223-1)(RC1) 미만이므로, 센싱 회로(250)는 셀(215-4)이 상태(L0)에 있는 것으로 결정한다. 유사하게, 200nA 센싱된 전류(I0 및 I3)는 125nA 판독 전류(223-1)(RC1) 및 285nA 판독 전류(223-2)(RC2) 사이에 있으므로, 셀(215-0 및 215-3)은 상태(L1)에 있는 것으로 결정된다. 450nA 센싱된 전류(I1)는 285nA 판독 전류(223-2)(RC2) 및 650nA 판독 전류(223-3)(RC3) 사이에 있으므로 셀(215-1)은 상태(L2)에 있는 것으로 결정된다. 또한, 1㎂ 센싱된 전류(I2)는 650nA 판독 전류(223-3)(RC3)를 초과하므로 셀(215-2)은 상태(L3)에 있는 것으로 결정된다.
이런 방식으로, 셀(215-0 내지 215-5)의 그룹의 상태는 선택된 워드 라인(205)에 인가된 고정된 센스 전압(224)에 응답하여 각 셀(215-0 내지 215-5)에 의해 도통되는 상이한 전류에 기초하여 동시에 결정된다. 그러나, 도 2a 및 도 2b와 관련하여 설명된 전류 기반 접근법에 따라 셀(215-0 내지 215-5)의 그룹을 동시에 센싱하면 선택된 워드 라인(205)에 걸쳐 상당한 전압 강하를 야기할 수 있다. 전술된 바와 같이, 워드 라인(205)에 걸친 전압 강하는 셀(215-0 내지 215-5)과 연관된 데이터 패턴에 따라 좌우되고, 워드 라인(205)의 내부 저항에 비트 라인(210-0 내지 210-5) 상에서 센싱된 누적 전류를 곱한 것과 동일하다.
예를 들어, 각 셀(215-0 내지 215-5)이 상태(L3)로 프로그래밍되었다면, 누적 전류는 약 6㎂일 수 있고, 각 셀이 상태(L0)로 프로그래밍되었다면, 누적 전류는 약 480nA일 수 있다. 단 6개의 비트 라인이 도 2b에 도시되어 있으나, 저항 메모리 어레이는 여러 개수의 비트 라인(예를 들어, 64, 512, 1024, 8192 등)을 포함할 수 있다. 그리하여, 도 2a 및 도 2b와 관련하여 설명된 것과 같은 센싱 동작 동안 선택된 워드 라인(205) 아래 누적 전류는 잠재적으로 수 밀리암페어(milliamp)일 수 있다. 따라서, 워드 라인(205)에 걸친 대응하는 전압 강하는 클 수 있고 이는 다른 단점 중에서 특히 센싱 동작의 정밀도를 감소시킬 수 있고 및/또는 메모리 셀과 연관된 감소된 개수의 저항 상태를 초래할 수 있다.
도 3a는 본 발명의 하나 이상의 실시예에 따른 전압 기반 저항 메모리 센싱 방법과 연관된 그래프를 도시한다. 도 3a에 도시된 그래프는 다수의 저항 상태(321-0(L0), 321-1(L1), 321-2(L2) 및 321-3(L3))를 도시한다. 도 2a에 도시된 상태(221-0 내지 221-3)와 유사하게, 상태(L0, L1, L2 및 L3)는 각 상태에 대응하는 저항의 분포(예를 들어, 범위) 내 저항 레벨로 프로그래밍되어 있는 셀을 나타낸다. 그리하여, 각 셀은 데이터의 다수의 비트를 저장할 수 있다.
도 3a에 도시된 그래프는 또한 본 명세서에 설명된 하나 이상의 센싱 동작과 관련하여 사용되는 다수의 센스(예를 들어, 판독) 전압(325-1(RV1), 325-2(RV2) 및 325-3(RV3))을 도시한다. 테이블(333)에 도시된 바와 같이, 이 예에서, 판독 전압(325-1)은 0.12V이고, 판독 전압(325-2)은 0.22V이고, 판독 전압(325-3)은 0.35V이다. 특정 판독 전압(RV1, RV2 및 RV3)은 저항 상태(L0, L1, L2 및 L3)를 구별하기 위해 선택된다.
도 3b 내지 도 3d와 관련하여 아래에 더 설명된 바와 같이, 하나 이상의 실시예에 따라, 전압 기반 다중 패스 센싱 동작은 다수의 상이한 센스 전압(예를 들어, RV1, RV2 및 RV3)을, 저항 메모리 셀의 그룹에 연결된 선택된 워드 라인에 연속적으로 인가하는 단계 및 다중 센싱 패스 각각에 대해, 선택된 워드 라인에 인가된 센스 전압 각각에 응답하여 적어도 임계 전류량을 도통시키는 그룹의 셀의 지시(indication)를 제공하는 단계를 포함할 수 있다. 하나 이상의 실시예에서, 다중 센싱 패스의 각 연속적인 패스는 다중 센싱 패스 중 이전의 패스와 연관하여 적어도 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 비트 라인을 디스에이블시키는 것을 포함할 수 있다. 비트 라인을 디스에이블시키는 것은 다중 센싱 패스 중 이전의 패스와 연관하여 적어도 임계 전류값을 도통시킨 것으로 결정된 셀에 대응하는 비트 라인에 디스에이블 전압을 인가하는 단계를 포함할 수 있다. 실시예는 이것으로 제한되지 않는다. 예를 들어, 하나 이상의 실시예에서, 비트 라인을 디스에이블시키는 것은 비트 라인을 플로팅 상태에 두는 것을 포함할 수 있다. 이 경우에, 비트 라인은 이 비트 라인이 예를 들어 워드 라인 전압으로 충전될 때 디스에이블(예를 들어, 비도통)된다.
하나 이상의 실시예에서, 임계 전류량은 다수의 다중 센싱 패스에 걸쳐 고정될 수 있으나, 실시예는 이것으로 제한되지 않는다. 예를 들어, 임계 전류량은 다중 센싱 패스에 걸쳐 변할 수 있다(예를 들어, 상이한 임계 전류량이 다중 센싱 패스 중 하나 이상의 센싱 패스에 사용될 수 있다).
도 3b 내지 도 3d는 도 3a와 연관된 전압 기반 저항 메모리 센싱 방법에 따라 센싱된 어레이(100)와 같은 저항 메모리 어레이의 일부 개략도를 도시한다. 도 3b 내지 도 3d는 다수의 비트 라인(310-0(BL0), 310-1(BL1), 310-2(BL2), 310-3(BL3), 310-4(BL4) 및 310-5(BL5)) 중 하나의 비트 라인에 및 선택된 워드 라인(WL)(305)에 각각 연결된 다수의 저항 메모리 셀(315-0, 315-1, 315-2, 315-3, 315-4 및 315-5)을 포함한다. 도 3b 내지 도 3d에는 도시되지 않았으나, 이 어레이는 선택된 워드 라인(305)에 더하여 다수의 워드 라인을 포함할 수 있다. 도 3b 내지 도 3d에 도시된 예에서, 셀(315-0)은 상태(L1)에 대응하는 저항 레벨을 구비하고, 셀(315-1)은 상태(L2)에 대응하는 저항 레벨을 구비하며, 셀(315-2)은 상태(L3)에 대응하는 저항 레벨을 구비하고, 셀(315-3)은 상태(L1)에 대응하는 저항 레벨을 구비하며, 셀(315-4)은 상태(L0)에 대응하는 저항 레벨을 구비하고, 셀(315-5)은 상태(L3)에 대응하는 저항 레벨을 구비한다(예를 들어, 도 3a에 도시된 상태(321-0(L0) 내지 321-3(L3))).
하나 이상의 실시예에서, 연속하는 다수의 다중 센싱 패스 각각은 단일 센싱 동작과 연관하여 메모리 셀의 그룹의 특정 데이터 상태(예를 들어, L0 내지 L3)를 결정하는데 사용될 수 있다. 본 발명의 하나 이상의 실시예에 따라 전압 기반 센싱 동작과 연관하여 셀의 그룹의 각 셀의 데이터 상태를 결정하는 것과 연관된 센싱 패스의 개수는 셀이 프로그래밍될 수 있는 데이터 상태의 개수보다 하나(one) 적은 것일 수 있다. 즉, 셀이 X의 데이터 상태로 프로그래밍가능하다면, 각 셀의 데이터 상태를 결정하는 것과 연관된 센싱 패스의 개수는 하나 이상의 실시예에서 X-1일 수 있다. 예를 들어, 도 3a 내지 도 3d에 도시된 예에서, 3개의 센싱 패스는 4개의 데이터 상태(예를 들어, L0, L1, L2 및 L3) 중에서 셀이 프로그래밍되는 데이터 상태를 결정하는데 사용될 수 있다. 제1 센싱 패스는 상태(L3)로 프로그래밍된 그룹의 셀을 결정하는데 사용될 수 있고, 제2 센싱 패스는 상태(L2)로 프로그래밍된 그룹의 셀을 결정하는데 사용될 수 있고, 제3 센싱 패스는 상태(L1)로 프로그래밍된 그룹의 셀을 결정하는데 사용될 수 있다. 그룹의 나머지 셀(예를 들어, 상태(L3, L2, 또는 L1)에 있는 것으로 결정되지 않은 셀)은 상태(L0)로 프로그래밍된 것으로 결정될 수 있다. 따라서, 센싱 동작과 연관된 다중 센싱 패스는 그룹의 셀 각각의 상태를 결정하게 한다.
도 3b는 본 발명의 하나 이상의 실시예에 따라 전압 기반 센싱 동작과 연관된 다중 센싱 패스의 제1 센싱 패스의 일례를 도시한다. 이 예에서, 제1 센싱 패스는 상태(L3)로 프로그래밍된 셀(예를 들어, 315-0 내지 315-5)을 결정하는데 사용된다. 그리하여, 도 3b에 도시된 센싱 패스에서, 제1 판독 전압(325-1)(RV1)은 선택된 워드 라인(305)에 인가된다. 즉, 0.12V의 제1 판독 전압(RV1)은 워드 라인(305)에 인가된다. 0V의 레퍼런스 전압은 비트 라인(310-0 내지 310-5)에 인가되어 전위차(예를 들어, 0.12V)가 메모리 셀(315-0 내지 315-5) 각각에 걸쳐 생성되게 한다. 메모리 셀(315-0 내지 315-5)은 각 셀(315-0 내지 315-5)의 저항 레벨에 따라 인가된 판독 전압(RV1)에 응답하여 전류를 도통시키거나 도통시키지 않을 수 있다.
하나 이상의 실시예에서, 센싱 회로(350)는 선택된 워드 라인(305)에 인가된 판독 전압에 응답하여 전류를 도통시키는 셀(315-0 내지 315-5)을 결정하도록 구성된다. 센싱 회로(350)는 셀(315-0 내지 315-5)이 인가된 판독 전압(예를 들어, RV1, RV2, RV3)에 응답하여 적어도 임계 전류량을 도통시키는지를 결정하도록 구성될 수 있다. 이 임계 전류량은 약 100nA일 수 있으나, 실시예는 이 특정 임계 전류량으로 제한되지 않는다(예를 들어, 임계 전류량은 100nA 미만이거나 이를 초과할 수 있다).
하나 이상의 실시예에서, 센싱 회로는 다수의 다중 센싱 패스와 연관하여 선택된 워드 라인(305)에 인가된 다수의 상이한 판독 전압(예를 들어, RV1, RV2, RV3) 중 하나의 판독 전압에 응답하여 적어도 임계 전류량을 도통시키는 셀(315-0 내지 315-5)의 지시를 제공할 수 있다. 예를 들어, 도 3b 내지 도 3d에 도시된 예에서, 센싱 회로(350)는, 100nA의 센싱된 임계 전류에 응답하여(예를 들어, 논리 0으로부터 논리 1로) 트립(trip)하도록 구성된, 각 비트 라인(310-0 내지 310-5)에 대응하는 다수의 센스 증폭기(318-0, 318-1, 318-2, 318-3, 318-4 및 318-5)를 포함한다. 센스 증폭기(318-0 내지 318-5)의 논리 상태는 도 3b에 도시된 제1 센싱 패스(P1)와 연관하여 인가된 제1 판독 전압(325-1)에 응답하여 셀(315-0 내지 315-5)이 적어도 임계 전류량(예를 들어, 100nA)을 도통시키는지의 여부의 지시를 제공하기 위해(예를 들어, 도 3b 내지 도 3d에 도시되지 않은 데이터 래치(data latch)를 통해) 래치될 수 있다. 그리하여, 센스 증폭기(318-0 내지 318-5)에 대응하고 센싱 회로(350)와 연관된 데이터 래치는 인가된 제1 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 대응하는 비트 라인을 구비하는 그룹의 셀을 나타내는 데이터 값의 세트를 래치할 수 있다;
도 3b에 도시된 예에서, 센싱 회로(350)는 셀(315-2 및 315-5)이 인가된 제1 판독 전압(325-1)(예를 들어, 0.12V)에 응답하여 적어도 임계 전류량(예를 들어, 100nA)을 도통시키는 것으로 결정한다. 즉, 센스 증폭기(318-2)는 비트 라인(310-2) 아래 전류(I2)에 응답하여 트립하고 센스 증폭기(318-5)는 비트 라인(310-5) 아래 전류(I5)에 응답하여 트립한다. 나머지 센스 증폭기(예를 들어, 318-0, 318-1, 318-3 및 318-4)는 인가된 제1 판독 전압(325-1)에 응답하여 트립하지 않는다. 즉, 메모리 셀(315-0, 315-1, 315-3 및 315-4)의 저항 레벨은 제1 센싱 패스와 연관하여 메모리 셀(315-0, 315-1, 315-3 및 315-4) 양단의 전위차(예를 들어, 0.12V)가 대응하는 비트 라인(310-0, 310-1, 310-3 및 310-4) 상의 임계 전류량을 제공하기에 불충분한 것이다. 제1 센싱 패스(P1)에 응답하여 셀(315-0 내지 315-5)과 연관된 래치된 데이터 값은 도 3b에 도시된다.
도 3c는 본 발명의 하나 이상의 실시예에 따라 전압 기반 센싱 동작과 연관된 다중 센싱 패스 중 제2 센싱 패스를 도시한다. 이 예에서, 제2 센싱 패스는 상태(L2)로 프로그래밍된 셀(예를 들어, 315-0 내지 315-5)을 결정하는데 사용된다. 그리하여, 도 3c에 도시된 센싱 패스에서, 제2 판독 전압(325-2)(RV2)은 선택된 워드 라인(305)에 인가된다. 즉, 0.22V의 제2 판독 전압(RV2)은 워드 라인(305)에 인가된다. 하나 이상의 실시예에서, 디스에이블 전압은 다중 패스 중 이전의 패스와 연관하여 적어도 임계 전류량을 도통시킨 셀(예를 들어, 315-0 내지 315-5)에 대응하는 비트 라인(예를 들어, 310-0 내지 310-5)에 인가된다. 본 명세서에 사용된 바와 같이, 디스에이블 전압은 비트 라인 상의 전류의 도통을 금지하도록(예를 들어, 비트 라인에 연결된 셀이 셀의 저항 레벨에 상관없이 임계 전류량을 도통하지 않도록) 하나 이상의 센싱 패스와 연관된 비트 라인에 인가된 전압을 말한다. 그리하여, 디스에이블된 비트 라인(예를 들어, 디스에이블 전압이 인가된 비트 라인)에 연결된 셀은 인가된 판독 전압에 응답하여 전류를 도통시키지 않는다.
그리하여, 도 3c에 도시된 예에서, 디스에이블 전압(335)은 비트 라인(310-2 및 310-5)(예를 들어, 도 3b와 연관하여 설명된 이전의 센싱 패스에서 적어도 임계 전류량을 도통시키도록 결정된 셀에 대응하는 비트 라인)에 인가된다. 이 예에서, 디스에이블 전압(335)은 제2 센싱 패스와 연관된 판독 전압(325-2)(예를 들어, 0.22V)과 동일하다. 그러나, 실시예는 이것으로 제한되지 않는다. 예를 들어, 디스에이블 전압(335)은 디스에이블된 비트 라인(310-2 및 310-5)이 도통하는 것을 방지하기에 적당한 여러 상이한 전압(예를 들어, RV2를 초과하는 전압이거나 또는 RV2 미만이지만 RV2에 응답하여 디스에이블된 비트 라인이 임계 전류량을 도통하는 것을 방지할만큼 충분히 큰 전압)일 수 있다.
이 예에서, 0V의 레퍼런스 전압은 RV2(예를 들어, 0.22V)와 같은 전위차가 각 메모리 셀(315-0, 315-1, 315-3, 315-4) 양단에 생성되도록 비-디스에이블된 비트 라인(310-0, 310-1, 310-3, 310-4)에 인가된다. 비-디스에이블된 비트 라인(310-0, 310-1, 310-3, 310-4)에 연결된 메모리 셀은 각 셀(315-0, 315-1, 315-3, 315-4)의 저항 레벨에 따라 인가된 판독 전압(RV2)에 응답하여 전류를 도통시킬 수도 있고 또는 도통시키지 않을 수도 있다.
전술된 바와 같이, 센싱 회로(350)는 인가된 판독 전압(예를 들어, 도 3c의 센싱 패스에 대해 RV2)에 응답하여 적어도 임계 전류량을 도통시키는 셀(315-0 내지 315-5)을 결정하도록 구성된다. 센스 증폭기(318-0 내지 318-5)의 논리 상태는 셀(315-0 내지 315-5)이 도 3c에 도시된 제2 센싱 패스(P2)와 연관하여 인가된 제2 판독 전압(325-2)(RV2)에 응답하여 적어도 임계 전류량(예를 들어, 100nA)을 도통시키는지의 여부의 지시를 제공하도록 래치된다. 즉, 센스 증폭기(318-0 내지 318-5)에 대응하는 데이터 래치는 인가된 제2 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 대응하는 비트 라인을 구비하는 그룹의 셀을 나타내는 데이터 값의 세트를 래치할 수 있다. 센싱 회로(350)는 다수의 다중 센싱 패스 각각에 대응하는 데이터 값의 세트를 제공하기 위해 다수의 데이터 래치 세트(예를 들어, 다수의 다중 센싱 패스 각각에 대한 세트)를 포함할 수 있다.
도 3c에 도시된 예에서, 센싱 회로(350)는 셀(315-1)이 인가된 제2 판독 전압(325-2)(예를 들어, 0.22V)에 응답하여 적어도 임계 전류량(예를 들어, 100nA)을 도통시키는 것으로 결정한다. 즉, 센스 증폭기(318-1)는 비트 라인(310-1) 아래 전류(I1)에 응답하여 트립한다. 나머지 센스 증폭기(예를 들어, 318-0, 318-2, 318-3, 318-4 및 318-5)는 인가된 판독 전압(325-2)에 응답하여 트립하지 않는다. 즉, 메모리 셀(315-0, 315-3 및 315-4)의 저항 레벨은 제2 센싱 패스와 연관된 메모리 셀(315-0, 315-3 및 315-4) 양단의 전위차(예를 들어, 0.22V)가 대응하는 비트 라인(310-0, 310-3 및 310-4)에 적어도 임계 전류량을 제공하기에는 불충분하다. 또한, 이전의 제1 센싱 패스(예를 들어, 셀(315-2 및 315-5))에 응답하여 임계 전류량을 도통시킨 것으로 결정된 셀은 도 3c에 도시된 후속 센싱 패스 동안 적어도 임계 전류량을 도통시키지 않도록 디스에이블된 비트 라인(310-2 및 310-5)에 연결된다. 제2 센싱 패스(P2)에 응답하여 셀(315-0 내지 315-5)과 연관된 래치된 데이터 값은 도 3c에 도시된다.
도 3d는 본 발명의 하나 이상의 실시예에 따른 전압 기반 센싱 동작과 연관된 다중 센싱 패스 중 제3 센싱 패스를 도시한다. 이 예에서, 제3 센싱 패스는 상태(L1)로 프로그래밍된 셀(예를 들어, 315-0 내지 315-5)을 결정하는데 사용된다. 그리하여, 도 3d에 도시된 센싱 패스에서, 제3 판독 전압(325-3)(RV3)은 선택된 워드 라인(305)에 인가된다. 즉, 0.35V의 제3 판독 전압(RV3)은 워드 라인(305)에 인가된다. 도 3c와 연관하여 설명된 센싱 패스와 유사하게, 디스에이블 전압(336)은 다중 센싱 패스 중 이전의 패스와 연관하여 적어도 임계 전류량을 도통시킨 셀(예를 들어, 315-0 내지 315-5)에 대응하는 비트 라인(예를 들어, 310-0 내지 310-5)에 인가된다.
도 3d에 도시된 예에서, 디스에이블 전압(336)은 비트 라인(310-1, 310-2 및 310-5)(예를 들어, 도 3b 및 도 3c와 연관하여 설명된 이전의 센싱 패스에서 적어도 임계 전류량을 도통시키도록 결정된 셀에 대응하는 비트 라인)에 인가된다. 하나 이상의 실시예에서, 디스에이블 전압은 다수의 다중 센싱 패스 각각에 대해 조절될 수 있다. 예를 들어, 도 3d의 예에서, 제3 센싱 패스와 연관된 디스에이블 전압(336)(예를 들어, 0.35V)은 도 3c에 도시된 제2 센싱 패스와 연관된 디스에이블 전압(335)(예를 들어, 0.22V)을 초과한다.
이전의 센싱 패스와 유사하게, 0V의 레퍼런스 전압은 RV3(예를 들어, 0.35V)와 같은 전위차가 메모리 셀(315-0, 315-3 및 315-4) 각각 양단에 생성되도록 비-디스에이블된 비트 라인(310-0, 310-3 및 310-4)에 인가된다. 비-디스에이블된 비트 라인(310-0, 310-3, 310-4)에 연결된 메모리 셀은 각 셀(315-0, 315-3, 315-4)의 저항 레벨에 따라 인가된 판독 전압(RV3)에 응답하여 전류를 도통시킬 수도 있고 도통시키지 않을 수도 있다.
센싱 회로(350)는 인가된 판독 전압(예를 들어, 도 3d의 센싱 패스에 대해 RV3)에 응답하여 적어도 임계 전류량을 도통시키는 셀(315-0 내지 315-5)을 결정하도록 구성된다. 센스 증폭기(318-0 내지 318-5)의 논리 상태는 셀(315-0 내지 315-5)이 도 3d에 도시된 제3 센싱 패스(P3)와 연관하여 인가된 제3 판독 전압(325-3)(RV3)에 응답하여 적어도 임계 전류량(예를 들어, 100nA)을 도통시키는지의 여부의 지시를 제공하도록 래치된다. 이 예에서, 센스 증폭기(318-0 내지 318-5)에 대응하는 데이터 래치 세트는 인가된 제3 판독 전압(RV3)에 응답하여 적어도 임계 전류량을 도통시키는 대응하는 비트 라인을 구비하는 그룹의 셀을 나타내는 데이터 값의 세트를 래치한다.
도 3d에 도시된 예에서, 센싱 회로(350)는 셀(315-0 및 315-3)이 인가된 제3 판독 전압(325-3)(예를 들어, 0.35V)에 응답하여 적어도 임계 전류량(예를 들어, 100nA)을 도통하는 것으로 결정한다. 즉, 센스 증폭기(318-0)는 비트 라인(310-0) 아래 전류(I0)에 응답하여 트립하고, 센스 증폭기(318-3)는 비트 라인(310-3) 아래 전류(I3)에 응답하여 트립한다. 나머지 센스 증폭기(예를 들어, 318-1, 318-2, 318-4 및 318-5)는 인가된 판독 전압(325-3)에 응답하여 트립하지 않는다. 메모리 셀(315-4)의 저항 레벨은 제3 센싱 패스와 연관하여 메모리 셀(315-4) 양단의 전위차(예를 들어, 0.35V)가 대응하는 비트 라인(310-4)에 임계 전류량을 제공하기에는 불충분하다. 또한, 이전의 센싱 패스(예를 들어, 셀(315-1, 315-2 및 315-5)) 중 하나의 센싱 패스에 응답하여 적어도 임계 전류량을 도통시킨 것으로 결정된 셀은 도 3d에 도시된 후속 센싱 패스 동안 적어도 임계 전류량을 도통시키지 않도록 디스에이블된 비트 라인(310-1, 310-2 및 310-5)에 연결된다. 제3 센싱 패스(P3)에 응답하여 셀(315-0 내지 315-5)과 연관된 래치된 데이터 값은 도 3d에 도시된다.
도 3a 내지 도 3d와 연관하여 설명된 다중 패스 전압 기반 센싱 동작의 제1, 제2 및 제3 센싱 패스(P1, P2 및 P3)에 대응하는 데이터 값의 래치된 세트는 각 셀(315-0 내지 315-5)에 대해 프로그래밍된 데이터 상태를 나타낼 수 있다. 하나 이상의 실시예에서, 그리고 도 3d에 도시된 예에서, 연속적인 제1 센싱 패스(P1), 제2 센싱 패스(P2) 및 제3 센싱 패스(P3)에 대응하는 래치된 데이터 값의 3개의 세트는 각 셀(예를 들어, 315-0 내지 315-5)의 데이터 상태(예를 들어, L0, L1, L2, L3)의 디코딩된 값을 제공할 수 있다. 예를 들어, 이 예에서, "000"은 상태(L0)를 나타내고, "100"은 상태(L1)를 나타내고, "010"은 상태(L2)를 나타내고, "001"은 상태(L3)를 나타낸다. 데이터 상태의 디코딩된 값은 다른 디코딩된 값 중에서 써모미터 코드(thermometer code)일 수 있다.
그리하여, 도 3d에 도시된 예에서, 셀(315-0)에 대응하는 3개의 래치된 데이터 값은 "100"(예를 들어, 센싱 패스(P3)에 대응하는 1의 래치된 값, 센싱 패스(P2)에 대응하는 0의 래치된 값 및 센싱 패스(P1)에 대응하는 0의 래치된 값)이다. 유사하게, 셀(315-1)에 대응하는 3개의 래치된 데이터 값은 "010"(L2)이고, 셀(315-2)에 대응하는 3개의 래치된 데이터 값은 "001"(L3)이며, 셀(315-3)에 대응하는 3개의 래치된 데이터 값은 "100"(L1)이고, 셀(315-4)에 대응하는 3개의 래치된 데이터 값은 "000"(L0)이며, 셀(315-5)에 대응하는 3개의 래치된 데이터 값은 "001"(L3)이다.
본 발명의 실시예는 도 3a 내지 도 3d에 도시된 예로 제한되지 않는다. 예를 들어, 센싱 회로(350)는 메모리 셀의 센싱된 데이터 상태를 나타내기 위해 센스 증폭기 및/또는 데이터 래치 대신에 또는 이에 더하여 퓨즈 회로를 포함할 수 있다. 또한, 실시예는 센싱된 데이터 상태와 연관하여 특정 유형의 코드(예를 들어, 써모미터 코드)를 사용하는 것으로 제한되지 않는다.
하나 이상의 실시예에서, 다수의 다중 센싱 패스 중 하나 이상의 센싱 패스는 센싱 동작과 연관하여 반복될 수 있다. 예를 들어, 다수의 연속적인 다중 패스 중 하나 이상은 다수의 센싱 패스 중 후속하는 패스를 수행하기 전에 반복될 수 있다. 일례로서, 도 3b와 연관하여 설명된 제1 센싱 패스는 도 3c와 관련하여 설명된 제2 센싱 패스를 수행하기 전에 반복될 수 있다. 셀을 도통시키는 누적 전류로 인해 선택된 워드 라인 양단의 전압 강하는 워드 라인에 있는 다른 셀에 의해 도통되는 전류의 양을 감소시킬 수 있으므로, 센싱 패스 중 하나 이상의 센싱 패스를 반복하면 다른 이익 중에서 특히 센싱 동작의 정밀도를 개선시킬 수 있다. 예를 들어, 일부 경우에, 센싱 패스 동안 선택된 워드 라인 상의 전압 강하는 특정 셀에 대응하는 센스 증폭기가 트립하는지의 여부에 영향을 미치기에 충분할 수 있다. 일례로서, 특정 패스 동안 선택된 워드 라인 상의 전압 강하는 특정 상태(예를 들어, L1)로 프로그래밍된 셀이 센싱 패스 동안 임계 전류량 미만(예를 들어, 100nA에 비해 예를 들어 90nA)만 도통시켜서 셀의 상태가 오 판독(misread)될만큼 충분히 클 수 있다.
그러나, 센싱 패스 동안 적어도 임계 전류량을 도통시키는 셀에 대응하는 비트 라인은 후속적으로 디스에이블되므로, 디스에이블된 비트 라인에 연결된 셀은 동일한 센싱 패스가 반복되는 경우 선택된 워드 라인 양단의 전압 강하에 기여하지 않을 수 있다. 일부 경우에, 선택된 워드 라인 양단의 전압 강하의 감소량은 센싱 패스 동안 임계 전류량 미만의 전류량(예를 들어, 90nA)을 도통시킨 셀이 센싱 패스가 반복되는 경우 적어도 임계 전류량(예를 들어, 100nA)을 도통시킬만큼 충분할 수 있다. 그리하여, 다중 센싱 패스 중 하나 이상의 센싱 패스를 반복하면 대략/정밀 센싱 구조(coarse/fine sensing scheme)를 제공하는 것과 같은 이익을 제공할 수 있다. 예를 들어, 더 낮은 저항 레벨을 구비하는 셀은 특정 센싱 패스 동안 적어도 임계 전류량을 도통시킬 수 있고, 동일한 데이터 상태에 대응하지만 더 높은 저항 레벨을 구비하는 셀은 특정 센싱 패스가 반복되지 않는 경우 적어도 임계 전류량을 도통시키지 않을 수 있다.
도 3a 및 도 3b에 도시된 실시예는 멀티-레벨 셀(MLC)을 센싱하는 것을 포함하고 있으나, 실시예는 MLC로 또는 셀당 저장가능한 특정 개수의 데이터 상태로 제한되지 않는다. 예를 들어, 하나 이상의 실시예에서, 셀(315-0 내지 315-5)은 (예를 들어, SLC로 표시되는) 단일 레벨 셀일 수 있다. 하나 이상의 실시예에서, 전술된 바와 같이 다중 센싱 패스가 셀에 수행될 수 있다. 일부 이러한 실시예에서, 동일한 판독 전압이 다수의 센싱 패스 각각에 대해 선택된 워드 라인에 인가될 수 있다. 이전의 센싱 패스 동안 적어도 임계 전류량을 도통시키는 셀에 대응하는 비트 라인을 디스에이블시키면 동일한 판독 전압을 사용하는 후속 센싱 패스 동안 워드 라인 상의 전압 강하를 감소시킬 수 있다.
도 4는 본 발명의 하나 이상의 실시예에 따라 동작될 수 있는 적어도 하나의 메모리 디바이스(402)를 구비하는 컴퓨팅 시스템(401)(예를 들어, 메모리 시스템)의 기능 블록도이다. 컴퓨팅 시스템(401)은 메모리 디바이스(402)에 연결된 메모리 액세스 디바이스(403)(예를 들어, 프로세서, 메모리 제어기 등)를 포함한다. 본 발명의 하나 이상의 실시예에 따라, 메모리 디바이스(402)는 비휘발성 저항 메모리 디바이스(예를 들어, RRAM 디바이스)이다.
메모리 디바이스(402)는 메모리 어레이(400)를 포함한다. 어레이(400)는 도 1에 도시된 어레이(100)와 같은 저항 메모리 셀의 어레이일 수 있다. 메모리 디바이스(402) 및 메모리 액세스 디바이스(403)는 별개의 집적 회로로 구현되거나, 또는 메모리 액세스 디바이스(403) 및 메모리 디바이스(402)는 동일한 집적 회로, 칩, 또는 패키지에 병합될 수 있다. 메모리 액세스 디바이스(403)는 이산 디바이스(예를 들어, 마이크로프로세서)이거나 또는 예를 들어 응용 특정 집적 회로(ASIC)와 같은 펌웨어로 구현된 일부 다른 유형의 프로세스 회로일 수 있다.
I/O 연결부(462) 및 제어 연결부(472)는 액세스 디바이스(403) 및 메모리 디바이스(402) 사이에 통신 인터페이스를 제공한다. 도 4의 실시예는 I/O 회로(460)를 통해 I/O 연결부(462) 상에 제공된 어드레스 신호를 래치하기 위해 어드레스 회로(440)를 포함한다. 어드레스 신호는 메모리 어레이(400)에 액세스하기 위해 행 디코더(444) 및 열 디코더(446)에 의해 수신되고 디코딩된다.
메모리 디바이스(402)는 본 명세서에 설명된 하나 이상의 실시예에 따라 메모리 어레이(400)에 저장된(예를 들어, 프로그래밍된) 데이터를 센싱할 수 있는 센싱 회로(450)(예를 들어, 도 3b 내지 도 3d에 도시된 센싱 회로(350))를 포함한다. I/O 회로(460)는 메모리 액세스 디바이스(403)와 I/O 연결부(462)를 통해 양방향 데이터 통신을 위해 포함된다. 프로그램 회로(455)는 메모리 어레이(400)에 데이터를 프로그래밍(예를 들어, 기록)하기 위해 포함된다.
메모리 디바이스(402)는 메모리 액세스 디바이스(403)로부터 제어 연결부(472)에 의해 제공되는 신호를 디코딩할 수 있는 제어기(470)를 포함한다. 이들 신호는 다른 동작 중에서 특히 데이터 센싱(예를 들어, 판독) 및 데이터 프로그래밍(예를 들어, 기록)을 포함하는, 메모리 디바이스(402) 및 메모리 어레이(400)의 동작을 제어하는데 사용되는, 칩 신호, 기록 인에이블 신호 및 어드레스 래치 신호(특히)를 포함할 수 있다.
제어기(470)는 예를 들어 상태 기계, 시퀀서, 또는 일부 다른 유형의 제어 회로일 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 추가적인 회로 및 제어 신호들이 제공될 수 있고, 도 4의 메모리 디바이스의 상세는 설명의 편의를 위해 감소된 것이라는 것을 이해할 수 있을 것이다.
결론
본 발명은 저항 메모리 센싱 방법 및 디바이스를 포함한다. 하나의 이러한 방법은 저항 메모리 셀의 어레이의 선택된 전도성 라인에 연결된 셀의 그룹에 전압 기반 다중 패스 센싱 동작을 수행하는 단계를 포함한다. 전압 기반 다중 패스 센싱 동작은 대응하는 개수의 다중 패스 각각 동안 선택된 전도성 라인에 연속적으로 인가된 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 그룹의 셀의 지시를 제공하는 단계 및 다중 패스의 각 연속적인 패스에 대해, 다중 패스 중 이전의 패스와 연관하여 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블시키는 단계를 포함할 수 있다.
발명의 이하 상세한 설명에서는, 본 발명을 실시할 수 있는 하나 이상의 실시예를 예를 들어 도시하고 본 명세서의 일부를 형성하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 실시예를 실시할 수 있을 만큼 충분히 상세히 설명되고, 다른 실시예들이 사용될 수도 있으며 본 발명의 범위를 벗어남이 없이 공정, 전기적 및/또는 구조적 변경이 이루어질 수 있는 것으로 이해된다.
본 명세서에 사용된 바와 같이, 특히 도면에 있는 참조 부호에서 지시자 "N" 및 "M"은 이렇게 지시된 다수의 특정 특징부가 본 발명의 하나 이상의 실시예에 포함될 수 있다는 것을 나타낸다. 이해되는 바와 같이, 본 명세서에서 여러 실시예에 도시된 요소는 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환 및/또는 제거될 수 있다. 나아가, 이해되는 바와 같이, 도면에 제공된 요소의 비율과 상대적인 축척은 본 발명의 실시예를 예시하려고 의도된 것이므로 발명을 제한하는 것으로 해석되어서는 안 된다.
본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 연관된 나열된 항목 중 하나 이상의 항목의 임의의 조합 및 모든 조합을 포함한다.
본 명세서에 사용된 용어는 특정 실시예를 설명하기 위한 목적을 위한 것일 뿐이고 본 발명을 제한하기 위한 것이 전혀 아니다. 본 명세서에 사용된 바와 같이, "일", "하나의" 및 "상기"라는 단수 형태는 문맥이 명확히 달리 지시하지 않는 한, 또한 복수 형태를 포함하는 것으로 의도된다. 나아가, "포함하는" 및/또는 "구비하는"이라는 용어는 본 명세서에 사용된 때 언급된 특징, 완전체, 단계, 동작, 요소 및/또는 성분의 존재를 나타내는 것일 뿐, 하나 이상의 다른 특징, 완전체, 단계, 동작, 요소, 성분 및/또는 이들의 그룹의 존재 또는 추가를 배제하는 것이 아닌 것으로 이해된다.
특정 실시예들이 본 명세서에 도시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시예 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 명세서는 본 발명의 하나 이상의 실시예의 변경 또는 변형을 커버하도록 의도된다. 상기 상세한 설명은 예시적인 방식으로 이루어진 것일 뿐, 발명을 제한하는 것이 아닌 것으로 이해된다. 상기 실시예의 조합 및 본 명세서에 구체적으로 설명되지 않은 다른 실시예는 상기 상세한 설명을 검토하면 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기 구조와 방법이 사용되는 다른 응용을 포함한다. 그러므로, 본 발명의 하나 이상의 실시예의 범위는 특허청구범위에 주어진 것과 균등한 범위와 함께 첨부된 청구범위를 참조하여 결정되어야 한다.
상기 상세한 설명에서, 일부 특징은 본 명세서를 간결하게 하기 위하여 단일 실시예로 서로 그룹화되어 있다. 이러한 설명 방법은 본 발명의 개시된 실시예가 각 청구범위에 명시적으로 언급된 것보다 더 많은 특징을 사용하여야 하는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하 청구범위에서 나타나듯이, 본 발명의 주제는 단일 개시된 실시예의 모든 특징보다 더 적다. 따라서, 이하 청구범위는 본 상세한 설명에 포함되며, 각 청구범위는 별도의 실시예로서 각자 존재한다.

Claims (44)

  1. 저항 메모리 센싱 방법으로서,
    저항 메모리 셀의 어레이의 선택된 전도성 라인에 연결된 셀의 그룹에 전압 기반 다중 패스 센싱 동작(voltage based multiple pass sensing operation)을 수행하는 단계를 포함하되,
    상기 전압 기반 다중 패스 센싱 동작은,
    대응하는 개수의 다중 패스 각각 동안 상기 선택된 전도성 라인에 연속적으로 인가된 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 단계; 및
    상기 다중 패스의 각 연속적인 패스에 대해, 상기 다중 패스 중 이전의 패스와 연관하여 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블시키는 단계를 포함하는 저항 메모리 센싱 방법.
  2. 제1항에 있어서, 상기 대응하는 개수의 다중 패스의 각각과 연관하여 상기 그룹의 셀 각각에 대응하는 데이터 값을 래치하는 단계를 포함하는 저항 메모리 센싱 방법.
  3. 제1항에 있어서, 데이터 라인을 디스에이블시키는 단계는 상기 다중 패스 중 이전의 패스와 연관하여 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인에 디스에이블 전압을 인가하는 단계를 포함하는 것인 저항 메모리 센싱 방법.
  4. 제3항에 있어서, 상기 연속적인 다중 패스의 각각에 대해 상기 디스에이블 전압을 조절하는 단계를 포함하는 저항 메모리 센싱 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 다수의 상이한 상태 중 하나의 상태로 각각 프로그래밍된 멀티 레벨 셀의 그룹에 상기 전압 기반 다중 패스 센싱 동작을 수행하는 단계를 포함하되, 상기 다수의 상이한 상태의 각각은 상기 멀티 레벨 셀의 상이한 각 저항 레벨에 대응하는 것인 저항 메모리 센싱 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 선택된 전도성 라인에 인가된 제1 센스 전압에 응답하여 상기 그룹과 연관된 데이터 값의 제1 세트를 래치하는 단계로서, 상기 데이터 값의 제1 세트는 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 대응하는 데이터 라인을 구비하는 상기 그룹의 셀을 나타내는 것인, 상기 데이터 값의 제1 세트를 래치하는 단계; 및
    상기 대응하는 개수의 다중 패스와 연관하여 상기 선택된 전도성 라인에 연속적으로 인가된 대응하는 개수의 센스 전압에 응답하여 상기 그룹과 연관된 데이터 값의 다수의 세트를 후속적으로 래치하는 단계로서, 상기 후속적으로 래치된 데이터 값의 다수의 세트의 각각은, 각각 연속적으로 인가된 대응하는 개수의 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 대응하는 데이터 라인을 구비하는 상기 그룹의 셀을 나타내는 것인, 데이터 값의 다수의 세트를 후속적으로 래치하는 단계를 포함하는 저항 메모리 센싱 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 전압 기반 다중 패스 센싱 동작은 상기 대응하는 개수의 다중 패스 중 적어도 하나의 다중 패스를 반복하는 동작을 포함하는 것인 저항 메모리 센싱 방법.
  8. 저항 메모리 센싱 방법으로서,
    다수의 데이터 상태 중 하나의 상태로 각각 프로그래밍된 저항 메모리 셀의 그룹에 연결된 제1 전도성 라인에 제1 센스 전압을 인가하는 단계;
    상기 인가된 제1 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀을 결정하는 단계;
    상기 제1 전도성 라인에 인가된 제2 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 후속적으로 결정하는 단계;
    상기 제1 전도성 라인에 인가된 제3 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 후속적으로 결정하는 단계; 및
    상기 그룹의 셀의 각각에 대해, 상기 셀이 적어도 임계 전류량을 도통시키게 되는 상기 인가된 제1, 제2 및 제3 센스 전압 중 특정한 센스 전압에 기초하여 상기 셀에 대응하는 상기 다수의 데이터 상태 각각을 결정하는 단계를 포함하는 저항 메모리 센싱 방법.
  9. 제8항에 있어서, 상기 제2 센스 전압이 상기 제1 전도성 라인에 인가되는 동안 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계를 포함하는 저항 메모리 센싱 방법.
  10. 제9항에 있어서, 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계는 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀에 연결된 제2 전도성 라인에 제1 디스에이블 전압을 인가하는 단계를 포함하는 것인 방법.
  11. 제10항에 있어서, 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀에 연결된 상기 제2 전도성 라인에 상기 제1 디스에이블 전압을 인가하는 단계는 적어도 상기 제1 센스 전압만큼 큰 크기를 구비하는 제1 디스에이블 전압을 인가하는 단계를 포함하는 것인 방법.
  12. 제9항에 있어서, 상기 제3 센스 전압이 상기 제1 전도성 라인에 인가되는 동안 상기 인가된 제2 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계를 포함하는 저항 메모리 센싱 방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서, 상기 제3 센스 전압이 상기 제1 전도성 라인에 인가되는 동안 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계를 포함하는 저항 메모리 센싱 방법.
  14. 제13항에 있어서,
    상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계는 상기 인가된 제1 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀에 연결된 제2 전도성 라인에 제1 디스에이블 전압을 인가하는 단계를 포함하고;
    상기 제3 센스 전압이 상기 제1 전도성 라인에 인가되는 동안 상기 인가된 제2 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 디스에이블시키는 단계는 상기 인가된 제2 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀에 연결된 제2 전도성 라인에 제2 디스에이블 전압을 인가하는 단계를 포함하는 것인 저항 메모리 센싱 방법.
  15. 저항 메모리 셀을 센싱하는 방법으로서, 상기 방법은,
    저항 메모리 셀의 그룹에 다수의 상이한 센스 전압을 연속적으로 인가하는 단계; 및
    상기 센스 전압의 각각에 대해, 상기 그룹의 셀 중 임의의 셀이 상기 센스 전압의 각각에 응답하여 적어도 임계 전류량을 도통시키는지의 여부를 결정하는 단계를 포함하는 저항 메모리 셀 센싱 방법.
  16. 제15항에 있어서, 상기 센스 전압의 각각에 대해, 상기 센스 전압 중 이전의 인가된 전압과 연관하여 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 상기 그룹의 셀에 디스에이블 전압을 인가하는 단계를 더 포함하는 저항 메모리 셀 센싱 방법.
  17. 제16항에 있어서, 다수의 상이한 센스 전압을 저항 메모리 셀의 그룹에 연속적으로 인가하는 단계는 메모리 셀의 그룹에 연결된 액세스 라인에 상기 다수의 상이한 센스를 연속적으로 인가하는 단계를 포함하고, 디스에이블 전압을 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 상기 그룹의 셀에 인가하는 단계는 디스에이블 전압을 다수의 데이터 라인에 인가하는 단계를 포함하며, 상기 다수의 데이터 라인의 각각은 상기 센스 전압 중 이전에 인가된 전압과 연관하여 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 셀의 각각에 연결된 것인 저항 메모리 셀 센싱 방법.
  18. 제16항에 있어서, 상기 디스에이블 전압은 상기 센스 전압 중 이전에 인가된 전압과 동일한 것인 저항 메모리 셀 센싱 방법.
  19. 제16항에 있어서, 상기 센스 전압의 각각에 대하여, 상기 센스 전압 중 이전에 인가된 전압과 연관하여 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 상기 그룹의 셀과는 다른 상기 그룹의 셀에 레퍼런스 전압을 인가하는 단계를 더 포함하는 저항 메모리 셀 센싱 방법.
  20. 제19항에 있어서, 상기 레퍼런스 전압은 접지 전압을 포함하는 것인 저항 메모리 셀 센싱 방법.
  21. 제16항에 있어서, 상기 그룹에 인가된 상기 다수의 상이한 센스 전압의 각각에 대해 상기 디스에이블 전압을 조절하는 단계를 더 포함하는 저항 메모리 셀 센싱 방법.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서, 상기 센스 전압의 각각에 대해, 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 상기 그룹의 셀의 각 지시를 제공하는 단계를 더 포함하는 저항 메모리 셀 센싱 방법.
  23. 제15항 내지 제21항 중 어느 한 항에 있어서, 다수의 상이한 센스 전압을 연속적으로 인가하는 단계는,
    제1 센스 전압을 상기 셀의 그룹에 인가하는 단계;
    제2 센스 전압을 상기 셀의 그룹에 인가하는 단계; 및
    제3 센스 전압을 상기 셀의 그룹에 인가하는 단계를 포함하는 것인 저항 메모리 셀 센싱 방법.
  24. 제15항 내지 제21항 중 어느 한 항에 있어서, 다수의 상이한 센스 전압을 연속적으로 인가하는 단계는,
    제1 센스 전압을 상기 셀의 그룹에 인가하는 단계;
    제2 센스 전압을 상기 셀의 그룹에 인가하는 단계; 및
    상기 제1 및 상기 제2 센스 전압 중 적어도 하나의 센스 전압을 셀의 그룹에 한번을 초과하여 인가하는 단계를 포함하는 것인 저항 메모리 셀 센싱 방법.
  25. 제15항 내지 제21항 중 어느 한 항에 있어서, 다수의 상이한 센스 전압을 연속적으로 인가하는 단계는,
    제1 센스 전압을 상기 셀의 그룹에 인가하는 단계;
    상기 제1 센스 전압을 상기 셀의 그룹에 다시 인가하는 단계;
    제2 센스 전압을 상기 셀의 그룹에 인가하는 단계;
    상기 제2 센스 전압을 상기 셀의 그룹에 다시 인가하는 단계;
    제3 센스 전압을 상기 셀의 그룹에 인가하는 단계; 및
    상기 제3 센스 전압을 상기 셀의 그룹에 다시 인가하는 단계를 포함하는 것인 저항 메모리 셀 센싱 방법.
  26. 저항 메모리 센싱 방법으로서,
    다수의 데이터 상태 중 하나의 상태로 각각 프로그래밍된 저항 메모리 셀의 그룹에 연결된 제1 전도성 라인에 제1 센스 전압을 인가하는 단계;
    상기 인가된 제1 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀을 결정하는 단계;
    상기 제1 전도성 라인에 인가된 제2 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀을 후속적으로 결정하는 단계;
    상기 제1 센스 전압 및 상기 제2 센스 전압 중 적어도 하나의 센스 전압은 다중 센싱 패스에서 상기 제1 전도성 라인에 인가되고; 및
    상기 그룹의 셀의 각각에 대해, 상기 셀이 적어도 상기 임계 전류량을 도통시키게 되는 상기 인가된 제1 및 상기 제2 센스 전압 중 특정 센스 전압에 기초하여 상기 셀에 대응하는 상기 다수의 데이터 상태의 각각을 결정하는 단계를 포함하는 저항 메모리 센싱 방법.
  27. 저항 메모리 센싱 방법으로서,
    저항 메모리 셀의 어레이의 선택된 전도성 라인에 연결된 저항 메모리 셀의 그룹에 전압 기반 다중 패스 센싱 동작을 수행하는 단계를 포함하되,
    상기 전압 기반 다중 패스 센싱 동작은,
    제1 센싱 패스와 연관하여 상기 선택된 전도성 라인에 인가된 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 단계;
    동일한 센스 전압을 상기 선택된 전도성 라인에 후속적으로 재인가하고, 하나 이상의 후속하는 센싱 패스와 연관하여 재인가된 동일한 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 단계; 및
    상기 다중 패스 중 하나 이상의 연이은 패스의 각각에 대해, 상기 다중 패스 중 이전의 패스와 연관하여 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블시키는 단계를 포함하는 것인 저항 메모리 센싱 방법.
  28. 저항 메모리 디바이스로서,
    저항 메모리 셀의 그룹; 및
    제어기를 포함하되,
    상기 제어기는,
    저항 메모리 셀의 그룹에 다수의 상이한 센스 전압을 연속적으로 인가하는 동작; 및
    상기 센스 전압 각각에 대해, 상기 그룹의 셀 중 어느 셀이 상기 센스 전압의 각각에 응답하여 적어도 임계 전류량을 도통시키는지의 여부를 결정하는 동작을 제어하도록 구성된 것인 저항 메모리 디바이스.
  29. 저항 메모리 디바이스로서,
    저항 메모리 셀의 어레이; 및
    상기 어레이에 연결된 제어기를 포함하되,
    상기 제어기는, 상기 어레이의 선택된 전도성 라인에 연결된 셀의 그룹에 전압 기반 다중 패스 센싱 동작을 수행하도록 구성되며,
    상기 전압 기반 다중 패스 센싱 동작은,
    대응하는 개수의 다중 센싱 패스의 각각 동안 상기 선택된 전도성 라인에 인가된 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 동작을 포함하고;
    상기 다중 센싱 패스의 각 연속적인 패스에 대해, 디스에이블 전압이 상기 다중 센싱 패스 중 이전의 패스에 응답하여 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인에 인가되는 것인 저항 메모리 디바이스.
  30. 제29항에 있어서, 상기 다중 패스 중 이전의 패스에 응답하여 적어도 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인에 인가된 상기 디스에이블 전압은 상기 다중 패스의 각각에 대해 상이한 것인 저항 메모리 디바이스.
  31. 제29항에 있어서, 상기 제어기는 상기 전압 기반 다중 패스 센싱 동작에 응답하여 상기 셀의 그룹의 각 셀의 데이터 상태를 결정하도록 구성된 것인 저항 메모리 디바이스.
  32. 제29항에 있어서, 상기 셀의 그룹의 각 셀은 특정 저항 레벨과 각각 연관된 다수의 상이한 데이터 상태로 프로그래밍가능한 것인 저항 메모리 디바이스.
  33. 제29항 내지 제32항 중 어느 한 항에 있어서, 상기 다수의 상이한 센스 전압의 크기는 상기 다중 패스의 연속적인 패스의 각각에 대해 증가되는 것인 저항 메모리 디바이스.
  34. 제29항 내지 제32항 중 어느 한 항에 있어서, 상기 어레이는 교차점 어레이인 것인 저항 메모리 디바이스.
  35. 제29항 내지 제32항 중 어느 한 항에 있어서, 상기 대응하는 개수의 다중 패스의 각각 동안 상기 선택된 전도성 라인에 인가된 상기 다수의 상이한 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하도록 구성된, 상기 어레이의 상기 데이터 라인의 각각에 연결된 다수의 데이터 래치를 포함하는 저항 메모리 디바이스.
  36. 제29항 내지 제32항 중 어느 한 항에 있어서, 상기 저항 메모리 셀은 상기 선택된 전도성 라인에 연결된 제1 단자와, 상기 어레이의 다수의 데이터 라인 중 하나의 데이터 라인에 연결된 제2 단자를 각각 구비하는 2개의 단자 메모리 셀인 것인 저항 메모리 디바이스.
  37. 저항 메모리 디바이스로서,
    저항 메모리 셀의 어레이; 및
    상기 어레이에 연결된 센싱 회로를 포함하되,
    상기 센싱 회로는,
    상기 선택된 전도성 라인에 인가된 제1 센스 전압에 응답하여 셀의 그룹과 연관된 데이터 값의 제1 세트를 래치하는 동작으로서, 상기 데이터 값의 제1 세트는 상기 인가된 제1 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 대응하는 데이터 라인을 구비하는 상기 그룹의 셀을 나타내는 것인, 상기 래치하는 동작; 및
    상기 선택된 전도성 라인에 연속적으로 인가된 대응하는 개수의 센스 전압에 응답하여 상기 그룹과 연관된 데이터 값의 다수의 세트를 후속적으로 래치하는 동작으로서, 상기 후속적으로 래치된 데이터 값의 다수의 세트의 각각은 각 연속적으로 인가된 대응하는 개수의 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 대응하는 데이터 라인을 구비하는 상기 그룹의 셀을 나타내는 것인, 상기 후속적으로 래치하는 동작을 수행하도록 구성된, 상기 어레이의 선택된 전도성 라인에 연결된 상기 셀의 그룹에 수행된 센싱 동작과 연관하여 상기 그룹의 각 셀의 데이터 상태를 결정하는 것인 저항 메모리 디바이스.
  38. 제37항에 있어서, 상기 센싱 회로는 연속적으로 인가된 대응하는 개수의 센스 전압과 연관하여, 상기 이전에 인가된 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키도록 결정된 셀에 연결된 상기 데이터 라인을 디스에이블시키도록 구성된 것인 저항 메모리 디바이스.
  39. 제38항에 있어서, 상기 센싱 회로는 디스에이블 전압을 상기 각 데이터 라인에 인가함으로써 상기 이전에 인가된 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키도록 결정된 셀에 연결된 상기 데이터 라인을 디스에이블시키도록 구성된 것인 저항 메모리 디바이스.
  40. 제39항에 있어서, 상기 이전에 인가된 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키도록 결정된 셀에 연결된 각 데이터 라인에 인가된 디스에이블 전압은 각 연속적으로 인가된 센스 전압에 대해 조절되는 것인 저항 메모리 디바이스.
  41. 제40항에 있어서, 상기 센싱 회로는 상기 이전에 인가된 센스 전압 중 하나의 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키도록 결정된 셀에 연결된 상기 각 데이터 라인에 인가된 상기 디스에이블 전압을 증가시키도록 구성된 것인 저항 메모리 디바이스.
  42. 제37항 내지 제41항 중 어느 한 항에 있어서, 상기 그룹의 각 셀은 N개의 상태로 프로그래밍가능하고, 상기 그룹에 수행된 상기 센싱 동작과 연관하여 상기 선택된 전도성 라인에 인가된 센스 전압의 개수는 N 마이너스 일(N-1)인 것인 저항 메모리 디바이스.
  43. 제37항 내지 제41항 중 어느 한 항에 있어서, 상기 선택된 전도성 라인에 연속적으로 인가된 상기 센스 전압의 대응하는 개수는 적어도 2개인 것인 저항 메모리 디바이스.
  44. 저항 메모리 디바이스로서,
    저항 메모리 셀의 어레이; 및
    상기 어레이에 연결된 제어기를 포함하되,
    상기 제어기는, 상기 어레이의 선택된 전도성 라인에 연결된 저항 메모리 셀의 그룹에 전압 기반 다중 패스 센싱 동작을 수행하도록 구성되고, 상기 전압 기반 다중 패스 센싱 동작은,
    제1 센싱 패스와 연관하여 상기 선택된 전도성 라인에 인가된 센스 전압에 응답하여 적어도 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 동작;
    상기 선택된 전도성 라인에 동일한 센스 전압을 후속적으로 재인가하고, 하나 이상의 후속 센싱 패스와 연관하여 상기 재인가된 동일한 센스 전압에 응답하여 적어도 상기 임계 전류량을 도통시키는 상기 그룹의 셀의 지시를 제공하는 동작; 및
    상기 다중 패스 중 하나 이상의 연이은 패스의 각각에 대해, 상기 다중 패스 중 이전의 패스와 연관하여 상기 임계 전류량을 도통시킨 것으로 결정된 셀에 대응하는 데이터 라인을 디스에이블시키는 동작을 포함하는 것인 저항 메모리 디바이스.
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