KR100299071B1 - Mos형트랜지스터읽기전용 메모리장치 - Google Patents

Mos형트랜지스터읽기전용 메모리장치 Download PDF

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가네꼬 히사시
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Abstract

한 메모리셀의 이온주입영역이 인접메모리셀의 영역내로 오버래핑하는 것을 억제하고, 인접메모리셀의 문턱전압(VT)의 상승을 방지할 수 있는 MOS형 반도체 ROM장치를 제공한다. 이러한 반도체장치는 반도체기판과, 제 1 및 제2 선형영역들과, 제1 및 제2 상호접속선과, 제1 노치부 및 제1 도핑영역을 포함하고 있다. 상기 제1 선형영역은 상기 반도체기판상에 형성되고, 상기 제2 선형영역은 상기 제1 선형영역과 평행하게 상기 반도체기판상에 형성된다. 상기 제1 상호접속선은 상기 반도체 기판상에 형성되고, 상기 제1 및 제2 선형영역들과 직교하고, 상기 제2 상호접속선은 상기 제1 상호접속선과 평행하게 상기 반도체기판상에 형성된다. 상기 제1 노치부는 상기 제1 및 제2선형영역들간에 있는 상기 제1 상호접속선내에 형성되어 상기 제1 상호접속선의 협소부를 형성한다. 상기 제1 도핑영역은 상기 제1 및 제2 선형영역들사이로 한정되고 상기 제1 상호접속선의 협소부하부에 위치하며, 불순물로 도핑되어진다.

Description

MOS형 트랜지스터읽기전용 메모리장치
본 발명은 MOS형 마스크 ROM과 같은 반도체 읽기전용메모리("ROM")에 관한 것이다. 특히, 본 발명은 하나의 메모리셀에 상응하는 이온주입영역이 메모리의 인접 셀의 영역내로 연장되지 않은 ROM에 관한 것이다.
도 6a 및 6b는 일본공개특허공보 소61-288464호에 개시된 종래의 MOS형 마스크 ROM의 구조를 예시한다. 이 공보에 개시된 MOS형 마스크 ROM은 이온주입에 의하여 형성된 확산층이 평평한 표면을 형성하게 소자분리영역상에 형성되는 플래트셀(flat-cell) MOS형 마스크 ROM이다. 따라서, 플래트셀 마스크 ROM은 LOCOS방법을 이용한 선택산화에 의하여 소자분리영역이 형성되는 마스크ROM과 차이가 있다. 도6a는 종래의 MOS형 마스크 ROM의 평면도이고, 도 6b는 도 6a의 선 B-B'를 따라 절취한 단면도이다.
이 도면들에서 보여지는 바와 같이, MOS형 마스크 ROM은 P실리콘기판(100)을 포함하고 있고, 이 기판(100)상에는 선형 N+매립영역들(101 및 102)이 한 방향으로 평행하게 교대로 형성되어 있다. N+매립영역(101)은 복수의 메모리트랜지스터들(예컨대, 트랜지스터들 "a" 및 "b")을 위한 소스영역을 형성하고 마스크 ROM의 접지선에 해당한다. N+매립영역(102)은 트랜지스터 "a" 및 "b"를 위한 드레인영역을 형성하고 마스크 ROM의 비트라인에 해당한다. 또한, 기판(100)과 N+매립영역들(101 및 102)상에는 게이트산화막(110)이 형성되어 있고, 게이트산화막(110)상에는 폴리실리콘으로 만들어진 복수의 평행한 워드라인들(103)이 형성되어 있다. 또한, 이 워드라인들(103)은 선형 N+매립영역들(101 및 102)에 수직하게 형성되어 마스크 ROM내에서 복수의 메모리트랜지스터들(예컨대, 트랜지스터들 "a" 및 "b")의 게이트전극으로 역할을 한다.
더욱이, 도 6a에서 보여지는 바와 같이, P+분리영역들(200, 도면에서 가는 음영을 넣은 사각형들로 도시됨)은 N+매립영역들(101 및 102)과 워드라인들(103)에 근거한 자기정렬법을 통하여 이온주입된다. 다른 말로 하면, N+매립영역들(101 및 102)은 매우 진하게(highly) 도핑되고, 따라서, P+분리영역들(200)을 형성하기 위한 이온주입은 N+매립영역들(101 및 102)을 P+영역들로 변화시키지 않는다. 그러므로, 워드라인들(103)은 N+매립영역들(101 및 102)이외의 영역들을 위한 마스크로서 사용될 수 있고, P+분리영역(200)이 형성될 때 N+매립영역들(101 및 102)상에 별도의 마스크를 형성시킬 필요가 없다. 각각의 P+분리영역(200)은 인접한 워드라인들(103)에 의하여 형성된 인접한 메모리트랜지스터들간의 분리영역으로서 역할을 한다. 예를들면, 트랜지스터들인 "a" 및 "b"는 인접한 워드라인들(103)상에 위치되며 분리영역(200a)에 의하여 분리된다. 또한, N+매립영역들(101 및 102)간에 위치하며 워드라인(103)바로 아래에 위치한 영역은 채널영역(201)이다. 따라서, ROM내의 트랜지스터들의 각각은 채널영역(201)을 갖는다.
상술한 종래의 MOS형 마스크 ROM에서, ROM에 저장되는 데이터(즉, ROM코드)는 특정한 메모리트랜지스터들을 붕소로 선택적으로 도핑하여 형성된다. 상세하게는, MOS형 마스크 ROM상에 포토리소그래피공정으로 레지스트패턴이 형성되고, 이 레지스터를 마스크로서 사용하여 선택된 트랜지스터들 내로 붕소가 도핑된다(이러한 공정을 이후에는 "코드붕소도핑공정"이라 칭한다). 붕소가 도핑된 메모리트랜지스터의 문턱전압(VT)이 증가하고 미도핑된 트랜지스터의 문턱전압(VT)은 동일한 값으로 남아있기 때문에, 트랜지스터의 문턱전압들(VT)간의 차이에 근거하여 ROM으로부터 데이터가 읽혀질 수 있다. 예를 들면, 높은 문턱전압(VT)을 갖는 트랜지스터는, 전압(VREAD, 높은 문턱전압(VT)보다 낮은 전압)이 그 게이트전극(즉, 워드라인(103))에 인가될 때, 턴온(ON)되지 않는다. 반면에, 정상적인 문턱전압(VT)을 갖는 트랜지스터는, 전압(VREAD)이 그 게이트전극(즉, 워드라인(103))에 인가될 때, 턴온될 것이다. 이 ROM은 논리 "1"을 출력하도록 턴온되지 않는 트랜지스터들과 논리 "0"을 출력도록 턴온되는 트랜지스터들로 간주될 수 있다.
일반적으로, 마스크 ROM 또한 워드라인들(103)에 더하여 뱅크셀렉터라인을 갖는다. 그러므로, 붕소로 트랜지스터들을 도핑하여 ROM코드를 만드는 외에도, 뱅크셀렉터라인들에 의하여 형성되는 소정의 셀들은, ROM으로부터 데이터가 읽혀질 경우 원하지 않은 전류경로를 절단하기 위하여, 소정의 셀들 내에 채널스톱들을 만들도록 붕소로 도핑될 필요가 있다(이후에는 뱅크셀렉터라인에 의하여 형성되는 소정의 셀들 내에 붕소를 도핑하는 공정을 "채널스톱붕소도핑공정"이라 칭한다).
종래의 MOS형 마스크 ROM은 여러 가지 단점들을 갖고 있다. 예를 들면, 도 7a에서 보여진 바와 같이, 마스크 ROM의 디자인은 두께가 3000-5000Å인 층간막(104)이 워드라인들 및/또는 뱅크셀렉터라인들(103) 위에 형성되는 것을 필요로 한다. 그 후, 코드붕소도핑공정 및/또는 채널스톱붕소도핑공정을 수행하기 위하여, 층간막(104)상에 레지스트(106)가 형성되고, 이 레지스트(106)는 도핑공정동안에 붕소로 이온주입되어지는 ROM의 부위들에 상응하는 개구부들을 갖는다 이어서, 붕소는 마스크로서 레지스트(106)를 사용하면서 이온주입공정을 통하여 트랜지스터셀들 내에 도핑된다. 붕소는 층간막(104)을 통하여 이동되어야 하기 때문에, 약 200-350 KeV의 주입에너지를 공급하여 이온주입공정이 수행되어 붕소주입영역(105)을 형성한다. 이러한 큰 용량의 이온주입에너지를 사용하여 붕소를 주입하기 때문에, 붕소주입영역(105)은 비교적 크게되어 인접한 워드라인(또는 뱅크셀렉터라인)(103) 아래에 있는 영역으로 배어나오게 된다(도 7a참조).
반면에, 도 7b는 도핑공정동안에 층간막의 사용을 필요로 하지 않고 붕소이온을 주입하여 반도체장치의 붕소도핑영역(105A)을 형성할 수 있는 초기의 공정을 예시한 것이다. 붕소는 층간막을 통하여 이동하지 않으므로, 포토레지스트(106A)를 사용하여 단지 100-150 KeV의 이온주입에너지를 공급하여 붕소를 주입시킬 수 있다. 따라서, 도면에서 보여진 바와 같이, 붕소도핑영역(105A)은 인접한 워드라인(또는 뱅크셀렉터라인)(103A) 아래에 있는 영역으로 배어나오지 않게 된다. 그러나, 붕소가 주입된 후, 층간막이 도핑영역(105A) 및 워드라인(또는 뱅크셀렉터라인)(103A)상에 형성되어야만 한다. 그러므로, 특정 소비자를 위한 ROM의 맞춤(customization)생산은 층간막을 형성하기 전에 행하여져야 한다. 그 공정들은 ROM들을 대량으로 생산할 수 있게 하는 속도를 제한한다.
종래의 MOS형 마스크 ROM에서, 붕소도핑영역(105)이 인접한 워드라인(103) 아래에 있는 영역으로 배어나오기 때문에, 인접 워드라인(103)에 의하여 형성된 메모리셀의 문턱전압(VT)이 증가하고, 따라서, 인접 셀로부터 데이터가 읽혀질 수 있는 속도가 증가한다. 상기 문제점은 플래트-셀 ROM에 국한되지 않는다. 예를 들면, 분리확산공정으로 분리영역이 형성되는 MOS형 마스크 ROM에서도, ROM코드를 형성하기 위한 이온주입이 층간막을 통해 이온을 도핑함으로써 수행되기 때문에, 유사한 문제점이 발생한다. 따라서, 이온도핑영역은 도 7a와 관련하여 제시된 이유 때문에, 커지면서 인접한 메모리셀들에 대응하는 인접 영역들로 비어져 나오게 된다.
본 발명의 목적은 한 셀의 이온주입영역이 인접 셀의 영역속으로 오버래핑하는 것을 억제하고 인접 셀의 문턱전압(VT)의 상승을 방지할 수 있는 MOS형 반도체 ROM장치를 제공하는데 있다.
제1a도는 본 발명의 실시예에 따른 MOS형 반도체 ROM내의 트랜지스터메모리셀를 에워싸는 구조를 보여주는 평면도,
제1b도는 제1a도의 선 A-A'를 따라 절취한 단면도,
제2a도 내지 제2d도는 본 발명의 실시예에 따른 MOS형 트랜지스터 ROM의 제조공정을 보여주는 단면도들,
제3a도 및 제3b도는 본 발명의 실시예에 따른 MOS형 트랜지스터 ROM내에 ROM코드를 형성하는 공정을 보여주는 단면도들,
제4도는 본 발명의 실시예에 따른 MOS형 트랜지스터 ROM의 실례를 보여주는 평면도,
제5도는 본 발명의 실시예에 따른 MOS형 반도체 ROM의 워드라인 또는 뱅크셀렉터라인내의 노치형상의 예를 보여주는 도면,
제6a도는 종래의 MOS형 마스크 ROM의 평면도,
제6b도는 제6a도의 선 B-B'를 따라 절취한 단면도,
제7a도는 층간막을 통하여 이온이 주입되는 공정의 예시도,
제7b도는 층간막을 통하여 이온이 주입되지 않는 공정의 예시도,
제8도는 하나의 워드라인과 복수의 뱅크셀렉터라인들간의 관계를 보여주는 예시도,
제9도는 제8도에서 보여준 회로를 포함하는 배치도이다.
<도면의 주요부분에 대한 부호의 설명>
1,2,51 : N+매립영역 3, 52 : 워드라인
4, 53 : 뱅크셀렉터라인 5 : 이온주입영역
6 : 메모리셀 7 : 인접 셀
10 : 실리콘기판 11 : SiO2층
12 : SiN층 13 : 포토레지스트막
15 : 게이트산화막 16 : 노치부, 폴리실리콘막
17 : WSi막 35 : 층간막
40 : 레지스트 50 : 알루미늄비트라인
전술한 및 다른 목적들을 달성하기 위하여, 본 발명은 반도체장치를 제공한다. 이 반도체장치는 반도체기판; 상기 반도체기판상에 형성된 제1 선형영역; 상기 반도체기판상에 형성되고, 상기 제1 선형영역과 실질적으로 평행한 제2 선형영역; 상기 반도체기판상에 형성되고, 상기 제1 및 제2 선형영역들이 정렬된 방향과 교차하는 방향으로 배열되는 제 1 상호접속(interconnect)선; 상기 반도체기판상에 형성되고, 상기 제1 상호접속선과 실질적으로 평행한 제2 상호접속선; 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 형성되어 상기 제1 상호접속선의 협소부를 형성하는 제1 노치부; 및 상기 제1 및 제2 선형영역들사이의 상기 제1 상호접속선의 협소부 아래로 한정되며 불순물로 도핑된 제1 도핑영역을 포함하는 것을 특징으로 한다.
전술한 및 다른 목적들을 추가로 달성하기 위하여, 특정 반도체장치의 제조방법이 제공된다. 이 반도체장치의 제조방법은
(a) 반도체기판내에 제1 도전형을 가지며 실질적으로 평행한 제1 및 제2 선형영역들을 형성하는 단계;
(b) 상기 반도체기판상에 제1 및 제2 상호접속선들을 형성하는 단계로서, 상기 제1 상호접속선은 상기 제1 및 제2 선형영역들이 정렬된 방향과 교차하는 방향으로 정렬되고 상기 제2 상호접속선은 상기 제1 상호접속선과 실질적으로 평행하게 형성하는 단계;
(c) 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 제1 노치부를 형성하여 상기 제1 상호접속선의 협소부를 형성하는 단계; 및
(d) 상기 제1 및 제2 선형영역들 사이이며 상기 제1 상호접속선의 협소부 아래로 한정되는 제1 도핑영역내로 불순물을 도핑하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 상기 목적들과 이점들은 첨부한 도면들을 참조한 바람직한 실시예들을 상세히 설명함으로써 더욱 명확해질 것이다.
하기의 바람직한 실시예들의 설명은 특정한 구성들과 구성요소들을 개시한다. 그러나, 이러한 바람직한 실시예들은 단순히 본 발명의 예시들이고, 따라서, 후술하는 특정한 특징들은 이러한 실시예들을 용이하게 설명하기 위한 것이고 본 발명의 전체적인 이해를 제공하기 위하여 사용된 것일 뿐이다. 따라서, 이 기술분야의 숙련자는 본 발명이 이러한 특정 실시예들로 한정되지 않은 것임을 쉽게 이해할 것이다. 더욱이, 이 기술분야의 숙련자에게는 잘 알려진 본 발명에서의 다양한 구성들 및 구성요소들의 설명은 명쾌함과 간결함을 위하여 생략되었다.
도 la는 본 발명의 실시예에 따른 MOS형 반도체 ROM내의 한 영역의 평면도이고, 도 lb는 도 la의 선 A-A'를 따라 절취한 단면도이다.
이 도면들에서 보여진 바와 같이, MOS형 트랜지스터 ROM은 선형 N+매립영역들(1 및 2), 워드라인(3) 및 뱅크셀렉터라인(4)을 포함하고 있다. N+매립영역들(1 및 2)은 반도체기판(예를 들면, P실리콘기판)상에 평행하게 교대로 정렬되어 있다. 또한, N+매립영역(1)은 접지선을 구성하고, ROM의 트랜지스터메모리셀들(6)의 칼럼을 위한 소스영역을 형성하고, N+매립영역(2)은 비트라인을 구성하고 메모리셀(6)의 칼럼을 위한 드레인영역을 형성한다.
워드라인(3)과 뱅크셀렉터라인(4)은 폴리사이드로 제조되고, 반도체기판상에 평행하게 배열되며 N+매립영역들(1 및 2)에 대하여 수직하게 정렬된다. 워드라인(3, 즉, 게이트전극)이 N+매립영역(1, 즉, 소스영역) 및 N+매립영역(2, 즉, 드레인영역)과 교차하는 영역은 MOS형 트랜지스터 ROM의 트랜지스터 메모리셀(6)을 형성한다. 또한, 워드라인(3) 또는 뱅크셀렉터라인(4) 바로 아래에 위치하며 N+매립영역들(1 및 2, 즉, 소스영역과 드레인영역)간에 형성된 영역은 채널을 구성한다.
도 la에서 보여진 바와 같이, 노치부(16)가 N+매립영역들(1 및 2)사이에 위치하는 워드라인(3)의 일부분에 뱅크셀렉터라인(4)과 마주보게 형성된다. 워드라인(3)내에 노치부(16)를 형성시킴으로써, 코드가 ROM에 쓰여질 때 셀(6)의 아래에 형성된 이온주입영역(5)은 더욱 축소될 수 있고 셀(6)의 문턱전압(VT)을 여전히 적당히 증가시킬 수 있다. 다른 말로 하면, 노치부(16)는 트랜지스터 메모리셀(6)의 N+매립영역들(1 및 2)에 다리를 놓는(bridging) 워드라인(3)의 너비를 감소시키고, 이에 따라, 셀의 채널영역은 너비가 감소된다. 그 결과, 채널영역에 이온을 주입하여 이온주입영역(5)을 형성하는데 사용되는 포토레지스트내의 개구부는 더욱 작아져서, 이온주입영역(5)의 크기는 감소된다. 도 lb에서 보여진 바와 같이, 이온주입영역(5)의 크기가 작아지면, 이 영역(5)는 뱅크셀렉터라인(4)에 의하여 형성된 인접셀(7)에 해당하는 영역 내로 연장되지 않는다.
또한, 본 실시예에서, 인접한 워드라인들(3) 및/또는 뱅크셀렉터라인들(4)간의 분리영역들도 N+매립영역들(1 및 2), 워드라인들(3) 및/또는 뱅크셀렉터라인(4)에 기초를 둔 자기정렬법을 사용하는 이온주입법을 통하여 P+매립영역들을 만들어냄으로써 형성될 수 있다. 또한, 분리영역은 다른 공지된 분리확산법에 의하여 형성될 수 있다.
도 2a 내지 2d는 본 실시예에 기술된 MOS형 반도체 ROM를 제조하기 위한 공정을 보여주는 단면도이다. 도 2a에서 보여진 바와 같이, P실리콘기판(10) 상에 SiO2층(11)이 형성되고, 이 SiO2층(11)상에 SiN층(12)이 형성된다. 이어서, 도 2b에서 보여진 바와 같이, 알려진 포토리소그래피공정을 사용하여 전체표면상에 포토레지스트막(13)이 형성되고, 마스크로서 포토레지스트막(13)을 사용하여 건식에칭공정이 수행되어 N+매립영역들(1 및 2)에 해당하는 영역상에 놓여있는 막들(10 및 11)의 부분들을 제거한다. 이어서, 도 2c에서 보여진 바와 같이, 불순물(예를 들면, 비소)이 이온주입하여 N+매립영역들(1 및 2)이 형성되고, SiO2층(11), SiN층(12) 및 포토레지스트막(13)이 공지된 에칭공정에 의해 실질적으로 제거된다. 이어서, 도 2d에서 보여진 바와 같이, 기판(10)상에 게이트산화막(15)이 형성되고, 이 산화막(15)상에 폴리실리콘막(16)이 형성된다. 그런 다음, 폴리실리콘막(16)상에 WSi막(17)이 형성되고, 포토리소그래피공정과 건식에칭공정이 수행되어 도 la에서 예시한 바와 같은 워드라인(3)과 뱅크셀렉터라인(4)을 형성시킨다. 게이트라인들(3 및 4)이 에칭될 경우, 포토리소그래피공정 동안에 사용된 마스크는 패턴화되어 소정의 워드라인(3)과 소정의 뱅크셀렉터라인(4)의 소정의 부분에 노치부(16)를 형성한다. 이어서, 라인들(3 및 4)상에 층간막(35)이 형성되고, ROM 코드가 ROM내에 저장된다.
도 3a 및 3b는 MOS형 반도체 ROM내에 ROM코드를 저장하기 위한 공정의 단계들을 도시하는 단면도이다. 도 3a에서 보여진 바와 같이, 폴리실리콘기판(10) 속에 N+매립영역들(1 및 2)이 형성되고, 이 영역들(1 및 2)상에 게이트산화막(15)이 형성된다. 이어서, 게이트폴리사이드막이 산화막(15)상에 형성되고 에칭되어 워드라인(3) 및/또는 뱅크셀렉터라인(4)을 제공하고, 게이트폴리사이드막(3/4)상에 층간막(35)이 형성된다. 그런 후, 레지스트(40, 또는 레지스트와 질화막)가 포토리소그래피공정을 통하여 전표면상에 형성되어, 코드붕소도핑영역(또는 채널스톱붕소도핑영역)에 대응하는 위치에 위치된 개구부블 갖는다.
이어서, 도 3b에서 보여진 바와 같이, 마스크로서 레지스트(40)를 사용하여 코드붕소도핑공정(또는 채널스톱붕소도핑공정)이 수행되어 N+매립영역들(1 및 2)사이에 붕소를 주입하여 코드붕소도핑영역(5)(또는 채널스톱붕소도핑영역)을 형성한다. 그 결과, 붕소도핑영역(5)이 소정의 트랜지스터 메모리셀내에 형성되는 경우, 셀의 문턱전압(VT)이 올라간다.
MOS형 트랜지스터 ROM내에 ROM코드를 저장하는 공정동안에, 특정한 워드라인(3) 아래에 위치하고 코드붕소도핑공정이 행해지는 특정 셀들(즉 워드라인셀들)은 ROM내에 저장될 특정 데이터에 좌우된다. 그러므로, 도핑되는 특정 워드라인셀들은 사용자마다 다르게 된다. 반면에, 뱅크셀렉터라인들(4) 아래에 위치하고 채널스톱 도핑공정이 행하여지는 셀들(즉, 뱅크셀렉터라인셀들)은 모든 사용자들에 대하여 동일하다 그러므로, 노치부들(16)이 워드라인들(3)과 뱅크셀렉터라인들(4) 내에 제공되는 경우, 노치부들(16)은 도핑되는 특정 셀들에 해당하는 뱅크셀렉터라인들(4)의 부분들에만 형성되어질 것이다. 그러나, 노치부들(16)은 모든 셀들에 대응하는 워드라인들(3)의 부분들 상에 제공되어져야 한다. 따라서, 주문데이타가 ROM내에 저장될 경우, 데이터가 잠정적으로 쓰여질 셀(즉, 코드붕소도핑공정이 잠정적으로 행해질 각각의 셀)에 해당하는 워드라인들의 각 부분은 노치부(16)를 포함할 것이다.
도 4는 본 실시예의 MOS형 반도체 ROM을 구현한 실례를 도시한다. 이 도면에서 보여진 바와 같이, 복수의 알루미늄 비트라인들(50)과 복수의 N+매립영역들(51)이 반도체기판상에 세로방향으로 형성된다. 또한, 복수의 워드라인들(52)과 복수의 뱅크셀렉터라인들(53)은 기판 상에 가로방향으로 형성되고 알루미늄비트라인들(50) 및 영역들(51)과 교차한다.
또한, 뱅크셀렉터라인들(53)은 그룹화되어 제1 그룹 및 제2 그룹을 형성하고, 워드라인들(52)도 그룹화된다. 또한, 뱅크셀렉터라인들(53)의 그룹들은 워드라인들의 그룹(52)의 각 측에 배치된다. 그 결과, 라인들의 제1 그룹(53)은 워드라인(52a)에 인접한 뱅크셀렉터라인(53a)을 포함하고, 라인들의 제2 그룹(53)은 다른 워드라인(52b)에 인접한 뱅크셀렉터라인(53b)을 포함한다. 또한, 뱅크셀럭터라인(53a)은 N+매립영역들(51)간에 형성되고 인접한 워드라인(52a)과 마주보는 노치부들(16a)을 포함한다. 또, 채널스톱붕소도핑이 뱅크셀렉터라인(53a)의 노치된 부분들에 대응하는 셀들 내에서 수행되어 채널스톱붕소도핑영역(54a)을 형성한다. 유사하게, 뱅크셀렉터라인(53b)은 N+매립영역들(51)간에 형성되고 인접한 워드라인(52b)과 마주보는 노치부들(16b)을 포함한다. 또한, 채널스톱붕소도핑이 뱅크셀렉터라인(53b)의 노치된 부분들에 대응하는 셀들 내에서 수행되어 채널스톱붕소도핑영역(54b)을 형성한다.
상술한 메모리장치에서 보여진 바와 같이, 뱅크셀렉터라인들(53a 및 53b)의 채널스톱붕소도핑영역들(54a 및 54b)은 인접한 워드라인들(52a 및 52b)의 아래에 있는 영역으로 연장되지 않는다. 그 결과, 인접한 워드라인들(52a 및 52b)의 대응하는 셀들의 문턱전압(VT)은 증가하지 않고, 이러한 셀들로부터 데이터를 읽어내는데 걸리는 시간은 증가하지 않는다.
상술한 실시예에서, 노치부들(16a 및 16b)은 그것들이 너비가 크고 워드라인들(52a 및 52b)에 인접하기 때문에, 뱅크셀렉터라인들(53a 및 53b)을 위해서만 제공된다. 전류마진을 갖는 회로의 경우, ROM내의 더 많은 셀들의 문턱전압들(VT)이 잘못 증가하는 것을 방지하기 위하여 다른 뱅크셀럭터라인들(53) 내와 워드라인들(52)내에도 노치부(16)가 제공될 것이다. 또한, 상술한 실시예에서, 노치부(16)는 워드라인들(52a 및 52b)과 개별적으로 마주하는 뱅크셀렉터라인들(53a 및 53b)의 옆에만 제공된다. 그러나, 노치부들(16')은 도 5에서 보여진 바와 같이, 워드라인들(52)과 뱅크셀렉터라인들(53)의 양 옆에 제공될 수 있다. 그 결과, 라인들(52 및/또는 53)의 양 옆의 인접하는 셀들의 문턱전압(VT)이 증가되는 것이 방지된다.
도 8은 워드라인(52)과 복수의 뱅크셀렉터라인들(53a 내지 53f)간의 관계를 예시한다. 이 도면에 보여진 바와 같이, 6개의 뱅크셀렉터라인들(53a 내지 53f)을 이용함으로써, 하나의 디지트라인(D1)이 워드라인(52)에 의하여 덮여있는 8개의 셀들로부터 데이터를 읽어내는데 사용될 수 있다. 예를 들어, 이 도면에서 보여진 바와 같이, 만일 Vcc레벨신호가 뱅크셀렉터라인들(53b, 53d 및 53f)에 인가되고 GND레벨신호가 뱅크셀렉터라인들(53a, 53c 및 53e)에 인가된다면, 워드라인에 의하여 덮여있는 4번째 메모리셀내의 데이터가 읽혀져 터미널(VGI)을 통하여 출력될 것이다. 상세하게는, GND레벨신호가 뱅크셀렉터라인(53a)에 인가되므로, 트랜지스터들(BT21 및 BT22)은 턴오프(OFF)된다. 그러나, Vcc레벨신호가 뱅크셀렉터라인(53b)에 인가되기 때문에, 트랜지스터(BT1)는 턴온되고, 디지트라인상의 신호는 워드라인(52)의 메모리셀(4)에 인가된다. Vcc레벨신호가 뱅크셀렉터라인(53b)에 인가되기 때문에, 트랜지스터들(BT4la, BT42a, BT41b, BT42b)은 턴온된다. 따라서, 메모리셀(4)이 턴온된다고 가정하면(즉, 적당한 붕소도핑을 갖게되면), 신호는 셀(4)을 통하여 흐르게 되고 트랜지스터(BT42a)를 통하여 흐르게 된다. 마지막으로, Vcc레벨 신호가 뱅크셀렉터라인(53f)에 인가되고 트랜지스터들(BT6a 및 BT6b)은 턴온되기 때문에, 데이터는 트랜지스터(BT6a)를 통하여 터미널(VG1)로 출력된다. 또한, 데이터를 셀들(1 내지 4)로부터 읽어낼 경우, 터미널(VG1)은 가상적인 접지단자로서 역할을 하여 데이터를 출력한다. 반면에, 데이터가 셀들(5 내지 8)로부터 읽혀질 경우, 터미널(VG2)은 가상적인 접지단자로서 역할을 하여 데이터를 출력한다. 도9는 도 8에 보여진 회로를 포함하는 배치도이다. 전술한 바와 같이, 뱅크셀렉터라인들(53a 내지 53f)은 워드라인(52)내에 저장된 데이터에 무관하게 동일한 방식으로 사용된다. 그러므로, 뱅크셀렉터라인들(53a 내지 53f)에 대응하는 셀들은 각각의 ROM을 위해 동일한 방식으로 도핑된다. 반면에, 워드라인(52)내의 셀들은 특정 사용자의 명세내역에 의존하여 달라진다. 그러므로, 워드라인(52)의 셀들은 각 사용자를 위하여 다르게 도핑될 것이다.
지금까지 설명한 바람직한 실시예들은 이 기술분야의 숙련자가 본 발명을 실시하거나 이용할 수 있도록 제공된 것이다. 더욱이, 이러한 실시예들의 다양한 변형예들도 이 기술분야의 숙련자에게는 명백할 것이고, 여기서 정의된 주요 원리는 발명 능력의 이용없이도 다른 실시예들에 적용될 수 있다. 그러므로, 본 발명은 상술한 실시예들에 한정되지 않고, 청구범위에 의하여 한정된 최대의 범위에 따를 것이다.
상술한 바와 같이, 본 발명은 한 셀의 붕소도핑영역들이 인접한 셀의 영역으로 연장되는 것을 방지한다. 따라서, 인접 셀의 문턱전압(VT)은 상승이 방지되고, 인접 셀로부터 데이터가 읽혀질 속도는 감소되지 않는다. 그러므로, 본 발명은 데이터읽기동작시에 ROM이 읽혀지는 경우 데이터에러를 제거한다.

Claims (33)

  1. 반도체장치에 있어서, 반도체기판; 상기 반도체기판상에 형성된 제1 선형영역; 상기 반도체기판상에 형성되고, 상기 제1 선형영역과 실질적으로 평행한 제2 선형영역; 상기 반도체기판상에 형성되고, 상기 제1 및 제2 선형영역이 정렬된 방향과 교차하는 방향으로 정렬되는 제1 상호접속선; 상기 반도체기판상에 형성되고, 상기 제1 상호접속선에 실질적으로 평행한 제2 상호접속선; 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선 내에 형성되어 상기 제1 상호접속선의 협소부를 형성하는 제1 노치부; 상기 제1 및 제2 선형영역사이의 상기 제1 상호접속선의 협소부 아래로 한정되며, 불순물로 도핑된 제1 도핑영역을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1 및 제2 선형영역들은 트랜지스터의 소스 및 드레인을 형성하고, 상기 제1 상호접속선은 상기 트랜지스터의 게이트전극을 형성하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1 도핑영역내의 상기 불순물은 상기 트랜지스터의 문턱전압을 증가시키는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1 상호접속선은 상기 반도체장치내에서 워드라인 및 뱅크셀렉터라인중의 하나를 형성하는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제1 도핑영역내에 도핑된 상기 불순물은 상기 제1 및 제2 선형영역들사이의 상기 제2 상호접속선 아래로 한정되는 제2 영역을 오버랩하지 않는 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 제1 상호접속선은 워드라인이고, 상기 트랜지스터는 상기 반도체장치의 트랜지스터메모리셀을 형성하는 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 상기 제1 상호접속선은 뱅크셀렉터라인인 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 제2 상호접속선은 워드라인이고 상기 제1 노치부는 상기 워드라인과 마주보는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 제1 노치부는 상기 제2 상호접속선과 마주보는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 반도체기판상에 형성되고 상기 제1 상호접속선과 실질적으로 평행한 제3 상호접속선으로서, 상기 제1 상호접속선이 상기 제2 상호접속선 및 상기 제3 상호접속선 사이에 배치되는 제3 상호접속선; 및 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 형성되어 상기 제1 상호접속선의 상기 협소부를 추가로 형성하며 상기 제3 상호접속선과 마주보는 제2 노치부를 더 포함하는 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 형성되어 상기 제1 상호접속선의 상기 협소부를 추가로 형성하며, 상기 제1 노치부가 형성된 상기 제1 상호접속선의 한 측과 반대방향인 상기 제1 상호접속선의 한 측에 형성되는 제2 노치부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제6항에 있어서, 상기 제1 도핑영역은 상기 트랜지스터 메모리셀의 채널코드영역인 것을 특징으로 하는 반도체장치.
  13. 제7항에 있어서, 상기 제1 도핑영역은 상기 트랜지스터의 채널스톱영역인 것을 특징으로 하는 반도체장치.
  14. 반도체장치에 있어서, 반도체기판; 상기 반도체기판 상에 형성된 n x m 메모리트랜지스터셀들에 상응하는 n쌍의 선형영역들로서, 상기 n쌍의 선형영역들의 각각은 선형소스영역과 선형드레인영역을 포함하며, 실질적으로 평행한 n쌍의 선형영역들; 상기 반도체기판상에 형성된 m개의 워드라인들로서, 상기 n x m 개의 메모리 트랜지스터셀들을 위한 게이트전극들을 형성하고 실질적으로 서로 평행하며, 상기 n쌍의 선형영역들에 실질적으로 수직한 m개의 워드라인들; 상기 반도체기판상에 형성된 k개의 뱅크셀렉터라인들로서, k x n 개의 뱅크 셀렉터트랜지스터들을 위한 게이트전극들을 형성하고 실질적으로 서로 평행하며, 상기 n쌍의 선형영역들에 실질적으로 수직한 k개의 뱅크셀렉터라인들; 상기 k개의 뱅크셀렉터라인들 중의 소정의 뱅크셀렉터라인들내에 각각 형성되어 상기 소정의 뱅크 셀렉터라인들의 협소부들을 각각 형성하는 제 1노치부들; 및 상기 k x n개의 뱅크셀렉터트랜지스터들 중의 소정의 뱅크셀렉터트랜지스터들에 각각 상응하는 제1 도핑영역들로서, 상기 n개의 선형영역들 중의 소정의 쌍들간의 상기 소정의 뱅크셀렉터라인들의 상기 협소부들 아래로 한정되고, 불순물로 도핑된 제1 도핑영역들을 포함하는 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 제1 도핑영역들내의 상기 불순물은 상기 소정의 뱅크트랜지스터들의 문턱전압을 증가시키는 것을 특징으로 하는 반도체장치.
  16. 제14항에 있어서, 상기 제1 도핑영역들내에 도핑된 상기 불순물은 도핑되지 않은 상기 반도체장치내의 트랜지스터들의 제2 영역들을 오버랩하지 않은 것을 특징으로 하는 반도체장치.
  17. 제14항에 있어서, 상기 제1 노치부들 중의 적어도 하나는 상기 m개의 워드라인들 중의 적어도 하나와 마주보는 것을 특징으로 하는 반도체장치.
  18. 제14항에 있어서, 상기 소정의 뱅크셀렉터라인들내에 각각 형성되어 상기 소정의 뱅크셀렉터라인들의 상기 협소부들을 추가로 형성하는 제2 노치부들을 더 포함하며, 상기 제2 노치부들은 상기 제1 노치부들이 형성되는 한 측의 반대방향인 상기 소정의 뱅크셀렉터라인들의 한 측에 각각 형성되는 것을 특징으로 하는 반도체 장치.
  19. 반도체장치를 제조하기 위한 방법에 있어서,
    (a) 반도체기판내에 제1 도전형을 가지며 실질적으로 평행한 제1 및 제2 선형영역들을 형성하는 단계;
    (b) 상기 반도체기판상에 제1 및 제2 상호접속선들을 형성하는 단계로서, 상기 제1 상호접속선은 상기 제1 및 제2 선형영역들이 정렬된 방향과 교차하는 방향으로 정렬되고 상기 제2 상호접속선은 상기 제1 상호접속선과 실질적으로 평행하게 형성하는 단계;
    (c) 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 제1 노치부를 형성하여 상기 제1 상호접속선의 협소부를 형성하는 단계; 및
    (d) 상기 제1 및 제2 선형영역들사이의 상기 제1 상호접속선의 협소부 아래로 한정되는 제1 도핑영역내로 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제19항에 있어서, 상기 제1 및 제2 선형영역들은 트랜지스터의 소스 및 드레인을 형성하고, 상기 제1 상호접속선은 상기 트랜지스터의 게이트전극을 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  21. 제20항에 있어서, 상기 제1 도핑영역내의 상기 불순믈은 상기 트랜지스터의 문턱전압을 증가시키는 것을 특징으로 하는 반도체장치 제조방법.
  22. 제21항에 있어서, 상기 제1 상호접속선은 상기 반도체장치내에서 워드라인 및 뱅크 셀렉터라인중의 하나를 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  23. 제22항에 있어서, 상기 제1 도핑영역내에 도핑된 상기 불순물은 상기 제1 및 제2 선형영역들 사이의 상기 제2 상호접속선 아래로 한정되는 제2 영역을 오버랩하지 않는 것을 특징으로 하는 제조방법.
  24. 제20항에 있어서, 상기 제1 상호접속선은 워드라인이고, 상기 트랜지스터는 상기 반도체장치의 트랜지스터메모리셀을 형성하는 것을 특징으로 하는 제조방법.
  25. 제20항에 있어서, 상기 제1 상호접속선은 뱅크셀렉터라인인 것을 특징으로 하는 제조방법.
  26. 제25항에 있어서, 상기 제2 상호접속선은 워드라인이고 상기 제1 노치부는 상기 워드라인과 마주보는 것을 특징으로 하는 제조방법.
  27. 제19항에 있어서, 상기 제1 노치부는 상기 제2 상호접속선과 마주보는 것을 특징으로 하는 제조방법.
  28. 제27항에 있어서, 상기 단계(b)는 (b1) 상기 반도체기판상에 제3 상호접속선을 형성하는 단계로서, 상기 제3 상호접속선은 상기 제1 상호접속선과 실질적으로 평행하며 상기 제1 상호접속선이 상기 제2 상호접속선과 상기 제3 상호접속선 사이에 배치되게 제3 상호접속선을 형성하는 단계를 포함하고, 상기 단계(c)는, (c1) 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 제2 노치부를 형성하여 상기 제1 상호접속선의 상기 협소부를 추가로 형성하는 단계로서, 상기 제3 상호접속선과 마주보게 제2 노치부를 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  29. 제19항에 있어서, 상기 단계(c)는 (c1) 상기 제1 및 제2 선형영역들간에 있는 상기 제1 상호접속선내에 제2 노치부를 형성하여 상기 제1 상호접속선의 상기 협소부를 추가로 형성하는 단계로서, 상기 제1 노치부가 형성되어진 상기 제1 상호접속선의 한 측과 반대방향인 상기 제1 상호접속선의 한 측에 제2 노치부를 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  30. 제19항에 있어서, 상기 단계(b)는 (b1) 상기 제1 및 제2 선형영역들상에 산화막을 형성하는 단계; (b2) 상기 산화막상에 상호접속층을 형성하는 단계; 및 (b3) 상기 상호접속층을 에칭하여 상기 제1 및 제2 상호접속선들을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  31. 제30항에 있어서, 상기 단계(b3)는 (b3a) 상기 상호접속층상에 포토레지스트를 형성하는 단계; 및 (b3b) 상기 포토레지스트를 마스크로서 사용하여 상호접속층을 에칭하여 상기 제1 및 제2 상호접속선들을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  32. 제31항에 있어서, 상기 단계(c)는 (c1) 상기 제1 노치부에 상응하도록 상기 포토레지스트를 패턴화하고 상기 상호접속층을 에칭하여 상기 단계(b3b)의 상기 제1 노치부를 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  33. 제19항에 있어서, 상기 단계(d)는 (d1) 상기 제1 및 제2 상호접속선들상에 포토레지스트를 형성하는 단계로서, 제1 도핑영역의 크기와 상기 협소부의 너비에 상응하는 개구부를 갖도록 포토레지스트를 형성하는 단계; 및 (d2) 상기 개구부를 통해 불순물을 주입하여 상기 제1 도핑영역내로 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 하는 제조방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395606B1 (en) * 1999-07-21 2002-05-28 Advanced Micro Devices, Inc. MOSFET with metal in gate for reduced gate resistance
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2561071B2 (ja) * 1985-06-14 1996-12-04 株式会社リコー 半導体メモリ装置とその製造方法
JPS63278248A (ja) * 1987-03-13 1988-11-15 Fujitsu Ltd ゲ−トアレイの基本セル
JP2547017B2 (ja) * 1987-05-25 1996-10-23 アルプス電気株式会社 光センサ
JP2511485B2 (ja) * 1988-01-12 1996-06-26 沖電気工業株式会社 半導体記憶装置
JPH0263163A (ja) * 1988-08-29 1990-03-02 Nec Corp 不揮発性半導体記憶装置
US5172198A (en) * 1989-02-22 1992-12-15 Kabushiki Kaisha Toshiba MOS type semiconductor device
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
JP3368002B2 (ja) * 1993-08-31 2003-01-20 三菱電機株式会社 半導体記憶装置
JP3122297B2 (ja) * 1993-12-28 2001-01-09 株式会社東芝 半導体装置
US5418178A (en) * 1994-06-17 1995-05-23 At&T Corp. High-density read-only memory fabrication
JP3337578B2 (ja) * 1994-11-29 2002-10-21 三菱電機システムエル・エス・アイ・デザイン株式会社 半導体装置およびその製造方法

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