JPH11111955A

JPH11111955A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JPH11111955A
Application number: JP9291588A
Authority: JP
Inventors: Hajime Nomura; 一野村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-10-07
Filing date: 1997-10-07
Publication date: 1999-04-23
Anticipated expiration: 2017-10-07
Also published as: JP4024910B2

Abstract

(57)【要約】【課題】多値情報を記憶する半導体記憶装置の製造工
程を短縮でき，特に，情報の書き込みから製品完成まで
に必要とされるＴＡＴを短くすることが可能で，多値情
報の読み出しも容易な不揮発性半導体記憶装置及びその
製造方法を提供する。【解決手段】ワード線Ｗの下方に設けたゲート電極６
の両側方に一対のフィールド絶縁膜２をワード線Ｗ方向
と交差させて配置することにより，メモリセルトランジ
スタ１Ｃのアクティブ領域を４つの領域に分離し，それ
ら４つに分離された領域の内，任意の１つの領域１Ｃ1
に不純物を拡散させてソース拡散層７ａを形成すると共
に，このソース拡散層７ａに対して，ワード線Ｗを挟ん
で対向する領域１Ｃ2とフィールド絶縁膜２を挟んで対
向する領域１Ｃ4のいずれか一方もしくは両方に不純物
を拡散させてドレイン拡散層８ａ，８ｂを形成する。そ
して，ドレイン拡散層８ａを形成した場合とドレイン拡
散層８ｂを形成した場合とで，ドレイン拡散層８ａ，８
ｂからソース拡散層７ａに至る電流経路の長さが互いに
異なっていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，多値情報を記憶で
きる不揮発性半導体記憶装置及びその製造方法に関する
ものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置は，読み出し専
用に用いられるもので，ＲＯＭ（ＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）と呼ばれている。そのうち，記憶装置製
造のマスク工程の段階で情報を回路として書き込まれる
マスクＲＯＭは，高集積化が可能であり，低コストが実
現しやすいことから広く使用されている。そして，この
マスクＲＯＭに記憶する情報を多値とする技術が従来公
知になっている。

【０００３】その第１例として，ＮＡＮＤ型又はＮＯＲ
型のメモリセル構造のマスクＲＯＭにおいて，メモリセ
ルトランジスタのゲート電極を形成する工程の前後に，
ＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅ
ｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）のしきい値電圧Ｖｔ（以下，単
に「Ｖｔ」と記す）を変えるためのイオン注入工程やそ
のホトリソグラフィー工程を複数回行い，不純物濃度の
違いによりメモリセルトランジスタごとにＶｔを変える
ことで，多値情報の記憶を可能にする方法が知られてい
る。例えば，チャネル領域のｐ型不純物濃度を４通りと
し，Ｖｔの異なる４つのｎｃｈメモリセルトランジスタ
を形成する。これにより，４値の情報を記憶できるよう
になる。

【０００４】第２例として，雑誌エレクトロニクス（Ｅ
ｌｅｃｔｒｏｎｉｃｓ，Ｍａｒｃｈ２４，１９８３，ｐ
１２１〜ｐ１２３）には，メモリセルトランジスタすな
わちＭＩＳＦＥＴのゲート長（チャネル長）及びゲート
幅（チャネル幅）をメモリセルトランジスタごとに変え
ることで，多値記憶を可能とする手段が開示されてい
る。すなわち，フィールド絶縁膜形成時に情報を記憶す
る方法や，ポリシリコン・ワード線形成時に情報を記憶
する方法についての提案もなされている。

【０００５】第３例として，特開昭６２−２８７６６１
号には，メモリセルトランジスタのソース・ドレイン領
域を形成した後，ゲート電極側端に基板と同じ導電型の
高濃度不純物拡散領域を形成するか，または，そのよう
な領域を形成しないことで，多値情報を記憶可能として
いる。

【０００６】

【発明が解決しようとする課題】しかし，これら従来の
多値情報記憶技術には，次のような問題点がある。先ず
１点目として，ＴＡＴ（ターンアラウンドタイム：プロ
グラムデータを指定してから完成されるまでの時間）の
問題があげられる。マスクＲＯＭでは，ウエハープロセ
ス全般に費やす時間や，最終的なデータの書き込みから
製品出荷までの時間であるＴＡＴを製品の性格上短くし
たい。ところが，第１例で示したチャネル領域の不純物
濃度を制御する方法や第３例で示したゲート電極側端に
高濃度不純物層を形成する方法では，情報書き込みのた
めの特別なイオン注入工程とそのホトリソグラフィー工
程が必要となる。このため，ウエハープロセス全般に費
やす時間が長くなり，情報を書き込むために，コストの
負担も必要となる。また，第２例で示したゲート長及び
ゲート幅をメモリセルトランジスタごとに変える方法で
は，メモリセルトランジスタの形成終了前のゲート電極
形成時に多値情報を書き込まなければならない。このよ
うにメモリセルトランジスタ形成途中から最終的な情報
の書き込みを行うのでは，書き込みから製品出荷までの
時間（ＴＡＴ）を短くすることができない。

【０００７】２点目として，多値情報の読み出しにおけ
る問題点があげられる。多値情報を電気的信号として区
別するには，メモリセルトランジスタごとに，ソース・
ドレイン電流値（ｌｄｓ値）の差が明確となる必要があ
る。ここで第１例では，メモリセルトランジスタのｌｄ
ｓ値は，そのトランジスタのチャネル領域へイオン注入
された不純物濃度に依存する。ところが，イオン注入工
程が複数回続くと，近設効果によるレジストマスクの変
形や，マスクの合わせずれにより，イオン注入有効面積
が減少し，注入量不足が顕著となる。そのため，メモリ
セルトランジスタごとのｌｄｓ値差が不安定となり，多
値情報の読み出しが困難となる。この読み出しの困難さ
が，多値情報記憶デバイスの製品化を妨げていた。

【０００８】本発明の目的は，多値情報を記憶する半導
体記憶装置の製造工程を短縮でき，特に，情報の書き込
みから製品完成までに必要とされるＴＡＴを短くするこ
とが可能で，多値情報の読み出しも容易な不揮発性半導
体記憶装置及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
めに，請求項１の不揮発性半導休記憶装置は，ワード線
の下方に設けたゲート電極の両側方に一対のフィールド
絶縁膜をワード線方向と交差させて配置することによ
り，メモリセルトランジスタのアクティブ領域を４つの
領域に分離し，それら４つに分離された領域の内，任意
の１つの領域に不純物を拡散させてソース拡散層を形成
すると共に，このソース拡散層に対して，ワード線を挟
んで対向する領域とフィールド絶縁膜を挟んで対向する
領域のいずれか一方に不純物を拡散させてドレイン拡散
層を形成し，かつ，ワード線を挟んで対向する領域にド
レイン拡散層を形成した場合と，フィールド絶縁膜を挟
んで対向する領域にドレイン拡散層を形成した場合と
で，ドレイン拡散層からソース拡散層に至る電流経路の
長さが互いに異なっていることを特徴とする。この請求
項１の不揮発性半導体記憶装置は，電流経路の長さの相
違により，ワード線を挟んで対向する領域に形成された
ドレイン拡散層からソース拡散層に流れ込むソース・ド
レイン電流値（ｌｄｓ値）と，フィールド絶縁膜を挟ん
で対向する領域に形成されたドレイン拡散層からソース
拡散層に流れ込むソース・ドレイン電流値（ｌｄｓ値）
とが異なることとなるので，このｌｄｓ値の相違によっ
て多値情報を電気的信号として区別することができるよ
うになる。

【００１０】請求項２の不揮発性半導休記憶装置は，ワ
ード線の下方に設けたゲート電極の両側方に一対のフィ
ールド絶縁膜をワード線方向と交差させて配置すること
により，メモリセルトランジスタのアクティブ領域を４
つの領域に分離し，それら４つに分離された領域の内，
任意の１つの領域に不純物を拡散させてソース拡散層を
形成すると共に，このソース拡散層に対して，ワード線
を挟んで対向する領域とフィールド絶縁膜を挟んで対向
する領域の両方に不純物を拡散させてドレイン拡散層を
形成し，ゲート電極下のチャネル領域を共有する構造と
したことを特徴とする。この請求項２の不揮発性半導体
記憶装置は，ワード線を挟んで対向する領域に形成され
たドレイン拡散層とフィールド絶縁膜を挟んで対向する
領域に形成されたドレイン拡散層の両方からソース拡散
層にソース・ドレイン電流が流れ込むので，請求項１の
不揮発性半導休記憶装置に比べて，ソース・ドレイン電
流値（ｌｄｓ値）が大きくなる。なお，この請求項２の
不揮発性半導体記憶装置において，請求項３に記載した
ように，ゲート電極下のチャネル領域に形成される２つ
以上のドレイン拡散層からソース拡散層に至る電流経路
の長さが，各ドレイン拡散層によってそれぞれ異なる長
さになるように設定しても良い。

【００１１】また，請求項４の製造方法は，ワード線の
下方に設けたゲート電極の両側方に一対のフィールド絶
縁膜をワード線方向と交差させて配置することにより，
メモリセルトランジスタのアクティブ領域を４つの領域
に分離する工程と，これら４つに分離された領域の内の
少なくとも任意の１つの領域を露出させないようにレジ
ストマスクを形成する工程と，該レジストマスクの上か
ら不純物を拡散させる工程とを含むことを特徴とする。

【００１２】この請求項４の製造方法により，請求項１
〜３の不揮発性半導体記憶装置を短いＴＡＴで製造する
ことが可能となる。なお，４つの領域の内の１つの領域
だけを露出させないようにレジストマスクを形成した場
合は，１つのソース拡散層と２つのドレイン拡散層を形
成できる。また，４つの領域の内の２つの領域を露出さ
せないようにレジストマスクを形成した場合は，１つの
ソース拡散層と１つのドレイン拡散層を形成できる。一
方，４つの領域の全部を露出させないようにレジストマ
スクを形成した場合は，それらの領域には不純物拡散層
が形成されない。本発明によれば，メモリーセルトラン
ジスタにソース・ドレイン拡散層を形成させるための不
純物注入が，同時にメモリーセル・トランジスタに対し
てはＲＯＭデータの書き込み記憶工程にもなるので，工
程全般に費やすＴＡＴを短くできる。即ち，従来のマス
クＲＯＭでは，通常，形成終了したメモリーセルトラン
ジスタのゲート電極直上から，ＲＯＭデータ書き込みの
ためだけに，チャネル領域への不純物注入が行われる。
その際，データを書き込みたくないメモリーセルトラン
ジスタに対しては，レジストマスクを必要とし，そのた
めだけのホトリソグラフィー工程も必要になる。一方，
本発明では，ＲＯＭデータの書き込み工程であるソース
・ドレイン不純物注入が，書き込みのためだけに余計に
設けられた工程でないために，特別な工程を加えて行う
必要が無く，工程全般に費やすＴＡＴを短くでき，余分
なコストを負担しない。

【００１３】

【発明の実施の形態】以下，本発明の好ましい実施の形
態にかかる不揮発性半導体記憶装置を，その製造工程に
基づいて説明する。図１は，本発明の実施の形態にかか
る不揮発性半導体記憶装置としてのマスクＲＯＭを製造
するシリコン基板（Ｐ型単結晶シリコンウェハ）１の部
分的な平面図である。

【００１４】先ず，シリコン窒化膜をマスクとする選択
酸化によって，シリコン基板１の表面に，図１のごとき
形状のフィールド絶縁膜２を不連続に多数設け，素子分
離を行う。なお，これから形成される４つのメモリセル
１Ｃ，２Ｃ，３Ｃ及び４Ｃを具体例として，これらに基
づいて説明を進める。ただし，実際には，シリコン基板
１の表面には，これらメモリセル１Ｃ〜４Ｃ以外にも他
のメモリセルが同じ工程によって同時に形成される。例
えば，これらメモリセル１Ｃ〜４Ｃの中央にも，別のメ
モリセル５Ｃが形成される（更に，メモリセル１Ｃ〜４
Ｃの周りにも，別のメモリセルが同様に隣接して形成さ
れるが，それらのメモリセルは図示していない）。こう
して形成されたフィールド絶縁膜２の無いシリコン基板
１の表面の部分が各メモリセル１Ｃ，・・・のアクティ
ブ領域３となる。図示の例では，フィールド絶縁膜２
は，いずれも八角形状をなす絶縁膜部２ｂの両側方に絶
縁膜部２ｂよりも面積の小さい四角形状の絶縁膜部２ａ
をそれぞれ配置した形状を有する。そして，各フィール
ド絶縁膜２は，図１中においてｘ方向（図１中の横方
向）には，互いの絶縁膜部２ａ同士が隣り合うように所
定の間隔をあげて配置され，ｙ方向（図１中の上下方
向）には，絶縁膜部２ｂ，互いに隣り合うフィールド絶
縁膜２の絶縁膜部２ａ，２ａ，絶縁膜部２ｂ・・・の順
に交互に位置するように配置されている。更に，シリコ
ン基板１の表面に形成された各メモリセル１Ｃ，・・・
は，それぞれ上下左右の４つのフィールド絶縁膜２と隣
接するように配置されている。そして，上方に位置する
フィールド絶縁膜２の絶縁膜部２ｂ下部，左方に位置す
るフィールド絶縁膜２の右側の絶縁膜部２ａ，下方に位
置するフィールド絶縁膜２の絶縁膜部２ｂ上部及び右方
に位置するフィールド絶縁膜２の左側の絶縁膜部２ａ
が，各メモリセル１Ｃ，・・・を四方からそれぞれ囲む
いちに形成されている。

【００１５】次に，マスクとして用いたシリコン窒化膜
を除去した後，シリコン基板１の全表面を熱酸化し，ア
クティブ領域３にゲート酸化膜４を形成する。その後，
シリコン基板１の表面に例えばＣＶＤ法にてポリシリコ
ン膜を形成し，ｎ型不純物のリンをボリシリコン膜に熱
拡散する。そして，ホトリソグラフィー及びエッチング
技術にてポリシリコン膜をパターニングし，図２に示す
ワード線Ｗ（Ｗ0，Ｗ1，Ｗ2，Ｗ3，Ｗ4）を形成する。

【００１６】この場合，各ワード線Ｗ（Ｗ0〜Ｗ4）は，
シリコン基板１の表面に形成された各メモリセルを上下
方向く図２中のｙ方向）に接続するように延設する。具
体的に説明すると，例えばワード線Ｗ1は，メモリセル
１Ｃとメモリセル３Ｃを接続するように延設し，ワード
線Ｗ3は，メモリセル２Ｃとメモリセル４Ｃを接続する
ように延設する。また，各ワード線Ｗ（Ｗ0〜Ｗ4）の幅
は，各メモリセル内において互い隣り合って配置された
フィールド絶縁膜２の絶縁膜部２ａ，２ａに跨がるよう
に設定する。ここでメモリセル１Ｃについて断面で説明
すると，図３，４はいずれも図２のＡ−Ａ’断面矢視図
であり，図３はポリシリコン膜をパターニングする前の
状態を示し，図４はポリシリコン膜をパターニングして
ワード線Ｗ1を形成した後の状態を示している。この図
４に示したように，ワード線Ｗ1の幅をメモリセル１Ｃ
内において隣り合つているフィールド絶縁膜２の絶縁膜
部２ａ，２ａ同士の間隔よりも広く設定し，ワード線Ｗ
1の両縁部が隣り合うフィールド絶縁膜２の絶縁膜部２
ａ，２ａの両方に跨がるように配置する。

【００１７】図４に符号を付したように，こうして絶縁
膜部２ａ，２ａの間において露出するシリコン基板１の
表面にゲート酸化膜４を介して成膜されたワード線Ｗ1
の一部（即ち，ワード線Ｗ1の内，絶縁膜部２ａ，２ａ
の間において露出するシリコン基板１の表面に接触して
いる部分）が，メモリセル１Ｃのゲート電極６となる。
また，このゲート電極６の下方に位置するシリコン基板
１の表面の部分がメモリセル１Ｃのチャネル領域５であ
る。そして，このようにワード線Ｗ1を図２中のｙ方向
に延設すると共に，ワード線Ｗ1の一部に形成したゲー
ト電極６の両側方に互いに隣り合うフィールド絶縁膜２
の絶縁膜部２ａ，２ａをワード線Ｗ1と交差させて（図
示の例では，図２中のｘ方向）に配置したことにより，
メモリセル１Ｃのアクティブ領域３は，これらワード線
Ｗ1とフィールド絶縁膜２の絶縁膜部２ａ，２ａによ
り，ゲート電極６（チャネル領域５）を中心にして，４
つの領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4に分離された状
態となる。

【００１８】なお同様に，ワード線Ｗ1を成膜すること
によってメモリセル３Ｃにおいてもゲート電極６とチャ
ネル領域５が形成され，メモリセル３Ｃのアクティブ領
域３もゲート電極６（チャネル領域５）を中心にして，
４つの領域３Ｃ1，３Ｃ2，３Ｃ3及び３Ｃ4に分離された
状態となる。また，例えばワード線Ｗ3を成膜すること
によってメモリセル２Ｃ，４Ｃにおいてもゲート電極６
とチャネル領域５がそれぞれ形成され，これらメモリセ
ル２Ｃ，４Ｃのアクティブ領域３もゲート電極６（チャ
ネル領域５）を中心にして，４つの領域２Ｃ1，２Ｃ2，
２Ｃ3及び２Ｃ4と領域４Ｃ1，４Ｃ2，４Ｃ3及び４Ｃ4に
それぞれ分離された状態となる。

【００１９】次に，シリコン基板１の表面の各メモリセ
ル１Ｃ，・・・に，例えばｎ型不純物のヒ素をイオン注
入し，ソース拡散層７ａ，７ｂ及びドレイン拡散層８
ａ，８ｂを適宜形成する。ここで先に説明したように，
ワード線Ｗ（Ｗ0〜Ｗ4）の両側方に一対のフィールド絶
縁膜２を交差させて配置することにより各メモリセル１
Ｃ，・・・をゲート電極６を中心に４つの領域（例えば
領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4）にそれぞれ分離し
ているので，１つのメモリセルにつき，２組のソース拡
散層７ａ，７ｂ及びドレイン拡散層８ａ，８ｂをそれぞ
れ形成することが可能となる。この場合例えばメモリセ
ル１Ｃについていえば，領域１Ｃ1をソース拡散層７
ａ，領域１Ｃ2をドレイン拡散層８ａ，領域１Ｃ3をソー
ス拡散層７ｂ，領域１Ｃ4をドレイン拡散層８ｂとし，
ソース拡散層７ａに対しては，ゲート電極６（ワード線
Ｗ1）を挟んだ反対側の位置にドレイン拡散層８ａを配
置し，絶縁膜部２ａを挟んだ反対側の位置にドレイン拡
散層８ｂを配置する。また，ソース拡散層７ｂに対して
は，ゲート電極６（ワード線Ｗ1）を挟んだ反対側の位
置にドレイン拡散層８ｂを配置し，絶縁膜部２ａを挟ん
だ反対側の位置にドレイン拡散層８ａを配置する。これ
により，各メモリセル１Ｃ，・・・において，１つのソ
ース拡散層７ａもしくは７ｂと２つのドレイン拡散層８
ａ，８ｂによって，ゲート電極６下のチャネル領域５を
共有する構造をそれぞれ形成することができる。

【００２０】このようにメモリセルＣにソース拡散層７
ａ，７ｂとドレイン拡散層８ａ，８ｂを形成する工程
は，Ｍ1ＳＦＥＴを形成する工程であると同時に，シリ
コン基板１にＲＯＭデータを書き込み，多値情報を記憶
する工程となる。ここで図５に示すように，シリコン基
板１の表面に形成された４つのメモリセル１Ｃ，２Ｃ，
３Ｃ及び４Ｃについて多値情報を記憶する場合を例とし
て説明すると，次のようになる。

【００２１】先ず，シリコン基板１の表面にレジスト膜
を塗布した後，ホトリソグラフィー技術により各メモリ
セル１Ｃ，２Ｃ，３Ｃに対応するレジスト開口部９，１
０，１１を有するレジストマスクを形成する。この場
合，レジストマスクを形成することにより，前述のワー
ド線Ｗ1とフィールド絶縁膜２の絶縁膜部２ａ，２ａに
よって４つに分離された領域１Ｃ1，１Ｃ2，１Ｃ3及び
１Ｃ4の内の少なくとも任意の１つの領域を露出させな
いようにレジストマスクを形成する。なお，この例で
は，メモリセル１Ｃにおいてはレジスト開ロ部９から３
つの領域１Ｃ1，１Ｃ2及び１Ｃ4が露出するように構成
し，メモリセル２Ｃにおいてはレジスト開口部１０から
２つの領域２Ｃ1及び２Ｃ2が露出するように構成し，メ
モリセル３Ｃにおいてはレジスト開口部１０から２つの
領域３Ｃ1及び３Ｃ4が露出するように構成している。ま
た，メモリセル４Ｃに対応するレジスト開口部は形成し
ていない。

【００２２】次に，Ｓ／Ｄ（ソース・ドレイン）イオン
注入を行い，各開口部９，１０，１１内においてゲート
電極６（ワード線Ｗ）とフィールド絶縁膜２の絶縁膜部
２ａ，２ｂをマスクとするセルフアラインによってｎ＋
拡散層を形成する。これにより，メモリセル１Ｃにおい
てはソース７ａとドレイン８ａ，８ｂを有するメモリセ
ルトランジスタ１２が形成され，メモリセル２Ｃにおい
てはソース７ａとドレイン８ａを有するメモリセルトラ
ンジスタ１３が形成され，メモリセル３Ｃにおいてはソ
ース７ａとドレイン８ｂを有するメモリセルトランジス
タ１４が形成される。なお，メモリセル４Ｃはレジスト
開ロ部が無くレジストマスクが塗布されたままなので，
メモリセル４Ｃに形成されるメモリセルトランジスタ１
５はｎ＋拡散層を有さない。

【００２３】こうして，多値情報書き込みのＳ／Ｄイオ
ン注入後，レジストマスクを除去する。次に，シリコン
基板１の表面に，例えばＣＶＤ法にてＢＰＳＧ膜等の層
間絶縁膜１６を生成する。ここで，図６は，図５のＢ−
Ｂ’断面の一部を示す拡大図面である。この図６に示す
ように，更に，ホトリソグラフィー及びエッチング技術
にて，各メモリセル１Ｃ，・・・の４つの領域（例えば
メモリセル１Ｃについていえば領域１Ｃ1，１Ｃ2，１Ｃ
3及び１Ｃ4）に連通する接続孔１７を層間絶縁膜１６に
形成する。この場合，例えば互いに隣接するメモリセル
１Ｃの領域１Ｃ1とメモリセル５Ｃの領域５Ｃ3に１つの
接続孔１７を接続させて共有させるようなことができる
（なお，説明は省略するが，他の隣接するメモリセルの
領域同士においても同様に１つの接続孔を隣り合うメモ
リセルで共有させることが可能である）。

【００２４】次に，シリコン基板１の表面に，スパッタ
法にてアルミニウム膜を生成する。そして，ホトリソグ
ラフィー及びエッチング技術にて，アルミニウム膜を選
択的に除去し，図７に示すように，各メモリセル１Ｃ，
・・・に形成されたメモリセルトランジスタ１２〜１５
を電気的に接続するための金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2m
3及びＭ4）を形成する。ただし，各金属配線Ｍ（Ｍ0〜
Ｍ4）は，いずれも各メモリセル１Ｃ，・・・のゲート
電極６と斜めに交差させながら，ワード線Ｗ（Ｗ0〜Ｗ
4）と垂直な方向へジグザクに延設させて設ける。これ
により，金属配線Ｍ0は，メモリセル１Ｃの領域１Ｃ3及
びメモリセル２Ｃの領域２Ｃ3を電気的に接続し，金属
配線Ｍ1は，メモリセル１Ｃの領域１Ｃ2，１Ｃ4及びメ
モリセル２Ｃの領域２Ｃ2，２Ｃ4を電気的に接続し，金
属配線Ｍ2は，メモリセル３Ｃの領域３Ｃ3，メモリセル
１Ｃの領域１Ｃ1，メモリセル４Ｃの領域４Ｃ3及びメモ
リセル２Ｃの領域２Ｃ1を電気的に接続し，金属配線Ｍ3
は，メモリセル３Ｃの領域３Ｃ2，３Ｃ4及びメモリセル
４Ｃの領域４Ｃ2，４Ｃ4を電気的に接続し，金属配線Ｍ
4は，メモリセル３Ｃの領域３Ｃ1及びメモリセル４Ｃの
領域４Ｃ1を電気的に接続する。

【００２５】図８は，以上のように構成された各メモリ
セルトランジスタ１２〜１５から多値情報を読み出す様
子を説明するための等価回路図である。図中の四角形Ａ
は，シリコン基板１表面のメモリセル領域を示す。この
メモリセル領域Ａには先に説明した各メモリセルトラン
ジスタ１２〜１５が形成されている。また，図８ではメ
モリセル５Ｃに形成されたメモリセルトランジスタ２９
も併せて示している。

【００２６】図８に示すように，メモリセル領域Ａ外に
延長した金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，・・・）のそれ
ぞれには，スイッチング・トランジスタＳＷ／Ｂ（ＳＷ
／Ｂ０，ＳＷ／Ｂ1，ＳＷ／Ｂ2，・・・），スイッチン
グ・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ２，
・・・）が接続されている。先に図７で説明したよう
に，各金属配線Ｍ（Ｍ0〜Ｍ4）は，各メモリセル１Ｃ，
・・・の各領域に適宜電気的に接続されている。

【００２７】そして，偶数番目の金属配線Ｍ2m（ｍ＝
０，１，２・・・）に接続されているスイッチング・ト
ランジスタＳＷ／Ｂの各ゲートは，それぞれ偶数番目の
ワード線Ｗ２n（ｎ＝０，１，２・・・）に接続されて
いる。一方，奇数番目の金属配線Ｍ2m＋１（ｍ＝０，
１，２・・・）は，スイッチング・トランジスタＳＷ／
Ｂの他接続端からさらに延長され，番数が一つ少ない偶
数番目の金属配線Ｍ2m（ｍ＝０，１，２・・・）に接続
されて金属配線ＭＭ（ＭＭ0，ＭＭ1，ＭＭ2，・・・）
となっている（即ち，ｍが一致する金属配線Ｍ2m＋１と
金属配線Ｍ2mが接続されて金属配線ＭＭmとなってい
る）。

【００２８】金属配線Ｍ2m，Ｍ2m＋１（ｍ＝０，１，２
・・・）に接続されたスイッチング・トランジスタＳＷ
／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ２，・・・）の各ゲート
は，金属配線ＭＧ22又は金属配線ＭＧ23を経由して，そ
れぞれ金属配線Ｍ2m又はＭ2m＋１（ｍ＝０，１，２・・
・）に接続されている。ただし接続箇所は，金属配線Ｍ
（Ｍ0，Ｍ1，Ｍ2，・・・）がメモリセル領域Ａ外に延
長され，スイッチング・トランジスタＳＷ／Ｂ（ＳＷ／
Ｂ0，ＳＷ／Ｂ1，ＳＷ／Ｂ2，・・・）に接続されるま
での間に設定されている。

【００２９】また，スイッチング・トランジスタＳＷ／
Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ2，・・・）の他接続端から
さらに延長された金属配線（Ｍ0，Ｍ1，Ｍ2，・・・）
は，それぞれにおいて互いに接続されて，金属配線ＭＭ
Ｍ24，金属配線ＭＭＭ25となっている。これら金属配線
ＭＭＭ24，ＭＭＭ25はさらに延長され，それぞれスイッ
チング・トランジスタＳＷ／Ｇ1，ＳＣＷ／Ｇ2に接続さ
れている。このスイッチング・トランジスタＳＷ／Ｇ
1，ＳＷ／Ｇ2のゲートはそれぞれ，ワード線Ｗ2n，Ｗ2n
＋１（ｎ＝０，１，２・・・）に接続されている。又，
スイッチング・トランジスタトランジスタＳＷ／Ｇ1，
ＳＷ／Ｇ2の他接続端はそれぞれグラウンドに接地され
ている。

【００３０】図８において，スイッチング・トランジス
タＳＷ／Ｂ，スイッチング・トランジスタＳＷ／Ｇ1，
ＳＷ／Ｇ2は例えばＰｏｌｙＳｉゲートｎｃｈＭＩＳ
ＦＥＴを形成し，また，スイッチング・トランジスタＳ
Ｗ／Ｆは例えばＡＩゲートｎｃｈＭＩＳＦＥＴを形成し
て実現することができる。

【００３１】次に，図８に示した等価回路図をもとにし
て，書き込んだデータを読み出す動作を説明する。例え
ば，メモリセルトランジスタ１２に書き込まれたデータ
を読み出すためには，図８において，先ずワード線Ｗ1
を選択し，ゲート電圧Ｖｇｓを印加する。このＶｇｓ
は，スイッチング・トランジスタＳＷ／Ｂ2n＋１（ｎ＝
０，１，２・・・）に伝わりこれを開く。これにより，
金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2・・・）のうち，Ｍ2m＋１
（ｍ＝０，１，２・・・）のみがビット線Ｂ2m＋１（ｍ
＝０，１，２・・・）として機能するようになる。従っ
て金属配線ＭＭ0を選択すれば，ビット線Ｂ1を通じて，
ドレイン電圧Ｖｄｓがメモリセルトランジスタ１２に印
加される。

【００３２】さらに，このＶｄｓは金属配線ＭＧ22を伝
わって，スイッチング・トランジスタＳＷ／Ｆのうち，
金属配線Ｍ2と接続したものだけを開く。さらに，ワー
ド線Ｗ1がＶｇｓを印加することで，スイッチング・ゲ
ートＳＷ／Ｇ2が開く。これにより金属配線Ｍ2は，スイ
ッチング・トランジスタＳＷ／Ｂ2を閉じた状態でグラ
ウンドに接地され，接地線Ｇ1となる。

【００３３】続けて例えば，メモリセルトランジスタ２
９に書き込まれたデータを読み出すためには，図８にお
いてまずワード線Ｗ2を選択し，ゲート電圧Ｖｇｓを印
加する。このＶｇｓは，スイッチング・トランジスタＳ
Ｗ／Ｂ2n（ｎ＝０，１，２・・・）に伝わりこれを開
く。これにより，金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2・・・）
のうち，Ｍ2m（ｍ＝０，１，２・・・）のみがビット線
Ｂ2m（ｍ＝０，１，２・・・）として機能するようにな
る。

【００３４】従って金属配線ＭＭ1を選択すれば，ビッ
ト線Ｂ2を通じて，ドレイン電圧Ｖｄｓがメモリセルト
ランジスタ２９に印加される。さらに，このＶｄｓは金
属配線ＭＧ23を伝わって，スイッチング・トランジスタ
ＳＷ／Ｆのうち，金属配線Ｍ3と接続したものだけを開
く。さらに，ワード線Ｗ2がＶｇｓを印加することで，
スイッチング・ゲートＳＷ／Ｇ1が開く。これにより金
属配線Ｍ3は，スイッチング・トランジスタＳＷ／Ｂ3を
閉じた状態でグラウンドに接他され，接地線Ｇ2とな
る。

【００３５】以上に説明した動作を参考にして，図８の
等価回路において各メモリセルトランジスタからデータ
を読み出す動作を一般的に説明すると，次のようにな
る。即ち，ワード線Ｗ2ｎ＋１を選択すると，金属配線
Ｍ2m＋１が，ビット線Ｂ2m＋１（ｍ＝０，１，２・・
・）として機能し，金属配線Ｍ2m＋２（ｍ＝０，１，２
・・・）が，接地線Ｇ2m＋１（ｍ＝０，１，２・・・）
として機能する。又，ワード線Ｗ2ｎを選択すると，金
属配線Ｍ2mがビット線Ｂ2m（ｍ＝０，１，２・・・）と
して機能し，金属配線Ｍ2m＋１が接池線Ｇ2m（ｍ＝０，
１，２・・・）として機能する。従って，ワード線Ｗは
ロー（行）・データラインに，金属配線ＭＭはコラム
（列）・データラインにそれぞれ相当する。加えて図７
からもわかるように，選択するワード線Ｗ（Ｗ0，Ｗ1，
Ｗ2・・・）の行番号が，偶数２ｎであるか，奇数２ｎ
＋１であるか（ｎ＝０，１，２・・・）によって，同一
の金属配線Ｍがビット線としても接地線としても機能す
る。

【００３６】ここで，各メモリセルトランジスタから読
み出されるデータが多値情報となることを説明する。先
に図５で説明したように，メモリセルトランジスタ１２
にはソース７ａとドレイン８ａ，８ｂにｎ＋拡散層が形
成されている。ワード線Ｗ1を選択するとゲート電圧Ｖ
ｇｓがゲート電極６に，ビット線Ｂ1を選択するとドレ
イン電圧Ｖｄｓがドレイン８ａと８ｂに同時に印加され
る。すると，ゲート電極６と直角に交差してドレイン８
ａからソース・ドレイン電流ｌｄｓＡが，また，ゲート
電極６直下を途中通過しこれと交差してドレイン８ｂか
らソース・ドレイン電流ｌｄｓＢが，ソース７ａにソー
ス・ドレイン電流ｌｄｓＨＨとして流れ込む。このｌｄ
ｓＨＨは，接続孔１７を通じて接地線Ｇ1へ向かう。こ
の時，ドレイン電圧Ｖｄｓはソース７ｂ・ドレイン間に
も印加されるが，ここにはｎ＋拡散層が形成されていな
いため，ソース・ドレイン電流が流れ込むことはない。
また，ソース７ｂは接続孔１７を通じて金属配線Ｍ0に
つながるが，このときＭ0は高抵抗（フローティング）
状態であるため，これが接地線として働くことも無い。

【００３７】また先に図５で説明したように，メモリセ
ルトランジスタ１３にはソース７ａとドレイン８ａのみ
にｎ＋拡散層が形成されている。ワード線Ｗ3を選択す
るとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ，
を選択するとじレイン電圧Ｖｄｓがドレイン８ａに印加
される。すると，ドレイン８ａからソース・ドレイン電
流ｌｄｓがソース７ａにソース・ドレイン電流ｌｄｓＨ
として流れ込む。このｌｄｓＨは，接続孔１７を通じて
接地線Ｇ1へ向かう。

【００３８】また先に図５で説明したように，メモリセ
ルトランジスタ１４にはソース７ａとドレイン８ｂのみ
にｎ＋拡散層が形成されている。ワードＷ1を選択する
とゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ3を
選択するとドレイン電圧Ｖｄｓがドレイン８ｂに引加さ
れる。すると，ドレイン８ｂからソース・ドレイン電流
ｌｄｓがソース７ａにソース・ドレイン電流をｌｄｓＬ
として流れ込む。このｌｄｓＬは，接続孔１７を通じて
接地線Ｇ３へ向かう。ただし，このソース・ドレイン電
流ｌｄｓＬは，チャネル長に相当する距離がソース・ド
レイン電流ｌｄｓＨに比べ長いため，電流値がより小さ
くなる。

【００３９】また先に図５で説明したように，メモリセ
ルトランジスタ１５上にはレジスト開ロ部が無く，ｎ＋
拡散層が形成されていない。図８において，たとえワー
ド線Ｗ3，ビット線Ｂ3を選択しても，ソース・ドレイン
電流ｌｄｓＬＬは極微小な値をとる。従って，メモリセ
ルトランジスタ１２，１３，１４，１５から読み出すソ
ース・ドレイン電流のｌｄｓの値は，ｌｄｓＨＨ，ｌｄ
ｓＨ，ｌｄｓＬ，ｌｄｓＬＬの順に小さくなり，それぞ
れデータＨＨ，Ｈ，Ｌ，ＬＬに相当する多値情報を与え
ることができる。これらを整理して表１に示す。

【００４０】

【表１】

【００４１】ところで，多値情報を容易に読み出すため
には，各ソース・ドレイン電流ｌｄｓＨＨ，ｌｄｓＨ，
ｌｄｓＬ，ｌｄｓＬＬの電流値差が明確にならねばなら
ない。そのために寸法を規定する必要のある形状を，図
９に示したメモリセルトランジスタ１２において説明す
る。図９において，ａ，ｂは，ドレイン８ａからソース
７ａに流れ込むソース・ドレイン電流ｌｄｓＡの電流経
路におけるゲート長ＬＡ（チャネル長）とゲート幅ＷＡ
（チャネル幅）に相当する。又，ドレイン８ｂからソー
ス７ａに流れ込むソース・ドレイン電流ｌｄｓＢの電流
経路を例えば図中の実線矢印のように取れば，その電流
経路におけるゲート長ＬＢ（チャネル長）とゲート幅Ｗ
Ｂ（チャネル幅）はそれぞれａ＋２ｂ，ｘとなる。ｘは
アクティブ領域の形成時に決まる寸法であり，必ずａよ
りも短い。この時，ｌｄｓＨＨはｌｄｓＨとｌｄｓＬの
和であることから，ｌｄｓＨ＝２×ｌｄｓＬであれ
ば，ＩｄｓＨＨ，ＩｄｓＨ，ｌｄｓＬ，ＩｄｓＬＬの電
流値それぞれの間に，ＩｄｓＬに相当する電流値差が発
生する。

【００４２】すなわち，（ＷＡ／ＬＡ）＝２×（ＷＢ／ＬＢ）となる必要がある。従って，（ｂ／ａ）＝２×｛ｘ／（ａ＋２ｂ）｝という関係が成立する。これより，ｘはａ，ｂを用い
て，ｘ＝（ｂ／２ａ）×（ａ＋２ｂ）と表すことが出来る。例えば，ｂ＝ａ／２とすれば，ｘ
＝ａ／２となり，ｂ＝ａ／３とすれば，ｘ＝５ａ／１８
を得る。すなわち，ａとｂの簡単な寸法比率からｘを想
定し，電流値差を明確にすることが出来る。

【００４３】以上，本発明の好ましい実施の形態を説明
したが，本発明は以上の形態に限定されないことは勿論
であり，当業者の想到し得る範囲において適宜変更する
ことが可能である。

【００４４】

【発明の効果】本発明によれば，ＲＯＭデータの書き込
みをソース・ドレインの不純物注入工程にて行うので，
特別なホトリソグラフィー工程や特別なエッチング又は
イオン注入工程を，新たに設ける必要がない。従って，
ウエハープロセス全般に費やすＴＡＴを短く，かつコス
トを安くできる。また，メモリセル領域及びその周辺へ
ソース・ドレインの不純物注入を同時に行えば，トラン
ジスタの形成は終了する。加えて，その後の配線工程が
１層配線なので，ＲＯＭデータ書き込み後のＴＡＴも短
くできる。

【００４５】また，４値の多値情報を記憶するのであれ
ば，ＲＯＭデータの書き込みはわずか１回のソース・ド
レインの不純物注入で良い。従って，書き込むＲＯＭデ
ータを多値情報とするために，複数回のホトリソグラフ
ィー工程やエッチング又はイオン注入工程などを必要と
せず，ＴＡＴを短くかつコストを安くできる。簡単な寸
法比較によって，メモリセルトランジスタから読み出さ
れるソース・ドレイン電流ｌｄｓの電流値差を明確にす
ることができるため，多値情報の読み出しが容易であ
る。また，このｌｄｓの相対的な電流値差は，メモリセ
ルトランジスタのチャネル領域やＳ／Ｄ拡散層の不純物
濃度に依存しないため，ＲＯＭデータ書き込み後のウエ
ハープロセス処理条件，特に熱処理条件の変更等による
影響を受けない。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる不揮発性半導体記
憶装置としてのマスクＲＯＭを製造するシリコン基板の
部分的な平面図である。

【図２】ワード線を形成したシリコン基板の部分的な平
面図である。

【図３】図２のＡ−Ａ’断面矢視図であり，ポリシリコ
ン膜をパターニングする前の状態を示している。

【図４】図２のＡ‐Ａ’断面矢視図であり，ボリシリコ
ン膜をパターニングしてワード線を形成した後の状態を
示している。

【図５】各メモリセルトランジスタを形成するためのレ
ジスト開ロ部の説明図である。

【図６】図５のＢ−Ｂ’断面の一部を拡大して示した図
面である。

【図７】各金属配線を形成したシリコン基板の部分的な
平面図である。

【図８】メモリセルトランジスタから多値情報を読み出
す様子を説明するための等価回路図である。

【図９】多値情報を記憶するためのメモリセルトランジ
スタの拡大図である。

【符号の説明】

２フィールド絶縁膜３アクティブ領域６ゲート電極Ｗワード線１Ｃ，２Ｃ，３Ｃ，４Ｃメモリセル

Claims

【特許請求の範囲】

【請求項１】ワード線の下方に設けたゲート電極の両
側方に一対のフィールド絶縁膜をワード線方向と交差さ
せて配置することにより，メモリセルトランジスタのア
クティブ領域を４つの領域に分離し，それら４つに分離
された領域の内，任意の１つの領域に不純物を拡散させ
てソース拡散層を形成すると共に，このソース拡散層に
対して，ワード線を挟んで対向する領域とフィールド絶
縁膜を挟んで対向する領域のいずれか一方に不純物を拡
散させてドレイン拡散層を形成し，かつ，ワード線を挟
んで対向する領域にドレイン拡散層を形成した場合と，
フィールド絶縁膜を挟んで対向する領域にドレイン拡散
層を形成した場合とで，ドレイン拡散層からソース拡散
層に至る電流経路の長さが互いに異なっていることを特
徴とする不揮発性半導体記憶装置。
【請求項２】ワード線の下方に設けたゲート電極の両
側方に一対のフィールド絶縁膜をワード線方向と交差さ
せて配置することにより，メモリセルトランジスタのア
クティブ領域を４つの領域に分離し，それら４つに分離
された領域の内，任意の１つの領域に不純物を拡散させ
てソース拡散層を形成すると共に，このソース拡散層に
対して，ワード線を挟んで対向する領域とフィールド絶
縁膜を挟んで対向する領域の両方に不純物を拡散させて
ドレイン拡散層を形成し，ゲート電極下のチャネル領域
を共有する構造としたことを特徴とする不揮発性半導体
記憶装置。
【請求項３】前記ゲート電極下のチャネル領域に形成
される前記２つのドレイン拡散層からソース拡散層に至
る電流経路の長さが互いに異なっていることを特徴とす
る請求項２に記載の不揮発性半導体記憶装置。
【請求項４】ワード線の下方に設けたゲート電極の両
側方に一対のフィールド絶縁膜をワード線方向と交差さ
せて配置することにより，メモリセルトランジスタのア
クティブ領域を４つの領域に分離する工程と，これら４
つに分離された領域の内の少なくとも任意の１つの領域
を露出させないようにレジストマスクを形成する工程
と，該レジストマスクの上から不純物を拡散させる工程
とを含むことを特徴とする不揮発性半導体記憶装置の製
造方法。