KR100686630B1 - 반도체장치 및 패턴형성방법 - Google Patents

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Abstract

메모리에 있어서 파장이하의 선폭을 가지는 미세한 워드선이나 데이터선을 패터닝할 때, 메모리어레이와 서브 워드드라이버나 센스앰프의 경계부에 있어서, 패턴단부에서 생기는 회절광이 간섭하기 때문에 워드선이나 데이터선단이 쇼트하기도 하고, 단선을 일으키는 문제가 있다.
워드선이나 데이터선을 패터닝하기 위한 마스크패턴(a)에 있어서, 종단부에 인접하는 워드선의 길이를 변화시켜 선단을 비켜놓고, 더욱이 워드선단을 경사지게 모서리를 떼어낸다.
레지스트 패턴내의 분리나 패턴끼리의 접촉을 방지할 수 있어, 패터닝하는 배선의 단선이나 배선 사이의 쇼트를 방지할 수 있다.

Description

반도체장치 및 패턴형성방법{semiconductor device and method for patterning}
도 1은 본 발명의 제 1의 비대칭 워드선단,
도 2는 본 발명의 제 1의 비대칭 워드선단의 광학 시뮬레이션 결과,
도 3은 DRAM의 칩구성도,
도 4는 서로 번갈아 배치된 계층 WD방식 어레이의 구성도,
도 5는 서로 번갈아 배치된 계층 WD방식 어레이의 회로도,
도 6은 본 발명의 비대칭 워드선단 및 데이터선단,
도 7은 본 발명의 제 2, 제 3의 비대칭 워드선단,
도 8은 본 발명의 제 3의 비대칭 워드선단의 광학시뮬레이션 결과,
도 9는 본 발명의 제 4, 제 5의 비대칭 워드선단,
도 10은 본 발명의 제 4의 비대칭 워드선단의 광학시뮬레이션 결과,
도 11은 본 발명의 제 5의 비대칭 워드선단의 광학시뮬레이션 결과,
도 12는 본 발명의 제 1의 비대칭 데이터선단,
도 13은 본 발명의 비대칭 게이트를 사용한 게이트어레이,
도 14는 종래의 워드선단,
도 15는 종래의 워드선단의 광학시뮬레이션 결과,
도 16은 종래의 제 2의 워드선단의 광학시뮬레이션 결과이다.
(부호의 설명)
WL‥‥워드선
SWD‥‥서브 워드드라이버
Shunt‥‥워드션트 영역
SA‥‥센스앰프
MC‥‥메모리셀
MWLB‥‥메인워드선
FX‥‥서브 워드드라이버 선택선
SHRU, SHRD‥‥공유 SA선택선
CSP‥‥PMOS 커먼(common)소스
CSN‥‥NMOS 커먼(common)소스
BLEQ‥‥데이터선 이퀄라이즈(equalize)선
VBLR‥‥데이터선 참조전원
SIO, SIOB‥‥서브 I/O선
M1‥‥배선층
CONT‥‥콘택트
ACT‥‥MOS트랜지스터의 활성영역
CP‥‥보조패턴
SNCT‥‥캐패시터용 콘택트
DLCT‥‥데이터선용 콘택트
FG‥‥MOS트랜지스터의 게이트
NWEL‥‥N형 웰 영역
CNT‥‥게이트용 콘택트
CNTL‥‥확산층용 콘택트.
본 발명은 미세한 패턴을 형성하는 광 리소그래피(lithography)에 관한 것으로, 특히 반도체장치를 제조할 때의 노광(露光)방법에 관한 것이다.
반도체 메모리나 마이크로프로세서의 고집적화, 고속화를 진척시키기 위해서는, ULSI의 미세화가 필수이다. 그것을 위한 가장 중요한 과제로서, 광 리소그래피의 미세화가 있다. 현재 광 리소그래피에서는 노광장치의 광파장 이하의 패턴을 형성하고 있다. 일례로서, 1Gb DRAM에서는 파장 0.248 um의 KrF 엑시머레이저를 광원으로 사용한 노광장치에서, 0.16 um 폭의 워드선, 데이터선을 형성할 필요가 있다.
이와 같이 파장이하의 사이즈의 패턴을 형성하기 위해서, 위상시프트법이나 변형조명등의 초해상 기술이 사용되고 있다. 초해상 기술은 메모리 워드선, 데이터선과 같은 단순한 직선이 반복되는 라인 ＆스페이스(L＆S) 패턴에서는 효과가 크다. 이것은, 인접한 라인패턴을 통과하는 빛의 위상을 180도 비켜 놓는것에 의해, 라인패턴의 경계부에서 빛이 서로 소멸되어, 스페이스패턴이 형성되기 때문이다. 초해상 기술에 있어서는, 코히어런트(coherent)계수를 0.3정도로 통상의 노광보다도 작게 하여, 빛의 간섭성을 높히고 있다.
L＆S 패턴에서는 상기와 같은 수법에 의해 파장 이하의 사이즈를 패터닝하는 것이 가능하다. 그러나, 메모리 어레이와 메모리의 주변회로의 접속부분등, L＆S에서 벗어나는 패턴에서는 문제가 생기는 것이 판명되었다. 배선의 단부(端部)나 굴곡부에서는, 빛의 회절이나 간섭이 일어나기 때문에, 레지스트패턴이 마스크패턴 보다 미세하고 가늘다든지, 지나친 경우에는 단선해 버리는 것이 있기 때문이다. 이하는, 본 발명자들이 검토에 의해 새롭게 명확하게 한 것이다.
이 모양을 도 14에 모식적으로 나타낸다. 도 14(a)는 DRAM의 메모리어레이와 서브워드드라이버(SWD) 또는 워드션트영역(Shunt)의 경계부에서의 워드선(WL)의 종래의 마스크패턴을 나타내고 있다. SWD부에서는 콘택트를 두고 여유를 취하기 위해서, WL을 넓혀 독본(dog bone) 패턴으로 하고 있다. 이 예에서는 뒤에 나타내는 바와 같이 SWD를 메모리어레이에 마주해서 상호 배치하고 있고, WL 0, 3, 4, 7은 어레이에 대해서 좌측의 SWD에 접속되고, WL 1, 2, 5, 6 은 우측의 SWD에 접속되어 있다.
(a)의 패턴을, 광원이 파장 λ= 0.248 um 의 KrF 엑시머레이저, 렌즈의 개구수(NA) = 0.6, 코히런트계수(σ)= 0.3, 축소율(K) = 1/5의 노광장치에서 리소그래피를 행한 경우에 얻어지는 레지스트패턴의 개념도를 (b)에 나타낸다. 인접하는 WL의 단부 모두 쇼트되어 있고, 독본(dog bone) 부근에서 배선이 단선되어 있다. 이것은 빛의 간섭이 악영향을 미치고 있는 것이 원인이다.
이 현상을, 광학 시뮬레이션에 의해 나타낸다. 본 시뮬레이션에서는 마스크패턴과 노광장치의 광학정수를 기초로 레지스트 위에서 얻어지는 광강도의 등고선을 계산한다. 도 15(a)에 종래의 워드선단의 마스크패턴을 나타낸다. 워드선폭, 스페이스 모두 0.16 um 로 하였다. 광학정수로서는, λ= 0.248 um, NA = 0.6, σ= 0.3, 디포커스 = - 0.5 um, 구면수차(球面收差)를 가정하고 있다. 본 시뮬레이션에서는 위상시프트 리소그래피를 사용하고 있고, (a)의 오른쪽 위를 향하는 사선을 그린 패턴에 0도의 위상을, 오른쪽 아래를 향하는 사선을 그린 패턴에 180도의 위상을 할당하고 있다. 또한, 원리적으로는 변형조명 리소그래피에서도 유사한 결과가 얻어진다. 이하의 시뮬레이션에서는 전부 마찬가지의 광학조건을 가정하고 있다. 광 리소그래피에서는 축소투영 노광이 사용되고, 축소율 K(K<1)의 노광에서는 실제의 회로패턴, 레지스트패턴은 마스크패턴의 K배의 크기로 된다. 예를 들면 K = 1/5로 하면, 배선폭 0.16 um 를 얻기 위한 마스크의 선폭은 0.8 um 이지만, 이하에서는 간략화를 위해, 마스크패턴을 회로패턴, 레지스트패턴과 같은 사이즈로 축소하여 나타낸다. 이 패턴에 대해서, 계산하여 얻어진 광학상인 광강도 분포를 (b)에 나타낸다.
빛의 상대강도 0.18, 0.32, 0.53 의 등고선을 나타내고 있다. 광 강도는 충분히 큰 패턴에서의 빛의 투과율을 1로 정의하고 있다. 이하 전체의 광학 시뮬레이션 결과에 있어서도 동일한 3개의 등고선을 나타내고 있다.
도 15(b)에서는, 광강도 0.32의 등고선이 실제로 얻어지는 레지스트패턴을 나타내고 있고, 끝에서 충분히 떨어진 곳에서는, 워드선이 등간격으로 형성되어 있다. 그런데, 선단부분에서는 광강도 0.18의 등고선(패턴 최외측의 등고선)이 인접하는 워드선사이에서 분리하지 않는다. 이것은 빛의 간섭효과에 의해, 이 부분에서의 광강도가 충분히 끝까지 낮아지지 않는 것을 나타내고 있다. 따라서, 현상시에 레지스트가 남아서, 워드선이 쇼트할 가능성이 높다.
또한, 독본(dog bone) 부분을 보면, 광강도 0.53의 등고선이 단선되어 있고, 이 부분에서 광강도가 약한 것을 나타내고 있다. 따라서, 현상시에 레지스트 막이 얇아져서, 배선이 단선되는 가능성이 높다.
도 16(a)는 종래의 제 2의 워드선단 마스크패턴을 나타내고 있다. 이 예에서는 SWD 또는 션트영역을 메모리어레이의 좌측에 배치되어 있고, 전체의 워드선이 좌측의 SWD에 접속되어 있다. 이 경우에도, 선단부분에서 광강도 0.18의 등고선(패턴 최외측의 등고선)이 인접하는 워드선사이에서 분리되어 있지 않기 때문에, 워드선이 쇼트할 가능성이 높다.
본 발명은, L&S 패턴단부 등에서 생기는 쇼트나 단선을 방지하는 것을 목적으로 한다.
상기 목적은, 메모리의 워드선, 데이터선과 같이 다수의 배선이 등간격으로 배치되어 있는 경우에, 인접하는 배선의 단부의 위치를 길이 방향으로 비켜 놓은 반도체장치로 하는 것에 의해 달성된다. 이와 같이 하면, 배선을 패터닝할 때 배 선의 단부에서 생기는 회절광의 간섭효과를 약하게 할 수 있어, 쇼트나 단선을 방지할 수 있다.
이 배선은, 인접하는 패턴의 단부의 위치를 길이 방향으로 비켜 놓은 마스크를 사용하여, 노광하는 것에 의해 얻는 것이 가능하다. 예를 들면, 도 11(a)에 나타낸 마스크패턴은 양쪽의 인접하는 패턴의 단부의 위치를 길이 방향으로 서로 비켜 놓은 구성으로 되어 있다. 상기 마스크를 사용하여 노광하면, 도 11(b)에 나타낸 바와 같은 광강도분포로 된다. 도 11(b)에서, 패턴은 단선할 가능성도 작고 또한 각각 분리되어 쇼트할 가능성도 작은 것이 판명된다.
또한, 인접하는 배선의 단부위치의 길이의 차이는 배선피치의 반분이상으로 한다. 배선피치의 반분이상이면, 쇼트나 단선을 방지하는 효과가 크게 된다. 또한, 이 단부위치의 길이의 차이는 배선피치 이하로 한다. 이와 같이 하는 것으로, 쓸데없는 면적을 최소한으로 억제하는 것이 가능하다.
또한, DRAM, SRAM, FLASH, 마스크 ROM과 같은 메모리 워드선, 데이터선에 본 발명을 적용하면, 제조공정에 있어서 쇼트나 단선이 일어나기 어렵게 된다.
더욱이, 패턴단부의 모서리를 떼어내어, 종단부에 가깝게 됨에 따라 패턴폭이 작게 되도록 하고, 패턴의 단변(短邊),장변(長邊)과는 평행하지 않는 변을 가지게 한 마스크를 사용하여 노광한다. 이에 의해, 회절광의 간섭효과를 더욱 저감할 수 있다. 예를 들면 도 10(a)에 나타낸 마스크패턴은, 양 옆의 패턴단부를 길이 방향으로 서로 비켜 놓고, 패턴단부의 모서리를 떼어낸 구성으로 되어 있다. 상기의 마스크를 사용하여 노광하면, 도 10(b)에 나타낸 것과 같이, 단선이나 쇼트가 생기지 않는 광강도분포로 된다. 이와 같이, 패턴의 단부의 모서리를 떼어낸 마스크를 사용하는 것에 의해, 단선이나 쇼트가 생길 가능성을 저감할 수 있다. 또한, 도 10에서는, 마스크의 패턴을 길이 방향으로도 비켜 놓은 것을 나타냈지만, 길이 방향으로 비켜놓지 않고 같은 길이로 하고, 동시에 패턴 모서리부를 떼어내는 것만으로도, 회절광의 간섭효과를 어느 정도 약하게 하는 것이 가능하고, 쇼트나 단선을 감소시키는 것이 가능하다.
또한, 노광장치의 노광파장을 λ,개구수를 NA로 하면, 특히 배선의 피치가 λ/(NA) 이하인 것과 같은 경우에, 배선단부에서의 쇼트나 단선이 문제가 되므로, 이상과 같은 마스크를 사용하여 노광하면 효과적이다.
본 발명은 DRAM, SRAM, FLASH, 마스크 ROM과 같은 메모리에 있어서, (1) 메모리어레이와 워드선드라이버와의 경계영역의 워드선 패턴, (2) 메모리어레이와 워드선의 션트 영역과의 경계영역의 워드선 패턴, (3) 메모리어레이와 센스앰프와의 경계영역의 데이터선 패턴으로 사용하면 쇼트나 단선이 일어나는 것이 어렵게 된다. 또한, 게이트어레이에 있어서 MOS트랜지스터의 게이트의 선단부분에 적용하여도 마찬가지의 효과가 있다.
(실시예1)
도 1에 본 발명의 제 1의 비대칭 워드선단을 나타낸다. SWD와 메모리어레이의 경계부에 있어서, 인접하는 워드선(WL1과 WL2나 WL5와 WL6)의 길이를 변화시켜, 워드선단을 횡방향으로 비켜 놓고 있다. 또한, 워드선단의 모서리를 비스듬하게 떼어내고 있다. 이러한 패턴을 노광한 경우의 레지스트패턴의 개념도를 (b)에 나 타낸다. 워드선단에서는 모서리 부분에서 회절광이 발생하고 있고, 종래의 패턴에서는 이 빛이 간섭하고 있어서 쇼트나 단선의 원인으로 되어 있었다. 한편, 본 발명의 마스크패턴을 이용하면, 모서리의 위치를 서로 횡방향으로 비켜 놓아, 회절광의 간섭을 약하게 하고 있기 때문에, WL선단의 쇼트나 WL 0, 3, 4, 7의 경계부에서의 단선을 방지하는 효과가 얻어진다. 게다가, 노광장치의 파장을 λ, 개구수를 NA라고 하면, WL1과 WL2나 WL5와 WL6의 길이의 차이를 λ/(2NA) 이상으로 하면 상기의 효과가 크다. 이것은, 모서리에서 발생하는 회절광의 영향이 미치는 범위가 λ/(2NA)정도이기 때문이다. 패턴에만 주목한 경우, 워드선의 반복피치를 p라고 하고, WL의 선단을 WL1과 WL2나 WL5와 WL6에서 P/2 이상으로 비켜 놓으면, 상기의 효과가 크다. 이것은 리소그래피 할 때에, P/2 와 λ/(2NA)가 같은 정도로 되도록 λ, NA를 결정하기 때문이다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩 면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 P 이하로 하는 것이 바람직하다.
또한, WL선단을 경사지게할 때에, 도면과 같이 WL선단에 WL에 수직한 변을 약간 남겨 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다. 계층(階層)워드방식을 사용하지 않고, 워드선을 금속배선으로 션트하고 있는 경우에는, 워드선의 션트영역(Shunt)과 메모리어레이의 경계부에서 동일한 패턴을 사용하는 것이 가능하다.
본 발명의 패턴의 효과를 광학시뮬레이션에 의해 나타낸다. 도 2(a)에 본 발명의 제 1의 비대칭 워드선단의 마스크패턴을 나타낸다. 워드선폭, 스페이스 모 두 0.16um 로 하였다. 광학정수로서는 λ=0.248um, NA=0.6, σ=0.3, 디포커스=-0.5um, 구면수차를 가정하고 있다. 본 시뮬레이션에서는 위상시프트 리소그래피를 사용하고 있고, (a)의 오른쪽 위를 향하는 사선을 그린 패턴에 0도의 위상을, 오른쪽 아래를 향하는 사선을 그린 패턴에 180도의 위상을 할당하고 있다. 또한, 원리적으로는 변형조명 리소그래피에서도 유사한 결과가 얻어진다. 이하의 시뮬레이션에서는 전부 마찬가지의 광학조건을 가정하고 있다. 이하에서는 간략화를 위해, 마스크패턴을 회로패턴, 레지스트패턴과 같은 사이즈로 축소하여 나타낸다. 이 패턴에 대해서, 계산하여 얻어진 광학상을 (b)에 나타낸다. 광의 상대강도 0.18, 0.32, 0.53 의 등고선을 나타내고 있다. 광강도는 충분히 큰 패턴에서의 빛의 투과율을 1로 정의하고 있다. 이하의 전체의 광학시뮬레이션 결과에 있어서도 동일한 3개의 등고선을 나타내고 있다.
본 마스크패턴을 사용하는 것에 의하여, 종래 션트하고 있던 0.18의 등고선(패턴 최외측의 등고선)이 인접하는 워드선사이에서 분리하고 있다. 이것은 패턴을 개선함으로써, 빛의 간섭효과가 약하게 된 것을 나타내고 있고, 현상시에 워드선이 쇼트할 가능성이 저감되어 있다. 또한, 종래는 단선하여 있던 독본(dog bone)부분에서의 광강도 0.53의 등고선이 연속하여 있고, 이 부분에서의 광강도의 저하가 억제되어 있다. 따라서, 현상시에 단선할 가능성이 저감되어 있다.
(실시예2)
본 실시예에서는, 본 발명을 DRAM에 적용한 경우의 하나를 나타낸다.
DRAM에 있어서는, 도 1과 같은 패턴은 워드선단뿐만 아니라, 데이터선단에서 도 마찬가지로 생긴다. 도 3에 DRAM칩의 구성도를 나타낸다. 칩의 중앙, 장변(長邊)방향으로는 본딩패드와 간접주변회로가 늘어서 있다. 여기에서는 어드레스나 데이터의 입출력회로, 전원회로, 리프레시(refresh)의 제어회로, 메인앰프등이 배치되어 있다. 단변(短邊)방향으로는 SWD나 센스앰프(SA)의 제어를 행하는, 어레이 제어회로가 배치되어 있다. 칩은 상기의 회로에 의해 크게 4개의 블럭으로 분할되어 있고, 각각이 메인워드선(MWLB)을 출력하는 행 디코더와, 열 선택선(YS)을 출력하는 열 디코더에 둘러싸여 있다. 각 블럭은 행 방향으로는 SA열에 의해, 열 방향으로는 SWD열에 의해 분할되어 있는, SA열과 SWD열에 의해 둘러싸인 메모리셀이 어레이모양으로 배치된 부분을 메모리어레이라고 부른다.
도 4에 상호 배치계층 워드드라이버(WD)방식에서의 SWD열, SA열, 메모리어레이의 구성도를 나타낸다. 워드선(WL)과 데이터선(DL)의 교점에 메모리셀(MC)이 배치되어 있다. WL은 SWD에 의해 구동된다. DL의 2개가 1개의 SA에 입력되어, MC에서 나오는 신호를 증폭한다. SWD, SA는 모두 메모리어레이에 대하여 서로 번갈아 배치되어 있다. 즉, WL은 2개 간격으로 좌우의 SWD에 서로 접속되고, DL도 2개 간격으로 상하의 SA에 상호 접속되어 있다.
도 5에 SWD, SA, MC의 회로도를 나타낸다. 동작은 이하와 같이 된다. 대기시에는 전체 MWLB는 Vpp(데이터선의 고레벨 VDL 보다도 높은 전압), FX는 Vss(접지전위)에 있고, SWD는 WL에 Vss를 출력한다. MC에 있어서는 선택트랜지스터가 OFF되고, 캐패시터에는 정보에 의해 VDL 또는 Vss의 전압이 기록되고 있다. SA에서는 SHRU, SHRD는 Vpp, CSP, CSN은 VBLR, BLEQ는 Vcc(VDL 보다 높고, Vpp 보다 낮은 전 압), YS는 Vss로 되어 있고, DL은 VBLR로 프리차지되어 있다. 통상 VBLR=VDL/2 이다.
DRAM에 커맨드, 어드레스가 입력되어, 위의 메모리어레이가 선택된 경우, 먼저 SHRD, BLEQ가 Vss로 떨어지고, 계속해서 1개의 MWLB가 Vss로, 1개의 FX가 Vpp로 되어, SWD에서 선택된 WL이 Vpp로 활성화된다. 그러면, 활성화된 WL에 연결되는 MC의 선택 트랜지스터가 ON하고, DL 또는 DLB로 신호가 나온다. 계속해서 CSP를 VDL로 올리고, CSN을 Vss로 떨어지게 하여, 이 신호를 SA로 증폭한다. 판독하는 경우라면, 쌍으로 되는 DL의 전위차가 충분히 생기는 곳에서 YS를 Vcc로 올리고, 데이터를 SIO, SIOB로 판독한다. 기록하는 경우, 역으로 데이터를 SIO, SIOB 로부터 기록한다.
도 6에 SWD, SA와 메모리어레이의 경계부에서의 본 발명의 워드선단, 데이터선단의 레이아웃을 메모리셀도 포함시켜 나타낸다. M1은 제1의 금속배선층, ACT는 MOS트랜지스터의 활성영역, CONT는 M1과 WL 또는 ACT와의 콘택트, SNCT는 MC의 캐패시터와 선택트랜지스터를 연결하는 콘택트, DLCT는 MC의 선택트랜지스터와 DL을 연결하는 콘택트이다.
(a)는 본 발명의 SWD와 메모리어레이의 경계부를 나타내고 있다. SWD는 메모리어레이에 대하여 서로 번갈아 배치되어 있다. 따라서, SWD와 메모리어레이의 경계부를 보면, WL은 경계부를 통과하여 SWD에 들어가는 것(WL 0, 3, 4, 7)과 경계부에서 끝나는 것(WL 1, 2, 5, 6)이 2개 간격으로 반복되어 있다. 도 1과 마찬가지로 WL1과 WL2나 WL5와 WL6의 길이를 변화시켜 선단을 비켜 놓고, 다시 WL 선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하는 것에 의하여, WL선단의 쇼트나, WL 0, 3, 4, 7의 경계부에서의 단선을 방지하는 효과가 있다. 또한, WL1과 WL2나 WL5와 WL6의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 워드선의 반복피치를 P로 하면, WL의 선단을 WL1과 WL2나 WL5와 WL6에서 P/2이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓은 양을 불필요하게 크게 하는 것은 칩 면적의 증가에 관계있기 때문에, λ/NA 이하 또는 P 이하로 하는 것이 바람직하다.
또한, WL 선단을 경사지게 할 때, 도면과 같이 WL선단에 WL에 수직한 변을 약간 남겨 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다. 계층워드 방식을 사용하지 않고, 워드선을 금속배선으로 션트하고 있는 경우에는, 워드선의 션트영역과 메모리어레이의 경계부에서 동일한 패턴을 사용하는 것이 가능하다.
또한, 본 패턴에 있어서는, WL 0, 3, 4, 7의 콘택트를 행하는 독본(dog bone)부에 보조패턴(CP1-4)을 부가하고 있다. 상기와 같은 패턴을 부가하는 것에 의해, 더욱 WL 0, 3, 4, 7 의 경계부에서의 단선을 방지하는 효과가 크게 된다. 보조 패턴은 데이터선 방향의 사이즈가 λ/(10NA)이상이고 λ/(2NA)이하, 워드선 방향의 사이즈가 λ/(2NA) 이상인 때에 단선을 방지하는 효과가 크게 된다. 보조 패턴의 데이터선 방향의 사이즈는, 과도하게 작으면 마스크 검사가 곤란하게 되고, 해상한계인 λ/(2NA)이상으로 크면 보조패턴 자신이 해상(解像)해 버리기 때문에, 상기의 범위에 있는 것이 바람직하다. 워드선 방향에 대해서는, 해상한계 보다 크 게 하는 것에 의해, 보조패턴의 효과가 나타난다. 패턴에만 주목한 경우, 보조 패턴은 데이터선 방향의 사이즈가 P/ 10 이상이고 P/2 이하, 워드선 방향의 사이즈가 P/2 이상인 때에 단선을 방지하는 효과가 크게 된다.
(b)는 본 발명의 SA와 메모리어레이의 경계부를 나타내고 있다. SA는 메모리어레이에 대해서 서로 번갈아 배치되어 있다. 따라서, SA와 메모리어레이의 경계부를 보면, DL은 경계부를 통과하여 SA에 들어가는 것(DL0B, DL2, DL2B, DL4)과 경계부에서 끝나는 것(DL1, DL1B, DL3, DL3B)이 2개 간격으로 반복되어 있다.
이번에는 DL1과 DL1B나 DL3와 DL3B의 길이를 변화시켜 선단을 비켜 놓아, 더욱 DL선단을 경사지게 하고 있다. 이와 같은 마스크 패턴을 사용하는 것에 의해, DL 선단의 쇼트나, DL0B, DL2, DL2B, DL4의 경계부에서의 단선을 방지하는 효과가 있다. 또한, DL1과 DL1B나 DL3와 DL3B의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목하는 경우, 데이터선의 반복피치를 PD로 하고, DL의 선단을 DL1과 DL1B나 DL3와 DL3B에서 PD/2 이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩면적의 증가와 관계가 있기 때문에, λ/NA 이하 또는 PD 이하로 하는 것이 바람직하다.
또한, DL 선단을 경사지게 하는 때에, 도면과 같이 DL 선단에 DL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크 데이터 작성시의 패턴 처리가 용이하게 되는 효과가 있다.
또한, 본 패턴에서는, DL0B, DL2, DL2B, DL4 의 콘택트를 행하는 독본(dog bone)부에 보조패턴 CP1-4를 부가하고 있다. 이와 같은 패턴을 부가하는 것에 의 해, 더욱 DL0B, DL2, DL2B, DL4의 경계부에서의 단선을 방지하는 효과가 크게 된다. 보조 패턴은 워드선방향의 사이즈가 λ/(10NA)이상이고 λ/(2NA)이하, 데이터선 방향의 사이즈가 λ/(2NA) 이상인 때에 단선을 방지하는 효과가 크게 된다. 패턴에만 주목한 경우, 보조패턴은 워드선방향의 사이즈가 PD/10 이상이고 PD/2이하, 데이터선 방향의 사이즈가 PD/2이상인 경우에 단선을 방지하는 효과가 크게 된다.
한편, DL1과 DL1B등의 데이터선 페어(pair)에 있어서, 데이터선 길이가 다르게 되면 데이터선 용량에 언밸런스가 생겨, SA의 감도가 저하할 우려가 있다. 그런데, 본 발명에서 필요한 데이터선 길이의 차이는 데이터선 자체의 길이에 비해서 매우 작기 때문에, 언밸런스는 거의 무시하는 것이 가능하다. 일례로서 데이터선 피치 0.32um 이고, 1SA 당 512 비트의 메모리셀을 접속하는 경우, 데이터선 길이는 163.84um이다. 한편, 본 발명에서 필요한 데이터선 길이의 차이는 λ=0.248um, NA=0.6um로 하면, λ/(2NA)=0.21um 이고, 언밸런스는 0.1% 정도 이다.
(실시예 3)
도 7(a)에 본 발명의 제 2의 비대칭 워드선단을 나타낸다.
도 7(a)는, SWD를 메모리어레이에 대하여 서로 번갈아 배치하여, WL을 1개 간격으로 좌우의 SWD에 접속한 경우를 나타낸다. 따라서, SWD와 메모리어레이의 경계부를 보면, WL은 경계부를 통과하여 SWD에 들어가는 것(WL 0, 2, 4, 6)과, 경계부에서 끝나는 것(WL 1, 3, 5, 7)이 한 개 간격으로 반복되어 있다. 이와 같은 패턴에 있어서도 종래와 같이 WL의 길이를 같게 한 경우, WL단에서의 회절광의 간 섭에 의해, WL선단의 쇼트나 경계부에서의 단선이 문제로 되었다.
본 발명의 패턴에서는, 경계부에서 끝나는 WL을 1개 간격으로 길이를 변화시켜 선단을 비켜 놓고, 더욱이 WL선단을 경사지게 하고 있다. 이와 같은 마스크 패턴을 사용하는 것에 의해, WL 선단의 쇼트나 WL 0, 2, 4, 6 의 경계부에서의 단선을 방지하는 효과가 있다. 또한, WL1과 WL3나 WL5와 WL7의 길이의 차이를 λ/(2NA) 이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 워드선의 반복피치를 p라고 하면, WL의 선단을 WL1과 WL3나 WL5와 WL7에서 P/2이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 P 이하로 하는 것이 바람직하다. 또한, WL선단을 경사지게 하는 때, 도면과 같이 WL선단에 WL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다. 계층 워드방식을 사용하지 않고, 워드선을 금속배선으로 션트하고 있는 경우에는, 워드선의 션트영역과 메모리어레이의 경계부에서 같은 패턴을 사용하는 것이 가능하다.
(실시예 4)
도 7(b)에, 본 발명의 제 3의 비대칭 워드선단을 나타낸다. 도 7(b)는, SWD를 메모리어레이에 대하여 편측(片側)에 배치하고, 전체의 WL을 좌측의 SWD에 접속한 경우를 나타낸다. 이 경우 메모리어레이의 우측에서 전체의 WL이 끝난다. 도 16에 종래의 제 2의 워드선단으로서 나타낸 바와 같이, WL의 길이를 같게 해 놓으면, WL선단이 전부 쇼트한다고 하는 문제가 있었다. 본 발명의 패턴에서는 1개 간 격으로 WL의 길이를 변화시켜 선단을 비켜 놓고, 더욱이 WL 선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하는 것에 의하여, WL 선단의 쇼트를 방지하는 효과가 있다. 또한, WL0과 WL1이나 WL2와 WL3의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 워드선의 반복피치를 p로 하면, WL의 선단을 WL0와 WL1이나 WL2와 WL3에서 P/2이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩 면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 P이하로 하는 것이 바람직하다. 또한, WL선단을 경사지게 하는 때, 그림과 같이 WL선단에 WL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다. 계층워드 방식을 사용하지 않고, 워드선을 금속배선으로 션트하고 있는 경우에는, 워드선의 션트영역과 메모리어레이의 경계부에서 같은 패턴을 사용하는 것이 가능하다.
본 패턴의 효과를 광학시뮬레이션에 의해 나타낸다. 도 8(a)에 본 발명의 제 3의 비대칭 워드선단의 마스크 패턴을 나타낸다. 워드선 폭, 스페이스 모두 0.16um으로 했다. 도 8(b)에 나타낸 바와 같이, 본 마스크패턴을 사용하는 것에 의해, 종래 쇼트하고 있었던 0.18의 등고선(패턴 최외측의 등고선)이 인접하는 워드선 사이에서 상당히 분리해 있다. 약간 쇼트가 남아 있는 부분도 있지만, 도 16의 종래의 패턴에 비교하면 쇼트할 가능성이 저감되어 있다.
(실시예 5)
도 9(a)는 본 발명의 제 4의 비대칭 워드선단이고, 도 7(b)와 마찬가지로 SWD 를 메모리어레이에 대하여 편측(片側)에 배치하고, 전체의 WL을 좌측의 SWD에 접속한 경우를 나타낸다. 본 발명의 패턴에서는 4개를 주기로하여 WL의 길이를 변화시키고 있고, WL 0, 1, 2, 3의 순서로 길게 하고, 더욱이 WL선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하면, 1개 간격으로 길이를 변화시킨 경우에 비해서 여분의 면적이 필요하게 되지만, WL선단의 쇼트를 방지하는 효과는 크게 된다. 또한, WL0와 WL1이나 WL2와 WL3의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 워드선의 반복피치를 p라고 하면, WL의 선단을 WL0과 WL1이나 WL2와 WL3에서 P/2 이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩 면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 P이하로 하는 것이 바람직하다. 또한 4개의 WL의 길이가 다른 것이 본질이므로, WL0-4의 임의의 2개를 바꾸어 넣은 패턴에서도 유효하다. 더욱이, 주기로 되는 개수는 2개나 4개 이외의 값이라도 유효하다.
또한, WL선단을 경사지게 하는 때, 도면과 같이 WL 선단에 WL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크 데이터 작성시의 패턴 처리가 용이하게 되는 효과가 있다. 계층워드방식을 사용하지 않고, 워드선을 금속배선으로 션트하고 있는 경우에는, 워드선의 션트영역과 메모리어레이의 경계부에서 같은 패턴을 사용하는 것이 가능하다.
본 패턴의 효과를 광학 시뮬레이션에 의해 나타낸다. 도 10(a)에 본 발명의 제4의 비대칭 워드선단의 마스크패턴을 나타낸다. 워드선 폭, 스페이스 모두 0.16um로 했다. (b)에 광강도분포를 나타내지만, 본 마스크패턴을 사용하는 것에 의해, 종래 쇼트하고 있던 0.18의 등고선(패턴 최외측의 등고선)이 인접하는 워드선 사이에서 완전하게 분리하여 있고, 도 16의 종래의 패턴, 도 7(b)의 패턴에 비교해서 쇼트할 가능성이 더욱 저감되어 있다.
(실시예 6)
도 9(b)에 본 발명의 제 5의 비대칭 워드선단을 나타낸다. SWD와 메모리어레이의 경계부에 있어서, 인접하는 워드선(WL1과 WL2나 WL5와 WL6)의 길이를 변화시켜, 워드선단을 횡방향으로 비켜 놓고 있다. 본 패턴에서는 WL 단의 모서리를 떼어내지 않는다. 도 11(a)에 본 발명의 마스크패턴, (b)에 광학시뮬레이션의 결과를 나타내고 있지만, 모서리를 떼어낸 경우와 비교하면 회절광의 간섭의 억제 효과가 작기 때문에, WL선단의 쇼트는 없게 되지만, 독본(dog bone)에서의 단선이 남아 있다. 그러나, 본 패턴은 일례로서, 라인이 스페이스 보다도 넓어, 단선이 문제가 되지 않는 경우는 적용가능하여, 쇼트를 방지하는 효과가 얻어진다. 또한, 노광장치의 파장을 λ, 개구수를 NA라고 하면, WL1과 WL2나 WL5와 WL6의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크다. 패턴에만 주목한 경우, 워드선의 반복피치를 p라고 하면, WL의 선단을 WL1과 WL2나 WL5와 WL6 에서 P/2이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 P이하로 하는 것이 바람직하다. 또한, WL선단을 경사지게 하고 있지 않고, 도형 데이터의 정점수(頂点數)가 작지 않기 때문에, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다. 계층워드 방식을 사용하지 않고, 워드선을 금속배선에서 션트하고 있는 경우에는, 워드선의 션트영역과 메모리어레이의 경계부에서 같은 패턴을 사용하는 것이 가능하다.
(실시예 7)
도 12(a)는 본발명의 제 1의 비대칭 데이터선을 나타내고 있다. SA는 메모리어레이에 대하여 서로 번갈아 배치되어 있다. 따라서, SA와 메모리어레이의 경계부를 보면, DL은 경계부를 통과하여 SA에 들어가는 것(DL0B, DL2, DL2B, DL4)과, 경계부에서 끝나는 것(DL1, DL1B, DL3, DL3B)이 2개 간격으로 반복되어 있다.
본 발명에서는 DL1과 DL1B나 DL3와 DL3B의 길이를 변화시켜 선단을 비켜 놓고, 더욱이 DL선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하는 것에 의해, DL선단의 쇼트나, DL0B, DL2, DL2B, DL4의 경계부에서의 단선을 방지하는 효과가 있다. 또한, DL1과 DL1B나 DL3와 DL3B의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 데이터선의 반복피치를 PD라고 하면, DL의 선단을 DL1과 DL1B나 DL3와 DL3B 에서 PD/2 이상으로 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 PD 이하로 하는 것이 바람직하다. 또한, DL선단을 경사지게 하는 때, 도면과 같이 DL선단에 DL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다.
본 발명에서는 데이터선 2개 간격으로, DL1과 DL1B나 DL3와 DL3B의 길이를 변화시켜 선단을 비켜놓고, 더욱이 DL선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하는 것에 의해 DL선단의 쇼트나, DL0B, DL2, DL2B, DL4의 경계부에서의 단선을 방지하는 효과가 있다. 또한, DL1과 DL1B나 DL3와 DL3B의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, 데이터선의 반복피치를 PD라고 하면, DL의 선단을 DL1과 DL1B나 DL3와 DL3B 에서 PD/2 이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 PD 이하로 하는 것이 바람직하다. 또한, DL선단을 경사지게 하는 때, 도면과 같이 DL선단에 DL에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다.
(실시예 8)
도 12(b)는 본 발명의 제 2의 비대칭데이터선을 나타내고 있다. SA는 메모리어레이에 대하여 서로 번갈아 배치되어 있다. 이 예에서는 SA와 메모리어레이의 경계부를 보면, DL은 경계부를 통과하여 SA에 들어가는 것(DL0B, DL2, DL2B, DL4)과, 경계부에서 끝나는 것( DL1, DL1B, DL3, DL3B)이 1개 간격으로 반복되어 있다. 이와 같은 데이터선 배치는 다음과 같은 케이스로 (a)의 배치와 비교하여 유리하다. 위상시프트 리소그래피에서 데이터선을 형성하는 경우에는, 0위상의 라인패턴과 Φ위상의 라인패턴을 서로 번갈아 배치해 가지만, 광학조건 또는 마스크 가공의 문제로, 0위상의 패턴과 Φ위상의 패턴의 선폭에 오차가 생기는 경우가 있다. 이와 같은 경우에도, (b)의 데이터선 배치에서는 같은 SA에 접속되는 데이터선 쌍(DL1과 DL1B, DL2와 DL2B 등)에는 같은 위상이 할당되어 있기 때문에, 페어(pair) 내에서는 선폭이 같게 되고, 데이터선 용량에 언밸런스가 생기지 않는다고 하는 이점이 있다.
또한, 데이터선 용량의 언밸런스에 대해서는, 위에서도 서술한 바와 같이 본 발명에서 필요한 데이터선 길이의 차이는 데이터선 자체의 길이에 비해서 매우 작기 때문에, 언밸런스는 거의 무시하는 것이 가능하다.
이상의 실시예에 있어서는, DRAM을 예로 해서 설명했지만, 본 발명의 워드선단, 데이터선단은 다른 종류의 메모리, 예를 들면 플래시(flash) 메모리, EEPROM, 마스크ROM, SRAM등에도 적용 가능하다.
(실시예 9)
도 13은 본 발명의 비대칭 게이트를 사용한 게이트어레이의 기본셀을 나타내고 있다. 기본셀은 PMOS 트랜지스터를 배치하는 영역, NMOS 트랜지스터를 배치하는 영역으로 구별되어 있고, PMOS는 N형의 웰(NWEL)안에 형성된다. FG는 MOS트랜지스터의 게이트, ACT는 MOS트랜지스터의 활성영역, CNT는 FG와 도면에 나타내지 않은 제 1층 금속배선(M1)과의 콘택트, CNTL은 M1과 ACT와의 콘택트를 나타낸다.
게이트어레이에서는 도면과 같이 작성된 기본셀까지를 반도체 밴드가 준비하고 있고, M1 또는 M1, 제 2층 금속배선 M2, M1-M2 사이의 콘택트를 유저(user)가 레이아웃하여 원하는 회로를 실현하는 설계 방식을 취한다. 기본셀은 ACT가 횡방향으로 연결되어 있어, FG 가 규칙적으로 배치된다. FG의 사이에는 CNTL이 배치된다. 소자를 분리하는 경우에는 NMOS는 게이트를 Vss에 접속하고, PMOS는 게이트를 Vcc에 접속한다.
본 예에서는, 게이트를 미세화하여 FG를 배치하는 피치가 단축된 경우를 상정하고, 콘택트의 독본(dog bone) 영역을 ACT의 상하에서 서로 번갈아 배치하고 있다. 이 방법을 취하면, 독본(dog bone)의 레이아웃이 용이하게 되는 잇점이 있다. 한편으로, 이와 같이 규칙적으로 배치된 게이트의 단부에서는, 위에 서술한 메모리의 WL의 경우와 마찬가지로 쇼트나 단선의 문제가 생긴다.
그래서, 본 발명의 게이트어레이의 기본셀에서는, 인접하는 FG의 길이를 변화시켜 선단을 비켜 놓고, 더욱이 FG 선단을 경사지게 하고 있다. 이와 같은 마스크패턴을 사용하는 것에 의해, FG 선단의 쇼트나, 독본(dog bone)에서의 단선을 방지하는 효과가 얻어진다. 또한, FG의 길이의 차이를 λ/(2NA)이상으로 하면 상기의 효과가 크게 된다. 패턴에만 주목한 경우, FG의 반복피치를 PG 라고 하면, FG 의 선단을 PG/2 이상 비켜 놓으면, 상기의 효과가 크다. 다만, 선단을 비켜 놓는 양을 불필요하게 크게 하는 것은 칩 면적의 증가에 관계가 있기 때문에, λ/NA 이하 또는 PG이하로 하는 것이 바람직하다. 또한, FG 선단을 경사지게 하는 때, 도면과 같이 FG 선단에 FG 에 수직한 변을 약간 남게 하여 예각이 생기지 않도록 하면, 마스크데이터 작성시의 패턴처리가 용이하게 되는 효과가 있다.
본 발명의 비대칭 워드선단을 사용하는 것에 의해, 광 리소그래피에서 노광파장이하의 폭을 가진 미세 워드선을 형성하는 때에, SWD와 메모리어레이의 경계부 또는 워드선의 션트영역과 메모리어레이의 경계부에서, 워드선단이 쇼트할 가능성 을 저감할 수 있다. 또한, 워드선에 콘택트를 취하는 독본(dog bone) 패턴이 단선할 가능성을 저감할 수 있다.
마찬가지로, 본 발명의 비대칭 데이터 선단을 사용하는 것에 의해, 광 리소그래피에서 노광파장 이하의 폭을 가진 미세 데이터선을 형성하는 때에, SA와 메모리어레이의 경계부에서 데이터선단이 쇼트할 가능성을 저감할 수 있다. 또한, 데이터선에 콘택트를 취하는 독본(dog bone)이 단선할 가능성을 저감할 수 있다.

Claims (31)

  1. 메모리매트부로부터 그 외측으로 연장되어, 상기 메모리매트 외측의 서브 워드 드라이버 또는 션트의 경계부에서 종단하며, 평행하게 배치된 제 1 및 제 2의 배선과,
    상기 메모리매트부로부터 연장되어 상기 서브 워드 드라이버 또는 션트에서 종단하는 상기 제 1 및 제 2의 배선에 평행하게 상기 제 1 및 제 2의 배선을 사이에 끼우는 제 3 및 제 4의 배선을 가지고,
    상기 제 1 및 제 2의 배선의 종단부가, 상기 제 1 및 제 2의 배선의 길이 방향으로 비켜져 길이가 다르게 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 1 배선과 상기 제 2 배선의 종단부는, 상기 제 1 배선과 상기 제 2 배선 피치의 1/2 이상 상기 제 1 배선과 상기 제 2 배선 피치분 이하로 비켜져 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2 배선 중 어느 한쪽의 배선의 종단부는 코너부가 제거되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1의 방향으로 평행한 제 1의 복수의 배선과,
    상기 제 1의 방향으로 교차하는 제 2의 방향으로 배치된 제 2의 복수의 배선과,
    상기 제 1의 복수의 배선 중에, 제 1 배선 및 제 2 배선의 일단측(一端側)에는 콘택트가 배치되고,
    상기 일단측(一端側)과 반대측의 타단측(他端側)에서는, 상기 제 1 배선 및 제 2 배선은 상기 제 1의 방향의 길이가 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서,
    상기 길이는, 상기 제 1 배선과 제 2 배선 피치의 1/2 이상 다르게 되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 4항에 있어서,
    상기 제 1 배선과 상기 제 2 배선은 인접하여 배치되고,
    상기 콘택트와 상기 제 1배선과의 접속부에는 보조패턴이 배치되며,
    상기 제 1 배선과 상기 제 2 배선과의 간격을 p라고 하면, 상기 보조 패턴의 상기 제 1 방향의 길이는 P/2 이상이고, 제 2 방향의 길이는 P/10 이상 P/2 이하인 것을 특징으로 하는 반도체장치.
  7. 각각 평행하게 인접하는 제 1, 제 2, 제 3, 제 4의 배선과,
    상기 제 1배선과 상기 제 2배선의 일단측(一端側)에 콘택트가 배치되고,
    상기 제 3배선과 상기 제 4배선의, 상기 일단측(一端側)과 반대측의 타단측(他端側)에 콘택트가 배치되며,
    상기 제 1 및 제 2의 배선은 , 상기 타단측(他端側)에서 상기 제 1 및 제 2 배선의 길이가 다르게 종단되어 있고,
    또한 상기 제 3 및 제 4의 배선은, 상기 일단측(一端側)에서 제 3 및 제 4 배선의 길이가 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 제 1 배선과 상기 제 2 배선의 종단부는, 상기 제 1 배선과 상기 제 2 배선 피치의 1/2 이상 상기 제 1 배선과 상기 제 2 배선의 피치분 이하로 비켜져 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 각각 평행하게 인접하는 제 1, 제 2, 제 3, 제 4의 배선과,
    상기 제 1배선과 상기 제 3배선의 일단측(一端側)에 콘택트가 배치되고,
    상기 제 2배선과 상기 제 4배선의, 상기 일단측(一端側)과 반대측의 타단측(他端側)에 콘택트가 배치되며,
    상기 제 1 및 제 3 배선은, 상기 타단측(他端側)에서 상기 제 1 및 제 3 배선의 길이가 다르게 종단되어 있고 어느 한쪽의 종단부의 코너부는 제거되어 있으며,
    또한 상기 제 2 및 제 4의 배선은, 상기 일단측(一端側)에서 제 2 및 제 4 배선의 길이가 다르게 종단되어 있고 어느 한쪽의 종단부의 코너부는 제거되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 제 1 배선과 상기 제 3 배선의 종단부는, 상기 제 1 배선과 상기 제 3 배선 피치의 1/2 이상 상기 제 1 배선과 상기 제 3 배선의 피치분 이하로 비켜져 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 각각 평행하게 인접하는 제 1, 제 2, 제 3, 제 4의 배선과,
    상기 제 1배선과 상기 제 4배선의 일단측(一端側)에 콘택트가 배치되고,
    상기 제 2배선과 상기 제 3배선의, 상기 일단측(一端側)과 반대측의 타단측(他端側)에 콘택트가 배치되며,
    상기 제 1 및 제 4의 배선은 , 상기 타단측(他端側)에서 상기 제 1 및 제 4 배선의 길이가 다르게 종단되어 있고,
    또한 상기 제 2 및 제 3의 배선은, 상기 일단측(一端側)에서 제 2 및 제 3 배선의 길이가 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 제 1 배선과 상기 제 4 배선의 종단부는, 상기 제 1 배선과 상기 제 4 배선 피치의 1/2 이상 상기 제 1 배선과 상기 제 4 배선 피치분 이하로 비켜져 형성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 1의 방향에 평행한 제 1의 복수의 배선으로 이루어지는 워드선과,
    상기 워드선과 교차하고, 제 2의 방향으로 평행한 복수의 데이터선을 가지며,
    상기 워드선과 상기 데이터선의 교점에 배치되고, 트랜지스터를 가지는 복수의 메모리셀과,
    상기 제 1의 복수의 배선중에, 제 1 배선 및 제 2 배선의 일단측(一端側)에는 콘택트가 배치되고,
    상기 일단측(一端側)과 반대측의 타단측(他端側)에서는, 상기 제 1 배선 및 제 2 배선은, 상기 제 1의 방향의 길이가 다르게 종단되어 있고 어느 한쪽의 종단부의 코너부는 제거되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 워드선은, 상기 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 반도체장치.
  15. 제 13항에 있어서,
    상기 데이터선은 상기 트랜지스터의 소스 또는 드레인에 접속되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 13항에 있어서,
    상기 메모리셀은 MIS 트랜지스터와 캐패시터를 가지는 것을 특징으로 하는 반도체 장치.
  17. 제 13항에 있어서,
    상기 메모리셀은, 플로팅 게이트를 가지는 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  18. 제 13항에 있어서,
    상기 메모리셀은, 제 1과 제 2의 인버터회로를 가지고,
    상기 제 1 인버터회로의 출력단자는, 상기 제 2의 인버터회로의 입력단자에 접속되며,
    상기 제 2 인버터회로의 출력단자는, 상기 제 1인버터회로의 입력단자에 접속되는 것을 특징으로 하는 반도체장치.
  19. 제 13항에 있어서,
    상기 제 1의 방향으로 평행한 복수의 배선은 MIS 트랜지스터의 게이트이고, 긴 변이 상기 제 2의 방향으로 평행한 복수의 MIS 트랜지스터의 활성영역을 가지는 것을 특징으로 하는 반도체장치.
  20. 서로 평행한, 제 1 및 제 2의 워드선과,
    상기 워드선과 교차하는 데이터선과,
    상기 워드선과 상기 데이터선의 교점에 배치되어 있는 메모리셀과,
    상기 제 1 및 제 2의 워드선의 일단(一端)에, 상기 워드선 구동회로가 접속되며, 상기 일단측(一端側)과 반대측의 타단측(他端側)에서, 상기 제 1 및 제 2의 워드선이 비켜져 길이가 다르게 종단되어 있고 어느 한쪽의 종단부의 코너부는 제거되어 있는 것을 특징으로 하는 반도체장치.
  21. 제 20항에 있어서,
    상기 제 1 및 제 2의 워드선은, 상기 제 1과 상기 제 2 워드선 피치의 1/2 이상, 상기 제 1과 상기 제 2 워드선의 피치분 이하로 비켜져 종단되어 있는 것을 특징으로 하는 반도체장치.
  22. 서로 평행하게 인접하는 제 1, 제 2, 제 3, 제 4의 워드선과,
    상기 워드선에 교차하는 복수의 데이터선과,
    상기 복수의 워드선과 상기 복수의 데이터선의 소정의 교점에 배치되어 있는 복수의 메모리셀과,
    상기 제 1 및 제 2의 워드선의 일단부(一端部)에, 상기 제 1 및 제 2의 워드선 각각을 구동하는 각각의 워드선 구동회로와,
    상기 제 3 및 제 4 워드선의, 상기 일단측(一端側)과는 반대의 타단부(他端部)에, 상기 제 3 및 제 4의 워드선 각각을 구동하는 워드선 구동회로를 가지며,
    상기 제 1 및 제 2 워드선의 상기 타단측(他端側)에서, 상기 제 1 및 제 2의 워드선은 긴 쪽 방향으로 비켜져 종단되고,
    상기 제 3 및 제 4 워드선의 상기 일단측(一端側)에서, 상기 제 3 및 제 4의 워드선은 긴 쪽 방향으로 비켜져 종단되어 있는 것을 특징으로 하는 반도체장치.
  23. 워드선과,
    상기 워드선과 교차하는, 서로 평행한 제 1 및 제 2의 데이터선과,
    상기 워드선과 상기 데이터선의 교점에 배치되어 있는 메모리셀과,
    상기 제 1 및 제 2 데이터선의 일단측(一端側)에, 상기 데이터선상의 신호를 증폭하는 제 1 및 제 2의 센스앰프를 가지고,
    상기 일단측(一端側)과 반대측의 타단측(他端側)에서, 상기 제 1 및 제 2의 데이터선은, 소정의 길이가 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  24. 제 23항에 있어서,
    상기 제 1 및 제 2의 데이터선은, 상기 제 1과 상기 제 2 데이터선 피치의 1/2 이상, 상기 제 1과 상기 제 2 데이터선의 피치분 이하로 비켜져 종단되어 있는 것을 특징으로 하는 반도체장치.
  25. 워드선과
    상기 워드선과 교차하며, 인접하는 서로 평행한 제 1, 제 2, 제 3, 제 4의 데이터선과,
    상기 제 1 및 상기 제 2의 데이터선의 일단부(一端部)에서 각각 센스앰프가 접속되고, 상기 제 3 데이터선과 상기 제 4 데이터선의, 상기 일단부(一端部)와는 반대측의 타단부(他端部)에서 각각 센스앰프가 접속되며,
    상기 제 1 및 제 2 데이터선의 상기 타단부(他端部)에서는, 상기 제 1 및 제 2 데이터선의 긴 쪽 방향의 길이가 서로 다르게 종단되고,
    상기 제 3 및 제 4 데이터선의 상기 일단부(一端部)에서는, 상기 제 3 및 제 4 데이터선의 긴 쪽 방향의 길이가 서로 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  26. 워드선과
    상기 워드선과 교차하며, 인접하는 서로 평행한 제 1, 제 2, 제 3, 제 4의 데이터선과,
    상기 제 1 및 상기 제 3 데이터선의 일단부(一端部)에서 각각 센스앰프가 접속되고, 상기 제 2 데이터선과 상기 제 4 데이터선의, 상기 일단부(一端部)와는 반대측의 타단부(他端部)에서 각각 센스앰프가 접속되며,
    상기 제 1 및 제 3 데이터선의 상기 타단부(他端部)에서는, 상기 제 1 및 제 3 데이터선의 긴 쪽 방향의 길이가, 서로 다르게 종단되고,
    상기 제 2 및 제 4 데이터선의 상기 일단부(一端部)에서는, 상기 제 2 및 제 4 데이터선의 긴 쪽 방향의 길이가 서로 다르게 종단되어 있는 것을 특징으로 하는 반도체장치.
  27. 메모리매트부로부터 그 외측으로 연장되어, 상기 메모리매트 외측의 경계부에서 종단하고, 평행하게 형성되는 제 1 및 제 2 배선을 패터닝하기 위한, 상기 제 1 배선에 대응하는 제 1 개구부 및 상기 제 2 배선에 대응하는 제 2 개구부를 가지고, 상기 제 1 개구부 및 제 2 개구부의 종단부가, 상기 제 1및 제 2개구부의 길이 방향으로 비켜져 길이가 다르게 형성된 마스크를 사용하며, 레지스트막을 패턴 노광하는 것을 특징으로 하는 패턴 형성방법.
  28. 제 27항에 있어서,
    상기 노광광의 파장을 λ, 개구수를 NA 라고 하면, 상기 제 1의 개구부와 상기 제 2의 개구부의 간격이 λ/(NA) 이하인 것을 특징으로 하는 패턴 형성방법.
  29. 제 27항에 있어서,
    상기 개구부는, 상기 개구부의 종단부의 방향을 향하여 폭이 작게 형성되어 있는 것을 특징으로 하는 패턴 형성방법.
  30. 제 27항에 있어서,
    상기 개구부는, 상기 개구부의 종단부가, 상기 개구부의 장변(長邊) 방향 및 단변(短邊) 방향으로 각각 평행하지 않은 변을 가지는 것을 특징으로 하는 패턴 형성방법.
  31. 제 27항에 있어서,
    상기 제 1의 개구부와 상기 제 2의 개구부는, 실질적으로 역위상의 빛이 조사되는 것을 특징으로 하는 패턴 형성방법.
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