JPH09307075A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09307075A JPH09307075A JP8119898A JP11989896A JPH09307075A JP H09307075 A JPH09307075 A JP H09307075A JP 8119898 A JP8119898 A JP 8119898A JP 11989896 A JP11989896 A JP 11989896A JP H09307075 A JPH09307075 A JP H09307075A
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Abstract
(57)【要約】
【課題】 ＲＡ段差を横切る配線パターンの加工マージ
ンの向上をはかり、高信頼度な配線パターンを形成す
る。 【解決手段】 リセスアレイ構造におけるＲＡ段差Ａを
横切るワード線２およびビット線３のＲＡ段差Ａ上の部
分が幅広に形成されている。
ンの向上をはかり、高信頼度な配線パターンを形成す
る。 【解決手段】 リセスアレイ構造におけるＲＡ段差Ａを
横切るワード線２およびビット線３のＲＡ段差Ａ上の部
分が幅広に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、リセスアレイ（Re
cess Array: 以下ＲＡと略す）構造におけるＲＡ段差を
横切る配線を有する半導体集積回路装置およびその製造
方法に適用して有効な技術に関する。
置およびその製造方法に関し、特に、リセスアレイ（Re
cess Array: 以下ＲＡと略す）構造におけるＲＡ段差を
横切る配線を有する半導体集積回路装置およびその製造
方法に適用して有効な技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置では、集積度
の向上に伴って、１ビット当たりのメモリセル面積が縮
小され、容量蓄積部を形成できる投影面積も縮小されて
いる。
の向上に伴って、１ビット当たりのメモリセル面積が縮
小され、容量蓄積部を形成できる投影面積も縮小されて
いる。
【０００３】しかし、信号の読み出しに必要な電荷量は
スケーリングされないため、蓄積容量は２５〜３０ｆＦ
／セルとほぼ一定のままである。
スケーリングされないため、蓄積容量は２５〜３０ｆＦ
／セルとほぼ一定のままである。
【０００４】従って、縮小された容量蓄積部の限られた
投影面積上に必要な蓄積容量を確保するため、容量蓄積
部の下部電極構造を立体化および複雑化する傾向にあ
る。しかし、これにより、メモリセル領域の素子高さが
増加するため、周辺回路領域のＭＯＳＦＥＴのゲート電
極のみの素子高さとの間の標高差が大きくなる。
投影面積上に必要な蓄積容量を確保するため、容量蓄積
部の下部電極構造を立体化および複雑化する傾向にあ
る。しかし、これにより、メモリセル領域の素子高さが
増加するため、周辺回路領域のＭＯＳＦＥＴのゲート電
極のみの素子高さとの間の標高差が大きくなる。
【０００５】メモリセル領域と周辺回路領域との標高差
が増加すると、両方の領域にまたがって形成されるパタ
ーンの加工マージンが低下するという問題が生じる。
が増加すると、両方の領域にまたがって形成されるパタ
ーンの加工マージンが低下するという問題が生じる。
【０００６】具体的には、リソグラフィにおいて、レジ
スト表面をできるだけ平垣にするため、厚い膜厚が必要
になり、露光時間が長くなることから加工マージンが低
下したり、あるいは素子段差に起因した標高差が焦点余
裕度の範囲と同程度になると、露光条件の設定が困難に
なったりする。
スト表面をできるだけ平垣にするため、厚い膜厚が必要
になり、露光時間が長くなることから加工マージンが低
下したり、あるいは素子段差に起因した標高差が焦点余
裕度の範囲と同程度になると、露光条件の設定が困難に
なったりする。
【０００７】また、配線加工や絶縁膜への接続孔加工の
ためのドライエッチング処理において、レジスト開口部
のアスペクト比が大きくなると共に、標高の異なる部分
でその値が異なるため、ドライエッチングの制御が困難
になり、段差部分ではオーバーエッチ量が増加するた
め、寸法の制御が困難になるなどドライエッチングの加
工性を阻害する要因が増える傾向にある。
ためのドライエッチング処理において、レジスト開口部
のアスペクト比が大きくなると共に、標高の異なる部分
でその値が異なるため、ドライエッチングの制御が困難
になり、段差部分ではオーバーエッチ量が増加するた
め、寸法の制御が困難になるなどドライエッチングの加
工性を阻害する要因が増える傾向にある。
【０００８】そこで、前述した問題点を解消するため、
高さの高い容量蓄積部分が形成されるメモリセル領域の
半導体基板表面を他の周辺回路領域のそれよりも低くし
て素子形成によって生じる標高差をあらかじめ低減する
ＲＡプロセスが提案されている。
高さの高い容量蓄積部分が形成されるメモリセル領域の
半導体基板表面を他の周辺回路領域のそれよりも低くし
て素子形成によって生じる標高差をあらかじめ低減する
ＲＡプロセスが提案されている。
【０００９】なお、このＲＡプロセス技術については、
株式会社プレスジャーナル、平成５年６月２０日発行
「月刊セミコンダクターワールド１９９３年７月号」ｐ
７９〜ｐ８３に開示されている。
株式会社プレスジャーナル、平成５年６月２０日発行
「月刊セミコンダクターワールド１９９３年７月号」ｐ
７９〜ｐ８３に開示されている。
【００１０】
【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置においては、次のような問題点がある
ことが本発明者により見い出された。
導体集積回路装置においては、次のような問題点がある
ことが本発明者により見い出された。
【００１１】すなわち、ＲＡプロセスを適用することに
より、たとえばメモリセル領域と周辺回路領域との境界
領域に新たに生じるＲＡ段差上でこれを横切るＭＯＳＦ
ＥＴゲート電極およびＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏ
ｖｅｒ Ｂｉｔｌｉｎｅ）構造のビット線等の配線パタ
ーンの加工マージンが低下する問題である。
より、たとえばメモリセル領域と周辺回路領域との境界
領域に新たに生じるＲＡ段差上でこれを横切るＭＯＳＦ
ＥＴゲート電極およびＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏ
ｖｅｒ Ｂｉｔｌｉｎｅ）構造のビット線等の配線パタ
ーンの加工マージンが低下する問題である。
【００１２】本発明の目的は、ＲＡ段差を横切る配線パ
ターンの加工マージンの向上をはかり、高信頼度な配線
パターンを形成することができる半導体集積回路装置お
よびその製造方法を提供することにある。
ターンの加工マージンの向上をはかり、高信頼度な配線
パターンを形成することができる半導体集積回路装置お
よびその製造方法を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】(1).本発明の半導体集積回路装置は、半導
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記半導体基
板上に形成された配線のうち、前記所定の素子が形成さ
れる領域と前記他の領域との境界に形成される段差上を
横切る配線部分の幅を広く形成したものである。
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記半導体基
板上に形成された配線のうち、前記所定の素子が形成さ
れる領域と前記他の領域との境界に形成される段差上を
横切る配線部分の幅を広く形成したものである。
【００１６】(2).本発明の半導体集積回路装置は、前記
配線層の両端が前記段差を横切るものである。
配線層の両端が前記段差を横切るものである。
【００１７】(3).本発明の半導体集積回路装置は、前記
所定の素子が形成される領域の両端辺に形成される２つ
の段差のうち、一方の辺側の段差のみを横切る配線と、
他方の辺側の段差のみを横切る配線とを、その配線の幅
方向に交互に配置したものである。
所定の素子が形成される領域の両端辺に形成される２つ
の段差のうち、一方の辺側の段差のみを横切る配線と、
他方の辺側の段差のみを横切る配線とを、その配線の幅
方向に交互に配置したものである。
【００１８】(4).本発明の半導体集積回路装置は、前記
所定の素子が形成される領域の両端辺に形成される２つ
の段差のうち、一方の辺側の段差のみを横切る２つの配
線を互いに隣接するように配置し、他方の辺側の段差の
みを横切る２つの配線を互いに隣接するように配置し、
それら配線の一対をその配線の幅方向に交互に配置した
ものである。
所定の素子が形成される領域の両端辺に形成される２つ
の段差のうち、一方の辺側の段差のみを横切る２つの配
線を互いに隣接するように配置し、他方の辺側の段差の
みを横切る２つの配線を互いに隣接するように配置し、
それら配線の一対をその配線の幅方向に交互に配置した
ものである。
【００１９】(5).本発明の半導体集積回路装置は、半導
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記所定の素
子が形成される領域の配線と、前記他の領域の配線とを
接続孔を通じて電気的に接続したものである。
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記所定の素
子が形成される領域の配線と、前記他の領域の配線とを
接続孔を通じて電気的に接続したものである。
【００２０】(6).本発明の半導体集積回路装置は、半導
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記半導体基
板上に絶縁膜を堆積するとともに、前記所定の素子が形
成される領域における半導体基板の主面から前記絶縁膜
の表面までの距離を、前記他の領域における半導体基板
の主面から前記絶縁膜の表面までの距離よりも大きくし
たものである。
体基板の主面において、所定の素子が形成される領域を
他の領域よりも低くすることにより前記所定の素子の形
成によって生じる標高差を予め低減するリセスアレイ構
造を有する半導体集積回路装置であって、前記半導体基
板上に絶縁膜を堆積するとともに、前記所定の素子が形
成される領域における半導体基板の主面から前記絶縁膜
の表面までの距離を、前記他の領域における半導体基板
の主面から前記絶縁膜の表面までの距離よりも大きくし
たものである。
【００２１】(7).本発明の半導体集積回路装置の製造方
法は、半導体基板上に標高が周辺回路形成予定領域より
低いメモリセル形成予定領域を形成した後、前記メモリ
セル形成予定領域上にゲート電極を形成し、前記ゲート
電極の両側の半導体基板の表面部にソース／ドレイン領
域を形成する。その後、前記周辺回路形成予定領域上お
よび前記メモリセル形成予定領域上に層間絶縁膜を堆積
し、前記層間絶縁膜を平坦化する。さらに、前記層間絶
縁膜上に配線層を形成するものである。
法は、半導体基板上に標高が周辺回路形成予定領域より
低いメモリセル形成予定領域を形成した後、前記メモリ
セル形成予定領域上にゲート電極を形成し、前記ゲート
電極の両側の半導体基板の表面部にソース／ドレイン領
域を形成する。その後、前記周辺回路形成予定領域上お
よび前記メモリセル形成予定領域上に層間絶縁膜を堆積
し、前記層間絶縁膜を平坦化する。さらに、前記層間絶
縁膜上に配線層を形成するものである。
【００２２】(8).本発明の半導体集積回路装置の製造方
法は、半導体基板上に標高が周辺回路形成予定領域より
低いメモリセル形成予定領域を形成する。その後、前記
メモリセル形成予定領域上にゲート電極を形成し、前記
ゲート電極の両側の半導体基板の表面部にソース／ドレ
イン領域を形成する。前記周辺回路形成予定領域上およ
び前記メモリセル形成予定領域上に層間絶縁膜を堆積
し、前記層間絶縁膜を平坦化する。そして、前記ゲート
電極上の前記層間絶縁膜に接続孔を形成し、前記層間絶
縁膜上に前記ゲート電極に前記接続孔を介して接続する
配線層を形成するものである。
法は、半導体基板上に標高が周辺回路形成予定領域より
低いメモリセル形成予定領域を形成する。その後、前記
メモリセル形成予定領域上にゲート電極を形成し、前記
ゲート電極の両側の半導体基板の表面部にソース／ドレ
イン領域を形成する。前記周辺回路形成予定領域上およ
び前記メモリセル形成予定領域上に層間絶縁膜を堆積
し、前記層間絶縁膜を平坦化する。そして、前記ゲート
電極上の前記層間絶縁膜に接続孔を形成し、前記層間絶
縁膜上に前記ゲート電極に前記接続孔を介して接続する
配線層を形成するものである。
【００２３】前述した手段によれば、ＲＡ段差上の配線
の幅を広くしたので、ＲＡ段差に起因するリソグラフィ
解像度マージンの低下によるレジスト寸法の減少を補償
することが可能になると共に、ドライエッチングのオー
バーエッチによる寸法の減少がある場合でも、あらかじ
め仕上がり寸法を考慮して配線幅を大きくしているの
で、配線の信頼性を確保することが可能となる。
の幅を広くしたので、ＲＡ段差に起因するリソグラフィ
解像度マージンの低下によるレジスト寸法の減少を補償
することが可能になると共に、ドライエッチングのオー
バーエッチによる寸法の減少がある場合でも、あらかじ
め仕上がり寸法を考慮して配線幅を大きくしているの
で、配線の信頼性を確保することが可能となる。
【００２４】また、前述した手段によれば、半導体基板
の相対的に低い領域の配線と相対的に高い領域の配線と
を接続孔を介して接続し、ＲＡ段差を横切る配線部分を
接続孔の深さ寸法だけ上層に設けたことにより、その配
線部分をＲＡ段差が充分緩和された状態の絶縁膜の上面
に設けることができるので、配線加工の信頼性を確保す
ることが可能となる。
の相対的に低い領域の配線と相対的に高い領域の配線と
を接続孔を介して接続し、ＲＡ段差を横切る配線部分を
接続孔の深さ寸法だけ上層に設けたことにより、その配
線部分をＲＡ段差が充分緩和された状態の絶縁膜の上面
に設けることができるので、配線加工の信頼性を確保す
ることが可能となる。
【００２５】さらに、前述した手段によれば、半導体基
板の相対的に低い領域における絶縁膜部分の厚さを、半
導体基板の相対的に高い領域における絶縁膜部分の厚さ
よりも大きくなるように、半導体基板を被覆する絶縁膜
の上面を平坦化したことにより、ＲＡ段差の影響を受け
ることなく、配線を加工することが可能となる。
板の相対的に低い領域における絶縁膜部分の厚さを、半
導体基板の相対的に高い領域における絶縁膜部分の厚さ
よりも大きくなるように、半導体基板を被覆する絶縁膜
の上面を平坦化したことにより、ＲＡ段差の影響を受け
ることなく、配線を加工することが可能となる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体集積回路装置の要部平面レイアウト図、
図２〜図４は本発明の他の実施の形態である半導体集積
回路装置の配線の配置例、図５〜図８は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
るビット線方向の要部断面図、図９および図１０は本発
明の他の実施の形態である半導体集積回路装置の製造工
程中におけるワード線方向の要部断面図である。
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体集積回路装置の要部平面レイアウト図、
図２〜図４は本発明の他の実施の形態である半導体集積
回路装置の配線の配置例、図５〜図８は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
るビット線方向の要部断面図、図９および図１０は本発
明の他の実施の形態である半導体集積回路装置の製造工
程中におけるワード線方向の要部断面図である。
【００２７】なお、実施の形態を説明するための全図に
おいて同一の機能を有するものは同一の符号を付け、そ
の繰り返しの説明は省略する。
おいて同一の機能を有するものは同一の符号を付け、そ
の繰り返しの説明は省略する。
【００２８】本実施の形態の半導体集積回路装置は、た
とえば６４ＭビットのＤＲＡＭ（Dynamic Ramdom Acces
s Memory）である。
とえば６４ＭビットのＤＲＡＭ（Dynamic Ramdom Acces
s Memory）である。
【００２９】図１において、ＲＡ構造を有するシリコン
単結晶からなる半導体基板１上に複数のワード線２が配
置され、これら複数のワード線２に交差する複数のビッ
ト線３が配設されている。さらに、ビット線３に接続す
る接続孔４が所定箇所に形成され、ビット線３とワード
線２との交差部の近傍には容量蓄積部との接続孔５が形
成されている。メモリセル面積は1.７μｍ2 ／ビット程
度である。容量蓄積部の蓄積容量は、たとえば２５ｆＦ
／ビット程度である。容量蓄積部は、単純スタックドキ
ャパシタ構造が採用されている。容量蓄積部の容量絶縁
膜には、厚さ５ｎｍの酸化シリコン膜と同等の容量を実
現可能な窒化シリコン膜が使用されている。このような
場合、容量蓄積部の下部電極の高さは、たとえば0.８μ
ｍ程度である。
単結晶からなる半導体基板１上に複数のワード線２が配
置され、これら複数のワード線２に交差する複数のビッ
ト線３が配設されている。さらに、ビット線３に接続す
る接続孔４が所定箇所に形成され、ビット線３とワード
線２との交差部の近傍には容量蓄積部との接続孔５が形
成されている。メモリセル面積は1.７μｍ2 ／ビット程
度である。容量蓄積部の蓄積容量は、たとえば２５ｆＦ
／ビット程度である。容量蓄積部は、単純スタックドキ
ャパシタ構造が採用されている。容量蓄積部の容量絶縁
膜には、厚さ５ｎｍの酸化シリコン膜と同等の容量を実
現可能な窒化シリコン膜が使用されている。このような
場合、容量蓄積部の下部電極の高さは、たとえば0.８μ
ｍ程度である。
【００３０】本実施の形態においては、ＲＡ構造におけ
るＲＡ段差Ａ上のワード線２およびビット線３の幅が広
く形成されている。なお、図中、符号６は素子分離領域
を示す。
るＲＡ段差Ａ上のワード線２およびビット線３の幅が広
く形成されている。なお、図中、符号６は素子分離領域
を示す。
【００３１】また、図２はビット線３ａの両端でＲＡ段
差Ａを横切るものであり、このＲＡ段差Ａを横切る部分
でその幅が広く形成されている。
差Ａを横切るものであり、このＲＡ段差Ａを横切る部分
でその幅が広く形成されている。
【００３２】図３は一端がＲＡ段差Ａを横切る配線７ａ
を交互に配置したものであり、ＲＡ段差Ａ上で配線７ａ
の幅が広く形成されている。
を交互に配置したものであり、ＲＡ段差Ａ上で配線７ａ
の幅が広く形成されている。
【００３３】図４は隣接する配線７ｂの一端がＲＡ段差
Ａを横切るものであり、配線７ｂは、たとえばレベンソ
ン方式の位相シフタマスクを用いたリソグラフィ技術に
おいて異なる位相のパターンとなり、ＲＡ段差Ａを横切
る部分でもリソグラフィにおける解像度が向上する。
Ａを横切るものであり、配線７ｂは、たとえばレベンソ
ン方式の位相シフタマスクを用いたリソグラフィ技術に
おいて異なる位相のパターンとなり、ＲＡ段差Ａを横切
る部分でもリソグラフィにおける解像度が向上する。
【００３４】本実施の形態によれば、ワード線２、ビッ
ト線３，３ａおよび配線７ａ，７ｂがＲＡ段差Ａを横切
る部分の幅を大きく形成したので、ＲＡ段差Ａに起因す
るリソグラフィ解像度マージンの低下によるレジスト寸
法の減少が補償され、ドライエッチングのオーバーエッ
チによる寸法の減少がある場合でも、ワード線２、ビッ
ト線３，３ａおよび配線７ａ，７ｂの信頼性を向上させ
ることが可能となる。
ト線３，３ａおよび配線７ａ，７ｂがＲＡ段差Ａを横切
る部分の幅を大きく形成したので、ＲＡ段差Ａに起因す
るリソグラフィ解像度マージンの低下によるレジスト寸
法の減少が補償され、ドライエッチングのオーバーエッ
チによる寸法の減少がある場合でも、ワード線２、ビッ
ト線３，３ａおよび配線７ａ，７ｂの信頼性を向上させ
ることが可能となる。
【００３５】次に、本発明の他の実施の形態であるＤＲ
ＡＭのビット線方向の製造方法図５〜図８によってを説
明する。
ＡＭのビット線方向の製造方法図５〜図８によってを説
明する。
【００３６】まず、図５に示すように、半導体基板１上
の所定領域にＣＶＤ法によりシリコン窒化膜８を形成し
た後、シリコン窒化膜８をマスクとして、半導体基板１
の表面を選択酸化し、シリコン窒化膜８のマスク端にで
きる酸化膜９のバーズビーク９ａを適度に伸ばす。
の所定領域にＣＶＤ法によりシリコン窒化膜８を形成し
た後、シリコン窒化膜８をマスクとして、半導体基板１
の表面を選択酸化し、シリコン窒化膜８のマスク端にで
きる酸化膜９のバーズビーク９ａを適度に伸ばす。
【００３７】その後、酸化膜９をフッ酸溶液によりウェ
ットエッチング除去すると共に、シリコン窒化膜８を除
去し、図６に示すように、標高が周辺回路形成予定領域
Ｂより低いメモリセル形成予定領域Ｃを形成する。この
とき、周辺回路形成予定領域Ｂとメモリセル形成予定領
域Ｃとの間にはＲＡ段差Ａができる。
ットエッチング除去すると共に、シリコン窒化膜８を除
去し、図６に示すように、標高が周辺回路形成予定領域
Ｂより低いメモリセル形成予定領域Ｃを形成する。この
とき、周辺回路形成予定領域Ｂとメモリセル形成予定領
域Ｃとの間にはＲＡ段差Ａができる。
【００３８】次に、図７に示すように、半導体基板１に
ウエル領域１０を形成した後、半導体基板１の非能動領
域に素子分離領域６を選択的に形成する。さらに、メモ
リセル形成予定領域Ｃ上に複数のワード線（ＭＯＳＦＥ
Ｔのゲート電極）２を形成する。なお、この場合、次工
程での平坦化を容易にするため、ダミーとしてのワード
線２も形成される。
ウエル領域１０を形成した後、半導体基板１の非能動領
域に素子分離領域６を選択的に形成する。さらに、メモ
リセル形成予定領域Ｃ上に複数のワード線（ＭＯＳＦＥ
Ｔのゲート電極）２を形成する。なお、この場合、次工
程での平坦化を容易にするため、ダミーとしてのワード
線２も形成される。
【００３９】その後、ワード線２の両側の半導体基板１
の表面部にソース／ドレイン領域１１を形成し、半導体
基板１の全面にＢＰＳＧ（Boro Phospho Silicate Glas
s)膜１２を堆積した後、ＢＰＳＧ膜１２を熱処理による
リフローあるいはＣＭＰ法（化学的機械的研磨法）によ
り十分に平坦化する。
の表面部にソース／ドレイン領域１１を形成し、半導体
基板１の全面にＢＰＳＧ（Boro Phospho Silicate Glas
s)膜１２を堆積した後、ＢＰＳＧ膜１２を熱処理による
リフローあるいはＣＭＰ法（化学的機械的研磨法）によ
り十分に平坦化する。
【００４０】次に、図８に示すように、ソース／ドレイ
ン領域１１上のＢＰＳＧ膜１２に接続孔４を開口した
後、接続孔４内に導電層１３を埋め込み、ＢＰＳＧ膜１
２上にビット線３を形成する。その後、半導体基板１の
全面にシリコン酸化膜１４を積層し、ソース／ドレイン
領域１１上のＢＰＳＧ膜１２およびシリコン酸化膜１４
に接続孔１５を開口した後、この接続孔１５内に導電層
１６を埋め込む。その後、周辺回路形成予定領域Ｂのシ
リコン酸化膜１４上に配線７を形成する。
ン領域１１上のＢＰＳＧ膜１２に接続孔４を開口した
後、接続孔４内に導電層１３を埋め込み、ＢＰＳＧ膜１
２上にビット線３を形成する。その後、半導体基板１の
全面にシリコン酸化膜１４を積層し、ソース／ドレイン
領域１１上のＢＰＳＧ膜１２およびシリコン酸化膜１４
に接続孔１５を開口した後、この接続孔１５内に導電層
１６を埋め込む。その後、周辺回路形成予定領域Ｂのシ
リコン酸化膜１４上に配線７を形成する。
【００４１】このように、本実施の形態によれば、メモ
リセル形成予定領域Ｃの半導体基板１の表面とビット線
３との距離を、周辺回路形成予定領域Ｂとビット線３と
の距離よりも大きくなるように、ＢＰＳＧ膜１２の上面
を平坦化したことにより、ＲＡ段差Ａの影響を受けるこ
となく、ビット線３を加工することが可能となってい
る。
リセル形成予定領域Ｃの半導体基板１の表面とビット線
３との距離を、周辺回路形成予定領域Ｂとビット線３と
の距離よりも大きくなるように、ＢＰＳＧ膜１２の上面
を平坦化したことにより、ＲＡ段差Ａの影響を受けるこ
となく、ビット線３を加工することが可能となってい
る。
【００４２】さらに、ＤＲＡＭのワード線方向の製造方
法を図５、図６、図９および図１０によって説明する。
法を図５、図６、図９および図１０によって説明する。
【００４３】まず、図５に示すように、半導体基板１上
の所定領域にＣＶＤ法によりシリコン窒化膜８を形成し
た後、シリコン窒化膜８をマスクとして、半導体基板１
の表面を選択酸化し、シリコン窒化膜８のマスク端にで
きる酸化膜９のバーズビーク９ａを適度に伸ばす。
の所定領域にＣＶＤ法によりシリコン窒化膜８を形成し
た後、シリコン窒化膜８をマスクとして、半導体基板１
の表面を選択酸化し、シリコン窒化膜８のマスク端にで
きる酸化膜９のバーズビーク９ａを適度に伸ばす。
【００４４】その後、酸化膜９をフッ酸溶液によりウェ
ットエッチング除去すると共に、シリコン窒化膜８を除
去し、図６に示すように、標高が周辺回路形成予定領域
Ｂより低いメモリセル形成予定領域Ｃを形成する。この
とき、周辺回路形成予定領域Ｂとメモリセル形成予定領
域Ｃとの間にはＲＡ段差Ａができる。
ットエッチング除去すると共に、シリコン窒化膜８を除
去し、図６に示すように、標高が周辺回路形成予定領域
Ｂより低いメモリセル形成予定領域Ｃを形成する。この
とき、周辺回路形成予定領域Ｂとメモリセル形成予定領
域Ｃとの間にはＲＡ段差Ａができる。
【００４５】次に、図９に示すように、半導体基板１に
ウエル領域１０を形成した後、半導体基板１の非能動領
域に素子分離領域６を選択的に形成する。さらに、メモ
リセル形成予定領域Ｃ上にワード線２を形成する。その
後、ワード線２の両側の半導体基板１の表面部にソース
／ドレイン領域１１を形成する。
ウエル領域１０を形成した後、半導体基板１の非能動領
域に素子分離領域６を選択的に形成する。さらに、メモ
リセル形成予定領域Ｃ上にワード線２を形成する。その
後、ワード線２の両側の半導体基板１の表面部にソース
／ドレイン領域１１を形成する。
【００４６】続いて、図１０に示すように、半導体基板
１の全面にＢＰＳＧ膜１２を堆積した後、ＢＰＳＧ膜１
２を熱処理によるリフローあるいはＣＭＰ法（化学的機
械的研磨法）により十分に平坦化する。その後、メモリ
セル形成予定領域Ｃ上のＢＰＳＧ膜１２上に複数のビッ
ト線３を形成する。
１の全面にＢＰＳＧ膜１２を堆積した後、ＢＰＳＧ膜１
２を熱処理によるリフローあるいはＣＭＰ法（化学的機
械的研磨法）により十分に平坦化する。その後、メモリ
セル形成予定領域Ｃ上のＢＰＳＧ膜１２上に複数のビッ
ト線３を形成する。
【００４７】その後、半導体基板１の全面にシリコン酸
化膜１４を積層し、ソース／ドレイン領域１１上のＢＰ
ＳＧ膜１２およびシリコン酸化膜１４に接続孔１５を開
口した後、この接続孔１５内に導電層１６を埋め込む。
さらに、接続孔１５を含む周辺回路形成予定領域Ｂのシ
リコン酸化膜１４上に配線７を形成した後、半導体基板
１の全面に層間絶縁膜１７を形成する。
化膜１４を積層し、ソース／ドレイン領域１１上のＢＰ
ＳＧ膜１２およびシリコン酸化膜１４に接続孔１５を開
口した後、この接続孔１５内に導電層１６を埋め込む。
さらに、接続孔１５を含む周辺回路形成予定領域Ｂのシ
リコン酸化膜１４上に配線７を形成した後、半導体基板
１の全面に層間絶縁膜１７を形成する。
【００４８】このように、本実施の形態によれば、メモ
リセル形成予定領域Ｃ上のワード線２と配線７とを接続
孔１５を介して接続するので、ＲＡ段差を横切る配線７
をＲＡ段差Ａが充分緩和された状態のシリコン酸化膜１
４の上面に設けることができるので、配線７の信頼性を
向上させることが可能となる。
リセル形成予定領域Ｃ上のワード線２と配線７とを接続
孔１５を介して接続するので、ＲＡ段差を横切る配線７
をＲＡ段差Ａが充分緩和された状態のシリコン酸化膜１
４の上面に設けることができるので、配線７の信頼性を
向上させることが可能となる。
【００４９】以上、本発明者によってなされた発明を、
実施の形態に基づき具体的に説明したが、本発明は、前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
実施の形態に基づき具体的に説明したが、本発明は、前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００５０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５１】(1).前述した手段によれば、ＲＡ段差上の
配線の幅を広くしたので、ＲＡ段差に起因するリソグラ
フィ解像度マージンの低下によるレジスト寸法の減少を
補償することが可能になると共に、ドライエッチングの
オーバーエッチによる寸法の減少がある場合でも、あら
かじめ仕上がり寸法を考慮して配線幅を大きくしている
ので、配線の信頼性を確保することが可能となる。した
がって、半導体集積回路装置の歩留りおよび信頼性を向
上させることが可能となる。
配線の幅を広くしたので、ＲＡ段差に起因するリソグラ
フィ解像度マージンの低下によるレジスト寸法の減少を
補償することが可能になると共に、ドライエッチングの
オーバーエッチによる寸法の減少がある場合でも、あら
かじめ仕上がり寸法を考慮して配線幅を大きくしている
ので、配線の信頼性を確保することが可能となる。した
がって、半導体集積回路装置の歩留りおよび信頼性を向
上させることが可能となる。
【００５２】(2).また、前述した手段によれば、半導体
基板の相対的に低い領域の配線と相対的に高い領域の配
線とを接続孔を介して接続し、ＲＡ段差を横切る配線部
分を接続孔の深さ寸法だけ上層に設けたことにより、そ
の配線部分をＲＡ段差が充分緩和された状態の絶縁膜の
上面に設けることができるので、配線加工の信頼性を確
保することが可能となる。したがって、半導体集積回路
装置の歩留りおよび信頼性を向上させることが可能とな
る。
基板の相対的に低い領域の配線と相対的に高い領域の配
線とを接続孔を介して接続し、ＲＡ段差を横切る配線部
分を接続孔の深さ寸法だけ上層に設けたことにより、そ
の配線部分をＲＡ段差が充分緩和された状態の絶縁膜の
上面に設けることができるので、配線加工の信頼性を確
保することが可能となる。したがって、半導体集積回路
装置の歩留りおよび信頼性を向上させることが可能とな
る。
【００５３】(3).さらに、前述した手段によれば、半導
体基板の相対的に低い領域における絶縁膜部分の厚さ
を、半導体基板の相対的に高い領域における絶縁膜部分
の厚さよりも大きくなるように、半導体基板を被覆する
絶縁膜の上面を平坦化したことにより、ＲＡ段差の影響
を受けることなく、配線を加工することが可能となる。
したがって、半導体集積回路装置の歩留りおよび信頼性
を向上させることが可能となる。
体基板の相対的に低い領域における絶縁膜部分の厚さ
を、半導体基板の相対的に高い領域における絶縁膜部分
の厚さよりも大きくなるように、半導体基板を被覆する
絶縁膜の上面を平坦化したことにより、ＲＡ段差の影響
を受けることなく、配線を加工することが可能となる。
したがって、半導体集積回路装置の歩留りおよび信頼性
を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置のＤＲＡＭの平面レイアウト図である。
置のＤＲＡＭの平面レイアウト図である。
【図２】本発明の他の実施の形態である半導体集積回路
装置の配線の配置例を示す図である。
装置の配線の配置例を示す図である。
【図３】本発明の他の実施の形態である半導体集積回路
装置の配線の配置例を示す図である。
装置の配線の配置例を示す図である。
【図４】本発明の他の実施の形態である半導体集積回路
装置の配線の配置例を示す図である。
装置の配線の配置例を示す図である。
【図５】本発明の他の実施の形態である半導体集積回路
装置の製造工程中におけるビット線方向の要部断面図で
ある。
装置の製造工程中におけるビット線方向の要部断面図で
ある。
【図６】本発明の他の実施の形態である半導体集積回路
装置の製造工程中におけるビット線方向の要部断面図で
ある。
装置の製造工程中におけるビット線方向の要部断面図で
ある。
【図７】本発明の他の実施の形態である半導体集積回路
装置の製造工程中におけるビット線方向の要部断面図で
ある。
装置の製造工程中におけるビット線方向の要部断面図で
ある。
【図８】本発明の他の実施の形態である半導体集積回路
装置の製造工程中におけるビット線方向の要部断面図で
ある。
装置の製造工程中におけるビット線方向の要部断面図で
ある。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程中におけるワード線方向の要部断面図で
ある。
装置の製造工程中におけるワード線方向の要部断面図で
ある。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中におけるワード線方向の要部断面図
である。
路装置の製造工程中におけるワード線方向の要部断面図
である。
１ 半導体基板 ２ ワード線（ゲート電極） ３ ビット線 ３ａ ビット線 ４ 接続孔 ５ 接続孔 ６ 素子分離領域 ７，７ａ，７ｂ 配線 ８ シリコン窒化膜 ９ 酸化膜 ９ａ バーズビーク １０ ウエル領域 １１ ソース／ドレイン領域 １２ ＢＰＳＧ膜 １３ 導電層 １４ シリコン酸化膜 １５ 接続孔 １６ 導電層 １７ 層間絶縁膜 Ａ ＲＡ段差 Ｂ 周辺回路形成予定領域 Ｃ メモリセル形成予定領域
Claims (8)
- 【請求項１】 半導体基板の主面において、所定の素子
が形成される領域を他の領域よりも低くすることにより
前記所定の素子の形成によって生じる標高差を予め低減
するリセスアレイ構造を有する半導体集積回路装置であ
って、前記半導体基板上に形成された配線のうち、前記
所定の素子が形成される領域と前記他の領域との境界に
形成される段差上を横切る配線部分の幅を広くしたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記配線の両端が前記段差を横切ることを特徴と
する半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記所定の素子が形成される領域の両端辺に形成
される２つの段差のうち、一方の辺側の段差のみを横切
る配線と、他方の辺側の段差のみを横切る配線とを、そ
の配線の幅方向に交互に配置したことを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記所定の素子が形成される領域の両端辺に形成
される２つの段差のうち、一方の辺側の段差のみを横切
る２つの配線を互いに隣接するように配置し、他方の辺
側の段差のみを横切る２つの配線を互いに隣接するよう
に配置し、それら配線の一対をその配線の幅方向に交互
に配置したことを特徴とする半導体集積回路装置。 - 【請求項５】 半導体基板の主面において、所定の素子
が形成される領域を他の領域よりも低くすることにより
前記所定の素子の形成によって生じる標高差を予め低減
するリセスアレイ構造を有する半導体集積回路装置であ
って、前記所定の素子が形成される領域の配線と、前記
他の領域の配線とを接続孔を通じて電気的に接続したこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 半導体基板の主面において、所定の素子
が形成される領域を他の領域よりも低くすることにより
前記所定の素子の形成によって生じる標高差を予め低減
するリセスアレイ構造を有する半導体集積回路装置であ
って、前記半導体基板上に絶縁膜を堆積するとともに、
前記所定の素子が形成される領域における半導体基板の
主面から前記絶縁膜の表面までの距離を、前記他の領域
における半導体基板の主面から前記絶縁膜の表面までの
距離よりも大きくしたことを特徴とする半導体集積回路
装置。 - 【請求項７】 半導体基板上に標高が周辺回路形成予定
領域より低いメモリセル形成予定領域を形成する工程
と、 前記メモリセル形成予定領域上にゲート電極を形成し、
前記ゲート電極の両側の半導体基板の表面部にソース／
ドレイン領域を形成する工程と、 前記周辺回路形成予定領域上および前記メモリセル形成
予定領域上に層間絶縁膜を堆積し、前記層間絶縁膜を平
坦化する工程と、 前記層間絶縁膜上に配線を形成する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 半導体基板上に標高が周辺回路形成予定
領域より低いメモリセル形成予定領域を形成する工程
と、 前記メモリセル形成予定領域上にゲート電極を形成し、
前記ゲート電極の両側の半導体基板の表面部にソース／
ドレイン領域を形成する工程と、 前記周辺回路形成予定領域上および前記メモリセル形成
予定領域上に層間絶縁膜を堆積し、前記層間絶縁膜を平
坦化する工程と、 前記ゲート電極上の前記層間絶縁膜に接続孔を形成し、
前記層間絶縁膜上に前記ゲート電極に前記接続孔を介し
て接続する配線を形成する工程とを含むことを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119898A JPH09307075A (ja) | 1996-05-15 | 1996-05-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119898A JPH09307075A (ja) | 1996-05-15 | 1996-05-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307075A true JPH09307075A (ja) | 1997-11-28 |
Family
ID=14772961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119898A Pending JPH09307075A (ja) | 1996-05-15 | 1996-05-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495870B1 (en) | 1998-07-03 | 2002-12-17 | Hitachi, Ltd. | Semiconductor device and method for patterning the semiconductor device in which line patterns terminate at different lengths to prevent the occurrence of a short or break |
| US6534803B2 (en) * | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
-
1996
- 1996-05-15 JP JP8119898A patent/JPH09307075A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495870B1 (en) | 1998-07-03 | 2002-12-17 | Hitachi, Ltd. | Semiconductor device and method for patterning the semiconductor device in which line patterns terminate at different lengths to prevent the occurrence of a short or break |
| US7105873B2 (en) | 1998-07-03 | 2006-09-12 | Hitachi, Ltd. | Semiconductor device and method for patterning |
| KR100686630B1 (ko) * | 1998-07-03 | 2007-02-23 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 패턴형성방법 |
| KR100706126B1 (ko) * | 1998-07-03 | 2007-04-13 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
| US7582921B2 (en) | 1998-07-03 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device and method for patterning |
| US6534803B2 (en) * | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
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