JP5623495B2 - 消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法 - Google Patents

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Description

本発明は不揮発性メモリに関し、より具体的には消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法に関するものである。
図１は、従来のプログラマブルデュアルポリ不揮発性メモリを図示する模式断面図である。プログラマブルデュアルポリ不揮発性メモリは、浮遊ゲートトランジスタとも呼ばれる。図１に図示するように、この不揮発性メモリは積層され分離された２つのゲートを備える。上側ゲートは制御ゲート１２であり、制御ラインＣに接続されている。下側ゲートは浮遊ゲート１４である。加えて、ｎ型ドープソース領域およびｎ型ドープドレイン領域がＰ基板に構成されている。ｎ型ドープソース領域はソースラインＳに接続されている。ｎ型ドープドレイン領域はドレインラインＤに接続されている。
不揮発性メモリがプログラムされた状態にある場合、高電圧（例、＋１６Ｖ）がドレインラインＤから供給され、接地電圧がソースラインＳから供給され、制御電圧（例、＋２５Ｖ）が制御ラインＣから供給される。その結果、電子がソースラインＳからｎチャネル領域を通過してドレインラインＤに送られる間に、ホットキャリア（例、ホットエレクトロン）が制御電圧によって制御ゲート１２に引き寄せられて、浮遊ゲート１４に注入される。この状況において、多数のキャリアが浮遊ゲート１４に蓄積される。その結果、プログラムされた状態は第１蓄積状態（例、「０」）と考えてもよい。
不揮発性メモリがプログラムされていない状態にある場合、キャリアは浮遊ゲート１４に注入されないため、プログラムされていない状態は第２蓄積状態（例、「１」）と考えてもよい。
すなわち、第１蓄積状態のドレイン電流（ｉｄ）およびゲート・ソース電圧（Ｖｇｓ）の特性曲線（つまり、ｉｄ−Ｖｇｓ特性曲線）と、第２蓄積状態のｉｄ−Ｖｇｓ特性曲線とは区別される。その結果、浮遊ゲートトランジスタの蓄積状態は、ｉｄ−Ｖｇｓ特性曲線の変動によって実現してもよい。
しかし、プログラマブルデュアルポリ不揮発性メモリの浮遊ゲート１４および制御ゲート１２は別々に製造するべきであるため、プログラマブルデュアルポリ不揮発性メモリの製造プロセスにはより多くのステップが必要で、標準的なＣＭＯＳ製造プロセスとの互換性はない。
下記特許文献１は、プログラマブル単一ポリ不揮発性メモリを開示している。図２Ａは、特許文献１で開示されている従来のプログラマブル単一ポリ不揮発性メモリを図示する模式断面図である。図２Ｂは、図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式上面図である。図２Ｃは、図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式回路図である。
図２Ａ〜図２Ｃを参照されたい。従来のプログラマブル単一ポリ不揮発性メモリは、２つの直列接続されているｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。第１ＰＭＯＳトランジスタは選択トランジスタとして使用され、第１ＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープソース領域２１はソースライン電圧ＶＳＬに接続されている。さらに、ｐ型ドープドレイン領域２２は、第１ＰＭＯＳトランジスタのｐ型ドープドレイン領域と第２ＰＭＯＳトランジスタの第１ｐ型ドープ領域との組み合わせと考えてもよい。浮遊ゲート２６が第２ＰＭＯＳトランジスタの上に配設されている。第２ＰＭＯＳトランジスタの第２ｐ型ドープ領域２３はビットライン電圧ＶＢＬに接続されている。さらに、これらのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構成されている。Ｎウェル領域はＮウェル電圧ＶＮＷに接続されている。第２ＰＭＯＳトランジスタは浮遊ゲートトランジスタとして使用される。
選択ゲート電圧ＶＳＧ、ソースライン電圧ＶＳＬ、ビットライン電圧ＶＢＬ、およびＮウェル電圧ＶＮＷを適切に制御することにより、従来のプログラマブル単一ポリ不揮発性メモリはプログラムされた状態または読み出された状態で動作させることができる。
従来のプログラマブル単一ポリ不揮発性メモリの２つのＰＭＯＳトランジスタはそれぞれのゲート２４および２６を有するため、従来のプログラマブル単一ポリ不揮発性メモリを製造するプロセスは、標準的なＣＭＯＳ製造プロセスと互換性がある。
図１および図２に図示するように、不揮発性メモリはプログラム可能である。不揮発性メモリの電気特性は多数のホットキャリアを浮遊ゲートに注入するためにのみ利用される。しかし、該電気特性は浮遊ゲートからキャリアを除去するためには利用されない。すなわち、データ消去機能を得るために、浮遊ゲートに蓄積されているキャリアは、紫外線（ＵＶ）光を不揮発性メモリに露光することによって浮遊ゲートから除去される。これら不揮発性メモリはワンタイム・プログラミング（ＯＴＰ）メモリと呼ばれる。
米国特許第６６７８１９０号明細書
そのため、複数回プログラミング（ＭＴＰ）メモリ設計のためには、消去可能なプログラマブル単一ポリ不揮発性メモリを提供する必要がある。
本発明は、先行技術において直面する欠点をなくすために、消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法を提供する。
本発明は、ソースライン電圧につながれた第１のドープ領域、第２のドープ領域、および選択ゲート電圧につながれた選択ゲートを含む選択トランジスタを製造するステップと、前記第２のドープ領域と、ビットライン電圧につながれた第３のドープ領域とを含む浮遊ゲートトランジスタのゲート酸化膜を形成するステップと、前記浮遊ゲートトランジスタのチャネル領域の上に、プログラムされた状態中に複数のキャリアがゲート酸化膜の第１部分のみに注入され得、かつトンネリングされ得る前記ゲート酸化膜の第１部分を画定するステップと、消去状態中に前記キャリアがゲート酸化膜の第２部分のみに放出され得、かつトンネリングされ得る前記ゲート酸化膜の第２部分を画定するステップと、前記ゲート酸化膜にポリシリコンゲートを被覆するステップと、前記ゲート酸化膜の第２部分が延びて隣接している消去ゲート領域を製造するステップと、を含み、前記ゲート酸化膜の前記第１部分の厚さが、前記ゲート酸化膜の前記第２部分の厚さよりも厚い、消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法を提供する。
本発明は、第１型の基板に第１エリアおよび第２エリアを画定するステップと、前記第１エリアに第２型のウェル領域を形成するステップと、前記第１エリアの表面に被覆される第１ゲート酸化膜および第２ゲート酸化膜を形成するステップであって、前記第２ゲート酸化膜は前記第２エリアまで延びて隣接している、前記形成するステップと、前記第１エリアの上の前記第２ゲート酸化膜の第１部分の厚さが、前記第２エリアの上の前記第２ゲート酸化膜の第２部分の厚さよりも厚くなるように、前記第２ゲート酸化膜を処理するステップと、前記第１ゲート酸化膜および前記第２ゲート酸化膜を被覆する２つのポリシリコンゲートを形成するステップと、前記第２エリアに第２型のドープ領域を画定するとともに、前記第２型のウェル領域に第１型のドープ領域を画定するステップとを含み、前記第２エリアに第２型のドープ領域の画定が完了するときに消去ゲート領域が製造される、消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法を提供する。
本発明の多数の目的、特徴および利点は、添付の図面と合わせて考慮して、本発明の実施形態の以下の詳細な説明を読むことにより容易に明らかになるであろう。しかし、本明細書で採用する図面は説明のためのものであり、制限と見なしてはならない。
本発明の上述の目的および利点は、以下の詳細な説明および添付の図面を精査した後に、当業者にはより容易に明らかになるであろう。
従来のプログラマブルデュアルポリ不揮発性メモリを図示する模式断面図である。 特許文献１に開示されている従来のプログラマブル単一ポリ不揮発性メモリを図示する模式断面図である。 図２Ａの模式上面図である。 図２Ａの模式回路図である。 本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリを模式的に図示する上面図である。 本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリを模式的に図示する図３Ａの断面図である。 本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリを模式的に図示する図３Ａの断面図である。 図３Ａの消去可能なプログラマブル単一ポリ不揮発性メモリを模式的に図示する回路図である。 本発明の消去可能なプログラマブル単一ポリ不揮発性メモリを製造するための標準的なＣＭＯＳプロセスを図示するフローチャートである。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す図である。 ゲート酸化膜の厚さと消去ライン電圧（ＶＥＬ）との関係を図示するプロット図である。
図３Ａ〜図３Ｄは、本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリを模式的に図示する。図３Ａは、本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリを図示する模式上面図である。図３Ｂは、図３Ａの消去可能なプログラマブル単一ポリ不揮発性メモリを、第１方向（ａ１−ａ２）に沿って切断して図示する模式断面図である。図３Ｃは、図３Ａの消去可能なプログラマブル単一ポリ不揮発性メモリを、第２方向（ｂ１−ｂ２）に沿って切断して図示する模式断面図である。図３Ｄは、本発明の実施形態による消去可能なプログラマブル単一ポリ不揮発性メモリの模式等価回路図である。
図３Ａおよび図３Ｂに図示するように、実施形態の消去可能なプログラマブル単一ポリ不揮発性メモリは、２つの直列接続されているｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構成されている。Ｎウェル領域（ＮＷ）には３つのｐ型ドープ領域３１，３２および３３が形成されている。加えて、３つのｐ型ドープ領域３１，３２および３３の間のエリアには２つのポリシリコンゲート３４および３６が架け渡されており、２つのポリシリコンゲート３４および３６と基板の上面との間にはゲート酸化膜３４２および３６２が形成されている。
第１ＰＭＯＳトランジスタは選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープ領域３１はｐ型ドープソース領域であり、ソースライン電圧ＶＳＬに接続されている。ｐ型ドープ領域３２はｐ型ドープドレイン領域であり、第１ＰＭＯＳトランジスタのｐ型ドープドレイン領域と第２ＰＭＯＳトランジスタの第１ｐ型ドープ領域との組み合わせと考えてもよい。
ポリシリコンゲート３６（浮遊ゲートとも呼ばれる）は、第２ＰＭＯＳトランジスタの上に配設されている。ｐ型ドープ領域３３は第２ＰＭＯＳトランジスタの第２ｐ型ドープ領域であり、ビットライン電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。第２ＰＭＯＳトランジスタは浮遊ゲートトランジスタとして使用される。
図３Ａおよび図３Ｃに図示するように、実施形態の消去可能なプログラマブル単一ポリ不揮発性メモリは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、または浮遊ゲート３６、ゲート酸化膜３６２および消去ゲート領域３５の組み合わせを備える。
ＮＭＯＳトランジスタはＰウェル領域（ＰＷ）に構成されている。ｎ型ドープ領域３８とＰウェル領域（ＰＷ）との間には、二重拡散ドレイン（ＤＤＤ）領域３７が形成されている。すなわち、消去ゲート領域３５は、Ｐウェル領域（ＰＷ）と、二重拡散ドレイン（ＤＤＤ）領域３７と、ｎ型ドープ領域３８とを含む。
図３Ａに図示するように、浮遊ゲート３６は消去ゲート領域３５まで延びて隣接している。さらに、ｎ型ドープ領域３８とＤＤＤ領域３７との組み合わせは、ＮＭＯＳトランジスタのｎ型ドープソース領域とｎ型ドープドレイン領域との組み合わせと考えてもよく、浮遊ゲート３６はＮＭＯＳトランジスタのゲートと考えてもよい。ｎ型ドープ領域３８は消去ライン電圧ＶＥＬに接続されている。加えて、Ｐウェル領域（ＰＷ）はＰウェル電圧ＶＰＷに接続されている。
図３Ｃに図示するように、ゲート酸化膜３６２が浮遊ゲート３６の下に形成されて、ゲート酸化膜３６２は２つの部分３６２ａおよび３６２ｂを含む。ゲート酸化膜３６２の第１部分３６２ａは浮遊ゲートトランジスタ（第２ＰＭＯＳトランジスタ）に形成されて、ゲート酸化膜３６２の第２部分３６２ｂはＮＭＯＳトランジスタ（または消去ゲート領域３５の上）に形成されている。
本発明の実施形態によると、ゲート酸化膜３６２の第１部分３６２ａの厚さは、ゲート酸化膜３６２の第２部分３６２ｂの厚さよりも厚い。また、Ｐウェル領域（ＰＷ）とＮウェル領域（ＮＷ）との間には、シャロー・トレンチアイソレーション（ＳＴＩ）構造３９が形成されている。
図４は、本発明の消去可能なプログラマブル単一ポリ不揮発性メモリを製造するための標準的なＣＭＯＳプロセスを図示している。これらのプロセスは、ＳＴＩ形成（Ｓ４０２）と、Ｎウェル形成（Ｓ４０４）と、ＩＯゲート酸化膜形成（Ｓ４０６）と、Ｎ−ＤＤＤ注入（Ｓ４０８）と、Ｐウェル形成（Ｓ４１０）と、ＩＯゲートエッチバックプロセス（Ｓ４１２）と、ポリゲート形成（Ｓ４１４）と、ドープ領域画定（Ｓ４１６）とを含む。
図５Ａ〜図５Ｈは、標準的なＣＭＯＳプロセスによる消去可能なプログラマブル単一ポリ不揮発性メモリを製造するステップを示す。本発明の主な特徴は消去ゲート領域であるため、上面図および（ｂ１−ｂ２）方向に沿って切断した断面図のみを示す。
図５Ａの上面図によると、ＳＴＩ形成プロセスの後に、ｐ基板に２つの別々のエリア（ＡおよびＢ）が画定されている。図５Ａの断面図に示すように、ＳＴＩ構造３９がｐ基板に埋め込まれている。本発明によると、２つの直列接続されているＰＭＯＳトランジスタはエリアＡに形成され、消去ゲート領域はエリアＢに形成されることになる。
Ｎウェル形成プロセスでは、エリアＡのみが露出されて、Ｎウェル注入プロセスが実施される。図５Ｂの上面図および断面図に示すように、ｐ基板にＮウェル領域（ＮＷ）が形成される。
ＩＯゲート酸化膜形成プロセスでは、図５Ｃに示すように２つの直列接続されているＰＭＯＳトランジスタの基板の表面に、２つのゲート酸化膜３４２および３６２が形成される。さらに、ゲート酸化膜３６２はエリアＢまで延びて隣接している。
図５Ｄに図示するように、Ｎ−ＤＤＤ注入ステップでは、マスク層、例えばフォトレジスト（ＰＲ）マスク層またはＳｉＮハードマスク層が形成され、エリアＢのみが露出されて、他のエリアはマスク層によって保護される。こうして、Ｎ−ＤＤＤ注入プロセスが行われる。図５Ｄの断面図によると、Ｎ−ＤＤＤ注入ステップの後に、ｐ基板にＤＤＤ領域３７が形成されている。
Ｎ−ＤＤＤ注入プロセスの後、Ｎ−ＤＤＤ注入ステップで使用された同じマスク層をＰウェル形成プロセスでも使用する。図５Ｅの断面図に示すように、Ｐウェル領域（ＰＷ）はＤＤＤ領域３７の下に形成されている。ｐ基板はＰウェル領域（ＰＷ）と同じ型であるため、Ｐウェル形成プロセスは任意で行うことができるであろう。
Ｐウェル形成プロセスの後、同じマスク層をさらにＩＯゲートエッチバックプロセスでも使用する。図５Ｆの断面図に示すように、マスク層によって保護されているゲート酸化膜３６２の第１部分３６２ａはエッチングされず、マスク層によって保護されていないゲート酸化膜３６２の第２部分３６２ｂがエッチングされるので、第１部分３６２ａよりも薄い厚さになる。本発明によると、ゲート酸化膜３６２を正確にエッチングするために、基板上のパターンをモニタリングすることによる短経路フィードバックシステムを使用する。
マスク層３６８を除去した後、ポリゲート形成プロセスに進む。図５Ｇに図示するように、ポリゲート形成プロセスの後に、２つのゲート酸化膜３６２および３４２を２つのポリシリコンゲート３４および３６が被覆している。
ドープ領域画定プロセスでは、ｎ型ドープ領域の形成およびｐ型ドープ領域の形成は別々に行われる。図５Ｈに図示するように、ＤＤＤ領域３７にｎ型ドープ領域３８が形成されて、消去ゲート領域が形成される。また、ＮＷ領域に３つのｐ型ドープ領域３１，３２および３３が形成されて、２つの直列接続されているＰＭＯＳトランジスタが形成される。そのため、本発明の消去可能なプログラマブル単一ポリ不揮発性メモリが製造される。
図６は、ゲート酸化膜の厚さと消去ライン電圧（ＶＥＬ）との関係を図示するプロット図である。標準的なＣＭＯＳ製造プロセスでは、５ＶのＩＯデバイスのゲート酸化膜３６２の厚さは約１３ｎｍであり、浮遊ゲート３６から蓄積キャリアを除去するための消去ライン電圧（ＶＥＬ）は約１５〜１６Ｖである。しかし、これより高い消去ライン電圧（ＶＥＬ）は消去ゲート領域３５の接合破壊および高いＥＲＳ電力を引き起こすことがある。本発明の実施形態によると、ゲート酸化膜３６２の一部（第２部分３６２ｂ）をさらにエッチングして、第１部分３６２ａよりも薄い厚さ（約７ｎｍ）にする。この場合、消去ライン電圧（ＶＥＬ）は約１０Ｖ〜１１Ｖになる。
プログラムされた状態では、ホットキャリア（例、エレクトロン）は浮遊ゲート３６に対応する浮遊ゲートトランジスタのチャネル領域を通過して送られ、ゲート酸化膜３６２の第１部分３６２ａがホットエレクトロンによりトンネリングされて、さらにホットエレクトロンは浮遊ゲート３６に注入される。消去された状態では、ゲート酸化膜３６２の第２部分３６２ｂは浮遊ゲート３６の蓄積キャリアによりトンネリングされて、さらに蓄積キャリアはｎ型ドープ領域３８およびＤＤＤ領域３７を通過して不揮発性メモリから排出される。すなわち、ホットエレクトロンが浮遊ゲート３６に注入されるための第１部分３６２ａの厚さは、蓄積キャリアがゲート酸化膜３６から放出されるための第２部分３６２ｂの厚さよりも厚い。
上記の説明から、本発明の消去可能なプログラマブル単一ポリ不揮発性メモリは、消去ライン電圧（ＶＥＬ）を低下させることができる。すなわち、より低い消去ライン電圧ＶＥＬを供給することによって、本発明の不揮発性メモリの蓄積状態が変化する。
現在もっとも実用的で好適な実施形態と考えられるものの観点から本発明を説明してきたが、本発明が、開示される実施形態に制限される必要はないことは理解されるべきである。その反対に、添付の請求項の精神および範囲に含まれる様々な変更および同様な構成をカバーすることが意図されており、添付の請求項は、当該すべての変更および同様な構造を包含するようにもっとも広い解釈に従うべきである。

Claims (9)

  1. ソースライン電圧につながれた第１のドープ領域、第２のドープ領域、および選択ゲート電圧につながれた選択ゲートを含む選択トランジスタを製造するステップと、
    前記第２のドープ領域と、ビットライン電圧につながれた第３のドープ領域とを含む浮遊ゲートトランジスタのゲート酸化膜を形成するステップと、
    前記浮遊ゲートトランジスタのチャネル領域の上に、プログラムされた状態中に複数のキャリアがゲート酸化膜の第１部分のみに注入され得、かつトンネリングされ得る前記ゲート酸化膜の第１部分を画定するステップと、
    消去状態中に前記キャリアがゲート酸化膜の第２部分のみに放出され得、かつトンネリングされ得る前記ゲート酸化膜の第２部分を画定するステップと、
    前記ゲート酸化膜にポリシリコンゲートを被覆するステップと、
    前記ゲート酸化膜の第２部分が延びて隣接している消去ゲート領域を製造するステップと、を含み、
    前記ゲート酸化膜の前記第１部分の厚さが、前記ゲート酸化膜の前記第２部分の厚さよりも厚い、消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法。
  2. 前記ゲート酸化膜の前記第２部分はエッチングされている、請求項１に記載の方法。
  3. 第１型の基板に第１エリアおよび第２エリアを画定するステップと、
    前記第１エリアに第２型のウェル領域を形成するステップと、
    前記第１エリアの表面に被覆される第１ゲート酸化膜および第２ゲート酸化膜を形成するステップであって、前記第２ゲート酸化膜は前記第２エリアまで延びて隣接している、前記形成するステップと、
    前記第１エリアの上の前記第２ゲート酸化膜の第１部分の厚さが、前記第２エリアの上の前記第２ゲート酸化膜の第２部分の厚さよりも厚くなるように、前記第２ゲート酸化膜を処理するステップと、
    前記第１ゲート酸化膜および前記第２ゲート酸化膜を被覆する２つのポリシリコンゲートを形成するステップと、
    前記第２エリアに第２型のドープ領域を画定するとともに、前記第２型のウェル領域に第１型のドープ領域を画定するステップとを含み、
    前記第２エリアに第２型のドープ領域の画定が完了するときに消去ゲート領域が製造される、消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法。
  4. 前記第２ゲート酸化膜処理ステップの前に、前記第２エリアに二重拡散ドレイン領域を形成するステップをさらに含む、請求項３に記載の方法。
  5. 前記第２ゲート酸化膜を処理するステップは、前記第２ゲート酸化膜の前記第２部分をエッチングすることである、請求項３に記載の方法。
  6. 前記第２エリアに第１型のウェル領域を形成するステップをさらに含み、前記第１型のウェル領域は前記二重拡散ドレイン領域の下に形成される、請求項３に記載の方法。
  7. 前記第１型はｐ型であり、前記第２型はｎ型である、請求項３に記載の方法。
  8. 前記第１型のドープ領域の画定が完了するときに、直列に接続されている選択トランジスタおよび浮遊ゲートトランジスタが製造される、請求項３に記載の方法。
  9. 前記第１エリアおよび前記第２エリアを画定するために、前記第１型の基板に複数のシャロー・トレンチアイソレーション構造が形成されて、埋め込まれる、請求項３に記載の方法。
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