JP5690873B2

JP5690873B2 - 消去可能プログラム可能単一ポリ不揮発性メモリ

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Publication number: JP5690873B2
Application number: JP2013120551A
Authority: JP
Inventors: レンチェンウェイ; シュンシュテ; ハオリウェン
Original assignee: イーメモリーテクノロジーインコーポレイテッド
Priority date: 2013-06-07
Filing date: 2013-06-07
Publication date: 2015-03-25
Anticipated expiration: 2033-06-07
Also published as: JP2014239137A

Description

本発明は、不揮発性メモリに関し、より詳しくは、消去可能プログラム可能単一ポリ不揮発性メモリに関する。

図１は、従来のプログラム可能デュアルポリ不揮発性メモリを示す概略断面図である。プログラム可能デュアルポリ不揮発性メモリは、フローティングゲート・トランジスタとしても参照される。図１に示されるように、この不揮発性メモリは、２つの積み重ねられた分離したゲートを備えている。上ゲートは、制御ゲート１２であり、制御線Ｃに接続される。下ゲートは、フローティングゲート１４である。加えて、ｎ型にドープされたソース領域とｎ型にドープされたドレイン領域とがＰ型基板内に形成される。ｎ型にドープされたソース領域は、ソース線Ｓに接続される。ｎ型にドープされたドレイン領域は、ドレイン線Ｄに接続される。

不揮発性メモリがプログラム状態である場合に、高電圧（例えば、＋１６Ｖ）はドレイン線Ｄにより供給され、接地電圧はソース線Ｓにより供給され、制御電圧（例えば、＋２５Ｖ）は制御線Ｃにより供給される。結果として、電子がソース線Ｓからｎチャネル領域を介してドレイン線Ｄに移動する間に、ホットキャリア（例えば、ホットエレクトロン）は制御ゲート１２の制御電圧に引きつけられ、フローティングゲート１４に注入される。この環境下で、多くのキャリアがフローティングゲート１４に蓄積される。結果として、プログラム状態は、第１記憶状態（例えば、「０」）として考えることができる。

不揮発性メモリは、非プログラム状態において、キャリアがフローティングゲートに注入されない。従って、非プログラム状態は、第２記憶状態（例えば、「１」）として考えることができる。

言い換えると、第１記憶状態におけるドレイン電流（ｉｄ）及びゲート・ソース電圧（Ｖｇｓ）の特性カーブ（例えば、ｉｄ−Ｖｇｓ特性カーブ）と、第２記憶状態におけるｉｄ−Ｖｇｓ特性カーブとは異なっている。結果として、フローティングゲート・トランジスタの記憶状態は、ｉｄ−Ｖｇｓ特性カーブの変化により実現することができる。

しかしながら、プログラム可能デュアルポリ不揮発性メモリのフローティングゲート１４と制御ゲート１２とは別々に製造される必要があるため、プログラム可能デュアルポリ不揮発性メモリの製造工程は、より多くの工程を必要とし、また一般的なＣＭＯＳ製造工程との互換性がない。

米国特許第６６７８１９０は、プログラム可能単一ポリ不揮発性メモリについて開示している。図２Ａは、米国特許第６６７８１９０に開示された従来のプログラム可能単一ポリ不揮発性メモリを示す概略断面図である。図２Ｂは、図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略上面図である。図２Ｃは、図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略回路図である。

図２Ａ〜２Ｃを参照して下さい。プログラム可能単一ポリ不揮発性メモリは、２つの順次接続されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタからなる。第１ＰＭＯＳトランジスタは、選択トランジスタとして使用され、第１ＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧Ｖ_ＳＧに接続されている。第１ソース／ドレイン領域２１は、ソース線電圧Ｖ_ＳＬに接続されている。更に、第２ソース／ドレイン領域２２は、第１ＰＭＯＳトランジスタのｐ型ドレイン領域と、第２ＰＭＯＳトランジスタの第１ｐ型ソース領域の組合せとして考えることができる。フローティングゲート２６は、第２ＰＭＯＳトランジスタ上に配置される。第２ＰＭＯＳトランジスタの第３ソース／ドレイン領域２３は、ビット線電圧Ｖ_ＢＬに接続されている。更に、これらのＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成される。Ｎ型ウェル領域は、Ｎ型ウェル電圧Ｖ_ＮＷに接続される。第２ＰＭＯＳトランジスタは、フローティングゲート・トランジスタとして用いられる。

選択ゲート電圧Ｖ_ＳＧ、ソース線電圧Ｖ_ＳＬ、ビット線電圧Ｖ_ＢＬ及びＮ型ウェル電圧Ｖ_ＮＷを適切に制御することにより、プログラム可能単一ポリ不揮発性メモリはプログラム状態又は読み込み状態で動作することができる。

従来のプログラム可能単一ポリ不揮発性メモリの２つのＰＭＯＳトランジスタは、それぞれゲート２４と２６とを有し、従来のプログラム可能単一ポリ不揮発性メモリの製造工程は、一般的なＣＭＯＳ製造工程と互換性がある。

図１及び２で述べられたように、不揮発性メモリはプログラム可能である。不揮発性メモリの電気特性は、フローティングゲートに、多くのホットキャリアを注入するために利用されるのみである。しかしながら、電気特性は、フローティングゲートからキャリアを取り除くために利用できない。即ち、データ消去機能を実現するために、フローティングゲートに蓄えられたキャリアは、不揮発性メモリに紫外（ＵＶ）光を照射することによりフローティングゲートから取り除かれることができる。これらの不揮発性メモリは、ワンタイムプログラム（ＯＴＰ：one time programming）メモリと名付けられている。

したがって、複数回プログラム（ＭＴＰ：multi-times programming）メモリ設計のために、消去可能プログラム可能単一ポリ不揮発性メモリを提供する必要がある。

本発明は、従来技術が直面する障害を取り除くために、消去可能プログラム可能単一ポリ不揮発性メモリを提供する。

本発明の消去可能プログラム可能単一ポリ不揮発性メモリは、基板構造と、フローティングゲート、前記フローティングゲート下のゲート酸化物層、及びＮ型ウェル領域に形成されたチャネル領域を有するフローティングゲート・トランジスタと、前記フローティングゲートが延びて隣接し、Ｐ型ウェル領域と消去線電圧に接続されるｎ型ソース／ドレイン領域とを有する消去ゲート領域と、を備え、前記Ｎ型ウェル領域及び前記Ｐ型ウェル領域は、前記基板構造に形成され、前記ゲート酸化物層は、前記フローティングゲートの前記チャネル領域上の第１部分と、前記消去ゲート領域上の第２部分と、を有し、前記ゲート酸化物層の前記第１部分の厚さは前記ゲート酸化物層の前記第２部分の厚さと異なっている。

本発明の多くの目的、特徴及び有利な効果は、以下の本発明の実施形態の詳細な記載を、添付図面と併せて、読むことにより容易に明らかになるであろう。しかしながら、ここで用いられた図面は、説明を目的とするものであり、限定としてみなされるべきではない。

本発明の上述の目的及び有利な効果は、以下の詳細な説明及び添付図面を検討すると、当業者にとってより容易に明白になるであろう。

（従来技術）従来のプログラム可能デュアルポリ不揮発性メモリを説明するための概略断面図である。

（従来技術）米国特許第６６７８１９０に開示された従来のプログラム可能単一ポリ不揮発性メモリを示す概略断面図である。

（従来技術）図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略上面図である。

（従来技術）図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略回路図である。

本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。

本発明の第１実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。本発明の第１実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。

第１実施形態において示される消去ゲート領域に置き換え可能な他の消去ゲート領域を概略的に示す図である。第１実施形態において示される消去ゲート領域に置き換え可能な他の消去ゲート領域を概略的に示す図である。

本発明の実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。本発明の実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。

消去状態における２つの電圧バイアス方法を示す図である。

図３Ａ〜３Ｄは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示している。図３Ａは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを示す概略上面図である。図３Ｂは、図３Ａの消去可能プログラム可能単一ポリ不揮発性メモリを示す第１方向（ａ１−ａ２）に沿った概略断面図である。図３Ｃは、図３Ａの消去可能プログラム可能単一ポリ不揮発性メモリを示す第２方向（ｂ１−ｂ２）に沿った概略断面図である。図３Ｄは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを示す概略等価回路図である。更にまた、本発明の不揮発性メモリは、論理的にＣＭＯＳ製造工程と互換性がある、単一ポリ工程を用いて製造される。

図３Ａ及び３Ｂに示されるように、第１実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、２つの順次接続されたｐ型金属酸化膜半導体（ＰＭＯＳ）を備えている。これらの２つのＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成されている。３つのｐ型ソース／ドレイン領域３１、３２及び３３は、Ｎ型ウェル領域（ＮＷ）に形成されている。加えて、２つのポリシリコンゲート３４及び３６は、３つのｐ型ソース／ドレイン領域３１、３２及び３３の間の領域上に広がり、ゲート酸化物層３４２及び３６２は、２つのポリシリコンゲート３４及び３６と、半導体の上表面との間に形成される。更にまた、Ｎ型ウェル領域（ＮＷ）上の２つのポリシリコンゲート３４及び３６は、Ｐ型ドープポリシリコンゲート３４及び３６である。

第１ＰＭＯＳトランジスタは、選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとしても参照される）は、選択ゲート電圧Ｖ_ＳＧに接続されている。第１ソース／ドレイン領域３１は、ｐ型ソース領域であり、ソース線電圧Ｖ_ＳＬに接続されている。第２ソース／ドレイン領域３２は、ｐ型ドレイン領域である。また、ｐ型ソース／ドレイン領域３２は、第１ＰＭＯＳトランジスタのｐ型ドレイン領域と、第２ＰＭＯＳトランジスタのｐ型ソース領域との結合として考えることができる。ポリシリコンゲート３６（フローティングゲートとしても参照される）は、第２ＰＭＯＳトランジスタ上に配置される。第３ソース／ドレイン領域３３は、第２ＰＭＯＳトランジスタのｐ型ドレイン領域であり、ビット線電圧Ｖ_ＢＬに接続されている。更に、第２ＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成されたチャネル領域を含み、Ｎ型ウェル領域（ＮＷ）は、Ｎ型ウェル電圧Ｖ_ＮＷに接続されている。第２ＰＭＯＳトランジスタはフローティングゲート・トランジスタとして使用される。

図３Ａ及び３Ｃに示されるように、第１実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、又はフローティングゲート３６、ゲート酸化物層３６２及び消去ゲート領域３５の組合せを備えている。ＮＭＯＳトランジスタはＰ型ウェル領域（ＰＷ）に形成されている。ｎ型ソース／ドレイン領域３８は、Ｐ型ウェル領域（ＰＷ）に形成されている。言い換えると、消去ゲート領域３５はＰ型ウェル領域（ＰＷ）及びｎ型ソース／ドレイン領域３８を含んでいる。更にまた、Ｐ型ウェル領域（ＰＷ）上のフローティングゲート３６は、Ｎ型ドープポリシリコンゲートである。また、Ｐ型ウェル領域（ＰＷ）はＰ型ドープウェル領域とすることができ、Ｎ型ウェル領域は、Ｎ型ドープウェル領域とすることができる。

図３Ａに示されるように、フローティングゲート３６は、消去ゲート領域３５に延び、消去ゲート領域３５に隣接する。更に、ｎ型ソース／ドレイン領域３８は、ＮＭＯＳトランジスタのｎ型ソース領域及びｎ型ドレイン領域の結合として考えることができ、フローティングゲート３６は、ＮＭＯＳトランジスタのゲートとして考えることができる。ｎ型ソース／ドレイン領域３８は、消去線電圧Ｖ_ＥＬに接続される。加えて、Ｐ型ウェル領域（ＰＷ）はＰ型ウェル電圧Ｖ_ＰＷに接続されている。図３Ｃに示されるように、ゲート酸化物層３６２はフローティングゲート３６の下に形成され、ゲート酸化物層３６２は２つの部分３６２ａ及び３６２ｂを含んでいる。ゲート酸化物層３６２の第１部分３６２ａは、フローティングゲート・トランジスタ（第２ＰＭＯＳトランジスタ）に形成され、ゲート酸化物層３６２の第２部分３６２ｂは、ＮＭＯＳトランジスタ（又は消去ゲート領域３５上）に形成される。本発明の第１実施形態によれば、エッチバック処理はゲート酸化物層の第２部分をエッチングするのに採用される。このように、ゲート酸化物層３６２の第１部分３６２ａの厚さは、ゲート酸化物層３６２の第２部分３６２ｂの厚さより厚い。更に、一つの分離構造３９は、Ｐ型ウェル領域（ＰＷ）及びＮ型ウェル領域（ＮＷ）の間に形成される。例えば、分離構造３９は、ＳＴＩ（Shallow Trench Isolation）構造である。

図３Ｄに示されるように、消去ゲート領域３５は、トンネル容量を介してフローティングゲート３６から不揮発性メモリの外へ放出される記憶キャリアのためのトンネル容量として見ることもできる。

更にまた、本発明の第１実施形態に適用される異なる基板構造及びＰ型ウェル領域（ＰＷ）は、以下に、より詳細に示される。図４に示されるように、基板構造は、深いＮ型ウェル領域（ＤＮＷ）及びＰ型基板を含んでいる。深いＮ型ウェル領域（ＤＮＷ）はＰ型基板に形成され、深いＮ型ウェル領域（ＤＮＷ）は深いＮ型ウェル電圧Ｖ_ＤＮＷに接続されている。

第１実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造の深いＮ型ウェル領域（ＤＮＷ）に形成される。Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）、及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。

加えて、第１ｐ型領域（ｐ１）は、Ｐ型基板の表面下に形成され、ｎ型ソース／ドレイン領域３８に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は２つの第２ｐ型領域（ｐ２）の間に配置され、第２ｐ型領域（ｐ２）は２つの分離構造３９の下に形成される。

本発明の図４によれば、ｎ型ソース／ドレイン領域３８と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、２つの第２ｐ型領域（ｐ２）は、ｎ型ソース／ドレイン領域３８及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、特に高温環境において、ｎ型ソース／ドレイン領域３８と深いＮ型ウェル領域（ＤＮＷ）との間の縦方向突抜け効果を改善することができる。

図５に示されるように、基板構造は、第４ｐ型領域（ｐ４）、ｎ型バリア層（ＮＢＬ： N-type Barrier Layer、即ち第２ｎ型領域）及びＰ型基板を含んでいる。ｎ型バリア層（ＮＢＬ）は、Ｐ型基板に形成され、第４ｐ型領域（ｐ４）は、ｎ型バリア層（ＮＢＬ）上で、ｎ型バリア層（ＮＢＬ）に接して形成される。

第１実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造の第４ｐ型領域（ｐ４）に形成される。Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）、及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。加えて、第４ｐ型領域（ｐ４）の注入量は、Ｐ型基板での注入量に等しい。若しくは、第４ｐ型領域（ｐ４）の注入量は、第３ｐ型領域（ｐ３）への注入量より高いか同じであり、かつ、第４ｐ型領域（ｐ４）は、第２ｐ型領域（ｐ２）への注入量より低いか同じである。

加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、ｎ型ソース／ドレイン領域３８に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は２つの第２ｐ型領域（ｐ２）の間に配置され、第２ｐ型領域（ｐ２）は２つの分離構造３９の下に形成される。

本発明の図５によれば、ｎ型ソース／ドレイン領域３８と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、２つの第２ｐ型領域（ｐ２）は、より高い温度におけるｎ型ソース／ドレイン領域３８及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度におけるｎ型ソース／ドレイン領域３８とＮ型バリア層（ＮＢＬ）との間の縦方向突抜け効果を改善することができる。また、第１実施形態のＮ型ウェル領域（ＮＷ）は、第４ｐ型領域（ｐ４）及びＰ型ウェル領域（ＰＷ）により、分離されており、従って、独立したバイアス電圧は、フローティングゲート３６とＮ型ウェル領域（ＮＷ）との間の電圧ストレスを減少させることができる。

図６Ａ〜６Ｂは、第１実施形態に示される消去ゲート領域３５に置き換えることのできる他の消去ゲート領域を概略的に示している。第１ＰＭＯＳトランジスタ（選択トランジスタ）及び第２ＰＭＯＳトランジスタ（フローティングゲート・トランジスタ）の構造は、図３Ｂと同様であり、ここでは冗長には示さない。

図６Ａ及び６Ｂに示されるように、図３Ｃと比較して、消去ゲート領域６５には、ｎ型ソース／ドレイン領域６２及びＰ型ウェル領域（ＰＷ）の間に形成される二重拡散ドレイン（ＤＤＤ）領域６４（即ち、第１ｎ型領域（ｎ１））がある。より低い消去線電圧（Ｖ_ＥＬ）を実現するために、ゲート酸化物層３６２の第２部分３６２ｂの厚さは、ゲート酸化物層３６２の第１部分３６２ａの厚さより薄くなっている。

図６Ｂは、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び消去ゲート領域６５を含む消去可能プログラム可能単一ポリ不揮発性メモリの概略等価回路図を示している。

更にまた、図６Ａに示される実施形態に適用される異なる基板構造及びＰ型ウェル領域（ＰＷ）は、以下に、より詳細に示される。図７に示されるように、基板構造は、深いＮ型ウェル領域（ＤＮＷ）及びＰ型基板を含んでいる。深いＮ型ウェル領域（ＤＮＷ）はＰ型基板に形成され、深いＮ型ウェル領域（ＤＮＷ）は深いＮ型ウェル電圧Ｖ_ＤＮＷに接続される。

実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は基板構造に形成される。更にまた、Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）の注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。Ｎ型ウェル領域（ＮＷ）の注入量は、第１ｎ型領域（ｎ１、即ち、二重拡散ドレイン（ＤＤＤ）領域）の注入量より高いか同じである。また、第１ｐ型領域（ｐ１）の注入量は、第１ｎ型領域（ｎ１）の注入量より高いか同じである。

加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、二重拡散ドレイン（ＤＤＤ）領域６４に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は、２つの分離構造３９の下に形成された第２ｐ型領域（ｐ２）の間に配置される。

本発明の図７によれば、第１ｎ型領域（ｎ１、即ち、二重拡散ドレイン（ＤＤＤ）領域６４）と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、第２ｐ型領域（ｐ２）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域６４及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域６４及び深いＮ型ウェル領域（ＤＮＷ）との間の縦方向突抜け効果を改善することができる。

図８に示されるように、基板構造は、第４ｐ型領域（ｐ４）、ｎ型バリア層（ＮＢＬ、即ち第２ｎ型領域）及びＰ型基板を含んでいる。ｎ型バリア層（ＮＢＬ）は、基板構造に形成され、第４ｐ型領域（ｐ４）は、ｎ型バリア層（ＮＢＬ）に接触されている。

実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造に形成されている。更にまた、Ｐ型ウェル領域（ＰＷ）は、第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）及び第３ｐ型領域（ｐ３）を更に備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）の注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。加えて、第４ｐ型領域（ｐ４）の注入量は、Ｐ型基板での注入量に等しい。若しくは、第４ｐ型領域（ｐ４）の注入量は、第３ｐ型領域（ｐ３）への注入量より高いか同じであり、かつ、第４ｐ型領域（ｐ４）は、第２ｐ型領域（ｐ２）への注入量より低いか同じである。

加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、二重拡散ドレイン（ＤＤＤ）領域６４に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は、２つの分離構造３９の下に形成された２つの第２ｐ型領域（ｐ２）の間に配置される。

本発明の図８によれば、第１ｎ型領域（ｎ１）（即ち、二重拡散ドレイン（ＤＤＤ）領域６４）と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、第２ｐ型領域（ｐ２）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域９４及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域６４（即ち、第１ｎ型領域：ｎ１）及びｎ型バリア層（ＤＢＬ）との間の縦方向突抜け効果を改善することができる。また、第１実施形態のＮ型ウェル領域（ＮＷ）は、第４ｐ型領域（ｐ４）及びＰ型ウェル領域（ＰＷ）により、分離されており、従って、独立したバイアス電圧は、フローティングゲート３６とＮ型ウェル領域（ＮＷ）との間の電圧ストレスを減少させることができる。

本発明によれば、いつくかのバイアス電圧は、消去状態において、図４及び７に示されるような基板構造の深いＮ型ウェル領域（ＤＮＷ）に形成された実施形態に提供されてもよい。図９は、消去状態の２つの電圧バイアス方法を示している。図９に示されるように、消去状態において、方法１が使用されるとき、ソース線電圧Ｖ_ＳＬ及びビット線電圧は、０Ｖから正電圧Ｖ_ＥＥの範囲であり、Ｎ型ウェル電圧Ｖ_ＮＷ及びワード線電圧Ｖ_ＷＬ及び深いＮ型ウェル電圧Ｖ_ＤＮＷは、正電圧（Ｖ_ＥＥ）に等しい。ところが、消去線電圧Ｖ_ＥＬ及びＰ型ウェル電圧Ｖ_ＰＷは負電圧−Ｖ_ｅｅに等しい。正電圧Ｖ_ＥＥは＋６．５Ｖから＋１８Ｖの範囲であり、負電圧−Ｖ_ｅｅは、−６．５Ｖから−１８Ｖの範囲である。このように、記憶キャリアの放出は、ファウラーノルドハイム（ＦＮ：Fowler-Nordhiem）効果を用いて達成される。

図９に示されるように、消去状態において、方法２が使用されるとき、ソース線電圧Ｖ_ＳＬはフローティングであり、ビット線電圧は接地電圧（０Ｖ）であり、Ｎ型ウェル電圧Ｖ_ＮＷ、ワード線電圧Ｖ_ＷＬと深いＮ型ウェル電圧Ｖ_ＤＮＷは正電圧（Ｖ_ＥＥ）に等しい。ところが、消去線電圧Ｖ_ＥＬ及びＰ型ウェル電圧（Ｖ_ＰＷ）は、負電圧−Ｖ_ｅｅに等しい。正電圧Ｖ_ＥＥは＋６．５Ｖから＋１８Ｖの範囲であり、負電圧−Ｖ_ｅｅは、−６．５Ｖから−１８Ｖの範囲である。このように、記憶キャリアの放出は、帯間ホットホール（ＢＢＨＨ：band-to-band hot hole）、基板ホットホール（ＳＨＨ：Substrate Hot Hole）及びドレインアバランシェホットホール（ＤＡＨＨ：Drain Avalanche Hot Hole）のようなホットホール（ＨＨ：Hot Hole）効果を用いて達成される。

上述の通り、本発明の消去可能プログラム可能単一ポリ不揮発性メモリは、消去線電圧（Ｖ_ＥＬ）を減少させることができる。即ち、より低い消去線電圧Ｖ_ＥＬを供給することにより、本発明の不揮発性メモリの記憶状態を変更することができる。

発明は、現時点で最も実践的で好適な実施形態と考えられるものに関して述べられたが、発明は、開示された実施形態に限られる必要がないことについて理解すべきである。反対に、最も広い解釈に一致する添付の請求項の精神と範囲内に含まれる様々な修正や同様の変更に及ぶことを意図し、そのようなすべての修正や同様の構造を含んでいる。

Claims

基板構造と、
フローティングゲート、前記フローティングゲート下のゲート酸化物層、及びＮ型ウェル領域に形成されたチャネル領域を有するフローティングゲート・トランジスタと、
前記フローティングゲートが延びて隣接し、Ｐ型ウェル領域と消去線電圧に接続されるｎ型ソース／ドレイン領域とを有する消去ゲート領域と、を備え、
前記Ｎ型ウェル領域及び前記Ｐ型ウェル領域は、前記基板構造に形成され、前記ゲート酸化物層は、前記フローティングゲートの前記チャネル領域上の第１部分と、前記消去ゲート領域上の第２部分と、を有し、前記ゲート酸化物層の前記第１部分の厚さは前記ゲート酸化物層の前記第２部分の厚さと異なっており、
前記Ｐ型ウェル領域は、前記基板構造の表面下に形成される第１ｐ型領域と、複数の第２ｐ型領域と、第１ｐ型領域の下に形成される第３ｐ型領域と、を有し、
前記第１ｐ型領域及び前記第３ｐ型領域は、前記複数の第２ｐ型領域の間に配置されており、
前記第２ｐ型領域の注入量は、前記第１ｐ型領域の注入量より高く、第３ｐ型領域の注入量は、第１ｐ型領域の注入量より高いか同じである、
ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項１に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記消去ゲート領域は、更に、前記ｎ型ソース／ドレイン領域と前記Ｐ型ウェル領域との間に形成された第１ｎ型領域を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項２に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第１ｎ型領域は、二重拡散ドレイン領域である、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項１から３のいずれか一項に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成され、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続され、深いＮ型ウェル電圧に接続された深いＮ型ウェル領域と、を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項４に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第１ｐ型領域の注入量は、前記第１ｎ型領域の注入量より高いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項１から３のいずれか一項に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成された第２ｎ型領域と、
前記ｎ型バリア層の上に形成され、接続されると共に、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続された第４ｐ型領域と、を有することを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
請求項６に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第４ｐ型領域の注入量は、前記Ｐ型基板の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第３ｐ型領域の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第２ｐ型領域の注入量より低いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。